JPH06196666A - マスタースライス型半導体集積回路 - Google Patents
マスタースライス型半導体集積回路Info
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- JPH06196666A JPH06196666A JP34420392A JP34420392A JPH06196666A JP H06196666 A JPH06196666 A JP H06196666A JP 34420392 A JP34420392 A JP 34420392A JP 34420392 A JP34420392 A JP 34420392A JP H06196666 A JPH06196666 A JP H06196666A
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- Japan
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- channel transistor
- gate electrodes
- gate electrode
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000009792 diffusion process Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 22
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 3
- 230000010354 integration Effects 0.000 description 7
- 230000000087 stabilizing effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明はマスタースライス型半導体集積回路に
関し、従来と比べさらに寸法を縮小した基本セル構造と
する。 【構成】従来と同様のゲート電極３１，３２，４１，４
２、Ｐチャネルソースドレイン領域３３，３４，３５、
Ｎチャネルソースドレイン領域４３，４４，４５に加
え、Ｐチャネルトランジスタ群３０の電位を安定化する
ための拡散層３６が、Ｐチャネルソースドレイン領域３
３，３４，３５の上方かつゲート電極３１，３２の側方
に形成され、Ｎチャネルトランジスタ群４０の電位を安
定化するための拡散層４６が、Ｎチャネルソースドレイ
ン領域４３，４４，４５の下方かつゲート電極４１，４
２の側方に形成された基本セルを構造とする。
関し、従来と比べさらに寸法を縮小した基本セル構造と
する。 【構成】従来と同様のゲート電極３１，３２，４１，４
２、Ｐチャネルソースドレイン領域３３，３４，３５、
Ｎチャネルソースドレイン領域４３，４４，４５に加
え、Ｐチャネルトランジスタ群３０の電位を安定化する
ための拡散層３６が、Ｐチャネルソースドレイン領域３
３，３４，３５の上方かつゲート電極３１，３２の側方
に形成され、Ｎチャネルトランジスタ群４０の電位を安
定化するための拡散層４６が、Ｎチャネルソースドレイ
ン領域４３，４４，４５の下方かつゲート電極４１，４
２の側方に形成された基本セルを構造とする。
Description
【０００１】
【産業上の利用分野】本発明は、集積度が向上したマス
タースライス型半導体集積回路に関する。
タースライス型半導体集積回路に関する。
【０００２】
【従来の技術】従来よりマスタースライス方式の半導体
集積回路が多用されている。このマスタースライス方式
とは、所定の構造の基本セルをあらかじめＬＳＩチップ
上に多数形成しておき、基本セル間の配線を追加するこ
とにより所望の動作を行なう集積回路を完成させる方式
をいう。このマスタースライス方式では配線に関するマ
スクパターンを作成するだけで種々の集積回路を完成さ
せることができ、少量多品種生産に向いている。
集積回路が多用されている。このマスタースライス方式
とは、所定の構造の基本セルをあらかじめＬＳＩチップ
上に多数形成しておき、基本セル間の配線を追加するこ
とにより所望の動作を行なう集積回路を完成させる方式
をいう。このマスタースライス方式では配線に関するマ
スクパターンを作成するだけで種々の集積回路を完成さ
せることができ、少量多品種生産に向いている。
【０００３】図２は、マスタースライス方式の一般的な
基本セルで、Ｐ基板上にＮウェルが形成されている場合
の構造を示した図である。図のＰ基板１上のＮウェル２
で上下方向に第１及び第２のゲート電極１１，１２が延
び、これら第１及び第２のゲート電極１１，１２によ
り、第１、第２及び第３のＰチャネルソースドレイン領
域１３，１４，１５が互いに左右に隔てられて形成さ
れ、これにより、２個のＰチャネルトランジスタからな
るＰチャネルトランジスタ群１０が形成されている。さ
らに、このＰチャネルトランジスタ群１０の電位を安定
化するためのＮ型拡散層１６が、第１、第２及び第３の
Ｐチャネルソースドレイン領域１３，１４，１５の右側
に隣接して形成されており、またこのＰチャネルトラン
ジスタ群１０の、図の下方に隣接して、２個のＮチャネ
ルトランジスタからなるＮチャネルトランジスタ群２０
が形成されている。このＮチャネルトランジスタ群２０
もＰチャネルトランジスタ群１０と同様の構造であり、
図のＰ基板１上で上下方向に第３及び第４のゲート電極
２１，２２が延び、これら第３及び第４のゲート電極２
１，２２により、第１、第２及び第３のＮチャネルソー
スドレイン領域２３，２４，２５が互いに左右に隔てら
れ、またこのＮチャネルトランジスタ群２０の電位を安
定化するためのＰ型拡散層２６が形成されている。
基本セルで、Ｐ基板上にＮウェルが形成されている場合
の構造を示した図である。図のＰ基板１上のＮウェル２
で上下方向に第１及び第２のゲート電極１１，１２が延
び、これら第１及び第２のゲート電極１１，１２によ
り、第１、第２及び第３のＰチャネルソースドレイン領
域１３，１４，１５が互いに左右に隔てられて形成さ
れ、これにより、２個のＰチャネルトランジスタからな
るＰチャネルトランジスタ群１０が形成されている。さ
らに、このＰチャネルトランジスタ群１０の電位を安定
化するためのＮ型拡散層１６が、第１、第２及び第３の
Ｐチャネルソースドレイン領域１３，１４，１５の右側
に隣接して形成されており、またこのＰチャネルトラン
ジスタ群１０の、図の下方に隣接して、２個のＮチャネ
ルトランジスタからなるＮチャネルトランジスタ群２０
が形成されている。このＮチャネルトランジスタ群２０
もＰチャネルトランジスタ群１０と同様の構造であり、
図のＰ基板１上で上下方向に第３及び第４のゲート電極
２１，２２が延び、これら第３及び第４のゲート電極２
１，２２により、第１、第２及び第３のＮチャネルソー
スドレイン領域２３，２４，２５が互いに左右に隔てら
れ、またこのＮチャネルトランジスタ群２０の電位を安
定化するためのＰ型拡散層２６が形成されている。
【０００４】これらＰチャネルトランジスタ群１０とＮ
型拡散層１６、及びＮチャネルトランジスタ群２０とＰ
型拡散層２６により基本セルが構成され、この基本セル
がウェハ上に多数配列されており、さらに電源線及び接
地線となるＡｌ配線１７，２７がそれぞれ形成されてい
る。
型拡散層１６、及びＮチャネルトランジスタ群２０とＰ
型拡散層２６により基本セルが構成され、この基本セル
がウェハ上に多数配列されており、さらに電源線及び接
地線となるＡｌ配線１７，２７がそれぞれ形成されてい
る。
【０００５】
【発明が解決しようとする課題】上記拡散層１６，２６
は、前述のように、基板に形成されたＰチャネルトラン
ジスタ、Ｎチャネルトランジスタの電位を安定化するた
めに必要なものであるが、従来は、例えば図２に示すよ
うに、Ｐチャネルソースドレイン領域１３，１４，１
５、Ｎチャネルソースドレイン領域２３，２４，２５の
右側に隣接して形成されていた（図２は、右側の例を示
す）。集積度を向上するためには基本セルの寸法を縮小
することが求められるが、上記従来の基本セルは拡散層
がＰチャネルソースドレイン領域、Ｎチャネルソースド
レイン領域の側方に並べられており、このことが集積度
を向上する妨げになるという問題がある。
は、前述のように、基板に形成されたＰチャネルトラン
ジスタ、Ｎチャネルトランジスタの電位を安定化するた
めに必要なものであるが、従来は、例えば図２に示すよ
うに、Ｐチャネルソースドレイン領域１３，１４，１
５、Ｎチャネルソースドレイン領域２３，２４，２５の
右側に隣接して形成されていた（図２は、右側の例を示
す）。集積度を向上するためには基本セルの寸法を縮小
することが求められるが、上記従来の基本セルは拡散層
がＰチャネルソースドレイン領域、Ｎチャネルソースド
レイン領域の側方に並べられており、このことが集積度
を向上する妨げになるという問題がある。
【０００６】本発明は、上記事情に鑑み、従来と比べさ
らに集積度を向上できる基本セル構造をもつマスタース
ライス型半導体集積回路を提供することを目的とする。
らに集積度を向上できる基本セル構造をもつマスタース
ライス型半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明のマスタースライス型半導体集積回路は、
（１）Ｐ基板上のＮウェルで上下方向に延びる１本又は
複数本の第１のゲート電極と、該第１のゲート電極によ
り互いに左右に隔てられたＰチャネルソースドレイン領
域とからなるＰチャネルトランジスタ、及び上記Ｐチャ
ネルソースドレイン領域の上方もしくは下方、かつ上記
第１のゲート電極の側方に形成されたＮ型拡散層、並び
に上記Ｐ基板上で上下方向に延びる１本又は複数本の第
２のゲート電極と、該第２のゲート電極により互いに左
右に隔てられたＮチャネルソースドレイン領域とからな
る、上記Ｐチャネルトランジスタに隣接して配置された
Ｎチャネルトランジスタ、及び上記Ｎチャネルソースド
レイン領域の上方もしくは下方、かつ上記第２のゲート
電極の側方に形成されたＰ型拡散層、を備えた基本セル
が多数配列されてなることを特徴とするものである。
の本発明のマスタースライス型半導体集積回路は、
（１）Ｐ基板上のＮウェルで上下方向に延びる１本又は
複数本の第１のゲート電極と、該第１のゲート電極によ
り互いに左右に隔てられたＰチャネルソースドレイン領
域とからなるＰチャネルトランジスタ、及び上記Ｐチャ
ネルソースドレイン領域の上方もしくは下方、かつ上記
第１のゲート電極の側方に形成されたＮ型拡散層、並び
に上記Ｐ基板上で上下方向に延びる１本又は複数本の第
２のゲート電極と、該第２のゲート電極により互いに左
右に隔てられたＮチャネルソースドレイン領域とからな
る、上記Ｐチャネルトランジスタに隣接して配置された
Ｎチャネルトランジスタ、及び上記Ｎチャネルソースド
レイン領域の上方もしくは下方、かつ上記第２のゲート
電極の側方に形成されたＰ型拡散層、を備えた基本セル
が多数配列されてなることを特徴とするものである。
【０００８】また、上記目的を達成するための本発明の
別のマスタースライス型半導体集積回路は、（２）Ｎ基
板上のＰウェルで上下方向に延びる１本又は複数本の第
１のゲート電極と、該第１のゲート電極により互いに左
右に隔てられたＮチャネルソースドレイン領域とからな
るＮチャネルトランジスタ、及び上記Ｎチャネルソース
ドレイン領域の上方もしくは下方、かつ上記第１のゲー
ト電極の側方に形成されたＰ型拡散層、並びに上記Ｎ基
板上で上下方向に延びる１本又は複数本の第２のゲート
電極と、該第２のゲート電極により互いに左右に隔てら
れたＰチャネルソースドレイン領域とからなる、上記Ｎ
チャネルトランジスタに隣接して配置されたＰチャネル
トランジスタ、及び上記Ｐチャネルソースドレイン領域
の上方もしくは下方、かつ上記第２のゲート電極の側方
に形成されたＮ型拡散層、を備えた基本セルが多数配列
されてなることを特徴とするものである。
別のマスタースライス型半導体集積回路は、（２）Ｎ基
板上のＰウェルで上下方向に延びる１本又は複数本の第
１のゲート電極と、該第１のゲート電極により互いに左
右に隔てられたＮチャネルソースドレイン領域とからな
るＮチャネルトランジスタ、及び上記Ｎチャネルソース
ドレイン領域の上方もしくは下方、かつ上記第１のゲー
ト電極の側方に形成されたＰ型拡散層、並びに上記Ｎ基
板上で上下方向に延びる１本又は複数本の第２のゲート
電極と、該第２のゲート電極により互いに左右に隔てら
れたＰチャネルソースドレイン領域とからなる、上記Ｎ
チャネルトランジスタに隣接して配置されたＰチャネル
トランジスタ、及び上記Ｐチャネルソースドレイン領域
の上方もしくは下方、かつ上記第２のゲート電極の側方
に形成されたＮ型拡散層、を備えた基本セルが多数配列
されてなることを特徴とするものである。
【０００９】
【作用】本発明のマスタースライス型半導体集積回路で
は、Ｎ型拡散層、Ｐ型拡散層が、それぞれのＰチャネル
ソースドレイン領域、Ｎチャネルソースドレイン領域の
上方もしくは下方、かつ第１のゲート電極、第２のゲー
ト電極の側方に形成されたため従来よりも一層基本セル
の寸法を縮小することができ、これによりこの基本セル
が多数配列されたマスタースライス型半導体集積回路の
集積度を向上することができる。
は、Ｎ型拡散層、Ｐ型拡散層が、それぞれのＰチャネル
ソースドレイン領域、Ｎチャネルソースドレイン領域の
上方もしくは下方、かつ第１のゲート電極、第２のゲー
ト電極の側方に形成されたため従来よりも一層基本セル
の寸法を縮小することができ、これによりこの基本セル
が多数配列されたマスタースライス型半導体集積回路の
集積度を向上することができる。
【００１０】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係る基本セルで、Ｐ基板上に
Ｎウェルが形成されている場合の構造を示した図であ
る。図中の丸印はコンタクトを形成することのできる位
置を示している。
１は、本発明の一実施例に係る基本セルで、Ｐ基板上に
Ｎウェルが形成されている場合の構造を示した図であ
る。図中の丸印はコンタクトを形成することのできる位
置を示している。
【００１１】この基本セル１００は、Ｐ基板３上のＮウ
ェル４に形成されたＰチャネルトランジスタ群３０とＰ
基板３上に形成されたＮチャネルトランジスタ群４０を
備えて形成されている。Ｐ基板３上のＮウェル４に形成
されたＰチャネルトランジスタ群３０には、図の上下方
向に延びた第１及び第２のゲート電極３１，３２と、こ
れら第１及び第２のゲート電極３１，３２により互いに
左右に隔てられて形成された第１、第２及び第３のＰチ
ャネルソースドレイン領域３３，３４，３５が備えられ
ている。さらに、Ｐチャネルトランジスタ群３０の電位
を安定化するためのＮ型拡散層３６が、Ｐチャネルソー
スドレイン領域３３，３４，３５の、図の上方、かつゲ
ート電極３１，３２の側方に形成されている。
ェル４に形成されたＰチャネルトランジスタ群３０とＰ
基板３上に形成されたＮチャネルトランジスタ群４０を
備えて形成されている。Ｐ基板３上のＮウェル４に形成
されたＰチャネルトランジスタ群３０には、図の上下方
向に延びた第１及び第２のゲート電極３１，３２と、こ
れら第１及び第２のゲート電極３１，３２により互いに
左右に隔てられて形成された第１、第２及び第３のＰチ
ャネルソースドレイン領域３３，３４，３５が備えられ
ている。さらに、Ｐチャネルトランジスタ群３０の電位
を安定化するためのＮ型拡散層３６が、Ｐチャネルソー
スドレイン領域３３，３４，３５の、図の上方、かつゲ
ート電極３１，３２の側方に形成されている。
【００１２】またこのＰチャネルトランジスタ群３０
の、図の下方のＰ基板３上に隣接して、２個のＮチャネ
ルトランジスタからなるＮチャネルトランジスタ群４０
が形成されている。このＮチャネルトランジスタ群４０
もＰチャネルトランジスタ群３０と同様の構造であり、
図の上下方向に第３及び第４のゲート電極４１，４２が
延び、これら第３及び第４のゲート電極４１，４２によ
り、第１、第２及び第３のＮチャネルソースドレイン領
域４３，４４，４５が互いに左右に隔てられ、またＮチ
ャネルトランジスタ群４０の電位を安定化するためのＰ
型拡散層４６が形成されている。
の、図の下方のＰ基板３上に隣接して、２個のＮチャネ
ルトランジスタからなるＮチャネルトランジスタ群４０
が形成されている。このＮチャネルトランジスタ群４０
もＰチャネルトランジスタ群３０と同様の構造であり、
図の上下方向に第３及び第４のゲート電極４１，４２が
延び、これら第３及び第４のゲート電極４１，４２によ
り、第１、第２及び第３のＮチャネルソースドレイン領
域４３，４４，４５が互いに左右に隔てられ、またＮチ
ャネルトランジスタ群４０の電位を安定化するためのＰ
型拡散層４６が形成されている。
【００１３】ここで、拡散層３６，４６に接続される電
源ライン３７，４７は、図に示すように、図の横方向に
延びているため、拡散層３６，４６を図の上下方向に延
ばす必要は無い。次に、図１に示す本発明の一実施例に
係る基本セルと、従来例である図２に示す基本セルの寸
法について比較する。
源ライン３７，４７は、図に示すように、図の横方向に
延びているため、拡散層３６，４６を図の上下方向に延
ばす必要は無い。次に、図１に示す本発明の一実施例に
係る基本セルと、従来例である図２に示す基本セルの寸
法について比較する。
【００１４】図１に示す基本セルは、縦方向１４グリッ
ド、横方向３グリッドで構成することができる。これと
同一の条件で比較すると、図２に示す基本セルは、縦方
向１２グリッド、横方向４グリッドで構成される。した
がって、基本セルが占める面積をグリッドの数で表す
と、（従来型（図２）の面積４８グリッド）−（本発明
（図１）の面積４２グリッド）＝６グリッドとなり、図
２に示す従来の基本セルとの比較では、本発明の基本セ
ルは６グリッド分狭くなる結果、本発明の基本セルを採
用した方が、一つの基本セルについて６グリッド分だけ
集積度が向上したマスタースライス型半導体集積回路が
構成される。
ド、横方向３グリッドで構成することができる。これと
同一の条件で比較すると、図２に示す基本セルは、縦方
向１２グリッド、横方向４グリッドで構成される。した
がって、基本セルが占める面積をグリッドの数で表す
と、（従来型（図２）の面積４８グリッド）−（本発明
（図１）の面積４２グリッド）＝６グリッドとなり、図
２に示す従来の基本セルとの比較では、本発明の基本セ
ルは６グリッド分狭くなる結果、本発明の基本セルを採
用した方が、一つの基本セルについて６グリッド分だけ
集積度が向上したマスタースライス型半導体集積回路が
構成される。
【００１５】
【発明の効果】以上説明したように本発明のマスタース
ライス型半導体集積回路は、Ｐ基板の場合、従来と同様
のＮウェルに形成された第１及び第２のゲート電極、Ｐ
チャネルソースドレイン領域、Ｎチャネルソースドレイ
ン領域に加え、Ｎ型拡散層が、Ｐチャネルソースドレイ
ン領域の上方もしくは下方かつ第１のゲート電極それぞ
れの側方に形成され、Ｐ基板上にはＰ型拡散層が、Ｎチ
ャネルソースドレイン領域の上方もしくは下方かつ第２
のゲート電極それぞれの側方に形成された基本セルが多
数配列されて構成されているため、従来のマスタースラ
イス型半導体集積回路と比べ集積度の向上を図ることが
できる。
ライス型半導体集積回路は、Ｐ基板の場合、従来と同様
のＮウェルに形成された第１及び第２のゲート電極、Ｐ
チャネルソースドレイン領域、Ｎチャネルソースドレイ
ン領域に加え、Ｎ型拡散層が、Ｐチャネルソースドレイ
ン領域の上方もしくは下方かつ第１のゲート電極それぞ
れの側方に形成され、Ｐ基板上にはＰ型拡散層が、Ｎチ
ャネルソースドレイン領域の上方もしくは下方かつ第２
のゲート電極それぞれの側方に形成された基本セルが多
数配列されて構成されているため、従来のマスタースラ
イス型半導体集積回路と比べ集積度の向上を図ることが
できる。
【図１】本発明の一実施例に係るＰ基板の場合の基本セ
ルの構造を示した図である。
ルの構造を示した図である。
【図２】マスタースライス方式の一般的なＰ基板の場合
の基本セルの構造を示した図である。
の基本セルの構造を示した図である。
３ Ｐ基板 ４ Ｎウェル ３０ Ｐチャネルトランジスタ群 ３１ 第１のゲート電極 ３２ 第２のゲート電極 ３３，３４，３５ Ｐチャネルソースドレイン領域 ４０ Ｎチャネルトランジスタ群 ４１ 第３のゲート電極 ４２ 第４のゲート電極 ４３，４４，４５ Ｎチャネルソースドレイン領域 ３６ Ｎ型拡散層 ４６ Ｐ型拡散層 １００ 基本セル
Claims (2)
- 【請求項１】 Ｐ基板上のＮウェルで上下方向に延びる
１本又は複数本の第１のゲート電極と、該第１のゲート
電極により互いに左右に隔てられたＰチャネルソースド
レイン領域とからなるＰチャネルトランジスタ、及び前
記Ｐチャネルソースドレイン領域の上方もしくは下方、
かつ前記第１のゲート電極の側方に形成されたＮ型拡散
層、並びに前記Ｐ基板上で上下方向に延びる１本又は複
数本の第２のゲート電極と、該第２のゲート電極により
互いに左右に隔てられたＮチャネルソースドレイン領域
とからなる、前記Ｐチャネルトランジスタに隣接して配
置されたＮチャネルトランジスタ、及び前記Ｎチャネル
ソースドレイン領域の上方もしくは下方、かつ前記第２
のゲート電極の側方に形成されたＰ型拡散層、 を備えた基本セルが多数配列されてなることを特徴とす
るマスタースライス型半導体集積回路。 - 【請求項２】 Ｎ基板上のＰウェルで上下方向に延びる
１本又は複数本の第１のゲート電極と、該第１のゲート
電極により互いに左右に隔てられたＮチャネルソースド
レイン領域とからなるＮチャネルトランジスタ、及び前
記Ｎチャネルソースドレイン領域の上方もしくは下方、
かつ前記第１のゲート電極の側方に形成されたＰ型拡散
層、並びに前記Ｎ基板上で上下方向に延びる１本又は複
数本の第２のゲート電極と、該第２のゲート電極により
互いに左右に隔てられたＰチャネルソースドレイン領域
とからなる、前記Ｎチャネルトランジスタに隣接して配
置されたＰチャネルトランジスタ、及び前記Ｐチャネル
ソースドレイン領域の上方もしくは下方、かつ前記第２
のゲート電極の側方に形成されたＮ型拡散層、 を備えた基本セルが多数配列されてなることを特徴とす
るマスタースライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34420392A JPH06196666A (ja) | 1992-12-24 | 1992-12-24 | マスタースライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34420392A JPH06196666A (ja) | 1992-12-24 | 1992-12-24 | マスタースライス型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196666A true JPH06196666A (ja) | 1994-07-15 |
Family
ID=18367432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34420392A Withdrawn JPH06196666A (ja) | 1992-12-24 | 1992-12-24 | マスタースライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603158B1 (en) * | 1999-07-30 | 2003-08-05 | Fujitsu Limited | Semiconductor integrated circuit having high-density base cell array |
-
1992
- 1992-12-24 JP JP34420392A patent/JPH06196666A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603158B1 (en) * | 1999-07-30 | 2003-08-05 | Fujitsu Limited | Semiconductor integrated circuit having high-density base cell array |
| US6881989B2 (en) | 1999-07-30 | 2005-04-19 | Fujitsu Limited | Semiconductor integrated circuit having high-density base cell array |
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