JPH06196666A - マスタースライス型半導体集積回路 - Google Patents

マスタースライス型半導体集積回路

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Publication number
JPH06196666A
JPH06196666A JP34420392A JP34420392A JPH06196666A JP H06196666 A JPH06196666 A JP H06196666A JP 34420392 A JP34420392 A JP 34420392A JP 34420392 A JP34420392 A JP 34420392A JP H06196666 A JPH06196666 A JP H06196666A
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JP
Japan
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channel
channel source
channel transistor
gate electrodes
gate electrode
Prior art date
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Withdrawn
Application number
JP34420392A
Other languages
English (en)
Inventor
Takashi Suyama
崇 巣山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
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Filing date
Publication date
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Publication of JPH06196666A publication Critical patent/JPH06196666A/ja
Withdrawn legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • H01L27/11803Masterslice integrated circuits using field effect technology
    • H01L27/11807CMOS gate arrays

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】本発明はマスタースライス型半導体集積回路に
関し、従来と比べさらに寸法を縮小した基本セル構造と
する。 【構成】従来と同様のゲート電極31,32,41,4
2、Pチャネルソースドレイン領域33,34,35、
Nチャネルソースドレイン領域43,44,45に加
え、Pチャネルトランジスタ群30の電位を安定化する
ための拡散層36が、Pチャネルソースドレイン領域3
3,34,35の上方かつゲート電極31,32の側方
に形成され、Nチャネルトランジスタ群40の電位を安
定化するための拡散層46が、Nチャネルソースドレイ
ン領域43,44,45の下方かつゲート電極41,4
2の側方に形成された基本セルを構造とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、集積度が向上したマス
タースライス型半導体集積回路に関する。
【0002】
【従来の技術】従来よりマスタースライス方式の半導体
集積回路が多用されている。このマスタースライス方式
とは、所定の構造の基本セルをあらかじめLSIチップ
上に多数形成しておき、基本セル間の配線を追加するこ
とにより所望の動作を行なう集積回路を完成させる方式
をいう。このマスタースライス方式では配線に関するマ
スクパターンを作成するだけで種々の集積回路を完成さ
せることができ、少量多品種生産に向いている。
【0003】図2は、マスタースライス方式の一般的な
基本セルで、P基板上にNウェルが形成されている場合
の構造を示した図である。図のP基板1上のNウェル2
で上下方向に第1及び第2のゲート電極11,12が延
び、これら第1及び第2のゲート電極11,12によ
り、第1、第2及び第3のPチャネルソースドレイン領
域13,14,15が互いに左右に隔てられて形成さ
れ、これにより、2個のPチャネルトランジスタからな
るPチャネルトランジスタ群10が形成されている。さ
らに、このPチャネルトランジスタ群10の電位を安定
化するためのN型拡散層16が、第1、第2及び第3の
Pチャネルソースドレイン領域13,14,15の右側
に隣接して形成されており、またこのPチャネルトラン
ジスタ群10の、図の下方に隣接して、2個のNチャネ
ルトランジスタからなるNチャネルトランジスタ群20
が形成されている。このNチャネルトランジスタ群20
もPチャネルトランジスタ群10と同様の構造であり、
図のP基板1上で上下方向に第3及び第4のゲート電極
21,22が延び、これら第3及び第4のゲート電極2
1,22により、第1、第2及び第3のNチャネルソー
スドレイン領域23,24,25が互いに左右に隔てら
れ、またこのNチャネルトランジスタ群20の電位を安
定化するためのP型拡散層26が形成されている。
【0004】これらPチャネルトランジスタ群10とN
型拡散層16、及びNチャネルトランジスタ群20とP
型拡散層26により基本セルが構成され、この基本セル
がウェハ上に多数配列されており、さらに電源線及び接
地線となるAl配線17,27がそれぞれ形成されてい
る。
【0005】
【発明が解決しようとする課題】上記拡散層16,26
は、前述のように、基板に形成されたPチャネルトラン
ジスタ、Nチャネルトランジスタの電位を安定化するた
めに必要なものであるが、従来は、例えば図2に示すよ
うに、Pチャネルソースドレイン領域13,14,1
5、Nチャネルソースドレイン領域23,24,25の
右側に隣接して形成されていた(図2は、右側の例を示
す)。集積度を向上するためには基本セルの寸法を縮小
することが求められるが、上記従来の基本セルは拡散層
がPチャネルソースドレイン領域、Nチャネルソースド
レイン領域の側方に並べられており、このことが集積度
を向上する妨げになるという問題がある。
【0006】本発明は、上記事情に鑑み、従来と比べさ
らに集積度を向上できる基本セル構造をもつマスタース
ライス型半導体集積回路を提供することを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するため
の本発明のマスタースライス型半導体集積回路は、
(1)P基板上のNウェルで上下方向に延びる1本又は
複数本の第1のゲート電極と、該第1のゲート電極によ
り互いに左右に隔てられたPチャネルソースドレイン領
域とからなるPチャネルトランジスタ、及び上記Pチャ
ネルソースドレイン領域の上方もしくは下方、かつ上記
第1のゲート電極の側方に形成されたN型拡散層、並び
に上記P基板上で上下方向に延びる1本又は複数本の第
2のゲート電極と、該第2のゲート電極により互いに左
右に隔てられたNチャネルソースドレイン領域とからな
る、上記Pチャネルトランジスタに隣接して配置された
Nチャネルトランジスタ、及び上記Nチャネルソースド
レイン領域の上方もしくは下方、かつ上記第2のゲート
電極の側方に形成されたP型拡散層、を備えた基本セル
が多数配列されてなることを特徴とするものである。
【0008】また、上記目的を達成するための本発明の
別のマスタースライス型半導体集積回路は、(2)N基
板上のPウェルで上下方向に延びる1本又は複数本の第
1のゲート電極と、該第1のゲート電極により互いに左
右に隔てられたNチャネルソースドレイン領域とからな
るNチャネルトランジスタ、及び上記Nチャネルソース
ドレイン領域の上方もしくは下方、かつ上記第1のゲー
ト電極の側方に形成されたP型拡散層、並びに上記N基
板上で上下方向に延びる1本又は複数本の第2のゲート
電極と、該第2のゲート電極により互いに左右に隔てら
れたPチャネルソースドレイン領域とからなる、上記N
チャネルトランジスタに隣接して配置されたPチャネル
トランジスタ、及び上記Pチャネルソースドレイン領域
の上方もしくは下方、かつ上記第2のゲート電極の側方
に形成されたN型拡散層、を備えた基本セルが多数配列
されてなることを特徴とするものである。
【0009】
【作用】本発明のマスタースライス型半導体集積回路で
は、N型拡散層、P型拡散層が、それぞれのPチャネル
ソースドレイン領域、Nチャネルソースドレイン領域の
上方もしくは下方、かつ第1のゲート電極、第2のゲー
ト電極の側方に形成されたため従来よりも一層基本セル
の寸法を縮小することができ、これによりこの基本セル
が多数配列されたマスタースライス型半導体集積回路の
集積度を向上することができる。
【0010】
【実施例】以下、本発明の実施例について説明する。図
1は、本発明の一実施例に係る基本セルで、P基板上に
Nウェルが形成されている場合の構造を示した図であ
る。図中の丸印はコンタクトを形成することのできる位
置を示している。
【0011】この基本セル100は、P基板3上のNウ
ェル4に形成されたPチャネルトランジスタ群30とP
基板3上に形成されたNチャネルトランジスタ群40を
備えて形成されている。P基板3上のNウェル4に形成
されたPチャネルトランジスタ群30には、図の上下方
向に延びた第1及び第2のゲート電極31,32と、こ
れら第1及び第2のゲート電極31,32により互いに
左右に隔てられて形成された第1、第2及び第3のPチ
ャネルソースドレイン領域33,34,35が備えられ
ている。さらに、Pチャネルトランジスタ群30の電位
を安定化するためのN型拡散層36が、Pチャネルソー
スドレイン領域33,34,35の、図の上方、かつゲ
ート電極31,32の側方に形成されている。
【0012】またこのPチャネルトランジスタ群30
の、図の下方のP基板3上に隣接して、2個のNチャネ
ルトランジスタからなるNチャネルトランジスタ群40
が形成されている。このNチャネルトランジスタ群40
もPチャネルトランジスタ群30と同様の構造であり、
図の上下方向に第3及び第4のゲート電極41,42が
延び、これら第3及び第4のゲート電極41,42によ
り、第1、第2及び第3のNチャネルソースドレイン領
域43,44,45が互いに左右に隔てられ、またNチ
ャネルトランジスタ群40の電位を安定化するためのP
型拡散層46が形成されている。
【0013】ここで、拡散層36,46に接続される電
源ライン37,47は、図に示すように、図の横方向に
延びているため、拡散層36,46を図の上下方向に延
ばす必要は無い。次に、図1に示す本発明の一実施例に
係る基本セルと、従来例である図2に示す基本セルの寸
法について比較する。
【0014】図1に示す基本セルは、縦方向14グリッ
ド、横方向3グリッドで構成することができる。これと
同一の条件で比較すると、図2に示す基本セルは、縦方
向12グリッド、横方向4グリッドで構成される。した
がって、基本セルが占める面積をグリッドの数で表す
と、(従来型(図2)の面積48グリッド)−(本発明
(図1)の面積42グリッド)=6グリッドとなり、図
2に示す従来の基本セルとの比較では、本発明の基本セ
ルは6グリッド分狭くなる結果、本発明の基本セルを採
用した方が、一つの基本セルについて6グリッド分だけ
集積度が向上したマスタースライス型半導体集積回路が
構成される。
【0015】
【発明の効果】以上説明したように本発明のマスタース
ライス型半導体集積回路は、P基板の場合、従来と同様
のNウェルに形成された第1及び第2のゲート電極、P
チャネルソースドレイン領域、Nチャネルソースドレイ
ン領域に加え、N型拡散層が、Pチャネルソースドレイ
ン領域の上方もしくは下方かつ第1のゲート電極それぞ
れの側方に形成され、P基板上にはP型拡散層が、Nチ
ャネルソースドレイン領域の上方もしくは下方かつ第2
のゲート電極それぞれの側方に形成された基本セルが多
数配列されて構成されているため、従来のマスタースラ
イス型半導体集積回路と比べ集積度の向上を図ることが
できる。
【図面の簡単な説明】
【図1】本発明の一実施例に係るP基板の場合の基本セ
ルの構造を示した図である。
【図2】マスタースライス方式の一般的なP基板の場合
の基本セルの構造を示した図である。
【符号の説明】
3 P基板 4 Nウェル 30 Pチャネルトランジスタ群 31 第1のゲート電極 32 第2のゲート電極 33,34,35 Pチャネルソースドレイン領域 40 Nチャネルトランジスタ群 41 第3のゲート電極 42 第4のゲート電極 43,44,45 Nチャネルソースドレイン領域 36 N型拡散層 46 P型拡散層 100 基本セル

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 P基板上のNウェルで上下方向に延びる
    1本又は複数本の第1のゲート電極と、該第1のゲート
    電極により互いに左右に隔てられたPチャネルソースド
    レイン領域とからなるPチャネルトランジスタ、及び前
    記Pチャネルソースドレイン領域の上方もしくは下方、
    かつ前記第1のゲート電極の側方に形成されたN型拡散
    層、並びに前記P基板上で上下方向に延びる1本又は複
    数本の第2のゲート電極と、該第2のゲート電極により
    互いに左右に隔てられたNチャネルソースドレイン領域
    とからなる、前記Pチャネルトランジスタに隣接して配
    置されたNチャネルトランジスタ、及び前記Nチャネル
    ソースドレイン領域の上方もしくは下方、かつ前記第2
    のゲート電極の側方に形成されたP型拡散層、 を備えた基本セルが多数配列されてなることを特徴とす
    るマスタースライス型半導体集積回路。
  2. 【請求項2】 N基板上のPウェルで上下方向に延びる
    1本又は複数本の第1のゲート電極と、該第1のゲート
    電極により互いに左右に隔てられたNチャネルソースド
    レイン領域とからなるNチャネルトランジスタ、及び前
    記Nチャネルソースドレイン領域の上方もしくは下方、
    かつ前記第1のゲート電極の側方に形成されたP型拡散
    層、並びに前記N基板上で上下方向に延びる1本又は複
    数本の第2のゲート電極と、該第2のゲート電極により
    互いに左右に隔てられたPチャネルソースドレイン領域
    とからなる、前記Nチャネルトランジスタに隣接して配
    置されたPチャネルトランジスタ、及び前記Pチャネル
    ソースドレイン領域の上方もしくは下方、かつ前記第2
    のゲート電極の側方に形成されたN型拡散層、 を備えた基本セルが多数配列されてなることを特徴とす
    るマスタースライス型半導体集積回路。
JP34420392A 1992-12-24 1992-12-24 マスタースライス型半導体集積回路 Withdrawn JPH06196666A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603158B1 (en) * 1999-07-30 2003-08-05 Fujitsu Limited Semiconductor integrated circuit having high-density base cell array

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603158B1 (en) * 1999-07-30 2003-08-05 Fujitsu Limited Semiconductor integrated circuit having high-density base cell array
US6881989B2 (en) 1999-07-30 2005-04-19 Fujitsu Limited Semiconductor integrated circuit having high-density base cell array

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