JP4432509B2 - 物理量分布検知の半導体装置、並びにこの半導体装置の駆動制御方法および駆動制御装置 - Google Patents

物理量分布検知の半導体装置、並びにこの半導体装置の駆動制御方法および駆動制御装置 Download PDF

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Description

本発明は、複数の単位構成要素が配列されてなる物理量分布検知の半導体装置およびその駆動制御方法に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置並びにその駆動制御方法および駆動制御装置に関する。
特に、読出対象の単位構成要素を選択するための専用の選択トランジスタを持たずに、光や放射線などに感応性を有する変換素子と３つのトランジスタで実質的な単位構成要素を構成するタイプの半導体装置における駆動制御技術に関する。
光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。たとえば、映像機器の分野では、物理量のうちの光を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。
たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。
この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。
ここで、一般にＣＭＯＳ型のセンサでは、ＣＣＤに比べノイズの低減を行なうため単位画素の構成が複雑化する傾向がある。たとえば、ＣＭＯＳセンサとして汎用的なものとして、寄生容量を持った拡散層であるフローティングディフュージョン（ＦＤ；Floating Diffusion）を電荷蓄積部として利用する構成を採りつつ、単位画素に４つのトランジスタ（TRansistor）を有する４トランジスタ型画素構成（以下４ＴＲ構成という）のものがよく知られている。また、単位画素部分に３つのトランジスタを有し画素サイズを小さくできる３トランジスタ型画素構成（以下３ＴＲ構成という）のものも提案されている（たとえば特許文献１参照）。
特許第２７０８４５５号公報
＜従来の単位画素の構成；４ＴＲ構成＞
図１６（Ａ）は、従来の４ＴＲ構成の単位画素３の一構成例を示す図である。この４ＴＲ構成の単位画素３は、光を電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。
読出選択用トランジスタ３４は、転送配線（読出選択線）５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択線５２を介して選択駆動バッファ１５４により駆動されるようになっている。
また、単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。
画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源ＶＤＤにそれぞれ接続され、ゲート（リセットゲートＲＧ）にはリセットパルスＲＳＴがリセット駆動バッファ１５２から入力される。
垂直選択用トランジスタ４０は、ドレインが電源ＶＤＤに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、ゲート（特に垂直選択ゲートＳＥＬＶという）は垂直選択線５２に接続されている。この垂直選択線５２には、垂直選択信号が印加される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが垂直選択用トランジスタ４０のソースに、ソースは画素線５１を介して垂直信号線５３に接続されている。
このような構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を、画素線５１を介して垂直信号線５３に出力する。リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線５３には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線５３と接続され、垂直信号線５３には選択画素の信号が出力される。
このように、４ＴＲ構成の単位画素３は、画素を選択する目的で垂直選択用トランジスタ４０を備えている構成が一般的であり、現在のほとんどのＣＭＯＳセンサにおける単位画素３は、選択トランジスタを持っている。
＜従来の単位画素の構成；３ＴＲ構成＞
一方、図１６（Ｂ）は、従来の３ＴＲ構成の単位画素３の一構成例を示す図である。この３ＴＲ構成の単位画素３は、光電変換を行なうことで受光した光に対応する信号電荷を生成する電荷生成部３２（たとえばフォトダイオード）と、電荷生成部３２により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタ４２と、電荷生成部３２をリセットするためのリセットトランジスタ３６とを、それぞれ有している。また、図示しない垂直シフトレジスタより転送配線（ＴＲＦ）５５を介して走査される読出選択用トランジスタ（転送ゲート部）３４が、電荷生成部３２と増幅用トランジスタ４２のゲートとの間に設けられている。
増幅用トランジスタ４２のゲートおよびリセットトランジスタ３６のソースは読出選択用トランジスタ３４を介して電荷生成部３２に、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２のドレインはドレイン線に、それぞれ接続されている。また、増幅用トランジスタ４２のソースは垂直信号線５３に接続されている。読出選択用トランジスタ３４は、転送配線５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。転送駆動バッファ１５０、リセット駆動バッファ１５２とも基準電圧である０Ｖと、電源電圧の２値で動作する。特に、この画素における従来例の読出選択用トランジスタ３４のゲートに供給されるローレベル電圧は０Ｖである。
この３ＴＲ構成の単位画素３においては、４ＴＲ構成と同様に、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位に対応した信号を垂直信号線５３に出力する。
リセットトランジスタ３６は、リセット配線（ＲＳＴ）５６が行方向に延びており、ドレイン線（ＤＲＮ）５７は殆どの画素に共通になっている。このドレイン線５７は、ドレイン駆動バッファ（以下ＤＲＮ駆動バッファという）１４０により駆動される。リセットトランジスタ３６はリセット駆動バッファ１５２により駆動され、フローティングディフュージョン３８の電位を制御する。ここで、特許文献１に記載の技術では、ドレイン線５７が行方向に分離されているが、このドレイン線５７は１行分の画素の信号電流を流さなければならないので、実際には列方向に電流を流せるように、全行共通の配線となる。
電荷生成部３２（光電変換素子）にて生成された信号電荷は読出選択用トランジスタ３４によりフローティングディフュージョン３８に転送される。
ここで、３ＴＲ構成の単位画素３には、４ＴＲ構成とは異なり、増幅用トランジスタ４２と直列に接続される垂直選択用トランジスタ４０が設けられていない。垂直信号線５３には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、ＦＤ電位の制御により行なう。通常は、ＦＤ電位をロー（Ｌｏｗ）にしている。画素を選択するときは、選択画素のＦＤ電位をハイ（Ｈｉｇｈ）にすることで、選択画素の信号を垂直信号線５３に出す。その後、選択画素のＦＤ電位をローに戻す。この操作は１行分の画素に対して同時に行なわれる。
このようにＦＤ電位を制御するためには、１）選択行ＦＤ電位をハイにするときに、ドレイン線５７をハイにし、選択行のリセットトランジスタ３６を通して、ＦＤ電位をハイにする、２）選択行ＦＤ電位をローに戻すときに、ドレイン線５７をローにし、選択行のリセットトランジスタ３６を通して、ＦＤ電位をローにする、という動作を行なう。
しかしながら、本願の発明者は、この３ＴＲ構成の単位画素３を持つ固体撮像装置（デバイス）を試作したところ、以下のような問題点を認識した。
１）信号を読み出すために画素を駆動させたとき、画素内の基板（画素ウェル（Well）という）がカップリングで揺れる。画素ウェル電位が揺れる過程において、画素ウェル電位の揺れが増大もしくは画素ウェルの定常状態への緩和時間が長くなる現象がみられる。
２）この画素の揺れの増大や緩和時間が長くなることに伴い、フォトダイオードなどの光感応素子からなる電荷生成部３２に保存されていた信号電荷（電子）が、フローティングディフュージョンなどのノードへと漏れ出す現象が見られる。
３）信号電荷が、フローティングディフュージョンへと漏れ出すと、飽和電荷量の減少、固定ノイズ、あるいは周辺部の画素と中心部の画素で特性が異なりシェーディング現象が生じるなどの現象が生じる、特に、光電変換素子の蓄積できる最大電荷量（飽和電子数）が中心部では少ない。これらの問題は、特に全面配線になっている配線が、オン状態であるハイ（ｈｉｇｈ）レベルからオフ状態であるロー（Ｌｏｗ）レベルになるときに顕著に見られる。
この問題点に関し、本願発明者は、その現象を解析し、以下のことを明らかにした。
Ａ）ドレイン線５７は、画素部のほぼ全域に亘る配線であるので、これを駆動するときに画素部のウェル（以下Ｐ型のウェルで代表的に説明を続ける）の電位が揺れてしまう。Ｐウェルに電位を与えるコンタクトは画素部の周囲に置いているが、このコンタクトから近いか遠いかによって、Ｐウェル電位の揺れ方が異なり、画素の特性を変化させる。特に、ドレイン線５７をローにするときに、Ｐウェルは負に振られ、このため電荷生成部３２からフローティングディフュージョン３８やＰウェルに信号電荷が漏れてしまう。Ｐウェルのコンタクトから遠い中心部はＰウェル電位の揺れが大きいので、飽和電子数が中心部で少なくなってしまう。これを特に飽和シェーディングと呼ぶ。
Ｂ）Ｐウェル電位の揺れを防止する一手法として、ウェル電位を固定するためのバイアス配線を用意し、画素ごとにもしくは数画素や数１０画素ごとに、このバイアス配線とウェルとを接続するコンタクト（基板コンタクトやウェルコンともいう）を設けることが考えられる。しかしながら、選択トランジスタを省略した３ＴＲ構成の単位画素３は、画素サイズを小さくする目的で選択トランジスタを省略するものであり、画素内にウェルコンを持つことは、画素サイズを小さくすることに逆行するので、画素内にウェルコンを打つことは難しい。
Ｃ）ウェルコンを打つことができなければ、画素ウェルと基板間との抵抗が増大し、上述した１）〜３）の問題の解消ができない。
上記の問題点や解析結果は、全て、画素を、垂直選択用トランジスタ４０で選択するタイプのＣＭＯＳセンサでは存在しない、新たな事項である。
本発明は、上記事情に鑑みてなされたもので、４ＴＲ構成において画素選択のために用いられている選択トランジスタを省略した構成の単位画素を備えた物理量分布検知用の半導体装置（典型例としては固体撮像装置）を使用する際に、飽和電荷量の減少、固定パターンノイズ、あるいは飽和シェーディングなどの、画素内の基板電位が揺れることに起因して生じる問題を改善することのできる駆動技術を提供することを目的とする。
本願発明は、従来技術で述べた３トランジスタ構成の単位画素における問題の解析を行なうとともに、詳しくは、後述する実施形態にて説明するが、その問題の解決手法（作用原理とその効果）を見出したことで、なされたものである。
すなわち、実質的に全画素共通とされるドレイン配線の電圧をオン状態からオフ状態に（たとえばＮＭＯＳセンサであればローに振る際の立下り時間）、あるいはオフ状態からオン状態にする際の遷移時間（たとえばＮＭＯＳセンサであればハイに振る際の立上り時間）を長くすればウェル電位の揺れを低減できる。これによって、周辺部の画素と中心部の画素の特性を揃えることで飽和電荷量の減少を軽減でき、飽和シェーディング量や固定パターンノイズが小さくなる、デバイス駆動条件によってはその最適値が存在する、などの点を発見してなされたものである。
本発明に係る駆動制御方法は、入射された電磁波に対応する電荷を生成する電荷生成部と、前記電荷生成部により生成された電荷を蓄積する電荷蓄積部と、前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記電荷を前記電荷蓄積部に転送する転送ゲート部と、前記電荷蓄積部に蓄積されている前記電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記電荷をリセットするリセット部と、前記リセット部および前記単位信号生成部に接続されてなるドレイン配線とを、単位構成要素内に含み、前記単位信号生成部により生成された前記単位信号を外部に出力するための選択動作が、前記電荷蓄積部の電位の制御により行なわれる物理量分布検知のための半導体装置を駆動する駆動制御方法であって、前記ドレイン配線を、前記リセット部が動作して上記電荷がリセットされる期間に、レベルの異なる複数の制御パルスの組合せにより段階的にレベルが遷移する多値パルスを用いてオフ状態にした後にオン状態に駆動し、前記単位構成要素の垂直列の選択動作を行なう。
本発明に係る駆動制御装置は、本発明に係る駆動制御方法を利用して物理量分布検知用の半導体装置を駆動するための装置であって、入射された電磁波に対応する電荷を生成する電荷生成部と、前記電荷生成部により生成された電荷を蓄積する電荷蓄積部と、前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記電荷を前記電荷蓄積部に転送する転送ゲート部と、前記電荷蓄積部に蓄積されている前記電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記電荷をリセットするリセット部と、前記リセット部および前記単位信号生成部に接続されてなるドレイン配線とを、単位構成要素内に含み、前記単位信号生成部により生成された前記単位信号を外部に出力するための選択動作が、前記電荷蓄積部の電位の制御により行なわれる物理量分布検知のための半導体装置を駆動する駆動制御装置であって、前記ドレイン配線を、前記リセット部が動作して上記電荷がリセットされる期間に、レベルの異なる複数の制御パルスの組合せにより段階的にレベルが遷移する多値パルスを用いてオフ状態にした後にオン状態に駆動する駆動制御部を備えるものとした。
駆動制御部は、たとえば、複数の制御パルスを生成するパルス信号生成部と、パルス信号生成部により生成された複数の制御パルスに基づき、レベルの異なる複数の制御パルスの組合せによって段階的にレベルが遷移する多値パルスを生成する多値レベルパルス生成部とを有するものとするのがよい。
本発明に係る物理量分布検知用の半導体装置は、本発明に係る駆動制御方法を実施可能に構成されている半導体装置であって、入射された電磁波に対応する電荷を生成する電荷生成部と、前記電荷生成部により生成された電荷を蓄積する電荷蓄積部と、前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記電荷を前記電荷蓄積部に転送する転送ゲート部と、前記電荷蓄積部に蓄積されている前記電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記電荷をリセットするリセット部と、前記リセット部および前記単位信号生成部に接続されてなるドレイン配線と、前記ドレイン配線を駆動するドレイン駆動バッファとを、単位構成要素内に含み、前記単位信号生成部により生成された前記単位信号を外部に出力するための選択動作が、前記電荷蓄積部の電位の制御により行なわれる物理量分布検知のための半導体装置であって、前記ドレイン駆動バッファを、前記リセット部が動作して上記電荷がリセットされる期間に、レベルの異なる複数の制御パルスの組合せにより段階的にレベルが遷移する多値パルス用いてオフ状態にした後にオン状態に駆動する駆動制御部を備えた。
なお、リセット駆動バッファや転送駆動バッファに印加される駆動パルス自体の遷移時間は、立下りや立上りが十分に短く、一般概念としての２値（オンとオフ）駆動における“パルス”と言えるものとすればよい。
ドレイン配線のオフ時やオン時の遷移時間が、前述の条件を満足するようにするための具体的な仕組みとしては、様々な仕組みが考えられる。たとえば、ドレイン配線と接続されているトランジスタのＷ／Ｌ比が、転送配線と接続されているトランジスタのＷ／Ｌ比およびリセット配線と接続されているトランジスタのＷ／Ｌ比の何れよりも、１／数倍〜１／数千倍倍の範囲内に設定することが考えられる。
また、ドレイン駆動バッファのオフ側の基準配線と、ドレイン配線に対するオフ側の電圧を規定する基準電源との間に、駆動電流を制限する抵抗素子を設ける方法や、あるいは駆動電流を規定する電流源を設ける方法も考えられる。
しかしながら、これらの方法は、何れも、アナログ的な手法であり、遷移時間の管理や取扱いが必ずしも容易とは言えない。また、トランジスタのＷ／Ｌ比を変更するには、デバイス自体の設計変更が必要になるので、既存のデバイスに適用することができない。
そこで、本発明においては、ドレイン配線を駆動する制御パルスそのものを、従来の２値駆動すなわち単純なオン／オフ駆動に代えて、レベルの異なる複数の制御パルスの組合せにより段階的にレベルが遷移する多値パルスを使用する。
段階的にレベルが遷移するようにするには、２値では不可能であり、少なくとも３値、好ましくは４値あるいはそれ以上のレベルによる多値パルスを使用した駆動とする。そして、この多値レベルによって、好ましくは、ドレイン配線を駆動する際の電圧応答を、大局的に見たときに、好ましくは５倍以上でかつ１万倍以下、さらに好ましくは５０〜６００倍の範囲なるようにする。
たとえば、従来０Ｖ（オフ時）／３Ｖ（オン時）の２値で駆動していたデバイスに対しては、たとえば、３値であれば０Ｖ，１Ｖ，３Ｖで駆動する。こうすることで、オンからオフへの遷移時には、３Ｖ→１Ｖ→０Ｖへと電圧が次第に変化するように駆動できる。
オフからオンへの遷移時にも同様であり、従来０Ｖ（オフ時）／３Ｖ（オン時）の２値で駆動していたデバイスに対しては、たとえば、３値であれば０Ｖ，１Ｖ，３Ｖで駆動することで、オフからオンへの遷移時には、０Ｖ→１Ｖ→３Ｖへと電圧が次第に変化するように駆動できる。
複数の制御パルスの相互間の出力タイミングを調整可能に構成すれば、３Ｖ→１Ｖ→０Ｖや０Ｖ→１Ｖ→３Ｖへの切替タイミングを調整することで遷移時間を自由に設定することができる。オフへの遷移時とオンへの遷移時の切替タイミングを非対称にすることも容易であり、電圧変化を比較的自由に設定することができる。
これにより、大局的に見た場合には、オフ時やオン時の遷移時間が、リセット配線および転送配線を駆動する際の電圧応答における各オフ時やオン時の遷移時間の何れよりも遅くすることができ、たとえば５倍以上でかつ１万倍以下、さらに好ましくは５０〜６００倍の範囲なるように、ドレイン配線の駆動電圧を鈍らして駆動することができる。
４値あるいはそれ以上のレベルによる多値パルス駆動としたり、オフへの遷移時とオンへの遷移時のパルス電圧の設定値を異なるものと（非対称に）したりすることで、さらに遷移過程における波形応答（電圧変化）を緩和するなど微細に調整することもできる。
なお、上記のような多値パルス駆動は、オフ時およびオン時の双方に対して行なう必要は必ずしもなく、少なくとも何れか一方、好ましくは、オンからオフへの遷移時に機能させるとよい。たとえば、３値駆動であれば、オフへの遷移時には３Ｖ→１Ｖ→０Ｖへと電圧が次第に変化するように駆動する一方で、オンへの遷移時には２値駆動と同様に０Ｖ→３Ｖへと駆動してもよい。これは、画素内の基板がカップリングで揺れることに起因する飽和電荷量の減少、固定パターンノイズ、あるいは飽和シェーディングなどの問題は、オン状態であるハイレベルからオフ状態であるローレベルになるときに顕著に見られることに対応したものである。
本発明に依れば、３値や４値あるいはそれ以上のレベルの多値パルスでドレイン配線を駆動するようにした。これにより、大局的に見たとき、ドレイン電圧のオフ時やオン時の遷移時間を、リセット配線や転送配線の各オフ時の遷移時間の何れよりも遅くすることができる。たとえば、５倍以上でかつ１万倍以下の程度に長くすることができる。
このため、４ＴＲ構成において画素選択のために用いられている選択トランジスタを省略した構成の単位画素を備えたデバイスを使用する場合であっても、画素内の基板電位が揺れることに起因して生じる飽和電荷量の減少、固定パターンノイズ、あるいは飽和シェーディングなどの現象を少なくすることができるようになった。
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
＜固体撮像装置の構成＞
図１は、本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、カラー画像を撮像し得る電子スチルカメラとして適用されるようになっており、たとえば、静止画撮像モード時には、全画素を順番に読み出すモードが設定されるようになっている。
固体撮像装置１は、入射光量に応じた信号を出力する受光素子を含む画素が行および列に配列された（すなわち２次元マトリクス状の）撮像部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部が列ごとに設けられたカラム型のものである。すなわち、図１（Ａ）に示すように、固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、ＣＤＳ処理部（カラム回路）２６とを備えている。駆動制御部７としては、たとえば、水平走査回路１２と垂直走査回路１４を備える。
図１（Ａ）では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、およびＣＤＳ処理部２６に所定タイミングのパルス信号を供給するタイミングジェネレータ２０が設けられている。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。画素部１０の各単位画素３は、デバイス全体の基準電圧を規定するマスタ基準電圧としての接地（ＧＮＤ）に接続されている。
タイミングジェネレータ２０は、垂直ドレイン線５７を駆動するための複数の制御パルスを生成するパルス信号生成部を備えた、本発明に係る駆動制御部の一実施形態である。このパルス信号生成部のみを備えることで、本発明に係る駆動制御装置として構成してもよい。いわゆる、タイミングジェネレータ用の半導体集積回路（ＩＣ；Integrated Circuit）とするなどである。
タイミングジェネレータ２０は、画素部１０や水平走査回路１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、画素部１０や水平走査回路１２などから成る撮像デバイスとタイミングジェネレータ２０とにより、撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
単位画素３は、垂直列選択のための、垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介してＣＤＳ処理部２６と、それぞれ接続されている。ここで、垂直制御線１５は垂直走査回路１４から画素に入る配線全般を示す。たとえば図１６（Ｂ）の画素においては、転送配線５５とリセット配線５６や、ドレイン線が垂直走査回路１４から入る場合には、ドレイン線も含む。
水平走査回路１２や垂直走査回路１４は、たとえばデコーダを含んで構成され、タイミングジェネレータ２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＧ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。
なお、タイミングジェネレータ２０に加えて、水平走査回路１２や垂直走査回路１４を含んで、本発明に係る駆動制御装置として構成してもよい。この場合、たとえば垂直走査回路１４内には、タイミングジェネレータ２０により生成された、垂直ドレイン線５７を駆動するための複数の制御パルスに基づき、レベルの異なる複数の制御パルスの組合せによって段階的にレベルが遷移する多値パルスを生成する多値レベルパルス生成部を設けるのがよい。
カラム回路としてのＣＤＳ処理部２６は、列ごとに設けられており、１行分の画素の信号を受けて、その信号を処理する。たとえば、タイミングジェネレータ２０から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と信号レベルとの差分をとる処理を行なう。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。なお、ＣＤＳ処理部２６の後段には、必要に応じてＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などをＣＤＳ処理部２６と同一の半導体領域に設けることも可能である。
水平走査回路１２は、水平方向の読出列を規定する（ＣＤＳ処理部２６内の個々のカラム回路を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、ＣＤＳ処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。垂直走査回路１４は、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。
なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。タイミングジェネレータ２０は、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
ＣＤＳ処理部２６により処理された電圧信号は、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力バッファ２８に入力され、この後、撮像信号Ｓ０として外部回路１００に供給される。つまり、カラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１９→ＣＤＳ処理部２６→水平信号線１８→出力バッファ２８の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１９を介してパラレルにＣＤＳ処理部２６に送り、ＣＤＳ処理後の信号は水平信号線１８を介してシリアルに出力するようにする。垂直制御線１５は、各行の選択を制御するものである。
垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して行方向および列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
固体撮像装置１の外部回路１００としては、各撮影モードに対応した回路構成が採られる。たとえば、図１（Ｂ）に示すように、出力バッファ２８から出力されたアナログの撮像信号Ｓ０をデジタルの撮像データＤ０に変換するＡ／Ｄ（Analog to Digital ）変換部１１０と、Ａ／Ｄ変換部１１０によりデジタル化された撮像データＤ０に基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）１３０とを備える。
デジタル信号処理部１３０は、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データＤ２を生成する。また、デジタル信号処理部１３０には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。
また外部回路１００は、デジタル信号処理部１３０にてデジタル処理された画像データＤ２をアナログの画像信号Ｓ１に変換するＤ／Ａ（Digital to Analog ）変換部１３６を備える。Ｄ／Ａ変換部１３６から出力された画像信号Ｓ１は、図示しない液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスの表示画像を見ながら各種の操作を行なうことが可能になっている。
単位画素３は、その詳細については図示を割愛するが、従来技術の項にて図１６（Ｂ）に示した３トランジスタ構成のものと同様となっている。ドレイン線５７は、画素部１０の大部分の画素に共通で、列方向に延びて画素部１０の端で共通になっているか、または、電荷生成部３２の上では穴が開いた格子状の配線である。ダミー画素など、ドレイン線５７が別になっている画素が一部あってもよい。また、画素部１０の周囲には、図示を割愛しているが、Ｐウェルの電位を与える配線とコンタクトが設けられている。
ドレイン線５７は大部分または全部の画素に接続されているので、ドレイン線５７をローに振るときに、画素部１０のＰウェルの電位が揺れ、周辺と中央で揺れ幅と時間が異なるため、中央で電荷生成部３２から漏れる電荷が多くなり、中央の飽和信号電荷が減少する。つまり、従来技術の項で説明したように、このままでは、周辺部の画素と中心部の画素で特性が異なる、という問題を呈する。
図２〜図１０は、上記画素ウェルがカップリングで揺れる問題とその対策アプローチを説明する図である。先ず図２は、画素ウェルがカップリングで揺れる問題と、これに起因した飽和シェーディングを具体的に説明する図である。デバイスとしては、約３０万画素（６４０×４８０ピクセル）のＶＧＡ規格に準じるＣＭＯＳセンサを使用した。単位画素３は、従来技術の第２例で示した３トランジスタ構成のもので、画素ピッチは４．１μｍである。なお、ＶＧＡとは、“Video Graphics Array”の略称であり、グラフィックス・モードや表示解像度を定義したものである。
試作デバイスに供給する電源電圧は３．０Ｖ、クロック周波数は６ＭＨｚ（フレームレート１３．３ｆｐｓ）とする。試作デバイスは、転送ゲート駆動電圧のローレベル（以下転送ゲートローレベルともいう）を可変にできるようになっており、さらに、ドレイン線５７のローレベルの電位（ここでは０Ｖ）をデバイスの外部から供給する端子（ＤＲＮ駆動バッファの接地側配線端子）ＤＲＮＬを持つ。単位画素３に対するその他の駆動は０Ｖ（接地；ＧＮＤ）と電源電圧（３．０Ｖ）で行なう。
飽和シェーディングの測定方法としては、電荷生成部が十分飽和する光量を照射しながら、出力バッファ２８にて得られる信号を、画面中心付近の１ラインをオシロスコープなどの波形モニタで観測し、周辺部分と中央部分との差をシェーディング量として測定することとした。図２に示すように、検証に用いた試作デバイスでは、周辺部分と中央部分とに大きな差が見られる。そして、中央部分での信号出力が周辺部分での信号出力よりも小さいことが分かる。
図３は、ドレイン線５７の電圧変化を調べるための測定回路を示す図である。試作デバイスのＤＲＮ駆動バッファ１４０の接地側配線端子ＤＲＮＬとＧＮＤとの間に制御抵抗１４６を挿入して、この制御抵抗１４６の電圧を測定することとした。電圧源１４９は０Ｖとしている。なお、このＤＲＮ駆動バッファ１４０は、垂直走査回路１４の垂直駆動回路１４ｂ内に設けられている。
ＤＲＮ制御パルス（パルス形状のＤＲＮ制御信号）を、試作デバイスのＤＲＮ駆動バッファ１４０（図示せず）に入力した際、制御抵抗１４６で測定される電圧波形はＤＲＮ駆動バッファ１４０に流れる電流波形を反映したもので、ドレイン線５７における電圧波形をも表す。
図４は、制御抵抗１４６を接地側配線端子ＤＲＮＬとＧＮＤとの間に挿入して、ＤＲＮ制御パルスを鈍らせたときの、抵抗値と飽和シェーディングとの関係を示す図である。図中、転送ゲートのローレベル電圧をＶｔｌで示す。測定に使用した抵抗値は、Ｅ１２系列に則った、１，１０，４７，１５０，３３０，６８０，１０００（単位はそれぞれΩ）である。
図４（Ａ）に示すように、Ｖｔｌ＝−０．６Ｖの場合は、１Ω〜１０Ωの範囲では飽和シェーディング量の変化が小さく、１０Ω程度から飽和シェーディング量に変化の兆しが見られ、５０Ω以上で大きな変化が見られる。つまり、制御抵抗１４６の抵抗値が１０Ω程度よりも小さければ、現状のデバイスに影響を与えないということである。また１０Ω程度以上にすれば、飽和シェーディングを小さくする効果が得られ、５０Ω以上で有為な効果が得られるということである。
また、図４（Ｂ）に示すように、Ｖｔｌ＝−１Ｖの場合は、１Ω〜１０Ωの範囲でも飽和シェーディング量に大きな変化が見られ、５０Ω〜２００Ωの範囲で最も小さく、それ以上になると（たとえば２００Ω〜１０００Ω程度までは）飽和シェーディング量が少し増える傾向にある。つまり、制御抵抗１４６の抵抗値が１０Ω程度以上で飽和シェーディングを小さくする有為な効果が見え、５０〜２００Ω程度が最も良いと考えられる。
図５は、図４に示した結果を、制御抵抗１４６における電圧波形の立下り時間（オフ時の遷移時間）と飽和シェーディングとの関係で示した図である。ＣＭＯＳセンサにおける駆動パルス形状は、転送配線５５、リセット配線５６、およびドレイン線５７の何れについても、通常、立下り時間および立上り時間（オン時の遷移時間）を、数ｎｓ（たとえば１〜３ｎｓ）以下にする。よって、制御抵抗１４６に現れる電圧波形の立下り時間および立上り時間が、およそ数ｎｓ以下であれば、概ね、通常の条件にてデバイスが駆動されていると考えてよい。
図５（Ａ）に示すように、Ｖｔｌ＝−０．６Ｖの場合は、１Ω〜１０Ωの範囲に対応する立下り時間１０ｎｓ（通常の３〜１０倍程度以上）までは飽和シェーディング量の変化が小さく、１０Ω程度に対応する１０ｎｓ程度から飽和シェーディング量に変化の兆しが見られ、５０Ω程度に対応する４０ｎｓ以上で大きな変化が見られる。
つまり、立下り時間に着目すると、１０ｎｓ程度よりも小さければ、現状のデバイスに影響を与えないということである。また、１０ｎｓ程度以上にすれば、飽和シェーディングを小さくする効果が得られ、４０ｎｓ以上で有為な効果が得られるということである。この効果は、立下り時間１００００ｎｓ（通常の３０００〜１００００倍程度以下）まで継続している。
また、図５（Ｂ）に示すように、Ｖｔｌ＝−１Ｖの場合は、１０ｎｓ〜４０ｎｓでも飽和シェーディング量に大きな変化が見られ、立下り時間４０ｎｓ（通常の１３〜２０倍程度）以上で有為な効果が見え、特に抵抗値５０〜２００Ω程度に対応する１７０〜６００〜１０００ｎｓ（通常の５６〜１０００倍程度）の範囲で飽和シェーディング量が最も小さく、それ以上（たとえば１０００ｎｓ〜５０００ｎｓ程度までは；通常の３３０〜５０００倍程度）になると飽和シェーディング量が少し増える傾向にある。
つまり、ＤＲＮ電圧を鈍らせることで飽和シェーディングを改善することが可能で、立下り時間が４０ｎｓ程度以上で飽和シェーディングを小さくする有為な効果が見え、１７０〜６００ｎｓ程度（たとえば、通常の５６〜６００倍程度）が最も良いと考えられる。
このように、ローレベル電圧Ｖｔｌによって、効果の現れる範囲が異なるが、オフ時の遷移時間（本例では立下り時間）を、概ね、通常のものに対して、３〜１０（平均で５倍程度）以上で１００００（１万）倍以下の範囲で、さらに好ましくは、５０〜６００倍程度の範囲で、ＤＲＮ電圧を鈍らせることで、飽和シェーディングを改善することが可能である。
図６〜図１０は、Ｐウェル電位の揺れをシミュレーションで再現した結果を示す図である。それぞれ、制御抵抗１４６の値別に示している。なお、ここでシミュレーション結果を示しているのは、Ｐウェル電位の揺れを実測することは難しかったためである。各図におけるＷ１〜Ｗ４の波形線は、各図中に示した各デバイス位置でのものである。また、図６中に示すように、ＳＥＬ＿０の波形線は、ＤＲＮ制御パルスのものを示し、ＶＳＳ＿Ｄの波形線は、実験で測定した端子におけるものである。
図示するように、制御抵抗１４６の値を大きくすると、ドレイン線５７におけるＤＲＮ電圧の立下り時間が長くなり、Ｐウェル電位の揺れが小さくなり、中心部と周辺部での差も小さくなることが分かる。つまり、制御抵抗１４６の値を大きくすることや、ＤＲＮ電圧の立下り時間を長くすることは、周辺部の画素と中心部の画素の特性を揃えることに繋がり、このことは、飽和シェーディングを改善する上で効果が高いことが分かる。
本実施形態の構成では、上記の解析結果に基づき、ウェル揺れに起因した問題を改善する手法として、ＤＲＮ電圧を鈍らせることで飽和シェーディングなどを改善する構成を採る。具体的には、ドレイン線５７をローに振るときの立下り時間を制御し、この飽和シェーディング現象を改善する仕組みを設ける。この仕組みについて簡単に説明すると、先ず、ドレイン線５７をローに振るときに、立下り時間を長くして緩やかに立ち下げるという駆動方法を採る。
これにより、Ｐウェルの電位の振れ幅を小さくすることができ、あるいは、画素部１０の周辺と中心のＰウェル電位差を小さくすることができる。本実施形態の構成では、この立下り時間を、通常の駆動手法における場合よりも、有為に（意図的に）長くする。
制御抵抗１４６の値を大きくすると、ドレイン線５７におけるＤＲＮ電圧の立下り時間が長くなり、Ｐウェル電位の揺れが小さくなり、中心部と周辺部での差も小さくなることが分かる。つまり、制御抵抗１４６の値を大きくすることや、ＤＲＮ電圧の立下り時間を長くすることは、周辺部の画素と中心部の画素の特性を揃えることに繋がり、このことは、飽和シェーディングを改善する上で効果が高いことが分かる。
本実施形態の構成では、上記の解析結果に基づき、画素内の基板電位が揺れることに起因して生じる問題を改善する手法として、ＤＲＮ電圧を鈍らせる構成を採る。具体的には、ドレイン線５７をローに振るときの立下り時間やハイに振るときの立上り時間を、多値パルス駆動技術を利用して制御する仕組みを設ける。レベル間の切替タイミングは、制御抵抗１４６の抵抗値によって電圧応答を変化させるのと同じ考え方に基づき、対局的に見たときに、制御抵抗１４６の抵抗値による応答変化と同程度の変化を与え得るように調整すればよい。
この仕組みについて簡単に説明すると、先ず、ドレイン線５７をローに振るときに、ドレインを駆動するパルス電圧を、段階的に小さくすることで、大局的に見たときに、垂直ドレイン線５７における駆動電圧の立下り時間を長くして緩やかに立ち下げるという駆動方法を採る。
これにより、Ｐウェルの電位の振れ幅を小さくすることができ、あるいは、画素部１０の周辺と中心のＰウェル電位差を小さくすることができる。本実施形態の構成では、この立下り時間を、通常の駆動手法における場合よりも、有為に（意図的に）長くする。
「立下り時間を、通常の駆動手法における場合よりも、有為に長くする」際の定義手法としては、通常の駆動手法における駆動パルスの立下り時間に対する割合（倍数）で規定する方法や、画素数（より具体的には駆動周期）との対応における立下り時間の割合で規定する方法、またはＰウェルの周辺部と中央部との電位差が所定レベル（画質劣化が目立たないレベル）以下となる時間として定義する手法、など様々な定義手法が考えられる。
また、通常の駆動手法における駆動パルスの立下り時間に対する割合（倍数）で規定する場合、自身の通常の駆動におけるＤＲＮ電圧の立下り時間との比較に限らず、他の駆動パルスとの比較で規定してもよい。たとえば、ＤＲＮ電圧の立下り時間が、転送配線やリセット配線の立下り時間の何れよりも所定倍数以上長くなるように、各配線を駆動するバッファの大きさを決めてもよい。
また、選択画素を非選択状態に復帰させる動作はブランキング期間内にＤＲＮ制御パルスをローレベルにすることで行なわれる。駆動周期との対応における立下り時間の割合で規定する場合、その最大値の規定の仕方が問題になるが、たとえばその最大値をＤＲＮ制御パルスのローレベル期間で規定し、この範囲内で実際の立下り時間を規定するとよい。本実験のＣＭＯＳセンサであれば、ＤＲＮ制御パルスのローレベル期間（すなわちドレイン線５７に対するオフ期間）は、６００ｎｓ程度に設定している。
なお、立下り時間がドレイン線５７に対するオフ期間以上となるように設定することを排除するものではなく、本実験でも６００ｎｓ以上の立下り時間は測定データの補外曲線から求めたものであるが、この場合には、選択画素を非選択状態に復帰させるだけの低い電圧までは到達することが要求される。
何れにしても、周辺部の画素と中心部の画素で特性が異なるという問題や、その原因がＰウェル電位差に起因するものであるという点を発見し、この問題を解消するべく、本実施形態のアプローチによる手法は、Ｐウェル電位差に起因する画質劣化（飽和シェーディング現象）が目立たないレベルにその立下り時間を設定するという点に特徴を有する。
たとえば、図２〜図１０に示した結果に基づき、画素部１０の他のパルスである転送パルスＴＲＧとリセットパルスＲＳＴの各立下り時間と比べて１０倍以上長い立下り時間を与える。たとえば、ＣＭＯＳセンサの他の部分でのパルス形状は、立下り時間がおよそ数ｎｓ以下であるが、これをドレイン線５７でのＤＲＮ電圧は４０ｎｓ（ナノ秒）以上となるようにする。この４０ｎｓというのは、ＶＧＡ（約３０万画素）のＣＭＯＳセンサから３０フレーム／秒で画像を出力する場合における画素クロック周期の約半分の期間である。ここでは、ＶＧＡ準拠のＣＭＯＳセンサの場合で示したが、他の表示解像度のものでも、画素クロック周期の約半分の期間以上であればよいと考えられる。
表示解像度すなわち総画素数が異なれば、当然のことながら、それに応じ、立下り時間の絶対量も異なる。なおここで、立下り時間としては、一般的な定義、すなわちハイレベルを１００、ローレベルを０として、９０から１０まで遷移する時間ということでよい。
同様のことは、立上りの遷移時にも言えることであり、ドレイン線５７をハイに振るときに、垂直ドレイン線５７を駆動するパルス電圧を段階的に大きくすることで、大局的に見たときに、垂直ドレイン線５７における駆動電圧の立上り時間を長くして緩やかに立ち上げるという駆動方法を採る。これにより、Ｐウェルの電位の振れ幅を小さくすることができる。本実施形態の構成では、この立上り時間を、通常の駆動手法における場合よりも、有為に（意図的に）長くする。
「立上り時間を、通常の駆動手法における場合よりも、有為に長くする」際の定義手法も、「立下り時間」の定義手法に準じて考えればよい。たとえば、通常の駆動手法における駆動パルスの立上り時間に対する割合（倍数）で規定する方法や、画素数（より具体的には駆動周期）との対応における立上り時間の割合で規定する方法、あるいはＰウェルの周辺部と中央部との電位差が所定レベル（画質劣化が目立たないレベル）以下となる時間として定義する手法、など様々な定義手法が考えられる。
以下、画素内の基板電位が揺れることに起因して生じる問題を改善する手法の具体的な事例について説明する。
図１１は、多値パルス駆動によって、ドレイン線５７に印加される駆動電圧の立下り時間や立上り時間を制御する方法の基本を説明する図である。ここでは、３値駆動を例示している。
先ず図１１（Ａ）は、単位画素３を駆動する基本構成の回路図を示す。図示するように、３ＴＲ構成の単位画素３は、光電変換を行なうことで受光した光に対応する信号電荷を生成する光感応素子としての埋込フォトダイオードなどからなる電荷生成部３２と、電荷生成部３２により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタ４２と、電荷生成部３２をリセットするためのリセットトランジスタ３６とを、それぞれ有している。
また、転送配線（ＴＲＧ）５５を介して走査される読出選択用トランジスタ（転送ゲート部）３４が、電荷生成部３２と増幅用トランジスタ４２のゲートとの間に設けられている。この読出選択用トランジスタ３４は、電荷生成部３２で生成された信号電荷をノードとしてのフローティングディフュージョン３８へ転送するためのスイッチとして機能するものである。
転送配線（ＴＲＧ）５５は、図１に示した垂直走査回路１４の垂直駆動回路１４ｂより駆動されるが、本実施形態においては、垂直駆動回路１４ｂの転送駆動バッファ１５０の後段にフローティングスイッチＳＷ１５３を設け、このフローティングスイッチＳＷ１５３を介して転送駆動バッファ１５０と転送配線５５とが接続されるようにしている。フローティングスイッチＳＷ１５３は、その制御端子にハイレベルが供給されることでオンするようになっている。
なお、本実施形態の特徴部分である、垂直ドレイン線５７に対して多値パルス駆動を行なうという点においては、このフローティングスイッチＳＷ１５３は、必須の構成要素ではなく、転送配線５５と転送駆動バッファ１５０とを直接に接続した構成としてもよい。
フローティングスイッチＳＷ１５３は、読出選択用トランジスタ３４のゲートと転送駆動バッファ１５０の出力とを切り離すことで転送配線５５をフローティングにするためのスイッチとして機能する。このフローティングスイッチＳＷ１５３を設けた理由は以下の通りである。
垂直ドレイン線５７をハイレベルからローレベルに遷移させるとＰウェルが負の方向に引っ張られる。これにより、電荷生成部３２のフォトダイオード下の電位も、ポテンシャル図で言うと、負の方向に押し上げられる。ここで、フォトダイオードと転送ゲートＴＲＧとしての読出選択用トランジスタ３４下の電位の上がり方の差はフォトダイオードの方が大きいので、結果として、フォトダイオードの信号電荷がフローティングディフュージョン３８へ溢れ出す。信号電荷の漏れは、飽和電荷量の減少、固定パターンノイズ、あるいはシェーディングの発生要因となる。
そこで、転送ゲートＴＲＧ（読出選択用トランジスタ３４）をフローティングにすると、負荷が軽くなり、転送ゲートＴＲＧのポテンシャルもフォトダイオードと同様にポテンシャルが押し上げられるので、信号電荷はフォトダイオードからフローティングディフュージョン３８へは漏れ出さなくなる。
つまり、３ＴＲ構成の単位画素３を駆動したときに、画素ウェル電位が揺れることによって発生する、電荷生成部３２からの信号電荷の漏れを低減することが可能となる。これにより、飽和電荷量の減少、固定パターンノイズ、あるいはシェーディングの発生を抑制することが可能となり、画素サイズが小さい３ＴＲ構成の単位画素３を備えてなるＣＭＯＳイメージセンサにおいても、低ノイズで、飽和電荷量の大きいセンサを作成することができるようになる。
増幅用トランジスタ４２のゲートおよびリセットトランジスタ３６のソースは読出選択用トランジスタ３４を介して電荷生成部３２に、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２のドレインはドレイン線５７に、それぞれ接続されている。また、増幅用トランジスタ４２のソースは垂直信号線５３に接続されている。
読出選択用トランジスタ３４は、転送配線５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。転送駆動バッファ１５０およびリセット駆動バッファ１５２ともに、基準電圧である０Ｖと電源電圧の２値で動作する。特に、この画素における従来例の読出選択用トランジスタ３４のゲートに供給されるローレベル電圧は０Ｖである。
一方、選択行を決めるための選択信号線ＳＥＬとして機能する垂直ドレイン線５７は、基本的には、全画素共通の配線にする。ただし、ＤＲＮ駆動バッファ１４０の負荷を軽減するため幾つかに分けて駆動する形態を採ることもある。
そして、この垂直ドレイン線５７を駆動するＤＲＮ駆動バッファ１４０は、本実施形態特有の構成として、３値以上の多値レベルの駆動パルスで駆動されるようにする。
図１１（Ｂ）は、ＤＲＮ駆動バッファ１４０を駆動するＤＲＮ制御パルスＤＲＮすなわち垂直ドレイン線５７を駆動する信号や、転送ゲートＴＲＧとしての読出選択用トランジスタ３４を駆動する転送パルスＴＲＧおよびリセットトランジスタ３６を駆動するリセットパルスＲＳＴのタイミング例を示したタイミングチャートである。
先ず、フローティングディフュージョン３８の電荷をリセットするため、転送パルスＴＲＧ（ローレベル）を転送駆動バッファ１５０に供給することで転送配線５５をロー（Ｌｏｗ）レベルに下げておき、同時にリセットパルスＲＳＴを入れて（ｔ１０〜ｔ２２）、リセットトランジスタ３６をアクティブにすることでフローティングディフュージョン３８をリセットする。
次にリセットトランジスタ３６がアクティブの期間（ｔ１０〜ｔ２０）に、選択信号線ＳＥＬとして機能する垂直ドレイン線５７を駆動するＤＲＮ駆動バッファ１４０に、ＤＲＮ制御パルスＤＲＮを３値で段階的にローレベルに下げ、この後３値で段階的にハイレベルに上げる（ｔ１０〜ｔ１８）。
このようにして垂直ドレイン線５７に３値パルスを段階的に供給することでＰウェル電位の揺れを抑えるようにした後、リセットトランジスタ３６をインアクティブにし（ｔ２０）、転送パルスＴＲＧ（ハイレベル）を転送駆動バッファ１５０に供給することで読出選択用トランジスタ３４をアクティブにする（ｔ２４〜ｔ２６）。
読出選択用トランジスタ３４をアクティブにする際には、転送駆動バッファ１５０と転送配線５５とが接続されていて転送パルスＴＲＧが読出選択用トランジスタ３４のゲートに伝達される必要があるので、転送駆動バッファ１５０に転送パルスＴＲＧ（ハイレベル）を供給する前にはフローティングスイッチＳＷ１５３をオンにしておく（ｔ２２）。
逆に言えば、それ以前は、フローティングスイッチＳＷ１５３をオフにしておく。こうすることで、通常であれば、選択信号線ＳＥＬとして機能する垂直ドレイン線５７がオフ→オンと（つまり上下に）動くときに、Ｐウェル電位の揺れが大きく見られるけれども、フローティングスイッチＳＷ１５３を切り、転送ゲートとしての読出選択用トランジスタ３４のゲートをフローティングにすることで、Ｐウェル電位の揺れを低減する。垂直ドレイン線５７を３値パルスで段階的に駆動することでＰウェル電位の揺れを低減することと相俟って、Ｐウェル電位の揺れ低減効果が飛躍的に向上する。
フローティングスイッチＳＷ１５３をオンにして（ｔ２２）、転送駆動バッファ１５０に転送パルスＴＲＧ（ハイレベル）を供給することで（ｔ２４〜ｔ２６）、電荷生成部３２で得られる画素の情報（信号電荷）をフローティングディフュージョン３８へ送り、増幅用トランジスタ４２により電荷情報を垂直信号線５３に読み出す。
信号電荷を読み出した後には、転送配線５５をフローティングにするため、フローティングスイッチＳＷ１５３をオフにする（ｔ２８）。
ここで、垂直ドレイン線５７を駆動する３値のレベルとしては、たとえば、従来０Ｖ（オフ時）／３Ｖ（オン時）の２値で駆動していたデバイスに対しては、たとえば、ローレベル＝０Ｖ，ミドルレベル＝１Ｖ，ハイレベル＝３Ｖで駆動する。こうすることで、オンからオフへの遷移時には３Ｖ→１Ｖ→０Ｖへと電圧が次第に変化するように駆動できる。オフからオンへの遷移時にも同様であり０Ｖ→１Ｖ→３Ｖへと電圧が次第に変化するように駆動できる。大局的に見れば、漸次変化するように垂直ドレイン線５７を駆動できる。
ここでは、３Ｖ→１Ｖ→０Ｖや０Ｖ→１Ｖ→３Ｖへの切替タイミングは、概ね“１Ｔ”で均等にしている。これにより、大局的に見た場合には、オフ時やオン時の遷移時間が、リセット配線および転送配線を駆動する際の電圧応答における各オフ時やオン時の遷移時間の何れよりも遅くすることができ、たとえば５倍以上でかつ１万倍以下、さらに好ましくは５０〜６００倍の範囲なるように、ドレイン配線の駆動電圧を鈍らして駆動することができる。
たとえば、ＤＲＮ駆動バッファ１４０から出力されドレイン線５７を駆動するＤＲＮ電圧のパルス形状は、立下り時間がたとえば４０ｎｓ以上とすることができる。そして、このような駆動を行うことによって、Ｐウェル電位の揺れを緩和することが可能となる。
オンからオフへの遷移時だけでなく、オフからオンへの遷移時にも緩やかにと立ち上げることで、オフからオンへの遷移時にもＰウェル電位の揺れを防止できる。たとえば、立上り側は、飽和電子数には影響しない。しかしＰウェルを揺らし、しかも周辺と中央で異なる点では立下りと同様である。
また、画素内に低電圧のＮ型拡散層がある場合には、そこがＰウェルと順バイアスになり、Ｐウェル中に電子が注入され、それが電荷生成部３２に入ってしまう危険性がある。よって、時間が許せば、立ち上がりも緩やかになるように駆動することが好ましい。ただし、垂直ドレイン線５７がハイのときに画素の信号電流を流すので、問題となるほどの電圧低下を起こさない程度にする必要がある。
図１２は、ＤＲＮ駆動バッファ１４０を駆動するＤＲＮ制御パルスＤＲＮすなわち垂直ドレイン線５７を駆動する信号の他のタイミング例を示したタイミングチャートである。
図１１（Ｂ）に示した例では、３Ｖ→１Ｖ→０Ｖや０Ｖ→１Ｖ→３Ｖへの切替タイミングを概ね均等にしていたが、図１２（Ａ）に示す例では、切替タイミングを不均等（立下り時と立上り時とで非対称）に調整している。たとえば比で表したとき、オフへの遷移時には３Ｖ→１Ｖへの遷移を“１Ｔ”、１Ｖ→０Ｖへの遷移を“２Ｔ”としつつ、オンへの遷移時には、１Ｖ→０Ｖへの遷移を“１Ｔ”としている。
こうすることで、オフへの遷移は比較的遅く、オンへの遷移は比較的早くするようにしている。このことは、抵抗を利用して駆動したときの過渡応答として現れる駆動波形に近づける意義がある。切替タイミングの調整はタイミングジェネレータ２０の制御で簡単に可能であるから、遷移過程すなわち垂直ドレイン線５７へ印加される電圧変化を比較的自由に設定することができる。
図１２（Ｂ）に示す例では、３値駆動に代えて、４値駆動にした例を示している。ここでは、０Ｖ，１Ｖ，２Ｖ，３Ｖの４値で駆動する場合を示しており、オンからオフへの遷移時には、３Ｖ→２Ｖ→１Ｖ→０Ｖへと電圧が順に変化するように駆動するとともに、オフからオンへの遷移時には、０Ｖ→１Ｖ→２Ｖ→３Ｖへと電圧が順に変化するように駆動し、切替タイミングを均等に調整している。
また、図１２（Ｃ）に示す例も、３値駆動に代えて、０Ｖ，１Ｖ，２Ｖ，３Ｖの４値駆動にした例を示しているが、オンからオフへの遷移時には、３Ｖ→２Ｖ→１Ｖ→０Ｖへと電圧が順に変化するように駆動する一方で、オフからオンへの遷移時には、０Ｖ→２Ｖ→３Ｖへと切り替えることで、オフへの遷移時とオンへの遷移時とで切替タイミングを不均等に調整している。
こうすることで、オンへの遷移時には、比較的電圧が早く上昇するように駆動することができる。これにより、オフからオンへの遷移時にＰウェル電位の揺れを防止できるとともに、比較的速く立ち上げることで画素信号電流の読出しに悪影響を与え難くすることができる。
３値ではなく４値にしたことで、使用できる電圧レベルが増える分、電圧変化を緩和することができるとともに、オフへの遷移時とオンへの遷移時のパルス電圧の設定値を異なるものと（非対称に）することで、遷移過程における波形応答を微細に調整することもできる。図１２（Ａ）に示した例よりも、さらに抵抗を利用して駆動したときの過渡応答として現れる駆動波形に近づけることができる。
５値以上のパルス駆動にすればさらに自由度が増すのは言うまでもない。ただしＤＲＮ駆動バッファ１４０の出力応答が追従しなければ、段階的に垂直ドレイン線５７の電圧レベルを変化させることにはならず、実質的には連続的に電圧を変化させることとなる。よって、極端にレベル数を増やすことは無駄になるので、この点を勘案して段階数を設定すればよい。
図１３は、多値パルスを使用してドレイン線５７に印加される駆動電圧の立下り時間や立上り時間を制御する遷移時間制御方法をデバイスに適用した事例を示す図である。
ここで、図１３（Ａ）はドレイン線５７を駆動する回路に着目した概念図、図１３（Ｂ）はドレイン線５７を駆動するＤＲＮ駆動バッファ（以下単にバッファともいう）１４０近傍の詳細例を示した図、図１３（Ｃ）は駆動タイミングの一例を示す図である。
図１３（Ａ）に示すように、画素部１０の各列に対応してドレイン線５７が列方向に延びており、下端でＤＲＮ駆動バッファ（以下単にバッファともいう）１４０を包含した出力ＩＦ（インタフェース）部１４３の出力端子に接続されている。出力ＩＦ部１４３は各列にあり、画素部１０の外側からドレイン線５７を駆動する３値レベルの制御パルス（ＤＲＮ制御パルス）が印加される。これを受けて各出力ＩＦ部１４３は、各列のドレイン線５７に対して同じ駆動をする。つまり、各列のドレイン線５７は全画素に対して実質的に共通である。
図１３（Ｂ）に示すように、３種類のドレイン制御パルスＤＲＮ１，ＤＲＮ２，ＤＲＮ３の供給を受けて、０Ｖ，１Ｖ，３Ｖの３つのレベルの多値レベルパルスを生成するレベルシフト部１４２を設け、ドレイン線５７とレベルシフト部１４２との間にドレイン線５７を駆動する出力ＩＦ部１４３を配している。出力ＩＦ部１４３は、３つのレベルに対応したそれぞれのＤＲＮ駆動バッファ１４０とスイッチを兼用した構成とされている。ドレイン制御パルスＤＲＮ１，ＤＲＮ２，ＤＲＮ３は、図１に示したタイミングジェネレータ２０から供給される。
つまり、タイミングジェネレータ２０は、複数のＤＲＮ制御パルスＤＲＮ１，ＤＲＮ２，ＤＲＮ３を生成するパルス信号生成部として機能するとともに、複数のＤＲＮ制御パルスの組合せを垂直走査回路１４に供給することで、レベルの異なる複数のＤＲＮ制御パルスの組合せにより段階的にハイレベルからローレベルへ、またローレベルからハイレベルへと遷移する多値パルスを生成させ、この生成された多値パルスによって垂直ドレイン線５７を駆動する駆動制御装置として機能している。
レベルシフト部１４２は、タイミングジェネレータ２０からの複数のＤＲＮ制御パルスに基づき、レベルの異なる複数のＤＲＮ制御パルスの組合せによって、段階的にハイレベルからローレベルへ、またローレベルからハイレベルへと遷移する多値パルスを生成する多値レベルパルス生成部として機能している。
このように、多値レベルのＤＲＮ制御パルスを使用した垂直ドレイン線５７の遷移時間制御方法をデバイスに適用することで、ＤＲＮ駆動バッファ１４０を介して垂直ドレイン線５７に印加されるＤＲＮ制御パルスの立下り時間や立上り時間をたとえば４０ｎｓ以上とすることができる。これにより、Ｐウェル電位の揺れを緩和することで、画素部１０の中心部で飽和電子数が少ないという飽和電荷量の減少問題を解決することができ、Ｐウェル電位差を実用レベルに低減することができ、飽和シェーディングや固定パターンノイズという画質劣化を抑制・改善することができる。
図１４は、多値レベルのＤＲＮ制御パルスを使用した垂直ドレイン線５７の遷移時間制御方法をデバイスに適用した他の事例（以下変形例という）を示す図である。図１４に示すように、この変形例では、画素部１０の横方向からドレイン線５７を駆動する構成としている点に特徴を有する。画素部１０の左右端部にて、ＤＲＮ駆動バッファ１４０の出力端子に垂直ドレイン線５７が接続されている。
ドレイン線５７は、フォトダイオード（電荷生成部３２）上では穴の開いた格子状の配線となっている。ＤＲＮ駆動バッファ１４０は各行に設けられており、このＤＲＮ駆動バッファ１４０は、画素部１０の外側からの３値以上の多値レベルのＤＲＮ制御パルスによって各行のドレイン線５７に対して同じ駆動をする。
こうすることで、図１３に示したと同様、ドレイン線５７を駆動するパルス形状を、立下り時間が４０ｎｓ以上にすることができ、各列にＤＲＮ駆動バッファ１４０を設ける構成のものと同様の効果を享受することができる。
なお、多値レベルのＤＲＮ制御パルスを使用した垂直ドレイン線５７の遷移時間制御方法は、図１３や図１４に示したような構成の他に、画素部全面のドレイン線５７を１個のＤＲＮ駆動バッファ１４０で駆動する構成にも適用できる。このような構成は、通常の設計では現実的に採用されないが、この第１例では採用できる。この場合、立下り時間を数ｎｓ以下とする従来の仕組みを採ったとすれば、ＤＲＮ駆動バッファ１４０の負荷を考慮して、ＤＲＮ駆動バッファ１４０に使用するバッファ最終段ＮＭＯＳのＷ／Ｌ比を設定する必要がある。これに対して、本実施形態では、垂直ドレイン線５７の遷移時間を緩やかにとすればよいので、Ｗ／Ｌ比の設定自由度も増す。
図１５は、出力ＩＦ部１４３の詳細を説明する図である。図１５（Ａ）は、その一例を示しており、また図１５（Ｂ）は、この一例におけるスイッチ回路の具体例を示している。レベルシフト部（ＳＦＴ）１４２は、垂直駆動回路１４ｂ内に設けられる。
レベルシフト部１４２には、タイミングジェネレータ２０から、駆動制御パルスとして、３種類のＤＲＮ制御パルスＤＲＮ１，ＤＲＮ２，ＤＲＮ３が入力される。タイミングジェネレータ２０は、これら３種類のＤＲＮ制御パルスＤＲＮ１，ＤＲＮ２，ＤＲＮ３の相互間の出力タイミングを調整するタイミング調整部２１を有している。
タイミング調整部２１は、図示しない固体撮像装置１の全体の動作を制御する中央制御部からの指令に基づき、ＤＲＮ制御パルスＤＲＮ１，ＤＲＮ２，ＤＲＮ３の出力タイミングを設定する。なお、中央制御部は、カメラ装置に備えられる操作パネルなどを介してユーザの指示を受けることで、このタイミング調整指示をタイミング調整部２１に与える。たとえば、出力画像を確認しながら、飽和シェーディング量が少なくなるように調整することが可能となり、使い勝手が非常によい。
図１５（Ａ）に示す出力ＩＦ部１４３は、レベルシフト部１４２でレベルシフトされた３値のそれぞれに対応した個々のＤＲＮ制御パルスＤＲＮ１，ＤＲＮ２，ＤＲＮ３を入力とする３つのＤＲＮ駆動バッファ１４０（それぞれに参照子−１，−２，−３を付して示す）と、スイッチＳＷ１，ＳＷ２，ＳＷ３を有するスイッチ回路を備えた構成となっている。つまり、レベルシフト後にバッファ１４０を介してスイッチＳＷを駆動する。各スイッチＳＷ１，ＳＷ２，ＳＷ３の一方には対応する電圧０Ｖ，１Ｖ，３Ｖが入力され、他方は共通に接続されて垂直ドレイン線５７に入力されるようになっている。
３つのスイッチＳＷ１，ＳＷ２，ＳＷ３に、３値のそれぞれに対応した個々のＤＲＮ制御パルスＤＲＮ１，ＤＲＮ２，ＤＲＮ３をタイミングジェネレータ２０からの入力とし、各スイッチＳＷ１，ＳＷ２，ＳＷ３の出力を共通に接続してレベルシフト部１４２を構成し、各スイッチＳＷ１，ＳＷ２，ＳＷ３の出力を１つのＤＲＮ駆動バッファ１４０に入力されるように構成することも考えられるが、ＤＲＮ駆動バッファ１４０自体も個々のＤＲＮ制御パルスＤＲＮ１，ＤＲＮ２，ＤＲＮ３に従って動作させるのが好ましく、３つに分離している。
各スイッチＳＷ１，ＳＷ２，ＳＷ３としては、たとえば図１５（Ｂ）に示すように、ＭＯＳトランジスタを用いた簡単なものでよく、回路構成が非常に簡単になる。ただし、ＭＯＳトランジスタは垂直ドレイン線５７を駆動するものであるから、十分な駆動能力を有する大きめのものを使用する。
なお、スイッチＳＷ１としては、アクティブＨのパルスを受けてオンするｎ−ＭＯＳを使用し、スイッチＳＷ２，ＳＷ３としては、アクティブＬのパルスを受けてオンするｐ−ＭＯＳを使用する。何れも、電源電圧範囲０−３Ｖで問題が生じないように各端子を図のように配線しておく。
各スイッチＳＷ１，ＳＷ２，ＳＷ３は、ドライバとしても機能するが、その駆動能力は、スイッチの素子サイズ（トランジスタの大きさ）によって変えることができる。
以上説明したように、本実施形態のように、多値レベルのＤＲＮ制御パルスを使用して垂直ドレイン線５７の遷移時間を制御することとすれば、駆動電圧の立下り時間や立上り時間を積極的に（意図的に）長くすることができる。そしてこれにより、選択トランジスタのない３トランジスタタイプの画素構造であっても、ウェル電位が揺れることによって生じ得る、画素部中央部での飽和電子数の低下を防ぐことができる。この結果、Ｐウェル電位差に起因する固定パターンノイズや飽和シェーディングなど画質劣化を実用上目立たないレベルにすることができ、画質が改善されるようになる。
たとえば、デバイス側は従来のものと同様の３ＴＲ構成の単位画素を有するものを使用しつつ、ＤＲＮ駆動バッファ１４０に入力する駆動信号の波形を、上述した条件を満たすように鈍らせて入力する構成とすることも考えられる。しかしながらこの場合、タイミングジェネレータ２０から供給される駆動パルスを上述した条件を満たすように鈍らせる波形整形回路を設ける必要があり、鈍らせる度合いを自由に調整することは難しい。
これに対して本実施形態のように、多値レベルのＤＲＮ制御パルスを使用することで、対局的に見たときに垂直ドレイン線５７の電圧波形が上述した条件を満たすようにしているので、デバイス側は従来のものと同様の３トランジスタ構成の単位画素を有するものを使用することができるとともに、タイミングジェネレータ２０の制御によって遷移時間の調整も自由に可能となり、使い勝手がよい。
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
たとえば、上記実施形態では、ＮＭＯＳより構成されている単位画素で構成されたセンサを一例に説明したが、これに限らず、ＰＭＯＳよりなる画素のものについても、電位関係を反転（電位の正負を逆に）して考えることで、上記実施形態で説明したと同様の作用・効果を享受可能である。
また、上記実施形態では、フォトダイオード１個と、トランジスタ３個の画素を例に説明したが、これに限らず、２個のフォトダイオードと２個の読出選択用トランジスタに対して、リセットトランジスタと増幅用トランジスタは１個ずつで共有するなど、原理的に、４ＴＲ構成において画素選択のために用いられている選択トランジスタを省略した構成の単位画素を備えたデバイスについても同様である。
また、上記においては、実験的に最も影響の大きかった飽和シェーディングに注目したが、画素部の中心部と周辺部でウェルの電位が異なる揺れ方をすると、飽和信号量以外の特性もシェーディングを持つことは自明である。ドレイン線を駆動する立下り時間や立上り時間を鈍らせることは、ウェルの電位の揺れを低減し、かつ均一に近づけるので、飽和信号量以外のシェーディング現象の改善にもなっている。
本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 飽和シェーディング現象を説明する図である。 ドレイン線の電圧変化を調べるための測定回路を示す図である。 ＤＲＮ制御パルスを鈍らせたときの、抵抗値と飽和シェーディングとの関係を示す図である。 図４に示した結果を、制御抵抗における電圧波形の立下り時間と飽和シェーディングとの関係で示した図である。 Ｐウェル電位の揺れをシミュレーションで再現した結果を示す図である（制御抵抗１４６＝０Ω）。 Ｐウェル電位の揺れをシミュレーションで再現した結果を示す図である（制御抵抗１４６＝１０Ω）。 Ｐウェル電位の揺れをシミュレーションで再現した結果を示す図である（制御抵抗１４６＝１５０Ω）。 Ｐウェル電位の揺れをシミュレーションで再現した結果を示す図である（制御抵抗１４６＝３３０Ω）。 Ｐウェル電位の揺れをシミュレーションで再現した結果を示す図である（制御抵抗１４６＝６８０Ω）。 多値パルス駆動の基本を説明する単位画素の回路図とタイミング例を示した図である。 多値パルス駆動の他のタイミング例を示した図である。 多値パルス駆動をデバイスに適用した事例を示した図である。 多値パルス駆動をデバイスに適用した他の事例を示した図である。 出力ＩＦ部の構成例を説明する図である。 従来のＣＭＯＳセンサにおける単位画素の構成例を示す図である。
符号の説明
１…固体撮像装置、３…単位画素、５…画素信号生成部、７…駆動制御部、１０…画素部、１００…外部回路、１１０…Ａ／Ｄ変換部、１２…水平走査回路、１２ａ…水平デコーダ、１２ｂ…水平駆動回路、１４…垂直走査回路、１４ａ…垂直デコーダ、１４ｂ…垂直駆動回路、１５…垂直制御線、２０…タイミングジェネレータ、２１…タイミング調整部、２６…ＣＤＳ処理部、２８…出力バッファ、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５１…画素線、５２…垂直選択線、５３…垂直信号線、５５…転送配線、５６…リセット配線、５７…垂直ドレイン線、１３０…デジタル信号処理部、１３６…Ｄ／Ａ変換部、１４０…ＤＲＮ駆動バッファ、１４２…レベルシフト部、１４３…出力ＩＦ部、１５０…転送駆動バッファ、１５２…リセット駆動バッファ、１５４…選択駆動バッファ

Claims (7)

  1. 入射された電磁波に対応する電荷を生成する電荷生成部と、
    前記電荷生成部により生成された電荷を蓄積する電荷蓄積部と、
    前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記電荷を前記電荷蓄積部に転送する転送ゲート部と、
    前記電荷蓄積部に蓄積されている前記電荷に応じた単位信号を生成する単位信号生成部と、
    前記電荷蓄積部における前記電荷をリセットするリセット部と、
    前記リセット部および前記単位信号生成部に接続されてなるドレイン配線と
    を、単位構成要素内に含み、
    前記単位信号生成部により生成された前記単位信号を外部に出力するための選択動作が、前記電荷蓄積部の電位の制御により行なわれる物理量分布検知のための半導体装置を駆動する駆動制御方法であって、
    前記ドレイン配線を、前記リセット部が動作して上記電荷がリセットされる期間に、レベルの異なる複数の制御パルスの組合せにより段階的にレベルが遷移する多値パルスを用いてオフ状態にした後にオン状態に駆動し、前記単位構成要素の垂直列の選択動作を行なう
    ことを特徴とする駆動制御方法。
  2. 前記ドレイン配線は、他の単位構成要素とともに実質的に共通に接続されており、
    前記ドレイン配線をオフ状態とオン状態にさせる過程において非対称のパルス電圧で構成された前記多値パルスにより前記ドレイン配線を駆動する
    ことを特徴とする請求項１に記載の駆動制御方法。
  3. 入射された電磁波に対応する電荷を生成する電荷生成部と、
    前記電荷生成部により生成された電荷を蓄積する電荷蓄積部と、
    前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記電荷を前記電荷蓄積部に転送する転送ゲート部と、
    前記電荷蓄積部に蓄積されている前記電荷に応じた単位信号を生成する単位信号生成部と、
    前記電荷蓄積部における前記電荷をリセットするリセット部と、
    前記リセット部および前記単位信号生成部に接続されてなるドレイン配線と
    を、単位構成要素内に含み、
    前記単位信号生成部により生成された前記単位信号を外部に出力するための選択動作が、前記電荷蓄積部の電位の制御により行なわれる物理量分布検知のための半導体装置を駆動する駆動制御装置であって、
    前記ドレイン配線を、前記リセット部が動作して上記電荷がリセットされる期間に、レベルの異なる複数の制御パルスの組合せにより段階的にレベルが遷移する多値パルスを用いてオフ状態にした後にオン状態に駆動する駆動制御部
    を備えたことを特徴とする駆動制御装置。
  4. 前記ドレイン配線は、他の単位構成要素とともに実質的に共通に接続されており、
    前記駆動制御部は、前記ドレイン配線をオフ状態とオン状態にさせる過程において非対称のパルス電圧で構成された前記多値パルスにより駆動する
    請求項３記載の駆動制御装置。
  5. 前記駆動制御部は、前記複数の制御パルスの相互間の出力タイミングを調整可能に構成されている
    ことを特徴とする請求項３に記載の駆動制御装置。
  6. 入射された電磁波に対応する電荷を生成する電荷生成部と、
    前記電荷生成部により生成された電荷を蓄積する電荷蓄積部と、
    前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記電荷を前記電荷蓄積部に転送する転送ゲート部と、
    前記電荷蓄積部に蓄積されている前記電荷に応じた単位信号を生成する単位信号生成部と、
    前記電荷蓄積部における前記電荷をリセットするリセット部と、
    前記リセット部および前記単位信号生成部に接続されてなるドレイン配線と
    前記ドレイン配線を駆動するドレイン駆動バッファと
    を、単位構成要素内に含み、
    前記単位信号生成部により生成された前記単位信号を外部に出力するための選択動作が、前記電荷蓄積部の電位の制御により行なわれる物理量分布検知のための半導体装置であって、
    前記ドレイン駆動バッファを、前記リセット部が動作して上記電荷がリセットされる期間に、レベルの異なる複数の制御パルスの組合せにより段階的にレベルが遷移する多値パルス用いてオフ状態にした後にオン状態に駆動する駆動制御部
    を備えたことを特徴とする半導体装置。
  7. 前記ドレイン配線は、他の単位構成要素とともに実質的に共通に接続されており、
    前記駆動制御部は、前記ドレイン配線をオフ状態とオン状態にさせる過程において非対称のパルス電圧で構成された前記多値パルスにより駆動する
    請求項６記載の半導体装置。
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