TWI596946B - 訊號讀取電路 - Google Patents

Description

訊號讀取電路

本發明係關於一種訊號讀取電路，特別是一種主動式像素感測器的訊號讀取電路。

主動式像素感測器（active pixel sensor, APS）利用建構在每個像素中的感測電路回應於光線照射產生光電訊號，並根據每個像素的X-Y位址來選擇性地讀出每個像素的光學資訊。一般而言，當感測電路中用以進行光電轉換的面積越大時，主動式像素感測器可以具有更佳的靈敏度。

但是，於實務上，由於製程上的不可抗力因素，感測電路中的元件參數可能不會是如預期中的數值。舉例來說，在現今的玻璃製程中，在不同位置上的薄膜電晶體（thin film transistor, TFT）極可能具有不同的門檻電壓值。此外，隨著使用時間拉長，各元件也有可能因此劣化，使元件參數更進一步地飄移。

在常見的作法中，係透過增加感測電路中的元件，藉由電路設計的方式，補償溢增或者是不足的電壓或電流。但這樣的作法必須在感測電路中增加電路元件，而使電路元件佔據更多的面積，反而減少了用以進行光電轉換的面積。因此，如何在保有光電轉換的效能的同時，實現主動式像素感測器的電路校正係為目前極需解決的問題。

本發明在於提供一種訊號讀取電路，以在保有光電轉換的效能的同時，實現主動式像素感測器的電路校正。

本發明揭露了一種訊號讀取電路，所述的訊號讀取電路包括多個訊號讀取子電路。每一訊號讀取子電路包括隨耦開關與讀取模組。隨耦開關的第一端用以接收第一基準電壓。隨耦開關的控制端用以接收輸入訊號。隨耦開關依據接收到的輸入訊號產生電流至隨耦開關的第二端。每一讀取模組接收輸入訊號的其中之一。每一讀取模組耦接隨耦開關的控制端。每一讀取模組依據讀取控制訊號選擇性地提供接收的輸入訊號至隨耦開關的控制端。

綜合以上所述，本發明提供了一種訊號讀取電路，訊號讀取電路中具有多個訊號讀取子電路。每個訊號讀取子電路具有多個讀取模組與一隨耦開關，所述的多個讀取模組耦接至同一個隨耦開關。藉此，本發明提供的訊號讀取電路得以降低元件個數。此外，由於多個讀取模組共用同一個隨耦開關，在這樣的電路架構下，隨耦開關可以設置於顯示區（active area, AA）之外，更進一步地降低了顯示區中的元件個數，提升了訊號讀取電路用以進行光電轉換的面積。另一方面，本發明所提供的訊號讀取電路更具有校正開關，此校正開關耦接於隨耦開關的控制端，以適時地調整所述的控制端的電壓準位，以使各讀取開關提供控制端的電壓準位具有相同的比較基準。藉此，本發明提供的訊號讀取電路得以在保有光電轉換的效能的同時，實現了主動式像素感測器的電路校正。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

請參照圖1與圖2，圖1係為根據本發明一實施例所繪示之訊號讀取電路的功能方塊示意圖，圖2係為根據本發明一實施例所繪示之其中一個訊號讀取子電路的電路示意圖。如圖1與圖2所示，訊號讀取電路1具有多個訊號讀取子電路，在此係舉訊號讀取子電路11_1~11_M進行說明，其中M係為一大於 2的正整數。

訊號讀取子電路11_1~11_M具有相仿的電路結構，後續係舉訊號讀取子電路11_1進行說明之。訊號讀取子電路11_1具有一隨耦開關SWSF與多個讀取模組，在此係舉讀取模組112_1~112_M進行說明，其中M係為一正整數。讀取模組112_1~112_M分別耦接隨耦開關SWSF的控制端。

隨耦開關SWSF的第一端用以接收第一基準電壓V1，隨耦開關SWSF的控制端用以接收輸入訊號Vin1~VinM的其中之一。隨耦開關SWSF依據接收到的輸入訊號產生電流ID至隨耦開關SWSF的第二端。其中，第一基準電壓V1例如為相對的高電壓準位，在一實施例中，第一基準電壓V1係為系統中的電壓VDD，但並不以此為限。

讀取模組112_1~112_M分別用以接收輸入訊號Vin1~VinM的其中之一。具體來說，讀取模組112_1分別用以接收輸入訊號Vin1，讀取模組112_2分別用以接收輸入訊號Vin2，讀取模組112_M分別用以接收輸入訊號VinM，後續係以此類推，不再贅述。讀取模組112_1~112_M依據讀取控制訊號RS1~RSM的其中之一選擇性地提供接收的輸入訊號Vin1~VinM至隨耦開關SWSF的控制端。具體來說，讀取模組112_1依據讀取控制訊號RS1選擇性地提供接收到的輸入訊號Vin1至隨耦開關SWSF的控制端，讀取模組112_2依據讀取控制訊號RS2選擇性地提供接收到的輸入訊號Vin2至隨耦開關SWSF的控制端，讀取模組112_M依據讀取控制訊號RSM選擇性地提供接收到的輸入訊號VinM至隨耦開關SWSF的控制端，後續係以此類推，不再贅述。

接下來係對讀取模組112_1~112_M的電路結構進行說明，由於讀取模組112_1~112_M具有相仿的電路結構，後續以讀取模組112_1來進行說明，讀取模組112_2~112_M的電路結構當可由讀取模組112_1的相關敘述類推而得。如圖2所示，在此實施例中，讀取模組112_1具有讀取開關SW1與重置開關SW4。讀取開關SW1電性連接重置開關SW4。更詳細地來說，讀取開關SW1的第一端用以接收輸入訊號Vin1。讀取開關SW1的第二端耦接隨耦開關SWSF的控制端。讀取開關SW1的控制端用以接收讀取控制訊號RS1。讀取開關SW1依據接收到的讀取控制訊號RS1選擇性地將接收到的輸入訊號Vin1提供給隨耦開關SWSF的控制端。重置開關SW4的第一端用以接收重置訊號Vrst。重置開關SW4的第二端耦接讀取開關SW1的第一端。重置開關SW4的控制端用以接收重置控制訊號RT1。重置開關SW4依據接收到的重置控制訊號RT1選擇性地將重置訊號Vrst提供給讀取開關SW1的第一端。

在一實施例中，輸入訊號Vin1~VinM係來自光電二極體PD1~PDM，所述的光電二極體PD1~PDM則設置於顯示面板（未繪示）的顯示區中。就等效電路而言，光電二極體PD1~PDM係分別等效地並聯於各個液晶電容（未繪示），當光電二極體PD1~PDM被照光時，被照到光的光電二極體PD1~PDM導通。此時，被照到光的光電二極體PD1~PDM依據第二基準電壓V3提供輸入訊號Vin1~VinM給讀取模組112_1~112_M。為求圖式簡明，在圖2的實施例中，光電二極體PD1~PDM與對應的液晶電容耦接至相同的基準電壓，且在圖式中係以三角形符號表示所述的基準電壓。然此係為所屬技術領域具有通常知識者能依實際所需自行設計，光電二極體PD1~PDM與對應的液晶電容也可分別耦接至不同的基準電壓，在此並不加以限制。上述係舉顯示面板為例進行說明，然實際上，訊號讀取電路10可以位於任意的感測面板當中，感測面板並不以上述所舉的顯示面板為限制。

在一實施例中，訊號讀取子電路11_1更具有積分器114。積分器114耦接隨耦開關SWSF的第二端。積分器114用以依據積分控制訊號Vint選擇性地對隨耦開關SWSF的第二端的電壓準位值進行積分以形成輸出訊號Vo。更詳細地來說，積分器114具有放大器OP、電容Cint與積分器開關SWint。電容Cint耦接於放大器OP的非反向輸入端與輸出端之間。積分器開關SWint的兩端並聯電容Cint。積分器開關SWint的控制端用以接收積分控制訊號Vint。放大器OP的反向輸入端用以接收參考電壓Vref。上述所舉各開關例如為雙極性接面電晶體或者是金屬氧化物半導體電晶體，但並不以此為限。

請一併參照圖3以對訊號讀取子電路11_1的作動時序進行說明，圖3係為根據本發明圖2之訊號讀取子電路的部分訊號時序示意圖。在圖3中，係舉讀取模組112_1與讀取模組112_2的各訊號時序進行說明，由於讀取模組112_3至讀取模組112_M具有與讀取模組112_1或讀取模組112_2相仿的電路結構，讀取模組112_3至讀取模組112_M的訊號時序及其作動方式則可依此類推。讀取模組112_M具有讀取開關SWM與重置開關SW2M。讀取開關SWM電性連接重置開關SW2M。更詳細地來說，讀取開關SWM的第一端用以接收輸入訊號VinM。讀取開關SWM的第二端耦接隨耦開關SWSF的控制端。讀取開關SWM的控制端用以接收讀取控制訊號RSM。讀取開關SWM依據接收到的讀取控制訊號RSM選擇性地將接收到的輸入訊號VinM提供給隨耦開關SWSF的控制端。重置開關SW2M的第一端用以接收重置訊號Vrst。重置開關SW2M的第二端耦接讀取開關SWM的第一端。重置開關SW2M的控制端用以接收重置控制訊號RTM。重置開關SW2M依據接收到的重置控制訊號RTM選擇性地將重置訊號Vrst提供給讀取開關SWM的第一端。

在讀取時間區間Tr1中的時間點T1至時間點T2之間，讀取控制訊號RS1與積分控制訊號Vint為相對的高電壓準位，讀取控制訊號RS2與重置控制訊號RT1、RT2為相對的低電壓準位。此時，讀取開關SW1、隨耦開關SWSF與積分器開關SWint導通，讀取開關SW2、SWM與重置開關SW4、SW5、SW2M不導通。輸入訊號Vin1經由讀取開關SW1被提供至隨耦開關SWSF的控制端。隨耦開關SWSF依據讀取開關SW1提供的輸入訊號Vin1而提供電流ID給積分器114。由於積分器開關SWint導通，積分器114並不依據隨耦開關SWSF提供的電壓或電流進行積分。

在讀取時間區間Tr1中的時間點T2至時間點T3之間，積分控制訊號Vint被調整至相對的低電壓準位。此時，讀取開關SW1與隨耦開關SWSF導通，積分器開關SWint、讀取開關SW2、SWM與重置開關SW4、SW5、SW2M不導通。積分器114依據隨耦開關SWSF提供的電流進行積分以形成輸出訊號Vo。

在讀取時間區間Tr1中的時間點T3至時間點T4之間，重置控制訊號RT1與積分控制訊號Vint被調整至相對的高電壓準位。此時，讀取開關SW1、重置開關SW4與積分器開關SWint導通，讀取開關SW2、SWM與重置開關SW5、SW2M不導通。此時，隨耦開關SWSF可以是導通或是不導通。重置訊號Vrst經由重置開關SW4被提供到讀取開關SW1的第一端，以重置讀取開關SW1的第一端的電壓準位。且被提供至讀取開關SW1的第一端的重置訊號Vrst更經由讀取開關SW1被提供到隨耦開關SWSF的控制端，以使隨耦開關SWSF之控制端的電壓準位被重置為所欲的電壓準位。由於積分器開關SWint導通，積分器114並不進行積分。

在讀取時間區間Tr1中的時間點T4至時間點T5之間，積分控制訊號Vint被調整至相對的低電壓準位，此時積分器開關SWint不導通，積分器114依據隨耦開關SWSF提供的電流進行積分形成輸出訊號Vo。

在讀取時間區間Tr1中的時間點T5時，讀取控制訊號RS1、重置控制訊號RT1被拉至相對的低電壓準位，積分控制訊號Vint被拉至相對的高電壓準位。此時，讀取開關SW1與隨耦開關SWSF不導通，積分器開關SWint導通。隨耦開關SWSF不提供電流給積分器114，此時參考電壓Vref被提供至積分器114地輸出以作為輸出訊號Vo。

在讀取時間區間Tr2中，讀取控制訊號RS2被拉至相對的高電壓準位，且讀取模組112_2的其他訊號時序則相仿於讀取模組112_1的各訊號於讀取時間區間Tr1中的時序。因此，讀取模組112_2於讀取時間區間Tr2中的作動方式係相仿於讀取模組112_1於讀取時間區間Tr1中的作動方式。相仿地，讀取模組112_3至讀取模組112_M於後續的讀取時間區間中也分別具有相仿的作動方式。因此，隨耦開關SWSF在不同的讀取時間區間中係依據相對應之讀取模組所提供的訊號而相應地提供電流給積分器114以產生輸出訊號Vo。

如前述地，在讀取時間區間Tr1中係由讀取模組112_1提供訊號給隨耦開關SWSF的控制端，在讀取時間區間Tr2中係由讀取模組112_2提供訊號給隨耦開關SWSF的控制端，後續係以此類推。雖然在不同的讀取時間區間中係由不同的讀取模組提供訊號給隨耦開關SWSF的控制端，但由於電容耦合效應的關係，在由當前的讀取模組提供訊號給隨耦開關SWSF的控制端時，隨耦開關SWSF的控制端可能仍存有前一次讀取模組提供訊號時的殘留電荷。當前的讀取模組提供的訊號準位受到殘留電荷的影響，從而讓隨耦開關SWSF依據失準的訊號準位提供電流給積分器114，使得輸出訊號Vo失真。

請再參照圖2以說明訊號讀取子電路如何克服電容耦合效應的影響。在圖2所對應的實施例中，訊號讀取子電路11_1更具有校正開關SWCR。校正開關SWCR的第一端耦接隨耦開關SWSF的控制端。校正開關SWCR的第二端用以接收校正基準電壓V2。校正開關SWCR的控制端接收校正訊號VCR。校正開關SWCR依據校正電壓VCR選擇性地將隨耦開關SWSF的控制端導通至校正開關SWCR的第二端。在一種作法中，校正訊號VCR係為一個可調的定電壓，校正開關SWCR係依據校正訊號VCR持續地導通。此時，校正開關SWCR係持續地導通而將隨耦開關SWSF的控制端的殘餘電荷釋放到校正開關SWCR的第二端。其中，藉由適當地設定校正訊號VCR的電壓準位，得以在釋放隨耦開關SWSF的控制端之殘留電荷的同時，不至於過度地改變隨耦開關SWSF的控制端之電壓準位。校正訊號VCR的電壓準位係關聯於校正開關SWCR的元件特性，相關細節係為所屬技術領域具有通常知識者經詳閱本說明書後可自由設計，於此不多加限制。藉此，得以避免隨耦開關SWSF的控制端受到電容耦合效應的影響。後續將對校正訊號VCR的設定再進行詳述，在此先不與贅述。

請接著參照圖4以說明本發明所提供的訊號讀取子電路的另外一種實施態樣，圖4係為根據本發明另一實施例所繪示之其中一個訊號讀取子電路的電路示意圖。相較於圖2所對應之實施例，在圖4所對應之實施例中，訊號讀取子電路21_1的各讀取模組212_1~212_M更分別具有輸入開關。以讀取模組212_1來說，讀取模組212_1更具有輸入開關SW7，輸入開關SW7的第一端用以接收輸入訊號Vin1’，輸入開關SW7的第二端耦接讀取開關SW1與重置開關SW4。輸入開關SW7係受控於輸入控制訊號TX1而選擇性地導通。此外，讀取模組212_1更具有電容CFD，電容CFD的一端耦接讀取開關SW1、重置開關SW4與輸入開關SW7，電容CFD的另一端用以接收基準電壓。電容CFD所接收的基準電壓之定義係相仿於前述之液晶電容與光電二極體所接收的基準電壓之定義，於此不再重複贅述。

請一併參照圖5以說明訊號讀取子電路21_1相對應的控制時序，圖5係為根據本發明圖4之訊號讀取子電路的部分訊號時序示意圖。在圖5中，係舉讀取模組212_1與讀取模組212_2的各訊號時序進行說明，由於讀取模組212_3至讀取模組212_M具有與讀取模組212_1或讀取模組212_2相仿的電路結構，讀取模組212_3至讀取模組212_M的訊號時序及其作動方式則可依此類推。

在讀取時間區間Tr1’中的時間點T11至時間點T12之間，讀取控制訊號RS1與積分控制訊號Vint為相對的高電壓準位，重置控制訊號RT1與輸入控制訊號TX1為相對的低電壓準位，讀取控制訊號RS1、重置控制訊號與輸入控制訊號TX2為相對的低電壓準位。此時，讀取開關SW1與積分器開關SWint導通，重置開關SW4與輸入開關SW7不導通，讀取開關SW2、SWM、重置開關SW5、SW2M與輸入開關SW8、SW3M不導通，隨耦開關SWSF可以是導通或不導通。積分器114並不依據隨耦開關SWSF提供的電流進行積分。

在讀取時間區間Tr1’中的時間點T12至時間點T13之間，重置控制訊號RT1被調整至相對的高電壓準位。此時，讀取開關SW1與重置開關SW4導通，積分器開關SWint、讀取開關SW2、SWM不導通，隨耦開關SWSF可以是導通或不導通。重置訊號Vrst經由重置開關SW4被提供至讀取開關SW1的第一端以重置讀取開關SW1的第一端的電壓準位，且重置訊號Vrst被提供至讀取開關SW1的第一端的重置訊號Vrst更經由讀取開關SW1被提供隨耦開關SWSF的控制端，以重置隨耦開關SWSF的控制端的電壓準位。

在讀取時間區間Tr1’中的時間點T13至時間點T14之間，積分控制訊號Vint被調整至相對的低電壓準位。此時，讀取開關SW1與重置開關SW4導通，輸入開關SW7不導通，讀取開關SW2、讀取開關SWM、重置開關SW5、重置開關SW2M與輸入開關SW8、輸入開關SW3M不導通，隨耦開關SWSF導通，積分器開關SWint不導通。積分器114依據隨耦開關SWSF所提供的電流進行積分以形成輸出訊號Vo。

在讀取時間區間Tr1’中的時間點T14至時間點T15之間，重置控制訊號RT1被調整至相對的低電壓準位，積分控制訊號Vint被調整至相對的高電壓準位。此時，讀取開關SW1導通，重置開關SW4與輸入開關SW7不導通，讀取開關SW2、讀取開關SWM、重置開關SW5、重置開關SW2M與輸入開關SW8、輸入開關SW3M不導通，隨耦開關SWSF導通，積分器開關SWint導通。

在讀取時間區間Tr1’中的時間點T15至時間點T16之間，輸入控制訊號TX1被調整至相對的高電壓準位。此時，讀取開關SW1與輸入開關SW7導通，重置開關SW4不導通，讀取開關SW2、讀取開關SWM、重置開關SW5、重置開關SW2M與輸入開關SW8、輸入開關SW3M不導通，隨耦開關SWSF導通，積分器開關SWint導通。輸入訊號Vin1’經由輸入開關SW7被提供到讀取開關SW1的第一端，且被提供到讀取開關SW1的第一端的輸入訊號Vin1更被提供至隨耦開關SWSF的控制端。隨耦開關SWSF依據接收到的輸入訊號Vin提供相應的電壓電流給積分器114。

在讀取時間區間Tr1’中的時間點T16至時間點T17之間，積分控制訊號Vint被調整至相對的低電壓準位。此時，讀取開關SW1與輸入開關SW7導通，重置開關SW4不導通，讀取開關SW2、讀取開關SWM、重置開關SW5、重置開關SW2M與輸入開關SW8、輸入開關SW3M不導通，隨耦開關SWSF導通，積分器開關SWint不導通。積分器114依據隨耦開關SWSF提供的電流進行積分以成輸出訊號Vo。

在讀取時間區間Tr1’中的時間點T17至時間點T18之間，輸入控制訊號TX1被調整至相對的低電壓準位，積分控制訊號Vint被調整至相對的高電壓準位。此時，讀取開關SW1與輸入開關SW7導通，重置開關SW4不導通，讀取開關SW2、讀取開關SWM、重置開關SW5、重置開關SW2M與輸入開關SW8、輸入開關SW3M不導通，隨耦開關SWSF導通，積分器開關SWint導通。積分器114不依據隨耦開關SWSF提供的電流進行積分。

在讀取時間區間Tr1’中的時間點T18時，讀取控制訊號RS1被調整為相對的低電壓準位。此時，讀取開關SW1不導通而使得輸入訊號Vin不被提供到隨耦開關SWSF的控制端。

在讀取時間區間Tr2’中時，讀取控制訊號RS2被拉至相對的高電壓準位，且讀取模組212_2的其他訊號時序則相仿於讀取模組212_1的各訊號於讀取時間區間Tr1’中的時序。因此，讀取模組212_2於讀取時間區間Tr2’中的作動方式係相仿於讀取模組212_1於讀取時間區間Tr1’中的作動方式。相仿地，讀取模組212_3至讀取模組212_M於後續的讀取時間區間中也分別具有相仿的作動方式。因此，隨耦開關SWSF在不同的讀取時間區間中係依據相對應之讀取模組所提供的訊號而相應地提供電壓電流給積分器214以產生輸出訊號Vo。

如前述地，如圖5所示，當光電二極體PD1~PDM接受光照時，光電二極體PD1~PDM依據第二基準電壓V3產生輸入訊號Vin1’~VinM’。而當光電二極體PD1~PDM接受到過強的光照時，光電二極體PD1~PDM會產生過大的電流，而可能對後端元件造成傷害。

請再參照圖6以說明訊號讀取子電路如何克服光照過強而損害電路元件的問題，圖6係為根據本發明更一實施例所繪示之其中一個訊號讀取子電路的電路示意圖。相較於圖4所示的實施例，在圖6所示的實施例中，訊號讀取子電路31_1中的各讀取模組312_1~312_M更分別具有分流開關。以讀取模組312_1來說，讀取模組312_1具有分流開關SW10，分流開關SW10的第一端耦接至分流端Nbl1，分流開關SW10的第二端耦接至輸入開關SW10的第一端，分流開關SW7的控制端用以接收分流控制訊號GS1。分流開關SW10用以依據分流控制訊號GS1而選擇性地將分流端Nbl1導通至輸入開關SW10的第一端。於一實施例中，分流端Nbl1~ NblM分別具有分流電壓準位，所述的分流電壓準位係為一相對的低電壓準位，甚至分流端Nbl1~ NblM也可分別具有不同的分流電壓準位。相關細節係為所屬技術領域具有通常知識者經詳閱本說明書後可自由設計，於此不加以限制。

請接著參照圖7，圖7係為根據本發明圖6之訊號讀取子電路的部分訊號時序示意圖。圖7所示的時序控制方式係相仿於圖5所示的時序控制方式，惟其中更繪示了有關於分流控制訊號GS1、GS2的相關時序。如圖7所示，在時間點T21至時間點T23之間，輸入控制訊號TX被調整至高電壓準位。此外，在時間點 T22至時間點T23之間，分流控制訊號GS1被提高至高電壓準位。此時，分流開關SW10導通，分流開關SW10的第一端被導通至分流端Nbl1，以避免過高的電流經由分流開關SW10流至後端電路而傷害相關電路元件。於一實施例中，在每次的時脈週期中，分流控制訊號GS1~GSM並不總是被調整至高電壓準位，而是依據光照強度是否過強而選擇性地被調高至高電壓準位。相關的控制或偵測方法係為所屬技術領預計有通常知識者經詳閱本說明書後可自由設計，在此並不加以限制。

圖8係為根據本發明一實施例所繪示之感測面板的示意圖。感測面板4定義有顯示區42，感測面板4具有驅動模組44與電源供應模組48，且感測面板4具有如前述的訊號讀取電路。顯示區42中設置有N×M個畫素單元P11~PNM，所述的N×M個畫素單元排列成陣列。驅動模組44與電源供應模組48分別耦接至各畫素單元P11~PNM。所述的N代表的是所述陣列的列數，所述的M代表的是所述陣列的行數。其中，畫素單元的標號第一碼用以表示畫素單元所在的列編號，畫素單元的標號第二碼用以表示畫素單元所在的行編號。舉例來說，畫素單元P32用以表示位於第3列第2行的畫素單元。為求圖面簡潔，在此僅繪示部分的畫素單元以舉例說明，且顯示區42中設置的畫素單元的數量實際上並不以此為限。各畫素單元受控於驅動模組44，而電源供應模組48則是用以供應電源至各畫素單元。畫素單元的組成方式與控制方式係為所屬技術領域具有通常知識者經詳閱本說明書後能自由設計，於此不再贅述。其中，驅動模組44例如為閘極驅動電路或相關的驅動積體電路。

此外，感測面板4具有訊號讀取電路40。訊號讀取電路40的電路結構係如前述各實施例的其中之一。簡要來說，訊號讀取電路40具有訊號讀取子電路41_1、41_2~41_M。訊號讀取子電路41_1、41_2~41_M分別耦接其中一行畫素單元。具體來說，訊號讀取子電路41_1耦接畫素單元P11、P21~PN1所形成的單行畫素，訊號讀取子電路41_2耦接畫素單元P12、P22~PN2所形成的單行畫素，後續係以此類推，不再贅述。訊號讀取子電路41_1、41_2~41_M彼此具有相仿的電路結構。以訊號讀取子電路41_1來說，訊號讀取子電路41_1具有隨耦開關SWSF1、校正開關SWCR1、讀取模組412_1。在此實施例中，訊號讀取子電路41_1~41_M的各讀取模組係分別設置於對應的畫素單元中。舉例來說，訊號讀取子電路41_1的讀取模組412_1係設置於畫素單元P11中，訊號讀取子電路41_1的讀取模組412_2係設置於畫素單元P21中，後續係以此類推，不再贅述。而在此實施例中，訊號讀取子電路41_1~41_M的隨耦開關SWSF1~ SWSFM與校正開關SWCR1~ SWCRM則是設置於顯示區42外。藉著這樣的作法，得以更進一步地減少顯示區42中的元件數量，提高畫素單元中的發光面積或是感光元件的面積。由於，訊號讀取電路40的各元件分散於感測面板4的各部位，於圖4中並不對各元件或模組逐一標號，以避免圖式紊亂。

於此實施例中，訊號讀取電路40更具有一控制模組416。控制模組416耦接每一訊號讀取子電路的隨耦開關的第二端。控制模組416依據隨耦開關SWSF1~SWSFM的第二端的電壓準位調整校正訊號VCR1~ VCRM的電壓準位或調整校正基準電壓V21~V2M的電壓準位。控制模組416例如包含了如前述的積分器，以依據隨耦開關SWSF所提供的電流形成相應的訊號，並據以進行判斷。在一實施例中，控制模組416用以判斷出隨耦開關SWSF1~SWSFM中至少部分的第二端的電壓準位的中位數。且控制模組416依據判斷出的中位數調整各校正訊號VCR1~VCRM的電壓準位，以使至少部分的隨耦開關的第二端的電壓準位都相同於中位數。而於另一實施例中，控制模組416用以判斷出隨耦開關SWSF1~SWSFM中至少部分的第二端的電壓準位的平均數。且控制模組416依據判斷出的平均數調整各校正基準電壓V21~V2M的電壓準位，以使至少部分的隨耦開關的第二端的電壓準位都相同於平均數。

請參照圖9以說明控制模組的一種實施態樣，圖9係為根據本發明另一實施例所繪示之感測面板的示意圖。於圖9所示的實施例中，控制模組516具有行取樣控制器5162、類比數位轉換器5163、微控制器5164、數位類比轉換器5165、第一子控制單元5166與第二子控制單元5167。其中，行取樣控制器5162耦接隨耦開關SWSF1~ SWSFM的第二端，類比數位轉換器5163耦接行取樣控制器5162，微控制器5164耦接類比數位轉換器5163，數位類比轉換器5165耦接微控制器5164、第一子控制單元5166耦接與第二子控制單元5167。第一子控制單元5166耦接校正開關SWCR1~SWCRM的控制端，第二子控制單元5167耦接校正開關SWCR1~SWCRM的第二端。

在圖9的實施例中，行取樣控制器5162係用以取得隨耦開關SWSF1~ SWSFM的第二端的電壓準位。行取樣控制器5162例如包含有前述的各積分器，以依據隨耦開關SWSF所提供的電流形成相應的訊號，並據以進行取樣。類比數位轉換器5163用以將行取樣控制器5162取得的電壓資訊轉換為數位訊號。微控制器5164依據行取樣控制器5162形成的數位訊號統計出如前述的中位數或者是平均數，並依據此中位數或平均數對前述的數位訊號的內容進行判斷，以形成一輸出訊號。數位類比轉換器5165將微控制器5164的輸出訊號轉換為類比訊號，並依據微控制器5164的輸出訊號的內容選擇性地將類比訊號提供第一子控制單元5166或第二子控制單元5167的至少其中之一。第一子控制單元5166係依據接收到的類比訊號選擇性地調整校正訊號VCR1~VCRM的電壓準位。第二子控制單元5167係依據接收到的類比訊號選擇性地調整校正基準電壓V21~V2M的電壓準位。

延續前述，在一實施例中，當微控制器5164判斷每一個隨耦開關SWSF1~SWSFM的第二端的電壓準位皆相同於統計出來的中位數或平均數時，微控制器5164指示第一子控制單元5166調整校正訊號VCR1~VCRM的電壓準位，以調整流經校正開關SWCR的電流。當微控制器5164判斷隨耦開關SWSF1~SWSFM中有至少其中之一的第二端的電壓準位不相同於統計出來的中位數或平均數時，微控制器5164指示第二子控制單元5167調整校正基準電壓V21~V2M的電壓準位，以使每一個隨耦開關SWSF1~SWSFM的第二端的電壓準位皆相同於統計出來的中位數或平均數。

綜合以上所述，本發明提供了一種訊號讀取電路，訊號讀取電路中具有多個訊號讀取子電路。每個訊號讀取子電路具有多個讀取模組與一隨耦開關，所述的多個讀取模組耦接至同一個隨耦開關。藉此，相較於以往每一個讀取模組都具有不同的隨耦開關的作法，本發明提供的訊號讀取電路得以降低元件個數。此外，由於多個讀取模組共用同一個隨耦開關，在這樣的電路架構下，隨耦開關可以設置於顯示區之外，更進一步地降低了顯示區中的元件個數，提升了訊號讀取電路用以進行光電轉換的面積。另一方面，本發明所提供的訊號讀取電路更具有校正開關，此校正開關耦接於隨耦開關的控制端，以適時地調整所述的控制端的電壓準位，以使各讀取開關提供控制端的電壓準位具有相同的比較基準。藉此，本發明提供的訊號讀取電路得以在保有光電轉換的效能的同時，實現了主動式像素感測器的電路校正。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。

4、5‧‧‧感測面板

416‧‧‧控制模組

42、52‧‧‧顯示區

44、54‧‧‧驅動模組

48、58‧‧‧電源供應模組

5162‧‧‧行取樣控制器

5163‧‧‧類比數位轉換器

5164‧‧‧微控制器

5165‧‧‧數位類比轉換器

5166‧‧‧第一子控制單元

5167‧‧‧第二子控制單元

10‧‧‧訊號讀取電路

11_1~11_M、21_1、31_1、41_1~41_M‧‧‧訊號讀取子電路

112_1~112_M、212_1~212_M、312_1~312_M‧‧‧讀取模組

114、214、314‧‧‧積分器

Cint、CFD‧‧‧電容

GS1~GSM‧‧‧分流控制訊號

ID‧‧‧電流

Nbl1~ NblM‧‧‧分流端

OP‧‧‧放大器

PD1~PDM‧‧‧光電二極體

P11~PNM‧‧‧畫素單元

RS1~RSM‧‧‧讀取控制訊號

RT1~RTM‧‧‧重置控制訊號

SW1~SWM‧‧‧讀取開關

SW4~SW2M‧‧‧重置開關

SW7~SW3M‧‧‧輸入開關

SW10~SW4M‧‧‧分流開關

SWCR、SWCR1~ SWCRM‧‧‧校正開關

SWSF、SWSF1~ SWSFM‧‧‧隨耦開關

SWint‧‧‧積分器開關

T1~T5、T11~T18、T21~T23‧‧‧時間點

Tr1、Tr1’、Tr1”、 Tr2、Tr2’、Tr2”‧‧‧讀取時間區間

TX1~TXN‧‧‧輸入控制訊號

V1‧‧‧第一基準電壓

V2、V21~V2M‧‧‧校正基準電壓

V3‧‧‧第二基準電壓

VCR、VCR1~ VCRM‧‧‧校正訊號

Vint‧‧‧積分控制訊號

Vin1~VinM‧‧‧輸入訊號

Vin1’~VinM’‧‧‧輸入訊號

Vo‧‧‧輸出訊號

Vref‧‧‧參考電壓

Vrst‧‧‧重置訊號

圖1係為根據本發明一實施例所繪示之訊號讀取電路的功能方塊示意圖。 圖2係為根據本發明一實施例所繪示之其中一個訊號讀取子電路的電路示意圖。

圖3係為根據本發明圖2之訊號讀取子電路的部分訊號時序示意圖。

圖4係為根據本發明另一實施例所繪示之其中一個訊號讀取子電路的電路示意圖。

圖5係為根據本發明圖4之訊號讀取子電路的部分訊號時序示意圖。

圖6係為根據本發明更一實施例所繪示之其中一個訊號讀取子電路的電路示意圖。

圖7係為根據本發明圖6之訊號讀取子電路的部分訊號時序示意圖。

圖8係為根據本發明一實施例所繪示之感測面板的示意圖。

圖9係為根據本發明另一實施例所繪示之感測面板的示意圖。

11_1‧‧‧訊號讀取子電路

112_1~112_M‧‧‧讀取模組

114‧‧‧積分器

Cint‧‧‧電容

ID‧‧‧電流

PD1~PDM‧‧‧光電二極體

RS1~RSM‧‧‧讀取控制訊號

RT1~RTM‧‧‧重置控制訊號

SW1~SWM‧‧‧讀取開關

SW4~SW2M‧‧‧重置開關

SWCR‧‧‧校正開關

SWSF‧‧‧隨耦開關

SWint‧‧‧積分器開關

V1‧‧‧第一基準電壓

V2‧‧‧校正基準電壓

V3‧‧‧第二基準電壓

VCR‧‧‧校正訊號

Vint‧‧‧積分控制訊號

Vin1~VinM‧‧‧輸入訊號

Vo‧‧‧輸出訊號

Vref‧‧‧參考訊號

Vrst‧‧‧重置訊號

Claims (10)

1. 一種訊號讀取電路，包括：多個訊號讀取子電路，每一該訊號讀取子電路包括：一隨耦開關，該隨耦開關的一第一端用以接收一第一基準電壓，該隨耦開關的一控制端用以接收多個輸入訊號的其中之一，該隨耦開關依據接收到的該輸入訊號產生一電流；以及多個讀取模組，每一該讀取模組接收該些輸入訊號的其中之一，且每一該讀取模組耦接該隨耦開關的控制端，每一該讀取模組依據多個讀取控制訊號的其中之一選擇性地提供接收的該輸入訊號至該隨耦開關的該控制端。
2. 如請求項1所述之訊號讀取電路，其中每一該訊號讀取子電路更包括一校正開關 ，該校正開關的一第一端耦接該隨耦開關的該控制端，該校正開關的一第二端用以接收一校正基準電壓，該校正開關的一控制端接收一校正訊號，該校正開關依據該校正訊號選擇性地將該隨耦開關的控制端導通至該校正開關的該第二端。
3. 如請求項2所述之訊號讀取電路，其中每一該訊號讀取子電路的該讀取模組更包括一讀取開關，該讀取開關的一第一端接收該些輸入訊號的其中之一，該讀取開關的一第二端耦接該隨耦開關的該控制端，該讀取開關的控制端接收該些讀取控制訊號的其中之一，該讀取開關依據接收到的該讀取控制訊號選擇性地將接收到的該輸入訊號提供給該隨耦開關的該控制端。
4. 如請求項3所述之訊號讀取電路，其中每一該訊號讀取子電路的每一該讀取模組更包括一重置開關，該重置開關的第一端接收一重置訊號，該重置開關的第二端耦接該些讀取開關其中之一的第一端，該重置開關的控制端接收多個重置控制訊號的其中之一，該重置開關依據接收到的該重置控制訊號選擇性地將接收到的該重置訊號提供給耦接的該讀取開關的第一端。
5. 如請求項4所述之訊號讀取電路，其中每一該訊號讀取子電路的每一該讀取模組更包括一輸入開關，該輸入開關的第一端用以接收該些輸入訊號的其中之一，該輸入開關的第二端耦接該讀取開關的第一端，該輸入開關的控制端用以接收多個輸入控制訊號的其中之一，該輸入開關用以依據接收到的該輸入控制訊號選擇性地提供接收到的該些輸入訊號給該讀取開關。
6. 如請求項5所述之訊號讀取電路，其中每一該訊號讀取子電路的每一該讀取模組更包括一分流開關，該分流開關的第一端耦接一分流端，該分流開關的第二端耦接該輸入開關的第一端，該分流開關的控制端用以接收多個分流控制訊號的其中之一，該分流開關依據接收到的該分流控制訊號選擇性地將該輸入開關的第一端導通至該分流開關的第一端。
7. 如請求項3所述的訊號讀取電路，更包含一控制模組，該控制模組耦接每一該訊號讀取子電路的該隨耦開關的第二端，該控制模組依據至少部分的該些隨耦開關的第二端的電壓準位調整該校正訊號的電壓準位或調整該校正基準電壓的電壓準位。
8. 如請求項7所述的訊號讀取電路，其中該控制模組用以判斷出至少部分的該些隨耦開關的第二端的電壓準位的一中位數，並依據該中位數調整該校正基準電壓的電壓準位，以使至少部分的該些隨耦開關的第二端的電壓準位都相同於該中位數。
9. 如請求項7所述的訊號讀取電路，其中該控制模組用以判斷出至少部分的該些隨耦開關的第二端的電壓準位的一平均數，並依據該平均數調整該校正基準電壓的電壓準位，以使至少部分的該些隨耦開關的第二端的電壓準位都相同於該平均數。
10. 如請求項1所述的訊號讀取電路，每一該訊號讀取子電路更包含一積分器，該積分器耦接該隨耦開關的第二端，該積分器用以依據一積分控制訊號選擇性地依據該隨耦開關產生的該電流進行積分以形成一輸出訊號。