KR20090096317A

KR20090096317A - 구동 회로, 구동 방법, 고체 촬상 장치 및 전자 기기

Info

Publication number: KR20090096317A
Application number: KR1020090013827A
Authority: KR
Inventors: 유스케 오이케; 타다유키 타우라
Original assignee: 소니 가부시끼 가이샤
Priority date: 2008-03-07
Filing date: 2009-02-19
Publication date: 2009-09-10
Also published as: CN101527781A; TW200952334A; TWI389452B; US20090225206A1; JP5181737B2; JP2009218680A; US8035713B2; CN101527781B

Abstract

본 발명의 구동 회로는 전원 전압의 저전압측의 제 1 전압(VL) 및 고전압측의 제 2 전압(VH)에 대해 트랜지스터의 내압(withstanding voltage) 내가 되는 중간전압을 VM, 상기 제 2 전압(VH) 또는 상기 제 1 전압(VL)에 대해 트랜지스터의 내압 내가 되는 제 3 전압을 VS 또는 VD로 할 때, 상기 중간전압(VM)의 노드에 소스 전극이 접속된 제 1 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전극에 소스 전극이 접속되고, 출력단자에 드레인 전극이 접속된 제 2 트랜지스터와, 상기 제 1 트랜지스터의 게이트 전극에 VL-VH의 진폭의 신호를 인가하고, 상기 제 2 트랜지스터의 게이트 전극에 VS-VH의 진폭 또는 VL-VD의 진폭의 신호를 인가하는 제어부를 구비한다.

구동 회로, 고체 촬상 장치

Description

구동 회로, 구동 방법, 고체 촬상 장치 및 전자 기기{DRIVING CIRCUIT, DRIVING METHOD, SOLID IMAGING DEVICE, AND ELECTRONIC APPARATUS}

본 발명은 구동 회로, 구동 방법, 고체 촬상 장치 및 전자 기기에 관한 것이다.

구동 회로, 예를 들면 CMOS로 이루어지는 출력 버퍼 회로에 있어서, 트랜지스터의 내압(△Vlim)을 초과하는 전압 진폭이 필요한 경우, 트랜지스터의 게이트 산화막에 내압 이상의 전압이 인가되어 게이트 산화막이 파괴되는 등 신뢰성이 저하된다.

예를 들면, 도 18에 도시하는 바와 같이, 저전압(예를 들면, 그라운드 전압)(VL)의 노드와 고전압(VH)의 노드 사이에 직렬로 접속된 PMOS 트랜지스터(Mp101)와 NMOS 트랜지스터(Mn101)를 갖는 출력 버퍼 회로에 있어서, 내압(△Vlim)을 초과하는 전압 진폭(VL→VH)(VH-VL>△VLim)으로 출력을 구동하는 경우를 생각한다. 도 18에 도시하는 종래예 1에 관한 출력 버퍼 회로에서는 단순화를 위해 반전 논리로 하고 있다. 또한, 도 19에는 입출력 파형을, 도 20에는 IN=VH(A) 및 IN=VL(B)일 때의 디바이스 단면을 각각 도시한다.

출력(OUT)을 저전압(VL)으로 구동하는 경우, NMOS 트랜지스터(Mn101)의 게이트 전극에는 고전압(VH)이 인가되고, 해당 트랜지스터(Mn101)의 드레인, 소스 및 채널에는 저전압(VL)이 인가된다. 이 때문에, 게이트 산화막에는 VH-VL, 즉 내압(△VLim)을 초과하는 전압이 인가되고, 게이트 산화막의 파괴의 원인이 된다. 또한, PMOS 트랜지스터(Mp101)의 게이트·드레인 사이에도 내압(△VLim)을 초과하는 전압이 인가되기 때문에, 게이트 산화막의 파괴의 원인이 된다.

마찬가지로, 출력(OUT)을 고전압(VH)으로 구동하는 경우는 PMOS 트랜지스터(Mp101)의 게이트 산화막이나, NMOS 트랜지스터(Mn101)의 게이트·드레인 사이에 내압을 초과하는 전압이 인가되고, 게이트 산화막의 파괴의 원인이 된다.

상기 종래예 1에 관한 출력 버퍼 회로의 회로 구성에서는 적어도 출력단의 트랜지스터(Mp101, Mn101)에는 고내압 프로세스, 예를 들면 게이트 산화막이 두꺼운 MOS 디바이스를 적용할 필요가 있다. 그러나, 일반적으로, 고내압 프로세스는 제조 비용의 증가나 실장 면적이 증가하는 문제가 있다.

이에 대해, 도 21에 도시하는 바와 같이, 바이어스 전압(VS, VD)을 각각 게이트 전극에 인가한 PMOS 트랜지스터(Mp101) 및 NMOS 트랜지스터(Mn101)를, 출력 버퍼 회로의 출력단자측에 구동 트랜지스터(Mp101, Mn101)와 직렬 접속함에 의해, 고내압 프로세스를 이용하지 않고 내압을 초과한 전압 진폭(VL→VH)의 구동을 가능하게 한 출력 버퍼 회로가 알려져 있다(예를 들면, 일본국 특개평10-294662호 공보참조). 상기 종래예 2에 관한 출력 버퍼 회로의 입출력 파형을 도 22에, IN=VH(A) 및 IN=VL(B)일 때의 디바이스 단면을 도 23에 각각 도시한다.

여기서, 바이어스 전압(VD)은 저전압(VL)에 대해 내압(withstanding voltage) 내의 전압이고, 바이어스 전압(VS)은 고전압(VH)에 대해 내압 내의 전압이다. 또한, 구동 트랜지스터(Mp101, Mn101)의 게이트 입력의 진폭에 관해서는 레벨 시프터(101, 102)를 통하여, NMOS 트랜지스터(Mn101)에서는 VL→VD, PMOS 트랜지스터(Mp101)에서는 VS→VH로서 내압 내의 구동으로 한다. 여기서, 바이어스 전압(VS, VD)이 인가된 트랜지스터(Mp102, Mn102)는 구동 트랜지스터(Mp101, Mn101)의 OFF시에 이들 구동 트랜지스터의 드레인에 출력 전압이 직접 인가되어서, 게이트·드레인 사이가 내압을 초과하는 것을 회피하는 역할을 갖는다.

입력(IN)이 High 전위일 때, PMOS 구동 트랜지스터(Mp101)의 게이트 전극에는 바이어스 전압(VS)이 인가되기 때문에, 출력 전압(OUT)으로서 고전압(VH)이 출력된다. 이 때, NMOS 구동 트랜지스터(Mn101)의 드레인 전위는 바이어스 전압(VD)으로부터 임계치(Vthn) 정도의 전압이 떨어진 VD-Vthn이 된다. 이로써, 바이어스 트랜지스터(Mn102)의 게이트 산화막에는 최대로 VH-VD(≤△VLim), PMOS 구동 트랜지스터(Mn101)의 게이트 산화막에는 최대로 (VD-Vthn)-VL(≤△VLim)이 인가되게 되어, 내압 내로 수속된다.

입력(IN)이 Low 전위일 때도 마찬가지이다. 즉, NMOS 구동 트랜지스터(Mn101)의 게이트 전극에는 바이어스(VD)가 인가되기 때문에, 출력 전압(OUT)으로서 저전압(VL)이 출력된다. 이 때, PMOS 구동 트랜지스터(Mp101)의 드레인 전위는 바이어스 전압(VS)으로부터 임계치(Vthp) 정도 전압이 높은 VS-Vthp가 된다. 이로써, 바이어스 트랜지스터(Mp102)의 게이트 산화막에는 최대로 VS-VL(≤△VLim), NMOS 구동 트랜지스터(Mn101)의 게이트 산화막에는 최대로 VH-(VS-Vthp)(≤△VLim)이 인가되게 되어, 내압 내로 수속된다.

그러나, 특개평10-294662호 공보 기재의 종래 기술(종래예 2)와 같이, 바이어스 전압(VS, VD)을 정상 인가한 바이어스 트랜지스터(Mp102, Mn102)를 구동 트랜지스터(Mp101, Mn101)에 대해 직렬로 연결하였을 뿐의 구성에서는 구동하여야 할 전압이 중간전압(VM)에서, (VD-Vthn)≤VM≤(VS-Vthp)의 관계에 있는 경우에 구동할 수가 없다. 또한, 상기 범위 외라도, VM≒(VD-Vthn)나, VM≒(VS-Vthp)의 경우는 공급 전류가 작고, 충분한 구동력을 얻을 수가 없다. 이에 관해 이하에 구체적으로 설명한다.

도 24에, 도 21의 구성에서 중간전압(VM)을 구동하는 경우를 도시한다. 도 24에서, 레벨 시프터(103, 104)는 각각 도 21과 같은 회로 구성으로 되어 있다. 여기서는 그 회로 구성에 관해서는 생략한다. 또한, 도 25(A), (B)에, 레벨 시프터(103, 104)의 입출력 파형을 도시한다.

레벨 시프터(103)는 출력(OUT)을 VL→VH로 구동시킬 수 있다. 중간전압(VM)으로 구동할 때는 레벨 시프터(103)의 내부 신호(INp, INn)를 각각 INp=VH, INn=VL로 하여, 레벨 시프터(103)의 출력(OUTa)을 OFF(하이·임피던스)로 한다. 한편, 레벨 시프터(104)는 소스측에 중간전압(VM)을 인가하고, PMOS측과 NMOS측의 한쪽 또는 양쪽으로부터 출력(OUTb)을 중간전압(VM)으로 구동하기 위해, 도 21의 회로를 적용한 구성이다.

그러나, 중간전압(VM)이, 바이어스 전압(VD, VS) 및 임계치(Vthp, Vthn)에 대해, (VD-Vthn)≤VM≤(VS-Vthp)의 관계에 있는 경우, 또는 각 경계에 가까운 VM≒(VD-Vthn)나 VM≒(VS-Vthp)인 경우, 도 26에 도시하는 바와 같이, 출력단자에의 전류 공급이 PMOS측으로부터도 NMOS측으로부터도 충분히 얻어지지 않고, 구동할 수가 없다. 또한, VM≒(VD-Vthn)나, VM≒(VS-Vthp)인 경우는 공급 전류가 작고, 충분한 구동력을 얻을 수가 없다.

그래서, 본 발명은 전원 전압의 저전압측의 전압과 고전압측의 전압 사이의 중간전압으로의 구동을, 트랜지스터의 게이트 산화막에 고내압 소자 구조를 적용하는 일 없이 실현 가능한 구동 회로, 구동 방법, 해당 구동 회로를 이용한 고체 촬상 장치 및 해당 고체 촬상 장치를 탑재한 전자 기기를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명은 전원 전압의 저전압측의 제 1 전압(VL) 및 고전압측의 제 2 전압(VH)에 대해 트랜지스터의 내압 내가 되는 중간전압을 VM, 상기 제 2 전압(VH) 또는 상기 제 1 전압(VL)에 대해 트랜지스터의 내압 내가 되는 제 3 전압을 VS 또는 VD로 할 때, 상기 중간전압(VM)의 노드에 소스 전극이 접속된 제 1 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전극에 소스 전극이 접속되고, 출력단자에 드레인 전극이 접속된 제 2 트랜지스터를 구비하는 구동 회로에 있어서, 상기 노드측의 상기 제 1 트랜지스터를 상기 제 1 전압(VL) 내지 상기 제 2 전압(VH)의 범위 내의 전압으로 구동하고, 상기 출력단자측의 상기 제 2 트랜지스터를 상기 제 1 전압(VL) 내지 상기 제 3 전압(VD)의 범위 내 또는 상기 제 3 전압(VD) 내지 상기 제 2 전압(VH)의 범위 내의 전압으로 구동한다.

본 발명에 의한 구동 회로는 단위화소의 구동에 중간전압(VM)을 이용하는 고체 촬상 장치에 있어서, 중간전압(VM)을 출력하는 회로부분에 적용된다. 또한, 본 발명에 의한 구동 회로가 적용되는 고체 촬상 장치는 디지털 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 장치를 이용하는 복사기 등의 전자 기기에 탑재되고, 화상을 받아들이거나, 화상을 판독하거나 하는 화상 취입부(광전 변환부)로서 이용된다.

상기 구성의 구동 회로, 해당 구동 회로가 적용되는 고체 촬상 장치, 해당 고체 촬상 장치를 탑재한 전자 기기에 있어서, 제 1 트랜지스터를 내압 범위 외의 VL 내지 VH의 범위 내의 전압으로 구동하는 한편, 제 2 트랜지스터를 내압 범위 내, 즉 VL 내지 VD의 범위 내 또는 VD 내지 VH의 범위 내의 전압으로 구동하면, 제 1, 제 2 트랜지스터의 소스, 드레인, 채널에는 전송하여야 할 전압인 중간전압(VM)이 인가된다. 그리고, 제 1, 제 2 트랜지스터가 형성되는 웰에는 제 1 전압 또는 제 2 전압이 인가되어 있지만, 채널에는 중간전압(VM)이 인가되기 때문에, 트랜지스터의 게이트 산화막에 내압을 초과하는 전압은 인가되지 않는다.

본 발명에 의하면, 트랜지스터의 게이트 산화막에 내압을 초과하는 전압이 인가되지 않기 때문에, 트랜지스터의 게이트 산화막에 고내압 소자 구조를 적용하는 일 없이 중간전압(VM)으로의 구동을 실현할 수 있다.

이하, 본 발명의 실시의 형태에 관해 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 한 실시 형태에 관한 구동 회로를 도시하는 블록도이다. 본 실시 형태에 관한 구동 회로(10)는 제 1 출력 버퍼 회로(20)와, 제 2 출력 버퍼 회로(30)를 갖는 구성으로 되어 있다.

여기서, 본 실시 형태에 관한 구동 회로(10)의 동작 전원에 관해, 그 전원 전압의 저전압측을 제 1 전압(이하, "저전압"이라고 기술한다)(VL)으로 하고, 고전압측을 제 2 전압(이하, "고전압"이라고 기술한다)(VH)으로 할 때, VL-VH의 전압 진폭이 구동 회로(10)를 구성하는 트랜지스터의 내압(△Vlim)을 초과하도록(VL-VH>△Vlim) 저전압(VL) 및 고전압(VH)을 설정한다.

(제 1 출력 버퍼 회로)

우선, 제 1 출력 버퍼 회로(20)에 관해 설명한다. 제 1 출력 버퍼 회로(20)는 기본적으로, 도 21에 도시한 종래예 2에 관한 회로 구성, 즉 고내압 프로세스를 이용하지 않고 트랜지스터의 내압(△Vlim)을 초과한 전압 진폭(VL→VH)으로, 출력단자(22)에 접속되는 피구동부를 구동 가능한 회로 구성으로 되어 있다(제 1 구동부). 도 2에, 제 1 출력 버퍼 회로(20)의 회로 구성의 한 예를 도시한다.

도 2에 도시하는 바와 같이, 제 1 출력 버퍼 회로(20)는 고전압(VH)의 노드(N21)에 소스 전극이 접속된 PMOS의 구동 트랜지스터(Mp21)와, 해당 구동 트랜지스터(Mp21)의 드레인 전극과 출력단자(22) 사이에 접속된 PMOS의 바이어스 트랜지스터(Mp22)와, 저전압(VL)의 노드(N22)에 소스 전극이 접속된 NMOS의 구동 트랜지스터(Mn21)와, 해당 구동 트랜지스터(Mn21)의 드레인 전극과 출력단자(22) 사이에 접속된 NMOS의 바이어스 트랜지스터(Mn22)를 갖는 구성으로 되어 있다.

입력 단자(21)를 통하여 입력된 소정 진폭의 입력 펄스(IN)는 레벨 시프터(23)에서 VS-VH의 진폭의 펄스 신호로 레벨 시프트(레벨 변환)되어 구동 트랜지스터(Mp21)의 게이트 전극에 인가됨과 함께, 레벨 시프터(24)에서 VL-VD의 진폭의 펄스 신호로 레벨 시프트되어 구동 트랜지스터(Mn21)의 게이트 전극에 인가된다.

PMOS의 바이어스 트랜지스터(Mp22)의 게이트 전극에는 바이어스 전압(VS)이 인가되고, NMOS의 바이어스 트랜지스터(Mn22)의 게이트 전극에는 바이어스 전압(VD)이 인가된다. 여기서, 바이어스 전압(VS)은 저전압(VL)에 대해 트랜지스터의 내압(△Vlim) 내의 전압(VS-VL≤△Vlim)이고, 바이어스 전압(VD)은 저전압(VH)에 대해 트랜지스터의 내압(△Vlim) 내의 전압(VH-VD≤△Vlim)이다.

이와 같이, 게이트 전극에 바이어스 전압(VS, VD)이 인가된 바이어스 트랜지스터(Mp22, Mn22)는 구동 트랜지스터(Mp21, Mn21)의 OFF시에 이들 구동 트랜지스터(Mp21, Mn21)의 드레인 전극에 출력 전압(OUT)이 직접 인가되어서, 게이트·드레인 사이가 내압을 초과하는 것을 회피하는 역할을 갖는다.

상기 구성의 제 1 출력 버퍼 회로(20)에 있어서, 입력 펄스(IN)가 High 전위일 때에, PMOS 구동 트랜지스터(Mp21)의 게이트 전극에는 바이어스 전압(VS)이 인가되기 때문에, 출력 전압(OUT)으로서 고전압(VH)이 출력된다. 이 때, NMOS 구동 트랜지스터(Mn21)의 드레인 전위는 바이어스 전압(VD)으로부터 임계치(Vthn) 정도의 전압이 떨어진 VD-Vthn이 된다. 이로써, 바이어스 트랜지스터(Mn22)의 게이트 산화막에는 최대로 VH-VD(≤△VLim), PMOS 구동 트랜지스터(Mn21)의 게이트 산화막 에는 최대로 (VD-Vthn)-VL(≤△VLim)이 인가되게 되어, 내압 내로 수속된다.

입력(IN)이 Low 전위일 때도 마찬가지이다. 즉, NMOS 구동 트랜지스터(Mn21)의 게이트 전극에는 바이어스(VD)가 인가되기 때문에, 출력 전압(OUT)으로서 저전압(VL)이 출력된다. 이 때, PMOS 구동 트랜지스터(Mp21)의 드레인 전위는 바이어스 전압(VS)으로부터 임계치(Vthp) 정도 전압이 높은 VS-Vthp이 된다. 이로써, 바이어스 트랜지스터(Mp22)의 게이트 산화막에는 최대로 VS-VL(≤△VLim), NMOS 구동 트랜지스터(Mn21)의 게이트 산화막에는 최대로 VH-(VS-Vthp)(≤△VLim)이 인가되게 되고, 내압 내로 수속된다.

이상의 동작 설명으로부터 분명한 바와 같이, 구동 트랜지스터(Mp21, Mn21)와 출력단자(22) 사이에 바이어스 트랜지스터(Mp22, Mn22)를 접속한 구성을 채택하는 제 1 출력 버퍼 회로(20)에 의하면, 고내압 프로세스를 이용하지 않고서 트랜지스터의 내압(△Vlim)을 초과하는 전압 진폭(VL→VH)의 구동을 실현할 수 있다. 또한, 제 1 출력 버퍼 회로(20)의 입출력 파형에 관해서는 도 22와 같다.

(제 2 출력 버퍼 회로)

계속되고, 제 2 출력 버퍼 회로(30)에 관해 설명한다. 여기서, 제 2 출력 버퍼 회로(30)에서 이용하는 전압을 다음과 같이 정의한다. 전압의 대소 관계를 도 3에 도시한다.

△Vlim : 트랜지스터의 내압[예 : 3.0V]

Vthn : NMOS 트랜지스터의 임계치[예 : 0.8V]

Vthp : PMOS 트랜지스터의 임계치[예 : -1.0V]

VH : VL에 대해 내압(△Vlim)을 초과하는 고전압[예 : 3.0V]

VL : VH에 대해 내압(△Vlim)을 초과하는 저전압[예 : -1.0V]

VD : VL이면서 VH에 대해 내압 내의 전압(제 3 전압)[예 : 1.8V]

(VD-VL≤△Vlim이면서 VH-VD≤△Vlim)

단, VD-VL>Vthn

VS : VL이면서 VH에 대해 내압 내의 전압(제 3 전압)[예 : 0V]

(VS-VL≤△Vlim이면서 VH-VS≤△Vlim)

단, VS-VH>Vthp

VM : VH이면서 VL에 대해 내압 내의 중간전압[예 : 1.0V]

(VM-VL≤△Vlim이면서 VH-VM≤△Vlim)

제 2 출력 버퍼 회로(30)는 출력단자에 접속된 피구동부(도시 생략)를, 저전압(VL)과 고전압(VH) 사이의 중간전압(VM)(VH-△Vlim≤VM≤VL+△Vlim)으로 구동 가능한 회로 구성으로 되어 있다(제 2 구동부). 이하에, 제 2 출력 버퍼 회로(30)의 구체적인 회로 구성의 실시예에 관해 설명한다.

<실시예 1>

도 4는 실시예 1에 관한 제 2 출력 버퍼 회로(30A)의 회로 구성을 도시하는 회로도이다. 도 4에 도시하는 바와 같이, 본 실시예 1에 관한 제 2 출력 버퍼 회로(30A)는 PMOS 트랜지스터로 이루어지는 제 1 버퍼부(31)와, NMOS 트랜지스터로 이루어지는 제 2 버퍼부(32)와, 소정 진폭의 입력 펄스(INmid)가 입력 단자(34)로부터 제 1 버퍼부(31)에 정상 입력으로서 주어짐에 대해, 해당 입력 펄스(INmid)의 극성을 반전하여 제 2 버퍼부(32)에 역상 입력으로서 주는 인버터부(33)를 갖는 구성으로 되어 있다.

제 1 버퍼부(31)는 중간전압(VM)의 노드(N31)에 소스 전극이 접속된 PMOS 트랜지스터(Mp31)와, 해당 PMOS 트랜지스터(Mp31)의 드레인 전극에 소스 전극이 접속되고, 출력단자(35)에 드레인 전극이 접속된 PMOS 트랜지스터(Mp32)와, 2개의 레벨 시프터(311, 312)를 갖는 구성으로 되어 있다. 또한, 출력단자(35)는 제 1 출력 버퍼 회로(20)의 출력단자(22)와 동일한 단자이다.

레벨 시프터(311)는 입력 펄스(INmid)를 VL-VH의 진폭의 펄스 신호로 레벨 시프트하여 PMOS 트랜지스터(Mp31)의 게이트 전극에 준다. 레벨 시프터(311)의 회로예에 관해서는 후술한다. 레벨 시프터(312)는 입력 펄스(INmid)를 VL-VD의 진폭의 펄스 신호로 레벨 시프트하여 PMOS 트랜지스터(Mp32)의 게이트 전극에 준다. 레벨 시프터(312)에 관해서는 한 예로서, 레벨 시프터로서 기능하는 제 1 출력 버퍼 회로(20)로 실현할 수 있다.

제 2 버퍼부(32)는 중간전압(VM)의 노드(N32)에 소스 전극이 접속된 NMOS 트랜지스터(Mn31)와, 해당 NMOS 트랜지스터(Mn31)의 드레인 전극에 소스 전극이 접속되고, 출력단자(35)에 드레인 전극이 접속된 NMOS 트랜지스터(Mn32)와, 2개의 레벨 시프터(321, 322)를 갖는 구성으로 되어 있다.

레벨 시프터(321)는 인버터부(33)에서 극성 반전된 입력 펄스(INmid)를 VL-VH의 진폭의 펄스 신호로 레벨 시프트하여 NMOS 트랜지스터(Mn31)의 게이트 전극에 준다. 레벨 시프터(321)의 회로예에 관해서는 후술한다. 레벨 시프터(322)는 인버 터부(33)에서 극성 반전된 입력 펄스(INmid)를 VS-VH의 진폭의 펄스 신호로 레벨 시프트하여 NMOS 트랜지스터(Mn32)의 게이트 전극에 준다. 레벨 시프터(322)에 관해서는 한 예로서, 제 1 출력 버퍼 회로(20)로 실현할 수 있다.

제 1 버퍼부(31) 및 제 2 버퍼부(32)에 있어서, 레벨 시프터(311, 321)와 레벨 시프터(312, 322)는 노드(N31, N32)측의 트랜지스터(Mp31, Mn31)의 게이트 전극에 VL-VH의 진폭의 신호를 인가하고, 출력단자(35)측의 트랜지스터(Mp32, Mn32)의 게이트 전극에 VS-VH, VL-VD의 진폭의 신호를 인가하는 제어부를 구성하고 있다.

제어부로서는 레벨 시프터(311, 321) 및 레벨 시프터(312, 322)로 이루어지는 구성의 것으로 한정되는 것이 아니고, 노드(N31, N32)측의 트랜지스터(Mp31, Mn31)의 게이트 전극에 VL-VH의 진폭의 신호를, 출력단자(35)측의 트랜지스터(Mp32, Mn32)의 게이트 전극에 VS-VH, VL-VD의 진폭의 신호를 각각 인가할 수 있는 구성의 것이면 좋다.

제 1 출력 버퍼 회로(20)에서는 출력단자(22)측의 바이어스 트랜지스터(Mp12, Mn12)에 바이어스 전압(VS, VD)이 정상적으로 인가하는 회로 구성을 채택하고 있다. 이에 대해, 상기 구성의 제 2 출력 버퍼 회로(30A)에서는 출력단자(35)측의 트랜지스터(Mp32, Mn32)를 내압 범위 내의 전압, 즉 VL 내지 VD의 범위 내 또는 VS 내지 VH의 범위 내의 전압으로 구동하는 회로 구성을 채택하고 있다.

구체적으로는 제 2 출력 버퍼 회로(30A)에서는 소정 진폭의 입력 펄스(INmid)를 레벨 시프터(312, 322)에서 VL-VD의 진폭의 펄스 신호와 VS-VH의 진폭의 펄스 신호로 레벨 시프트하여 트랜지스터(Mp32, Mn32)의 각 게이트 전극에 인가 하도록 하고 있다. 또한, 노드(N31, N32)측의 트랜지스터에서는 PMOS 트랜지스터(Mp31)를 VH→VL, NMOS 트랜지스터(Mn31)를 VL→VH로 구동한다.

즉, 제 2 출력 버퍼 회로(30A)에서는 다음의 3점을 포인트로 하고 있다.

(1) 중간전압(VM)(VH-△Vlim≤VM≤VL+△Vlim)을 출력단자(35)에 공급(전송)하여, 해당 중간전압(VM)으로 피구동부를 구동한다.

(2) 출력단자(35)측의 트랜지스터(Mp32, Mn32)를, 바이어스 전압의 정상 인가가 아니라, 내압 범위 내의 전압(VL 내지 VD, VS 내지 VH)으로 구동한다.

(3) 노드(N31, N32)측의 트랜지스터(Mp31, Mn31)를, 내압 범위 내의 전압이 아니라, 내압 범위 외의 전압(VL 내지 VH)으로 구동한다.

상기 (1) 내지 (3)의 포인트를 충족시킴으로써, 트랜지스터(Mp31, Mp32, Mn31, Mn32)의 게이트 산화막에 내압을 초과하는 전압을 인가하는 일 없이, 출력단자(35)에 접속되는 피구동부를 중간전압(VM)으로 구동하는 것이 가능해진다. 도 5에, 입력 펄스(INmid)와, 트랜지스터(Mp31, Mp32, Mn31, Mn32)의 각 게이트에 입력되는 펄스(INmp, INbp, INbn, INmn)의 파형을 도시한다.

그리고, 본 실시예 1에 관한 제 2 출력 버퍼 회로(30A)에 의하면, 제 1 버퍼부(31)로부터 출력단자(35)에 전류(Ip)가 공급됨과 함께, 제 2 버퍼부(32)로부터 출력단자(35)에 전류(In)가 공급되고, 도 6에 파선으로 도시하는 바와 같이, 이들 전류(Ip, In)의 합이 출력단자(35)에의 공급 전류가 되기 때문에, 넓은 범위에서 큰 구동력을 얻을 수 있다.

다음에, 실시예 1에 관한 제 2 출력 버퍼 회로(30A)에 의한 구동에서 게이트 산화막의 내압을 충족시키는 이유에 관해 도 7을 이용하여 기술한다.

도 7(A)에, ON 동작시, 즉 중간전압(VM)을 출력단자(35)에 전송하는 구동시의 게이트 산화막의 인가 전압을 도시한다. PMOS 트랜지스터(Mp31, Mp32)측에서는 게이트 전극이 저전압(VL)으로 구동되고 있는데, 이들 트랜지스터(Mp31, Mp32)의 소스, 드레인, 채널에는 전송하여야 할 전압인 중간전압(VM)이 인가된다. 특히, 웰에는 고전압(VH)이 인가되어 있지만, ON 동작시에 형성되는 채널에 중간전압(VM)이 인가되기 때문에, 게이트 산화막에 내압을 초과하는 전압(VH-VL)(>△Vlim)은 인가되지 않는다.

NMOS 트랜지스터(Mn31, Mn32)측도 마찬가지로, 게이트가 고전압(VH)으로 구동되고 있는데, 이들 트랜지스터(Mn31, Mn32)의 소스, 드레인, 채널에는 고전압(VH)이 인가되기 때문에, 게이트 산화막의 인가 전압은 내압을 초과하지 않는다. 이것은 중간전압(VM)이 VH-△Vlim≤VM≤VL+△Vlim을 충족시키는 것에 의한다.

도 7(B)에, OFF 동작시의 게이트 산화막의 인가 전압을 도시한다. OFF 동작시는 제 1 출력 버퍼 회로(20)에 의해, 출력단자(35)(도 2의 출력단자(22)와 동일하다)는 고전압(VH) 내지 저전압(VL) 사이에서 구동되고 있다. 출력단자(35)가 고전압(VH) 또는 저전압(VL)으로 구동되고 있을 때의 게이트 산화막에의 인가 전압을, PMOS 소스단(端)부터 NMOS 소스단의 순번으로 도 7중에 기재한다. 게이트 산화막의 내압을 초과하는 전압의 조합, 즉, VH-VL의 전압의 인가는 없고, 출력단자(35)가 VH 내지 VL 사이의 어느 전압으로 구동되어도, 전부 트랜지스터의 내압(△Vlim)의 범위 내로 수속되어 있는 것을 알 수 있다.

이상과 같이, 제 1, 제 2 출력 버퍼 회로(20, 30A)를 이용한 본 실시 형태에 관한 구동 회로(10)에 의하면, 해당 구동 회로(10)를 구성하는 트랜지스터의 게이트 산화막에 그 내압(△Vlim)을 초과하는 전압을 인가하는 일 없이, 제 1 출력 버퍼 회로(20)의 작용에 의해 내압(△Vlim)을 초과하는 전압 진폭(VL-VH)으로 구동할 수 있음에 더하여, 제 2 출력 버퍼 회로(30A)의 작용에 의해 중간전압(VM)으로 구동하는 것이 가능해진다.

특히, 제 2 출력 버퍼 회로(30A)에 의하면, 제 1 버퍼부(31)에 의한 전류(Ip)와, 제 2 버퍼부(32)에 의한 전류(In)와의 합이 출력단자(35)에의 공급 전류가 되기 때문에, 넓은 범위에서 큰 구동력을 얻을 수 있다.

그런데, 출력단자(35)에의 공급 전류를 늘리는 수법으로서, 트랜지스터(Mp31, Mp32, Mn31, Mn32)마다 기판 바이어스 전압을 바꾸어서 임계치(Vthp, Vthn)를 바꾸는 수법이 알려져 있다(예를 들면, 특개2006-323040호 공보 등 참조). 이 수법을 이용하여 중간전압(VM)으로 구동할 때에, 기판 바이어스 전압을 바꾸어서 임계치(Vthp, Vthn)를 내리도록 하면, 출력단자(35)에의 공급 전류를 늘릴 수 있다.

그러나, 기판 바이어스 전압을 바꾸어서 임계치(Vthp, Vthn)를 바꾸는 수법을 적용하면, 트랜지스터(Mp31, Mp32, Mn31, Mn32)마다 다른 기판 바이어스 전압을 인가하는데는 트랜지스터마다 웰을 형성하여 전기적으로 분리할 필요가 있기 때문에, 회로의 구성 소자(트랜지스터)의 면적이 증대하여, 소면적화에는 부적합하다.

이에 대해, 제 2 출력 버퍼 회로(30A)에 의하면, 트랜지스터(Mp31, Mp32, Mn31, Mn32)마다 기판 바이어스 전압을 바꾸지 않아도 출력단자(35)에의 공급 전류를 늘릴 수 있기 때문에, 회로의 구성 소자(트랜지스터(Mp31, Mp32, Mn31, Mn32))를 소면적으로 실장 가능해진다.

<실시예 2>

도 8은 실시예 2에 관한 제 2 출력 버퍼 회로(30B)의 회로 구성을 도시하는 회로도이고, 도면중, 도 4와 동등 부분에는 동일 부호를 붙여서 나타내고 있다.

도 8에 도시하는 바와 같이, 본 실시예 2에 관한 제 2 출력 버퍼 회로(30B)는 PMOS 트랜지스터로 이루어지는 버퍼부(31)에 의해 구성되어 있다. 버퍼부(31)는 실시예 1에 관한 제 2 출력 버퍼 회로(30A)에 있어서의 제 1 버퍼부(31) 그 자체이다.

즉, 버퍼부(31)는 중간전압(VM)의 노드(N31)에 소스 전극이 접속된 PMOS 트랜지스터(Mp31)와, 해당 PMOS 트랜지스터(Mp31)의 드레인 전극에 소스 전극이 접속되고, 출력단자(35)에 드레인 전극이 접속된 PMOS 트랜지스터(Mp32)와, 2개의 레벨 시프터(311, 312)를 갖는 구성으로 되어 있다.

레벨 시프터(311)는 입력 펄스(INmid)를 VL-VH의 진폭의 펄스 신호로 레벨 시프트하여 PMOS 트랜지스터(Mp31)의 게이트 전극에 준다. 레벨 시프터(311)의 회로예에 관해서는 후술한다. 레벨 시프터(312)는 입력 펄스(INmid)를 VL-VD의 진폭의 펄스 신호로 레벨 시프트하여 PMOS 트랜지스터(Mp32)의 게이트 전극에 준다. 레벨 시프터(312)에 관해서는 한 예로서, 제 1 출력 버퍼 회로(20)로 실현할 수 있다.

도 9에, 입력 펄스(INmid)와, PMOS 트랜지스터(Mp31, Mp32)의 각 게이트에 입력되는 펄스(INmp, INbp)의 파형을 도시한다.

실시예 2에 관한 제 2 출력 버퍼 회로(30B)에 의하면, 도 6에 실선으로 도시하는 전류(Ip)를 출력단자(35)에 공급할 수 있고, VL-Vthp≤VM의 범위 내의 중간전압(VM)으로 구동할 수 있다. 단, 실시예 1에 관한 제 2 출력 버퍼 회로(30A)에 비교하여, VL-Vthp에 근접할수록 공급 전류(Ip)가 작아지고, 구동력이 떨어진다.

<실시예 3>

도 10은 실시예 3에 관한 제 2 출력 버퍼 회로(30C)의 회로 구성을 도시하는 회로도이고, 도면중, 도 4와 동등 부분에는 동일 부호를 붙여서 나타내고 있다.

도 10에 도시하는 바와 같이, 본 실시예 3에 관한 제 2 출력 버퍼 회로(30C)는 NMOS 트랜지스터로 이루어지는 버퍼부(32)와 인버터부(33)에 의하여 구성되어 있다. 버퍼부(31)는 실시예 1에 관한 제 2 출력 버퍼 회로(30A)에 있어서 제 2 버퍼부(32) 그 자체이다.

즉, 버퍼부(32)는 중간전압(VM)의 노드(N32)에 소스 전극이 접속된 NMOS 트랜지스터(Mn31)와, 해당 NMOS 트랜지스터(Mn31)의 드레인 전극에 소스 전극이 접속되고, 출력단자(35)에 드레인 전극이 접속된 NMOS 트랜지스터(Mn32)와, 2개의 레벨 시프터(321, 322)를 갖는 구성으로 되어 있다.

레벨 시프터(321)는 인버터부(33)에서 극성 반전된 입력 펄스(INmid)를 VL-VH의 진폭의 펄스 신호로 레벨 시프트하여 NMOS 트랜지스터(Mn31)의 게이트 전극에 준다. 레벨 시프터(321)의 회로예에 관해서는 후술한다. 레벨 시프터(322)는 인버 터부(33)에서 극성 반전된 입력 펄스(INmid)를 VL-VD의 진폭의 펄스 신호로 레벨 시프트하여 NMOS 트랜지스터(Mn32)의 게이트 전극에 준다. 레벨 시프터(322)에 관해서는 한 예로서, 제 1 출력 버퍼 회로(20)로 실현할 수 있다.

도 11에, 입력 펄스(INmid)와, NMOS 트랜지스터(Mn31, Mn32)의 각 게이트에 입력되는 펄스(INmn, INbn)의 파형을 도시한다.

실시예 3에 관한 제 2 출력 버퍼 회로(30C)에 의하면, 도 6에 실선으로 도시하는 전류(In)를 출력단자(35)에 공급할 수 있고, VM≤VH-Vthn의 범위 내의 중간전압(VM)으로 구동할 수 있다. 단, 실시예 1에 관한 제 2 출력 버퍼 회로(30A)에 비교하여, VH-Vthn에 근접할수록 공급 전류(In)가 작아지고, 구동력이 떨어진다.

<레벨 시프터>

이상 설명한 실시예 1, 2, 3에 관한 제 2 출력 버퍼 회로(30A, 30B, 30C)에서 이용되는 레벨 시프터(312, 322)에 관해서는 한 예로서, 도 12(A), (B)에 도시하는 주지의 회로 구성의 레벨 시프터를 이용할 수 있다.

도 12(A)에 도시하는 레벨 시프터가 실시예 1, 2에 관한 제 2 출력 버퍼 회로(30A, 30B)에서의 레벨 시프터(312)로서 이용되고, 입력 펄스(IN)를 VD-VL의 진폭의 펄스 신호로 레벨 시프트한다. 도 12(B)에 도시하는 레벨 시프터가 실시예 1, 3에 관한 제 2 출력 버퍼 회로(30A, 30C)에서의 레벨 시프터(322)로서 이용되고, 입력 펄스(IN)를 VH-VS의 진폭의 펄스 신호로 레벨 시프트한다.

상기 실시 형태에서는 VL-VH의 전압 진폭이 트랜지스터의 내압(△Vlim)을 초과하는 것을 전제로 하여 설명하였지만, 이것은 한 예에 지나지 않고, 이것으로 한 정되는 것이 아니다. 즉, VL 내지 VH는 내압을 초과하는 전압이라도, 그렇지 않더라도, 중간전압(VM)으로 구동하는 것은 가능하다. 단, VL-VH의 전압 진폭이 내압(△Vlim)을 초과하는 전압이였던 경우에, 고내압 프로세스를 이용하지 않고 저전압(VL) 내지 고전압(VH) 및 중간전압(VM) 구동이 가능하게 되는 효과를 얻을 수 있다.

또한, 게이트 산화막의 내압(△Vlim)을 확보하는데는 해당 내압(△Vlim)에 대해 중간전압(VM)은 VM-△Vlim≤VM≤VL+△Vlim의 조건을 충족시킬 것이 필요하다.

또한, 상기 실시 형태에서는 제 2 출력 버퍼 회로(30)(30A, 30B, 30C)에 더하여, 제 1 출력 버퍼 회로(20)를 갖는 구성의 구동 회로(10)에 관해 설명하였지만, 제 1 출력 버퍼 회로(20)를 갖는 것은 필수는 아니고, 제 2 출력 버퍼 회로(30)만으로 이루어지는 구동 회로라도, 해당 구동 회로를 구성하는 트랜지스터의 게이트 산화막에 그 내압(△Vlim)을 초과하는 전압을 인가하는 일 없이, 중간전압(VM)으로 구동하는 것이 가능하게 된다는 작용 효과를 얻을 수 있다.

[변형례]

도 13은 선술한 실시 형태에 관한 구동 회로(10)의 변형례를 도시하는 회로도이다. 여기서는 제 2 출력 버퍼 회로(30)로서 실시예 1에 관한 제 2 출력 버퍼 회로(30A)를 이용하는 경우를 예로 들어 나타내고 있다.

제 1 출력 버퍼 회로(20')에 관해서는 기본적으로, 제 1 출력 버퍼 회로(20)와 같은 회로 구성으로 되어 있다. 단, PMOS측의 입력과, NMOS측의 입력이 분리된 구성으로 되어 있다. 그리고, VH 구동의 입력 펄스(INhigh)가 직접 레벨 시프 터(23)를 통하여 PMOS 구동 트랜지스터(Mp21)의 게이트 전극에 인가됨에 대해, VL 구동의 입력 펄스(INlow)가 인버터부(25)에서 반전된 후, 레벨 시프터(24)를 통하여 NMOS 구동 트랜지스터(Mn21)의 게이트 전극에 인가되도록 되어 있다.

도 14에, VH 구동의 입력 펄스(INhigh), VL 구동의 입력 펄스(INlow) 및 VM 구동의 입력 펄스(INmid)와 출력 전압(OUT)의 타이밍 관계를 도시한다.

도 14의 타이밍 파형도로부터 분명한 바와 같이, 입력 펄스(INlow)가 HIGH 전위인 기간은 저전압(VL)으로 구동되고, 입력 펄스(INhigh)가 HIGH 전위인 기간은 고전압(VH)으로 구동되고, 입력 펄스(INmid)가 HIGH 전위인 기간은 중간전압(VM)으로 구동된다. 이 변형례에 관한 구동 회로(10')에서는 입력 펄스(INlow, INhigh, INmid)는 배타적으로 HIGH 전위가 되도록 제어된다.

[적용례]

이상 설명한, 본 발명의 한 실시 형태에 관한 구동 회로(10)나, 그 변형례에 관한 구동 회로(10')는 출력 버퍼 회로나 레벨 시프터 등, 트랜지스터의 게이트 산화막에 내압(△Vlim)을 초과하는 전압을 인가하는 일 없이, VH-△Vlim≤VM≤VL+△Vlim의 범위 내의 중간전압(VM)으로 피구동부를 구동하는 용도의 구동 회로 전반에 대해 적용할 수 있다.

한 예로서, 고체 촬상 장치의 화소 내 트랜지스터의 제어 신호로서, 예를 들면 내압 3.0V의 트랜지스터에 대해, 예를 들면 -1.0V 내지 3.0V의 내압을 초과하는 전압으로 구동함에 더하여, 예를 들면 1.0V 정도의 중간전압(VM)으로 구동하는 경우의 화소 내 트랜지스터의 구동 회로에 적용할 수 있다.

(고체 촬상 장치)

도 15는 본 발명에 의한 구동 회로가 적용되는 고체 촬상 장치, 예를 들면 CMOS 이미지 센서의 구성을 도시하는 시스템 구성도이다.

도 15에 도시하는 바와 같이, 본 적용례에 관한 CMOS 이미지 센서(40)는 광전 변환부를 포함하는 단위화소(이하, 단지 "화소"라고 기술하는 경우도 있다)(50)가 행렬형상으로 2차원 배치되어 이루어지는 화소 어레이부(41)와, 그 주변 회로를 갖는 구성으로 되어 있다.

화소 어레이부(41)의 주변 회로로서는 예를 들면, 수직 주사 회로(42), 공급 전압 제어 회로(43), 전압 공급 회로(44), 타이밍 발생 회로(TG)(45), 복수의 칼럼 회로(46), 수평 주사 회로(47) 및 칼럼 신호 선택 회로(48) 등이 마련되어 있다.

화소 어레이부(41)의 화소(50)의 행렬형상 배열에 대해, 화소열마다 수직 신호선(411)이 배선되고, 화소행마다 구동 제어선, 예를 들면 전송 제어선(412), 리셋 제어선(413) 및 선택 제어선(414)이 배선되어 있다.

수직 신호선(411)의 각 일단에는 정전류원(49)이 접속되어 있다. 정전류원(49)에 대신하여, 예를 들면 바이어스 전압(Vbias)으로 게이트가 바이어스되고, 후술하는 증폭 트랜지스터(54)와 소스 폴로워 회로를 구성하는 전류 바이어스용 트랜지스터를 이용하는 것도 가능하다(도 16 참조).

수직 주사 회로(42)는 시프트 레지스터 또는 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(41)의 각 화소(50)를 전자 셔터행과 판독행 각각에 대해 행 단위로 수직 방향(상하 방향)으로 주사하면서, 전자 셔터행에 대해서는 그 행의 화 소(50)의 신호 쓸어버림을 행하기 위한 전자 셔터 동작을 행함과 함께, 판독행에 대해서는 그 행의 화소(50)의 신호 판독을 행하기 위한 판독 동작을 행한다.

여기서는 도시를 생략하지만, 수직 주사 회로(42)는 화소(50)를 행 단위로 차례로 선택하면서, 판독행의 각 화소(50)의 신호를 판독하는 판독 동작을 행하기 위한 판독 주사계와, 해당 판독 주사계에 의한 판독 주사보다도 셔터 속도에 대응한 시간분만큼 전에 같은 행(전자 셔터행)에 대해 전자 셔터 동작을 행하기 위한 전자 셔터 주사계를 갖는 구성으로 되어 있다.

그리고, 전자 셔터 주사계에 의한 셔터 주사에 의해 광전 변환부의 불필요한 전하가 리셋된 타이밍부터, 판독 주사계에 의한 판독 주사에 의해 화소(50)의 신호가 판독되는 타이밍까지의 기간이, 화소(50)에 있어서의 신호 전하의 1단위의 축적 기간(노광 기간)이 된다. 즉, 전자 셔터 동작이란, 광전 변환부에 축적된 신호전하의 리셋(쓸어버림)을 행하고, 그 리셋 후에 새롭게 신호 전하의 축적을 시작하는 동작이다.

공급 전압 제어 회로(43)는 단위화소(50) 내의 후술하는 전송 트랜지스터(전송 소자)(52)의 게이트 전극(제어 전극)에 공급(인가)한 전송 펄스(TRG)의 전압치(파고치)를 제어한다.

전압 공급 회로(44)는 공급 전압 제어 회로(43)에 대해 전압치가 다른 복수의 제어 전압을 공급한다. 이 복수의 제어 전압은 전압치가 다른 전송 펄스(TRG)로서 전송 트랜지스터(52)의 게이트 전극에 공급된다. 이 다른 전압치의 전송 펄스(TRG)의 상세에 관해서는 후술한다.

타이밍 발생 회로(TG)(55)는 공급 전압 제어 회로(53)가 전송 트랜지스터(52)의 게이트 전극에 다른 전압치의 전송 펄스(TRG)를 공급할 때의 타이밍을 정하는 타이밍 신호(PTRG)를 발생한다.

칼럼 회로(46)는 화소 어레이부(41)의 예를 들면 화소열마다, 즉 화소열에 대해 1대1의 대응 관계로서 배치되고, 수직 주사 회로(42)에 의한 수직 주사에 의해 선택된 판독행의 각 화소(50)로부터 수직 신호선(411)을 통하여 출력되는 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리 후의 화소 신호를 일시적으로 보존한다.

칼럼 회로(46)로서는 수직 신호선(411)을 통하여 출력된 신호를 샘플 홀드하는 샘플 홀드 회로로 이루어지는 회로 구성의 것이나, 샘플 홀드 회로를 포함하고, CDS(Correlated Double Sampling ; 상관 이중 샘플링) 처리에 의해, 리셋 노이즈나 증폭 트랜지스터(54)의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈를 제거하는 노이즈 제거 회로로 이루어지는 회로 구성의 것 등이 이용된다.

단, 이들은 한 예에 지나지 않고, 이것으로 한정되는 것이 아니다. 예를 들면, 칼럼 회로(46)에 AD(아날로그-디지털) 변환 기능을 갖게 하여, 신호 레벨을 디지털 신호로 출력하는 구성을 채택하는 것도 가능하다.

수평 주사 회로(47)는 시프트 레지스터 또는 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(41)의 화소열마다 배치된 칼럼 회로(46)를 차례로 수평 주사한다. 칼럼 신호 선택 회로(48)는 수평 선택 스위치나 수평 신호선 등에 의해 구성되고, 칼럼 회로(46)에 일시적으로 보존되어 있는 화소의 신호를, 수평 주사 회 로(47)에 의한 수평 주사에 동기하여 순차로 출력한다.

또한, 수직 주사 회로(42), 칼럼 회로(46) 및 수평 주사 회로(47) 등의 동작의 기준이 되는 타이밍 신호나 제어 신호는 도시하지 않은 타이밍 제어 회로에서 생성된다.

<화소 회로>

도 16은 단위화소(50)의 회로 구성의 한 예를 도시하는 회로도이다. 본 회로예에 관한 단위화소(50)는 매입형 포토 다이오드 등의 광전 변환 소자(광전 변환부)(51)와, 예를 들면 전송 트랜지스터(전송 소자)(52), 리셋 트랜지스터(53), 증폭 트랜지스터(54) 및 선택 트랜지스터(55)의 4개의 트랜지스터를 갖는 구성으로 되어 있다. 여기서는 이들 트랜지스터(52 내지 55)로서, 예를 들면 N채널의 MOS 트랜지스터를 이용하고 있지만, 이것으로 한정되는 것은 아니다.

전송 트랜지스터(52)는 광전 변환 소자(51)의 캐소드 전극과 부유 확산 용량(FD)(56) 사이에 접속되어 있고, 광전 변환 소자(51)에서 광전 변환되고, 여기에 축적된 신호 전하(여기서는 전자)를, 전송 제어선(412)을 통하여 게이트 전극(제어 전극)에 전송 펄스(TRG)가 주어짐에 의해 부유 확산 용량(56)에 전송한다. 부유 확산 용량(56)은 신호 전하를 전압 신호로 변환하는 전하 전압 변환부로서 기능하다.

리셋 트랜지스터(53)는 리셋선(415)에 드레인 전극이, 부유 확산 용량(56)에 소스 전극이 각각 접속되어 있고, 광전 변환 소자(51)로부터 부유 확산 용량(56)에의 신호 전하의 전송에 앞서서, 리셋 제어선(413)을 통하여 게이트 전극에 리셋 펄스(RST)가 주어짐에 의해 부유 확산 용량(56)의 전위를 리셋 전압(Vrst)으로 리셋 한다.

증폭 트랜지스터(54)는 부유 확산 용량(56)에 게이트 전극이, 전원 전압(Vdd)의 화소 전원에 드레인 전극이 각각 접속되어 있고, 리셋 트랜지스터(53)에 의해 리셋된 후의 부유 확산 용량(56)의 전위를 리셋 레벨로서 출력하고, 또한 전송 트랜지스터(52)에 의해 신호 전하가 전송된 후의 부유 확산 용량(26)의 전위를 신호 레벨로서 출력한다.

선택 트랜지스터(55)는 드레인 전극이 증폭 트랜지스터(54)의 소스 전극에, 소스 전극이 수직 신호선(411)에 각각 접속되어 있고, 선택 제어선(414)을 통하여 게이트 전극에 선택 펄스(SEL)가 주어짐에 의해 온 상태가 되고, 화소(50)를 선택 상태로 하여 증폭 트랜지스터(54)로부터 출력되는 신호를 수직 신호선(411)에 출력한다. 선택 트랜지스터(55)에 관해서는 화소 전원(Vdd)과 증폭 트랜지스터(54)의 드레인 전극 사이에 접속한 구성을 채택하는 것도 가능하다.

또한, 여기서는 전송 트랜지스터(52), 리셋 트랜지스터(53), 증폭 트랜지스터(54) 및 선택 트랜지스터(55)를 갖는 4트랜지스터 구성의 단위화소(50)를 갖는 CMOS 이미지 센서에 적용하는 경우를 예로 들었지만, 이 적용례로 한정되는 것이 아니다.

<공급 전압 제어 회로>

공급 전압 제어 회로(43)는 수직 주사 회로(42)에서 선택 주사된 행을 구동하는 어드레스 신호(ADR)를 입력으로 하고, 전압 공급 회로(44)로부터 주어지는 복수의 전압중의 하나를 선택하여 전송 펄스(TRG)로서 단위화소(50) 내의 전송 트랜 지스터(52)의 게이트 전극에 공급한다.

복수의 전압으로서는 전송 트랜지스터(52)를 온(도통) 상태로 하는 온 전압(Von)과, 전송 트랜지스터(52)를 오프(비도통) 상태로 하는 오프 전압(Voff)과, 온 전압(Von)과 오프 전압(Voff) 사이의 중간전압(Vmid)이 전압 공급 회로(44)로부터 공급된다. 여기서, 중간전압(Vmid)이란, 광전 변환 소자(51)의 축적 전하의 일부를 보존한 채로, 나머지 축적 전하를 부분적으로 부유 확산 용량(56)에 전송할 수 있는 전압이다.

상술한 화소 회로에서는 전송 트랜지스터(52)가 N채널이기 때문에, 온 전압(Von)을 전원 전압(Vdd)(선술한 실시 형태에서의 고전압(VH)에 상당), 오프 전압(Voff)을 접지 전압, 바람직하게는 접지 전압보다도 낮은 전압(선술한 실시 형태에서의 저전압(VL)에 상당)으로 한다.

또한, 본 예에서는 중간전압(Vmid)(선술한 실시 형태에서의 중간전압(VM)에 상당)으로서, 전압치가 다른 2개의 중간전압, 구체적으로는 오프 전압(Voff)보다도 크게, 온 전압(Von)보다도 작은 2개의 중간전압(Vmid0, Vmid1)을 이용하는 것으로 한다.

그와 관련하여, 전송 트랜지스터(52)가 P채널인 경우에는 접지 전압이 온 전압(Von), 전원 전압(Vdd)이 오프 전압(Voff)이 되기 때문에, 중간전압(Vmid)은 온 전압(Von)보다 크고, 오프 전압(Voff)보다 작은 2개의 중간전압(Vmid0, Vmid1)이 된다.

이로써, 전압 공급 회로(44)로부터 공급 전압 제어 회로(43)에 대해, 온 전 압(Von), 중간전압(Vmid0, Vmid1) 및 오프 전압(Voff)의 4개의 전압이 공급된다. 이들 4개의 전압의 전압치는 Voff<Vmid0<Vmid1<Von의 관계에 있다. 그리고, 4개의 전압중, 중간전압(Vmid0, Vmid1) 및 온 전압(Von)이 전송 펄스(TRG)로서 사용된다.

이와 같이 하여, 공급 전압 제어 회로(43)에 의한 제어하에, 수직 주사 회로(42)에 의한 수직 주사에 동기하여 화소행마다, 중간전압(Vmid0, Vmid1) 및 온 전압(Von)을 그 순번으로 순차적으로 전송 트랜지스터(52)의 게이트 전극에 공급함에 의해, 광전 변환 소자(51)에 축적된 신호 전하를 예를 들면 3회로 분할하여 부유 확산 용량(56)에 전송하는 3분할 전송을 실현할 수 있다.

본 예에서는 선술한 실시 형태에서의 중간전압(VM)에 상당하는 중간전압(Vmid)으로서, 2개의 중간전압(Vmid0, Vmid1)을 공급 전압 제어 회로(43)로부터 출력한다고 하였지만, 이것은 한 예에 지나지 않고, 중간전압(Vmid)으로서는 하나라도 좋고, 3개 이상이라도 좋다.

상기 구성의 CMOS 이미지 센서(40) 등의 고체 촬상 장치에 있어서, 화소행마다 배선되고, 전송 트랜지스터(52)의 게이트 전극에 접속된 전송 제어선(412)을 구동하는 공급 전압 제어 회로(43)의 출력단, 즉 온 전압(Von) 및 오프 전압(Voff)에 더하여 중간전압(Vmid0, Vmid1)에 의해 적절히 전송 제어선(412)을 구동하는 출력단으로서, 본 발명에 의한 구동 회로, 구체적으로는 선술한 실시 형태에 관한 구동 회로(10)나, 그 변형례에 관한 구동 회로(10')를 이용할 수 있다.

여기서는 가시광의 광량에 응한 신호 전하를 물리량으로서 검지한 단위화소가 행렬형상으로 배치되어 이루어지는 CMOS 이미지 센서에 적용한 경우를 예로 들 어 설명하였지만, 본 발명은 CMOS 이미지 센서에의 적용으로 한정되는 것이 아니고, 중간전압(VM)으로의 구동을 수반하는 고체 촬상 장치 전반에 대해 적용 가능하다.

또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 촬상부와, 신호 처리부 또는 광학계가 통합하여 패키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.

또한, 본 발명은 고체 촬상 장치에의 적용으로 한정되는 것이 아니고, 디지털 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 장치를 이용하는 복사기 등, 화상 취입부(광전 변환부)에 고체 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다. 또한, 전자 기기에 탑재되는 상기 모듈형상의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.

(촬상 장치)

도 17은 본 발명에 관한 전자 기기, 예를 들면 촬상 장치의 구성의 한 예를 도시하는 블록도이다. 도 15에 도시하는 바와 같이, 본 발명에 관한 촬상 장치(100)는 렌즈군(101) 등을 포함하는 광학계, 촬상 소자(촬상 디바이스)(102), 카메라 신호 처리 회로인 DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107) 및 전원계(108) 등을 가지며, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107) 및 전원계(108)가 버스 라인(109)을 통하여 상호 접속된 구성으로 되어 있다.

렌즈군(101)은 피사체로부터의 입사광(상광(像光))을 받아들여서 촬상 소자(102)의 촬상 면상에 결상한다. 촬상 소자(102)는 렌즈군(101)에 의해 촬상 면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 촬상 소자(102)로서, 선술한 적용례에 관한 CMOS 이미지 센서(40) 등의 고체 촬상 장치, 즉 온 전압(Von) 및 오프 전압(Voff)에 더하여 중간전압(Vmid0, Vmid1)에 의해 적절히 전송 제어선(412)을 구동하는 공급 전압 제어 회로(43)의 출력단으로서, 선술한 실시 형태에 관한 구동 회로(10)나, 그 변형례에 관한 구동 회로(10')를 이용한 고체 촬상 장치를 이용할 수 있다.

표시 장치(105)는 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 촬상 소자(102)에서 촬상된 동화 또는 정지화를 표시한다. 기록 장치(106)는 촬상 소자(102)에서 촬상된 동화 또는 정지화를, 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.

조작계(107)는 유저에 의한 조작하에, 본 촬상 장치가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(108)는 DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106) 및 조작계(107)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.

본 발명에서 개시된 실시의 형태는 모든 점에서 예시이고 제한적인 것이 아니라고 생각하여야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해 나타나고 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

도 1은 본 발명의 한 실시 형태에 관한 구동 회로를 도시하는 블록도.

도 2는 제 1 출력 버퍼 회로의 회로 구성의 한 예를 도시하는 회로도.

도 3은 제 2 출력 버퍼 회로에서 이용하는 전압의 대소 관계를 도시하는 도면.

도 4는 실시예 1에 관한 제 2 출력 버퍼 회로의 회로 구성을 도시하는 회로도.

도 5는 실시예 1에 관한 제 2 출력 버퍼 회로의 입출력 파형을 도시하는 파형도.

도 6은 실시예 1에 관한 제 2 출력 버퍼 회로에서의 전송 전압과 공급 전류와의 관계를 도시하는 도면.

도 7은 실시예 1에 관한 제 2 출력 버퍼 회로에 의한 구동으로 게이트 산화막의 내압을 충족시키는 이유에 관한 설명도.

도 8은 실시예 2에 관한 제 2 출력 버퍼 회로의 회로 구성을 도시하는 회로도.

도 9는 실시예 2에 관한 제 2 출력 버퍼 회로의 입출력 파형을 도시하는 파형도.

도 10은 실시예 3에 관한 제 2 출력 버퍼 회로의 회로 구성을 도시하는 회로도.

도 11은 실시예 3에 관한 제 2 출력 버퍼 회로의 입출력 파형을 도시하는 파 형도.

도 12는 레벨 시프터의 회로 구성의 한 예를 도시하는 회로도.

도 13은 본 실시 형태의 변형례에 관한 구동 회로를 도시하는 회로도.

도 14는 변형례에 관한 구동 회로의 입출력 파형을 도시하는 파형도.

도 15는 본 발명에 의한 구동 회로가 적용되는 CMOS 이미지 센서의 구성을 도시하는 시스템 구성도.

도 16은 단위화소의 회로 구성의 한 예를 도시하는 회로도.

도 17은 본 발명에 관한 촬상 장치의 구성의 한 예를 도시하는 블록도.

도 18은 종래예 1에 관한 출력 버퍼 회로의 회로 구성을 도시하는 블록도.

도 19는 종래예 1에 관한 출력 버퍼 회로의 입출력 파형도.

도 20은 종래예 1에 관한 출력 버퍼 회로에서의 IN=VH(A) 및 IN=VL(B)일 때의 디바이스 단면을 도시하는 단면도.

도 21은 종래예 2에 관한 출력 버퍼 회로의 회로 구성을 도시하는 블록도.

도 22는 종래예 2에 관한 출력 버퍼 회로의 입출력 파형도.

도 23은 종래예 2에 관한 출력 버퍼 회로에서의 IN=VH(A) 및 IN=VL(B)일 때의 디바이스 단면을 도시하는 단면도.

도 24는 종래예 2에 관한 출력 버퍼 회로에서 중간전압 구동을 행하는 경우의 회로 구성을 도시하는 블록도.

도 25는 종래예 2에 관한 출력 버퍼 회로에서 중간전압 구동을 행하는 경우의 입출력 파형도.

도 26은 종래예 2에 관한 출력 버퍼 회로에서 중간전압 구동을 행하는 경우의 문제점에 관한 설명도.

Claims

구공 회로에 있어서,

전원 전압의 저전압측의 제 1 전압(VL) 및 고전압측의 제 2 전압(VH)에 대해 트랜지스터의 내압(withstanding voltage) 내가 되는 중간전압을 VM, 상기 제 2 전압(VH) 또는 상기 제 1 전압(VL)에 대해 트랜지스터의 내압 내가 되는 제 3 전압을 VS 또는 VD로 할 때,

상기 중간전압(VM)의 노드에 소스 전극이 접속된 제 1 트랜지스터와,

상기 제 1 트랜지스터의 드레인 전극에 소스 전극이 접속되고, 출력단자에 드레인 전극이 접속된 제 2 트랜지스터와,

상기 제 1 트랜지스터의 게이트 전극에 VL-VH의 진폭의 신호를 인가하고, 상기 제 2 트랜지스터의 게이트 전극에 VS-VH의 진폭 또는 VL-VD의 진폭의 신호를 인가하는 제어부를 구비하는 것을 특징으로 하는 구동 회로.
제 1항에 있어서,

상기 제어부는,

소정 진폭의 신호를 상기 VL-VH의 진폭의 신호로 레벨 시프트하여 상기 제 1 트랜지스터의 게이트 전극에 주는 제 1 레벨 시프터와,

상기 소정 진폭의 신호를 상기 VS-VH의 진폭 또는 상기 VL-VD의 진폭의 신호로 레벨 시프트하여 상기 제 2 트랜지스터의 게이트 전극에 주는 제 2 레벨 시프터 로 이루어지는 것을 특징으로 하는 구동 회로.
제 1항에 있어서,

상기 제 1 및 제 2 트랜지스터로서 P형 트랜지스터를 이용한 제 1 회로부와,

상기 제 1 및 제 2 트랜지스터로서 N형 트랜지스터를 이용한 제 2 회로부와,

상기 제 1 회로부에 입력되는 소정 진폭의 신호를 반전하여 상기 제 2 회로부에 입력하는 인버터부를 구비하는 것을 특징으로 하는 구동 회로.
제 1항에 있어서,

상기 제 1 전압(VL) 및 상기 제 2 전압(VH)은 VL-VH의 전압 진폭이 상기 제 1 및 제 2 트랜지스터의 내압을 초과하는 전압인 것을 특징으로 하는 구동 회로.
구동 회로에 있어서,

전원 전압의 저전압측의 제 1 전압(VL) 및 고전압측의 제 2 전압(VH)에 대해 트랜지스터의 내압 내가 되는 중간전압을 VM, 상기 제 2 전압(VH) 또는 상기 제 1 전압(VL)에 대해 트랜지스터의 내압 내가 되는 제 3 전압을 VS 또는 VD로 할 때,

상기 제 2 전압 또는 상기 제 1 전압의 노드에 소스 전극이 접속되고, 게이트 전극에 VS-VH의 진폭 또는 VL-VD의 진폭의 신호가 인가되는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전극에 소스 전극이 접속되고, 출력단자에 드레인 전극이 접속되고, 게이트 전극에 상기 제 3 전압(VS 또는 VD)의 바이어스 전압이 인가되는 제 2 트랜지스터를 가지며, 전압 진폭(VL-VH)으로 피구동부를 구동 가능한 제 1 구동부와,

상기 중간전압(VM)의 노드에 소스 전극이 접속되고, 게이트 전극에 VL-VH의 진폭의 신호가 인가되는 제 3 트랜지스터와, 상기 제 3 트랜지스터의 드레인 전극에 소스 전극이 접속되고, 출력단자에 드레인 전극이 접속되고, 게이트 전극에 VS-VH의 진폭 또는 VL-VD의 진폭의 신호가 인가되는 제 4트랜지스터를 가지며, 상기 중간전압(VM)으로 상기 피구동부를 구동하는 제 2 구동부를 구비하는 것을 특징으로 하는 구동 회로.
구동 방법에 있어서,

전원 전압의 저전압측의 제 1 전압(VL) 및 고전압측의 제 2 전압(VH)에 대해 트랜지스터의 내압 내가 되는 중간전압을 VM, 상기 제 2 전압(VH) 또는 상기 제 1 전압(VL)에 대해 트랜지스터의 내압 내가 되는 제 3 전압을 VS 또는 VD로 할 때,

상기 중간전압(VM)의 노드에 소스 전극을 접속한 제 1 트랜지스터를 상기 제 1 전압(VL) 내지 상기 제 2 전압(VH)의 범위 내의 전압으로 구동하고,

상기 제 1 트랜지스터의 드레인 전극에 소스 전극을 접속하고, 출력단자에 드레인 전극을 접속한 제 2 트랜지스터를 상기 제 1 전압(VL) 내지 상기 제 3 전압(VD)의 범위 내 또는 상기 제 3 전압(VD) 내지 상기 제 2 전압(VH)의 범위 내의 전압으로 구동하는 것을 특징으로 하는 구동 방법.
고체 촬상 장치에 있어서,

광신호를 신호 전하로 변환하는 광전 변환부와, 해당 광전 변환부에서 광전 변환된 신호 전하를 전송하는 전송 소자를 포함하는 단위화소가 배치된 화소 어레이부와,

1단위의 축적 기간중에 상기 광전 변환부에 축적된 신호 전하의 일부를 해당 광전 변환부에 보존한 채로, 그 보존량을 초과한 축적 전하를 상기 전송 소자에 의해 전송하는 제어 전압을 이용하여 상기 전송 소자를 구동하는 구동부를 구비하고,

상기 구동부의 상기 제어 전압을 출력하는 출력부로서,

전원 전압의 저전압측의 제 1 전압(VL) 및 고전압측의 제 2 전압(VH)에 대해 트랜지스터의 내압 내가 되는 중간전압을 VM, 상기 제 2 전압(VH) 또는 상기 제 1 전압(VL)에 대해 트랜지스터의 내압 내가 되는 제 3 전압을 VS 또는 VD로 할 때,

상기 중간전압(VM)의 노드에 소스 전극이 접속되고, 게이트 전극에 VL-VH의 진폭의 신호가 인가되는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전극에 소스 전극이 접속되고, 출력단자에 드레인 전극이 접속되고, 게이트 전극에 VS-VH의 진폭 또는 VL-VD의 진폭의 신호가 인가되는 제 2 트랜지스터를 가지며, 상기 제어 전압으로서 상기 중간전압(VM)을 출력하는 구동 회로를 이용한 것을 특징으로 하는 고체 촬상 장치.
전자 기기에 있어서,

광신호를 신호 전하로 변환하는 광전 변환부와, 해당 광전 변환부에서 광전 변환된 신호 전하를 전송하는 전송 소자를 포함하는 단위화소가 배치된 화소 어레이부와,

1단위의 축적 기간중에 상기 광전 변환부에 축적된 신호 전하의 일부를 해당 광전 변환부에 보존한 채로, 그 보존량을 초과한 축적 전하를 상기 전송 소자에 의해 전송하는 제어 전압을 이용하여 상기 전송 소자를 구동하는 구동부를 구비하고,

상기 구동부의 상기 제어 전압을 출력하는 출력부는,

전원 전압의 저전압측의 제 1 전압(VL) 및 고전압측의 제 2 전압(VH)에 대해 트랜지스터의 내압 내가 되는 중간전압을 VM, 상기 제 2 전압(VH) 또는 상기 제 1 전압(VL)에 대해 트랜지스터의 내압 내가 되는 제 3 전압을 VS 또는 VD로 할 때,

상기 중간전압(VM)의 노드에 소스 전극이 접속되고, 게이트 전극에 VL-VH의 진폭의 신호가 인가되는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전극에 소스 전극이 접속되고, 출력단자에 드레인 전극이 접속되고, 게이트 전극에 VS-VH의 진폭 또는 VL-VD의 진폭의 신호가 인가되는 제 2 트랜지스터를 가지며, 상기 제어 전압으로서 상기 중간전압(VM)을 출력하는 고체 촬상 장치를 탑재한 것을 특징으로 하는 전자 기기.