CN108270428B - 缓冲器及缓冲方法 - Google Patents
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Abstract
本申请实施例提供了一种缓冲器及缓冲方法，缓冲器包括：第一缓冲单元、第二缓冲单元，所述第一缓冲单元用于进行高位输出，所述第二缓冲单元用于进行低位输出；所述第一缓冲单元包括多个第一开关器件，所述多个第一开关器件进行开、关动作配合以进行高位输出；所述第二缓冲单元包括多个第二开关器件，所述多个第二开关器件进行开、关动作配合以进行低位输出，当应用于得到多种逻辑状态时配置的输入管脚较少，从而可以满足管脚资源比较紧张的情形，比如使用一个输入管脚即可输出四个逻辑状态。
Description
技术领域
本申请实施例涉及电路技术领域，尤其涉及缓冲器及缓冲方法。
背景技术
输入缓冲器作为集成电路中不可缺少的基本模块，广泛用于音频功率放大器、转换器、射频、传感器和电源管理芯片中。
而其中最为常见的输入缓冲器为施密特输入缓冲器，所述施密特输入缓冲器能输出两种状态，但随着集成电路复杂度增加，需要施密特输入缓冲器有更多的输入管脚。比如音频功放需要设置多种不同的I2C寄存器地址，以实现多声道的应用场景，而类似这种应用场景就需要输入缓冲器产生多个输出逻辑状态，但是由于单个管脚通常只能得到两种逻辑状态，而类似这种应用场景这就需要为施密特输入缓冲器配置更多个输入管脚来实现，而管脚资源通常比较紧张，使得无法分配多个管脚作为输入管脚。
发明内容
有鉴于此，本申请实施例所解决的技术问题之一在于提供一种缓冲器及缓冲方法，用以克服或者缓解现有技术中的上述缺陷。
本申请实施例提供了一种缓冲器，其包括：第一缓冲单元、第二缓冲单元，所述第一缓冲单元用于进行高位输出，所述第二缓冲单元用于进行低位输出；所述第一缓冲单元包括多个第一开关器件，所述多个第一开关器件进行开、关动作配合以进行高位输出；所述第二缓冲单元包括多个第二开关器件，所述多个第二开关器件进行开、关动作配合以进行低位输出。
可选地，在本申请的任一实施例中，所述第一缓冲单元进一步用于在其输入管脚接地或者通过电阻接电源时产生低电平的输出以进行高位输出；和/或，所述第一缓冲单元进一步用于在其输入管脚接电源或者通过电阻接地时产生高电平的输出以进行高位输出。
可选地，在本申请的任一实施例中，所述第一缓冲单元包括：多个第一开关器件以及三个反相器，所述多个第一开关器件相互进行开关动作配合并再与所述三个反相器进行逻辑电平处理产生低电平或者高电平的输出以进行高位输出。
可选地，在本申请的任一实施例中，所述第二缓冲单元进一步用于在其输入管脚接地或者通过电阻接地时产生低电平的输出以进行低位输出；和/或，所述第二缓冲单元进一步用于在其输入管脚接电源或者通过电阻接电源时产生高电平的输出以进行低位输出。
可选地，在本申请的任一实施例中，所述第二缓冲器包括第一比较单元、第二比较单元以及逻辑单元，所述第一比较单元、第二比较单元均包括所述多个第二开关器件，所述多个第二开关器件相互进行开关动作配合并再与所述逻辑单元进行逻辑电平处理产生低电平或者高电平的输出以进行低位输出。
可选地，在本申请的任一实施例中，所述第一比较单元包括所述多个第二开关器件以及单向放大器，所述多个第二开关器件进行开关动作配合并与所述单向放大器进行协同工作以产生第一比较输出，以将其传输至所述逻辑单元。
可选地，在本申请的任一实施例中，所述第二比较单元包括所述多个第二开关器件以及单向放大器，所述多个第二开关器件进行开关动作配合并与所述单向放大器进行协同工作以产生第二比较输出，以将其经过反相处理后传输至所述逻辑单元。
可选地，在本申请的任一实施例中，所述逻辑单元包括多个与非门，所述多个与非门进行逻辑处理配合以产生低电平或者高电平的输出以进行低位输出。
可选地，在本申请的任一实施例中，所述逻辑单元包括第一与非门、第二与非门以及第三与非门，所述第一与非门的输入端与第一比较单元的输出端连接、与第一缓冲单元的输出端连接、与第二比较单元的输出端连接；第二与非门的输入端与所述第一缓冲单元中任一级的反相器的输出端连接、第一比较单元的输出端连接、反相后的第二比较输出连接。
可选地，在本申请的任一实施例中，所述第一比较单元、第二比较单元中任一包括：电流源、参考电阻以及差分放大器，其中一个电流源连接到差分放大器的正相端，差分放大器的正相端同时作为输入管脚，另外一个电流源与参考电阻连接并连接到差分放大器的反相端。
本申请实施例提供了一种缓冲方法，其包括：
第一缓冲单元包括的多个第一开关器件进行开、关动作配合以进行高位输出；
第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出。
可选地，在本申请的任一实施例中，第一缓冲单元包括的多个第一开关器件进行开、关动作配合以进行高位输出包括：所述第一缓冲单元在其输入管脚接地或者通过电阻接电源时产生低电平的输出以进行高位输出；和/或，所述第一缓冲单元在其输入管脚接电源或者通过电阻接地时产生高电平的输出以进行高位输出。
可选地，在本申请的任一实施例中，第一缓冲单元包括的多个第一开关器件进行开、关动作配合以进行高位输出包括：所述第一缓冲单元的多个第一开关器件相互进行开关动作配合并再与所述第一缓冲单元包括的三个反相器进行逻辑电平处理产生低电平或者高电平的输出以进行高位输出。
可选地，在本申请的任一实施例中，第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出包括：所述第二缓冲单元在其输入管脚接地或者通过电阻接地时产生低电平的输出以进行低位输出；和/或，所述第二缓冲单元在其输入管脚接电源或者通过电阻接电源时产生高电平的输出以进行低位输出。
可选地，在本申请的任一实施例中，第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出包括：所述第二缓冲器包括的第一比较单元、第二比较单元中的所述多个第二开关器件相互进行开关动作配合并再与所述第二缓冲器包括的逻辑单元进行逻辑电平处理产生低电平或者高电平的输出以进行低位输出。
可选地，在本申请的任一实施例中，还包括：所述第一比较单元包括的所述多个第二开关器件进行开关动作配合并与所述第一比较单元包括的单向放大器进行协同工作以产生第一比较输出，以将其传输至所述逻辑单元。
可选地，在本申请的任一实施例中，还包括：所述第二比较单元包括的所述多个第二开关器件进行开关动作配合并与所述第二比较单元包括的单向放大器进行协同工作以产生第二比较输出，以将其经过反相处理后传输至所述逻辑单元。
可选地，在本申请的任一实施例中，第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出包括：所述逻辑单元包括的多个与非门进行逻辑处理配合以产生低电平或者高电平的输出以进行低位输出。
本申请实施例上述技术方案中，由于所述第一缓冲单元用于进行高位输出，所述第二缓冲单元用于进行低位输出；所述第一缓冲单元包括多个第一开关器件，所述多个第一开关器件进行开、关动作配合以进行高位输出；所述第二缓冲单元包括多个第二开关器件，所述多个第二开关器件进行开、关动作配合以进行低位输出，当应用于得到多种逻辑状态时配置的输入管脚较少，从而可以满足管脚资源比较紧张的情形，比如使用一个输入管脚即可输出四个逻辑状态。
附图说明
后文将参照附图以示例性而非限制性的方式详细描述本申请实施例的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比例绘制的。附图中：
图1为本申请实施例中一种输入缓冲器的结构示意图；
图2为本申请实施例中另外一种输入缓冲器的结构示意图；
图3为本申请实施例中第一比较单元的另外一种结构示意图；
图4为本申请实施例缓冲方法流程示意图。
具体实施方式
实施本申请实施例的任一技术方案必不一定需要同时达到以上的所有优点。
为了使本领域的人员更好地理解本申请实施例中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请实施例一部分实施例，而不是全部的实施例。基于本申请实施例中的实施例，本领域普通技术人员所获得的所有其他实施例，都应当属于本申请实施例保护的范围。
下面结合本申请实施例附图进一步说明本申请实施例具体实现。
图1为本申请实施例中一种输入缓冲器的结构示意图；如图1所示，所述输入缓冲器包括：MOS管(MP1、MP2、MP3、MN1、MN2、MN3)以及反相器。
其中，当输入input处于低电平状态时，此时MOS管MN3、MP1、MP2管导通，而MOS管MN1、MN2、MP3都截止；当输入input处于高电平状态时，MOS管MP3、MN1、MN2管导通，MOS管MP1、MP2、MN3都截止。
当输入input的逻辑电平高于阈值电压时，输入缓冲器输出的逻辑电平由低变为高；输入input的逻辑电平低于阈值电压时，输入缓冲器输出的逻辑电平由高变为低。由此可见，该输入缓冲器只能输出两种不同逻辑状态，要不为高电平(比如对应逻辑为1)，要不为低电平(比如对应逻辑为0)。
图2为本申请实施例中另外一种输入缓冲器的结构示意图；如图2所示，其包括：第一缓冲单元、第二缓冲单元，所述第一缓冲单元具体包括施密特缓冲器与两个反相器，所述第一缓冲单元可作为高位缓冲器。所述第二缓冲单元包括第一比较单元、第二比较单元以及逻辑单元，所述第一比较单元用于进行下拉电阻比较，所述第二比较单元用于进行上拉电阻比较，所述第二缓冲单元作为低位缓冲器。
具体地，本实施例中，所述第一缓冲单元进一步用于在其输入管脚接地或者通过电阻接电源时产生低电平的输出以进行高位输出；和/或，所述第一缓冲单元进一步用于在其输入管脚接电源或者通过电阻接地时产生高电平的输出以进行高位输出。
具体地，本实施例中，所述第二缓冲单元进一步用于在其输入管脚接地或者通过电阻接地时产生低电平的输出以进行低位输出；和/或，所述第二缓冲单元进一步用于在其输入管脚接电源或者通过电阻接电源时产生高电平的输出以进行低位输出。在结构上，第二缓冲器具体可以包括第一比较单元、第二比较单元以及逻辑单元，所述第一比较单元、第二比较单元均包括所述多个第二开关器件，所述多个第二开关器件相互进行开关动作配合并再与所述逻辑单元进行逻辑电平处理产生低电平或者高电平的输出以进行低位输出。
在图2实施例中，施密特缓冲器的结构如上述图1所示，不同的是，在上述图1施密特缓冲器的结构上增加了两个反相器即INV2、INV3，该第一缓冲单元的输出为out<1>，out<1>为高位输出。
在本申请实施例的启发下，推而广之，本领域普通技术人员在实现所述第一缓冲大单元的具体结构时，可以使得所述第一缓冲单元包括：多个第一开关器件以及三个反相器，所述多个第一开关器件相互进行开关动作配合并再与所述三个反相器进行逻辑电平处理产生低电平或者高电平的输出以进行高位输出。
第一比较单元至少包括：MOS管(M1、M2、M3、M4、M5)和电阻(R1、R2)、单端放大器P1。MOS管M1、MOS管M2的源极分别与电源VDD连接，MOS管M1的漏极与MOS管M3的漏极连接，MOS管M2的漏极与MOS管M4的漏极连接，MOS管M1的栅极与MOS管M2的栅极连接。MOS管M4的栅极与MOS管M5的栅极连接，MOS管M5的漏极通过一电流源与电源VDD连接，MOS管M4的源极通过电阻R1接地，MOS管M5的源极通过电阻R2接地。单端放大器P1的输入端连接在MOS管M1和MOS管M2的漏极之间，单端放大器P1的输出端连接到逻辑单元。
上述第一比较单元可相当于下拉电阻比较单元。
推而广之，在上述第一比较单元具体结构的启发下，本领域普通技术人员在其他实施例中实现上述第一比较单元的结构时，只要使得第一比较单元包括所述多个第二开关器件以及单向放大器，同时所述多个第二开关器件进行开关动作配合并与所述单向放大器进行协同工作以产生第一比较输出以将其传输至所述逻辑单元即可。
第二比较单元至少包括：MOS管(M6、M7、M8、M9、M10)和电阻(R3、R4)、单端放大器P2。MOS管M9、MOS管M10的源极分别与地连接，MOS管M9的漏极与MOS管M6的漏极连接，MOS管M10的漏极与MOS管M7的漏极连接，MOS管M9的栅极与MOS管M10的栅极连接。MOS管M7的栅极与MOS管M8的栅极连接，MOS管M8的漏极通过一电流源与地连接，MOS管M7的源极通过电阻R3与电源VDD连接，MOS管M8的源极通过电阻R3与电源VDD连接。单端放大器P2的输入端连接在MOS管M9和MOS管M10的漏极之间。
上述第二比较单元可相当于上拉电阻比较单元。
推而广之，在上述第二比较单元具体结构的启发下，本领域普通技术人员在其他实施例中实现上述第二比较单元的结构时，只要使得第二比较单元包括所述多个第二开关器件以及单向放大器，同时所述多个第二开关器件进行开关动作配合并与所述单向放大器进行协同工作以产生第二比较输出以将其经过反相处理后传输至所述逻辑单元即可。
第二缓冲单元还可以包括反相器INV4，所述反相器INV4与单端放大器P2的输出端连接，反相器INV4的输出端连接到逻辑单元。
逻辑单元包括：与非门I1、与非门I2、与非门I3。反相器INV3的输出端、单向放大器P1的输出端、单向放大器P2的输出端与与非门I1的输入端连接。单向放大器P1的输出端、反相器INV2的输出端、反相器INV4的输出端与与非门I2的输入端连接。与非门I1和与非门I2的输出端与与非门I3的输入端连接，与非门I3的输出端输出out<0>，out<0>为低位输出。
在上述逻辑单元具体结构的启发下，本领域普通技术人员在实现时，只要可使得所述逻辑单元包括多个与非门，同时所述多个与非门进行逻辑处理配合以产生低电平或者高电平的输出以进行低位输出。进一步地，所述逻辑单元具体可以包括第一与非门、第二与非门以及第三与非门，所述第一与非门的输入端与第一比较单元的输出端连接、与第一缓冲单元的输出端连接、与第二比较单元的输出端连接；第二与非门的输入端与所述第一缓冲单元中任一级的反相器的输出端连接、第一比较单元的输出端连接、反相后的第二比较输出连接。
在图2的电路结构中，IN表示输入管脚，该管脚相当于与晶体管(MP1、MP2、MN2、MN1)的栅极、晶体管(M3、M6)的源极连接。
上述输入缓冲器的工作原理解释如下：
(1)输入管脚IN接地，若图1中施密特输入缓冲器的阈值电压设置为电源VDD的一半，此时晶体管MP1、晶体管MP2、晶体管MN3导通，Vo为高电平，因此，经过反相器INV1、反相器INV2以及反相器INV3处理后，out<1>为低电平。
由于输入管脚IN接地，所以晶体管M3的源极直接接地，由于此时晶体管M1、晶体管M2、晶体管M4、晶体管M5导通，另外，为了使得流过晶体管M1和晶体管M2的电流相等，设置了晶体管M4和晶体管M5的宽长比相等，电阻R1和R2阻值相等，又有M1和M2的宽长比相等，根据晶体管的电流如下计算公式：
上述公式中，u表示沟道中载流子的迁移率，Cox表示单位面积的栅氧化层电容，γ表示沟道长度调制因子，VGS表示栅-源电压，VTH表示阈值电压，VDS表示漏-源电压，
表示晶体管的宽长比。
由于晶体管M3和晶体管M4的栅-源电压和流过的电流值相同，参照上述公式(1)，即流过晶体管M3的电流I与流过晶体管M4的I相等，同时由于晶体管M3的源极电压大于0，栅-源电压大于栅-源电压，晶体管M3的漏-源电压VDS小于晶体管M4的漏-源电压VDS，因此，第一比较单元的输出COMP1为低电平。
由于输入管脚IN接地，所以晶体管M6的源极直接接地，晶体管M6和晶体管M9截止，而晶体管M7、晶体管M8、晶体管M10导通，因此，第二比较单元的输出COMP2为低电平。
因此，与非门I1的输出为高电平，与非门I2的输出为高电平，进一步，与非门I3的输出为低电平，即out<0>为低电平。
在本实施例中通过上述参数的设置使得流过晶体管的电流相等，即流过不同晶体管的电流成1:1，但是，在其他实施例中，也可以使得不同晶体管的电流成其他比例关系，根据该比例关系去确定第一比较单元输出的电平高低。
(2)输入管脚IN通过电阻接地，若图1中施密特输入缓冲器的阈值电压设置为电源VDD的一半，此时晶体管MN1、晶体管MN2、晶体管MP3导通，Vo为高电平，因此，经过反相器INV1、反相器INV2以及反相器INV3处理后，out<1>为低电平。
输入管脚IN通过电阻接地，比如当输入管脚IN连接的电阻值大于R1或者R2，此时由于晶体管M3的栅-源电压VGS小于晶体管M4的栅-源电压VGS，而由于晶体管M3和晶体管M4的流过的电流值相同，因此再参照上述公式(1)得出晶体管M3的VDS大于晶体管M4的漏-源电压VDS，因此，第一比较单元的输出COMP1为高电平。
而此时对于第二比较单元来说，晶体管M6和晶体管M9截止，而晶体管M7、晶体管M8、晶体管M10导通，因此，第二比较单元的输出COMP2为低电平。
因此，与非门I1的输出为高电平，与非门I2的输出为高电平，进一步，与非门I3的输出为低电平，即out<0>为低电平。
(2)输入管脚IN通过电阻接电源，若图1中施密特输入缓冲器的阈值电压设置为电源VDD的一半，晶体管MN1、晶体管MN2、晶体管MP3导通，Vo输出为低电平，out<1>为高电平。
输入管脚IN通过电阻接电源，比如当输入管脚IN连接的电阻值大于R1或者R2，此时由于晶体管M3的栅-源电压VGS大于晶体管M4的栅-源电压VGS，而由于晶体管M3和晶体管M4的流过的电流值相同，因此再参照上述公式(1)得出晶体管M3的VDS小于晶体管M4的漏-源电压VDS，因此，第一比较单元的输出COMP1为低电平。
而此时对于第二比较单元来说，晶体管M6和晶体管M9导通，而晶体管M7、晶体管M8、晶体管M10导通，因此，第二比较单元的输出COMP2为高电平。
因此，与非门I1的输出为高电平，与非门I2的输出为低电平，进一步，与非门I3的输出为高电平，即out<0>为高电平。
(4)输入管脚IN接电源，晶体管MN1、晶体管MN2、晶体管MP3导通，Vo输出为低电平，out<1>为高电平。
由于输入管脚IN接电源，所以晶体管M1、晶体管M3截止，而晶体管M2、晶体管M4、晶体管M5导通，第一比较单元的输出COMP1为低电平。
由于输入管脚IN接电源，所以晶体管M6、晶体管M9截止，而晶体管M7、晶体管M8、晶体管M10导通，第二比较单元的输出COMP2为低电平。
反相器I1的输出为高电平，反相器I2的输出为低电平，因此，反相器I3的输出为高电平，即out<0>为高电平。
由此可见，上述四种情况下的缓冲器的输出out<1:0>与输入管脚的输入关系为表一，不同的逻辑状态可以设置模式MODEM。需要说明的是，下述表一中，阻值大于R1或者R2，是基于上述晶体管的宽长比为1:1的关系，而当上述晶体管的宽长比不为1:1的关系时，下述表一中阻值并非大于R1或者R2，在具体实现时，基本的原则是可以根据上述晶体管的宽长比关系调整阻值与R1或者R2的关系。
表一
图3为本申请实施例中第一比较单元的另外一种结构示意图；如图3所示，其基于电压比较原理，或又具体称之为电压比较器，其包括2个电流源、参考电阻Ref以及差分放大器，其中一个电流源连接到差分放大器的正相端，差分放大器的正相端同时作为上述输入管脚IN，另外一个电流源与参考电阻连接并连接到差分放大器的反相端，其详细控制原理可以参照上述第一比较单元的工作原理以及差分放大器的基本原理进行解释，在此不再赘述。
另外，第二比较单元也可以基于上述图3中的结构，详细不再赘述。
需要说明的是，在具体实施时，第一比较单元和第二比较单元其中之一采用上述图2中的结构，剩余的另外一个比较单元可以采用上述图3的结构。
图4为本申请实施例缓冲方法流程示意图；如图4所示，其包括如下步骤：
S401、第一缓冲单元包括的多个第一开关器件进行开、关动作配合以进行高位输出；
可选地，在本实施例中，第一缓冲单元包括的多个第一开关器件进行开、关动作配合以进行高位输出包括：所述第一缓冲单元在其输入管脚接地或者通过电阻接电源时产生低电平的输出以进行高位输出；和/或，所述第一缓冲单元在其输入管脚接电源或者通过电阻接地时产生高电平的输出以进行高位输出。
可选地，在本实施例中，第一缓冲单元包括的多个第一开关器件进行开、关动作配合以进行高位输出包括：所述第一缓冲单元的多个第一开关器件相互进行开关动作配合并再与所述第一缓冲单元包括的三个反相器进行逻辑电平处理产生低电平或者高电平的输出以进行高位输出。
所述第一缓冲单元的具体示例性结构可参见上述图1或者图2。
本实施例中，在步骤S401中还可以包括：所述第一比较单元包括的所述多个第二开关器件进行开关动作配合并与所述第一比较单元包括的单向放大器进行协同工作以产生第一比较输出，以将其传输至所述逻辑单元。
S402、第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出。
可选地，在本实施例中，第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出包括：所述第二缓冲单元在其输入管脚接地或者通过电阻接地时产生低电平的输出以进行低位输出；和/或，所述第二缓冲单元在其输入管脚接电源或者通过电阻接电源时产生高电平的输出以进行低位输出。
可选地，在本实施例中，第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出包括：所述第二缓冲器包括的第一比较单元、第二比较单元中的所述多个第二开关器件相互进行开关动作配合并再与所述第二缓冲器包括的逻辑单元进行逻辑电平处理产生低电平或者高电平的输出以进行低位输出。
进一步地，在步骤S402中第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出包括：所述逻辑单元包括的多个与非门进行逻辑处理配合以产生低电平或者高电平的输出以进行低位输出。
所述第二缓冲单元的具体示例性结构可参见上述图2。
本实施例中，步骤S402中还可以包括：所述第二比较单元包括的所述多个第二开关器件进行开关动作配合并与所述第二比较单元包括的单向放大器进行协同工作以产生第二比较输出，以将其经过反相处理后传输至所述逻辑单元。
本申请实施例上述技术方方案中，由于所述第一缓冲单元用于进行高位输出，所述第二缓冲单元用于进行低位输出；所述第一缓冲单元包括多个第一开关器件，所述多个第一开关器件进行开、关动作配合以进行高位输出；所述第二缓冲单元包括多个第二开关器件，所述多个第二开关器件进行开、关动作配合以进行低位输出，当应用于得到多种逻辑状态时配置的输入管脚较少，从而可以满足管脚资源比较紧张的情形，比如使用一个输入管脚即可输出四个逻辑状态。
上述实施例中的缓冲器根据应用场景需求还可以进行组合使用，从而尽可能使用较少的输入管脚从而得到尽可能多的逻辑状态。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，所述计算机可读记录介质包括用于以计算机(例如计算机)可读的形式存储或传送信息的任何机制。例如，机器可读介质包括只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光存储介质、闪速存储介质、电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)等，该计算机软件产品包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本申请实施例的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
本领域的技术人员应明白，本申请实施例的实施例可提供为方法、装置(设备)、或计算机程序产品。因此，本申请实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请实施例是参照根据本申请实施例的方法、装置(设备)和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
Claims (16)
1.一种缓冲器，其特征在于，包括：第一缓冲单元、第二缓冲单元，所述第一缓冲单元用于进行高位输出，所述第二缓冲单元用于进行低位输出；所述第一缓冲单元包括多个第一开关器件，所述多个第一开关器件进行开、关动作配合以进行高位输出；所述第二缓冲单元包括多个第二开关器件，所述多个第二开关器件进行开、关动作配合以进行低位输出；
其中，所述第二缓冲单元包括第一比较单元、第二比较单元以及逻辑单元，所述第一比较单元、第二比较单元均包括所述多个第二开关器件，所述多个第二开关器件相互进行开关动作配合并再与所述逻辑单元进行逻辑电平处理产生低电平或者高电平的输出以进行低位输出；
所述第一比较单元至少包括：MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、电阻R1、电阻R2、单向放大器P1；所述MOS管M1、所述MOS管M2的源极分别与电源VDD连接，所述MOS管M1的漏极与所述MOS管M3的漏极连接，所述MOS管M3的源极通过输入管脚IN接地，所述MOS管M3的栅极与所述MOS管M4的栅极连接，所述MOS管M2的漏极与所述MOS管M4的漏极连接，所述MOS管M1的栅极与所述MOS管M2的栅极连接；所述MOS管M4的栅极与所述MOS管M5的栅极连接，所述MOS管M5的漏极通过一电流源与所述电源VDD连接，所述MOS管M4的源极通过所述电阻R1接地，所述MOS管M5的源极通过所述电阻R2接地；所述单向放大器P1的输入端连接在所述MOS管M1和所述MOS管M2的漏极之间，所述单向放大器P1的输出端连接到所述逻辑单元；
所述MOS管M4和所述MOS管M5的宽长比相等，所述电阻R1和所述电阻R2阻值相等，所述MOS管M1和所述MOS管M2的宽长比相等，流经任意MOS管中的电流的计算公式：
其中，u表示沟道中载流子的迁移率，Cox表示单位面积的栅氧化层电容，γ表示沟道长度调制因子，VGS表示栅-源电压，VTH表示阈值电压，VDS表示漏-源电压，
表示晶体管的宽长比。
2.根据权利要求1所述的缓冲器，其特征在于，所述第一缓冲单元进一步用于在其输入管脚接地或者通过电阻接电源时产生低电平的输出以进行高位输出；和/或，所述第一缓冲单元进一步用于在其输入管脚接电源或者通过电阻接地时产生高电平的输出以进行高位输出。
3.根据权利要求1所述的缓冲器，其特征在于，所述第一缓冲单元包括：多个第一开关器件以及三个反相器，所述多个第一开关器件相互进行开关动作配合并再与所述三个反相器进行逻辑电平处理产生低电平或者高电平的输出以进行高位输出。
4.根据权利要求1所述的缓冲器，其特征在于，所述第二缓冲单元进一步用于在其输入管脚接地或者通过电阻接地时产生低电平的输出以进行低位输出；和/或，所述第二缓冲单元进一步用于在其输入管脚接电源或者通过电阻接电源时产生高电平的输出以进行低位输出。
5.根据权利要求1所述的缓冲器，其特征在于，所述第一比较单元包括所述多个第二开关器件以及单向放大器，所述多个第二开关器件进行开关动作配合并与所述单向放大器进行协同工作以产生第一比较输出，以将其传输至所述逻辑单元。
6.根据权利要求1所述的缓冲器，其特征在于，所述第二比较单元包括所述多个第二开关器件以及单向放大器，所述多个第二开关器件进行开关动作配合并与所述单向放大器进行协同工作以产生第二比较输出，以将其经过反相处理后传输至所述逻辑单元。
7.根据权利要求1所述的缓冲器，其特征在于，所述逻辑单元包括多个与非门，所述多个与非门进行逻辑处理配合以产生低电平或者高电平的输出以进行低位输出。
8.根据权利要求7所述的缓冲器，其特征在于，所述逻辑单元包括第一与非门、第二与非门以及第三与非门，所述第一与非门的输入端与第一比较单元的输出端连接、与第一缓冲单元的输出端连接、与第二比较单元的输出端连接；第二与非门的输入端与所述第一缓冲单元中任一级的反相器的输出端连接、第一比较单元的输出端连接、反相后的第二比较输出连接。
9.根据权利要求1所述的缓冲器，其特征在于，所述第一比较单元、第二比较单元中任一包括：电流源、参考电阻以及差分放大器，其中一个电流源连接到差分放大器的正相端，差分放大器的正相端同时作为输入管脚，另外一个电流源与参考电阻连接并连接到差分放大器的反相端。
10.一种缓冲方法，其特征在于，包括：
第一缓冲单元包括的多个第一开关器件进行开、关动作配合以进行高位输出；
第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出；
其中，所述第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出包括：所述第二缓冲单元包括的第一比较单元、第二比较单元中的所述多个第二开关器件相互进行开关动作配合并再与所述第二缓冲单元包括的逻辑单元进行逻辑电平处理产生低电平或者高电平的输出以进行低位输出；
所述第一比较单元至少包括：MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、电阻R1、电阻R2、单向放大器P1；所述MOS管M1、所述MOS管M2的源极分别与电源VDD连接，所述MOS管M1的漏极与所述MOS管M3的漏极连接，所述MOS管M3的源极通过输入管脚IN接地，所述MOS管M3的栅极与所述MOS管M4的栅极连接，所述MOS管M2的漏极与所述MOS管M4的漏极连接，所述MOS管M1的栅极与所述MOS管M2的栅极连接；所述MOS管M4的栅极与所述MOS管M5的栅极连接，所述MOS管M5的漏极通过一电流源与所述电源VDD连接，所述MOS管M4的源极通过所述电阻R1接地，所述MOS管M5的源极通过所述电阻R2接地；所述单向放大器P1的输入端连接在所述MOS管M1和所述MOS管M2的漏极之间，所述单向放大器P1的输出端连接到逻辑单元；
所述MOS管M4和所述MOS管M5的宽长比相等，MOS管电阻R1和MOS管电阻R2阻值相等，所述MOS管M1和所述MOS管M2的宽长比相等，流经任意MOS管中的电流的计算公式：
其中，u表示沟道中载流子的迁移率，Cox表示单位面积的栅氧化层电容，Υ表示沟道长度调制因子，VGS表示栅-源电压，VTH表示阈值电压，VDS表示漏-源电压，
表示晶体管的宽长比。
11.根据权利要求10所述的方法，其特征在于，第一缓冲单元包括的多个第一开关器件进行开、关动作配合以进行高位输出包括：所述第一缓冲单元在其输入管脚接地或者通过电阻接电源时产生低电平的输出以进行高位输出；和/或，所述第一缓冲单元在其输入管脚接电源或者通过电阻接地时产生高电平的输出以进行高位输出。
12.根据权利要求10所述的方法，其特征在于，第一缓冲单元包括的多个第一开关器件进行开、关动作配合以进行高位输出包括：所述第一缓冲单元的多个第一开关器件相互进行开关动作配合并再与所述第一缓冲单元包括的三个反相器进行逻辑电平处理产生低电平或者高电平的输出以进行高位输出。
13.根据权利要求10所述的方法，其特征在于，第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出包括：所述第二缓冲单元在其输入管脚接地或者通过电阻接地时产生低电平的输出以进行低位输出；和/或，所述第二缓冲单元在其输入管脚接电源或者通过电阻接电源时产生高电平的输出以进行低位输出。
14.根据权利要求10所述的方法，其特征在于，还包括：所述第一比较单元包括的所述多个第二开关器件进行开关动作配合并与所述第一比较单元包括的单向放大器进行协同工作以产生第一比较输出，以将其传输至所述逻辑单元。
15.根据权利要求10所述的方法，其特征在于，还包括：所述第二比较单元包括的所述多个第二开关器件进行开关动作配合并与所述第二比较单元包括的单向放大器进行协同工作以产生第二比较输出，以将其经过反相处理后传输至所述逻辑单元。
16.根据权利要求10所述的方法，其特征在于，第二缓冲单元包括的多个第二开关器件进行开、关动作配合以进行低位输出包括：所述逻辑单元包括的多个与非门进行逻辑处理配合以产生低电平或者高电平的输出以进行低位输出。
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