JP2007514365A - 回路素子 - Google Patents

Abstract

Ｎ対の相補的なトランジスタを備える回路素子である。トランジスタは、トランジスタ対をサブ閾値で動作させるべく、比較的高い電圧レベル（Ｖ_DD）および比較的低い電圧レベル（Ｖ_SS）に接続される。Ｎ個の入力端子（Ｘ₁、Ｘ₂、．．．Ｘ_N）はトランジスタの各対に接続される。制御端子（ＢＰ、ＢＮ）はトランジスタの入力ノードを制御すべく接続される。回路素子は、最小のトランジスタ数および最小の配線量によって、異なる論理機能間で機能を再構成し得る。

Description

本発明は、請求項１の導入部に記載の回路素子に関する。回路素子の消費電力は比較的小さく、したがって、回路素子は、宇宙工学、生体インプラント、ニューロモーフィック(ｎｅｕｒｏｍｏｒｐｈｉｃ)エレクトロニクス等の特殊分野のように特に超低消費電力の用途全般に適している。しかしながら、回路素子の用途は特殊分野に限定されるものではない。

制御システム、通信システム、計測システムなどでのデータの処理や計算においては、デジタルシステムが各種目的で用いられる。デジタル回路は、通常はバイナリ、すなわち２値のみを用いる離散（ｄｉｓｃｒｅｅｔ）信号を利用する。離散信号を利用する利点として、エラーに対する信頼性が高く、回路の正確性が保証される点が挙げられる。

アナログシステムは、ある範囲内において連続的に変化するアナログ信号を利用する。このため、アナログシステムはデジタルシステムと比べてエラーに弱い。

通常、デジタルシステムは、算術（演算）機能（例えば、加算、減算、除算）と論理（演算）機能（例えばＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＮＯＴ）とを実行する中央処理装置（ＣＰＵ）を備える。算術（演算）機能および論理（演算）機能は、相互に接続され多数の論理深度を有するネットワークを形成する、多数の論理ゲート又は回路素子等により実行される。通常、論理回路素子は１つ以上の入力および１つの出力を含む。入力の数は回路素子の「ファンイン（ｆａｎ−ｉｎ）」として表わされる。通常、ＡＮＤは２つの入力を伴う論理（演算）機能ＡＮＤを表し、ＡＮＤ３は３つの入力を伴う論理（演算）機能ＡＮＤを表す。「’」は反転を表す。

回路の設計に当たっては、その用途で求められるものについて特に考慮を行う必要がある。回路素子は、このような要求に応じて選択される、異なるタイプのトランジスタ、コンデンサ、抵抗等を含む。

ＣＭＯＳトランジスタは４つのノードすなわち電極である、ソース、ドレイン、ゲート、ウェルを備えたデバイスである。ＣＭＯＳトランジスタには、２つのタイプのトランジスタ、すなわちｐチャネルＭＯＳＦＥＴトランジスタおよびｎチャネルＭＯＳＦＥＴトランジスタが存在する。このようなトランジスタのほとんどの用途で、ウェルはソースに接続される。

処理装置の開発では、スピードに重点的に焦点が当てられる。処理装置の高速化に伴い電力要求が高まり動作温度が上昇する。処理装置は、例えば、バッテリ容量の関係から消費電力をあまり大きくできないラップトップコンピュータで使用される。

他の用途において、消費電力はスピードよりもはるかに重要である。このことは、宇宙工学、生体インプラントのユニット、ニューロモーフィックエレクトロニクス、ナノテクノロジ等に当てはまる。ニューラルネットワークのモデリングやシミュレートを行う電気回路などのニューロモーフィックエレクトロニクスでは、回路の入力および出力においてデジタル信号およびアナログ信号が併用されることが多い。

電気回路の動作電圧を低減し、これにより、トランジスタをいわゆるサブ閾値もしくは弱反転で動作させることが知られている。非特許文献１に、サブ閾値もしくは弱反転の領域で動作させることで消費電力を大幅に低減できることが記載されている。しかしながら、標準的な動作領域と比較して回路速度が低下するという弊害がある。

閾値論理は２つ以上の値を有する離散信号を利用する。例えば、３値論理は出力に３つの値を用い、４値論理は４つの値を用いる。閾値論理において、出力信号がバイナリすなわち論理０又は１であり、入力信号が複数の離散レベルであってもよい。

下記式により、一連の入力ｘ₁乃至ｘ_nの重み付き合計の符号(sign)ｆが与えられる。

式中、(_iは入力ｘ_iの重み、(は閾値、ｎは入力の数すなわちファンインである。これについては非特許文献２に記述がある。

閾値論理を利用した回路素子では、トランジスタの数および配線の量を低減できることが知られている。その結果、チップ領域が減少し、製造コストが抑制される。

非特許文献２では、閾値論理分野の技術的発展を歴史的観点から概観している。非特許文献２は、６つのトランジスタにより構成される多数派（ｍａｊｏｒｉｔｙ）−少数派（ｍｉｎｏｒｉｔｙ）回路素子を開示する特許文献１に言及している。当該回路素子は論理ＮＯＲ２もしくは論理ＮＡＮＤ２回路素子として機能する。この回路の欠点として、出力前に信号を増幅するためのインバータを必要とする点が挙げられる。
米国特許第３７１５６０３号明細書 ソーエルマン（Ｓｏｅｌｅｍａｎ Ｈ）、ロイ（Ｒｏｙ Ｋ）、ポール（Ｐａｕｌ Ｂ）、「ロバスト超低電力サブ閾値ＤＴＭＯＳロジック（Ｒｏｂｕｓｔ Ｕｌｔｒａ-Ｌｏｗ Ｐｏｗｅｒ Ｓｕｂ-ｔｈｒｅｓｈｏｌｄ ＤＴＭＯＳ Ｌｏｇｉｃ）」、ＩＳＬＰＥＤ２０００、イタリア ベイウ（Ｂｅｉｕ）、ヴァレリウ（Ｖａｌｅｒｉｕ）他、「閾値論理のＶＬＳＩ実装−概観（ＶＬＳＩ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎｓ ｏｆ Ｔｈｒｅｓｈｏｌｄ Ｌｏｇｉｃ - Ａ Ｃｏｍｐｒｅｈｅｎｓｉｖｅ Ｓｕｒｖｅｙ）」、ニューラルネットワークに関するＩＥＥＥトランザクション（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ ｎｅｕｒａｌ ｎｅｔｗｏｒｋｓ）、２００３年９月、第１４巻、第５号

本発明の主な目的は超低消費電力の論理回路素子を提供することにある。回路素子のトランジスタ数および配線量は極めて少ない。

別の目的は、回路素子の機能をリアルタイムで再構成することにある。

本発明は請求項１の特徴部分に示される。本発明の別の態様は請求項５の特徴部分に示される。更に別の実施形態は従属請求項に記載される。

下記の実施形態例ではＭＯＳトランジスタを使用している。しかしながら、本発明はＭＯＳトランジスタを使用することに限定されない。一般的なトランジスタユニットを使用してもよい。トランジスタユニットとは、ノードに電圧および／又は電流を印加することで、当該ユニットにおける別のノード間の電流および／又は電圧特性を制御し得る任意のデバイスを意味する。本発明の回路素子では、トランジスタユニットは少なくとも４つのノードを有する。このようなユニットとして、例えば、ドレインノード、ソースノード、ゲートノード、ウェルノードを備えたＭＯＳ-トランジスタが挙げられる。

以下、添付図面を参照しながら本発明を説明する。

図１は本発明の一実施形態を示す。ここでは回路素子はＮ（＝３）対のトランジスタを含む。ＮはＮ＝２以上の数値をとることができる。入力端子毎に１対のトランジスタが設けられており、したがって、Ｎは入力端子数をも表している。デジタル出力信号が用いられる場合、回路素子に遅延が発生するため入力端子数は制限される。

トランジスタの各対はＮＭＯＳトランジスタＭＮおよびＰＭＯＳトランジスタＭＰからなる。第一のトランジスタ対はＮＭＯＳトランジスタＭＮ₁およびＰＭＯＳトランジスタＭＰ₁を有し、第二のトランジスタ対はＮＭＯＳトランジスタＭＮ₂およびＰＭＯＳトランジスタＭＰ₂を有し、第三のトランジスタ対はＮＭＯＳトランジスタＭＮ₃およびＰＭＯＳトランジスタＭＰ₃を有する。本実施形態において、トランジスタはソース、ドレイン、ゲート、ウェルの４つのノードすなわち電極を備えたデバイスである。ＮＭＯＳトランジスタＭＮのドレインノードはＰＭＯＳトランジスタＭＰのドレインノードに接続される。更に第一のトランジスタ対のドレイン端子は第二のトランジスタ対のドレイン端子に接続され、第二のトランジスタ対のドレイン端子は第三のトランジスタ対のドレイン端子に接続される。

ＮＭＯＳトランジスタのソースノードは、通常は接地すなわち０Ｖである比較的に低い電圧レベルＶ_SSに接続される。ＰＭＯＳトランジスタのソースノードは比較的に高い電圧レベルＶ_DDに接続される。今日の標準的なＣＭＯＳ集積回路の多くにおける供給電圧は３．３Ｖである。従って、トランジスタがサブ閾値もしくは弱反転で動作するよう、電圧レベルＶ_DDは通常１Ｖ未満である。

更に、回路素子はＮ（＝３）の入力端子Ｘ₁、Ｘ₂、Ｘ₃を備える。入力端子Ｘ₁はＰＭＯＳトランジスタＭＰ₁のゲートノードおよびＮＭＯＳトランジスタＭＮ₁のゲートノードの両方に接続され、入力端子Ｘ₂はＰＭＯＳトランジスタＭＰ₂のゲートノードおよびＮＭＯＳトランジスタＭＮ₂のゲートノードに接続され、入力端子Ｘ₃は同様にＰＭＯＳトランジスタＭＰ₃のゲートノードおよびＮＭＯＳトランジスタＭＮ₃のゲートノードの両方に接続される。

更に、回路素子は、ＰＭＯＳトランジスタＭＰ₃のドレインノードおよびＮＭＯＳトランジスタＭＮ₃のドレイン端子に接続された出力端子ＣＮを備える。当然ながら、出力端子ＣＮは任意のトランジスタ対のドレインノードに接続されてもよい。

更に、回路素子は、ＮＭＯＳトランジスタＭＮ₁、ＭＮ₂、ＭＮ₃の各ウェルノードに接続された制御端子ＢＮ、およびＰＭＯＳトランジスタＭＰ₁、ＭＰ₂、ＭＰ₃の各ウェルノードに接続された制御端子ＢＰを備える。

この回路素子はある領域に用途を有する。そのうちのいくつかを以下の例によって詳述する。

例１：論理ＮＡＮＤ３、ＮＯＲ３あるいはＣＡＲＲＹ'としての回路素子
以下、図１を参照しながら例１を説明する。この例では、端子Ｖ_SSおよびＢＮにおける電圧レベルは０Ｖであり、端子Ｖ_DDにおける電圧は０．７Ｖである。このことから、トランジスタがサブ閾値領域で動作していることがわかる。制御端子ＢＰの電圧レベルを変更することで、出力端子ＣＮの電圧レベルは入力端子Ｘ₁、Ｘ₂、Ｘ₃上の異なる論理電圧レベルについてシミュレートされる。

この例では、端子Ｖ_SSおよびＢＮはいずれも０Ｖであるため、制御端子ＢＮについては省くことができる。論理機能をＢＰにより制御せずに、端子ＢＰを省き、回路をＢＮにより制御してもよい。この場合、ＰＭＯＳトランジスタのウェルノードは、通常ソースノードに接続される。短絡された制御端子ＢＮおよびＢＰにより回路を制御することも想定されよう。また、回路機能を制御する目的で端子ＢＮおよびＢＰを同時に使用してもよい。

これらのシミュレーションはコンピュータプログラムＡｉｍＳｐｉｃｅ上で実行される。シミュレーション結果を図３、図４、図５に示すようにグラフ形式で表示するために、結果はコンピュータプログラムＭａｔＬａｂに供給される。

図３において、制御端子ＢＰの電圧レベルは０．２Ｖである。シミュレーション結果を下表に論理値として表示する。

表からわかるように、全ての入力端子が論理値１を有するときのみ出力端子は論理値０を有する。これはＮＡＮＤ機能に相当する。

図４において、制御端子ＢＰの電圧レベルは０．７Ｖである。シミュレーション結果を下表に論理値として表示する。

図２よりわかるように、出力端子は、全ての入力端子が論理値０を有するときのみ論理値１を有する。これはＮＯＲ機能に相当する。

図５において、制御端子ＢＰの電圧レベルは０．３４２Ｖである。シミュレーション結果を下表に論理値として表示する。

表３から、論理値１を有する入力が存在しない、あるいは１つしかない場合、出力端子は論理値１を有することがわかる。２つ又は３つの入力端子が論理値１を有する場合、出力端子は論理値０を有する。これはＣＡＲＲＹ'機能に相当する。

ゆえに、本実施形態において、６つのトランジスタのみを使用することによって、制御端子ＢＰ上の信号に応じて論理ＮＡＮＤ３、論理ＮＯＲ３、ＣＡＲＲＹ'の間でリアルタイムに再構成を行うことが可能な回路素子が得られる。当然ながら、制御端子ＢＰは別個の制御回路を必要とするが、トランジスタ総数を実質的に減らすべく、単一チップ上で多数の回路素子を同一の制御回路により同時に制御することができる。

例２：全加算器としての回路素子
図２を参照しながら以下の例を説明する。上述した２つの回路素子を、後述の如く直列に接続することにより全加算器が構成される。入力端子ｘ₁、ｘ₂、ｘ₃、比較的に低い電圧レベルＶ_SS用端子、比較的に高い電圧レベルＶ_DD用端子、並びに両回路素子の制御端子ＢＮは、全て既述の方法で接続される。回路素子は、第一の回路素子の出力端子ＣＮが第二の回路素子の制御端子ＢＰに接続されるよう、直列に接続される。第一の回路素子はトランジスタ対ＭＰ_1-3、ＭＮ_1-3を有し、一方第二の回路素子はトランジスタ対ＭＰ_4-6、ＭＮ_4-6を有する。

第一の回路素子の制御端子ＢＰは上述のものと同様である。第二の回路素子の出力端子ＳＮは、（第一の回路素子の）出力端子ＣＮをＭＰ₃およびＭＮ₃のドレインノードに接続したのと同様の方法にて、ＰＭＯＳトランジスタＭＰ₆のドレインノードおよびＮＭＯＳトランジスタＭＮ₆のドレインノードに接続される。

本発明の全加算器は２つのトランジスタ対を追加して構成される。第一の回路素子の出力端子ＣＮは、ＰＭＯＳトランジスタＭＰ₇のゲートノードおよびＮＭＯＳトランジスタＭＮ₇のゲートノードの両方に接続される。更に、第二の回路素子の出力端子ＳＮはＰＭＯＳトランジスタＭＰ₈のゲートノードおよびＮＭＯＳトランジスタＭＮ₈のゲートノードの両方に接続される。これら４つのトランジスタに対する電圧供給は電圧端子Ｖ_SSおよびＶ_DDにより行われ、既述の如く、制御端子ＢＮはＮＭＯＳトランジスタＭＮ₇およびＭＮ₈の各ウェルノードに接続され、制御端子ＢＰはＰＭＯＳトランジスタＭＰ₇およびＭＰ₈の各ウェルノードに接続される。

出力端子Ｃはトランジスタ対ＭＰ₇およびＭＮ₇の各ドレイン端子に接続され、出力端子Ｓはトランジスタ対ＭＰ₈およびＭＮ₈の各ドレイン端子に接続される。

図２および図６を参照しながら本発明の全加算器の作用を説明する。図６の上から３つのグラフには、電圧レベルＶ（Ｘ₁）、Ｖ（Ｘ₂）、Ｖ（Ｘ₃）が時間の関数として示されている。電圧レベルＶ（Ｘ₁）、Ｖ（Ｘ₂）、Ｖ（Ｘ₃）の変化の結果として、上から４つ目のグラフでは、電圧レベルＶ（ＣＮ）およびＶ（Ｃ）が時間の関数として示され、一番下のグラフには、電圧レベルＶ（ＳＮ）、Ｖ（ＢＰ）、Ｖ（ＶＳ）が時間の関数として示されている。

この例では、Ｖ_DDは０．６Ｖであり、Ｖ_SSは０Ｖである。すなわち（ここでは）トランジスタがサブ閾値領域で作用していることを表している。論理０は、電圧レベルが０〜０．２５Ｖの範囲にあることにより表され、論理１は、電圧レベルが０．３〜０．６Ｖの範囲にあることにより表される。制御端子ＢＮのレベルは０Ｖ、図６の一番下のグラフに示されるように、制御端子ＢＰの電圧レベルは０．３Ｖである。

図６のシミュレーション結果を下表に示す。

この回路の全てのトランジスタ対は同様である。従って入力信号のいずれがローであるかハイであるかは問題ではない。表よりわかるように、入力端子が全て論理０である場合、出力端子Ｓにより表される合計と、出力端子Ｃで表される桁上げ（ｃａｒｒｙ）はいずれも０である。１つの入力端子が論理１である場合、Ｓは１、Ｃは０である。２つの入力端子が１である場合、Ｓは０、Ｃは１である。入力端子が全て１である場合、ＳおよびＣはいずれも１である。これにより全加算器機能が発揮される。

全加算器機能用に構成した場合、入力の１つを０又は１に固定することで、ＮＡＮＤ２およびＮＯＲ２が得られ、全ての入力を短絡させることで、例２の第一の回路素子を用いてＩＮＶＥＲＴ（反転）が行われることは当業者に知られている。この信号はＣＡＲＲＹ'端子に与えられる。同時にＣＡＲＲＹ端子はＯＲ２、ＡＮＤ２、ＢＵＦＦＥＲ機能をそれぞれ与える。

上記例より、本発明の回路素子（図１参照）は、単体でも組み合わせによっても、多様な分野に用途を有することがわかる。サブ閾値領域で動作するトランジスタはトランジスタ毎の消費電力が極めて小さいことが知られている。この回路素子を用いれば、一定範囲の分野に用途をもつ回路が構成される。回路素子は極めて少ない数のトランジスタで構成され、消費電力を低減できる。また、この回路素子では配線量を極めて少なくできる。この結果、回路が必要とするチップ領域が小さくなり、生産誤差率が低下する。更に、再構成可能な回路素子、すなわち異なる論理機能間で所望により機能を再構成し得る回路素子が得られる。これにより、このような回路素子を含む大型で複雑なチップのチップ領域を全体的に低減できる。

上記例では、入力端子は２つの論理値、０又は１を有することが示された。式[１]で示されるように、入力端子上へのより多くの離散レベルでこの回路を使用することも可能である。

当業者は、特許請求の範囲内で本発明に各種変更を加えることができよう。

本発明の回路素子の一実施形態の回路図を示す。 全加算器として使用される一実施形態の回路図を示す。 回路素子のＡｉｍＳｐｉｃｅシミュレーション結果を示す（図中水平軸は時間を、垂直軸は電圧（単位Ｖ）を示す）。 回路素子のＡｉｍＳｐｉｃｅシミュレーション結果を示す（図中水平軸は時間を、垂直軸は電圧（単位Ｖ）を示す）。 回路素子のＡｉｍＳｐｉｃｅシミュレーション結果を示す（図中水平軸は時間を、垂直軸は電圧（単位Ｖ）を示す）。 回路素子／全加算器のＥＬＤＯシミュレーション結果を示す。

Claims (5)

1. Ｎ対のトランジスタユニットと、
   Ｎ個の入力端子（Ｘ₁、Ｘ₂、．．．Ｘ_N）と、
   出力端子（ＣＮ）と、
   制御端子（ＢＰ）および制御端子（ＢＮ）の少なくとも一方と、
   を備える回路素子であって、
   Ｎは整数であり、
   前記Ｎ対のトランジスタユニットの各対は、少なくとも４つのノードを含む第一の相補的なトランジスタユニット（ＭＰ）および第二の相補的なトランジスタユニット（ＭＮ）を有し、
   前記第一のトランジスタユニットは、
   比較的高い電圧レベル（Ｖ_DD）に接続される第一のノードと、
   相補的なトランジスタユニットの第二のノードに接続される第二のノードと、
   前記第一のノードおよび第二のノードを通る電流、および、該第一のノードおよび第二のノードにわたって印加される電圧を制御する入力ノードと、
   前記トランジスタユニットの電流／電圧特性を制御する制御入力ノードと、
   を備え、
   前記第二のトランジスタユニットは、
   比較的低い電圧レベル（Ｖ_SS）に接続される第一のノードと、
   相補的なトランジスタユニットの第二のノードに接続される第二のノードと、
   前記第一のノードおよび第二のノードを通る電流、および、該第一のノードおよび第二のノードにわたって印加される電圧を制御する入力ノードと、
   前記トランジスタユニットの電流／電圧特性を制御する制御入力ノードと、
   を備え、
   前記各トランジスタユニット対の前記第二のノードが更に相互に接続され、
   前記比較的高い電圧レベル（Ｖ_DD）および比較的低い電圧レベル（Ｖ_SS）は、前記トランジスタユニットをサブ閾値で動作させるべく設定されており、
   前記Ｎ個の入力端子（Ｘ₁、Ｘ₂、．．．Ｘ_N）は、前記トランジスタユニットの各対に接続され、
   前記出力端子（ＣＮ）は、前記トランジスタユニット対の前記相互接続された第二のノードに接続され、
   前記制御端子（ＢＰ）は、前記Ｎ対のトランジスタの前記第一のトランジスタユニットの前記制御入力ノードに接続され、
   前記制御端子（ＢＮ）は、前記Ｎ対のトランジスタの前記第二のトランジスタユニットの前記制御入力ノードに接続される、
   回路素子。
2. 前記第一のトランジスタユニットがＰＭＯＳトランジスタであり、前記第二のトランジスタがＮＭＯＳトランジスタであることを特徴とする、請求項１に記載の回路素子。
3. 制御端子（ＢＮ、ＢＰ）の少なくとも一方の電圧レベルを変更することにより、論理ＮＡＮＤ機能、論理ＮＯＲ機能、ＣＡＲＲＹ'機能の間で、当該回路素子をリアルタイムで再構成できることを特徴とする、請求項１又は２に記載の回路素子。
4. ２(Ｎ(８、好適には２(Ｎ(４であることを特徴とする、請求項１乃至３の何れかに記載の回路素子。
5. 全加算器機能を有する閾値素子回路であって、
   当該回路は請求項１の回路素子を２つ有し、
   前記回路素子においてＮ＝３であり、
   第一の回路素子の出力端子（ＣＮ）は、第二の回路素子のＰＭＯＳのウェル端子の制御端子（ＢＰ）に接続され、
   桁上げ（ｃａｒｒｙ）端子（Ｃ）の形態の第一の出力が、請求項１の１対のトランジスタユニットの前記第二のノードに接続され、
   当該トランジスタユニット対の入力端子は前記第一の回路素子の前記出力端子（ＣＮ）に接続され、
   合計端子（Ｓ）の形態の第二の出力が、請求項１の１対のトランジスタユニットの前記第二のノードに接続され、
   当該トランジスタユニット対の入力端子は前記第二の回路素子の出力端子（ＳＮ）に接続されている、
   ことを特徴とする、
   閾値素子回路。

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