ES2295970T3 - Elemento de circuito. - Google Patents
Elemento de circuito. Download PDFInfo
- Publication number
- ES2295970T3 ES2295970T3 ES04808875T ES04808875T ES2295970T3 ES 2295970 T3 ES2295970 T3 ES 2295970T3 ES 04808875 T ES04808875 T ES 04808875T ES 04808875 T ES04808875 T ES 04808875T ES 2295970 T3 ES2295970 T3 ES 2295970T3
- Authority
- ES
- Spain
- Prior art keywords
- node
- transistor
- terminal
- circuit element
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000000295 complement effect Effects 0.000 claims abstract 6
- 238000004088 simulation Methods 0.000 description 7
- 238000013528 artificial neural network Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Networks Using Active Elements (AREA)
Abstract
Elemento de circuito que comprende: - N pares de unidades de transistor, comprendiendo cada par una primera (MP) y una segunda (MN) unidad de transistor complementaria con por lo menos cuatro nodos, comprendiendo la primera unidad de transistor - un primer nodo, que está conectado a un nivel de tensión superior (VDD). - un segundo nodo conectado al segundo nodo de la unidad de transistor complementaria, - un nodo de entrada que controla la circulación de la corriente, y la tensión sobre el primer y el segundo nodo, - un nodo de entrada de control que controla las características de la corriente/tensión de la unidad de transistor, y la segunda unidad de transistor comprende - un primer nodo, que está conectado a un nivel de tensión inferior (VSS), - un segundo nodo conectado al segundo nodo de la unidad de transistor complementaria, - un nodo de entrada que controla la corriente que circula y la tensión sobre el primer y el segundo nodo, - un nodo de control que controla las característicasde la corriente/tensión de la unidad de transistor, estando también conectados entre sí los segundos nodos de las unidades de transistor pareadas, y los niveles de tensión superior e inferior (VDD, VSS) son tales que las unidades de transistor operan en subumbral,
Description
Elemento de circuito.
\global\parskip0.900000\baselineskip
La presente invención se refiere a un elemento
de circuito según la parte introductoria de la reivindicación 1. El
elemento de circuito tiene un consumo de potencia relativamente
bajo, y será especialmente adecuado para aplicaciones generales con
consumo de potencia ultrabajo, en sectores tales como la tecnología
espacial, los implantes biológicos y la electrónica neuromórfica.
Sin embargo, la aplicación del elemento del circuito no se limita a
dichos sectores del mercado.
Los sistemas digitales se utilizan para una gama
de diferentes aplicaciones en las que se trata de procesar y
calcular datos, como por ejemplo en sistemas de control, sistemas de
comunicaciones y sistemas de medición. Los circuitos digitales
utilizan señales discretas, que son normalmente binarias, es decir
que sólo utilizan dos valores. La ventaja con esto es que la
fiabilidad en lo que respecta a los errores es buena, asegurando
así que los circuitos sean precisos.
Los sistemas analógicos utilizan señales
analógicas, que varían continuamente dentro de un rango. Por
consiguiente, los sistemas analógicos son más vulnerables a los
errores.
Los sistemas digitales comprenden normalmente
una unidad central de proceso (CPU) que realiza las funciones
aritméticas (p. ej. suma, resta y división), y las funciones lógicas
(p. ej. AND, OR, NAND, NOR y NOT). Las funciones aritméticas y
lógicas se ejecutan mediante un número de puertas lógicas, o
elementos de circuito, que están interconectados, y forman una red
con múltiples profundidades de lógica. Los elementos de los
circuitos lógicos comprenden normalmente una o más entradas, y una
salida. El número de entradas se describe como el
"fan-in" (número de entradas de un circuito
lógico'') del elemento del circuito. Normalmente, AND indica la
función lógica AND con dos entradas, mientras que AND3 indica la
misma función con tres entradas. La notación "" indica
inversión.
Al diseñar circuitos, debe tenerse en cuenta una
serie de consideraciones, particularmente en lo que respecta a los
requisitos de la aplicación. Los elementos de circuito comprenden,
por ejemplo, diferentes tipos de transistores, condensadores y
resistencias, que se seleccionan teniendo en cuenta estos
requisitos.
Los transistores CMOS son dispositivos con
cuatro nodos o electrodos, a saber, fuente, drenaje, puerta y pozo,
véase por ejemplo el documento US 6 177 811 A. En este contexto,
existen dos tipos de dichos transistores, los transistores MOSFET
de canal p y los transistores MOSFET de canal n. En la mayor parte
de las aplicaciones de dichos transistores el pozo está conectado a
la fuente.
Dentro del desarrollo de las unidades
procesadoras, se está dando gran importancia a la velocidad. A
medida que aumenta la velocidad de las unidades de proceso, también
lo hace la potencia requerida y la potencia de recuperación. Las
unidades procesadoras se utilizan, por ejemplo, en los ordenadores
portátiles, en los que el consumo de potencia no debe ser demasiado
grande en relación con la capacidad de batería.
En una gama de otras aplicaciones, el consumo de
potencia resulta mucho más importante que la velocidad. Esto es
aplicable en la tecnología espacial, en las unidades para implantes
biológicos, en la electrónica neuromórfica y en la nanotecnología,
para citar algunos sectores a título de ejemplo. En la electrónica
neuromórfica, tales circuitos electrónicos que modelan o simulan
redes neurales, se utilizan frecuentemente tanto señales digitales
como analógicas en las entradas y en las salidas de los
circuitos.
Se conoce la reducción de la tensión de
funcionamiento en circuitos eléctricos para que los transistores
funcionen en lo que se denomina subumbral o inversión débil. A
partir del documento "Lógica DTMOS de subumbral de consumo de
potencial ultrabajo robusta" Soeleman, h., Roy, K. y Paul, B.,
ISLPED 2000, Rapallo, Italia, se sabe que la operación en esta área
da como resultado una reducción importante del consumo de potencia.
Sin embargo, una consecuencia es que el circuito pasa a ser más
lento en comparación con el área de operación clásica.
La lógica de umbral utiliza señales discretas
con dos o más valores. Por ejemplo, la lógica ternaria utiliza tres
valores en la salida, mientras que la lógica cuaternaria utiliza
cuatro. La lógica de umbral puede presentar también múltiples
niveles discretos en las señales de entrada, mientras que la señal
de salida es binaria, es decir, lógica 0 ó 1.
La fórmula siguiente proporciona el signo f de
la suma ponderada de una serie de entradas x_{i}...x_{n}:
en la que \omega_{i} indica el
peso de la entrada x_{i}, \theta indica el valor umbral, y n
indica el número de entradas, o fan-in. Esto se
conoce a partir de Beiu et al., mencionados
anteriormente.
\global\parskip1.000000\baselineskip
Se sabe que los elementos de circuito que
utilizan una lógica de umbral pueden reducir el número de
transistores y la cantidad de cableado. Esto permite reducir el
área del chip, lo que permite una reducción de los costes de
producción.
El documento "VLSI implantaciones de la lógica
del umbral - Un estudio completo", Beiu, Valeriu et al.,,
transacciones de la IEEE sobre redes neurales volumen 14, nº 5 de
septiembre de 2003 proporciona una visión global histórica del
desarrollo tecnológico en el ámbito de la lógica de umbral. En el
presente documento se menciona la patente US 3.715.603, que
describe un elemento de circuito de mayoría-minoría,
que se consigue con seis transistores. Éste funcionará como un
elemento de circuito de lógica NOR2 o de lógica NAND2. El
inconveniente con este circuito es que se requiere un inversor para
amplificar la señal antes de la salida.
El objetivo principal de la presente invención
es proporcionar un elemento de circuito lógico con un consumo de
potencia muy bajo. El elemento de circuito contendrá muy pocos
transistores y muy poco cableado.
Un objetivo adicional es que la función del
elemento de circuito será reconfigurable en tiempo real.
La presente invención se indica en la parte de
caracterización de la reivindicación 1. Un aspecto adicional de la
invención viene indicado en la parte de caracterización de la
reivindicación 5. Otras formas de realización adicionales se
pondrán de manifiesto a partir de las reivindicaciones de
pendientes.
En el ejemplo de forma de realización siguiente,
se utilizan transistores MOS. Sin embargo, la presente invención no
debe restringirse al uso de transistores MOS. Pueden utilizarse
también unidades de transistor en general. Con el término de unidad
de transistor hace referencia a cualquier dispositivo que pueda
controlar las características de la corriente y/o de la tensión
entre nodos de la unidad, aplicando tensión y/o corriente a un nodo
adicional. En el elemento de circuito según la presente invención,
las unidades de transistor tienen por lo menos cuatro nodos. Dicha
unidad puede ser un transistor MOS con los nodos DRENAJE, FUENTE,
PUERTE y POZO.
Ejemplo
La presente invención se describirá a
continuación, tomando como referencia los dibujos adjuntos, en los
que:
La figura 1 ilustra un esquema eléctrico de una
forma de realización del elemento de circuito según la presente
invención,
La figura 2 ilustra un esquema eléctrico de una
forma de realización utilizada como un sumador completo,
Las figuras 3-5 ilustran el
resultado de las simulaciones AimSpace del elemento de circuito, en
las que el eje horizontal indica el tiempo y el eje vertical indica
la tensión en voltios, y
La figura 6 ilustra el resultado de una
simulación ELDO del elemento de circuito/sumador completo.
La figura 1 una forma de realización de la
presente invención. Aquí el elemento de_{ }circuito comprende N =
3 pares de transistores, pero N puede variar desde N = 2 hacia
arriba. Existe un par de transistores por cada terminal de entrada,
lo que significa que N también indica el número de terminales de
entrada. Si se utiliza una señal de salida digital los retardos en
el elemento de circuito limitarán el número de terminales de
entrada.
Cada par de transistores comprende un transistor
NMOS MN, y un transistor PMOS MP. El primer par de transistores
comprende el transistor NMOS MN, y el transistor PMOS MP_{1}, el
segundo par comprende el transistor NMOS MN_{2} y el transistor
PMOS MP_{2}, mientras que el tercer par de transistores comprende
el transistor NMOS MN_{3} y el transistor PMOS MP_{3}. En esta
forma de realización, los transistores son dispositivos con cuatro
nodos o electrodos, a saber, fuente, drenaje, puerta y pozo. El nodo
de drenaje del transistor NMOS MN está conectado al nodo de drenaje
del transistor PMOS MP. Además, el terminal de drenaje del primer
par de transistores está conectado al terminal de drenaje del
segundo par de transistores, que a su vez está conectado al
terminal de drenaje del tercer par de transistores.
El nodo de fuente del transistor NMOS está
conectado a un nivel de tensión inferior V_{SS} que habitualmente
es tierra o 0 V. El nodo de fuente del transistor PMOS está
conectado a un nivel de tensión superior V_{DD}. La tensión de
alimentación en muchos de los circuitos integrados CMOS estándar
actuales es de 3,3 V. Por consiguiente el nivel de tensión V_{DD}
será típicamente menor de 1 V de modo que los transistores operan en
subumbral o inversión débil.
El elemento de circuito comprende además N = 3
terminales de entrada X_{1}, X_{2} y X_{3}. El terminal de
entrada X_{1} está conectado al nodo de puerta del transistor PMOS
MP_{1} como al nodo de puerta del transistor NMOS MN_{1},
mientras que el terminal de entrada X_{2} esta conectado tanto al
nodo de puerta del transistor PMOS MP_{2}, como al nodo de puerta
del transistor NMOS MN_{2}, y el terminal de entrada X_{3} está
conectado análogamente tanto al nodo de puerta del transistor PMOS
MP_{3} como al nodo de puerta del transistor NMOS MN_{3}.
Además, el elemento de circuito comprende un
terminal de salida CN, que está conectado al nodo de drenaje del
transistor PMOS MP_{3} y al terminal de drenaje del transistor
MN_{3}. Por supuesto, el terminal de salida CN, puede estar
conectado a cualquiera de los nodos de drenaje de los pares de
transistores.
El elemento de circuito comprende también un
terminal de control BN conectado a los nodos de pozo NMOS MN_{1},
MN_{2} y MN_{3} y un terminal de control BP, conectado a los
nodos de pozo de los transistores PMOS MP_{1}, MP_{2} y
MP_{3}.
El elemento de circuito tiene una gama de
aplicaciones algunas de las cuales se describen con mayor detalle
mediante los ejemplos siguientes:
\vskip1.000000\baselineskip
Ejemplo
1
El ejemplo siguiente se describe haciendo
referencia a la fig. 1. En este ejemplo, los niveles de tensión de
los terminales V_{SS} y BN son 0 V, y la tensión del terminal
V_{DD} son 0,7 V. Esto implica que los transistores operan en el
área de subumbral. Variando el nivel de tensión del terminal de
control BP, el nivel de tensión del terminal de salida CN se simula
para diferentes niveles de tensión de lógica en los terminales de
entrada X_{1}, X_{2}, X_{3}.
En este ejemplo, puesto que los dos terminales
V_{SS} y BN son de 0 V, el terminal de control BN puede omitirse.
Asimismo, en lugar de controlar la función de lógica con BP, el
terminal BP puede omitirse y el circuito puede controlarse con BN.
El nodo de pozo de los transistores PMOS estaría conectado entonces
normalmente a los nodos de fuente. También se puede plantear
controlar el circuito con los terminales de control BN y BP
cortocircuitados. Además, tanto los terminales BN como los BP
pueden utilizarse simultáneamente para controlar la función
del
circuito.
circuito.
Estas simulaciones se realizan mediante el
programa de ordenador AimSpice, y los resultados de la simulación
se alimentan al programa de ordenador MatLab, para la presentación
de los resultados en forma de gráficos tal como se representa en
las figuras 3, 4 y 5.
En la figura 3, el nivel de tensión del terminal
de control BP es de 0,2 V. El resultado de la simulación se
presenta en forma de valores de lógica en la tabla siguiente.
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
Como se aprecia en la tabla, el terminal de
salida tiene valor de lógica 0, solamente cuando todos los
terminales de entrada tienen valor de lógica 1. Esto corresponde a
una función NAND.
En la figura 4, el nivel de tensión del terminal
de control BP es de 0,7 V. El resultado de la simulación se
representa a modo de valores de lógica en la tabla siguiente:
\vskip1.000000\baselineskip
Tal como puede apreciarse en la tabla 2, el
terminal de salida tiene el valor lógico 1, solamente cuando todos
los terminales de entrada tienen un valor lógico 0. Esto corresponde
a una función NOR.
En la figura 5, el nivel de tensión del terminal
de control BP es de 0,342 V. El resultado de la simulación se
representa a modo de valores de lógica en la tabla siguiente:
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
En la tabla 3 se pone de manifiesto que cuando
ninguna o sólo una de las entradas tiene un valor lógico 1, el
terminal de salida tiene un valor lógico 1. Cuando dos o tres de los
terminales de entrada tienen un valor lógico 1, el terminal de
salida tiene un valor lógico 0. Esto corresponde a una función
CARRY.
Consecuentemente, utilizando sólo seis
transistores, se consigue en este ejemplo un elemento de circuito
que puede reconfigurarse en tiempo real entre lógica NAND3, lógica
NOR3, o CARRY, dependiendo de la señal del terminal de control BP.
Por supuesto, se requiere un circuito de control separado para el
terminal de control BP, pero el mismo circuito de control puede
controlar simultáneamente muchos de dichos elementos de circuito en
un chip, de modo que la reducción total en el número de transistores
puede ser sustancial.
Ejemplo
2
El ejemplo siguiente se describe haciendo
referencia a la figura 2. Un sumador completo se obtiene conectando
dos elementos de circuito como los que se han descrito anteriormente
en serie tal como se describe a continuación. Todos los terminales
de entrada X_{1}, X_{2}, X_{3}, el terminal para el nivel de
tensión inferior V_{SS}, y el terminal para el nivel de tensión
superior V_{DD}, así como el terminal de control BN de ambos
elementos de circuito, están conectados tal como se han descrito
anteriormente. Los elementos de circuito están conectados en serie,
de tal modo que el terminal de salida, CN del primer elemento de
circuito está conectado al terminal de control BP del segundo
elemento de circuito. El primer elemento de circuito comprende los
pares de transistores MP_{1-3},
MN_{1-3}, mientras que el segundo elemento de
circuito comprende los pares de transistores
MP_{4-6}, MN_{4-6}.
El terminal de control BP del primer elemento de
circuito es tal como se ha descrito anteriormente. Un terminal de
salida SN del segundo elemento de circuito está conectado al nodo de
drenaje del transistor PMOS MP_{6}, y al nodo de drenaje del
transistor NMOS MN_{6}, de la misma manera que el terminal de
salida CN está conectado a los nodos de drenaje de MP_{3} y
MN_{3}.
Dos pares de transistores adicionales se
utilizan para conseguir un sumador completo según la invención. El
terminal de salida CN del primer elemento de circuito está conectado
tanto al nodo de puerta del transistor PMOS MP_{7} como al nodo
de puerta del transistor NMOS del transistor MN_{7}. Además, el
terminal de salida SN del segundo elemento del circuito está
conectado tanto a un nodo de puerta de un transistor PMOS MP_{6}
como a un nodo de puerta de un transistor NMOS MNg. El suministro de
tensión a estos cuatro terminales se realiza por medio de los
terminales de tensión V_{SS} y V_{DD}, y el terminal de control
BN está conectado a los nodos de pozo de los transistores NMOS
MN_{7} y MNg, y el terminal de control BP está conectado a los
nodos de pozo de los transistores PMOS MP_{7} y MP_{8} del mismo
modo que se ha descrito anteriormente.
Un terminal de salida C está conectado a los
terminales de drenaje del par de transistores MP_{7} y MN_{7} y
un terminal de salida S está conectado a los terminales de drenaje
del par de transistores MP_{8} y MN_{8}.
El funcionamiento del sumador completo según la
invención se describirá haciendo referencia a las figuras 2 y 6. En
los tres gráficos superiores de la figura 6, los niveles de tensión
V(X_{1}), V(X_{2}) y V(X_{3}) se
representan en función del tiempo. En el cuarto gráfico se
representan los niveles de tensión V(CN) y V(C), y en
el gráfico inferior, los niveles de tensión V(SN),
V(BP), y V(VS) se representan en función del tiempo,
como resultado de los cambios en los niveles de tensión
V(X_{1}), V(X_{2}) y V(X_{3}).
En este ejemplo, V_{DD} es de 0,6 V y V_{SS}
es de 0 V, lo que significa (en este caso) que los transistores
operan en el área de subumbral. El valor lógico 0 está representado
por un nivel de tensión en el rango de 0-0,25 V, y
el valor lógico 1 está representado por un nivel de tensión en el
rango de 0,3-0,6 V. El nivel de tensión del
terminal de control BN es 0 V, y el nivel de tensión del terminal de
control es de 0,3 V, como se representa en el gráfico inferior de
la figura 6.
Los resultados de la simulación ilustrados en la
figura 6 se representan a continuación en forma de una tabla:
En este circuito, todos los pares de
transistores son iguales. Por tanto, no importan qué señales de
entrada son altas (1) o bajas (0). Como se puede apreciar en la
tabla, cuando todos los terminales de entrada presentan un valor
lógico 0, la suma representada por el terminal de salida S, y carry,
representado por el terminal de salida C, es 0. Si un terminal de
entrada tiene un valor lógico 1, S es 1 y C es 0. Si dos terminales
de entrada son 1, S es 0 y C es 1. Si todos los terminales de
entrada son 1, entonces tanto S como C son 1. Con esto se ha
ilustrado la función del sumador completo.
Cuando está configurado para la función de
sumador completo, un experto en la materia sabe que fijando una de
las entradas en 0 ó en 1, NAND2 y NOR2 pueden conseguirse, y
cortocircuitando todas las entradas pueden conseguirse INVERT,
tonel primer elemento de circuito del ejemplo dos. Esta señal se
entregaría entonces al terminal CARRY. Al mismo tiempo el terminal
CARRY proporcionaría la función OR2, AND2 y BUFFER,
respectivamente.
Los ejemplos anteriores ilustran que el elemento
de circuito según la presente invención (representado en la figura
1) tiene múltiples campos de aplicación. Tanto cuando se utilizan
individualmente como cuando se utilizan una pluralidad de ellos
conjuntamente. Se sabe que los transistores que operan en el área de
subumbral tienen un consumo de potencia por transistor muy bajo.
Con el elemento de circuito se consigue un circuito con una
variedad de campos de aplicación. El elemento de circuito comprende
muy pocos transistores, lo que contribuye a la reducción del
consumo de potencia. Con el elemento de circuito se consigue también
que se requiera muy poco cableado. Esto da como resultado que el
circuito requiera menos área de chip y se reduce también la
probabilidad de que se produzcan errores de producción. Se consigue,
además, un elemento de circuito reconfigurable, lo que significa
que la función de elemento de circuito se puede reconfigurar cuando
se desee entre diferentes funciones de lógica. Esto puede permitir
lograr una reducción total del área del chip en un chip grande y
complejo que comprende dichos elementos de circuito.
En los ejemplos se ilustra que los terminales de
entrada tienen dos valores lógicos, 0 ó 1. Naturalmente también es
posible utilizar este circuito con niveles más discretos en los
terminales de entrada, tal como se indica en la ecuación [1].
Un experto en la materia podrá de realizar
variaciones a la presente invención de múltiples modos, dentro del
alcance de las reivindicaciones.
\vskip1.000000\baselineskip
Esta lista de referencias citadas por el
solicitante se proporcione únicamente para la conveniencia del
lector. No forma parte del documento de patente europea. Si bien se
ha dedicado mucha atención para la recopilación de las referencias,
no puede excluirse la posibilidad de que existan errores u omisiones
y la oficina europea de patentes no asume ninguna responsabilidad a
este respecto.
\bullet US 6177811 A [0006]
\bullet US 3715603 A [0013]
SOELEMEAN, H.; ROY, K;
PAUL, B. Lógica DTMOS de subumbral de consume de potencia
ultrabajo robusta [0009]
BEIU; VALERIU y colaboradores.
VLSI Implantaciones de la lógica de umbral - un estudio completo.
Transacciones de la IEEE sobre redes neurales, septiembre
2003, vol. 14 (5) [0013].
Claims (5)
1. Elemento de circuito que comprende:
- N pares de unidades de transistor,
comprendiendo cada par una primera (MP) y una segunda (MN) unidad
de transistor complementaria con por lo menos cuatro nodos,
comprendiendo la primera unidad de transistor
- un primer nodo, que está conectado a un nivel
de tensión superior (V_{DD}).
- un segundo nodo conectado al segundo nodo de
la unidad de transistor complementaria,
- un nodo de entrada que controla la circulación
de la corriente, y la tensión sobre el primer y el segundo
nodo,
- un nodo de entrada de control que controla las
características de la corriente/tensión de la unidad de
transistor,
y la segunda unidad de transistor comprende
- un primer nodo, que está conectado a un nivel
de tensión inferior (V_{SS}),
- un segundo nodo conectado al segundo nodo de
la unidad de transistor complementaria,
- un nodo de entrada que controla la corriente
que circula y la tensión sobre el primer y el segundo nodo,
- un nodo de control que controla las
características de la corriente/tensión de la unidad de
transistor,
estando también conectados entre sí los segundos
nodos de las unidades de transistor pareadas, y los niveles de
tensión superior e inferior (V_{DD}, V_{SS}) son tales que las
unidades de transistor operan en subumbral,
- N terminales de entrada (X_{1}, X_{2}...
X_{N}) conectados a los nodos de entrada de las respectivas
unidades de transistor pareadas,
- un terminal de salida (CN) conectado a los
segundos nodos interconectados de las unidades de transistor
pareadas, y
- por lo menos uno de los siguientes:
- un terminal de control (BP) conectado a los
nodos de entrada de control de las primeras unidades de transistor
de los N transistores pareados,
- un terminal de control (BN) conectado a los
nodos de entrada de control de las segundas unidades de transistor,
de los transistores pareados,
Siendo N un número entero.
2. Elemento de circuito según la reivindicación
1, caracterizado porque las primeras unidades de transistor
son PMOS y los segundos transistores son NMOS.
3. Elemento de circuito según la reivindicación
1 ó 2, caracterizado porque el elemento de circuito puede
reconfigurarse en tiempo real, entre una función NAND lógica, una
función NOR lógica y una función CARRY, cambiando el nivel de
tensión de por lo menos uno de los terminales de control (BN,
BP).
4. Elemento de circuito según la reivindicación
1, 2 ó 3 caracterizado porque 2 \leq N \leq 8,
preferentemente 2 \leq N \leq 4.
5. Circuito de elemento umbral con función de
sumador completo, caracterizado porque el circuito comprende
dos elementos de circuito según la reivindicación 1, en que la N de
elementos de circuitos es 3, estando conectado el terminal de salida
(CN) del primer elemento de circuito al terminal de control (BP)
para el los terminales de pozo del PMOS del segundo elemento de
circuito, y estando conectada la primera salida en forma de terminal
de carry (C), a los segundos nodos de un par de unidades de
transistor según la reivindicación 1, y estando conectado el
terminal de entrada de este par de unidades de transistor al
terminal de salida (CN) del primer elemento de circuito, y estando
conectada la segunda salida en forma del terminal de suma (S), a los
segundos nodos de un par de unidades de transistor según la
reivindicación 1, y estando conectado el terminal de entrada de este
par de unidades de transistor al terminal de salida (SN) del
segundo elemento de circuito.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NO20035537A NO320344B1 (no) | 2003-12-11 | 2003-12-11 | Kretselement |
| NO20035537 | 2003-12-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2295970T3 true ES2295970T3 (es) | 2008-04-16 |
Family
ID=30439648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES04808875T Active ES2295970T3 (es) | 2003-12-11 | 2004-12-10 | Elemento de circuito. |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7288968B2 (es) |
| EP (1) | EP1698054B1 (es) |
| JP (1) | JP2007514365A (es) |
| AT (1) | ATE372604T1 (es) |
| DE (1) | DE602004008804T2 (es) |
| ES (1) | ES2295970T3 (es) |
| NO (1) | NO320344B1 (es) |
| WO (1) | WO2005057789A1 (es) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI335496B (en) * | 2007-08-22 | 2011-01-01 | Faraday Tech Corp | Bandgap reference circuit |
| US9742431B1 (en) | 2016-11-14 | 2017-08-22 | Nxp Usa, Inc. | Quaternary decoder |
| EP3654250B1 (en) | 2018-11-13 | 2023-04-12 | IMEC vzw | Machine learning accelerator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4091293A (en) * | 1975-12-30 | 1978-05-23 | Fujitsu Limited | Majority decision logic circuit |
| JPS5911036A (ja) * | 1982-07-12 | 1984-01-20 | Nec Corp | 多数決論理回路 |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| DE19622646B4 (de) * | 1995-06-06 | 2005-03-03 | Kabushiki Kaisha Toshiba, Kawasaki | Integrierte Halbleiterschaltungsvorrichtung |
| CN100340062C (zh) * | 2003-02-25 | 2007-09-26 | 松下电器产业株式会社 | 半导体集成电路 |
-
2003
- 2003-12-11 NO NO20035537A patent/NO320344B1/no unknown
-
2004
- 2004-12-10 JP JP2006543755A patent/JP2007514365A/ja active Pending
- 2004-12-10 ES ES04808875T patent/ES2295970T3/es active Active
- 2004-12-10 DE DE602004008804T patent/DE602004008804T2/de not_active Expired - Fee Related
- 2004-12-10 AT AT04808875T patent/ATE372604T1/de not_active IP Right Cessation
- 2004-12-10 WO PCT/NO2004/000381 patent/WO2005057789A1/en active IP Right Grant
- 2004-12-10 US US10/581,740 patent/US7288968B2/en not_active Expired - Fee Related
- 2004-12-10 EP EP04808875A patent/EP1698054B1/en not_active Not-in-force
Also Published As
| Publication number | Publication date |
|---|---|
| DE602004008804T2 (de) | 2008-10-16 |
| US7288968B2 (en) | 2007-10-30 |
| NO20035537D0 (no) | 2003-12-11 |
| ATE372604T1 (de) | 2007-09-15 |
| WO2005057789A1 (en) | 2005-06-23 |
| NO20035537L (no) | 2005-06-13 |
| JP2007514365A (ja) | 2007-05-31 |
| EP1698054B1 (en) | 2007-09-05 |
| US20070115029A1 (en) | 2007-05-24 |
| DE602004008804D1 (de) | 2007-10-18 |
| EP1698054A1 (en) | 2006-09-06 |
| NO320344B1 (no) | 2005-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kandpal et al. | High-speed hybrid-logic full adder using high-performance 10-T XOR–XNOR cell | |
| KR100789044B1 (ko) | 스핀 의존 전달 특성을 갖는 트랜지스터를 이용한 재구성가능한 논리 회로 | |
| US8013633B2 (en) | Thin film transistor logic | |
| US20140103985A1 (en) | Digitally Controlled Delay Line for a Structured ASIC Having a Via Configurable Fabric for High-Speed Interface | |
| US9625938B2 (en) | Integrated differential clock gater | |
| JPH0450770B2 (es) | ||
| ES2295970T3 (es) | Elemento de circuito. | |
| US7886250B2 (en) | Reconfigurable integrated circuit | |
| US7362140B2 (en) | Low swing current mode logic family | |
| US4654547A (en) | Balanced enhancement/depletion mode gallium arsenide buffer/comparator circuit | |
| Nevoral et al. | CMOS gates with second function | |
| Nevoral et al. | Evolutionary design of polymorphic gates using ambipolar transistors | |
| US8436656B2 (en) | Method and apparatus for saving power in an integrated circuit | |
| US9094013B2 (en) | Single component sleep-convention logic (SCL) modules | |
| El Alaoui et al. | Design and analysis of new level shifter with gate driver for Li-Ion battery charger in 180nm CMOS technology | |
| US5324998A (en) | Zero power reprogrammable flash cell for a programmable logic device | |
| KR20220136582A (ko) | 문턱전압이 상이한 트랜지스터를 이용한 메모리 방식의 위장 논리 게이트 | |
| CN113051627A (zh) | 物理不可克隆函数生成器及其电路和方法 | |
| Nevoral et al. | Compact library of efficient polymorphic gates based on ambipolar transistors | |
| JPS5834629A (ja) | 論理集積回路 | |
| JPH0496369A (ja) | ゲートアレー型ｌｓｉ | |
| JP3381205B2 (ja) | Ｃｍｏｓ多値論理回路 | |
| KR102634825B1 (ko) | 저-스큐 상보 신호 발생기 | |
| JPS61198753A (ja) | 半導体集積回路 | |
| WO2023141906A1 (zh) | 共轭逻辑门电路、集成电路、电子设备 |