JP4153404B2 - Ｃｍｏｓ論理回路 - Google Patents

Description

本発明は、３値のサインデジット数のデータを複数個入力して論理演算を行い３値のサインデジット数のデータを出力するＣＭＯＳ論理回路に関するものである。

多値のサインデジット数を用いたデジタル信号のＣＭＯＳ論理回路の要部回路の従来の構成例として、それぞれ２つ以上のしきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いて構成した例、あるいは電流モード回路の構成例が知られている（非特許文献１、２）。
松本外２名著、「ＭＯＳトランジスタとキャパシタ・メモリを使った４値論理回路の設計」、電子情報通信学会論文誌、第Ｊ７０−Ｄ巻、第１号、５０−５９頁、１９８７年１月 亀山外２名著、「Signed-Digit数系に基づく双方向電流モード多値基本演算回路とその評価」、電子情報通信学会論文誌、第Ｊ７１−Ｄ巻、第７号、１１８９−１１９８頁、１９８８年７月

しかし、それぞれ２つ以上の多値しきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いたＣＭＯＳ論理回路は、通常のＣＭＯＳプロセスでは製造できないため、製品コストが高価となる問題点があった。また、電流モード回路の構成例では、スタティックな動作電流が発生し、ＬＳＩに多数搭載しようとすると低消費電力が阻害される問題点があった。

本発明の目的は前記問題点を解消し廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を有するサインデジット数に対応するＣＭＯＳ論理回路を提供することである。

請求項１にかかる発明は、３値のサインデジット数に対応する３値の電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）の内から選ばれた複数の信号を入力し論理演算して前記３値の電圧のいずれか１つを第１の出力端子に出力するＣＭＯＳ論理回路であって、前記ＶＤＤ２の電源端子と前記第１の出力端子の間に接続され前記複数の信号を入力して論理演算する複数のＰＭＯＳトランジスタのみからなる第１の論理ブロックと、前記ＶＤＤ０の電源端子と前記第１の出力端子の間に接続され前記複数の信号を入力して論理演算する複数のＮＭＯＳトランジスタのみからなる第２の論理ブロックと、前記ＶＤＤ１の電源端子と前記第１の出力端子との間に接続され前記複数の信号を入力して論理演算する複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタからなる第３の論理ブロックとを具備し、前記複数の入力信号によって前記第１の出力端子と前記ＶＤＤ２の電源端子、前記ＶＤＤ１の電源端子、又は前記ＶＤＤ０の電源端子のいずれか１つとの間に導通パスが形成されるようにし、前記第１の論理ブロックには、前記３値の電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２のいずれか１つである信号＊と、該信号＊の反転信号＊Ｂと、前記信号＊を前記電源電圧ＶＤＤ２と前記電源電圧ＶＤＤ１を電源として動作する第１のＣＭＯＳインバータにより反転させた信号１ＮＶ＊２１と、信号＊Ｂを前記電源電圧ＶＤＤ２と前記電源電圧ＶＤＤ１を電源として動作する第２のＣＭＯＳインバータにより反転させた信号１ＮＶ＊Ｂ２１とが入力され、前記第２の論理ブロックには、前記信号＊と、前記信号＊Ｂと、前記信号＊を前記電源電圧ＶＤＤ１と前記電源電圧ＶＤＤ０を電源として動作する第３のＣＭＯＳインバータにより反転させた信号１ＮＶ＊１０と、前記信号＊Ｂを前記電源電圧ＶＤＤ１と前記電源電圧ＶＤＤ０を電源として動作する第４のＣＭＯＳインバータにより反転させた信号１ＮＶ＊Ｂ１０とが入力され、前記第３の論理ブロックには、前記信号＊と、前記信号＊Ｂと、前記信号１ＮＶ＊２１と、前記信号１ＮＶ＊１０、又は、前記信号＊と、前記信号＊Ｂと、前記信号ＩＮＶ＊Ｂ２１と、前記信号ＩＮＶ＊Ｂ１０とが入力される、ようにしたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のＣＭＯＳ論理回路において、前記３値の電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２を、ＶＤＤ０＝「−１」、ＶＤＤ１＝「０」、ＶＤＤ２＝「＋１」として、前記第１の論理ブロックは、入力信号＊が「０」の場合に前記信号＊がゲートに入力するＰＭＯＳトランジスタと前記信号＊Ｂがゲートに入力するＰＭＯＳトランジスタがオンし、入力信号＊が「＋１」の場合に前記信号１ＮＶ＊２１がゲートに入力するＰＭＯＳトランジスタがオンし、入力信号＊が「−１」の場合に前記信号１ＮＶ＊Ｂ２１がゲートに入力するＰＭＯＳトランジスタがオンし、前記第２の論理ブロックは、入力信号＊が「０」の場合に前記信号＊がゲートに入力するＮＭＯＳトランジスタと前記信号＊Ｂがゲートに入力するＮＭＯＳトランジスタがオンし、入力信号＊が「＋１」の場合に前記信号１ＮＶ＊Ｂ１０がゲートに入力するＮＭＯＳトランジスタがオンし、入力信号＊が「−１」の場合に前記信号１ＮＶ＊１０がゲートに入力するＮＭＯＳトランジスタがオンし、前記第３の論理ブロックは、入力信号＊が「０」の場合に前記信号１ＮＶ＊２１あるいはＩＮＶ＊Ｂ２１がゲートに入力するＮＭＯＳトランジスタと前記信号１ＮＶ＊１０あるいはＩＮＶ＊Ｂ１０がゲートに入力するＰＭＯＳトランジスタがオンし、入力信号＊が「−１」の場合に前記信号＊がゲートに入力するＰＭＯＳトランジスタと前記信号＊Ｂがゲートに入力するＮＭＯＳトランジスタがオンし、入力信号＊が「＋１」の場合に前記信号＊がゲートに入力するＮＭＯＳトランジスタと前記信号＊Ｂがゲートに入力するＰＭＯＳトランジスタがオンする、ことを特徴とする。

本発明のＣＭＯＳ論理回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタですむので、廉価な通常のプロセスで製造できる。またスタティックな動作電流を少なくできるので消費電力が少なくて済み、しかも構成するＭＯＳトランジスタ数が少なく、論理設計の自動化が容易であるので、ＬＳＩを多数搭載する場合、そのＬＳＩのチップ面積、消費電力を増加させることがなく、製品設計を短期間に完了することができる。

本発明のＣＭＯＳ論理回路では、１つのしきい値を持つＭＯＳトランジスタを使用して、サインデジット数「＋１」、「０」、「−１」に対応する電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ０）の信号を複数入力して演算し、その演算結果を出力する。ＶＤＤ１＝（ＶＤＤ２＋ＶＤＤ０）／２である。以下、詳しく説明する。なお、以下では、「ＭＰ」はＰＭＯＳトランジスタを表し、「ＭＮ」はＮＭＯＳトランジスタを表すものとする。また、ＰＭＯＳトランジスタのバックゲートには電圧ＶＤＤ２が、ＮＭＯＳトランジスタのバックゲートには電圧ＶＤＤ０が印加されている。

図１(a)は実施例１のＣＭＯＳ論理回路の構成を示す回路図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧として、それぞれＶＤＤ２、ＶＤＤ１、ＶＤＤ０を用意する。例えば、ＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。図１(a)において、１０はサインデジット数による複数の入力信号＊、＊Ｂ、１ＮＶ＊２１、１ＮＶ＊Ｂ２１を入力してこれらを演算するＰＭＯＳトランジスタからなる第１の論理ブロック、２０はサインデジット数による複数の入力信号＊、＊Ｂ、ＩＮＶ＊１０、１ＮＶ＊Ｂ１０を入力してこれらを演算するＮＭＯＳトランジスタからなる第２の論理ブロック、３０はサインデジット数による複数の入力信号＊、＊Ｂ、１ＮＶ＊２１、１ＮＶ＊１０、あるいは＊、＊Ｂ、１ＮＶ＊Ｂ２１、１ＮＶ＊Ｂ１０を入力してこれらを演算するＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる第３の論理ブロックである。これら第１、第２、第３の論理ブロック１０、２０、３０の出力側は共通の第１の出力端子ＯＵＴに接続されている。信号＊が１個の場合は、各ブロック１０〜３０に入力する信号は４個であるが、信号＊がｎ個（ｎは１以上の整数）の場合は４ｎ個となる。

信号＊Ｂは、信号＊の反転信号であり、信号１ＮＶ＊２１は電源電圧ＶＤＤ２と電源電圧ＶＤＤ１とで動作するトランジスタＭＰ１０１とＭＮ１０１からなるＣＭＯＳインバータ（図７(a)）に信号＊を入力させて得る信号であり、信号１ＮＶ＊Ｂ２１は電源電圧ＶＤＤ２と電源電圧ＶＤＤ１とで動作するＣＭＯＳインバータ（図７(a)）に反転信号＊Ｂを入力させて得る信号である。信号１ＮＶ＊１０は電源電圧ＶＤＤ１と電源電圧ＶＤＤ０とで動作するトランジスタＭＰ１０２とＭＮ１０２からなるＣＭＯＳインバータ（図７(b)）に信号＊を入力させて得る信号であり、信号１ＮＶ＊Ｂ１０は電源電圧ＶＤＤ１と電源電圧ＶＤＤ０とで動作するＣＭＯＳインバータ（図７(b)）に信号＊Ｂを入力させて得る信号である。

第１の論理ブロック１０では、入力信号＊が「０」の場合に信号＊がゲートに入力するＰＭＯＳトランジスタと信号＊Ｂがゲートに入力するＰＭＯＳトランジスタがオンし、入力信号＊が「＋１」の場合に信号１ＮＶ＊２１がゲートに入力するＰＭＯＳトランジスタがオンし、入力信号＊が「−１」の場合に信号１ＮＶ＊Ｂ２１がゲートに入力するＰＭＯＳトランジスタがオンする。

第２の論理ブロック２０では、入力信号＊が「０」の場合に信号＊がゲートに入力するＮＭＯＳトランジスタと信号＊Ｂがゲートに入力するＮＭＯＳトランジスタがオンし、入力信号＊が「＋１」の場合に信号１ＮＶ＊Ｂ１０がゲートに入力するＮＭＯＳトランジスタがオンし、入力信号＊が「−１」の場合に信号１ＮＶ＊１０がゲートに入力するＮＭＯＳトランジスタがオンする。

第３の論理ブロック３０では、入力信号＊が「０」の場合に信号１ＮＶ＊２１あるいはＩＮＶ＊Ｂ２１がゲートに入力するＮＭＯＳトランジスタと信号１ＮＶ＊１０あるいはＩＮＶ＊Ｂ１０がゲートに入力するＰＭＯＳトランジスタがオンし、入力信号＊が「−１」の場合に信号＊がゲートに入力するＰＭＯＳトランジスタと信号＊Ｂがゲートに入力するＮＭＯＳトランジスタがオンし、入力信号＊が「＋１」の場合に信号＊がゲートに入力するＮＭＯＳトランジスタと信号＊Ｂがゲートに入力するＰＭＯＳトランジスタがオンする。

いま、入力信号＊、＊Ｂ、ＩＮＶ＊２１、１ＮＶ＊Ｂ２１の入力によって論理ブロック１０にパスが形成され、論理ブロック２０，３０にパスが形成されないときは、出力端子ＯＵＴが「＋１」（＝ＶＤＤ２）となる。

また、入力信号＊、＊Ｂ、１ＮＶ＊２１、ＩＮＶ＊１０、あるいは＊、＊Ｂ、１ＮＶ＊Ｂ２１、１ＮＶ＊Ｂ１０の入力によって論理ブロック３０にパスが形成され、論理ブロック１０，２０にパスが形成されないときは、出力端子ＯＵＴが「０」（＝ＶＤＤ１）となる。

さらに、入力信号＊、＊Ｂ、ＩＮＶ＊１０、ＩＮＶ＊Ｂ１０の入力によって論理ブロック２０にパスが形成され、論理ブロック１０，３０にパスが形成されないときは、出力端子ＯＵＴが「−１」（＝ＶＤＤ０）となる。

以上のように、本実施例のＣＭＯＳ論理回路は、入力信号＊、＊Ｂ、ＩＮＶ＊２１、１ＮＶ＊Ｂ２１、１ＮＶ＊１０、ＩＮＶ＊Ｂ１０として、「＋１」、「０」、「−１」のサインデジット数の内の任意の信号を入力することにより、第１、第２、第３の論理ブロック１０、２０、３０の導通／遮断の組み合わせに応じて、「−１」、「０」、「＋１」のいずれかのサインデジット数の信号が第１の出力端子ＯＵＴから出力する。図１(b)にこのＣＭＯＳ論理回路の真理値の一部を示した。

本実施例のＣＭＯＳ論理回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造できる。またスタティックな動作電流が流れないので消費電力を少なくでき、しかも構成するＭＯＳトランジスタ数が少なく、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。また、論理設計が容易で自動化も可能であり、製品設計の効率化も図ることができる。

図２(a)は実施例２の１ビット全加算器の構成を示すブロック図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」からなる２個の信号Ａ、Ｂを入力信号とする。Ａｉ、Ｂｉはｉビット目の３値のサインデジット数の入力信号、Ｃi-1は１ビット前の桁上げ入力信号、Ｃｉはｉビット目の桁上げ信号、Ｓｉはｉビット目の加算信号である。

また、１は信号ＡｉとＢｉを入力して加算信号Ｓ１を出力する第１の加算部（ＳＵＭ１）、２は信号ＡｉとＢｉを入力して桁上げ信号Ｃ１を出力する第１の桁上げ部（ＣＡ１）、３は信号Ｓ１と信号Ｃi-1を入力して加算信号Ｓｉを出力する第２の加算部（ＳＵＭ２）、４は信号Ｓ１と信号Ｃi-1を入力して桁上げ信号Ｃ２を出力する第２の桁上げ部（ＣＡ２）、５は信号Ｃ１とＣ２を入力して桁上げ信号Ｃｉを出力する第３の加算部（ＳＵＭ２）である。

図２(b)は図２(a)の１ビット全加算器の真理値を示す図である。この図２(b)から明らかなように、加算信号Ｓ１は、入力信号Ａ、Ｂの一方が「＋１」で他方が「０」のとき「−１」、入力信号Ａ、Ｂの一方が「−１」で他方が「０」のとき「＋１」となり、それ以外のとき「０」となる。桁上げ部信号Ｃ１は、入力信号Ａ、Ｂがともに「＋１」又は一方が「＋１」で他方が「０」のとき「＋１」、入力信号Ａ、Ｂがともに「−１」又は一方が「−１」で他方が「０」のとき「−１」となり、それ以外のとき「０」となる。

加算信号Ｓｉは、加算信号Ｓ１と桁上げ信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、加算信号Ｓ１と桁上げ信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」となり、それ以外で「０」となる。桁上げ信号Ｃ２は、加算信号Ｓ１と桁上げ信号Ｃi-1がともに「＋１」のとき「＋１」、加算信号Ｓ１と加芳信号Ｃi-1がともに「−１」のとき「−１」となり、それ以外で「０」となる。桁上げ信号Ｃｉは、桁上げ信号Ｃ１と桁上げ信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、桁上げ信号Ｃ１と桁上げ信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」となり、それ以外で「０」となる。

このように、第２、第３の加算部３、５は第１の加算部１と異なる動作を行う。また、第２の桁上げ部４は第１の桁上げ部と異なる動作を行う。そして、図２(b)の第２の桁上げ部４の桁上げ信号Ｃ２に着目すると、上位桁へ伝搬する桁上げ信号Ｃｉは桁上げ信号Ｃ１で決まり、下位からの桁上げ信号Ｃi-1を伝搬させない。このため、図２(a)のように構成される全加算器を多段に接続して構成した場合、上位桁への桁上げ信号の伝搬を抑え、演算速度の高速化を実現できる。

図３(a)は図２(a)における第１の加算部（ＳＵＭ１）１の構成を示す回路図であり、図１のＣＭＯＳ論理回路を用いて構成したものである。３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０は、例えばＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。

加算信号Ｓ１の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ１〜ＭＰ３の直列回路、トランジスタＭＰ４〜ＭＰ６の直列回路が、それぞれ接続されている。また、加算信号Ｓ１の出力端子とＶＤＤ０の電源端子との間には、トランジスタＭＮ１〜ＭＮ３の直列回路、トランジスタＭＮ４〜ＭＮ６の直列回路が、それぞれ接続されている。さらに、加算信号Ｓ１の出力端子とＶＤＤ１の電源端子との間には、トランジスタＭＰ７、ＭＰ８、ＭＮ７、ＭＮ８の直列回路が接続され、さらにトランジスタＭＰ９、ＭＮ９の直列回路とトランジスタＭＰ１１、ＭＮ１１の直列回路を並列接続した回路と、ＭＰ１０、ＭＮ１０の直列回路とＭＰ１２、ＭＮ１２の直列回路を並列接続した回路とが直列接続されている。

それぞれのトランジスタのゲートに印加される信号として、Ａは前記した信号、ＡＢは信号Ａの反転信号、Ｂは前記した信号、ＢＢは信号Ｂの反転信号である。また、１ＮＶＡＢ２１は、ＶＤＤ２とＶＤＤ１を電源電圧とするトランジスタＭＰ１０３とＭＮ１０３からなるＣＭＯＳインバータ（図７(c)）により、信号ＡＢを反転した信号である。１ＮＶＢＢ２１も同様（図７(c)）に信号ＢＢを反転した信号である。また、１ＮＶＡＢ１０は、ＶＤＤ１とＶＤＤ０を電源電圧とするトランジスタＭＰ１０４とＭＮ１０４からなるＣＭＯＳインバータ（図７(d)）により、信号ＡＢを反転した信号である。ＩＮＶＢＢ１０も同様（図７(d)）に信号ＢＢを反転した信号である。

図３(b)は(a)の第１の加算部（ＳＵＭ１）１の動作の真理値を示す説明図である。入力信号Ａが「−１」でＢが「０」のときは、トランジスタＭＰ１〜ＭＰ３がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ１は「＋１」になる。また、入力信号Ａが「０」でＢが「−１」のときは、トランジスタＭＰ４〜ＭＰ６がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ１は「＋１」になる。

入力信号Ａが「＋１」でＢが「０」のときは、トランジスタＭＮ１〜ＭＮ３がいずれもオンとなり加算信号Ｓ１は「−１」になる。また、入力信号Ａが「０」でＢが「＋１」のときは、トランジスタＭＮ４〜ＭＮ６がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ１は「−１」になる。

入力信号Ａが「０」でＢが「０」のときは、トランジスタＭＰ７，ＭＰ８，ＭＮ７，ＭＮ８がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ１は「０」になる。入力信号Ａが「−１」でＢが「−１」のときは、トランジスタＭＰ９，ＭＮ９，ＭＰ１０，ＭＮ１０がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ１は「０」になる。入力信号Ａが「＋１」でＢが「＋１」のときは、トランジスタＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ１２がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ１は「０」になる。入力信号Ａが「−１」でＢが「＋１」のときは、トランジスタＭＰ９，ＭＮ９，ＭＰ１２，ＭＮ１２がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ１は「０」になる。入力信号Ａが「＋１」でＢが「−１」のときは、トランジスタＭＰ１１，ＭＮ１１，ＭＰ１０，ＭＮ１０がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ１は「０」になる。

図４(a)は図２(a)における第１の桁上げ部（ＣＡ１）２の構成を示す回路図であり、図１のＣＭＯＳ論理回路を用いて構成したものである。桁上げ信号Ｃ１の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ１３とトランジスタＭＰ１４の直列回路、トランジスタＭＰ１５〜ＭＰ１７の直列回路、トランジスタＭＰ１８〜ＭＰ２０の直列回路が、それぞれ接続されている。また、桁上げ信号Ｃ１の出力端子とＶＤＤ０の電源端子との間には、トランジスタＭＮ１３とトランジスタＭＮ１４の直列回路、トランジスタＭＮ１５〜ＭＮ１７の直列回路、トランジスタＭＮ１８〜ＭＮ２０の直列回路が、それぞれ接続されている。さらに、桁上げ信号Ｃ１の出力端子とＶＤＤ１の電源端子との間には、トランジスタＭＰ２１、ＭＰ２２、ＭＮ２１、ＭＮ２２の直列回路、トランジスタＭＰ２３、ＭＮ２３、ＭＰ２４、ＭＮ２４の直列回路、トランジスタＭＰ２５、ＭＮ２５、ＭＰ２６、ＭＮ２６の直列回路が、それぞれ接続されている。

それぞれのトランジスタのゲートに印加される信号として、Ａ、ＡＢ、Ｂ、ＢＢは前記した信号である。また、ＩＮＶＡ２１は、ＶＤＤ２とＶＤＤ１を電源電圧とするトランジスタＭＰ１０５とＭＮ１０５からなるＣＭＯＳインバータ（図７(e)）により、信号Ａを反転した信号である。１ＮＶＢ２１も同様（図７(e)）に信号Ｂを反転した信号である。また、１ＮＶＡ１０は、ＶＤＤ１とＶＤＤ０を電源電圧とするトランジスタＭＰ１０６とＭＮ１０６からなるＣＭＯＳインバータ（図７(e)）により、信号Ａを反転した信号である。１ＮＶＢ１０も同様（図７(e)）に信号Ｂを反転した信号である。

図４(b)は(a)の第１の桁上げ部（ＣＡ１）２の動作の真理値を示す説明図である。入力信号ＡとＢがともに「＋１」のときは、トランジスタＭＰ１３とトランジスタＭＰ１４がオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ１は「＋１」になる。また、入力信号Ａが「＋１」でＢが「０」のときは、トランジスタＭＰ１５〜ＭＰ１７がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ１は「＋１」になる。また、入力信号Ａが「０」でＢが「＋１」のときは、トランジスタＭＰ１８〜ＭＰ２０がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって、桁上げ信号Ｃ１は「＋１」になる。

入力信号Ａが「−１」でＢが「−１」のときは、トランジスタＭＮ１３とトランジスタＭＮ１４がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ１は「−１」になる。また、入力信号Ａが「−１」でＢが「０」のときは、トランジスタＭＮ１５〜ＭＮ１７がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ１は「−１」になる。また、入力信号Ａが「０」でＢが「−１」のときは、トランジスタＭＮ１８〜ＭＮ２０がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ１は「−１」になる。

入力信号Ａが「０」でＢが「０」のときは、トランジスタＭＰ２１，ＭＰ２２，ＭＮ２１，ＭＮ２２がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ１は「０」となる。また、入力信号Ａが「−１」でＢが「＋１」のときは、トランジスタＭＰ２３，ＭＮ２３，ＭＰ２４，ＭＮ２４がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ１は「０」となる。さらに、入力信号Ａが「＋１」でＢが「−１」のときは、トランジスタＭＰ２５，ＭＮ２５，ＭＰ２６，ＭＮ２６がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ１は「０」となる。

図５(a)は図２(a)における第２、第３の加算部（ＳＵＭ２）３、５の構成を示す回路図であり、図１のＣＭＯＳ論理回路を用いて構成したものである。加算信号Ｓ２の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ２７〜ＭＰ２９の直列回路、トランジスタＭＰ３０〜ＭＰ３２の直列回路が、それぞれ接続されている。また、加算信号Ｓ２の出力端子とＶＤＤ０の電源端子との間には、トランジスタＭＮ２７〜ＭＮ２９の直列回路、トランジスタＭＮ３０〜ＭＮ３２の直列回路が、それぞれ接続されている。さらに、加算信号Ｓ２の出力端子とＶＤＤ１の電源端子との間には、トランジスタＭＰ３３、ＭＰ３４、ＭＮ３３、ＭＮ３４の直列回路が接続され、さらにトランジスタＭＰ３５、ＭＮ３５の直列回路とトランジスタＭＰ３７、ＭＮ３７の直列回路を並列接続した回路と、ＭＰ３６、ＭＮ３６の直列回路とＭＰ３８、ＭＮ３８の直列回路を並列接続した回路とが直列接続されている。

それぞれのトランジスタのゲートに印加される信号として、Ａ、ＡＢ、Ｂ、ＢＢ、１ＮＶＡ２１、１ＮＶＢ２１、ＩＮＶＡ１０、ＩＮＶＢ１０は図４で説明した場合と同じである。ただし、ここにおける信号ＡとＢは、第２の加算部３の場合は図２(a)における信号Ｓ１と信号Ｃi-1に相当し、第３の加算部５の場合は信号Ｃ１と信号Ｃ２に相当する。

図５(b)は(a)の第２、第３の加算部（ＳＵＭ２）３、５の動作の真理値を示す説明図である。入力信号Ａが「＋１」でＢが「０」のときは、トランジスタＭＰ２７〜ＭＰ２９がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ２は「＋１」になる。また、入力信号Ａが「０」でＢが「＋１」のときは、トランジスタＭＰ３０〜ＭＰ３２がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ２は「＋１」になる。

入力信号Ａが「−１」でＢが「０」のときは、トランジスタＭＮ２７〜ＭＮ２９がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ２は「−１」になる。また、入力信号Ａが「０」でＢが「−１」のときは、トランジスタＭＮ３０〜ＭＮ３２がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ２は「−１」になる。

入力信号Ａが「０」でＢが「０」のときは、トランジスタＭＰ３３，ＭＰ３４，ＭＮ３３，ＭＮ３４がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ２は「０」になる。また、入力信号Ａが「−１」でＢが「−１」のときは、トランジスタＭＰ３５，ＭＮ３５，ＭＰ３６，ＭＮ３６がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ２は「０」になる。また、入力信号Ａが「＋１」でＢが「＋１」のときは、トランジスタＭＰ３７，ＭＮ３７，ＭＰ３８，ＭＮ３８がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ２は「０」になる。また、入力信号Ａが「−１」でＢが「＋１」のときは、トランジスタＭＰ３５，ＭＮ３５，ＭＰ３８，ＭＮ３８がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ２は「０」になる。さらに、入力信号Ａが「＋１」でＢが「−１」のときは、トランジスタＭＰ３７，ＭＮ３７，ＭＰ３６，ＭＮ３６がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって加算信号Ｓ２は「０」になる。

図６(a)は図２(a)における桁上げ部（ＣＡ２）４の構成を示す回路図であり、図１のＣＭＯＳ論理回路を用いて構成したものである。桁上げ信号Ｃ２の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ３９とＭＰ４０の直列回路が接続されている。また、桁上げ信号Ｃ２の出力端子とＶＤＤ０の電源端子との問には、トランジスタＭＮ３９とトランジスタＭＮ４０の直列回路が接続されている。さらに、桁上げ信号Ｃ２の出力端子とＶＤＤ１の電源端子との間には、トランジスタＭＮ４１とＭＮ４２の並列回路とトランジスタＭＰ４１とＭＰ４２の並列回路を直列接続した回路が接続されている。

それぞれのトランジスタのゲートに印加される信号として、１ＮＶＡ２１、１ＮＶＢ２１、１ＮＶＡ１０、１ＮＶＢ１０は図３で説明した場合と同じである。ただし、ここにおける信号ＡとＢは、図２(a)における信号Ｓ１と信号Ｃi-1に相当する。

図６(b)は(a)の第２の桁上げ部（ＣＡ２）４の動作の真理値を示す説明図である。入力信号Ａが「＋１」でＢが「＋１」のときは、トランジスタＭＰ３９とＭＰ４０がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ２は「＋１」になる。

入力信号Ａが「−１」でＢが「−１」のときは、トランジスタＭＮ３９とＭＮ４０がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ２は「−１」になる。

入力信号Ａが「＋１」でＢが「０」のときは、トランジスタＭＮ４１とＭＰ４２がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ２は「０」になる。入力信号Ａが「０」でＢが「＋１」のときは、トランジスタＭＮ４１とＭＰ４１がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ２は「０」になる。入力信号Ａが「０」でＢが「０」のときは、トランジスタＭＮ４１とＭＰ４１とＭＮ４２とＭＰ４２がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ２は「０」になる。入力信号Ａが「０」でＢが「−１」のときは、トランジスタＭＮ４１とＭＰ４１がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ２は「０」になる。入力信号Ａが「−１」でＢが「０」のときは、トランジスタＭＮ４２とＭＰ４２がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ２は「０」になる。入力信号Ａが「−１」でＢが「＋１」のときは、トランジスタＭＮ４１とＭＰ４２がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ２は「０」になる。入力信号Ａが「＋１」でＢが「−１」のときは、トランジスタＭＮ４２とＭＰ４１がいずれもオンしてその直列回路が導通し、他の直列回路は不導通となって桁上げ信号Ｃ２は「０」になる。

(a)は実施例１のＣＭＯＳ論理回路の回路図、(b)はその動作時の真理値を示す説明図である。 (a)は実施例２の１ビット全加算器のブロック図、(b)はその動作の真理値を示す説明図である。 (a)は実施例３の第１の加算部（ＳＵＭ１）１のブロック図、(b)はその動作時の真理値を示す説明図である。 (a)は実施例４の第１の桁上げ部（ＣＡ１）２のブロック図、(b)はその動作時の真理値を示す説明図である。 (a)は実施例５の第２、第３の加算部（ＳＵＭ２）３、５のブロック図、(b)はその動作時の真理値を示す鋭明図である。 (a)は実施例６の第２の桁上げ部（ＣＡ２）４のブロック図、(b)はその動作時の真理値を示す説明図である。 (a)〜(f)はＣＭＯＳインバータの回路図である。

符号の説明

１：第１の加算部（ＳＵＭ１）
２：第１の桁上げ部（ＣＡ１）
３：第２の加算部（ＳＵＭ２）
４：第２の桁上げ部（ＣＡ２）
５：第３の加算部（ＳＵＭ２）
１０：第１の論理フロック
２０：第２の論理ブロック
３０：第３の論理ブロック

Claims (2)

1. ３値のサインデジット数に対応する３値の電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）の内から選ばれた複数の信号を入力し論理演算して前記３値の電圧のいずれか１つを第１の出力端子に出力するＣＭＯＳ論理回路であって、
   前記ＶＤＤ２の電源端子と前記第１の出力端子の間に接続され前記複数の信号を入力して論理演算する複数のＰＭＯＳトランジスタのみからなる第１の論理ブロックと、
   前記ＶＤＤ０の電源端子と前記第１の出力端子の間に接続され前記複数の信号を入力して論理演算する複数のＮＭＯＳトランジスタのみからなる第２の論理ブロックと、
   前記ＶＤＤ１の電源端子と前記第１の出力端子との間に接続され前記複数の信号を入力して論理演算する複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタからなる第３の論理ブロックとを具備し、
   前記複数の入力信号によって前記第１の出力端子と前記ＶＤＤ２の電源端子、前記ＶＤＤ１の電源端子、又は前記ＶＤＤ０の電源端子のいずれか１つとの間に導通パスが形成されるようにし、
   前記第１の論理ブロックには、前記３値の電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２のいずれか１つである信号＊と、該信号＊の反転信号＊Ｂと、前記信号＊を前記電源電圧ＶＤＤ２と前記電源電圧ＶＤＤ１を電源として動作する第１のＣＭＯＳインバータにより反転させた信号１ＮＶ＊２１と、信号＊Ｂを前記電源電圧ＶＤＤ２と前記電源電圧ＶＤＤ１を電源として動作する第２のＣＭＯＳインバータにより反転させた信号１ＮＶ＊Ｂ２１とが入力され、
   前記第２の論理ブロックには、前記信号＊と、前記信号＊Ｂと、前記信号＊を前記電源電圧ＶＤＤ１と前記電源電圧ＶＤＤ０を電源として動作する第３のＣＭＯＳインバータにより反転させた信号１ＮＶ＊１０と、前記信号＊Ｂを前記電源電圧ＶＤＤ１と前記電源電圧ＶＤＤ０を電源として動作する第４のＣＭＯＳインバータにより反転させた信号１ＮＶ＊Ｂ１０とが入力され、
   前記第３の論理ブロックには、前記信号＊と、前記信号＊Ｂと、前記信号１ＮＶ＊２１と、前記信号１ＮＶ＊１０、又は、前記信号＊と、前記信号＊Ｂと、前記信号ＩＮＶ＊Ｂ２１と、前記信号ＩＮＶ＊Ｂ１０とが入力される、
   ようにしたことを特徴とするＣＭＯＳ論理回路。
2. 請求項１に記載のＣＭＯＳ論理回路において、
   前記３値の電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２を、ＶＤＤ０＝「−１」、ＶＤＤ１＝「０」、ＶＤＤ２＝「＋１」として、
   前記第１の論理ブロックは、入力信号＊が「０」の場合に前記信号＊がゲートに入力するＰＭＯＳトランジスタと前記信号＊Ｂがゲートに入力するＰＭＯＳトランジスタがオンし、入力信号＊が「＋１」の場合に前記信号１ＮＶ＊２１がゲートに入力するＰＭＯＳトランジスタがオンし、入力信号＊が「−１」の場合に前記信号１ＮＶ＊Ｂ２１がゲートに入力するＰＭＯＳトランジスタがオンし、
   前記第２の論理ブロックは、入力信号＊が「０」の場合に前記信号＊がゲートに入力するＮＭＯＳトランジスタと前記信号＊Ｂがゲートに入力するＮＭＯＳトランジスタがオンし、入力信号＊が「＋１」の場合に前記信号１ＮＶ＊Ｂ１０がゲートに入力するＮＭＯＳトランジスタがオンし、入力信号＊が「−１」の場合に前記信号１ＮＶ＊１０がゲートに入力するＮＭＯＳトランジスタがオンし、
   前記第３の論理ブロックは、入力信号＊が「０」の場合に前記信号１ＮＶ＊２１あるいはＩＮＶ＊Ｂ２１がゲートに入力するＮＭＯＳトランジスタと前記信号１ＮＶ＊１０あるいはＩＮＶ＊Ｂ１０がゲートに入力するＰＭＯＳトランジスタがオンし、入力信号＊が「−１」の場合に前記信号＊がゲートに入力するＰＭＯＳトランジスタと前記信号＊Ｂがゲートに入力するＮＭＯＳトランジスタがオンし、入力信号＊が「＋１」の場合に前記信号＊がゲートに入力するＮＭＯＳトランジスタと前記信号＊Ｂがゲートに入力するＰＭＯＳトランジスタがオンする、
   ことを特徴とするＣＭＯＳ論理回路。

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