JP6657484B2 - パワーゲーティング回路によって提供された分配負荷電流を感知するための装置および方法 - Google Patents

パワーゲーティング回路によって提供された分配負荷電流を感知するための装置および方法 Download PDF

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Description

関連出願の相互参照
[0001] 本願は、２０１６年１１月２２日に米国特許商標庁に出願された非仮特許出願第１５／３５８，４９４号の優先権および利益を主張し、その内容全体は、参照によってここに組み込まれる。
[0002] 本開示の態様は一般に、負荷電流感知に関し、特に、パワーゲーティング回路によって提供された分配負荷電流（distributed load currents）を感知するための装置および方法に関する。
[0003] 集積回路（ＩＣ）は通常、ＩＣの１つまたは複数のコアに電力を選択的に印加するためのパワーゲーティング回路を含む。中央処理ユニット（ＣＰＵ）コア、グラフィックス処理ユニット（ＧＰＣ）コア、モデムコア、およびその他のようなこれらコアは、動作するために相当な電力を必要とすることが多い。いくつかのケースでは、このような電力消費が、例えば、ＩＣへ損傷を与え得るかまたはＩＣを誤作動させ得るほど大きくなり過ぎるなど、制御の届かないところに行き得る。
[0004] ＩＣへの損傷またはＩＣの誤作動を防ぐため、ＩＣは通常、１つまたは複数のコアに供給された負荷電流を感知するための電流感知回路と、感知された負荷電流がしきい値を上回るとか、ＩＣの温度がしきい値を上回るとか、および／または他の条件に基づくとかのときに、１つまたは複数の定義された動作を行うためのコントローラとを含む。例えば、このような１つまたは複数の定義された動作はクロック周波数を低減し、より少ない電流が１つまたは複数のコアに供給されるようにすることを含み得る。
[0005] 以下は、１つまたは複数の実施形態の基本的な理解を提供するために、このような実施形態の簡略化された概要を提示する。この概要は、全ての意図される実施形態の広範な概略ではなく、且つ、全ての実施形態の基幹的または重要な要素を識別したり、何れかまたは全ての実施形態の適用範囲を叙述したりすることを意図するものでない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形式で１つまたは複数の実施形態のいくつかの概念を提示することである。
[0006] 本開示の態様は、第１の回路と、第２の回路と、第１の回路を通る第１の負荷電流と第２の回路を通る第２の負荷電流とを発生するように構成されるパワーゲーティング回路と、第１の負荷電流および第２の負荷電流に関連した(related to)第１の信号を発生するように構成される電流センサとを含む装置に関し、電流センサは、パワーゲーティング回路と第１の回路との間の第１のノードに結合された１つまたは複数のインバータの第１のセットと、パワーゲーティング回路と第２の回路との間の第２のノードに結合された１つまたは複数のインバータの第２のセットとを含む第１のリング発振器を含む。
[0007] 本開示の別の態様は、第１の回路およびパワーゲーティング回路を通る第１の負荷電流を発生することと、第２の回路およびパワーゲーティング回路を通る第２の負荷電流を発生することと、第１の負荷電流および第２の負荷電流に関連した第１の信号を発生することとを含む方法に関し、第１の信号を発生することは、第１の回路とパワーゲーティング回路との間の第１のノードにおける第１の電圧を第１のリング発振器の１つまたは複数のインバータの第１のセットに印加することと、第２の回路とパワーゲーティング回路との間の第２のノードにおける第２の電圧を第１のリング発振器の１つまたは複数のインバータの第２のセットに印加することとを備える。
[0008] 本開示の別の態様は、第１の回路を通る第１の負荷電流を発生するための手段と、第２の回路を通る第２の負荷電流を発生するための手段と、第１の負荷電流および第２の負荷電流に関連した第１の信号を発生するための手段とを含む装置に関し、第１の信号を発生することは、第１の回路と第１の負荷電流を発生するための手段との間の第１のノードにおける第１の電圧を第２の信号を発生するための手段の１つまたは複数のインバータの第１のセットに印加するための手段と、第２の回路と第２の負荷電流を発生するための手段との間の第２のノードにおける第２の電圧を第２の信号を発生するための手段の１つまたは複数のインバータの第２のセットに印加するための手段とを含む。
[0009] 前述および関連する目的を達成するため、１つまたは複数の実施形態は、以下において十分に説明され、且つ特許請求の範囲において特に指摘される特徴を含む。以下の説明および添付された図面は、１つまたは複数の実施形態のある特定の例示的な態様を詳細に記載する。これら態様は、様々な実施形態の原理が採用され得る様々な方法のうちのほんの一部を示すものに過ぎないが、説明の実施形態が全てのそのような態様およびそれらの均等物を含むことを意図される。
本開示のある態様に従って、パワーゲーティング回路によって提供された分配負荷電流を感知および制御するための例証的な装置のブロック図を例示する。 本開示の別の態様に従って、パワーゲーティング回路によって提供された分配負荷電流を感知するための別の例証的な装置のブロック図を例示する。 本開示の別の態様に従って、パワーゲーティング回路によって提供された分配負荷電流を感知するための別の例証的な装置のブロック図を例示する。 本開示の別の態様に従って、パワーゲーティング回路によって提供された分配負荷電流を感知するための別の例証的な装置のブロック図を例示する。 本開示の別の態様に従って、パワーゲーティング回路によって提供された分配負荷電流を感知するための別の例証的な装置のブロック図を例示する。 本開示の別の態様に従って、パワーゲーティング回路によって提供された分配負荷電流を感知するための別の例証的な装置のブロック図を例示する。 本開示の別の態様に従って、例証的な電流センサのブロック図を例示する。 本開示の別の態様に従って、分配負荷電流を感知するための例証的な方法のフロー図を例示する。
詳細な説明
[0018] 添付された図面に関連して以下に記載される詳細な説明は、様々な構成の説明として意図され、ここに説明される概念が実践され得る唯一の構成を表すことを意図されない。詳細な説明は、様々な概念の完全な理解を提供することを目的として特定の詳細を含む。しかしながら、これら概念がこれら特定の詳細なしに実践され得ることは当業者にとって明らかであろう。いくつかの事例では、よく知られた構造およびコンポーネントが、そのような概念を曖昧にすることを避けるためにブロック図形式で示される。
[0019] 図１は、本開示のある態様に従って、１つまたは複数のそれぞれのパワーゲーティング回路によって提供された１つまたは複数の負荷電流を感知および制御するための例証的な装置１００のブロック図を例示する。装置１００は、１つまたは複数のコアに供給された１つまたは複数の負荷電流を感知するための集積回路（ＩＣ）において採用され得る。
[0020] 特に、装置１００は、Ｎ個のパワーゲーティング回路１１０−１乃至１１０−Ｎを含み、ここで、Ｎは、１つ（１）または複数であり得る。パワーゲーティング回路１１０−１乃至１１０−Ｎは、上位電圧レールＶＤＤ1乃至ＶＤＤNと下位電圧レールＶＳＳ（例えば、接地）との間においてコア（一般に回路）１２０−１乃至１２０−Ｎとそれぞれ直列に結合され得る。パワーゲーティング回路１１０−１乃至１１０−Ｎは、コア１２０−１乃至１２０−Ｎにそれぞれ供給された負荷電流ＩL1乃至ＩLNを制御するための制御信号ＣＳ1乃至ＣＳNを受け取るように構成される。
[0021] 装置１００はさらに、パワーゲーティング回路１１０−１乃至１１０−Ｎにそれぞれ結合された電流センサ１３０−１乃至１３０−Ｎを含む。電流センサ１３０−１乃至１３０−Ｎは、コア１２０−１乃至１２０−Ｎにそれぞれ供給された負荷電流ＩL1乃至ＩLNを示すデジタル信号Ｄ1乃至ＤNを発生するように構成される。電流センサ１３０−１乃至１３０−Ｎは、パワーゲーティング回路１１０−１乃至１１０−Ｎによってそれぞれ発生された電圧差ΔＶ1乃至ΔＶNに基づいて、デジタル信号Ｄ1乃至ＤNを発生するように構成される。従って、電圧差ΔＶ1乃至ΔＶNは、コア１２０−１乃至１２０−Ｎにそれぞれ供給された負荷電流ＩL1乃至ＩLNに関連している(related to)。
[0022] 装置１００はさらに、パワーゲーティング回路１１０−１乃至１１０−Ｎの動作を制御するためのコントローラ１４０を含む。例えば、コントローラ１４０は、パワーゲーティング回路１１０−１乃至１１０−Ｎのうちのいずれか１つを制御して、いずれかの対応するコア１２０−１乃至１２０−Ｎに供給されたいずれかの対応する負荷電流ＩL1乃至ＩLNを低減または実質的に除去するように構成され得る。
[0023] より具体的には、コントローラ１４０は、電流センサ１３０−１乃至１３０−Ｎからデジタル信号Ｄ1乃至ＤNを受け取るように構成される。コントローラ１４０はさらに、パワーゲーティング回路１１０−１乃至１１０−Ｎのための制御信号ＣＳ1乃至ＣＳNをそれぞれ発生するように構成される。オプションとして、コントローラ１４０は、装置１００に関連付けられた１つまたは複数の感知された温度を示す１つまたは複数の信号、および／またはコントローラ１４０がパワーゲーティング回路１１０−１乃至１１０−Ｎの動作を制御する際に応答し得る他の１つまたは複数の信号のような、１つまたは複数の条件を受け取るように構成され得る。
[0024] 動作において、デジタル信号Ｄ1乃至ＤNのうちのいずれか１つまたは複数が、対応するコア１２０−１乃至１２０−Ｎに供給されたいずれか１つまたは複数の有害な負荷電流ＩL1乃至ＩLNをもたらし得るいずれか１つまたは複数の電流しきい値を上回ることをコントローラ１４０が感知する場合、コントローラ１４０は制御信号ＣＳ1乃至ＣＳNを発生して、対応するいずれかまたは複数の有害な負荷電流ＩL1乃至ＩLNを低減または実質的に除去する。代替として、または加えて、負荷電流ＩL1乃至ＩLNのうちのいずれかが維持されるならばいずれか１つまたは複数の条件が装置１００への損傷または誤作動をもたらすであろうことをコントローラ１４０が感知する場合、コントローラ１４０は制御信号ＣＳ1乃至ＣＳNを発生し、そうしなければ装置１００への損傷または誤作動を生じさせるであろう負荷電流ＩL1乃至ＩLNのうちの対応する１つまたは複数を低減または実質的に除去する。
[0025] 図２は、本開示の別の態様に従って、１つのパワーゲーティング回路によって提供された複数の分配負荷電流を感知するための別の例証的な装置２００のブロック図を例示する。装置２００は、以前に論じられた装置１００の一部分の例証的なより詳細な具体化であり得る。例えば、装置２００は、装置１００のＪ番目のパワーゲーティング回路、Ｊ番目の電流センサ、およびＪ番目のコアを含み得、ここで、Ｊは、１とＮとの間の任意の整数であることができる。
[0026] より具体的には、装置２００は、パワーゲーティング回路２１０−Ｊ、電流センサ２３０−Ｊ、およびコア２２０−Ｊを含む。コア２２０−Ｊはそしてまた、サブコア（一般に回路）２２２−Ｊ１乃至２２２−ＪＭを含み、ここで、Ｍは、２つ（２）またはそれより多いものであり得る。パワーゲーティング回路２１０−Ｊは、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間においてそれぞれのサブコア２２２−Ｊ１乃至２２２−ＪＭと直列に結合される。パワーゲーティング回路２１０−Ｊは、制御信号ＣＳJに応答して、サブコア２２２−Ｊ１乃至２２２−ＪＭにそれぞれ分配された負荷電流ＩLJ1−ＩLJMを制御するように構成される。
[0027] 電流センサ２３０−Ｊは、サブコア２２２−Ｊ１乃至２２２−ＪＭにそれぞれ分配された負荷電流ＩLJ1乃至ＩLJMの組み合わせ（例えば、平均または合計）を示すデジタル信号ＤJを発生するように構成される。電流センサ２３０−Ｊは、パワーゲーティング回路２１０−Ｊによって発生された電圧差ΔＶJ1乃至ΔＶ JM のセットに基づいてデジタル信号ＤJを発生するように構成される。従って、電圧差ΔＶJ1乃至ΔＶ JM は、サブコア２２２−Ｊ１乃至２２２−ＪＭにそれぞれ供給された負荷電流ＩLJ1乃至ＩLJMに関連している。このことから、デジタル信号ＤJは、負荷電流ＩLJ1乃至ＩLJMの組み合わせに関連している。
[0028] 装置１００におけるように、デジタル信号ＤJは、サブコア２２２−Ｊ１乃至２２２−ＪＭにそれぞれ供給された負荷電流ＩLJ1乃至ＩLJMを制御するための制御信号ＣＳJを発生するためのコントローラに提供され得る。論じられたように、コントローラは、サブコア２２２−Ｊ１乃至２２２−ＪＭへの損傷または誤作動を防ぐために制御信号ＣＳJを発生し得る。一例として、コントローラは制御信号ＣＳJを発生し、サブコア２２２−Ｊ１乃至２２２−ＪＭに供給された負荷電流ＩLJ1乃至ＩLJMを集合的に低減または実質的に除去し得る。
[0029] 図３は、本開示の別の態様に従って、パワーゲーティング回路による分配負荷電流を感知するための別の例証的な装置３００のブロック図を例示する。装置３００は、以前に論じられた装置２００の例証的な詳細な具体化であり得る。特に、装置３００は、パワーゲーティング回路３１０−Ｊと、電圧センサ３３２−Ｊおよび３３４−Ｊ並びに減算器３３６−Ｊを含む電流センサと、サブコア３２２−Ｊ１、３２２−Ｊ２乃至３２２−ＪＭのセットを含むコア３２２−Ｊとを含む。
[0030] パワーゲーティング回路３１０−Ｊは、互いに並列に結合された１つまたは複数のバルクヘッドトランジスタＭJ11乃至ＭJ1Pの第１のセットを含む。１つまたは複数のバルクヘッドトランジスタＭJ11乃至ＭJ1Pの第１のセットは、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間においてサブコア３２２−Ｊ１と直列に結合される。バルクヘッドトランジスタＭJ11乃至ＭJ1Pの各々は、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）として構成され得る。バルクヘッドトランジスタＭJ11乃至ＭJ1Pの制御端子（例えば、ゲート）は、制御電圧ＶJを受け取るように構成される（一例の制御信号ＣＳJ）。
[0031] 同様に、パワーゲーティング回路３１０−Ｊはさらに、互いに並列に結合された１つまたは複数のバルクヘッドトランジスタＭJ21乃至ＭJ2Qの第２のセットを含む。１つまたは複数のバルクヘッドトランジスタＭJ21乃至ＭJ2Qの第２のセットは、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間においてサブコア３２２−Ｊ２と直列に結合される。バルクヘッドトランジスタＭJ21乃至ＭJ2Qの各々は、ＰＭＯＳ ＦＥＴとして構成され得る。バルクヘッドトランジスタＭJ21乃至ＭJ2Qの制御端子（例えば、ゲート）は、制御電圧ＶJを受け取るように構成される。第２のセットにおけるバルクヘッドトランジスタＭJ21乃至ＭJ2Qの数Ｑは、第１のセットにおけるトランジスタＭJ11乃至ＭJ1Pの数Ｐと同じかまたは異なり得る。
[0032] 同様の形式で、パワーゲーティング回路３１０−Ｊはさらに、互いに並列に結合された１つまたは複数のバルクヘッドトランジスタＭJM1乃至ＭJMRのＭ番目のセットを含む。１つまたは複数のバルクヘッドトランジスタＭJM1乃至ＭJMRのＭ番目のセットは、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間においてサブコア３２２−ＪＭと直列に結合される。バルクヘッドトランジスタＭJM1乃至ＭJMRの各々は、ＰＭＯＳ ＦＥＴとして構成され得る。バルクヘッドトランジスタＭJM1乃至ＭJMRの制御端子（例えば、ゲート）は、制御電圧ＶJを受け取るように構成される。Ｍ番目のセットにおけるバルクヘッドトランジスタＭJM1乃至ＭJMRの数Ｒは、第１のセットにおけるトランジスタＭJ11乃至ＭJ1Pの数Ｐおよび／または第２のセットにおけるトランジスタＭJ21乃至ＭJ2Qの数Ｑと同じかまたは異なり得る。
[0033] 論じられたように、電流センサは、電圧センサ３３２−Ｊおよび３３４−Ｊと、減算器３３６−Ｊとを含む。電圧センサ３３２−Ｊはそしてまた、奇数のインバータＩJ11乃至ＩJ1Mのカスケードされたセット(a cascaded set)を有するリング発振器３３３−Ｊを含む。最後のインバータＩJ1Mの出力は、フィードバック経路を介して第１のインバータＩJ11の入力に結合される。インバータＩJ11乃至ＩJ1Mは各々、上位電圧レールＶＤＤJと下位電圧ＶＳＳとの間に結合される。
[0034] 電圧センサ３３２−Ｊはさらに、リング発振器３３３−Ｊによって発生された信号の周波数に関連した第１のデジタル信号ＣＯＤＥ＿１を発生するように構成される第１の周波数対コード（frequency-to-code）変換器ＦＴＣ−１を含む。リング発振器３３３−Ｊによって発生された信号の周波数は、レール電圧ＶＤＤJとＶＳＳとの間の電圧差の関数である。従って、第１のデジタル信号ＣＯＤＥ＿１は、電圧差を示す（ＶＤＤJ−ＶＳＳ）。この例において、第１の周波数対コード変換器ＦＴＣ−１は、リング発振器３３３−Ｊのフィードバック経路に結合されるが、ここにさらに例証されるように、リング発振器３３３−Ｊの複数のノードに結合され得る。
[0035] 同様に、電圧センサ３３４−Ｊは、奇数のインバータＩJ21乃至ＩJ2Mのカスケードされたセットを有するリング発振器３３５−Ｊを含む。最後のインバータＩJ2Mの出力は、フィードバック経路を介して第１のインバータＩJ21の入力に結合される。インバータＩJ21乃至Ｉ J2M は、トランジスタＭJ11乃至ＭJ1Pの第１のセット乃至トランジスタＭJM1乃至ＭJMRのＭ番目のセットの下位端子（例えば、ドレイン）と下位電圧レールとの間にそれぞれ結合される。
[0036] 電圧センサ３３４−Ｊはさらに、リング発振器３３５−Ｊによって発生された信号の周波数を示す第２のデジタル信号ＣＯＤＥ＿２を発生するように構成される第２の周波数対コード変換器ＦＴＣ−２を含む。リング発振器３３５−Ｊによって発生された信号の周波数は、バルクヘッドトランジスタの第１乃至Ｍ番目のセットの下位端子（例えば、ドレイン）電圧ＶＤ1およびＶＤMと下位レール電圧ＶＳＳとの間の電圧差の組み合わせ（例えば、平均）の関数である。従って、第２のデジタル信号ＣＯＤＥ＿２は、電圧差（ＶＤ1−ＶＳＳ）乃至（ＶＤM−ＶＳＳ）の組み合わせ（例えば、平均）を示す。この例において、第２の周波数対コード変換器ＦＴＣ−２は、リング発振器３３５−Ｊのフィードバック経路に結合されるが、ここにさらに例証されるように、リング発振器３３５−Ｊの複数のノードに結合され得る。
[0037] 論じられたように、電流センサはさらに、減算器３３６−Ｊを含む。減算器３３６−Ｊは、第１のデジタル信号ＣＯＤＥ＿１と第２のデジタル信号ＣＯＤＥ＿２との間の差に関連したデジタル信号ＤJを発生するように構成される（例えば、ＤJ〜ＣＯＤＥ＿１−ＣＯＤＥ＿２）。デジタル信号ＤJは、パワーゲーティング回路３１０−Ｊによってサブコア３２２−Ｊ１乃至３２２−ＪＭにそれぞれ分配された負荷電流ＩLJ1乃至ＩLJMの組み合わせ（例えば、平均または合計）に関連し得る。
[0038] 一例として、第１のデジタル信号ＣＯＤＥ＿１は、（ＶＤＤJ−ＶＳＳ）に関連している。第２のデジタル信号ＣＯＤＥ＿２は、平均｛ＶＤ1乃至ＶＤM｝−ＶＳＳに関連している。デジタル信号ＤJは、ＣＯＤＥ＿１−ＣＯＤＥ＿２に関連している。このことから、デジタル信号ＤJは、（ＶＤＤJ−ＶＳＳ）−（平均｛ＶＤ1乃至ＶＤM｝−ＶＳＳ）に関連している。従って、デジタル信号ＤJは、ＶＤＤJ−平均｛ＶＤ1乃至ＶＤM｝に関連している。ＶＤＤJ−平均｛ＶＤ1乃至ＶＤM｝という用語が、バルクヘッドトランジスタの第１乃至Ｍ番目のセット間の平均電圧降下であることから、この用語は、サブコア３２２−Ｊ１乃至３２２−ＪＭにそれぞれ供給された負荷電流ＩLJ1乃至ＩLJMの平均に関連している。
[0039] このことから、コントローラは、サブコア３２２−Ｊ１乃至３２２−ＪＭに供給された負荷電流ＩLJ1乃至ＩLJMを制御するためにデジタル信号ＤJを使用し得る。
[0040] 図４は、本開示の別の態様に従って、パワーゲーティング回路によって提供された分配負荷電流を感知するための別の例証的な装置４００のブロック図を例示する。装置４００は、以前に論じられた装置３００の例証的なより詳細な具体化であり得る。特に、装置４００は、パワーゲーティング回路４１０−Ｊと、電圧センサ４３２−Ｊおよび４３４−Ｊおよび減算器４３６−Ｊを含む電流センサと、サブコア４２２−Ｊ１、４２２−Ｊ２乃至４２２−ＪＭのセットを含むコア４２２−Ｊとを含む。
[0041] この例において、パワーゲーティング回路４１０−Ｊは、バルクヘッドトランジスタＭJ1乃至ＭJMのセットを含む。第１のバルクヘッドトランジスタＭJ1は、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間においてサブコア４２２−Ｊ１と直列に結合される。第２のバルクヘッドトランジスタＭJ2は、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間においてサブコア４２２−Ｊ２と直列に結合される。同様に、Ｍ番目のバルクヘッドトランジスタＭJMは、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間においてサブコア４２２−ＪＭと直列に結合される。バルクヘッドトランジスタＭJ1乃至ＭJMの各々は、ＰＭＯＳ ＦＥＴとして構成され得る。バルクヘッドトランジスタＭJ1乃至Ｍ JM の制御端子（例えば、ゲート）は、制御電圧ＶJを受け取るように構成される（制御信号ＣＳJの例）。
[0042] 論じられたように、電流センサは、電圧センサ４３２−Ｊおよび４３４−Ｊと、減算器４３６−Ｊとを含む。電圧センサ４３２−Ｊはそしてまた、奇数のインバータＩJ11乃至ＩJ1Mのカスケードされたセットを有するリング発振器４３３−Ｊを含む。インバータの各々は、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間においてｎチャネル金属酸化膜半導体（ＮＭＯＳ）ＦＥＴと直列に結合されたＰＭＯＳ ＦＥＴを含む。ＰＭＯＳおよびＮＭＯＳ ＦＥＴのゲートは、対応するインバータの入力を形成するために互いに結合される。ＰＭＯＳおよびＮＭＯＳ ＦＥＴのドレインは、対応するインバータの出力を形成するために互いに結合される。
[0043] 例えば、インバータＩJ11は、ＰＭＯＳ ＭP11およびＮＭＯＳ ＭN11を含み、インバータＩJ12は、ＰＭＯＳ ＭP12およびＮＭＯＳ ＭN12を含み、およびインバータＩJ1Mは、ＰＭＯＳ ＭP1MおよびＮＭＯＳ ＭN1Mを含む。最後のインバータＩJ1Mの出力（ＰＭＯＳ ＭP1MおよびＮＭＯＳ ＭN1Mのドレイン）は、フィードバック経路を介して第１のインバータＩJ11の入力（ＰＭＯＳ ＭP11およびＮＭＯＳ ＭN11のゲート）に結合される。
[0044] 電圧センサ４３２−Ｊはさらに、リング発振器４３３−Ｊによって発生された信号の周波数を示す第１のデジタル信号ＣＯＤＥ＿１を発生するように構成される第１の周波数対コード変換器ＦＴＣ−１を含む。リング発振器４３３−Ｊによって発生された信号の周波数は、レール電圧ＶＤＤJとＶＳＳとの間の電圧差の関数である。従って、第１のデジタル信号ＣＯＤＥ＿１は、電圧差を示す（ＶＤＤJ−ＶＳＳ）。この例において、第１の周波数対コード変換器ＦＴＣ−１は、リング発振器４３３−Ｊのフィードバック経路に結合されるが、ここにさらに例証されるように、リング発振器４３３−Ｊの複数のノードに結合され得る。
[0045] 同様に、電圧センサ４３４−Ｊは、奇数のインバータＩJ21乃至ＩJ2Mのカスケードされたセットを含むリング発振器４３５−Ｊを含む。インバータの各々は、バルクヘッドトランジスタＭJ1乃至ＭJMのそれぞれの下位端子（例えば、ドレイン）と下位電圧レールＶＳＳとの間においてＮＭＯＳ ＦＥＴと直列に結合されたＰＭＯＳ ＦＥＴを含む。ＰＭＯＳおよびＮＭＯＳ ＦＥＴのゲートは、対応するインバータの入力を形成するために互いに結合される。ＰＭＯＳおよびＮＭＯＳ ＦＥＴのドレインは、対応するインバータの出力を形成するために互いに結合される。
[0046] 例えば、インバータＩJ21は、ＰＭＯＳ ＭP21およびＮＭＯＳ ＭN21を含み、インバータＩJ22は、ＰＭＯＳ ＭP22およびＮＭＯＳ ＭN22を含み、およびインバータＩJ2Mは、ＰＭＯＳ ＭP2MおよびＮＭＯＳ ＭN2Mを含む。最後のインバータＩJ2Mの出力（ＰＭＯＳ ＭP2MおよびＮＭＯＳ ＭN2Mのドレイン）は、フィードバック経路を介して第１のインバータＩJ11の入力（ＰＭＯＳ ＭP21およびＮＭＯＳ ＭN21のゲート）に結合される。
[0047] 電圧センサ４３４−Ｊはさらに、リング発振器４３５−Ｊによって発生された信号の周波数を示す第２のデジタル信号ＣＯＤＥ＿２を発生するように構成される第２の周波数対コード変換器ＦＴＣ−２を含む。リング発振器４３５−Ｊによって発生された信号の周波数は、それぞれのバルクヘッドトランジスタＭJ1乃至ＭJMの下位端子（例えば、ドレイン）電圧ＶＤ1およびＶＤMと下位レール電圧ＶＳＳとの間の電圧差の組み合わせ（例えば、平均）の関数である。従って、第２のデジタル信号ＣＯＤＥ＿２は、電圧差（ＶＤ1−ＶＳＳ）乃至（ＶＤM−ＶＳＳ）の組み合わせ（例えば、平均）を示す。この例において、第２の周波数対コード変換器ＦＴＣ−２は、リング発振器４３５−Ｊのフィードバック経路に結合されるが、ここにさらに例証されるように、リング発振器４３５−Ｊの複数のノードに結合され得る。
[0048] 論じられたように、電流センサはさらに、減算器４３６−Ｊを含む。減算器４３６−Ｊは、第１のデジタル信号ＣＯＤＥ＿１と第２のデジタル信号ＣＯＤＥ＿２との間の差に関連したデジタル信号ＤJを発生するように構成される（例えば、ＤJ〜ＣＯＤＥ＿１−ＣＯＤＥ＿２）。デジタル信号ＤJは、パワーゲーティング回路４１０−Ｊによってサブコア４２２−Ｊ１乃至４２２−ＪＭにそれぞれ分配された負荷電流ＩLJ1乃至ＩLJMの組み合わせ（例えば、平均または合計）に関連し得る。
[0049] 一例として、第１のデジタル信号ＣＯＤＥ＿１は、（ＶＤＤJ−ＶＳＳ）に関連している。第２のデジタル信号ＣＯＤＥ＿２は、平均｛ＶＤ1乃至ＶＤM｝−ＶＳＳに関連している。デジタル信号ＤJは、ＣＯＤＥ＿１−ＣＯＤＥ＿２に関連している。このことから、デジタル信号ＤJは、（ＶＤＤJ−ＶＳＳ）−（平均｛ＶＤ1乃至ＶＤM｝−ＶＳＳ）に関連している。従って、デジタル信号ＤJは、ＶＤＤJ−平均｛ＶＤ1乃至ＶＤM｝に関連している。ＶＤＤJ−平均｛ＶＤ1乃至ＶＤM｝という用語が、バルクヘッドトランジスタＭJ1乃至ＭJM間の平均電圧降下であることから、この用語は、サブコア４２２−Ｊ１乃至４２２−ＪＭにそれぞれ供給された負荷電流ＩLJ1乃至ＩLJMの平均または合計に関連している。
[0050] このことから、コントローラは、サブコア４２２−Ｊ１乃至４２２−ＪＭに供給された負荷電流ＩLJ1乃至ＩLJMを制御するためにデジタル信号ＤJを使用し得る。
[0051] 図５は、本開示の別の態様に従って、パワーゲーティング回路による分配負荷電流を感知するための別の例証的な装置５００のブロック図を例示する。装置５００は、以前に論じられた装置２００の変形である。特に、装置５００は、装置２００におけるように上位電圧レールとコアとの間の代わりに、コアと下位電圧レールＶＳＳとの間にパワーゲーティング回路を含む。
[0052] より具体的には、装置５００は、パワーゲーティング回路５１０−Ｊ、電流センサ５３０−Ｊ、およびコア５２０−Ｊを含む。コア５２０−Ｊはそしてまた、サブコア（一般に回路）５２２−Ｊ１乃至５２２−ＪＭを含み、ここで、Ｍは、２つ（２）またはそれより多いものであり得る。サブコア５２２−Ｊ１乃至５２２−ＪＭは、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間においてパワーゲーティング回路５１０−Ｊとそれぞれ直列に結合される。パワーゲーティング回路５１０−Ｊは、制御信号ＣＳJに応答して、サブコア５２２−Ｊ１乃至５２２−ＪＭをそれぞれ通る負荷電流ＩLJ1−ＩLJMを制御するように構成される。
[0053] 電流センサ５３０−Ｊは、サブコア５２２−Ｊ１乃至５２２−ＪＭをそれぞれ通る負荷電流ＩLJ1乃至ＩLJMの組み合わせ（例えば、平均または合計）を示すデジタル信号ＤJを発生するように構成される。電流センサ５３０−Ｊは、パワーゲーティング回路５１０−Ｊによって発生された電圧差ΔＶJ1乃至ΔＶJMのセットに基づいてデジタル信号ＤJを発生するように構成される。従って、電圧差ΔＶJ1乃至ΔＶJMは、サブコア５２２−Ｊ１乃至５２２−ＪＭをそれぞれ通る負荷電流ＩLJ1乃至ＩLJMに関連している。このことから、デジタル信号ＤJは、負荷電流ＩLJ1乃至ＩLJMの組み合わせに関連している。
[0054]
[0055] 図６は、本開示の別の態様に従って、パワーゲーティング回路によって提供された分配負荷電流を感知するための別の例証的な装置６００のブロック図を例示する。装置６００は、以前に論じられた装置５００の例証的な詳細な具体化であり得る。特に、装置６００は、パワーゲーティング回路６１０−Ｊと、電圧センサ６３２−Ｊおよび６３４−Ｊおよび減算器６３６−Ｊを含む電流センサと、サブコア６２２−Ｊ１、６２２−Ｊ２乃至６２２−ＪＭのセットを含むコア６２２−Ｊとを含む。
[0056] パワーゲーティング回路６１０−Ｊは、互いに並列に結合された１つまたは複数のバルクフッタトランジスタＭJ11乃至ＭJ1Pの第１のセットを含む。サブコア６２２−Ｊ１は、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間で１つまたは複数のバルクフッタトランジスタＭJ11乃至ＭJ1Pの第１のセットと直列に結合される。。バルクフッタトランジスタＭJ11乃至ＭJ1Pの各々は、ＮＭＯＳ ＦＥＴとして構成され得る。バルクフッタトランジスタＭJ11乃至ＭJ1Pの制御端子（例えば、ゲート）は、制御電圧ＶJを受け取るように構成される（一例の制御信号ＣＳJ）。
[0057] 同様に、パワーゲーティング回路６１０−Ｊはさらに、互いに並列に結合された１つまたは複数のバルクフッタトランジスタＭJ21乃至ＭJ2Qの第２のセットを含む。サブコア６２２−Ｊ２は、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間において１つまたは複数のバルクフッタトランジスタＭJ21乃至ＭJ2Qの第２のセットと直列に結合される。バルクフッタトランジスタＭJ21乃至ＭJ2Qの各々は、ＮＭＯＳ ＦＥＴとして構成され得る。バルクフッタトランジスタＭJ21乃至ＭJ2Qの制御端子（例えば、ゲート）は、制御電圧ＶJを受け取るように構成される。第２のセットにおけるバルクフッタトランジスタＭJ21乃至ＭJ2Qの数Ｑは、第１のセットにおけるトランジスタＭJ11乃至ＭJ1Pの数Ｐと同じであり得るか、または異なり得る。
[0058] 同様の形式で、パワーゲーティング回路６１０−Ｊはさらに、互いに並列に結合された１つまたは複数のバルクフッタトランジスタＭJM1乃至ＭJMRのＭ番目のセットを含む。サブコア６２２−ＪＭは、上位電圧レールＶＤＤJと下位電圧レールＶＳＳとの間において１つまたは複数のバルクフッタトランジスタＭJM1乃至ＭJMRのＭ番目のセットと直列に結合される。バルクフッタトランジスタＭJM1乃至ＭJMRの各々は、ＮＭＯＳ ＦＥＴとして構成され得る。バルクフッタトランジスタＭJM1乃至ＭJMRの制御端子（例えば、ゲート）は、制御電圧ＶJを受け取るように構成される。Ｍ番目のセットにおけるバルクフッタトランジスタＭJM1乃至ＭJMRの数Ｒは、第１のセットにおけるトランジスタＭJ11乃至ＭJ1Pの数Ｐおよび／または第２のセットにおけるトランジスタＭJ21乃至ＭJ2Qの数Ｑと同じであり得るか、または異なり得る。
[0059] 論じられたように、電流センサは、電圧センサ６３２−Ｊおよび６３４−Ｊと、減算器６３６−Ｊとを含む。電圧センサ６３２−Ｊは、奇数のインバータＩJ11乃至ＩJ1Mのカスケードされたセットを有するリング発振器６３３−Ｊを含む。最後のインバータＩJ1Mの出力は、フィードバック経路を介して第１のインバータＩJ11の入力に結合される。インバータＩJ11乃至ＩJ1Mは、上位電圧レールＶＤＤJとトランジスタＭJ11乃至ＭJ1Pの第１のセット乃至トランジスタＭJM1乃至ＭJMRのＭ番目のセットの上位端子（例えば、ドレイン）との間にそれぞれ結合される。
[0060] 電圧センサ６３２−Ｊはさらに、リング発振器６３３−Ｊによって発生された信号の周波数を示す第１のデジタル信号ＣＯＤＥ＿１を発生するように構成される第１の周波数対コード変換器ＦＴＣ−１を含む。リング発振器６３３−Ｊによって発生された信号の周波数は、上位レール電圧ＶＤＤJとバルクフッタトランジスタの第１乃至Ｍ番目のセットの上位端子（例えば、ドレイン）電圧ＶＤ1およびＶＤMとの間の電圧差の組み合わせ（例えば、平均）の関数である。従って、第１のデジタル信号ＣＯＤＥ＿１は、電圧差（ＶＤＤJ−ＶＤ1）乃至（ＶＤＤJ−ＶＤM）の組み合わせ（例えば、平均）を示す。この例において、第１の周波数対コード変換器ＦＴＣ−１は、リング発振器６３３−Ｊのフィードバック経路に結合されるが、ここにさらに例証されるように、リング発振器６３３−Ｊの複数のノードに結合され得る。
[0061] 電圧センサ６３４−Ｊは、奇数のインバータＩJ21乃至ＩJ2Mのカスケードされたセットを有するリング発振器６３５−Ｊを含む。最後のインバータＩJ2Mの出力は、フィードバック経路を介して第１のインバータＩJ21の入力に結合される。インバータＩJ21乃至ＩJ2Mは各々、上位電圧レールＶＤＤJと下位電圧ＶＳＳとの間に結合される。
[0062] 電圧センサ６３４−Ｊはさらに、リング発振器６３５−Ｊによって発生された信号の周波数を示す第２のデジタル信号ＣＯＤＥ＿２を発生するように構成される第２の周波数対コード変換器ＦＴＣ−２を含む。リング発振器６３５−Ｊによって発生された信号の周波数は、レール電圧ＶＤＤJとＶＳＳとの間の電圧差の関数である。従って、第２のデジタル信号ＣＯＤＥ＿２は、電圧差を示す（ＶＤＤJ−ＶＳＳ）。この例において、第２の周波数対コード変換器ＦＴＣ−２は、リング発振器６３５−Ｊのフィードバック経路に結合されるが、ここにさらに例証されるように、リング発振器６３５−Ｊの複数のノードに結合され得る。
[0063] 論じられたように、電流センサはさらに、減算器６３６−Ｊを含む。減算器６３６−Ｊは、第１のデジタル信号ＣＯＤＥ＿１と第２のデジタル信号ＣＯＤＥ＿２との間の差に関連したデジタル信号ＤJを発生するように構成される（例えば、ＤJ〜ＣＯＤＥ＿１−ＣＯＤＥ＿２）。デジタル信号ＤJは、パワーゲーティング回路６１０−Ｊによって提供されサブコア６２２−Ｊ１乃至６２２−ＪＭをそれぞれ通る負荷電流ＩLJ1乃至ＩLJMの組み合わせ（例えば、平均または合計）に関連し得る。
[0064] 一例として、第１のデジタル信号ＣＯＤＥ＿１は、ＶＤＤJ−平均｛ＶＤ1乃至ＶＤM｝に関連している。第２のデジタル信号ＣＯＤＥ＿２は、（ＶＤＤJ−ＶＳＳ）に関連している。デジタル信号ＤJは、ＣＯＤＥ＿１−ＣＯＤＥ＿２に関連している。このことから、デジタル信号ＤJは、ＶＤＤJ−平均｛ＶＤ1乃至ＶＤM｝−（ＶＤＤJ−ＶＳＳ）に関連している。従って、デジタル信号ＤJは、｛ＶＤ1乃至ＶＤM｝−ＶＳＳに関連している。平均｛ＶＤ1乃至ＶＤM｝−ＶＳＳという用語が、バルクフッタトランジスタの第１乃至Ｍ番目のセット間の平均電圧降下であることから、この用語は、サブコア６２２−Ｊ１乃至６２２−ＪＭをそれぞれ通る負荷電流ＩLJ1乃至ＩLJMの平均または合計に関連している。
[0065] このことから、コントローラは、サブコア６２２−Ｊ１乃至６２２−ＪＭを通る負荷電流ＩLJ1乃至ＩLJMを制御するためにデジタル信号ＤJを使用し得る。
[0066] 図７は、本開示の別の態様に従って、例証的な電流センサ７００のブロック図を例示する。電流センサ７００は、以前に論じられた任意の電流センサの例証的な詳細な具体化であり得る。この例において、電流センサ７００は特に、１つまたは複数のバルクヘッドトランジスタ間の電圧降下を感知するために構成される。しかしながら、電流センサ７００は、以下により詳細に論じられるように、１つまたは複数のバルクフッタトランジスタ間の電圧降下を感知するために再構成され得ることが理解されるべきである。
[0067] 電流センサ７００は、第１の電圧レールＶＤＤにおける電圧と第２の電圧レールＶＳＳにおける電圧との間の電圧差を示す、またはそれに関連した第１のデジタル信号ＣＯＤＥ＿１を発生するように構成される第１の電圧センサを含む（例えば、ＣＯＤＥ＿１〜ＶＤＤ−ＶＳＳ）。第１の電圧センサは、リング発振器７１０、Ｎビットカウンタ７１２、１ビットカウンタ７１４−１乃至７１４−（Ｍ−１）、Ｎビットフリップフロップ７１６、１ビットフリップフロップ７１８−１乃至７１８−（Ｍ−１）、乗算器７２０、排他的ＯＲゲート７２２−１乃至７２２（Ｍ−１）、加算器７２４、およびフリップフロップ７２６を含む。
[0068] リング発振器７１０は、電圧差ＶＤＤ−ＶＳＳの関数として変化する周波数を有する信号を発生するように構成される。リング発振器７１０は、カスケードされたインバータＩ11乃至Ｉ1Mのセットを含む。最後のインバータＩ1Mの出力は、フィードバック経路を介して第１のインバータＩ11の入力に結合される。インバータは、第１の電圧レールＶＤＤと第２の電圧レールＶＳＳとの間に結合される。
[0069] Ｎビットカウンタ７１２は、第１のインバータＩ11の入力に結合された入力を含む。１ビットカウンタ７１４−１乃至７１４−（Ｍ−１）は、インバータＩ 12 乃至Ｉ1Mの入力にそれぞれ結合された入力を含む。Ｎビットフリップフロップ７１６は、Ｎビットカウンタ７１２の出力に結合されたデータ入力を含む。１ビットフリップフロップ７１８−１乃至７１８−（Ｍ−１）は、１ビットカウンタ７１４−１乃至７１４−（Ｍ−１）の出力にそれぞれ結合されたデータ入力を含む。Ｎビットフリップフロップ７１６および１ビットフリップフロップ７１８−１乃至７１８−（Ｍ−１）は、クロック信号ＣＬＫを受け取るように構成されるクロック入力を含む。
[0070] 乗算器７２０は、Ｎビットフリップフロップ７１６の出力に結合された第１の入力を含む。乗算器７２０は、整数Ｍ（例えば、リング発振器７１０におけるインバータの数と同じ）を受け取るように構成される第２の入力を含む。排他的ＯＲゲート７２２−１乃至７２２（Ｍ−１）は、Ｎビットフリップフロップ７１６の出力の最下位ビット（ＬＳＢ）に結合されたそれぞれの第１の入力を含む。排他的ＯＲゲート７２２−１乃至７２２（Ｍ−１）は、１ビットフリップフロップ７１８−１乃至７１８−（Ｍ−１）の出力にそれぞれ結合されたそれぞれの第２の入力を含む。
[0071] 乗算器７２０および排他的ＯＲゲート７２２−１乃至７２２（Ｍ−１）は、加算器７２４の入力にそれぞれ結合された出力を含む。フリップフロップ７２６は、加算器７２４の出力に結合されたデータ入力と、クロック信号ＣＬＫを受け取るように構成されるクロック入力とを含む。フリップフロップ７２６は、第１の電圧レールＶＤＤにおける電圧と第２の電圧レールＶＳＳにおける電圧との間の電圧差に関連したデジタル信号ＣＯＤＥ＿１を発生するように構成される出力を含む。
[0072] 電流センサ７００は、１つまたは複数のバルクヘッドトランジスタのソースにおける電圧ＶＤＤ−ＶDSと第２の電圧レールＶＳＳにおける電圧との間の電圧差を示す、またはそれに関連した第２のデジタル値ＣＯＤＥ＿２を発生するように構成される第２の電圧センサを含む（例えば、ＣＯＤＥ＿１〜（ＶＤＤ−ＶDS）−ＶＳＳ）。第２の電圧センサは、リング発振器７３０、Ｎビットカウンタ７３２、１ビットカウンタ７３４−１乃至７３４−（Ｍ−１）、Ｎビットフリップフロップ７３６、１ビットフリップフロップ７３８−１乃至７３８−（Ｍ−１）、乗算器７４０、排他的ＯＲゲート７４２−１乃至７４２（Ｍ−１）、加算器７４４、およびフリップフロップ７４６を含む。
[0073] リング発振器７３０は、電圧差の関数として変化する周波数を有する信号を発生するように構成される（ＶＤＤ−ＶDS）−ＶＳＳ）。リング発振器７３０は、カスケードされたインバータＩ21乃至Ｉ2Mのセットを含む。最後のインバータＩ2Mの出力は、フィードバック経路を介して第１のインバータＩ21の入力に結合される。インバータＩ21乃至Ｉ2Mは、（例えば、ＶＤＤ−ＶDSにおける）１つまたは複数のバルクヘッドトランジスタのソースと第２の電圧レールＶＳＳとの間に結合される。
[0074] Ｎビットカウンタ７３２は、第１のインバータＩ21の入力に結合された入力を含む。１ビットカウンタ７３４−１乃至７３４−（Ｍ−１）は、インバータＩ22乃至Ｉ2Mの入力にそれぞれ結合された入力を含む。Ｎビットフリップフロップ７３６は、Ｎビットカウンタ７３２の出力に結合されたデータ入力を含む。１ビットフリップフロップ７３８−１乃至７３８−（Ｍ−１）は、１ビットカウンタ７３４−１乃至７３４−（Ｍ−１）の出力にそれぞれ結合されたデータ入力を含む。Ｎビットフリップフロップ７３６および１ビットフリップフロップ７３８−１乃至７３８−（Ｍ−１）は、クロック信号ＣＬＫを受け取るように構成されるクロック入力を含む。
[0075] 乗算器７４０は、Ｎビットフリップフロップ７３６の出力に結合された第１の入力を含む。乗算器７４０は、整数Ｍ（例えば、リング発振器７３０におけるインバータの数と同じ）を受け取るように構成される第２の入力を含む。排他的ＯＲゲート７４２−１乃至７４２（Ｍ−１）は、Ｎビットフリップフロップ７３６の出力のＬＳＢに結合されたそれぞれの第１の入力を含む。排他的ＯＲゲート７４２−１乃至７４２（Ｍ−１）は、１ビットフリップフロップ７３８−１乃至７３８−（Ｍ−１）の出力にそれぞれ結合されたそれぞれの第２の入力を含む。
[0076] 乗算器７４０および排他的ＯＲゲート７４２−１乃至７４２（Ｍ−１）は、加算器７４４の入力にそれぞれ結合された出力を含む。フリップフロップ７４６は、加算器７４４の出力に結合されたデータ入力と、クロック信号ＣＬＫを受け取るように構成されるクロック入力とを含む。フリップフロップ７４６は、電圧差に関連したデジタル信号ＣＯＤＥ＿２を発生するように構成される出力を含む（ＶＤＤ−ＶDS）−ＶＳＳ）。
[0077] 電流センサ７００はさらに、デジタル値ＣＯＤＥ＿１とデジタル値ＣＯＤＥ＿２との間の差に関連したデジタル値Ｄを発生するように構成される減算器７５０を含む（例えば、Ｄ〜ＣＯＤＥ＿１−ＣＯＤＥ＿２）。デジタル値ＣＯＤＥ＿１が電圧ＶＤＤに関連していて、ＣＯＤＥ＿２が電圧ＶＤＤ−ＶDSに関連していることから、デジタル値Ｄは、ＶDSのためである（例えば、Ｄ〜ＶDD−（ＶＤＤ−ＶDS）＝ＶDS）。ＶDSが、１つまたは複数のバルクヘッドトランジスタ間にあり得ることから、電圧ＶDSそしてまたデジタル値Ｄは、バルクヘッドトランジスタを通る負荷電流に関連している。
[0078] 論じられたように、電流センサ７００は、１つまたは複数のバルクフッタトランジスタ間の負荷電流を感知するように再構成され得る。この点に関して、インバータ７３０のインバータＩ21乃至Ｉ 2M は、ＶＤＤとＶDSとの間に結合され得、ここで、ＶDSは、１つまたは複数のバルクフッタトランジスタのドレイン対ソース（drain-to-source）電圧である。
[0079] 電流センサ７００は、次のように動作する：リング発振器７１０は、電圧ＶＤＤに関連した周波数を有する信号を発生する。Ｎビットカウンタ７１２（例えば、４ビット）は、粗い（coarse）カウンタである。１ビットカウンタ７１４−１乃至７１４−（Ｍ−１）は、微細な（fine）カウンティングのためである。クロック信号ＣＬＫに基づいて、Ｎビットフリップフロップ７１６および１ビットフリップフロップ７１８−１乃至７１８−（Ｍ−１）は、Ｎビットカウンタ７１２および１ビットカウンタ７１４−１乃至７１４−（Ｍ−１）の出力での値をそれぞれラッチ（latch）する。乗算器７２０は、値Ｍ（例えば、１７）をＮビットフリップフロップ７１６の出力に乗算する。排他的ＯＲゲート７２２−１乃至７２２（Ｍ−１）は、小数値が加算器７２４によって乗算器７２０の出力に加算されることを確実にする。フリップフロップ７２６は、デジタル信号ＣＯＤＥ＿１を発生するために、クロック信号ＣＬＫに基づいて、加算器７２４の出力での値をラッチする。
[0080] 同様に、リング発振器７３０は、電圧ＶＤＤ−ＶDSに関連した周波数を有する信号を発生する。Ｎビットカウンタ７３２（例えば、４ビット）は、粗いカウンタである。１ビットカウンタ７３４−１乃至７３４−（Ｍ−１）は、微細なカウンティングのためである。クロック信号ＣＬＫに基づいて、Ｎビットフリップフロップ７３６および１ビットフリップフロップ７３８−１乃至７３８−（Ｍ−１）は、Ｎビットカウンタ７１２および７１４−１乃至７１４−（Ｍ−１）の出力での値をそれぞれラッチする。乗算器７４０は、値Ｍ（例えば、１７）をフリップフロップ７４６の出力に乗算する。排他的ＯＲゲート７４２−１乃至７４２（Ｍ−１）は、小数値が加算器７４４によって乗算器７４０の出力に加算されることを確実にする。フリップフロップ７４６は、デジタル信号ＣＯＤＥ＿２を発生するために、クロック信号ＣＬＫに基づいて、加算器７４４の出力での値をラッチする。
[0081] 減算器７５０は、コアまたは回路に供給された負荷電流に関連したデジタル値Ｄを発生するために、ＣＯＤＥ＿１とＣＯＤＥ＿２との間の差を発生する。
[0082] 図８は、本開示の別の態様に従って、パワーゲーティング回路による分配負荷電流を感知するための例証的な方法８００のフロー図を例示する。
[0083] 方法８００は、第１の回路およびパワーゲーティング回路を通る第１の負荷電流を発生することを含む（ブロック８１０）。第１の回路を通る第１の負荷電流を発生するための手段の例は、ここに説明されたパワーゲーティング回路のうちの任意のものを含む。
[0084] 方法８００はさらに、第２の回路およびパワーゲーティング回路を通る第２の負荷電流を発生することを含む（ブロック８２０）。第２の回路を通る第２の負荷電流を発生するための手段の例は、ここに説明されたパワーゲーティング回路のうちの任意のものを含む。
[0085] 加えて、方法８００は、第１の負荷電流および第２の負荷電流に関連した第１の信号を発生することを含む（ブロック８３０）。第１の負荷電流および第２の負荷電流に関連した第１の信号を発生するための手段の例は、ここに説明された電流センサのうちの任意のものを含む。
[0086] 方法８００のブロック８３０において第１の信号を発生することは、第１の回路とパワーゲーティング回路との間の第１のノードにおける第１の電圧を第１のリング発振器の１つまたは複数のインバータの第１のセットに印加することを含む（ブロック８３２）。第１の回路と第１の負荷電流を発生するための手段との間の第１のノードにおける第１の電圧を第１のリング発振器の１つまたは複数のインバータの第１のセットに印加するための手段の例は、ここに説明されたパワーゲーティング回路とリング発振器の１つまたは複数のインバータとの間の任意の接続を含む。
[0087] 同様に、方法８００のブロック８３０において第１の信号を発生することはまた、第２の回路とパワーゲーティング回路との間の第２のノードにおける第２の電圧を第１のリング発振器の１つまたは複数のインバータの第２のセットに印加することを含む（ブロック８３４）。第１の回路と第２の負荷電流を発生するための手段との間の第１のノードにおける第２の電圧を第１のリング発振器の１つまたは複数のインバータの第１のセットに印加するための手段の例は、ここに説明されたパワーゲーティング回路とリング発振器の１つまたは複数のインバータとの間の任意の接続を含む。
[0088] 本開示の先の説明は、当業者が本開示を製造または使用することを可能にするために提供される。本開示に対する様々な修正は、当業者にとって容易に明らかとなり、ここに定義された包括的な原理は、本開示の精神または範囲から逸脱することなしに他の変形に適用され得る。このことから、本開示は、ここに説明された例に限定されることを意図されてはおらず、ここに開示された原理および新規の特徴と一致する最も広い範囲を付与されるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１の回路と、
第２の回路と、
前記第１の回路を通る第１の負荷電流と前記第２の回路を通る第２の負荷電流とを発生するように構成されるパワーゲーティング回路と、
前記第１の負荷電流および前記第２の負荷電流に関連した第１の信号を発生するように構成される電流センサと
を備え、前記電流センサは、
前記パワーゲーティング回路と前記第１の回路との間の第１のノードに結合された１つまたは複数のインバータの第１のセットと、
前記パワーゲーティング回路と前記第２の回路との間の第２のノードに結合された１つまたは複数のインバータの第２のセットと
を備える、第１のリング発振器を含む、装置。
［Ｃ２］
前記第１のリング発振器は、第１の電圧レールにおける第１のレール電圧と前記第１のノードにおける第１の電圧との間の第１の電圧差と、前記第１のレール電圧と前記第２のノードにおける第２の電圧との間の第２の電圧差とに関連した第１の周波数を有する第２の信号を発生するように構成され、前記第１の信号は前記第２の信号に基づく、Ｃ１に記載の装置。
［Ｃ３］
前記パワーゲーティング回路は、
前記第１の電圧レールと前記第１のノードとの間に結合された１つまたは複数のトランジスタの第１のセットと、ここにおいて、１つまたは複数のトランジスタの前記第１のセットは、前記第１の回路を通る前記第１の負荷電流を制御信号に基づいて発生するように構成される、
前記第１の電圧レールと前記第２のノードとの間に結合された１つまたは複数のトランジスタの第２のセットと、ここにおいて、１つまたは複数のトランジスタの前記第２のセットは、前記第２の回路を通る第２の負荷電流を前記制御信号に基づいて発生するように構成される、
を備える、Ｃ２に記載の装置。
［Ｃ４］
トランジスタの前記第１および第２のセットは各々、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、Ｃ３に記載の装置。
［Ｃ５］
トランジスタの前記第１および第２のセットは各々、ｎチャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、Ｃ３に記載の装置。
［Ｃ６］
前記電流センサは、前記第１のレール電圧と第２のレール電圧との間の第３の電圧差に関連した第２の周波数を有する第３の信号を発生するように構成される第２のリング発振器を備え、前記第１の信号は前記第３の信号に基づく、Ｃ２に記載の装置。
［Ｃ７］
前記電流センサは、
前記第１の周波数に関連した第１のデジタル信号を発生するように構成される第１の周波数対コード（ＦＴＣ）変換器と、
前記第２の周波数に関連した第２のデジタル信号を発生するように構成される第２の周波数対コード（ＦＴＣ）変換器と、
前記第１のデジタル信号と前記第２のデジタル信号との間の差に基づいて前記第１の信号を発生するように構成される減算器と
をさらに備える、Ｃ６に記載の装置。
［Ｃ８］
前記電流センサは、前記第１の周波数に関連した第１のデジタル信号を発生するように構成される周波数対コード（ＦＴＣ）変換器をさらに備える、Ｃ２に記載の装置。
［Ｃ９］
前記周波数対コード（ＦＴＣ）変換器は、
前記インバータのうちの１つの入力に結合されたｎビットカウンタと、
残りのインバータの入力にそれぞれ結合された１ビットカウンタのセットと、
クロック信号に基づいて前記ｎビットカウンタの出力をラッチするように構成されるｎビットフリップフロップと、
前記クロック信号に基づいて前記１ビットカウンタの出力をそれぞれラッチするように構成される１ビットフリップフロップのセットと
を備える、Ｃ８に記載の装置。
［Ｃ１０］
前記周波数対コード（ＦＴＣ）変換器は、
前記ｎビットフリップフリップの前記ラッチされた出力に整数を乗算することによって、前記第１の周波数に関連した粗いデジタル値を発生するように構成される乗算器と、
前記第１の周波数の微細なデジタル値を集合的に発生するための排他的ＯＲゲートのセットと、排他的ＯＲゲートの前記セットは、前記ｎビットフリップフロップの最下位ビットにそれぞれ結合されたそれぞれの第１の入力と、前記１ビットフリップフロップの前記ラッチされた出力を受け取るように構成されるそれぞれの第２の入力とを含む、
前記第２の信号を発生するために、前記微細なデジタル値に前記粗いデジタル値を加算するための加算器と
をさらに備える、Ｃ９に記載の装置。
［Ｃ１１］
第１の回路およびパワーゲーティング回路を通る第１の負荷電流を発生することと、
第２の回路および前記パワーゲーティング回路を通る第２の負荷電流を発生することと、
前記第１の負荷電流および前記第２の負荷電流に関連した第１の信号を発生することと
を備え、前記第１の信号を発生することは、
前記第１の回路と前記パワーゲーティング回路との間の第１のノードにおける第１の電圧を第１のリング発振器の１つまたは複数のインバータの第１のセットに印加することと、
前記第２の回路と前記パワーゲーティング回路との間の第２のノードにおける第２の電圧を前記第１のリング発振器の１つまたは複数のインバータの第２のセットに印加することと
を備える、方法。
［Ｃ１２］
前記第１の信号を発生することは、第１の電圧レールにおける第１のレール電圧と前記第１の電圧との間の第１の電圧差と、前記第１のレール電圧と前記第２の電圧との間の第２の電圧差とに関連した第１の周波数を有する第２の信号を発生する前記第１のリング発振器を備える、Ｃ１１に記載の方法。
［Ｃ１３］
前記第１の負荷電流を発生することは、
前記第１の電圧レールと前記第１のノードとの間に結合された１つまたは複数のトランジスタの第１のセットを制御信号に基づいてオンにすることと、
前記第１の電圧レールと前記第２のノードとの間に結合された１つまたは複数のトランジスタの第２のセットを前記制御信号に基づいてオンにすることと
を備える、Ｃ１２に記載の方法。
［Ｃ１４］
トランジスタの前記第１および第２のセットは各々、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、Ｃ１３に記載の方法。
［Ｃ１５］
トランジスタの前記第１および第２のセットは各々、ｎチャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、Ｃ１３に記載の方法。
［Ｃ１６］
前記第１の信号を発生することは、前記第１のレール電圧と第２のレール電圧との間の第３の電圧差に関連した第２の周波数を有する第３の信号を発生する第２のリング発振器を備える、Ｃ１２に記載の方法。
［Ｃ１７］
前記第１の信号を発生することは、
前記第１の周波数に関連した第１のデジタル信号を発生することと、
前記第２の周波数に関連した第２のデジタル信号を発生することと、
前記第１のデジタル信号と前記第２のデジタル信号との間の差を発生することと、ここにおいて、前記第１の信号は前記差に基づく、
をさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記第１の信号を発生することは、前記第１の周波数に関連した第１のデジタル信号を発生することを備える、Ｃ１２に記載の方法。
［Ｃ１９］
第１の回路を通る第１の負荷電流を発生するための手段と、
第２の回路を通る第２の負荷電流を発生するための手段と、
前記第１の負荷電流および前記第２の負荷電流に関連した第１の信号を発生するための手段と
を備え、前記第１の信号を前記発生するための手段は、
前記第１の回路と前記第１の負荷電流を前記発生するための手段との間の第１のノードにおける第１の電圧を、第２の信号を発生するための手段の１つまたは複数のインバータの第１のセットに印加するための手段と、
前記第２の回路と前記第２の負荷電流を前記発生するための手段との間の第２のノードにおける第２の電圧を、前記第２の信号を前記発生するための手段の１つまたは複数のインバータの第２のセットに印加するための手段と
を備える、装置。
［Ｃ２０］
前記第２の信号を前記発生するための手段は、第１の電圧レールにおける第１のレール電圧と前記第１の電圧との間の第１の電圧差と、前記第１のレール電圧と前記第２の電圧との間の第２の電圧差とに関連した第１の周波数を有する前記第２の信号を発生するための手段を備える、Ｃ１９に記載の装置。
［Ｃ２１］
前記第１の負荷電流を前記発生するための手段は、
前記第１の電圧レールと前記第１のノードとの間に結合された１つまたは複数のトランジスタの第１のセットを制御信号に基づいてオンにするための手段と、
前記第１の電圧レールと前記第２のノードとの間に結合された１つまたは複数のトランジスタの第２のセットを前記制御信号に基づいてオンにするための手段と
を備える、Ｃ２０に記載の装置。
［Ｃ２２］
トランジスタの前記第１および第２のセットは各々、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、Ｃ２１に記載の方法。
［Ｃ２３］
トランジスタの前記第１および第２のセットは各々、ｎチャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、Ｃ２１に記載の方法。
［Ｃ２４］
前記第１の信号を前記発生するための手段は、前記第１のレール電圧と第２のレール電圧との間の第３の電圧差に関連した第２の周波数を有する第３の信号を発生するための手段を備える、Ｃ２０に記載の方法。
［Ｃ２５］
前記第１の信号を前記発生するための手段は、
前記第１の周波数に関連した第１のデジタル信号を発生するための手段と、
前記第２の周波数に関連した第２のデジタル信号を発生するための手段と、
前記第１のデジタル信号と前記第２のデジタル信号との間の差を発生するための手段と、ここにおいて、前記第１の信号は前記差に基づく、
をさらに備える、Ｃ２４に記載の装置。
［Ｃ２６］
前記第１の信号を前記発生するための手段は、前記第１の周波数に関連した第１のデジタル信号を発生するための手段を備える、Ｃ２０に記載の装置。

Claims (26)

  1. 第１の回路と、
    第２の回路と、
    前記第１の回路を通る第１の負荷電流と前記第２の回路を通る第２の負荷電流とを発生するように構成されるパワーゲーティング回路と、
    前記第１の負荷電流および前記第２の負荷電流に関連した第１の信号を発生するように構成される電流センサと
    を備え、前記電流センサは、第１のリング発振器を含み、前記第１のリング発振器は、
    前記パワーゲーティング回路と前記第１の回路との間の第１のノードに結合された１つまたは複数のインバータの第１のセットと、
    前記パワーゲーティング回路と前記第２の回路との間の第２のノードに結合された１つまたは複数のインバータの第２のセットと、ここにおいて、前記第１のセットの前記１つまたは複数のインバータは、インバータの単一のリングの少なくとも一部分を形成するために、前記第２のセットの前記１つまたは複数のインバータとカスケードされる、
    を備える、装置。
  2. 前記第１のリング発振器は、第１の電圧レールにおける第１のレール電圧と前記第１のノードにおける第１の電圧との間の第１の電圧差と、前記第１のレール電圧と前記第２のノードにおける第２の電圧との間の第２の電圧差とに関連した第１の周波数を有する第２の信号を発生するように構成され、前記第１の信号は前記第２の信号に基づく、請求項１に記載の装置。
  3. 前記パワーゲーティング回路は、
    前記第１の電圧レールと前記第１のノードとの間に結合された１つまたは複数のトランジスタの第１のセットと、ここにおいて、１つまたは複数のトランジスタの前記第１のセットは、前記第１の回路を通る前記第１の負荷電流を制御信号に基づいて発生するように構成される、
    前記第１の電圧レールと前記第２のノードとの間に結合された１つまたは複数のトランジスタの第２のセットと、ここにおいて、１つまたは複数のトランジスタの前記第２のセットは、前記第２の回路を通る第２の負荷電流を前記制御信号に基づいて発生するように構成される、
    を備える、請求項２に記載の装置。
  4. トランジスタの前記第１および第２のセットは各々、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、請求項３に記載の装置。
  5. トランジスタの前記第１および第２のセットは各々、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、請求項３に記載の装置。
  6. 前記電流センサは、前記第１のレール電圧と第２のレール電圧との間の第３の電圧差に関連した第２の周波数を有する第３の信号を発生するように構成される第２のリング発振器を備え、前記第１の信号は前記第３の信号に基づく、請求項２に記載の装置。
  7. 前記電流センサは、
    前記第１の周波数に関連した第１のデジタル信号を発生するように構成される第１の周波数対コード（ＦＴＣ）変換器と、
    前記第２の周波数に関連した第２のデジタル信号を発生するように構成される第２の周波数対コード（ＦＴＣ）変換器と、
    前記第１のデジタル信号と前記第２のデジタル信号との間の差に基づいて前記第１の信号を発生するように構成される減算器と
    をさらに備える、請求項６に記載の装置。
  8. 前記電流センサは、前記第１の周波数に関連した第１のデジタル信号を発生するように構成される周波数対コード（ＦＴＣ）変換器をさらに備える、請求項２に記載の装置。
  9. 前記周波数対コード（ＦＴＣ）変換器は、
    前記インバータのうちの１つの入力に結合されたｎビットカウンタと、
    残りのインバータの入力にそれぞれ結合された１ビットカウンタのセットと、
    クロック信号に基づいて前記ｎビットカウンタの出力をラッチするように構成されるｎビットフリップフロップと、
    前記クロック信号に基づいて前記１ビットカウンタの出力をそれぞれラッチするように構成される１ビットフリップフロップのセットと
    を備える、請求項８に記載の装置。
  10. 第１の回路と、
    第２の回路と、
    前記第１の回路を通る第１の負荷電流と前記第２の回路を通る第２の負荷電流とを発生するように構成されるパワーゲーティング回路と、
    前記第１の負荷電流および前記第２の負荷電流に関連した第１の信号を発生するように構成される電流センサと
    を備え、前記電流センサは、
    前記パワーゲーティング回路と前記第１の回路との間の第１のノードに結合された１つまたは複数のインバータの第１のセットと、
    前記パワーゲーティング回路と前記第２の回路との間の第２のノードに結合された１つまたは複数のインバータの第２のセットと
    を備える第１のリング発振器を含み、
    前記第１のリング発振器は、第１の電圧レールにおける第１のレール電圧と前記第１のノードにおける第１の電圧との間の第１の電圧差と、前記第１のレール電圧と前記第２のノードにおける第２の電圧との間の第２の電圧差とに関連した第１の周波数を有する第２の信号を発生するように構成され、前記第１の信号は前記第２の信号に基づき、
    前記電流センサは、前記第１の周波数に関連した第１のデジタル信号を発生するように構成される周波数対コード（ＦＴＣ）変換器をさらに備え、
    前記ＦＴＣ変換器は、
    前記インバータのうちの１つの入力に結合されたｎビットカウンタと、
    残りのインバータの入力にそれぞれ結合された１ビットカウンタのセットと、
    クロック信号に基づいて前記ｎビットカウンタの出力をラッチするように構成されるｎビットフリップフロップと、
    前記クロック信号に基づいて前記１ビットカウンタの出力をそれぞれラッチするように構成される１ビットフリップフロップのセットと
    前記ｎビットフリップフロップの前記ラッチされた出力に整数を乗算することによって、前記第１の周波数に関連した粗いデジタル値を発生するように構成される乗算器と、
    前記第１の周波数の微細なデジタル値を集合的に発生するための排他的ＯＲゲートのセットと、排他的ＯＲゲートの前記セットは、前記ｎビットフリップフロップの最下位ビットにそれぞれ結合されたそれぞれの第１の入力と、前記１ビットフリップフロップの前記ラッチされた出力を受け取るように構成されるそれぞれの第２の入力とを含む、
    前記第２の信号を発生するために、前記微細なデジタル値に前記粗いデジタル値を加算するための加算器と
    を備える、装置。
  11. 第１の回路およびパワーゲーティング回路を通る第１の負荷電流を発生することと、
    第２の回路および前記パワーゲーティング回路を通る第２の負荷電流を発生することと、
    前記第１の負荷電流および前記第２の負荷電流に関連した第１の信号を発生することと
    を備え、前記第１の信号を発生することは、
    前記第１の回路と前記パワーゲーティング回路との間の第１のノードにおける第１の電圧を第１のリング発振器の１つまたは複数のインバータの第１のセットに印加することと、
    前記第２の回路と前記パワーゲーティング回路との間の第２のノードにおける第２の電圧を前記第１のリング発振器の１つまたは複数のインバータの第２のセットに印加することと、ここにおいて、前記第１のセットの前記１つまたは複数のインバータは、インバータの単一のリングの少なくとも一部分を形成するために、前記第２のセットの前記１つまたは複数のインバータとカスケードされる、
    を備える、方法。
  12. 前記第１の信号を発生することは、第１の電圧レールにおける第１のレール電圧と前記第１の電圧との間の第１の電圧差と、前記第１のレール電圧と前記第２の電圧との間の第２の電圧差とに関連した第１の周波数を有する第２の信号を発生する前記第１のリング発振器を備える、請求項１１に記載の方法。
  13. 前記第１の負荷電流を発生することは、
    前記第１の電圧レールと前記第１のノードとの間に結合された１つまたは複数のトランジスタの第１のセットを制御信号に基づいてオンにすることと、
    前記第１の電圧レールと前記第２のノードとの間に結合された１つまたは複数のトランジスタの第２のセットを前記制御信号に基づいてオンにすることと
    を備える、請求項１２に記載の方法。
  14. トランジスタの前記第１および第２のセットは各々、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、請求項１３に記載の方法。
  15. トランジスタの前記第１および第２のセットは各々、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、請求項１３に記載の方法。
  16. 前記第１の信号を発生することは、前記第１のレール電圧と第２のレール電圧との間の第３の電圧差に関連した第２の周波数を有する第３の信号を発生する第２のリング発振器を備える、請求項１２に記載の方法。
  17. 前記第１の信号を発生することは、
    前記第１の周波数に関連した第１のデジタル信号を発生することと、
    前記第２の周波数に関連した第２のデジタル信号を発生することと、
    前記第１のデジタル信号と前記第２のデジタル信号との間の差を発生することと、ここにおいて、前記第１の信号は前記差に基づく、
    をさらに備える、請求項１６に記載の方法。
  18. 前記第１の信号を発生することは、前記第１の周波数に関連した第１のデジタル信号を発生することを備える、請求項１２に記載の方法。
  19. 第１の回路を通る第１の負荷電流を発生するための手段と、
    第２の回路を通る第２の負荷電流を発生するための手段と、
    前記第１の負荷電流および前記第２の負荷電流に関連した第１の信号を発生するための手段と
    を備え、前記第１の信号を前記発生するための手段は、
    前記第１の回路と前記第１の負荷電流を前記発生するための手段との間の第１のノードにおける第１の電圧を、第２の信号を発生するための手段の１つまたは複数のインバータの第１のセットに印加するための手段と、
    前記第２の回路と前記第２の負荷電流を前記発生するための手段との間の第２のノードにおける第２の電圧を、前記第２の信号を前記発生するための手段の１つまたは複数のインバータの第２のセットに印加するための手段と、ここにおいて、前記第１のセットの前記１つまたは複数のインバータは、インバータの単一のリングの少なくとも一部分を形成するために、前記第２のセットの前記１つまたは複数のインバータとカスケードされる、
    を備える、装置。
  20. 前記第２の信号を前記発生するための手段は、第１の電圧レールにおける第１のレール電圧と前記第１の電圧との間の第１の電圧差と、前記第１のレール電圧と前記第２の電圧との間の第２の電圧差とに関連した第１の周波数を有する前記第２の信号を発生するための手段を備える、請求項１９に記載の装置。
  21. 前記第１の負荷電流を前記発生するための手段は、
    前記第１の電圧レールと前記第１のノードとの間に結合された１つまたは複数のトランジスタの第１のセットを制御信号に基づいてオンにするための手段と、
    前記第１の電圧レールと前記第２のノードとの間に結合された１つまたは複数のトランジスタの第２のセットを前記制御信号に基づいてオンにするための手段と
    を備える、請求項２０に記載の装置。
  22. トランジスタの前記第１および第２のセットは各々、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、請求項２１に記載の装置。
  23. トランジスタの前記第１および第２のセットは各々、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備える、請求項２１に記載の装置。
  24. 前記第１の信号を前記発生するための手段は、前記第１のレール電圧と第２のレール電圧との間の第３の電圧差に関連した第２の周波数を有する第３の信号を発生するための手段を備える、請求項２０に記載の装置。
  25. 前記第１の信号を前記発生するための手段は、
    前記第１の周波数に関連した第１のデジタル信号を発生するための手段と、
    前記第２の周波数に関連した第２のデジタル信号を発生するための手段と、
    前記第１のデジタル信号と前記第２のデジタル信号との間の差を発生するための手段と、ここにおいて、前記第１の信号は前記差に基づく、
    をさらに備える、請求項２４に記載の装置。
  26. 前記第１の信号を前記発生するための手段は、前記第１の周波数に関連した第１のデジタル信号を発生するための手段を備える、請求項２０に記載の装置。
JP2019527253A 2016-11-22 2017-11-01 パワーゲーティング回路によって提供された分配負荷電流を感知するための装置および方法 Active JP6657484B2 (ja)

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