KR102038047B1 - 전가산기 회로 - Google Patents

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Abstract

제1 및 제2 입력신호와 캐리 입력신호를 인가받아 합 신호 및 캐리 출력신호를 출력하기 위한 전가산기 회로에 있어서, 상기 제1 입력신호와 상기 제1 입력신호를 반전시킨 제1 반전 입력신호에 응답하여 상기 제2 입력신호를 제1 출력신호로서 출력하거나 상기 제2 입력신호를 반전시킨 제2 반전 입력신호를 상기 제1 출력신호로서 출력하는 제1 논리 연산부; 상기 캐리 입력신호와 상기 캐리 입력신호를 반전시킨 캐리 반전 입력신호에 응답하여 상기 제1 출력신호를 합 신호로서 출력하거나 상기 제1 출력신호를 반전시킨 제1 반전 출력신호를 상기 합 신호로서 출력하는 제2 논리 연산부; 및 상기 제1 반전 입력신호와 상기 제1 출력신호 및 상기 제1 반전 출력신호와 상기 합 신호에 응답하여 상기 캐리 출력신호로서 출력하는 제3 논리 연산부를 포함하는 전가산기 회로가 제공되며, 시간이 충분한 조건에서 동작하는 최소한의 트랜지스터를 사용할 수 있다.

Description

전가산기 회로{FULL ADDER CIRCUIT}
본 기술은 전가산기 회로에 관한 것으로, 특히 자리 올림 수인 캐리 값을 출력하는 기술에 관한 것이다.
일반적으로 전가산기 회로는 연산장치를 비롯한 디지털 신호 처리 장치에 널리 사용되고 있는 기본 블록으로서 특히, 정보화시대에 있어서 다량의 정보 신호를 신속하게 처리하는 새로운 데이터 처리 방식에 그 활용 범위가 높다. 따라서, 시스템의 연산 장치 및 다량의 정보 신호를 신속하게 처리하는 데이터 처리 장치에 있어서, 데이터의 처리 속도를 향상시킴으로써 고부가가치의 시스템 구성이 용이하도록 하는 전가산기의 동작을 구현하는 트랜지스터의 회로 구성이 매우 중요하다.
도1 은 통상적인 전가산기의 회로도이다.
도1 을 참조하면, 전가산기 회로는 3개의 입력 비트의 합을 계산하는 논리 조합 회로로써, 2개의 입력 신호(A,B)와 1개의 캐리 입력 신호(CIN)를 통해서 합 신호(SUM)과 캐리 출력 신호(COUT)를 출력한다. 전가산기 회로는 2개의 배타적 논리합 게이트(XOR)와 3개의 난드 게이트(NAND)로 구성된다.
전가산기 회로의 동작을 설명하면, 두 개의 입력 신호인 제1 입력 신호(A), 제2 입력 신호(B)를 각각 입력받아 배타적 논리합 게이트(XOR1)에 입력되어 배타적 논리합 조합되므로 제1 및 제2 입력 신호(A,B)가 서로 다를 경우에만 '1'이 출력된다. 배타적 논리합 게이트(XOR1)를 통해 출력되는 제1 및 제2 입력 신호(A,B)의 합은 다시 캐리 입력 신호(CIN)과 배타적 논리합 게이트(XOR2)를 통해 합 신호(SUM)을 출력하게 된다. 이때의 배타적 논리합 게이트(XOR1)을 통해 출력되는 신호와 캐리 입력 신호(CIN)가 난드 게이트(NAND1)로 입력된다. 또한, 두 개의 입력 신호(A,B)는 난드 게이트(NAND2)로 입력된다. 각각 난드 게이트(NAND1,NAND2)에서 출력한 두 개의 신호(A NAND B, (A XOR B) AND CIN)는 난드 게이트(NAND3)을 통해서 캐리 출력 신호(COUT)로 출력된다. 일반적인 전가산기 회로에 캐리값을 출력하기 위해서는 3개의 난드 게이트(NAND)가 필요하고, 난드 게이트(NAND)는 4개의 트랜지스터로 구성된다. 따라서, 전가산기 회로에서 캐리값을 출력하기 위해서는 총 12개의 트랜지스터가 필요하게 된다. 이와 같은 트랜지스터 구성은 고집적화 시대에서는 비효율적이며, 연산 입력 비트가 증가할수록, 비례하여 전가산기도 증가하게 되며, 전가산기의 증가는 곧 회로를 구성하는 트랜지스터(Transistor)의 증가를 의미하게 된다. 결국, 칩의 레이아웃에 있어서 트랜지스터의 증가로 인한 칩 면적의 증가 및 회로 내의 임계 패스 지연(pass delay)으로 시스템 성능에 영향을 미치게 되는 문제점이 발생한다.
본 발명이 해결하고자 하는 기술적 과제는 칩 레이아웃(chip layout) 크기 감소 및 데이터 처리 속도를 향상시키기 위한 전가산기 회로를 제공하기 위한 것이다.
본 발명의 일실시예에 따른 전가산기 회로는, 상기 제1 입력신호와 상기 제1 입력신호를 반전시킨 제1 반전 입력신호에 응답하여 상기 제2 입력신호를 제1 출력신호로서 출력하거나 상기 제2 입력신호를 반전시킨 제2 반전 입력신호를 상기 제1 출력신호로서 출력하는 제1 논리 연산부; 상기 캐리 입력신호와 상기 캐리 입력신호를 반전시킨 캐리 반전 입력신호에 응답하여 상기 제1 출력신호를 합 신호로서 출력하거나 상기 제1 출력신호를 반전시킨 제1 반전 출력신호를 상기 합 신호로서 출력하는 제2 논리 연산부; 및 상기 제1 반전 입력신호와 상기 제1 출력신호 및 상기 제1 반전 출력신호와 상기 합 신호에 응답하여 상기 캐리 출력신호로서 출력하는 제3 논리 연산부를 포함할 수 있다.
제안된 실시예의 전가산기 회로는 캐리 신호를 출력함에 있어서 내부 반전된 입력 신호를 이용하여 트랜지스터 개수를 줄일 수 있다. 또한, 트랜지스터 개수의 감소로 인한 칩의 레이아웃(Layout) 크기 감소 및 데이터 처리 속도를 향상시킬 수 있다.
도1은 통상적인 전가산기의 회로도.
도2는 본 발명의 전가산기 회로의 블록 구성도.
도3은 도2의 제1 논리 연산부의 회로 구성도.
도4는 도2의 제2 논리 연산부의 회로 구성도.
도5는 도2의 제3 논리 연산부의 회로 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시예들을 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예는 제1 및 제2 입력신호와 캐리 입력신호를 인가받아 합 신호 및 캐리 출력신호를 출력하기 위한 전가산기 회로를 일 예로서 설명하고 있다. 하지만, 본 발명은 논리 연산을 수행하기 위한 복수의 논리 연산 수단을 구비하는 모든 반도체 소자에 적용 가능하다.
도2는 본 발명의 일실시예에 따른 전가산기 회로(500)를 도시한 블록 구성도이다.
도2를 참조하면, 전가산기 회로(500)는 제1 논리 연산부(100), 제2 논리 연산부(200) 및 제3 논리 연산부(300)로 구성될 수 있다.
제1 논리 연산부(100)는 제1 입력신호(A)와 제2 입력신호(B)를 입력받는다. 제1 논리 연산부(100)는 제1 입력신호(A)와 제1 입력신호(A)를 반전시킨 제1 반전 입력신호(/A)에 응답하여 제2 입력신호(B)를 제1 출력신호(A XOR B)로서 출력하거나, 제2 입력신호(B)를 반전시킨 제2 반전 입력신호(/B)를 제1 출력신호(A XOR B)로서 출력한다.
제2 논리 연산부(200)는 캐리 입력신호(CIN)와 제1 출력신호(A XOR B)를 입력받는다. 제2 논리 연산부(200)는 캐리 입력신호(CIN)와 캐리 입력신호(CIN)를 반전시킨 캐리 반전 입력신호(/CIN)에 응답하여 제1 출력신호(A XOR B)를 합 신호(SUM)로서 출력하거나, 제1 출력신호(A XOR B)를 반전시킨 제1 반전 출력신호(A XNOR B)를 합 신호(SUM)로서 출력한다.
제3 논리 연산부(300)는 제2 반전 입력신호(/B), 제1 출력신호(A XOR B), 제1 반전 출력신호(A XNOR B) 및 합 신호(SUM)를 입력받는다. 제3 논리 연산부(300)는 인가받는 신호들(/B,A XOR B,A XNOR B,SUM)에 응답하여 캐리 출력신호(COUT)를 출력한다.
구체적으로 동작을 설명하면, 제1 입력신호(A)와 제2 입력신호(B)는 제1 논리 연산부(100)로 입력되어 배타적 논리합 연산(XOR)을 수행한다. 제1 논리 연산부(100)를 통해 제1 출력 신호(A XOR B)를 출력한다. 제1 출력신호(A XOR B)와 캐리 입력신호(CIN)는 제2 논리 연산부(200)로 입력되어 배타적 논리합 연산(XOR)을 수행한다. 제2 논리 연산부(200)를 통해 출력한 신호는 합 신호(SUM)가 된다. 제3 논리 연산부(300)는 제2 반전 입력신호(/B), 제1 출력신호(A XOR B), 제1 반전 출력신호(A XNOR B), 합 신호(SUM)에 응답하여 캐리 출력신호(COUT)를 출력한다. 즉, 본 발명은 반전된 입력 신호를 이용하여 최소한의 트랜지스터(Transistor)를 이용하여 전가산기 회로에서 캐리값을 구현하기 위한 것이다.
도3은 본 발명의 일실시예에 따른 전가산기 회로(500)의 제1 논리 연산부(100)의 회로 구성도이다.
도3을 참조하면, 제1 논리 연산부(100)는 제1 입력신호(A)와 제2 입력신호(B)를 인가받아 배타적 논리합 연산(XOR)을 수행한다. 세부적으로 제1 논리 연산부(100)는 제1 인버터(Inverter,INV1), 제2 인버터(Inverter,INV2), 제1 트랜스 미션 게이트(Transmission Gate,TRG1) 및 제2 트랜스 미션 게이트(Transmission Gate,TRG2)로 구성될 수 있다.
제1 인버터(INV1)는 제1 입력신호(A)를 반전시켜 제1 반전 입력신호(/A)를 출력한다. 제2 인버터(INV2)는 제2 입력신호(B)를 반전시켜 제2 반전 입력신호(/B)를 출력한다. 제1 트랜스 미션 게이트(TRG1)는 제1 입력신호(A)와 제1 반전 입력신호(/A)에 응답하여 제2 입력신호(B)를 제1 출력신호(A XOR B)로서 출력한다. 제2 트랜스 미션 게이트(TRG2)는 제1 입력신호(A)와 제1 반전 입력신호(/A)에 응답하여 제2 반전 입력신호(/B)를 제1 출력신호(A XOR B)로서 출력한다.
구체적으로 제1 입력신호(A)가 '로우' 레벨이고, 반전된 제1 입력신호(/A)가 '하이' 레벨이면 제2 입력신호(B)를 제1 출력 신호(A XOR B)로서 출력한다. 제1 입력신호(A)가 '하이' 레벨이고, 반전된 제1 입력신호(/A)가 '로우' 레벨이면 제2 반전 입력신호(/B)를 제1 출력신호(A XOR B)로서 출력한다. 도시된 도3에서 보듯이, 일반적으로 배타적 논리합 연산(XOR)을 수행하는 회로에 있어서, 단순히 입력신호의 배타적 논리합(A XOR B)만 구현할 수 있는 것이 아니고, 입력신호(B)의 반전 신호(/B)를 출력할 수 있다.
아래 표1은 이해를 돕기 위한 제1 논리 연산부(100)의 진리표이다.
입력 신호 출력 신호
제1 논리 연산부
A B /B A XOR B
0 0 1 0
1 0 1 1
0 1 0 1
1 1 0 0
0 0 1 0
1 0 1 1
0 1 0 1
1 1 0 0
표1을 참조하면, 전술하였듯이 제1 입력 신호(A)가 '0' 이면 제2 입력 신호(B)의 값이 제1 출력 신호(A XOR B)로 출력된다. 제1 입력 신호(A)가 '1'이면 반전된 제2 입력 신호(/B)의 값이 제1 출력 신호(A XOR B)로 출력된다.
도4는 본 발명의 일실시예에 따른 전가산기 회로(500)의 제2 논리 연산부(200)의 회로 구성도이다.
도4를 참조하면, 제2 논리 연산부(200)는 캐리 입력신호(CIN)와 제1 출력신호(A XOR B)를 인가받아 배타적 논리합 연산(XOR)을 수행한다. 구체적으로 제2 논리 연산부(200)는 제3 인버터(Inverter,INV3), 제4 인버터(Inveter,INV4), 제3 트랜스 미션 게이트(Transmission Gate,TRG3) 및 제4 트랜스 미션 게이트(Transmission Gate,TRG4)로 구성될 수 있다.
제3 인버터(INV3)는 캐리 입력신호(CIN)를 반전시켜 캐리 반전 입력신호(/CIN)를 출력한다. 제4 인버터(INV4)는 제1 출력신호(A XOR B)를 반전시켜 제1 반전 출력신호(A XNOR B)를 출력한다. 제3 트랜스 미션 게이트(TRG3)는 캐리 입력신호(CIN)와 캐리 반전 입력신호(/CIN)에 응답하여 제1 출력신호(A XOR B)를 합 신호(SUM)로서 출력한다. 제4 트랜스 미션 게이트(TRG4)는 캐리 입력신호(CIN)와 캐리 반전 입력신호(/CIN)에 응답하여 제1 반전 출력신호(A XNOR B)를 합 신호(SUM)로서 출력한다.
구체적으로 캐리 입력신호(CIN)가 '로우' 레벨이고, 캐리 반전 입력신호(/CIN)가 '하이' 레벨이면 제1 출력신호(A XOR B)를 합 신호(SUM)로서 출력한다. 캐리 입력신호(CIN)가 '하이' 레벨이고, 캐리 반전 입력신호(/CIN)가 '로우' 레벨이면 제1 반전 출력신호(A XNOR B)를 합 신호(SUM)로서 출력한다. 전술하였듯이, 일반적으로 배타적 논리합 연산(XOR)을 수행하는 회로에 있어서, 단순히 입력 신호의 배타적 논리합(A XOR B XOR CIN)만 구현할 수 있는 것이 아니고, 입력 신호(A XOR B)의 반전 신호(A XNOR B)를 출력할 수 있다.
아래 표2는 이해를 돕기 위한 제2 논리 연산부(200)의 진리표이다.
입력 신호 출력 신호
제2 논리 연산부
CIN A XOR B A XNOR B SUM
0 0 1 0
0 1 0 1
0 1 0 1
0 0 1 0
1 0 1 1
1 1 0 0
1 1 0 0
1 0 1 1
표2을 참조하면, 전술하였듯이 캐리 입력 신호(CIN)가 '0' 이면 제1 출력 신호(A XOR B)의 값이 합 신호(SUM)로 출력된다. 캐리 입력 신호(CIN)가 '1'이면 반전된 제1 출력 신호 (A XNOR B)의 값이 합 신호(SUM)로 출력된다.
도5는 본 발명의 일실시예에 따른 전가산기 회로(500)의 제3 논리 연산부(300)의 회로 구성도이다.
도5를 참조하면, 제3 논리 연산부(300)는 제1 풀업부(310), 제2 풀업부(320), 제1 풀다운부(330) 및 제2 풀다운 부(340)으로 구성될 수 있다. 또한, 제3 논리 연산부(300)는 전원 전압(VDD)와 접지 전압(VSS) 사이에 제1 노드(N1)와 제2 노드(N2)를 구비한다.
제1 풀업부(310)는 전원 전압(VDD)와 제1 노드(N1) 사이에 구비된다. 제1 풀업부(310)는 제2 반전 입력신호(/B)와 제1 출력신호(A XOR B)에 응답하여 제1 노드(N1)를 풀업 구동한다. 제1 풀업부(310)는 전원 전압(VDD)과 제1 노드(N1) 사이에 제1 중간 노드(M1)를 구비한다. 제1 풀업부(310)는 제2 반전 입력신호(/B)에 응답하여 전원 전압(VDD)과 제1 중간 노드(M1)의 연결을 제어하는 제1 PMOS 트랜지스터(MP1)를 포함할 수 있다. 또한, 제1 풀업부(310)는 제1 출력 신호(A XOR B)에 응답하여 제1 중간 노드(M1)와 제1 노드(N1)의 연결을 제어하는 제2 PMOS 트랜지스터(MP2)를 포함할 수 있다. 제1 PMOS 트랜지스터(MP1)의 게이트는 제2 반전 입력신호(/B)의 제어를 받는다. 제1 PMOS 트랜지스터(MP1)의 소스는 전원 전압(VDD)에 연결되며, 드레인은 제1 중간 노드(M1)과 연결된다. 제2 PMOS 트랜지스터(MP2)의 게이트는 제1 출력신호(A XOR B)의 제어를 받는다. 제2 PMOS 트랜지스터(MP2)의 소스는 제1 중간 노드(M1)과 연결되고, 드레인은 제1 노드(N1)과 연결된다.
제2 풀업부(320)는 전원 전압(VDD)와 제2 노드(N2) 사이에 구비된다. 제2 풀업부(320)는 제1 반전 출력신호(A XNOR B)와 합 신호(SUM)에 응답하여 제2 노드(N2)를 풀업 구동한다. 제2 풀업부(320)는 전원 전압(VDD)와 제2 노드(N2) 사이에 제2 중간 노드(M2)를 구비한다. 제2 풀업부(320)는 제1 반전 출력신호(A XNOR B)에 응답하여 전원 전압(VDD)과 제2 중간 노드(M2)의 연결을 제어하는 제3 PMOS 트랜지스터(MP3)를 포함할 수 있다. 제2 풀업부(320)는 합 신호(SUM)에 응답하여 제2 중간 노드(M2)와 제2 노드(N2)의 연결을 제어하는 제4 PMOS 트랜지스터(MP4)를 포함할 수 있다. 제3 PMOS 트랜지스터(MP3)의 게이트는 제1 반전 출력신호(A XNOR B)의 제어를 받는다. 제3 PMOS 트랜지스터(MP3)의 소스는 전원 전압(VDD)에 연결되며, 드레인은 제2 중간 노드(M2)와 연결된다. 제4 PMOS 트랜지스터(MP4)의 게이트는 합 신호(SUM)의 제어를 받는다. 제4 PMOS 트랜지스터(MP4)의 소스는 제2 중간 노드(M2)와 연결되고, 드레인은 제2 노드(N2)와 연결된다.
제1 풀다운부(330)는 제1 노드(N1)와 접지 전압(VSS) 사이에 구비된다. 제1 풀다운부(330)는 제1 반전 출력신호(A XNOR B)와 제2 반전 입력신호(/B)에 응답하여 제1 노드(N1)를 풀다운 구동한다. 제1 풀다운부(330)는 제1 노드(N1)와 접지 전원(VSS) 사이에 제3 중간 노드(M3)를 구비한다. 제1 풀다운부(330)는 제1 반전 출력신호(A XNOR B)에 응답하여 제1 노드(N1)와 제3 중간 노드(M3)의 연결을 제어하는 제1 NMOS 트랜지스터(MN1)를 포함할 수 있다. 제1 풀다운부(330)는 제2 반전 입력신호(/B)에 응답하여 제3 중간 노드(M3)와 접지 전압(VSS)의 연결을 제어하는 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다. 제1 NMOS 트랜지스터(MN1)의 게이트는 제1 반전 출력신호(A XNOR B)의 제어를 받는다. 제1 NMOS 트랜지스터(MN1)의 드레인은 제1 노드(N1)과 연결되고, 소스는 제3 중간 노드(M3)와 연결된다. 제2 NMOS 트랜지스터(MN2)의 게이트는 제2 반전 입력신호(/B)의 제어를 받는다. 제2 NMOS 트랜지스터(MN2)의 드레인은 제3 중간 노드(M3)과 연결되고, 소스는 접지 전원(VSS)와 연결된다.
제2 풀다운부(340)는 제2 노드(N2)와 접지 전압(VSS) 사이에 구비된다. 제2 풀다운부(340)는 합 신호(SUM)와 제1 출력신호(A XOR B)에 응답하여 제2 노드(N2)를 풀다운 구동한다. 제2 풀다운부(340)는 제2 노드(N2)와 접지 전원(VSS) 사이에 제4 중간 노드(M4)를 구비한다. 제2 풀다운부(340)는 합 신호(SUM)에 응답하여 제2 노드(N2)와 제4 중간 노드(M4)의 연결을 제어하는 제3 NMOS 트랜지스터(MN3)를 포함할 수 있다. 제2 풀다운부(340)는 제1 출력신호(A XOR B)에 응답하여 제4 중간 노드(M4)와 접지 전압(VSS)의 연결을 제어하는 제4 NMOS 트랜지스터(MN4)를 포함할 수 있다. 제3 NMOS 트랜지스터(MN3)의 게이트는 합 신호(SUM)의 제어를 받는다. 제3 NMOS 트랜지스터(MN3)의 드레인은 제2 노드(N2)와 연결되고, 소스는 제4 중간 노드(M4)와 연결된다. 제4 NMOS 트랜지스터(MN4)의 게이트는 제1 출력신호(A XOR B)의 제어를 받는다. 제4 NMOS 트랜지스터(MN4)의 드레인은 제4 중간 노드(M4)와 연결되고, 소스는 접지 전원(VSS)와 연결된다.
제1 노드(N1)는 제1 풀업부(310) 및 제1 풀다운부(330)에 의한 전압 레벨을 캐리 출력 신호(COUT)로서 출력하고, 제2 노드(N2)는 제2 풀업부(320) 및 제2 풀다운부(340)에 의한 전압 레벨을 캐리 출력 신호(COUT)로서 출력한다.
구체적으로 제3 논리 연산부(300)의 동작에 대해 설명하면, 제2 반전 입력신호(/B)와 제1 출력신호(A XOR B)가 '로우' 레벨로 제1 및 제2 PMOS 트랜지스터(MP1,MP2)의 게이트에 인가되면 전원 전압(VDD)과 제1 노드(N1) 사이에 전류 패스가 형성된다. 이 전류 패스에 의해 제1 노드(N1)의 '하이' 레벨이 캐리 출력신호(COUT)로서 출력한다.
제1 반전 출력신호(A XNOR B)와 제2 반전 입력신호(/B)가 '하이' 레벨로 제1 및 제2 NMOS 트랜지스터(MN1,MN2)의 게이트에 인가되면 제1 노드(N1)과 접지 전압(VSS) 사이에 전류 패스가 형성된다. 이 전류 패스에 의해 제1 노드(N1)의 '로우' 레벨이 캐리 출력신호(COUT)로서 출력한다.
또한, 제1 반전 출력신호(A XNOR B)와 합 신호(SUM)가 '로우' 레벨로 제3 및 제4 PMOS 트랜지스터(MP3,MP4)의 게이트에 인가되면 전원 전압(VDD)과 제2 노드(N2) 사이에 전류 패스가 형성된다. 이 전류 패스에 의해 제2 노드(N2)의 '하이' 레벨이 캐리 출력 신호(COUT)로서 출력한다.
합 신호(SUM)와 제1 출력 신호(A XOR B)가 '하이' 레벨로 제3 및 제4 NMOS 트랜지스터(MN3,MN4)의 게이트에 인가되면 제2 노드(N2)와 접지 전압(VSS) 사이에 전류 패스가 형성된다. 이 전류 패스에 의해 제2 노드(N2)의 '로우' 레벨이 캐리 출력 신호(COUT)로서 출력한다.
아래 표3는 이해를 돕기 위한 제3 논리 연산부(300)의 진리표이다.
제3 논리 연산부
입력 신호 출력 신호
/B A XOR B A XNOR B SUM COUT
1 0 1 0 0
1 1 0 1 0
0 1 0 1 0
0 0 1 0 1
1 0 1 1 0
1 1 0 0 1
0 1 0 0 1
0 0 1 1 1
표3을 참고하면, 제3 논리 연산부(300)는 제1 출력 신호(A XOR B)와 제2 반전 입력신호(/B)가 '0'으로 인가되는 경우와 반전된 제1 출력 신호(A XNOR B)와 합 신호(SUM)가 '0'으로 인가되는 경우에는 캐리 출력신호(COUT)가 '1'로 출력된다. 반면에 제1 반전 출력신호(A XNOR B)와 제2 반전 입력신호(/B)가 '1'로 인가되는 경우와 제1 출력신호(A XOR B)와 합 신호(SUM)가 '1'로 인가되는 경우에는 캐리 출력 신호(COUT)가 '0'으로 출력된다.
결론적으로 입력신호의 반전된 신호를 이용하여 캐리값을 출력하는 본 발명을 적용한 전가산기 회로는 총 8개의 트랜지스터(Transistor)를 통하여 구현할 수 있다. 따라서 트랜지스터(Transistor) 개수의 감소로 인한 칩의 레이아웃(Layout) 크기 감소 및 데이터 처리 속도를 향상시킬 수 있다.
본 발명에 따른 전가산기 회로는 출력된 캐리값에 따른 조건으로 풀업 및 풀다운 로직을 구현할 수 있다. 즉, 캐리 신호가 "1" 인 경우는 풀-업(Pull-Up) 로직을 구현할 수 있으며, 캐리 신호가 "0" 인 경우에는 풀-다운(Pull-Down) 로직을 구현하는데 사용될 수 있다. 이러한 전가산기 회로는 곱셈기(Multiplier)와 같은 회로에 적용하여 최적화 시킬 수 있다. 또한, 일 실시예를 통해 제안된 전가산기 회로는 다양한 메모리 장치 이외에 모든 반도체 장치에 응용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 제1 논리 연산부
200 : 제2 논리 연산부
300 : 제3 논리 연산부
310 : 제1 풀업부
320 : 제2 풀업부
330 : 제1 풀다운부
340 : 제2 풀다운부
500 : 전가산기 회로

Claims (20)

  1. 제1 및 제2 입력신호와 캐리 입력신호를 인가 받아 합 신호 및 캐리 출력신호를 출력하기 위한 전가산기 회로에 있어서,
    상기 제1 입력신호와 상기 제1 입력신호를 반전시킨 제1 반전 입력신호에 응답하여 상기 제2 입력신호를 제1 출력신호로서 출력하거나 상기 제2 입력신호를 반전시킨 제2 반전 입력신호를 상기 제1 출력신호로서 출력하는 제1 논리 연산부;
    상기 캐리 입력신호와 상기 캐리 입력신호를 반전시킨 캐리 반전 입력신호에 응답하여 상기 제1 출력신호를 합 신호로서 출력하거나 상기 제1 출력신호를 반전시킨 제1 반전 출력신호를 상기 합 신호로서 출력하는 제2 논리 연산부; 및
    상기 제1 반전 입력신호와 상기 제1 출력신호 및 상기 제1 반전 출력신호와 상기 합 신호에 응답하여 상기 캐리 출력신호로서 출력하는 제3 논리 연산부를 포함하는 전가산기 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 논리 연산부는
    상기 제1 입력신호와 상기 제2 입력신호를 인가받아 배타적 논리합 연산을 수행하는 것
    을 특징으로 하는 전가산기 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 논리 연산부는
    상기 제1 입력신호를 반전시키기 위한 제1 인버터;
    상기 제2 입력신호를 반전시키기 위한 제2 인버터;
    상기 제1 입력신호와 상기 제1 반전 입력신호에 응답하여 상기 제2 입력신호를 출력하기 위한 제1 트랜스 미션 게이트; 및
    상기 제2 반전 입력신호를 출력하기 위한 제2 트랜스 미션 게이트를 포함하는 전가산기 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제2 논리 연산부는
    상기 캐리 입력신호와 상기 제1 출력신호를 인가받아 배타적 논리합 연산을 수행하는 것을 특징으로 하는 전가산기 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제2 논리 연산부는
    상기 캐리 입력신호를 반전시키기 위한 제3 인버터와 상기 제1 출력신호를 반전시키기 위한 제4 인버터를 포함하며, 상기 캐리 입력신호와 상기 캐리 반전 입력신호에 응답하여 상기 제1 출력신호를 출력하기 위한 제3 트랜스 미션 게이트와 상기 제1 반전 출력신호를 출력하기 위한 제4 트랜스 미션 게이트를 포함하는 전가산기 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제3 논리 연산부는
    전원 전압과 접지 전압 사이에 구비된 제1 노드 및 제2 노드;
    상기 전원 전압과 상기 제1 노드 사이에 구비되며 상기 제2 반전 입력신호와 상기 제1 출력신호에 응답하여 상기 제1 노드를 풀업 구동하기 위한 제1 풀업부;
    상기 전원 전압과 상기 제2 노드 사이에 구비되며 상기 제1 반전 출력신호와 상기 합 신호에 응답하여 상기 제2 노드를 풀업 구동하기 위한 제2 풀업부;
    상기 제1 노드와 상기 접지 전압 사이에 구비되며 상기 제1 반전 출력신호와 상기 제2 반전 입력신호에 응답하여 상기 제1 노드를 풀다운 구동하기 위한 제1 풀다운부;
    상기 제2 노드와 상기 접지 전압 사이에 구비되며 상기 합 신호와 상기 제1 출력신호에 응답하여 상기 제2 노드를 풀다운 구동하기 위한 제2 풀다운부를 포함하는 전가산기 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 노드는
    상기 제1 풀업부 및 제1 풀다운부에 의한 전압 레벨을 상기 캐리 출력 신호로서 출력하는 것
    을 특징으로 하는 전가산기 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제2 노드는
    상기 제2 풀업부 및 제2 풀다운부에 의한 전압 레벨을 상기 캐리 출력 신호로서 출력하는 것
    을 특징으로 하는 전가산기 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 풀업부는,
    상기 전원 전압과 상기 제1 노드 사이에 구비된 제1 중간 노드;
    상기 제2 반전 입력신호에 응답하여 상기 전원 전압과 상기 제1 중간 노드의 연결을 제어하는 제1 PMOS 트랜지스터; 및
    상기 제1 출력신호에 응답하여 상기 제1 중간 노드와 상기 제1 노드의 연결을 제어하는 제2 PMOS 트랜지스터를 포함하는 전가산기 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    제 2 풀업부는,
    상기 전원 전압과 상기 제2 노드 사이에 구비된 제2 중간 노드;
    상기 제1 반전 출력신호에 응답하여 상기 전원 전압과 상기 제2 중간 노드의 연결을 제어하는 제3 PMOS 트랜지스터; 및
    상기 합 신호에 응답하여 상기 제2 중간 노드와 상기 제2 노드의 연결을 제어하는 제4 PMOS 트랜지스터를 포함하는 전가산기 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 풀다운부는,
    상기 제1 노드와 상기 접지 전압 사이에 구비된 제3 중간 노드;
    상기 제1 반전 출력신호에 응답하여 상기 제1 노드와 상기 제3 중간 노드의 연결을 제어하는 제1 NMOS 트랜지스터; 및
    상기 제2 반전 입력신호에 응답하여 상기 제3 중간 노드와 상기 접지 전압의 연결을 제어하는 제2 NMOS 트랜지스터를 포함하는 전가산기 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제2 풀다운부는,
    상기 제2 노드와 상기 접지 전압 사이에 구비된 제4 중간 노드;
    상기 합 신호에 응답하여 상기 제2 노드와 상기 제4 중간 노드의 연결을 제어하는 제3 NMOS 트랜지스터; 및
    상기 제1 출력신호에 응답하여 상기 제4 중간 노드와 상기 접지 전압의 연결을 제어하는 제4 NMOS 트랜지스터를 포함하는 전가산기 회로.
  13. 제1 입력 신호와 상기 제1 입력신호를 반전시킨 제1 반전 입력신호에 응답하여 제2 입력신호를 제1 출력신호로서 출력하거나 상기 제2 입력신호를 반전시킨 제2 반전 입력신호를 상기 제1 출력 신호로서 출력하는 제1 논리 연산 수단;
    캐리 입력신호와 상기 캐리 입력신호를 반전시킨 캐리 반전 입력신호에 응답하여 상기 제1 출력신호를 합 신호로서 출력하거나 상기 제1 출력신호를 반전시킨 제1 반전 출력신호를 상기 합 신호로서 출력하는 제2 논리 연산 수단; 및
    상기 제1 반전 입력신호와 상기 제1 출력신호 및 상기 제1 반전 출력신호와 상기 합 신호에 응답하여 캐리 출력신호로서 출력하는 제3 논리 연산 수단을 포함하는 반도체 소자.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제1 논리 연산 수단은,
    상기 제1 입력신호를 반전시켜 상기 제1 반전 입력신호를 출력하기 위한 제1 반전수단;
    상기 제2 입력 신호를 반전시켜 상기 제2 반전 입력신호를 출력하기 위한 제2 반전수단;
    상기 제1 입력신호와 상기 제1 반전 입력신호에 응답하여 상기 제2 입력신호를 제1 출력신호로서 출력하는 제1 스위칭 수단; 및
    상기 제1 입력 신호와 상기 제1 반전 입력신호에 응답하여 상기 제2 반전 입력신호를 상기 제1 출력신호로서 출력하는 제2 스위칭 수단을 포함하는 반도체 소자.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제1 논리 연산 수단은,
    상기 제1 입력신호와 상기 제2 입력신호를 인가받아 배타적 논리합 연산을 수행하는 것
    을 특징으로 하는 반도체 소자.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제2 논리 연산 수단은,
    상기 캐리 입력신호를 반전시켜 상기 캐리 반전 입력신호를 출력하기 위한 제3 반전 수단;
    상기 제1 출력신호를 반전시켜 상기 제1 반전 출력신호를 출력하기 위한 제4 반전 수단;
    상기 캐리 입력신호와 상기 캐리 반전 입력신호에 응답하여 상기 제1 출력신호를 상기 합 신호로서 출력하는 제3 스위칭 수단; 및
    상기 캐리 입력신호와 상기 캐리 반전 입력신호에 응답하여 상기 제1 반전 출력신호를 상기 합 신호로서 출력하는 제4 스위칭 수단을 포함하는 반도체 소자.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제2 논리 연산 수단은,
    상기 캐리 입력신호와 상기 제1 출력신호를 인가받아 배타적 논리합 연산을 수행하는 것
    을 특징으로 하는 반도체 소자.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제3 논리 연산 수단은,
    전원 전압과 접지 전압 사이에 구비된 제1 노드 및 제2 노드;
    상기 전원 전압과 상기 제1 노드 사이에 구비되며 상기 제2 반전 입력신호와 상기 제1 출력신호에 응답하여 상기 제1 노드를 풀업 구동하기 위한 제1 풀업부;
    상기 전원 전압과 상기 제2 노드 사이에 구비되며, 상기 제1 반전 출력신호와 상기 합 신호에 응답하여 상기 제2 노드를 풀업 구동하기 위한 제2 풀업부;
    상기 제1 노드와 상기 접지 전압 사이에 구비되며, 상기 제1 반전 출력신호와 상기 제2 반전 입력신호에 응답하여 상기 제1 노드를 풀다운 구동하기 위한 제1 풀다운부; 및
    상기 제2 노드와 상기 접지 전압 사이에 구비되며 상기 합 신호와 상기 제1 출력신호에 응답하여 상기 제2 노드를 풀다운 구동하기 위한 제2 풀다운부를 포함하는 반도체 소자.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 제1 노드는,
    상기 제1 풀업부 및 상기 제1 풀다운부에 의한 전압 레벨을 상기 캐리 출력신호로서 출력하는 것
    을 특징으로 하는 반도체 소자.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 제2 노드는,
    상기 제2 풀업부 및 제2 풀다운부에 의한 전압 레벨을 상기 캐리 출력신호로서 출력하는 것
    을 특징으로 하는 반도체 소자.
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