KR20160035078A - 센싱 회로부를 사용하여 논리 연산들을 수행하기 위한 장치들 및 방법들 - Google Patents

센싱 회로부를 사용하여 논리 연산들을 수행하기 위한 장치들 및 방법들 Download PDF

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Abstract

본 개시는 센싱 회로부를 사용하여 논리 연산들을 수행하는 것에 관한 장치들 및 방법들을 포함한다. 예시적인 장치는 메모리 셀들의 어레이 및, 어레이의 센싱 라인에 결합된 1차 래치를 포함하는 센싱 회로부를 포함한다. 센싱 회로부는, 센싱 라인에 결합된 메모리 셀을 센싱함으로써 논리 연산의 제 1 연산 단계를 수행하고, 센싱 라인에 결합된 복수의 상이한 메모리 셀들 각각을 센싱함으로써 논리 연산의 복수의 중간 연산 단계들을 수행하며, 센싱 라인 어드레스 액세스를 수행하지 않으면서 1차 래치에 결합된 2차 래치에 제 1 연산 단계 및 복수의 중간 연산 단계들의 결과를 누산하도록 구성될 수 있다.

Description

센싱 회로부를 사용하여 논리 연산들을 수행하기 위한 장치들 및 방법들{APPARATUSES AND METHODS FOR PERFORMING LOGICAL OPERATIONS USING SENSING CIRCUITRY}
본 개시는 전반적으로 반도체 메모리 및 방법들에 관한 것으로서, 더 구체적으로는, 센싱 회로부를 사용하는 논리 연산들을 수행하는 것과 연관된 장치들 및 방법들에 관한 것이다.
메모리 장치는 전형적으로, 컴퓨터 또는 그 밖의 전자 시스템 내의 내부적, 반도체, 집적 회로로서 제공된다. 많은 여러 유형의 메모리, 가령, 휘발성 및 비-휘발성 메모리가 존재한다. 휘발성 메모리는 그 데이터(예를 들어, 호스트 데이터, 오류 데이터, 등)을 유지하기 위해 전력을 필요로 할 수 있으며, 그 중에서도 특히 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기화 동적 랜덤 액세스 메모리(SDRAM), 및 사이리스터 랜덤 액세스 메모리(TRAM)을 포함할 수 있다. 비-휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 유지함으로써 지속적인 데이터를 제공할 수 있으며, 그 중에서도 특히 NAND 플래시 메모리, NOR 플래시 메모리 및 저항성 가변 메모리, 예컨대 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 및 자기저항성 랜덤 액세스 메모리(MRAM), 예컨대 스핀 토크 전달 랜덤 액세스 메모리(spin torque transfer random access memory; STT RAM)를 포함할 수 있다.
전자 시스템들은 흔히 복수의 프로세싱 자원들(예를 들어, 하나 이상의 프로세서들)을 포함하며, 이들은 명령어들을 검색 및 실행할 수 있고, 실행된 명령어들의 결과들을 적절한 위치에 저장할 수 있다. 프로세서는, 복수의 기능 유닛들, 예컨대 산술 로직 유닛(arithmetic logic unit; ALU) 회로부, 부동 소수점 유닛(floating point unit; FPU) 회로부, 및/또는 조합 로직 블록을 포함할 수 있으며, 예를 들어, 이들은 데이터(예를 들어, 하나 이상의 피연산자들)에 대한 AND, OR, NOT, NAND, NOR, 및 XOR 논리 연산들과 같은 논리 연산들을 수행함으로써 명령어들을 실행하기 위해 사용될 수 있다. 예를 들어, 기능 유닛 회로부(functional unit circuitry; FUC)는 피연산자들에 대한 산술 연산들, 예컨대 덧셈, 뺄셈, 곱셈, 및/또는 나누기를 수행하기 위해 사용될 수 있다.
전자 시스템 내의 복수의 컴포넌트들이 실행을 위해 FUC에 명령어들을 제공함에 있어 연관될 수 있다. 명령어들은, 예를 들어, 제어기 및/또는 호스트 프로세서와 같은 프로세싱 자원에 의해 생성될 수 있다. 데이터(예를 들어, 이에 대해 명령어들이 실행될 피연산자들)는 FUC에 의해 액세스가 가능한 메모리 어레이에 저장될 수 있다. 명령어들 및/또는 데이터는 메모리 어레이로부터 검색될 수 있으며, FUC가 데이터에 대한 명령어들의 실행을 개시하기 이전에 시퀀싱되거나 및/또는 버퍼링될 수 있다. 더욱이, 상이한 유형들의 연산들이 하나 또는 복수의 클럭 사이클들 동안 FUC를 통해 실행될 수 있음에 따라, 명령어들 및/또는 데이터의 중간 결과들이 또한 시퀀싱되거나 및/또는 버퍼링될 수 있다.
다수의 사례들에 있어, 프로세싱 자원들(예를 들어, 프로세서 및/또는 연관된 FUC)은 메모리 어레이 외부에 존재할 수 있으며, 데이터는 명령어들의 세트를 실행하기 위하여 프로세싱 자원들과 메모리 어레이 사이의 버스를 통해 액세스된다. 프로세싱 성능은 프로세서-인-메모리(processor-in-memory; PIM) 디바이스 내에서 개선될 수 있으며, 그 안에서 프로세서는 메모리 내부에 및/또는 메모리 근처에 구현될 수 있고(예를 들어, 메모리 어레이와 동일한 칩 상에 직접적으로), 이는 프로세싱에 있어서의 시간 및 전력을 절약할 수 있다. 그러나, 이러한 PIM 디바이스들은 증가된 칩 크기와 같은 다양한 단점들을 가질 수 있다. 또한, 이러한 PIM 디바이스들은 논리 연산들(예를 들어, 컴퓨터 기능들)을 수행하는 것과 연관되어 바람직하지 않은 양의 전력을 계속해서 소모할 수 있다.
도 1은 본 개시의 복수의 실시예들에 따른 메모리 디바이스를 포함하는 컴퓨팅 시스템의 형태의 장치의 블록도이다.
도 2a는 본 개시의 복수의 실시예들에 따른 센싱 회로부에 결합된 메모리 어레이의 일 부분의 개략적인 도면을 예시한다.
도 2b는 본 개시의 복수의 실시예들에 따른 센싱 회로부를 사용하여 복수의 논리 연산들을 수행하는 것과 연관된 타이밍도를 예시한다.
도 2ca 및 도 2cb는 본 개시의 복수의 실시예들에 따른 센싱 회로부를 사용하여 복수의 논리 연산들을 수행하는 것과 연관된 타이밍도들을 예시한다.
도 2da 및 도 2db는 본 개시의 복수의 실시예들에 따른 센싱 회로부를 사용하여 복수의 논리 연산들을 수행하는 것과 연관된 타이밍도들을 예시한다.
도 3은 본 개시의 복수의 실시예들에 따른 센싱 회로부의 일 부분의 개략적인 도면을 예시한다.
본 개시는 센싱 회로부를 사용하여 논리 연산들을 수행하는 것에 관한 장치들 및 방법들을 포함한다. 예시적인 장치는 메모리 셀들의 어레이 및, 어레이의 센싱 라인에 결합된 1차 래치(latch)를 포함하는 센싱 회로부를 포함한다. 센싱 회로부는, 센싱 라인에 결합된 메모리 셀을 센싱함으로써 논리 연산의 제 1 연산 단계를 수행하고, 센싱 라인에 결합된 복수의 상이한 메모리 셀들 각각을 센싱함으로써 논리 연산의 복수의 중간 연산 단계들을 수행하며, 센싱 라인 어드레스 액세스를 수행하지 않으면서 1차 래치에 결합된 2차 래치에 제 1 연산 단계 및 복수의 중간 연산 단계들의 결과를 누산(accumulate)하도록 구성될 수 있다.
본 개시의 복수의 실시예들은, 외부 프로세서(예를 들어, 별개의 집적 회로 칩 상과 같이 메모리 어레이로부터 외부에 위치된 프로세싱 자원)를 갖는 시스템들 및 이전의 PIM 시스템들과 같은 이전의 시스템들에 비하여, 컴퓨팅 기능들을 수행하는 것과 연관되어 개선된 병렬성 및/또는 감소된 전력 소모를 제공할 수 있다. 예를 들어, 복수의 실시예들은, 예를 들어, 데이터를 버스(예를 들어, 데이터 버스, 어드레스 버스, 제어 버스)를 통해 메모리 어레이 및 센싱 회로 밖으로 전송하지 않으면서, 정수 덧셈, 뺄셈, 곱셈, 나눗셈, 및 CAM(content addressable memory) 기능들과 같은 완전한 컴퓨팅 기능들을 완전하게 수행하는 것을 가능하게 할 수 있다. 이러한 컴퓨팅 기능들은 복수의 논리 연산들(예를 들어, AND, OR, NOT, NOR, NAND, XOR, 등)을 수행하는 것을 수반할 수 있다. 그러나, 실시예들이 이러한 예들로 한정되지 않는다. 예를 들어, 논리 연산들을 수행하는 것은, 복사, 비교, 소거, 등과 같은 복수의 비-불(non-boolean) 논리 연산들을 수행하는 것을 포함할 수 있다.
이전의 접근방식들에 있어, 데이터는 (예를 들어, 입력/출력(I/O) 라인들을 포함하는 버스를 통해) 어레이 및 센싱 회로부로부터 프로세서, 마이크로프로세서, 및/또는 컴퓨팅 엔진과 같은 프로세싱 자원으로 전송될 수 있으며, 이들은 적절한 논리 연산들을 수행하도록 구성된 ALU 회로부 및/또는 다른 기능 유닛 회로부를 포함할 수 있다. 그러나, 메모리 어레이 및 센싱 회로부로부터 데이터를 이러한 프로세싱 자원(들)로 전송하는 것은 상당한 전력 소모를 수반할 수 있다. 심지어 프로세싱 자원이 메모리 어레이와 동일한 칩 상에 위치된 경우에도, 데이터를 센싱 라인들로부터 I/O 라인들(예를 들어, 로컬 I/O 라인들) 상으로 전송하기 위해 센싱 라인 어드레스 액세스(예를 들어, 컬럼 디코딩 신호의 파이어링(firing))을 수행하는 것을 수반할 수 있기 때문에, 데이터를 컴퓨팅 회로부로 어레이 밖으로 이동시키는 것, 데이터를 어레이 주변기기로 이동시키는 것, 및 데이터를 컴퓨팅 기능부에 제공하는 것이 상당한 전력을 소모할 수 있다.
또한, 프로세싱 자원(들)(예를 들어, 컴퓨팅 엔진)의 회로부가 메모리 어레이와 연관된 피치 규칙(pitch rule)들을 따르지 않을 수 있다. 예를 들어, 메모리 어레이의 셀들은 4F2 또는 6F2의 셀 크기를 가질 수 있으며, 여기에서 "F"는 셀들에 대응하는 특징부 크기이다. 이와 같이, 이전의 PIM 시스템들의 ALU 회로부와 연관된 디바이스들(예를 들어, 로직 게이트들)은 메모리 셀들과 함께 피치 상에 형성되는 것이 불가능할 수 있으며, 이는 예를 들어 칩 크기 및/또는 메모리 밀도에 영향을 줄 수 있다. 본 개시의 복수의 실시예들은 어레이의 메모리 셀들과 함께 피치 상에 형성된 센싱 회로부를 포함하며, 본원에서 이하에 설명되는 것들과 같은 컴퓨팅 기능들을 수행할 수 있다.
본 명세서의 다음의 상세한 설명에서, 본 명세서의 일부분을 형성하며 이의 하나 이상의 실시예가 실시될 수 있는 양태를 설명하기 위해 도시된 첨부된 도면이 참조된다. 이들 실시예가 해당 분야의 통상의 기술자가 본 발명의 실시예를 실시할 수 있도록 충분히 상세히 기재되고, 그 밖의 다른 실시예가 사용될 수 있고, 공정, 전기 및/또는 구조적 변화가 본 발명의 범위 내에서 이뤄질 수 있음이 자명하다. 특히, 도면의 참조번호와 관련하여 본 명세서에서 사용될 때, 지시어 "N"은 이렇게 지정된 특정 특징부가 복수 개 포함될 수 있음을 가리킨다. 본원에서 사용되는 바와 같은 "복수의" 특정한 것은 이러한 것들 중 하나 이상을 지칭할 수 있다(예를 들어, 복수의 메모리 어레이들은 하나 이상의 메모리 어레이들을 지칭할 수 있다).
본 명세서의 도면은 첫 번째 숫자(들)가 도면 번호에 대응하고 나머지 숫자가 도면의 요소 또는 구성요소를 식별하는 넘버링 규칙을 따른다. 서로 다른 도면간의 유사한 요소 또는 구성은 유사한 숫자의 사용에 의해 식별될 수 있다. 예를 들어, 206은 도 2a서 참조 요소 "06" 일 수 있고, 유사한 요소는 도 3에서 306로 참조될 수 있다. 본 명세서의 다양한 실시예에서 도시된 요소들은 추가, 교환 및/또는 제거되어, 본 발명의 복수의 추가 실시예를 제공할 수 있음이 자명할 것이다. 덧붙여, 자명하다시피, 도면에서 제공되는 요소들의 비율 및 상대 축척이 본 발명의 특정 실시예를 예시하기 위한 것이며 한정의 의미로 이해되어서는 안 된다.
도 1은 본 개시의 복수의 실시예들에 따른 메모리 디바이스(120)를 포함하는 컴퓨팅 시스템(100)의 형태의 장치의 블록도이다. 본원에서 사용되는 바와 같이, 메모리 디바이스(120), 메모리 어레이(130), 및/또는 센싱 회로부(150)는 또한 별개의 "장치"로서 간주될 수 있다.
시스템(100)은 메모리 어레이(130)를 포함하는 메모리 디바이스(120)에 결합된 호스트(110)를 포함한다. 호스트(110)는, 다양한 다른 유형들의 호스트들 중에서도 특히 개인용 랩탑 컴퓨터, 데스크탑 컴퓨터, 디지털 카메라, 스마트 폰, 또는 메모리 카드 리더와 같은 호스트 시스템일 수 있다. 호스트(110)는 시스템 마더보드 및/또는 백플레인(backplane)을 포함할 수 있으며, 복수의 프로세싱 자원들(예를 들어, 하나 이상의 프로세서들, 마이크로프로세서들, 또는 어떤 다른 유형의 제어 회로부)을 포함할 수 있다. 시스템(100)의 개별적인 집적 회로들을 포함할 수 있거나 또는 호스트(110) 및 메모리 디바이스(120) 둘 모두가 동일한 집적 회로 상에 존재할 수 있다. 시스템(100)은, 예를 들어, 서버 시스템 및/또는 고 성능 컴퓨팅(high performance computing; HPC) 시스템 및/또는 이들의 일 부분일 수 있다. 도 1에 도시된 예가 폰 노이만(Von Neumann) 아키텍처를 갖는 시스템을 예시하지만, 본 개시의 실시예들은, 보통 폰 노이만 아키텍처와 연관된 하나 이상의 컴포넌트들(예를 들어, CPU, ALU, 등)을 포함하지 않을 수 있는 비-폰 노이만 아키텍처들(예를 들어, 튜링 머신)로 구현될 수 있다.
명확성을 위하여, 시스템(100)은 본 개시에 대해 특정한 관련성을 갖는 특징부들에 초점을 맞추기 위하여 간략화 되었다. 메모리 어레이(130)는, 예를 들어, DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이일 수 있다. 어레이(130)는, (본원에서 워드 라인들 또는 선택 라인들로서 지칭될 수 있는) 액세스 라인들에 의해 결합된 로우(row)들 및 (본원에서 디지트 라인들 또는 데이터 라인들로서 지칭될 수 있는) 센싱 라인들에 의해 결합된 컬럼(column)들로 배열된 메모리 셀들을 포함할 수 있다. 단일 어레이(130)가 도 1에 도시되지만, 실시예들이 이에 한정되지 않는다. 예를 들어, 메모리 디바이스(120)는 복수의 어레이들(130)(예를 들어, DRAM 셀들의 복수의 뱅크들)을 포함할 수 있다. 예시적인 DRAM 어레이가 도 2a와 관련하여 설명된다.
메모리 디바이스(120)는 I/O 회로부(144)를 통해 I/O 버스(156)(예를 들어, 데이터 버스) 상에 제공된 어드레스 신호들을 래칭하기 위한 어드레스 회로부(142)를 포함한다. 어드레스 신호들은 메모리 어레이(130)를 액세스하기 위해 로우 디코더(146) 및 컬럼 디코더(152)에 의해 수신 및 디코딩된다. 데이터는 센싱 회로부(150)를 사용하여 센싱 라인들 상의 전압 및/또는 전류 변화들을 센싱함으로써 메모리 어레이(130)로부터 판독될 수 있다. 센싱 회로부(150)는 메모리 어레이(130)로부터의 데이터의 페이지(예를 들어, 로우)를 판독 및 래칭할 수 있다. I/O 회로부(144)는 I/O 버스(156)를 통한 호스트(110)와의 양방향 데이터 통신을 위해 사용될 수 있다. 기입 회로부(148)는 데이터를 메모리 어레이(130)에 기입하기 위해 사용된다.
제어 회로부(140)는 제어 버스(154)에 의해 호스트(110)로부터 제공되는 신호들을 디코딩한다. 이러한 신호들은, 데이터 판독, 데이터 기입 및 데이터 소거 동작들을 포함하는 메모리 어레이(130) 상에서 수행되는 동작들을 제어하기 위해 사용되는 칩 인에이블(enable) 신호들, 기입 인에이블 신호들, 및 어드레스 래치 신호들을 포함할 수 있다. 다양한 실시예들에 있어, 제어 회로부(140)는 호스트(110)로부터의 명령어들의 실행을 담당한다. 제어 회로부(140)는 상태 머신, 시퀀서, 또는 어떤 다른 유형의 제어기일 수 있다.
센싱 회로부(150)의 일 예가 도 2a 및 도 3과 관련하여 이하에서 추가로 설명된다. 예를 들어, 복수의 실시예들에 있어, 센싱 회로부(150)는 복수의 센싱 증폭기들(예를 들어, 도 2a에 도시된 센싱 증폭기(206) 또는 도 3에 도시된 센싱 증폭기(306)) 및 복수의 컴퓨팅 컴포넌트들(예를 들어, 도 2a에 도시된 컴퓨팅 컴포넌트(231))을 포함할 수 있으며, 이들은 누산기를 포함할 수 있고 (예를 들어, 상보적인 센싱 라인들과 연관된 데이터에 대한) 논리 연산들을 수행하기 위해 사용될 수 있다. 복수의 실시예들에 있어, 센싱 회로부(예를 들어, 150)는 입력들로서 어레이(130)에 저장된 데이터를 사용하여 논리 연산들을 수행하고, 센싱 라인 어드레스 액세스를 통한 전송 없이(예를 들어, 컬럼 디코딩 신호를 파이어링하지 않고) 논리 연산들의 결과들을 다시 어레이(130)에 저장하기 위해 사용될 수 있다. 이와 같이, 다양한 컴퓨팅 기능들은, 센싱 회로부 외부의 프로세싱 자원들에 의해(예를 들어, 호스트(110)와 연관된 프로세서에 의해 및/또는 디바이스(120) 상에(예를 들어, 제어 회로부(140) 상에 또는 다른 어디에) 위치된 ALU 회로부와 같은 다른 프로세싱 회로부에 의해) 수행되는 것이 아니라(또는 이와 연관되는 것이 아니라) 센싱 회로부(150)를 사용하여 그 안에서 수행될 수 있다. 다양한 이전의 접근방식들에 있어, 피연산자와 연관된 데이터는, 예를 들어, 센싱 회로부를 통해 메모리로부터 판독되고 I/O 라인들을 통해(예를 들어, 로컬 I/O 라인들을 통해 및/또는 전역 I/O 라인들을 통해) 외부 ALU 회로부로 제공될 것이다. 외부 ALU 회로부는 복수의 레지스터들을 포함할 수 있으며, 피연산자들을 사용하여 컴퓨팅 기능들을 수행할 것이고, 결과가 다시 I/O 라인들을 통해 어레이로 전송될 것이다. 이와 대조적으로, 본 개시의 복수의 실시예들에 있어, 센싱 회로부(예를 들어, 150)는 메모리(예를 들어, 어레이(130)에 저장된 데이터에 대한 논리 연산들을 수행하고, 어레이의 메모리 셀들과 함께 피치 상에 형성될 수 있는 센싱 회로부에 결합된 I/O 라인(예를 들어, 로컬 I/O 라인)을 활성화(예를 들어, 인에이블)하지 않고 그 결과를 다시 메모리에 저장하도록 구성될 수 있다. I/O 라인을 활성화하는 것은 디코딩 신호(예를 들어, 컬럼 디코딩 신호)에 결합된 게이트 및 I/O 라인에 결합된 소스/드레인을 갖는 트랜지스터를 인에이블하는 것(예를 들어, 턴 온하는 것)을 포함할 수 있다. 실시예들은 이에 한정되지 않는다. 예를 들어, 복수의 실시예들에 있어, 센싱 회로부(예를 들어, 150)는 어레이의 컬럼 디코딩 라인들을 활성화하지 않고 논리 연산들을 수행하기 위해 사용될 수 있지만; 그러나, 로컬 I/O 라인(들)이 다시 어레이로가 아닌 적절한 위치로(예를 들어, 외부 레지스터로) 결과를 전송하기 위해 활성화될 수 있다.
이와 같이, 복수의 실시예들에 있어, 센싱 회로부(150)가 외부 프로세싱 자원의 사용 없이 이러한 컴퓨팅 기능들을 수행하기 위한 적절한 논리 연산들을 수행할 수 있음에 따라, 어레이(130) 및 센싱 회로부(150)의 외부의 회로부가 컴퓨팅 기능들을 수행해야 할 필요가 없다. 따라서, 센싱 회로부(150)는, 적어도 어느 정도는, 이러한 외부 프로세싱 자원(또는 적어도 이러한 외부 프로세싱 자원의 대역폭)을 제공하거나 및/또는 이를 대체하기 위해 사용될 수 있다. 그러나, 복수의 실시예들에 있어, 센싱 회로부(150)는 외부 프로세싱 자원(예를 들어, 호스트(110))에 의해 수행되는 논리 연산들에 더하여 (예를 들어, 명령어들을 실행하기 위한) 논리 연산들을 수행하기 위해 사용될 수 있다. 예를 들어, 호스트(110) 및/또는 센싱 회로부(150)는 단지 어떤 논리 연산들 및/또는 어떤 복수의 논리 연산들을 수행하는 것에만 한정되지 않을 수 있다.
도 2a는 본 개시의 복수의 실시예들에 따른 센싱 회로부에 결합된 메모리 어레이(230)의 일 부분의 개략적인 도면을 예시한다. 이러한 예에 있어, 메모리 어레이(230)는 1T1C(하나의 트랜지스터 하나의 커패시터) 메모리 셀들의 DRAM 어레이이며, 메모리 셀들의 각각은 액세스 디바이스(202)(예를 들어, 트랜지스터) 및 저장 엘러먼트(203)(예를 들어, 커패시터)로 구성된다. 복수의 실시예들에 있어, 메모리 셀들은 파괴성(destructive) 판독 메모리 셀들이다(예를 들어, 셀에 저장된 데이터를 판독하는 것이, 셀에 원래 저장된 데이터가 판독된 후 리프레시될 수 있도록 데이터를 파괴한다). 어레이(230)의 셀들은 워드 라인들(204-0(로우0), 204-1(로우1), 204-2, (로우2) 204-3(로우3), ..., 204-N(로우N))에 의해 결합된 로우들 및 센싱 라인들(예를 들어, 디지트 라인들)(205-1(D) 및 205-2(D_))에 의해 결합된 컬럼들로 배열된다. 이러한 예에 있어, 셀들의 각각의 컬럼은 상보적인 센싱 라인들(205-1(D) 및 205-2(D_))의 한 쌍과 연관된다. 도 2a에 단지 메모리 셀들의 단일 컬럼이 예시되었지만, 실시예들이 이에 한정되지 않는다. 예를 들어, 특정 어레이는 메모리 셀들의 복수의 컬럼들 및/또는 센싱 라인들(예를 들어, 4,096개, 8,192개, 16,384개, 등)을 가질 수 있다. 특정 메모리 셀 트랜지스터(202)의 게이트는 그것의 대응하는 워드 라인(204-0, 204-1, 204-2, 204-3, ..., 204-N)에 결합되며, 제 1 소스/드레인 영역은 그것의 대응하는 센싱 라인(205-1)에 결합되고, 특정 메모리 셀 트랜지스터의 제 2 소스/드레인 영역은 그것의 대응하는 커패시터(203)에 결합된다. 도 2a에 예시되지 않았지만, 센싱 라인(205-2)이 또한 메모리 셀들의 컬럼에 결합될 수 있다.
어레이(230)는 본 개시의 복수의 실시예들에 따른 센싱 회로부에 결합된다. 이러한 예에 있어, 센싱 회로부는 센싱 증폭기(206) 및 컴퓨팅 컴포넌트(231)를 포함한다. 센싱 회로부는 도 1에 도시된 센싱 회로부(150)일 수 있다. 센싱 증폭기(206)는 메모리 셀들의 특정 컬럼에 대응하는 상보적인 센싱 라인들(D, D_)에 결합된다. 센싱 증폭기(206)는 도 3과 관련하여 이하에서 설명되는 센싱 증폭기(306)와 같은 센싱 증폭기일 수 있다. 이와 같이, 센싱 증폭기(206)는 선택된 셀에 저장된 상태(예를 들어, 논리 데이터 값)을 결정하도록 동작될 수 있다. 실시예들이 예시적인 센싱 증폭기(206)에 한정되지 않는다. 예를 들어, 본원에서 설명되는 복수의 실시예들에 따른 센싱 회로부는 전류-모드 센싱 증폭기들 및/또는 단일-종단형 센싱 증폭기들(예를 들어, 하나의 센싱 라인에 연결된 센싱 증폭기들)을 포함할 수 있다.
복수의 실시예들에 있어, 컴퓨팅 컴포넌트(예를 들어, 231)는 센싱 증폭기(예를 들어, 206)의 트랜지스터들 및/또는 어레이(예를 들어, 230)의 메모리 셀들과 함께 피치 상에 형성된 복수의 트랜지스터들을 포함할 수 있으며, 이는 특정한 특징부 크기(예를 들어, 4F2, 6F2, 등)을 따를 수 있다. 이하에서 추가로 설명되는 바와 같이, 컴퓨팅 컴포넌트(231)는, 센싱 증폭기(206)와 함께, 입력으로서 어레이(230)로부터의 데이터를 사용하여 다양한 논리 연산들을 수행하고, 그 결과를 센싱 라인 어드레스 액세스를 통해 데이터를 전송하지 않으면서(예를 들어, 데이터가 로컬 I/O 라인들을 통해 어레이 및 센싱 회로부로부터 외부의 회로부로 전송되도록 하기 위한 컬럼 디코딩 신호를 파이어링하지 않으면서) 어레이(230)에 다시 저장하도록 동작할 수 있다. 이와 같이, 본 개시의 복수의 실시예들은 다양한 이전의 접근방식들보다 더 적은 전력을 사용하여 논리 연산들 및 그와 연관된 컴퓨팅 기능들을 수행하는 것을 가능하게 할 수 있다. 추가적으로, 복수의 실시예들이 컴퓨팅 기능들을 수행하기 위하여 I/O 라인들에 걸쳐 데이터를 전송해야 할 필요성을 제거하기 때문에, 복수의 실시예들은 이전의 접근방식들에 비하여 증가된 병렬 프로세싱 성능을 가능하게 할 수 있다.
도 2a에 예시된 예에 있어, 컴퓨팅 컴포넌트(231)에 대응하는 회로부는 센싱 라인들(D 및 D_)의 각각에 결합된 5개의 트랜지스터들을 포함하지만; 그러나, 실시예들이 이러한 예에 한정되지 않는다. 트랜지스터들(207-1 및 207-2)은 각기 센싱 라인들(D 및 D_)에 결합된 제 1 소스/드레인 영역, 및 교차 결합형 래치에 결합된(예를 들어, 교차 결합형 NMOS 트랜지스터들(208-1 및 208-2) 및 교차 결합형 PMOS 트랜지스터들(209-1 및 209-2)과 같은 교차 결합형 트랜지스터들의 한 쌍의 게이트들에 결합된) 제 2 소스/드레인 영역을 갖는다. 본원에서 추가로 설명되는 바와 같이, 트랜지스터들(208-1, 208-2, 209-1, 및 209-2)을 포함하는 교차 결합형 래치는 2차 래치로서 지칭될 수 있다(센싱 증폭기(206)에 대응하는 교차 결합형 래치는 본원에서 1차 래치로서 지칭될 수 있다).
트랜지스터들(207-1 및 207-2)은 패스(pass) 트랜지스터들로 지칭될 수 있으며, 이들은 개별적인 센싱 라인들(D 및 D_) 상의 전압들 또는 전류들을 트랜지스터들(208-1, 208-2, 209-1, 및 209-2)을 포함하는 교차 결합형 래치의 입력들로(예를 들어, 2차 래치의 입력으로) 전달하기 위하여 개별적인 신호들(211-1(Passd) 및 211-2(Passdb))을 통해 인에이블될 수 있다. 이러한 예에 있어, 트랜지스터(207-1)의 제 2 소스/드레인 영역은 트랜지스터들(208-2 및 209-2)의 게이트들뿐만 아니라 트랜지스터들(208-1 및 209-1)의 제 1 소스/드레인 영역에 결합된다. 유사하게, 트랜지스터(207-2)의 제 2 소스/드레인 영역은 트랜지스터들(208-1 및 209-1)의 게이트들뿐만 아니라 트랜지스터들(208-2 및 209-2)의 제 1 소스/드레인 영역에 결합된다.
트랜지스터(208-1 및 208-2)의 제 2 소스/드레인 영역은 공통적으로 네거티브 제어 신호(212-1(Accumb))에 결합된다. 트랜지스터(209-1 및 209-2)의 제 2 소스/드레인 영역은 공통적으로 포지티브 제어 신호(212-2(Accum))에 결합된다. Accum 신호(212-2)는 공급 전압(예를 들어, VDD)일 수 있으며, Accumb 신호는 기준 전압(예를 들어, 접지)일 수 있다. 신호들(212-1 및 212-2)을 인에이블하는 것이 2차 래치에 대응하는 트랜지스터들(208-1, 208-2, 209-1, 및 209-2)을 포함하는 교차 결합형 래치를 활성화할 수 있다. 활성화된 센싱 증폭기 쌍이, 노드(217-1)가 Accum 신호 전압 및 Accumb 신호 전압 중 하나로(예를 들어, VDD 및 접지 중 하나로) 드라이브되고 노드(217-2)가 Accum 신호 전압 및 Accumb 신호 전압 중 다른 하나로 드라이브되도록, 공통 노드(217-1)와 공통 노드(217-2) 사이의 차동 전압을 증폭하도록 동작한다. 이하에서 추가로 설명되는 바와 같이, 신호들(212-1 및 212-2)은 "Accum" 및 "Accumb"로 라벨링되며, 이는 2차 래치가 논리 연산을 수행하기 위해 사용되는 동안 누산기로서 역할 할 수 있기 때문이다. 복수의 실시예들에 있어, 누산기는 패스 트랜지스터들(207-1 및 207-2)뿐만 아니라 2차 래치를 형성하는 교차 결합형 트랜지스터들(208-1, 208-2, 209-1, 및 209-2)을 포함한다. 본원에서 추가로 설명되는 바와 같이, 복수의 실시예들에 있어, 센싱 증폭기에 결합된 누산기를 포함하는 컴퓨팅 컴포넌트는, 상보적인 센싱 라인들의 한 쌍 중 적어도 하나 상의 신호(예를 들어, 전압 또는 전류)에 의해 표현되는 데이터 값에 대한 누산 연산을 수행하는 것을 포함하는 논리 연산을 수행하도록 구성될 수 있다.
컴퓨팅 컴포넌트(231)는 또한 개별적인 디지트 라인들(D 및 D_)에 결합되는 제1 소스/드레인 영역을 갖는 인버팅 트랜지스터들(214-1 및 214-2)을 포함한다. 트랜지스터(214-1 및 214-2)의 제 2 소스/드레인 영역은 각기 트랜지스터들(216-1 및 216-2)의 제 1 소스/드레인 영역에 결합된다. 트랜지스터들(214-1 및 214-2)의 게이트들은 신호(213(InvD))에 결합된다. 트랜지스터(216-1)의 게이트는, 트랜지스터(208-2)의 게이트, 트랜지스터(209-2)의 게이트, 및 트랜지스터(208-1)의 제 1 소스/드레인 영역이 또한 결합되는 공통 노드(217-1)에 결합된다. 상보적인 방식으로, 트랜지스터(216-2)의 게이트는, 트랜지스터(208-1)의 게이트, 트랜지스터(209-1)의 게이트, 및 트랜지스터(208-2)의 제 1 소스/드레인 영역이 또한 결합되는 공통 노드(217-2)에 결합된다. 이와 같이, 신호(InvD)를 인에이블하는 것이 2차 래치에 저장된 데이터 값을 인버팅하는데 기여하고, 인버팅된 값을 센싱 라인들(205-1 및 205-2) 상으로 드라이브한다.
도 2a에 도시된 컴퓨팅 컴포넌트(231)는, 다른 것들 중에서도 특히, AND, NAND, OR, 및 NOR 연산들을 포함하는 다양한 논리 연산들을 수행하도록 (예를 들어, Passd, Passdb, Accumb, Accum, 및 InvD 신호들을 통해) 동작된다. 예를 들어, 이하에서 추가로 설명되는 바와 같이, 복수의 실시예들에 따른 센싱 회로부(예를 들어, 센싱 증폭기(206) 및 컴퓨팅 컴포넌트(231))는 다른 것들 중에서도 특히 AND, NAND, OR, 및 NOR 연산들을 수행하도록 동작될 수 있다. 논리 연산들은 R-입력 논리 연산들일 수 있으며, 여기에서 "R"은 2 이상의 값을 나타낸다.
예를 들어, R-입력 논리 연산은 입력으로서 어레이(230)에 저장된 데이터를 사용하여 수행될 수 있으며, 그 결과는 센싱 회로부의 동작을 통해 적절한 위치에(예를 들어, 다시 어레이(230)에 및/또는 상이한 위치에) 저장될 수 있다. 이하에서 설명되는 예들에 있어, R-입력 논리 연산은, 제 1 입력으로서 제 1 특정 워드 라인(예를 들어, 204-0) 및 특정 센싱 라인(예를 들어, 205-1)에 결합된 메모리 셀에 저장된 데이터 값(예를 들어, 논리 1 또는 논리 0)을 사용하고 개별적인 복수의 추가적인 입력들로서 특정 센싱 라인(예를 들어, 205-1)에 공통적으로 결합되고 복수의 추가적인 워드 라인들(예를 들어, 204-1 내지 204-N)에 결합된 메모리 셀들에 저장된 데이터 값들을 사용하는 것을 포함한다. 이러한 방식으로, 복수의 논리 연산들이 병렬적으로 수행될 수 있다. 예를 들어, 4K개의 논리 연산들이 4K개의 센싱 라인들을 갖는 어레이 상에서 병렬적으로 수행될 수 있다. 이러한 예에 있어, 3-입력 논리 연산에서, 제 1 워드 라인에 결합된 4K개의 셀들은 4K개의 제 1 입력들로서 역할 할 수 있으며, 제 2 워드 라인에 결합된 4K개의 셀들은 4K개의 제 2 입력들로서 역할 할 수 있고, 제 3 워드 라인에 결합된 4K개의 셀들은 4K개의 제 3 입력들로서 역할 할 수 있다. 이와 같이, 이러한 예에 있어, 4k개의 별개의 3-입력 논리 연산들이 병렬적으로 수행될 수 있다.
복수의 실시예들에 있어, R-입력 논리 연산의 제 1 연산 단계는, R-입력 논리 연산에서 제 1 입력으로서 역할 하는 그것의 저장된 데이터 값(예를 들어, 논리 1 또는 논리 0)을 결정하기 위해 특정 워드 라인(예를 들어, 204-0) 및 특정 센싱 라인(예를 들어, 205-1)에 결합된 메모리 셀에 대하여 센싱 동작을 수행하는 단계를 포함한다. 그러면 제 1 입력(예를 들어, 센싱된 저장된 데이터 값)이 컴퓨팅 컴포넌트(231)와 연관된 래치로 전송(예를 들어, 복사)될 수 있다. 복수의 중간 연산 단계들이 수행될 수 있으며, 이들은 또한 R-입력 논리 연상에 대한 개별적인 복수의 추가적인 입력들(예를 들어, R - 1 개의 추가적인 입력들)로서 역할 하는 그들의 저장된 데이터 값들을 결정하기 위하여 개별적인 복수의 추가적인 워드 라인들(예를 들어, 204-1 내지 204-N) 및 특정 센싱 라인(예를 들어, 205-1)에 결합된 메모리 셀들에 대한 센싱 동작들을 수행하는 단계를 포함할 수 있다. R-입력 논리 연산의 마지막 연산 단계는 논리 연산의 결과를 적절한 위치에 저장하기 위하여 센싱 회로를 동작시키는 단계를 수반한다. 일 예로서, 결과는 다시 어레이에(예를 들어, 특정 센싱 라인(205-1)에 결합된 메모리 셀에 다시) 저장될 수 있다. 결과를 다시 어레이에 저장하는 것은 컬럼 디코딩 라인을 활성화시키지 않고 일어날 수 있다. 결과는 또한 어레이(230)가 아닌 다른 위치에 저장될 수 있다. 예를 들어, 결과는 (예를 들어, 센싱 증폭기(206)에 결합된 로컬 I/O 라인들을 통해) 호스트 프로세서와 같은 프로세싱 자원과 연관된 외부 레지스터에 저장될 수 있지만; 그러나, 실시예들이 이에 한정되지 않는다. 제 1, 중간, 및 마지막 연산 단계들에 관한 세부사항들은 도면들 2b, 2ca, 2cb, 2da, 및 2db와 관련하여 이하에서 추가로 설명된다.
도 2b는 본 개시의 복수의 실시예들에 따른 센싱 회로부를 사용하여 복수의 논리 연산들을 수행하는 것과 연관된 타이밍도(285-1)를 예시한다. 타이밍도(285-1)는 논리 연산(예를 들어, R-입력 논리 연산)의 제 1 연산 단계를 수행하는 것과 연관된 신호들(예를 들어, 전압 신호들)을 예시한다. 도 2b에 설명된 제 1 연산 단계는, 예를 들어, AND, NAND, OR, 또는 NOR 연산의 제 1 연산 단계일 수 있다. 이하에서 추가로 설명되는 바와 같이, 도 2b에 예시된 연산 단계를 수행하는 것은, 컴퓨팅 기능을 수행하기 위해 전압 레일(voltage rail)들 사이에서(예를 들어, 공급과 접지 사이에서) 풀 스윙을 제공하는 것을 수반할 수 있는 종래의 프로세싱 접근방식들보다 상당히 더 적은(예를 들어, 약 절반의) 에너지를 소모하는 것을 수반할 수 있다.
도 2b에 예시된 예에 있어, 상보적인 논리 값들(예를 들어, "1" 또는 "0")에 대응하는 전압 레일들은 공급 전압(274)(VDD) 및 접지 전압(272)(Gnd)이다. 논리 연산을 수행하는 단계 이전에, 상보적인 센싱 라인들(D 및 D_)이 평균화(equilibration) 전압(225)(VDD/2)으로 함께 단락될 수 있도록 평균화가 일어날 수 있다. 평균화가 도 3과 관련하여 추가로 설명된다.
시간(t1)에서, 평균화 신호(226)가 비활성화되며, 그 뒤 선택된 로우(예를 들어, 그것의 데이터 값이 센싱되고 제 1 입력으로서 사용될 메모리 셀에 대응하는 로우)가 활성화된다. 신호(204-0)는 선택된 로우(예를 들어, 로우(204-0))에 인가되는 전압 신호를 나타낸다. 로우 신호(204-0)가 선택된 셀에 대응하는 액세스 트랜지스터(예를 들어, 202)의 문턱 전압(Vt)에 도달할 때, 액세스 트랜지스터가 턴 온되며 선택된 메모리 셀에(예를 들어, 셀이 1T1C DRAM 셀인 경우 커패시터(203)에) 센싱 라인(D)을 결합하며, 이는 시간들(t2 및 t3) 사이에서 센싱 라인들(D 및 D_) 사이에 (예를 들어, 각기 신호들(205-1 및 205-2)에 의해 표시되는 바와 같은) 차동 전압 신호를 생성한다. 선택된 셀의 전압은 신호(203)에 의해 표현된다. 에너지의 보전에 기인하여, (예를 들어, 셀을 센싱 라인(D)에 결합함으로써) D와 D_ 사이에 차동 신호를 생성하는 것이 에너지를 소모하지 않으며, 이는 로우 신호(204)를 활성화하는 것/비활성화하는 것과 연관된 에너지가 로우에 결합된 복수의 메모리 셀들을 통해 상환될 수 있기 때문이다.
시간(t3)에서, D와 D_ 사이의 차동 신호를 증폭하는 센싱 증폭기(예를 들어, 206)가 활성화되며(예를 들어, 포지티브 제어 신호(231)(예를 들어, 도 3에 도시된 PSA(331))가 하이(high)가 되며, 네거티브 제어 신호(228)(예를 들어, RNL_(328))는 로우(low)가 된다), 이는 센싱 라인(D) 상에 논리 1에 대응하는 전압(예를 들어, VDD) 또는 논리 0에 대응하는 전압(예를 들어, 접지)(및 상보적인 센싱 라인(D_) 상의 다른 전압)을 야기하여, 그 결과 센싱된 데이터 값이 센싱 증폭기(206)의 1차 래치에 저장된다. 1차 에너지 소모가 센싱 라인(D)(205-1)을 평균화 전압(VDD/2)으로부터 레일 전압(VDD)으로 충전함에 있어 발생한다.
시간(t4)에서, (예를 들어, 제어 라인들(211-1 및 211-2)에 각기 인가되는 개별적인 Passd 및 Passdb 제어 신호들을 통해) 패스 트랜지스터들(207-1 및 207-2)이 인에이블 된다. 제어 신호들(211-1 및 211-2)은 집합적으로 제어 신호들(211)로서 지칭된다. 본원에서 사용되는 바와 같은, Passd 및 Passdb와 같은 다양한 제어 신호들은 신호들이 인가되는 제어 라인들을 참조함으로써 지칭될 수 있다. 예를 들어, Passd 신호는 제어 신호(211-1)로서 지칭될 수 있다. 시간(t5)에서, 누산기 제어 신호들(Accumb 및 Accum)이 개별적인 제어 라인들(212-1 및 212-2)을 통해 활성화된다. 이하에서 설명되는 바와 같이, 누산기 제어 신호들(212-1 및 212-2)은 후속 연산 단계들 동안 활성화된 채로 남아 있을 수 있다. 이와 같이, 이러한 예에 있어, 제어 신호들(212-1 및 212-2)을 활성화하는 것이 컴퓨팅 컴포넌트(231)의 2차 래치(예를 들어, 누산기)를 활성화한다. 센싱 증폭기(206)에 저장된 센싱된 데이터 값은 2차 래치로 전송(예를 들어, 복사)된다.
시간(t6)에서, 패스 트랜지스터들(207-1 및 207-2)이 디세이블되지만(예를 들어, 턴 오프되지만); 그러나, 누산기 제어 신호들(212-1 및 212-2)이 활성화된 채로 남아 있기 때문에, 누산된 결과가 2차 래치(예를 들어, 누산기)에 저장된다(예를 들어, 래칭된다). 시간(t7)에서, 로우 신호(204-0)이 비활성화되며, 어레이 센싱 증폭기들은 시간(t8)에서 비활성화된다(예를 들어, 센싱 증폭기 제어 신호들(228 및 231)이 비활성화된다).
시간(t9)에서, 그들의 개별적인 레일 값들로부터 평균화 전압(225)(VDD/2)으로 이동하는 센싱 라인 전압 신호들(205-1 및 205-2)에 의해 예시되는 바와 같이, 센싱 라인들(D 및 D_)이 평균화된다(예를 들어, 평균화 신호(226)가 활성화된다). 평균화는 에너지 보존 법칙에 기인하여 아주 작은 에너지를 소모한다. 도 3과 관련하여 이하에서 설명되는 바와 같이, 평균화는, 이러한 예에 있어 VDD/2인 평균화 전압으로 상보적인 센싱 라인들(D 및 D_)을 함께 단락시키는 것을 수반할 수 있다. 평균화는, 예를 들어, 메모리 셀 센싱 동작 이전에 일어날 수 있다.
도 2ca 및 도 2cb는 각기 본 개시의 복수의 실시예들에 따른 센싱 회로부를 사용하여 복수의 논리 연산들을 수행하는 것과 연관된 타이밍도들(285-2 및 285-3)을 예시한다. 타이밍도들(285-2 및 285-3)은 논리 연산(예를 들어, R-입력 논리 연산)의 복수의 중간 연산 단계들을 수행하는 것과 연관된 신호들(예를 들어, 전압 신호들)을 예시한다. 예를 들어, 타이밍도(285-2)는 R-입력 NAND 연산 또는 R-입력 AND 연산의 복수의 중간 연산 단계들에 대응하며, 타이밍도(285-3)는 R-입력 NOR 연산 또는 R-입력 OR 연산의 복수의 중간 연산 단계들에 대응한다. 예를 들어, AND 또는 NAND 연산을 수행하는 단계는, 도 2b에서 설명된 것과 같은 초기 연산 단계에 이어 도 2ca에 도시된 연산 단계를 1회 이상 수행하는 것을 포함할 수 있다. 유사하게, OR 또는 NOR 연산을 수행하는 단계는, 도 2b에서 설명된 것과 같은 초기 연산 단계에 이어 도 2cb에 도시된 연산 단계를 1회 이상 수행하는 것을 포함할 수 있다.
타이밍도들(285-2 및 285-3)에 도시된 바와 같이, 시간(t1)에서, 평균화가 비활성화되며(예를 들어, 평균화 신호(226)가 비활성화되며), 그 뒤 선택된 로우(예를 들어, 그것의 데이터 값이 센싱되고 제 2 입력, 제 3 입력 등으로서 사용될 메모리 셀에 대응하는 로우)가 활성화된다. 신호(204-1)는 선택된 로우(예를 들어, 로우(204-1))에 인가되는 전압 신호를 나타낸다. 로우 신호(204-1)가 선택된 셀에 대응하는 액세스 트랜지스터(예를 들어, 202)의 문턱 전압(Vt)에 도달할 때, 액세스 트랜지스터가 턴 온되며 선택된 메모리 셀에(예를 들어, 셀이 1T1C DRAM 셀인 경우 커패시터(203)에) 센싱 라인(D)을 결합하며, 이는 시간들(t2 및 t3) 사이에서 센싱 라인들(D 및 D_) 사이에 (예를 들어, 각기 신호들(205-1 및 205-2)에 의해 표시되는 바와 같은) 차동 전압 신호를 생성한다. 선택된 셀의 전압은 신호(203)에 의해 표현된다. 에너지의 보전에 기인하여, (예를 들어, 셀을 센싱 라인(D)에 결합함으로써) D와 D_ 사이에 차동 신호를 생성하는 것이 에너지를 소모하지 않으며, 이는 로우 신호(204)를 활성화하는 것/비활성화하는 것과 연관된 에너지가 로우에 결합된 복수의 메모리 셀들을 통해 상환될 수 있기 때문이다.
시간(t3)에서, D와 D_ 사이의 차동 신호를 증폭하는 센싱 증폭기(예를 들어, 206)가 활성화되며(예를 들어, 포지티브 제어 신호(231)(예를 들어, 도 3에 도시된 PSA(331))가 하이가 되며, 네거티브 제어 신호(228)(예를 들어, RNL_(328))는 로우가 된다), 이는 센싱 라인(D) 상에 논리 1에 대응하는 전압(예를 들어, VDD) 또는 논리 0에 대응하는 전압(예를 들어, 접지)(및 상보적인 센싱 라인(D_) 상의 다른 전압)을 야기하여, 그 결과 센싱된 데이터 값이 센싱 증폭기(206)의 1차 래치에 저장된다. 1차 에너지 소모가 센싱 라인(D)(205-1)을 평균화 전압(VDD/2)으로부터 레일 전압(VDD)으로 충전함에 있어 발생한다.
타이밍도들(285-2 및 285-3)에 도시된 바와 같이, (예를 들어, 선택된 셀이 센싱된 후) 시간(t4)에서, 특정 논리 연산에 의존하여 제어 신호들(211-1(Passd) 및 211-2(Passdb)) 중 하나만이 활성화된다(예를 들어, 패스 트랜지스터들(207-1 및 207-2) 중 오직 하나만이 인에이블된다). 예를 들어, 타이밍도(285-2)가 NAND 또는 AND 연산의 중간 단계에 대응하기 때문에, 제어 신호(211-1)가 시간(t4)에서 활성화되며 제어 신호(211-2)는 비활성화된 채로 남아 있는다. 반대로, 타이밍도(285-3)가 NOR 또는 OR 연산의 중간 단계에 대응하기 때문에, 제어 신호(211-2)가 시간(t4)에서 활성화되며 제어 신호(211-1)는 비활성화된 채로 남아 있는다. 도 2b에서 설명된 누산기 제어 신호들(212-1(Accumb) 및 212-2(Accum))이 초기 연산 단계 동안 활성화되었다는 것을 이상으로부터 상기하면, 이들은 중간 연산 단계(들) 동안 활성화된 채로 남아 있는다.
누산기가 이전에 활성화되었기 때문에, Passd(211-1)만을 활성화하는 것은 전압 신호(205-1)에 대응하는 데이터 값의 누산을 야기한다. 유사하게, Passdb(211-2)만을 활성화하는 것은 전압 신호(205-2)에 대응하는 데이터 값의 누산을 야기한다. 예를 들어, Passd(211-1)만이 활성화되는 예시적인 AND/NAND 연산(예를 들어, 타이밍도(285-2))에 있어, 선택된 메모리 셀(예를 들어, 이러한 예에서 로우1 메모리 셀)에 저장된 데이터 값이 논리 0인 경우, 그러면 2차 래치와 연관된 누산된 값은 2차 래치가 논리 0을 저장할 수 있도록 로우로 어써트(assert)된다. 로우1 메모리 셀에 저장된 데이터 값이 논리 0이 아닌 경우, 그러면 2차 래치는 그것의 저장된 로우0 데이터 값(예를 들어, 논리 1 또는 논리 0)을 유지한다. 이와 같이, 이러한 AND/NAND 연산 예에 있어, 2차 래치는 제로들(0들) 누산기로서 역할 한다. 유사하게, Passdb만이 활성화되는 예시적인 OR/NOR 연산(예를 들어, 타이밍도(285-3))에 있어, 선택된 메모리 셀(예를 들어, 이러한 예에서 로우1 메모리 셀)에 저장된 데이터 값이 논리 1인 경우, 그러면 2차 래치와 연관된 누산된 값은 2차 래치가 논리 1을 저장할 수 있도록 하이로 어써트된다. 로우1 메모리 셀에 저장된 데이터 값이 논리 1이 아닌 경우, 그러면 2차 래치는 그것의 저장된 로우0 데이터 값(예를 들어, 논리 1 또는 논리 0)을 유지한다. 이와 같이, 이러한 OR/NOR 연산 예에 있어, 2차 래치는 1들(1들) 누산기로서 유효하게 역할 하며, 이는 D_ 상의 전압 신호(205-2)가 누산기의 참(true) 데이터 값을 설정하고 있기 때문이다.
도 2ca 및 도 2cb에 도시된 바와 같은 중간 연산 단계의 결론에서, (예를 들어, AND/NAND를 위한) Passd 신호 또는 (예를 들어, OR/NOR를 위한) Passdb 신호는 (예를 들어, 시간(t5)에서) 비활성화되며, 선택된 로우가 (예를 들어, 시간(t6)에서) 비활성화되고, 센싱 증폭기가 (예를 들어, 시간(t7)에서) 비활성화되며, 평균화가 (시간(t8)에서) 발생한다. 도 2ca 또는 도 2cb에 예시된 것과 같은 중간 연산 단계는 복수의 추가적인 로우들로부터의 결과들을 누산하기 위하여 반복될 수 있다. 일 예로서, 타이밍도(285-2 또는 285-3)의 시퀀스는 로우 2 메모리 셀에 대한 후속 (예를 들어, 제 2) 시간, 로우 3 메모리 셀에 대한 후속 (예를 들어, 제 3) 시간, 등에 수행될 수 있다. 예를 들어, 10-입력 NOR 연산에 대하여, 도 2cb에 도시된 중간 단계는 10-입력 논리 연산의 9개의 입력들을 제공하기 위하여 9회 발생할 수 있으며, 이와 함께 10번째 입력은 (예를 들어, 도 2b에서 설명된 바와 같은) 초기 연산 단계 동안 결정된다.
도 2da 및 도 2db는 각기 본 개시의 복수의 실시예들에 따른 센싱 회로부를 사용하여 복수의 논리 연산들을 수행하는 것과 연관된 타이밍도들(285-4 및 285-5)을 예시한다. 타이밍도들(285-4 및 285-5)은 논리 연산(예를 들어, R-입력 논리 연산)의 마지막 연산 단계들을 수행하는 것과 연관된 신호들(예를 들어, 전압 신호들)을 예시한다. 예를 들어, 타이밍도(285-4)는 R-입력 NAND 연산 또는 R-입력 NOR 연산의 마지막 연산 단계에 대응하며, 타이밍도(285-5)는 R-입력 AND 연산 또는 R-입력 OR 연산의 마지막 연산 단계에 대응한다. 예를 들어, NAND 연산을 수행하는 것은 도 2ca과 관련하여 설명된 중간 연산 단계의 복수의 반복들 다음에 도 2da에 도시된 연산 단계를 수행하는 것을 포함할 수 있고, NOR 연산을 수행하는 것은 도 2cb와 관련하여 설명된 중간 연산 단계의 복수의 반복들 다음에 도 2da에 도시된 연산 단계를 수행하는 것을 포함할 수 있으며, AND 연산을 수행하는 것은 도 2ca과 관련하여 설명된 중간 연산 단계의 복수의 반복들 다음에 도 2db에 도시된 연산 단계를 수행하는 것을 포함할 수 있으며, OR 연산을 수행하는 것은 도 2cb와 관련하여 설명된 중간 연산 단계의 복수의 반복들 다음에 도 2db에 도시된 연산 단계를 수행하는 것을 포함할 수 있다. 이하에 도시된 표 1은 본원에서 설명되는 복수의 실시예들에 따라 복수의 R-입력 논리 연산들을 수행하는 것과 연관된 연산 단계들의 시퀀스에 대응하는 도면들을 나타낸다.
연산 도 2b 도 2ca 도 2cb 도 2da 도 2db
AND 제 1 단계 R-1 반복들 마지막 단계
NAND 제 1 단계 R-1 반복들 마지막 단계
OR 제 1 단계 R-1 반복들 마지막 단계
NOR 제 1 단계 R-1 반복들 마지막 단계
도면들(2da 및 2db)의 마지막 연산 단계들은 어레이(예를 들어, 어레이(230))의 로우에 R-입력 논리 연산의 결과를 저장하는 것과 연관되어 설명된다. 그러나, 이상에서 설명된 바와 같이, 복수의 실시예들에 있어, 그 결과는 어레이에 다시 저장되는 것이 아니라 어레이 외의 적절한 위치에(예를 들어, I/O 라인들을 통해, 제어기 및/또는 호스트 프로세서와 연관된 외부 레지스터에, 상이한 메모리 디바이스의 메모리 어레이 등에) 저장될 수 있다.
타이밍도들(285-4 및 285-5)에 도시된 바와 같이, 시간(t1)에서, 센싱 라인들(D 및 D_)이 플로팅(floating)할 수 있도록 평균화가 디세이블된다(예를 들어, 평균화 신호(226)가 비활성화된다). 시간(t2)에서, InvD 신호(213) 또는 Passd 및 Passdb 신호들(211) 중 하나가 어떠한 논리 연산이 수행되는지에 의존하여 활성화된다. 이러한 예에 있어, InvD 신호(213)는 NAND 또는 NOR 연산을 위해 활성화되며(도 2da을 참조), Passd 및 Passdb 신호들(211)은 AND 또는 OR 연산을 위해 활성화된다(도 2db 참조).
시간(t2)에서 (예를 들어, NAND 또는 NOR 연산과 관련하여) InvD 신호(213)를 활성화하는 것은 트랜지스터들(214-1/214-2)을 인에이블하며, 센싱 라인(D) 또는 센싱 라인(D_) 중 하나가 로우로 풀링됨에 따라 2차 래치에 저장된 데이터 값의 인버팅을 야기한다. 이와 같이, 신호(213)를 활성화하는 것이 누산된 출력을 인버팅한다. 따라서, NAND 연산에 대하여, 이전의 연산 단계(예를 들어, 초기 연산 단계 및 하나 이상의 중간 연산 단계들)에서 센싱된 메모리 셀들 중 임의의 메모리 셀이 논리 0을 저장했던 경우(예를 들어, NAND 연산의 R-입력들 중 임의의 것이 논리 0이었던 경우), 그러면 센싱 라인(D_)은 논리 0에 대응하는 전압(예를 들어, 접지 전압)을 전달할 것이며, 센싱 라인(D)은 논리 1에 대응하는 전압(예를 들어, VDD와 같은 공급 전압)을 전달할 것이다. 이러한 NAND 예에 대하여, 이전의 연산 단계들에서 센싱된 메모리 셀들 모두가 논리 1을 저장했던 경우(예를 들어, NAND 연산의 R-입력들 전부가 논리 1이었던 경우), 그러면 센싱 라인(D_)은 논리 1에 대응하는 전압을 전달할 것이며, 센싱 라인(D)은 논리 0에 대응하는 전압을 전달할 것이다. 그러면, 시간(t3)에서, 센싱 증폭기(206)의 1차 래치가 활성화되며(예를 들어, 센싱 증폭기가 파이어링되며), 이는 D 및 D_를 적절한 레일들로 드라이브하고, 이제 센싱 라인(D)은 이전의 연산 단계들 동안 센싱된 메모리 셀들로부터 결정된 바와 같은 개별적인 입력 데이터 값들의 NAND 연산된 결과를 전달한다. 이와 같이, 센싱 라인(D)은 입력 데이터 값들 중 임의의 값이 논리 0인 경우 VDD에 있을 것이며, 센싱 라인(D)은 입력 데이터 값들 전부가 논리 1인 경우 접지에 있을 것이다.
NOR 연산에 대하여, 이전의 연산 단계(예를 들어, 초기 연산 단계 및 하나 이상의 중간 연산 단계들)에서 센싱된 메모리 셀들 중 임의의 메모리 셀이 논리 1을 저장했던 경우(예를 들어, NOR 연산의 R-입력들 중 임의의 것이 논리 1이었던 경우), 그러면 센싱 라인(D_)은 논리 1에 대응하는 전압(예를 들어, VDD)을 전달할 것이며, 센싱 라인(D)은 논리 0에 대응하는 전압(예를 들어, 접지)을 전달할 것이다. 이러한 NOR 예에 대하여, 이전의 연산 단계들에서 센싱된 메모리 셀들 모두가 논리 0을 저장했던 경우(예를 들어, NOR 연산의 R-입력들 전부가 논리 0이었던 경우), 그러면 센싱 라인(D_)은 논리 0에 대응하는 전압을 전달할 것이며, 센싱 라인(D)은 논리 1에 대응하는 전압을 전달할 것이다. 그러면, 시간(t3)에서, 센싱 증폭기(206)의 1차 래치가 활성화되며, 이제 센싱 라인(D)은 이전의 연산 단계들 동안 센싱된 메모리 셀들로부터 결정된 바와 같은 개별적인 입력 데이터 값들의 NOR 연산된 결과를 함유한다. 이와 같이, 센싱 라인(D)은 입력 데이터 값들 중 임의의 값이 논리 1인 경우 접지에 있을 것이며, 센싱 라인(D)은 입력 데이터 값들 전부가 논리 0인 경우 VDD에 있을 것이다.
도 2db를 참조하면, (예를 들어, AND 또는 OR 연산과 관련하여) Passd 및 Passdb 신호들(211)을 활성화하는 것은 컴퓨팅 컴포넌트(231)의 2차 래치에 저장된 누산된 출력을 센싱 증폭기(206)의 1차 래치로 전송한다. 예를 들어, AND 연산에 대하여, 이전의 연산 단계(예를 들어, 도 2b의 제 1 연산 단계 및 도 2ca의 중간 연산 단계의 하나 이상의 반복들)에서 센싱된 메모리 셀들 중 임의의 메모리 셀이 논리 0을 저장했던 경우(예를 들어, AND 연산의 R-입력들 중 임의의 것이 논리 0이었던 경우), 그러면 센싱 라인(D_)은 논리 1에 대응하는 전압(예를 들어, VDD)을 전달할 것이며, 센싱 라인(D)은 논리 0에 대응하는 전압(예를 들어, 접지)을 전달할 것이다. 이러한 AND 예에 대하여, 이전의 연산 단계들에서 센싱된 메모리 셀들 모두가 논리 1을 저장했던 경우(예를 들어, AND 연산의 R-입력들 전부가 논리 1이었던 경우), 그러면 센싱 라인(D_)은 논리 0에 대응하는 전압을 전달할 것이며, 센싱 라인(D)은 논리 1에 대응하는 전압을 전달할 것이다. 그러면, 시간(t3)에서, 센싱 증폭기(206)의 1차 래치가 활성화되며, 이제 센싱 라인(D)은 이전의 연산 단계들 동안 센싱된 메모리 셀들로부터 결정된 바와 같은 개별적인 입력 데이터 값들의 AND 연산된 결과를 전달한다. 이와 같이, 센싱 라인(D)은 입력 데이터 값들 중 임의의 값이 논리 0인 경우 접지에 있을 것이며, 센싱 라인(D)은 입력 데이터 값들 전부가 논리 1인 경우 VDD에 있을 것이다.
OR 연산에 대하여, 이전의 연산 단계(예를 들어, 도 2b의 제 1 연산 단계 및 도 2cb에 도시된 중간 연산 단계의 하나 이상의 반복들)에서 센싱된 메모리 셀들 중 임의의 메모리 셀이 논리 1을 저장했던 경우(예를 들어, OR 연산의 R-입력들 중 임의의 것이 논리 1이었던 경우), 그러면 센싱 라인(D_)은 논리 0에 대응하는 전압(예를 들어, 접지)을 전달할 것이며, 센싱 라인(D)은 논리 1에 대응하는 전압(예를 들어, VDD)을 전달할 것이다. 이러한 OR 예에 대하여, 이전의 연산 단계들에서 센싱된 메모리 셀들 모두가 논리 0을 저장했던 경우(예를 들어, OR 연산의 R-입력들 전부가 논리 0이었던 경우), 그러면 센싱 라인(D)은 논리 0에 대응하는 전압을 전달할 것이며, 센싱 라인(D_)은 논리 1에 대응하는 전압을 전달할 것이다. 그러면, 시간(t3)에서, 센싱 증폭기(206)의 1차 래치가 활성화되며, 이제 센싱 라인(D)은 이전의 연산 단계들 동안 센싱된 메모리 셀들로부터 결정된 바와 같은 개별적인 입력 데이터 값들의 OR 연산된 결과를 전달한다. 이와 같이, 센싱 라인(D)은 입력 데이터 값들 중 임의의 값이 논리 1인 경우 VDD에 있을 것이며, 센싱 라인(D)은 입력 데이터 값들 전부가 논리 0인 경우 접지에 있을 것이다.
그런 다음 R-입력 AND, OR, NAND, 및 NOR 연산들의 결과는 다시 어레이(230)의 메모리 셀에 저장될 수 있다. 도 2da 및 도 2db에 도시된 예들에 있어, R-입력 논리 연산의 결과는 로우R(예를 들어, 204-R)에 결합된 메모리 셀에 저장된다. 논리 연산의 결과를 로우R 메모리 셀에 저장하는 것은 단순하게 로우R을 활성화함으로써 로우R 액세스 트랜지스터(202)를 인에이블하는 것을 수반한다. 로우R 메모리 셀의 커패시터(203)는 센싱 라인(D) 상의 데이터 값(예를 들어, 논리 1 또는 논리 0)에 대응하는 전압으로 드라이브될 것이며, 이는 본질적으로 이전에 로우R 메모리 셀에 저장되었던 어떠한 데이터 값이든지 덮어쓴다. 로우R 메모리 셀이 논리 연산에 대한 입력으로서 사용된 데이터 값을 저장한 동일한 메모리 셀일 수 있다는 것을 주목해야만 한다. 예를 들어, 논리 연산의 결과는 다시 로우0 메모리 셀 또는 로우1 메모리 셀에 저장될 수 있다.
타이밍도들(285-4 및 285-5)은, 시간(t3)에서, 센싱 증폭기(206)를 활성화하기 위하여 포지티브 제어 신호(231) 및 네거티브 제어 신호(228)가 비활성화되는 것(예를 들어, 신호(231)가 하이가 되고, 신호(228)가 로우가 되는 것)을 예시한다. 시간(t4)에서, 시간(t2)에서 활성화되었던 개별적인 신호(예를 들어, 213 또는 211)가 비활성화된다. 실시예들이 이러한 예로 한정되지 않는다. 예를 들어, 복수의 실시예들에 있어, 센싱 증폭기(206)는 시간(t4) 다음에(예를 들어, 신호(213) 또는 신호(211)가 비활성화된 이후에) 활성화될 수 있다.
도 2da 및 도 2db에 도시된 바와 같이, 시간(t5)에서, 로우R(204-R)이 활성화되며, 이는 선택된 셀의 커패시터(203)를 누산기에 저장된 논리 값에 대응하는 전압으로 드라이브한다. 시간(t6)에서 로우 R이 비활성화되며, 시간(t7)에서 센싱 증폭기(206)가 비활성화되고(예를 들어, 신호들(228 및 231)이 비활성화되고), 시간(t8)에서 평균화가 발생한다(예를 들어, 신호(226)가 활성화되며, 상보적인 센싱 라인들(205-1/205-2) 상의 전압들이 평균화 전압이 된다).
복수의 실시예들에 있어, 도 2a에서 설명된 것과 같은 센싱 회로부(예를 들어, 메모리 셀들과 함께 피치 상에 형성된 회로부)는 다수의 논리 연산들의 병렬 수행을 가능하게 할 수 있다. 예를 들어, 16K개의 컬럼들을 갖는 어레이에 있어, 버스를 통해 어레이 및 센싱 회로부로부터 데이터를 전송하지 않으면서 및/또는 I/O 라인들을 통해 어레이 및 센싱 회로부로부터 데이터를 전송하지 않으면서, 16K개의 논리 연산들이 병렬로 수행될 수 있다.
또한, 당업자는, R-입력 논리 연산들(예를 들어, NAND, AND, NOR, OR, 등)을 수행하기 위한 능력이, 다른 1차 수학 기능들 및/또는 패턴 비교 기능들 중에서도 특히 덧셈, 뺄셈, 및 곱셈과 같은 더 복잡한 컴퓨팅 기능들의 수행을 가능하게 할 수 있다는 것을 인식할 것이다. 예를 들어, 일련의 NAND 연산들은 전가산기(full adder) 기능을 수행하기 위하여 결합될 수 있다. 일 예로서, 전가산기가 캐리 인(carry in) 및 캐리 아웃(carry out)과 함께 2개의 데이터 값들을 더하기 위하여 12개의 NAND 게이트들을 필요로 하는 경우, 2개의 32 비트 숫자들을 더하기 위하여 총 384개(12 x 32개)의 NAND 연산들이 수행될 수 있다. 본 개시의 실시예들은 또한 비-불일 수 있는 논리 연산들(예를 들어, 복사, 비교, 등)을 수행하기 위하여 사용될 수 있다.
추가적으로, 복수의 실시예들에 있어, 수행되는 논리 연산에 대한 입력들은 센싱 회로부(예를 들어, 150)가 결합된 메모리 어레이에 저장된 데이터 값들이 아닐 수 있다. 예를 들어, 논리 연산에 대한 복수의 입력들은 어레이(예를 들어, 230)의 로우를 활성화시키지 않고 센싱 증폭기(예를 들어, 206)에 의해 센싱될 수 있다. 일 예로서, 복수의 입력들은 센싱 증폭기에 결합된 I/O 라인들(예를 들어, 도 3에 도시된 I/O 라인들(334-1 및 334-2))을 통해 센싱 증폭기(206)에 의해 수신될 수 있다. 이러한 입력들은, 예를 들어, 호스트 프로세서(예를 들어, 호스트(110)) 및/또는 외부 제어기로부터와 같이 어레이(230) 외부의 소스로부터 (예를 들어, 적절한 I/O 라인들을 통해) 센싱 증폭기(206)에 제공될 수 있다. 다른 예로서, 논리 연산을 수행하는 것과 관련하여, 특정 센싱 증폭기(예를 들어, 206) 및 그 대응하는 컴퓨팅 컴포넌트(예를 들어, 231)에 대한 입력들은 상이한 센싱 증폭기/컴퓨팅 컴포넌트 쌍으로부터 수신될 수 있다. 예를 들어, 셀들의 제 1 컬럼에 결합된 제 1 누산기에 저장된 데이터 값(예를 들어, 논리 결과)은, 제 1 컬럼과 동일한 어레이에 위치될 수 있거나 이에 위치될 수 없는, 셀들의 상이한 컬럼과 연관된 상이한(예를 들어, 이웃) 센싱 증폭기/컴퓨팅 컴포넌트 쌍으로 전송될 수 있다.
본 개시의 실시예들은 도 2a에 예시된 특정 센싱 회로부 구성에 한정되지 않는다. 예를 들어, 상이한 컴퓨팅 컴포넌트 회로부가 본원에서 설명된 복수의 실시예들에 따라 논리 연산들을 수행하기 위해 사용될 수 있다. 도 2a에 예시되지 않았지만, 복수의 실시예들에 있어, 제어 회로부는 어레이(230), 센싱 증폭기(206), 및/또는 컴퓨팅 컴포넌트(231)에 결합될 수 있다. 이러한 제어 회로부는 어레이 및 센싱 회로부와 동일한 칩 상에 및/또는 예를 들어 외부 프로세서와 같은 외부 프로세싱 자원 상에 구현될 수 있으며, 본원에서 설명된 바와 같은 논리 연산들을 수행하기 위하여 어레이 및 센싱 회로부에 대응하는 다양한 신호들의 인에이블링/디세이블링을 제어할 수 있다.
도 2a, 도 2b, 도 2ca, 도 2cb, 도 2da, 및 도 2db와 관련하여 설명된 예시적인 논리 연산 단계들은 데이터 값(예를 들어, 메모리 셀로부터 센싱된 데이터 값 및/또는 센싱 라인의 전압 또는 전류에 대응하는 데이터 값)을 누산하는 것을 수반한다. 에너지의 보존에 기인하여, 논리 연산 단계를 수행하는데 소모되는 에너지는 대략, (도 2b, 도 2ca, 도 2cb, 도 2da, 및 도 2db에서 도시된 바와 같이 시간(t3)에서) 센싱 증폭기가 활성화되는 때를 개시하는 VDD/2로부터 VDD로의 센싱 라인(D 또는 D_)의 커패시턴스의 충전 동안 소모되는 에너지와 동일하다. 이와 같이, 논리 연산을 수행하는 것은 대략 센싱 라인(예를 들어, 디지트 라인)을 VDD/2로부터 VDD로 충전하기 위해 사용되는 에너지를 소모한다. 이와 대조적으로, 다양한 이전의 프로세싱 접근방식들은 보통, 적어도 센싱 라인을 레일로부터 레일로(예를 들어, 접지로부터 VDD로) 충전하기 위해 사용되는 양의 에너지를 소모하며, 이는 본원에서 설명되는 실시예들에 비하여 2배 또는 그 이상의 에너지일 수 있다.
도 3은 본 개시의 복수의 실시예들에 따른 센싱 회로부의 일 부분의 개략적인 도면을 예시한다. 이러한 예에 있어, 센싱 회로부의 일 부분은 센싱 증폭기(306)를 포함한다. 복수의 실시예들에 있어, 하나의 센싱 증폭기(306)(예를 들어, "센싱 증폭기")가 어레이(예를 들어, 어레이(130)) 내의 메모리 셀들의 각각의 컬럼에 대해 제공된다. 센싱 증폭기(306)는, 예를 들어, DRAM 어레이의 센싱 증폭기일 수 있다. 이러한 예에 있어, 센싱 증폭기(306)는 상보적인 센싱 라인들(305-1("D") 및 305-2("D_"))의 쌍에 결합된다. 이와 같이, 센싱 증폭기(306)는 센싱 라인들(D 및 D_)을 통해 개별적인 컬럼 내의 메모리 셀들의 전부에 결합된다.
센싱 증폭기(306)는, 각기 네거티브 제어 신호(328(RNL_))에 결합된 그들의 개별적인 소스들 및 센싱 라인들(D 및 D_)에 결합된 그들의 드레인들을 갖는 교차 결합형 n-채널 트랜지스터들(예를 들어, NMOS 트랜지스터들)(327-1 및 327-2)의 쌍을 포함한다. 센싱 증폭기(306)는 또한, 각기 포지티브 제어 신호(331(PSA))에 결합된 그들의 개별적인 소스들 및 센싱 라인들(D 및 D_)에 결합된 그들의 드레인들을 갖는 교차 결합형 p-채널 트랜지스터들(예를 들어, PMOS 트랜지스터들)(329-1 및 329-2)의 쌍을 포함한다.
센싱 증폭기(306)는 각기 센싱 라인들(D 및 D_)에 결합된 분리 트랜지스터들(321-1 및 321-2)의 쌍을 포함한다. 분리 트랜지스터들(321-1 및 321-2)은, 활성화될 때 센싱 증폭기(306)를 메모리 셀들의 컬럼에 연결하도록 트랜지스터들(321-1 및 321-2)을 인에이블(예를 들어, 턴 온)하는 제어 신호(322(ISO))에 결합된다. 도 3에 예시되지 않았지만, 센싱 증폭기(306)는 제 1 및 제 2 메모리 어레이에 결합될 수 있으며, ISO가 비활성화될 때, 센싱 증폭기(306)가 제 2 어레이에 결합될 때 센싱 증폭기(306)가 제 1 어레이로부터 분리되도록 비활성화되며, 및 이의 역이 성립하도록, 상보적인 제어 신호(예를 들어, ISO_)에 결합된 분리 트랜지스터들의 다른 쌍을 포함할 수 있다.
센싱 증폭기(306)는 또한 센싱 라인들(D 및 D_)을 평균화하도록 구성된 회로부를 포함한다. 이러한 예에 있어, 평균화 회로부는, VDD/2와 동일할 수 있는 평균화 전압(325)(dvc2)에 결합된 제 1 소스/드레인 영역을 갖는 트랜지스터(324)를 포함하며, 여기에서 VDD는 어레이와 연관된 공급 전압이다. 트랜지스터(324)의 제 2 소스/드레인 영역은 트랜지스터들(323-1 및 323-2)의 쌍의 공통 제 1 소스/드레인 영역에 결합된다. 트랜지스터들(323-1 및 323-2)의 제 2 소스 드레인 영역들은 각기 센싱 라인들(D 및 D_)에 결합된다. 트랜지스터들(324, 323-1, 및 323-2)의 게이트들은 제어 신호(326(EQ))에 결합된다. 이와 같이, EQ를 활성화하는 것이 트랜지스터들(324, 323-1, 및 323-2)을 인에이블하며, 이는 센싱 라인들(D 및 D_)이 평균화 전압(dvc2)으로 평균화되도록 센싱 라인(D)을 센싱 라인(D_)에 유효하게 단락시킨다.
센싱 증폭기(306)는 또한 그것들의 게이트들이 신호(333(COLDEC))에 결합된 트랜지스터들(332-1 및 332-2)을 포함한다. 신호(333)는 컬럼 디코딩 신호 또는 컬럼 선택 신호로서 지칭될 수 있다. 센싱 라인들(D 및 D_)은, (예를 들어, 판독 동작과 연관된 센싱 라인 액세스와 같은 동작을 수행하기 위하여) 신호(333)를 인에이블하는 것에 응답하여 개별적인 로컬 I/O 라인들(334-1(IO)) 및 334-2(IO_))에 연결된다. 이와 같이, 신호(333)는 I/O 라인들(334-1 및 334-2) 상에서 어레이의 밖으로 액세스되는 메모리 셀의 상태(예를 들어, 논리 0 또는 논리 1과 같은 논리 데이터 값)에 대응하는 신호를 전송하도록 활성화될 수 있다.
동작 시, 메모리 셀이 센싱(예를 들어, 판독)될 때, 센싱 라인들(D, D_) 중 하나 상의 전압이 센싱 라인들(D, D_) 중 다른 하나 상의 전압보다 약간 더 클 것이다. 그런 다음, 센싱 증폭기(306)를 활성화하기 위하여 PSA 신호가 하이로 드라이브되며 RNL_ 신호는 로우로 드라이브된다. 더 낮은 전압을 갖는 센싱 라인(D, D_)은, PMOS 트랜지스터(329-1, 329-2) 중 하나를 PMOS 트랜지스터(329-1, 329-2) 중 다른 것보다 더 큰 정도까지 턴 온할 것이며, 그럼으로써 더 높은 전압을 갖는 센싱 라인(D, D_)을 다른 센싱 라인(D, D_)보다 더 큰 정도까지 높게 드라이브하는 것이 하이로 드라이브된다. 유사하게, 더 높은 전압을 갖는 센싱 라인(D, D_)은, NMOS 트랜지스터(327-1, 327-2) 중 하나를 NMOS 트랜지스터(327-1, 327-2) 중 다른 것보다 더 큰 정도까지 턴 온할 것이며, 그럼으로써 더 낮은 전압을 갖는 센싱 라인(D, D_)을 다른 센싱 라인(D, D_)보다 더 큰 정도까지 낮게 드라이브하는 것이 로우로 드라이브된다. 결과적으로, 짧은 지연 후, 약간 더 큰 전압을 갖는 센싱 라인(D, D_)은 (공급 전압(VDD)일 수 있는) PSA 신호의 전압까지 드라이브되며, 다른 센싱 라인(D, D_)은 (접지 전위와 같은 기준 전위일 수 있는) RNL_ 신호의 전압까지 드라이브된다. 따라서, 교차 결합형 NMOS 트랜지스터들(327-1, 327-2) 및 PMOS 트랜지스터들(329-1, 329-2)은 센싱 증폭기 쌍으로서 역할 하며, 이는 센싱 라인들(D 및 D_) 상의 차동 전압을 증폭하고 선택된 메모리 셀로부터 센싱된 데이터 값을 래칭하도록 역할 한다. 본원에서 사용되는 바와 같은, 센싱 증폭기(306)의 교차 결합형 래치는 1차 래치로서 지칭될 수 있다. 이와 대조적으로, 도 2a와 관련하여 설명된 바와 같이, 컴퓨팅 컴포넌트(예를 들어, 도 2a에 도시된 컴퓨팅 컴포넌트(231))와 연관된 교차 결합형 래치는 2차 래치로서 지칭될 수 있다.
결론
본 개시는 센싱 회로부를 사용하여 논리 연산들을 수행하는 것에 관한 장치들 및 방법들을 포함한다. 예시적인 장치는 메모리 셀들의 어레이 및, 어레이의 센싱 라인에 결합된 1차 래치를 포함하는 센싱 회로부를 포함한다. 센싱 회로부는, 센싱 라인에 결합된 메모리 셀을 센싱함으로써 논리 연산의 제 1 연산 단계를 수행하고, 센싱 라인에 결합된 복수의 상이한 메모리 셀들 각각을 센싱함으로써 논리 연산의 복수의 중간 연산 단계들을 수행하며, 센싱 라인 어드레스 액세스를 수행하지 않으면서 1차 래치에 결합된 2차 래치에 제 1 연산 단계 및 복수의 중간 연산 단계들의 결과를 누산하도록 구성될 수 있다.
구체적인 실시예들이 여기서 예시 및 설명되었으나, 당업자는 동일 결과의 실현을 위해 연산된 배열이 도시되는 구체적 실시예를 대체할 수 있음을 이해할 것이다. 본 개시내용은 본 발명의 하나 이상의 실시예의 각색 또는 변형을 커버하기 위한 것이다. 상기 기술은 설명적인 방식으로 이루어지지 제한적인 것으로 이루어진 것이 아니라는 것을 이해해야 한다. 상기의 실시예 및 본 명세서에 특정하게 기재되어 있지 않은 그 밖의 다른 실시예의 조합이 상기의 기재를 읽은 해당 분야의 통상의 기술자에게 자명할 것이다. 본 발명의 하나 이상의 실시예의 범위는 상기의 구조 및 방법이 사용되는 그 밖의 다른 적용예를 포함한다. 따라서 본 발명의 하나 이상의 실시예의 범위는 이러한 청구항의 전체 범위의 균등물과 함께 이하의 특허청구범위를 참조하여 결정되어야 한다.
상기 상세한 설명에서, 동일한 특징은 본 개시물을 간소화할 목적으로 단일 실시예로 함께 그룹지어진다. 발명의 방법은 본 발명의 개시되는 실시예들이 각각의 청구항에서 명확하게 언급되는 특징부들보다 많은 특징부들을 이용해야만하는 의도를 반영하는 것으로 해석되어서는 안된다. 그 보다는, 이하의 청구항이 반영하는 바와 같이, 창의적인 주제는 단일 개시된 실시예의 모든 특징보다 적은 곳에 있다. 그러므로, 여기서, 이하의 청구항은 그 자체의 별개의 실시예로서, 각 청구항과 함께, 상세한 설명에 포함된다.

Claims (38)

  1. 장치로서:
    메모리 셀들의 어레이; 및
    상기 어레이의 센싱 라인에 결합된 1차 래치를 포함하는 센싱 회로부로서, 상기 센싱 회로부는:
    상기 센싱 라인에 결합된 메모리 셀을 센싱함으로써 논리 연산의 제 1 연산 단계를 수행하고;
    상기 센싱 라인에 결합된 개별적인 복수의 상이한 메모리 셀들을 센싱함으로써 상기 논리 연산의 복수의 중간 연산 단계들을 수행하며; 및
    센싱 라인 어드레스 액세스를 수행하지 않고, 상기 1차 래치에 결합된 2차 래치에 상기 제 1 연산 단계 및 상기 복수의 중간 연산 단계들의 결과를 누산하도록 구성된, 상기 센싱회로부를 포함하는, 장치.
  2. 청구항 1에 있어서,
    상기 2차 래치 내의 상기 누산된 결과는 상기 논리 연산의 결과이며, 상기 센싱 회로부는 상기 센싱 회로부에 결합된 입력/출력(I/O) 라인을 인에이블하지 않고 상기 논리 연산의 상기 결과를 상기 어레이에 저장하도록 더 구성되는, 장치.
  3. 청구항 2에 있어서,
    상기 논리 연산은:
    AND 연산; 및
    OR 연산 중 적어도 하나인, 장치.
  4. 청구항 1에 있어서,
    상기 2차 래치 내의 상기 누산된 결과는 상기 논리 연산의 결과의 역(inverse)이며, 상기 센싱 회로부는 상기 센싱 회로부에 결합된 입력/출력(I/O) 라인을 인에이블하지 않고 상기 논리 연산의 상기 결과를 상기 어레이에 저장하도록 더 구성되는, 장치.
  5. 청구항 4에 있어서,
    상기 논리 연산은:
    NAND 연산; 및
    NOR 연산 중 적어도 하나인, 장치.
  6. 청구항 1에 있어서,
    상기 2차 래치는 상기 메모리 셀들과 함께 피치(pitch) 상에 형성된 트랜지스터들의 제 1 쌍 및 트랜지스터들의 제 2 쌍을 포함하는, 장치.
  7. 청구항 1에 있어서,
    상기 센싱 회로부는:
    상기 1차 래치를 포함하는 센싱 증폭기; 및
    컴퓨팅 컴포넌트로서:
    상기 제 2 래치;
    상기 제 2 래치에 결합된 제 1 패스(pass) 트랜지스터; 및
    상기 제 1 패스 트랜지스터 및 상기 센싱 라인에 결합된 제 1 인버팅 트랜지스터를 포함하는, 상기 컴퓨팅 컴포넌트를 포함하는, 장치.
  8. 청구항 7에 있어서,
    상기 센싱 라인은 상기 제 1 래치에 결합된 상보적인 센싱 라인들의 한 쌍의 제 1 센싱 라인을 포함하며,
    상기 컴퓨팅 컴포넌트는:
    상기 제 2 래치에 결합된 제 2 패스 트랜지스터; 및
    상보적인 센싱 라인들의 상기 쌍의 제 2 센싱 라인 및 상기 제 2 패스 트랜지스터에 결합된 제 2 인버팅 트랜지스터를 더 포함하는, 장치.
  9. 청구항 8에 있어서,
    상기 2차 래치는 n-채널 트랜지스터들의 한 쌍 및 p-채널 트랜지스터들의 한 쌍을 포함하며,
    n-채널 트랜지스터들의 상기 쌍의 제 1 n-채널 트랜지스터의 게이트 및 p-채널 트랜지스터들의 상기 쌍의 제 1 p-채널 트랜지스터의 게이트는 상기 제 1 인버팅 트랜지스터의 게이트에 결합되고; 및
    n-채널 트랜지스터들의 상기 쌍의 제 2 n-채널 트랜지스터의 게이트 및 p-채널 트랜지스터들의 상기 쌍의 제 2 p-채널 트랜지스터의 게이트는 상기 제 2 인버팅 트랜지스터의 게이트에 결합되는, 장치.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    상기 센싱 회로부는, 상기 센싱 라인을 접지 전압으로부터 상기 어레이에 대응하는 공급 전압까지 충전하는데 요구되는 에너지의 양보다 더 적은 양의 에너지를 사용하여 상기 논리 연산의 결과를 저장하도록 구성되는, 장치.
  11. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    메모리 셀들의 상기 어레이는 1 트랜지스터 1 커패시터(1T1C) 메모리 셀들을 포함하는, 장치.
  12. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    상기 메모리 셀 및 상기 개별적인 복수의 상이한 메모리 셀들은 각기 상기 어레이의 상이한 액세스 라인에 결합되는, 장치.
  13. 청구항 12에 있어서,
    상기 메모리 셀 및 상기 개별적인 복수의 상이한 메모리 셀들 중 적어도 하나는 파괴성 판독 메모리 셀들인, 장치.
  14. 논리 연산을 수행하기 위한 방법으로서:
    센싱 라인에 결합된 센싱 증폭기를 통해, 메모리 셀에 저장된 데이터 값을 센싱하는 단계로서, 상기 데이터 값은 상기 논리 연산의 제 1 입력으로서 역할 하는, 단계;
    상기 센싱 라인에 결합된 제 1 패스 트랜지스터 및 상보적인 센싱 라인에 결합된 제 2 패스 트랜지스터를 인에이블하는 것을 통해 상기 결정된 데이터 값을 상기 센싱 증폭기에 결합된 컴퓨팅 컴포넌트 내로 전송하는 단계;
    상기 센싱 증폭기를 통해, 상기 센싱 라인에 결합된 복수의 상이한 메모리 셀들에 저장된 복수의 데이터 값들을 센싱하는 단계로서, 상기 복수의 데이터 값들은 상기 논리 연산의 개별적인 복수의 추가적인 입력들로서 역할 하는, 단계;
    센싱 라인 어드레스 액세스를 수행하지 않고 상기 컴퓨팅 컴포넌트를 사용하여 상기 논리 연산의 결과를 결정하는 단계를 포함하는, 방법.
  15. 청구항 14에 있어서,
    상기 복수의 상이한 메모리 셀들에 저장된 상기 복수의 데이터 값들의 센싱 동안 상기 래치를 활성화된 상태로 유지하는 단계를 더 포함하는, 방법.
  16. 청구항 14에 있어서,
    상기 논리 연산의 상기 결과를 결정하는 단계는, 상기 메모리 셀에 저장된 상기 데이터 값 및 상기 복수의 상이한 메모리 셀들에 저장된 상기 복수의 데이터 값들에 대한 누산 기능을 수행하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서,
    상기 복수의 상이한 메모리 셀들에 저장된 상기 복수의 데이터 값들에 대한 상기 누산 기능을 수행하는 단계는, 상기 제 1 패스 트랜지스터 또는 상기 제 2 패스 트랜지스터 중 하나만을 인에이블하는 단계를 포함하는, 방법.
  18. 청구항 17에 있어서,
    수행되는 특정 논리 연산에 기초하여 상기 제 1 패스 트랜지스터 및 상기 제 2 패스 트랜지스터 중 하나만을 인에이블하는 단계를 더 포함하는, 방법.
  19. 청구항 18에 있어서,
    상기 논리 연산은: OR 연산, NOR 연산, AND 연산, 및 NAND 연산을 포함하는 그룹으로부터 선택된 논리 연산인, 방법.
  20. 청구항 14 내지 청구항 19 중 어느 한 항에 있어서,
    상기 센싱 증폭기에 결합된 입력/출력 라인을 활성화하지 않고 상기 논리 연산의 상기 결과를 메모리 셀들의 어레이에 저장하는 단계를 더 포함하는, 방법.
  21. 장치로서:
    메모리 셀들의 어레이; 및
    상기 어레이에 결합된 센싱 회로부로서:
    상기 어레이의 제 1 액세스 라인에 결합된 제 1 복수의 메모리 셀들에 저장된 데이터 값들을 결정하되, 상기 제 1 복수의 메모리 셀들의 각각은 복수의 센싱 라인들의 개별적인 센싱 라인에 결합되는, 상기 제 1 복수의 메모리 셀들에 저장된 데이터 값들을 결정하며;
    복수의 제 1 입력들로서 상기 제 1 복수의 메모리 셀들에 저장된 상기 데이터 값들 및 복수의 제 2 입력들로서 상기 어레이의 제 2 액세스 라인에 결합된 제 2 복수의 메모리 셀들에 저장된 데이터 값들을 사용하여, 논리 연산들을 병렬로 수행하되, 상기 제 2 복수의 메모리 셀들의 각각은 상기 복수의 센싱 라인들의 개별적인 센싱 라인에 결합되는, 상기 논리 연산들을 병렬로 수행하도록 구성되는, 상기 센싱 회로부를 포함하며,
    상기 논리 연산들은 상기 어레이의 입력/출력 라인을 통해 데이터를 전송하지 않고 병렬로 수행되는, 장치.
  22. 청구항 21에 있어서,
    상기 센싱 회로부는 상기 어레이의 상기 입력/출력 라인을 활성화하지 않고 상기 논리 연산들의 결과들을 상기 어레이에 저장하도록 더 구성되는, 장치.
  23. 청구항 21에 있어서,
    상기 센싱 회로부는 각각이 상기 복수의 센싱 라인 중 개별적인 하나에 결합된 복수의 센싱 증폭기들을 포함하며, 상기 복수의 센싱 증폭기들의 각각은 개별적인 복수의 컴퓨팅 컴포넌트들 중 하나의 컴퓨팅 컴포넌트에 결합되고, 상기 복수의 컴퓨팅 컴포넌트들의 각각은 n-채널 트랜지스터들의 한 쌍, p-채널 트랜지스터들의 한 쌍, 패스 트랜지스터들의 한 쌍, 및 인버팅 트랜지스터들의 한 쌍을 포함하는, 장치.
  24. 청구항 23에 있어서,
    상기 센싱 회로부는:
    패스 트랜지스터들의 상기 쌍들의 각각의 상기 패스 트랜지스터들이 인에이블되는 제 1 연산 단계 동안 상기 제 1 복수의 메모리 셀들에 저장된 상기 데이터 값들을 상기 복수의 컴퓨팅 컴포넌트들로 전송하는 것;
    패스 트랜지스터들의 상기 쌍들의 각각의 상기 패스 트랜지스터들이 디세이블되는 동안 상기 제 2 복수의 메모리 셀들에 저장된 상기 데이터 값들을 결정하는 것; 및
    그 다음에 상기 복수의 컴퓨팅 컴포넌트들의 각각의 컴퓨팅 컴포넌트가:
    상기 제 1 복수의 메모리 셀들의 개별적인 메모리 셀에 저장된 데이터 값과 상기 제 2 복수의 메모리 셀들의 개별적인 메모리 셀에 저장된 데이터 값의 AND; 또는
    상기 제 1 복수의 메모리 셀들의 개별적인 메모리 셀에 저장된 데이터 값과 상기 제 2 복수의 메모리 셀들의 개별적인 메모리 셀에 저장된 데이터 값의 OR에 대응하는 개별적인 데이터 값을 저장하도록, 패스 트랜지스터들의 상기 쌍들의 각각의 하나의 개별적인 패스 트랜지스터만을 인에이블하는 것에 의해, 상기 논리 연산들을 수행하도록 더 구성되는, 장치.
  25. 청구항 24에 있어서,
    상기 센싱 회로부는, 상기 복수의 컴퓨팅 컴포넌트들의 각각의 컴퓨팅 컴포넌트가:
    상기 제 1 복수의 메모리 셀들의 개별적인 메모리 셀에 저장된 데이터 값과 상기 제 2 복수의 메모리 셀들의 개별적인 메모리 셀에 저장된 데이터 값의 NAND; 또는
    상기 제 1 복수의 메모리 셀들의 개별적인 메모리 셀에 저장된 데이터 값과 상기 제 2 복수의 메모리 셀들의 개별적인 메모리 셀에 저장된 데이터 값의 NOR에 대응하는 개별적인 데이터 값을 저장하도록, 상기 인버팅 트랜지스터들을 인에이블하는 것에 의해, 상기 논리 연산들을 수행하도록 더 구성되는, 장치.
  26. 논리 연산을 수행하기 위한 방법으로서:
    제 1 연산 단계를 수행하는 단계로서:
    센싱 회로부에 결합된 메모리 셀들의 어레이의 제 1 액세스 라인을 활성화하는 단계로서, 상기 센싱 회로부는:
    센싱 라인에 결합되며 1차 래치를 포함하는 센싱 증폭기; 및
    2차 래치를 포함하는 컴퓨팅 컴포넌트를 포함하는, 단계;
    상기 논리 연산의 제 1 입력에 대응하는 데이터 값이 상기 제 1 액세스 라인에 결합된 메모리 셀로부터 상기 센싱 라인으로 그리고 상기 1차 래치로 전송되도록, 상기 센싱 증폭기를 활성화하는 단계;
    상기 센싱 증폭기 및 상기 2차 래치에 결합되는 패스 트랜지스터들의 한 쌍을 인에이블하는 단계;
    상기 제 1 입력에 대응하는 상기 데이터 값이 상기 2차 래치로 전송되도록, 트랜지스터들의 상기 쌍이 인에이블된 채로 남아 있는 동안 상기 2차 래치를 활성화하는 단계; 및
    상기 제 1 액세스 라인 및 상기 센싱 증폭기를 비활성화하고, 패스 트랜지스터들의 상기 쌍을 디세이블하는 단계에 의해, 상기 제 1 연산 단계를 수행하는 단계;
    제 2 연산 단계를 수행하는 단계로서:
    상기 어레이의 제 2 액세스 라인을 활성화하는 단계;
    상기 논리 연산의 제 2 입력에 대응하는 데이터 값이 상기 제 2 액세스 라인에 결합된 메모리 셀로부터 상기 센싱 라인으로 그리고 상기 1차 래치로 전송되도록, 상기 센싱 증폭기를 활성화하는 단계;
    수행되는 특정 논리 연산에 기초하여, 패스 트랜지스터들의 상기 쌍 중 하나만을 인에이블하는 단계로서, 상기 제 2 래치는 상기 제 2 연산 단계 동안 활성화된 채로 남아 있는, 단계;
    상기 제 2 액세스 라인 및 상기 센싱 증폭기를 비활성화 하고, 패스 트랜지스터들의 쌍 중 상기 하나를 디세이블하는 단계로서, 상기 제 2 연산 단계 이후에 상기 제 2 래치는 상기 논리 연산의 결과에 대응하는 데이터 값 또는 상기 논리 연산의 상기 결과의 역에 대응하는 데이터 값 중 하나를 저장하는, 단계에 의해, 상기 제 2 연산 단계를 수행하는 단계; 및
    상기 컴퓨팅 컴포넌트로부터 상기 논리 연산의 상기 결과를 다음 중 적어도 하나에 전송함으로써 마지막 연산 단계를 수행하는 단계로서:
    상기 어레이;
    상기 센싱 증폭기; 및
    외부 위치 중 적어도 하나로 상기 논리 연산의 상기 결과를 전송함으로써 상기 마지막 연산 단계를 수행하는, 단계를 포함하는, 방법.
  27. 청구항 26에 있어서,
    상기 컴퓨팅 컴포넌트로부터 상기 논리 연산의 상기 결과를 어드레스 라인 액세스를 수행하지 않고 상기 어레이 및 상기 센싱 증폭기 중 적어도 하나로 전송하는 단계를 더 포함하는, 방법.
  28. 청구항 26에 있어서,
    상기 제 2 연산 단계는, 상기 논리 연산의 다른 입력에 대응하는 메모리 셀의 데이터 값을 결정하기 위하여 각기 상이한 액세스 라인에 결합된 메모리 셀을 센싱하는 것과 연관된 복수의 중간 연산 단계들 중 하나인, 방법.
  29. 청구항 26에 있어서,
    수행되는 상기 특정 논리 연산에 기초하여, 패스 트랜지스터들의 상기 쌍 중 상기 하나만을 인에이블하는 단계는:
    수행되는 상기 특정 논리 연산이 AND 또는 OR 연산인 경우, 패스 트랜지스터들의 상기 쌍 중 제 1 패스 트랜지스터만을 인에이블하는 단계; 및
    수행되는 상기 특정 논리 연산이 NAND 또는 NOR 연산인 경우, 패스 트랜지스터들의 상기 쌍 중 제 2 패스 트랜지스터만을 인에이블하는 단계를 포함하는, 방법.
  30. 청구항 29에 있어서,
    상기 마지막 연산 단계를 수행하는 단계는:
    수행되는 상기 특정 논리 연산이 NAND 또는 NOR 연산인 경우, 상기 제 2 래치 및 상기 센싱 증폭기에 결합된 인버트 트랜지스터들의 쌍을 인에이블하는 단계; 및
    수행되는 상기 특정 논리 연산이 AND 또는 OR 연산인 경우, 패스 트랜지스터들의 상기 쌍을 인에이블하는 단계를 더 포함하는, 방법.
  31. 논리 연산을 수행하기 위한 방법으로서:
    어레이의 액세스 라인을 활성화하지 않고 상기 어레이의 센싱 라인에 결합된 센싱 증폭기를 통해 상기 논리 연산의 제 1 입력으로서 역할 하는 데이터 값을 결정하는 단계;
    상기 센싱 증폭기에 결합된 입력/출력(I/O) 라인을 활성화하지 않고 상기 센싱 증폭기에 결합된 컴퓨팅 컴포넌트의 래치로 상기 결정된 데이터 값을 제공하는 단계;
    상기 센싱 증폭기를 통해, 상기 센싱 라인에 결합된 복수의 메모리 셀들에 저장된 복수의 데이터 값들을 센싱하는 단계로서, 상기 복수의 데이터 값들은 상기 논리 연산의 개별적인 복수의 추가적인 입력들로서 역할 하는, 단계;
    센싱 라인 어드레스 액세스를 수행하지 않고 상기 컴퓨팅 컴포넌트를 사용하여 상기 논리 연산의 결과를 결정하는 단계를 포함하는, 방법.
  32. 청구항 31에 있어서,
    상기 센싱 증폭기에 결합된 I/O 라인을 활성화하지 않고 상기 센싱 증폭기에 결합된 컴퓨팅 컴포넌트의 래치로 상기 결정된 데이터 값을 제공하는 단계는, 상기 센싱 라인에 결합된 제 1 패스 트랜지스터 및 상기 어레이의 상보적인 센싱 라인에 결합된 제 2 패스 트랜지스터를 인에이블하는 단계를 포함하는, 방법.
  33. 청구항 31에 있어서,
    상기 센싱 라인에 결합된 상기 복수의 메모리 셀들에 저장된 상기 복수의 데이터 값들의 센싱 동안 상기 래치를 활성화된 상태로 유지하는 단계를 더 포함하는, 방법.
  34. 청구항 31 내지 청구항 33 중 어느 한 항에 있어서,
    상기 어레이 외부의 소스로부터 상기 제 1 입력으로서 역할 하는 상기 데이터 값을 상기 센싱 증폭기에 제공하는 단계로서, 상기 어레이 외부의 상기 소스는:
    외부 제어기;
    호스트; 및
    상이한 어레이에 위치된 메모리 셀 중 적어도 하나를 포함하는, 단계를 포함하는, 방법.
  35. 청구항 31 내지 청구항 33 중 어느 한 항에 있어서,
    상기 어레이의 상이한 센싱 라인에 결합된 센싱 증폭기; 및
    상기 어레이의 상기 상이한 센싱 라인에 결합된 상기 센싱 증폭기에 결합된 컴퓨팅 컴포넌트 중 적어도 하나로부터 상기 제 1 입력으로서 역할 하는 상기 데이터 값을 상기 센싱 증폭기에 제공하는 단계를 포함하는, 방법.
  36. 장치로서:
    메모리 셀들의 어레이; 및
    상기 어레이의 개별적인 복수의 센싱 라인들에 결합된 복수의 센싱 증폭기/컴퓨팅 컴포넌트 쌍들을 포함하는 센싱 회로부로서, 상기 센싱 회로부는:
    상기 어레이의 액세스 라인을 활성화하지 않고 논리 연산의 적어도 하나의 입력을 결정하고;
    특정 센싱 라인에 결합된 개별적인 복수의 메모리 셀들을 센싱함으로써 상기 논리 연산의 복수의 추가적인 입력들을 결정하며; 및
    센싱 라인 어드레스 액세스를 수행하지 않고 상기 특정 센싱 라인에 결합된 컴퓨팅 컴포넌트의 래치를 사용하여 상기 적어도 하나의 입력 및 상기 복수의 추가적인 입력들에 대한 누산 연산을 수행하도록 구성되는, 상기 센싱 회로부를 포함하는, 장치.
  37. 청구항 36에 있어서,
    상기 적어도 하나의 입력은 메모리 셀들의 상이한 어레이의 센싱 라인에 결합된 셀에 저장된 데이터 값인, 장치.
  38. 청구항 36 내지 청구항 37 중 어느 한 항에 있어서,
    상기 적어도 하나의 입력은:
    상기 특정 센싱 라인 이외의 센싱 라인에 결합된 컴퓨팅 컴포넌트의 래치; 및
    상기 특정 센싱 라인 이외의 상기 센싱 라인에 결합된 상기 컴퓨팅 컴포넌트에 결합된 센싱 증폭기 중 적어도 하나에 저장된 데이터 값인, 장치.
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