CN108649946B - 使用感测电路执行逻辑运算的设备及方法 - Google Patents

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Abstract

本发明包含关于使用感测电路执行逻辑运算的设备及方法。实例设备包括存储器单元阵列及包括耦合到所述阵列的感测线的主要锁存器的感测电路。所述感测电路可经配置以：通过感测耦合到所述感测线的存储器单元而执行逻辑运算的第一运算阶段；通过感测耦合到所述感测线的相应数目个不同存储器单元而执行所述逻辑运算的数个中间运算阶段；及在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加所述第一运算阶段及所述数个中间运算阶段的结果。

Description

使用感测电路执行逻辑运算的设备及方法
分案申请的相关信息
本案是分案申请。本分案的母案是申请日为2014年8月6日、申请号为201480050838.X、发明名称为“使用感测电路执行逻辑运算的设备及方法”的发明专利申请案。
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说涉及与使用感测电路执行逻辑运算有关的设备及方法。
背景技术
存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性存储器及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)和晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过在未供电时留存所存储数据而提供持久数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM))及磁阻性随机存取存储器(MRAM)(例如自旋力矩转移随机存取存储器(STT RAM))等。
电子系统通常包含数个处理资源(例如，一或多个处理器)，其可检索及执行指令且将所执行指令的结果存储到合适位置。处理器可包括数个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑区块，(例如)所述功能单元可用于通过对数据(例如，一或多个操作数)执行例如AND、OR、NOT、NAND、NOR及XOR逻辑运算的逻辑运算而执行指令。举例而言，功能单元电路(FUC)可用于对操作数执行例如加法、减法、乘法及/或除法的算术运算。
在将指令提供到FUC以供执行时可涉及电子系统中的数个组件。指令可由(例如)例如控制器及/或主机处理器的处理资源产生。数据(例如，将对其执行指令的操作数)可存储于可由FUC存取的存储器阵列中。可从所述存储器阵列检索指令及/或数据，且可在FUC开始对数据执行指令之前排序及/或缓冲指令及/或数据。此外，因为可通过FUC在一或多个时钟循环中执行不同类型的运算，所以还可排序及/或缓冲指令及/或数据的中间结果。
在许多例子中，处理资源(例如，处理器及/或相关联的FUC)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。可在存储器中处理器(PIM)装置中改善处理性能，在所述装置中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理器，从而可节省处理的时间及电力。然而，此类PIM装置可具有例如增大芯片大小的各种缺点。此外，此类PIM装置仍可消耗与执行逻辑运算(例如，计算功能)相关联的非所要电量。
附图说明
图1为根据本发明的数个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图2A说明根据本发明的数个实施例的耦合到感测电路的存储器阵列的一部分的示意图。
图2B说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。
图2C-1及2C-2说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。
图2D-1及2D-2说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。
图3说明根据本发明的数个实施例的感测电路的一部分的示意图。
具体实施方式
本发明包含关于使用感测电路执行逻辑运算的设备及方法。实例设备包括存储器单元阵列及包括耦合到所述阵列的感测线的主要锁存器的感测电路。所述感测电路可经配置以：通过感测耦合到所述感测线的存储器单元执行逻辑运算的第一运算阶段；通过感测耦合到所述感测线的相应数目个不同存储器单元执行所述逻辑运算的数个中间运算阶段；及在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加所述第一运算阶段及所述数个中间运算阶段的结果。
与先前系统，例如先前PIM系统及具有外部处理器(例如，定位于存储器阵列外部(例如在单独集成电路芯片上)的处理资源)的系统相比，本发明的数个实施例可提供与执行计算功能相关联的改善的平行性及/或减小的电力消耗。举例而言，数个实施例可在(例如)未经由总线(例如，数据总线、地址总线、控制总线)将数据从存储器阵列及感测电路传送出的情况下提供执行例如整数加、减、乘、除及CAM(内容可寻址存储器)功能的完整计算功能。此类计算功能可涉及执行数个逻辑运算(例如，AND、OR、NOT、NOR、NAND、XOR等)。然而，实施例不限于这些实例。举例而言，执行逻辑运算可包含执行数个非布尔逻辑运算，例如复制、比较、破坏等。
在先前方法中，数据可从阵列及感测电路(例如，经由包括输入/输出(I/O)线的总线)传送到例如处理器、微处理器及/或计算引擎的处理资源，所述处理资源可包括ALU电路及/或经配置以执行适当逻辑运算的其它功能单元电路。然而，将数据从存储器阵列及感测电路传送到此(类)处理资源可涉及显著电力消耗。即使处理资源定位于与存储器阵列相同的芯片上，将数据从阵列移出到计算电路仍可消耗显著电力，此可涉及：执行感测线地址存取(例如，触发(firing)列解码信号)以便将数据从感测线传送到I/O线(例如，本地I/O线)上；将数据移动到阵列外围；及提供数据到计算功能。
此外，处理资源(例如，计算引擎)的电路可不符合与存储器阵列相关联的间距规则。举例而言，存储器阵列的单元可具有4F2或6F2单元大小，其中“F”为对应于单元的特征大小。因而，与先前PIM系统的ALU电路相关联的装置(例如，逻辑门)可能无法与存储器单元有间距地形成，这可影响(例如)芯片大小及/或存储器密度。本发明的数个实施例包含与阵列的存储器单元有间距地形成且能够执行例如下文描述的计算功能的计算功能的感测电路。
在本发明的以下详细描述中，参考形成本发明的一部分且其中通过说明展示本发明的一或多个实施例可如何实践的附图。足够详细描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可在不脱离本发明的范围的情况下利用其它实施例且做出工艺、电及/或结构改变。如在本文中使用，标示符“N”(尤其关于图式中的参考数字)指示可包含如此指定的数个特定特征。如在本文中使用，“数个”特定事物可指代一或多个此类事物(例如，数个存储器阵列可指代一或多个存储器阵列)。
本文中的图遵循编号惯例，其中首位或前几位数字对应于图式图号且剩余数字识别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。举例而言，206可指代图2A中的元件“06”，且类似元件可在图3中标注为306。如将了解，可添加、交换及/或消除在本文的各种实施例中展示的元件，以便提供本发明的数个额外实施例。另外，如将了解，在图中提供的元件的比例及相对尺度旨在说明本发明的某些实施例，且不应视为限制意义。
图1为根据本发明的数个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如在本文中使用，存储器装置120、存储器阵列130及/或感测电路150也可被分别视为“设备”。
系统100包含耦合到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、台式计算机、数码相机、智能电话或存储器卡读取器以及各种其它类型的主机。主机110可包含系统母板及/或背板且可包含数个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120皆可位于相同集成电路上。举例而言，系统100可为服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管在图1中展示的实例说明具有冯·诺依曼(Von Neumann)架构的系统，但本发明的实施例可以可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)的非冯·诺依曼架构(例如，图灵机(Turing machine))实施。
为明确起见，系统100已经简化以集中于与本发明特定相关的特征。举例而言，存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪存储器阵列及/或NOR快闪存储器阵列。阵列130可包括布置成通过存取线(在本文中可称为字线或选择线)耦合的行及通过感测线(在本文中可称为数字线或数据线)耦合的列的存储器单元。尽管在图1中展示单一阵列130，但实施例并不如此受限制。举例而言，存储器装置120可包含数个阵列130(例如，数个DRAM单元存储体)。结合图2A描述示范性DRAM阵列。
存储器装置120包含地址电路142以锁存通过I/O电路144提供于I/O总线156(例如，数据总线)上的地址信号。通过行解码器146及列解码器152接收及解码地址信号以存取存储器阵列130。可通过使用感测电路150感测感测线上的电压及/或电流改变而从存储器阵列130读取数据。感测电路150可从存储器阵列130读取及锁存一页(例如，行)数据。I/O电路144可用于经由I/O总线156与主机110的双向数据通信。写入电路148用于将数据写入到存储器阵列130。
控制电路140解码通过控制总线154从主机110提供的信号。这些信号可包含用于控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制电路140负责执行来自主机110的指令。控制电路140可为状态机、序列发生器或某一其它类型的控制器。
下文结合图2A及3进一步描述感测电路150的实例。举例而言，在数个实施例中，感测电路150可包括数个感测放大器(例如，图2A中展示的感测放大器206或图3中展示的感测放大器306)及数个计算组件(例如，图2A中展示的计算组件231)，所述计算组件可包括累加器且可用于(例如，对与互补感测线相关联的数据)执行逻辑运算。在数个实施例中，感测电路(例如，150)可用于使用存储于阵列130中的数据作为输入来执行逻辑运算且将逻辑运算的结果存储回到阵列130而不经由感测线地址存取进行传送(例如，未触发列解码信号)。因而，各种计算功能可使用感测电路150执行而非(或结合)通过传感器电路外部的处理资源(例如，通过与主机110相关联的处理器及/或定位于装置120上(例如，在控制电路140上或别处)的其它处理电路，例如ALU电路)执行。在各种先前方法中，举例而言，与操作数相关联的数据将经由感测电路从存储器读取且经由I/O线(例如，经由本地I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含数个寄存器且将使用操作数执行计算功能，且结果将经由I/O线传送回到阵列。相比之下，在本发明的数个实施例中，感测电路(例如，150)经配置以对存储于存储器(例如，阵列130)中的数据执行逻辑运算且在不激活(例如，启用)耦合到感测电路(其可与阵列的存储器单元有间距地形成)的I/O线(例如，本地I/O线)的情况下将结果存储回到存储器。激活I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。实施例并不如此受限制。举例而言，在数个实施例中，感测电路(例如，150)可用于在不激活阵列的列解码线的情况下执行逻辑运算；然而，可激活本地I/O线以便将结果传送到除返回到阵列以外的合适位置(例如，到外部寄存器)。
因而，在数个实施例中，由于感测电路150可在不使用外部处理资源的情况下执行适当逻辑运算以执行计算功能，所以不需要在阵列130及感测电路150外部的电路来执行此类计算功能。因此，感测电路150可用于(至少在一定程度上)补充及/或替换此外部处理资源(或至少此外部处理资源的带宽)。然而，在数个实施例中，感测电路150可用于执行除通过外部处理资源(例如，主机110)执行的逻辑运算以外的逻辑运算(例如，执行指令)。举例而言，主机110及/或感测电路150可限于仅执行特定逻辑运算及/或特定数目个逻辑运算。
图2A说明根据本发明的数个实施例的耦合到感测电路的存储器阵列230的一部分的示意图。在此实例中，存储器阵列230为1T1C(一晶体管一电容器)存储器单元的DRAM阵列，每一1T1C存储器单元包括存取装置202(例如，晶体管)及存储元件203(例如，电容器)。在数个实施例中，存储器单元为破坏性读取存储器单元(例如，读取存储于单元中的数据会破坏数据，使得最初存储于单元中的数据在读取之后被刷新)。阵列230的单元布置成通过字线204-0(行0)、204-1(行1)、204-2(行2)、204-3(行3)、…、204-N(行N)耦合的行及通过感测线(例如，数字线)205-1(D)及205-2(D_)耦合的列。在此实例中，单元的每一列与一对互补感测线205-1(D)及205-2(D_)相关联。尽管在图2A中仅说明存储器单元的单一列，但实施例并不如此受限制。举例而言，特定阵列可具有数个的存储器单元列及/或感测线(例如，4,096个、8,192个、16,384个等)。特定存储器单元晶体管202的栅极耦合到其对应字线204-0、204-1、204-2、204-3、…、204-N，第一源极/漏极区域耦合到其对应感测线205-1，且特定存储器单元晶体管的第二源极/漏极区域耦合到其对应电容器203。尽管在图2A中未说明，但感测线205-2也可耦合到一列存储器单元。
根据本发明的数个实施例，阵列230耦合到感测电路。在此实例中，感测电路包括感测放大器206及计算组件231。感测电路可为在图1中展示的感测电路150。感测放大器206耦合到对应于存储器单元的特定列的互补感测线D、D_。感测放大器206可为例如在下文结合图3描述的感测放大器306的感测放大器。因而，感测放大器206可经操作以确定存储于所选择的单元中的状态(例如，逻辑数据值)。实施例不限于实例感测放大器206。举例而言，根据在本文中描述的数个实施例的感测电路可包含电流模式感测放大器及/或单端感测放大器(例如，耦合到一个感测线的感测放大器)。
在数个实施例中，计算组件(例如，231)可包括与感测放大器(例如，206)的晶体管及/或阵列(例如，230)的存储器单元有间距地形成的数个晶体管，所述存储器单元可符合特定特征大小(例如，4F2、6F2等)。如在下文进一步描述，计算组件231可结合感测放大器206一起操作以使用来自阵列230的数据作为输入而执行各种逻辑运算且将结果存储回到阵列230而不经由感测线地址存取来传送数据(例如，不触发列解码信号使得数据经由本地I/O线传送到阵列及感测电路外部的电路)。因而，本发明的数个实施例可能够使用少于各种先前方法的电力执行逻辑运算及与其相关联的计算功能。另外，由于数个实施例无需跨I/O线传送数据以便执行计算功能，所以数个实施例可实现相较于先前方法增大的并行处理能力。
在图2A中说明的实例中，对应于计算组件231的电路包括耦合到感测线D及D_的每一者的五个晶体管；然而，实施例不限于此实例。晶体管207-1及207-2具有分别耦合到感测线D及D_的第一源极/漏极区域，及耦合到交叉耦合锁存器(例如，耦合到一对交叉耦合晶体管(例如交叉耦合NMOS晶体管208-1及208-2及交叉耦合PMOS晶体管209-1及209-2)的栅极)的第二源极/漏极区域。如在本文进一步描述，包括晶体管208-1、208-2、209-1及209-2的交叉耦合锁存器可称为次要锁存器(对应于感测放大器206的交叉耦合锁存器在本文中可称为主要锁存器)。
晶体管207-1及207-2可称为传输晶体管，其可经由相应信号211-1(Passd)及211-2(Passdb)启用以便将相应感测线D及D_上的电压或电流传递到包括晶体管208-1、208-2、209-1及209-2的交叉耦合锁存器的输入(例如，次要锁存器的输入)。在此实例中，晶体管207-1的第二源极/漏极区域耦合到晶体管208-1及209-1的第一源极/漏极区域以及晶体管208-2及209-2的栅极。类似地，晶体管207-2的第二源极/漏极区域耦合到晶体管208-2及209-2的第一源极/漏极区域以及晶体管208-1及209-1的栅极。
晶体管208-1及208-2的第二源极/漏极区域通常耦合到负控制信号212-1(Accumb)。晶体管209-1及209-2的第二源极/漏极区域通常耦合到正控制信号212-2(Accum)。Accum信号212-2可为供应电压(例如，VDD)且Accumb信号可为参考电压(例如，接地)。启用信号212-1及212-2激活对应于次要锁存器的包括晶体管208-1、208-2、209-1及209-2的交叉耦合锁存器。经激活感测放大器对操作以放大共同节点217-1与共同节点217-2之间的差分电压，使得节点217-1经驱动到Accum信号电压及Accumb信号电压中的一者(例如，到VDD及接地中的一者)，且节点217-2经驱动到Accum信号电压及Accumb信号电压中的另一者。如在下文进一步描述，因为次要锁存器在用于执行逻辑运算时可充当累加器，所以信号212-1及212-2标记为“Accum”及“Accumb”。在数个实施例中，累加器包括形成次要锁存器的交叉耦合晶体管208-1、208-2、209-1及209-2以及传输晶体管207-1及207-2。如在本文进一步描述，在数个实施例中，包括耦合到感测放大器的累加器的计算组件可经配置以执行逻辑运算，所述逻辑运算包括对由一对互补感测线中的至少一者上的信号(例如，电压或电流)表示的数据值执行累加运算。
计算组件231还包含反相晶体管214-1及214-2，其具有耦合到相应数字线D及D_的第一源极/漏极区域。晶体管214-1及214-2的第二源极/漏极区域分别耦合到晶体管216-1及216-2的第一源极/漏极区域。晶体管214-1及214-2的栅极耦合到信号213(InvD)。晶体管216-1的栅极耦合到共同节点217-1，晶体管208-2的栅极、晶体管209-2的栅极及晶体管208-1的第一源极/漏极区域也耦合到共同节点217-1。以互补方式，晶体管216-2的栅极耦合到共同节点217-2，晶体管208-1的栅极、晶体管209-1的栅极及晶体管208-2的第一源极/漏极区域也耦合到共同节点217-2。因而，启用信号InvD用于使存储于次要锁存器中的数据值反相且将反相值驱动到感测线205-1及205-2上。
在图2A中展示的计算组件231可经操作(例如，经由Passd、Passdb、Accumb、Accum及InvD信号)以执行各种逻辑运算(包含AND、NAND、OR及NOR运算等)。举例而言，如在下文进一步描述，根据数个实施例的感测电路(例如，感测放大器206及计算组件231)可经操作以执行AND、NAND、OR及NOR运算等。逻辑运算可为R输入逻辑运算，其中“R”表示2或更大的值。
举例而言，可使用存储于阵列230中的数据作为输入来执行R输入逻辑运算，且可经由感测电路的操作将结果存储到合适位置(例如，存储回到阵列230及/或不同位置)。在下文描述的实例中，R输入逻辑运算包含：使用存储于耦合到第一特定字线(例如，204-0)及特定感测线(例如，205-1)的存储器单元中的数据值(例如，逻辑1或逻辑0)作为第一输入；及使用存储于耦合到数个额外字线(例如，204-1到204-N)且共同耦合到特定感测线(例如，205-1)的存储器单元中的数据值作为相应数目个额外输入。以此方式，可并行执行数个逻辑运算。举例而言，可对具有4K个感测线的阵列并行执行4K个逻辑运算。在此实例中，在3输入逻辑运算中，耦合到第一字线的4K个单元可充当4K个第一输入，耦合到第二字线的4K个单元可充当4K个第二输入，且耦合到第三字线的4K个单元可充当4K个第三输入。因而，在此实例中，可并行执行4K个单独3输入逻辑运算。
在数个实施例中，R输入逻辑运算的第一运算阶段包含对耦合到特定字线(例如，204-0)及特定感测线(例如，205-1)的存储器单元执行感测操作以确定其存储数据值(例如，逻辑1或逻辑0)，所述存储数据值充当R输入逻辑运算中的第一输入。接着，可将第一输入(例如，感测的存储数据值)传送(例如，复制)到与计算组件231相关联的锁存器。可执行数个中间运算阶段且所述中间运算阶段还可包含对耦合到相应数目个额外字线(例如，204-1到204-N)及特定感测线(例如，205-1)的存储器单元执行感测操作以确定其存储数据值，所述存储数据值充当到R输入逻辑运算的相应数目个额外输入(例如，R–1个额外输入)。R输入逻辑运算的最后运算阶段涉及操作感测电路以将逻辑运算的结果存储到合适位置。作为实例，可将结果存储回到阵列(例如，存储回到耦合到特定感测线205-1的存储器单元)。将结果存储回到阵列可在不激活列解码线的情况下发生。还可将结果存储到除阵列230中以外的位置。举例而言，可将结果(例如，经由耦合到感测放大器206的本地I/O线)存储到与例如主机处理器的处理资源相关联的外部寄存器；然而，实施例并不如此受限制。在下文结合图2B、2C-1、2C-2、2D-1及2D-2进一步描述关于第一、中间及最后运算阶段的细节。
图2B说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图285-1。时序图285-1说明与执行逻辑运算(例如，R输入逻辑运算)的第一运算阶段相关联的信号(例如，电压信号)。举例而言，在图2B中描述的第一运算阶段可为AND、NAND、OR或NOR运算的第一运算阶段。如下文进一步描述，执行图2B中说明的运算阶段可涉及消耗显著少于先前处理方法的能量(例如，约一半)，先前处理方法可涉及提供电压轨之间(例如，供应与接地之间)的全摆动以执行计算功能。
在图2B中说明的实例中，对应于互补逻辑值(例如，“1”及“0”)的电压轨为供应电压274(VDD)及接地电压272(Gnd)。在执行逻辑运算之前，可发生平衡使得互补感测线D及D_在平衡电压255(VDD/2)下短接在一起。在下文结合图3进一步描述平衡。
在时间t1，停用平衡信号226，且接着激活所选择的行(例如，对应于数据值待感测且用作第一输入的存储器单元的行)。信号204-0表示施加到所选择的行(例如，行204-0)的电压信号。当行信号204-0达到对应于所选择的单元的存取晶体管(例如，202)的阈值电压(Vt)时，存取晶体管接通且将感测线D耦合到所选择的存储器单元(例如，如果所述单元为1T1C DRAM单元，那么耦合到电容器203)，这在时间t2与t3之间在感测线D与D_(例如，分别通过信号205-1及205-2指示)之间产生差分电压信号。通过信号203表示所选择的单元的电压。归因于能量守恒，由于与激活/停用行信号204相关联的能量可在耦合到行的多个存储器单元上摊还(amortized)，所以在D与D_之间产生差分信号(例如，通过将单元耦合到感测线D)并不消耗能量。
在时间t3，感测放大器(例如，206)激活(例如，正控制信号231(例如，在图3中展示的PSA 331)升高，且负控制信号228(例如，RNL_328)降低)，其放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，接地)处于感测线D上(且另一电压处于互补感测线D_上)，使得将经感测数据值存储于感测放大器206的主要锁存器中。在将感测线D(205-1)从平衡电压VDD/2充电到轨电压VDD时发生主要能量消耗。
在时间t4，启用传输晶体管207-1及207-2(例如，分别经由施加到控制线211-1及211-2的相应Passd及Passdb控制信号)。控制信号211-1及211-2统称为控制信号211。如在本文中使用，可通过参考信号所施加到的控制线引用例如Passd及Passdb的各种控制信号。举例而言，Passd信号可称为控制信号211-1。在时间t5，经由相应控制线212-1及212-2激活累加器控制信号Accumb及Accum。如在下文描述，累加器控制信号212-1及212-2可保持激活以用于后续运算阶段。因而，在此实例中，激活控制信号212-1及212-2激活计算组件231的次要锁存器(例如，累加器)。将存储于感测放大器206中的经感测数据值传送(例如，复制)到次要锁存器。
在时间t6，禁用(例如，关断)传输晶体管207-1及207-2；然而，由于累加器控制信号212-1及212-2保持激活，所以将累加结果存储(例如，锁存)于次要锁存器(例如，累加器)中。在时间t7，停用行信号204-0，且在时间t8停用阵列感测放大器(例如，停用感测放大器控制信号228及231)。
在时间t9，如通过感测线电压信号205-1及205-2从其相应轨值移动到平衡电压225(VDD/2)所说明，使感测线D及D_平衡(例如，激活平衡信号226)。归因于能量守恒定律，所述平衡消耗极少能量。如在下文结合图3描述，平衡可涉及在平衡电压(在此实例中，其为VDD/2)下将互补感测线D及D_短接在一起。举例而言，平衡可在存储器单元感测操作之前发生。
图2C-1及2C-2分别说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图285-2及285-3。时序图285-2及285-3说明与执行逻辑运算(例如，R输入逻辑运算)的数个中间运算阶段相关联的信号(例如，电压信号)。举例而言，时序图285-2对应于R输入NAND运算或R输入AND运算的数个中间运算阶段，且时序图285-3对应于R输入NOR运算或R输入OR运算的数个中间运算阶段。举例而言，执行AND或NAND运算可包含继例如图2B中描述的初始运算阶段之后执行图2C-1中展示的运算阶段一或多次。类似地，执行OR或NOR运算可包含继例如图2B中描述的初始运算阶段之后执行图2C-2中展示的运算阶段一或多次。
如在时序图285-2及285-3中展示，在时间t1，禁用平衡(例如，停用平衡信号226)，且接着激活所选择的行(例如，对应于其数据值待经感测且用作例如第二输入、第三输入等的输入的存储器单元的行)。信号204-1表示施加到所选择的行(例如，行204-1)的电压信号。当行信号204-1达到对应于所选择的单元的存取晶体管(例如，202)的阈值电压(Vt)时，存取晶体管接通且将感测线D耦合到所选择的存储器单元(例如，如果单元为1T1C DRAM单元，那么耦合到电容器203)，这在时间t2与t3之间在感测线D与D_(例如，分别通过信号205-1及205-2指示)之间产生差分电压信号。通过信号203表示所选择的单元的电压。归因于能量守恒，在D与D_之间产生差分信号(例如，通过将单元耦合到感测线D)并不消耗能量，因为与激活/停用行信号204相关联的能量可在耦合到行的多个存储器单元上摊还。
在时间t3，感测放大器(例如，206)激活(例如，正控制信号231(例如，在图3中展示的PSA 331)升高，且负控制信号228(例如，RNL_328)降低)，其放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，接地)处于感测线D上(且另一电压处于互补感测线D_上)，使得将感测的数据值存储于感测放大器206的主要锁存器中。在将感测线D(205-1)从平衡电压VDD/2充电到轨电压VDD时发生主要能量消耗。
如时序图285-2及285-3中展示，在时间t4(例如，在感测所选择的单元之后)，取决于特定逻辑运算，仅激活控制信号211-1(Passd)及211-2(Passdb)中的一者(例如，仅启用传输晶体管207-1及207-2中的一者)。举例而言，由于时序图285-2对应于NAND或AND运算的中间阶段，所以在时间t4激活控制信号211-1且使控制信号211-2保持停用。相反地，由于时序图285-3对应于NOR或OR运算的中间阶段，所以在时间t4激活控制信号211-2且控制信号211-1保持停用。从上文回顾，累加器控制信号212-1(Accumb)及212-2(Accum)在图2B中描述的初始运算阶段期间激活，且其在所述中间运算阶段期间保持激活。
由于先前激活累加器，所以仅激活Passd(211-1)导致累加对应于电压信号205-1的数据值。类似地，仅激活Passdb(211-2)导致累加对应于电压信号205-2的数据值。举例而言，在其中仅激活Passd(211-1)的实例AND/NAND运算(例如，时序图285-2)中，如果存储于所选择的存储器单元(例如，在此实例中为行1存储器单元)中的数据值为逻辑0，那么与次要锁存器相关联的累加值经断言为低使得次要锁存器存储逻辑0。如果存储于行1存储器单元中的数据值并非逻辑0，那么次要锁存器留存其所存储的行0数据值(例如，逻辑1或逻辑0)。因而，在此AND/NAND运算实例中，次要锁存器充当零(0)累加器。类似地，在其中仅激活Passdb的实例OR/NOR运算(例如，时序图285-3)中，如果存储于所选择的存储器单元(例如，在此实例中为行1存储器单元)中的数据值为逻辑1，那么与次要锁存器相关联的累加值经断言为高使得次要锁存器存储逻辑1。如果存储于行1存储器单元中的数据值并非逻辑1，那么次要锁存器留存其所存储的行0数据值(例如，逻辑1或逻辑0)。因而，在此OR/NOR运算实例中，由于D_上的电压信号205-2设置累加器的真数据值，因此次要锁存器有效地充当一(1)累加器。
在例如图2C-1及2C-2中展示的中间运算阶段结束时，停用Passd信号(例如，对于AND/NAND)或Passdb信号(例如，对于OR/NOR)(例如，在时间t5)，停用所选择的行(例如，在时间t6)，停用感测放大器(例如，在时间t7)，且发生平衡(例如，在时间t8)。可重复例如图2C-1或2C-2中说明的中间运算阶段，以便累加来自数个额外行的结果。作为实例，可针对行2存储器单元后续(例如，第二)次执行时序图285-2或285-3的序列，针对行3存储器单元后续(例如，第三)次执行时序图285-2或285-3的序列等。举例而言，对于10输入NOR运算，在图2C-2中展示的中间阶段可发生9次以提供10输入逻辑运算的9个输入，其中在初始运算阶段期间确定第十输入(例如，如在图2B中描述)。
图2D-1及2D-2分别说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图285-4及285-5。时序图285-4及285-5说明与执行逻辑运算(例如，R输入逻辑运算)的最后运算阶段相关联的信号(例如，电压信号)。举例而言，时序图285-4对应于R输入NAND运算或R输入NOR运算的最后运算阶段，且时序图285-5对应于R输入AND运算或R输入OR运算的最后运算阶段。举例而言，执行NAND运算可包含继结合图2C-1描述的中间运算阶段的数个迭代之后执行图2D-1中展示的运算阶段，执行NOR运算可包含继结合图2C-2描述的中间运算阶段的数个迭代之后执行图2D-1中展示的运算阶段，执行AND运算可包含继结合图2C-1描述的中间运算阶段的数个迭代之后执行图2D-2中展示的运算阶段，且执行OR运算可包含继结合图2C-2描述的中间运算阶段的数个迭代之后执行图2D-2中展示的运算阶段。在下文展示的表1指示根据本文中描述的数个实施例的对应于与执行数个R输入逻辑运算相关联的运算阶段的序列的图。
表1
运算 图2B 图2C-1 图2C-2 图2D-1 图2D-2
AND 第一阶段 R-1个迭代 最后阶段
NAND 第一阶段 R-1个迭代 最后阶段
OR 第一阶段 R-1个迭代 最后阶段
NOR 第一阶段 R-1个迭代 最后阶段
结合将R输入逻辑运算的结果存储到阵列(例如，阵列230)的一行描述图2D-1及2D-2的最后运算阶段。然而，如上文描述，在数个实施例中，除将结果存储回到阵列以外，还可将结果存储到合适位置(例如，经由I/O线存储到与控制器及/或主机处理器相关联的外部寄存器、不同存储器装置的存储器阵列等)。
如时序图285-4及285-5中展示，在时间t1，禁用平衡(例如，停用平衡信号226)，使得感测线D及D_浮动。在时间t2，取决于正执行哪一逻辑运算而激活InvD信号213或Passd及Passdb信号211。在此实例中，针对NAND或NOR运算激活InvD信号213(参见图2D-1)，且针对AND或OR运算激活Passd及Passdb信号211(参见图2D-2)。
在时间t2激活InvD信号213(例如，与NAND或NOR运算相关联)启用晶体管214-1/214-2且导致存储于次要锁存器中的数据值在感测线D或感测线D_被拉低时反相。因而，激活信号213会使累加输出反相。因此，对于NAND运算，如果在先前运算阶段(例如，初始运算阶段及一或多个中间运算阶段)中感测的任何存储器单元存储逻辑0(例如，如果NAND运算的R个输入中的任一者为逻辑0)，那么感测线D_将携载对应于逻辑0的电压(例如，接地电压)且感测线D将携载对应于逻辑1的电压(例如，例如VDD的供应电压)。对于此NAND实例，如果在先前运算阶段中感测的所有存储器单元存储逻辑1(例如，NAND运算的所有R个输入为逻辑1)，那么感测线D_将携载对应于逻辑1的电压且感测线D将携载对应于逻辑0的电压。在时间t3，接着激活感测放大器206的主要锁存器(例如，触发感测放大器)，将D及D_驱动到适当轨，且感测线D现携载如从在先前运算阶段期间感测的存储器单元确定的相应输入数据值的NAND运算结果。因而，如果输入数据值中的任一者为逻辑0，那么感测线D将处于VDD，且如果所有输入数据值为逻辑1，那么感测线D将处于接地。
对于NOR运算，如果在先前运算阶段(例如，初始运算阶段及一或多个中间运算阶段)中感测的任何存储器单元存储逻辑1(例如，如果NOR运算的任何R输入为逻辑1)，那么感测线D_将携载对应于逻辑1的电压(例如，VDD)且感测线D将携载对应于逻辑0的电压(例如，接地)。对于此NOR实例，如果在先前运算阶段中感测的所有存储器单元存储逻辑0(例如，NOR运算的所有R个输入为逻辑0)，那么感测线D_将携载对应于逻辑0的电压且感测线D将携载对应于逻辑1的电压。在时间t3，接着激活感测放大器206的主要锁存器且感测线D现含有如从在先前运算阶段期间感测的存储器单元确定的相应输入数据值的NOR运算结果。因而，如果输入数据值中的任一者为逻辑1，那么感测线D将处于接地，且如果所有输入数据值为逻辑0，那么感测线D将处于VDD。
参考图2D-2，激活Passd及Passdb信号211(例如，与AND或OR运算相关联)将存储于计算组件231的次要锁存器中的累加输出传送到感测放大器206的主要锁存器。举例而言，对于AND运算，如果在先前运算阶段(例如，图2B的第一运算阶段及图2C-1的中间运算阶段的一或多个迭代)中感测的存储器单元中的任一者存储逻辑0(例如，如果AND运算的R个输入的任一者为逻辑0)，那么感测线D_将携载对应于逻辑1的电压(例如，VDD)且感测线D将携载对应于逻辑0的电压(例如，接地)。对于此AND实例，如果在先前运算阶段中感测的所有存储器单元存储逻辑1(例如，AND运算的所有R个输入为逻辑1)，那么感测线D_将携载对应于逻辑0的电压且感测线D将携载对应于逻辑1的电压。在时间t3，接着激活感测放大器206的主要锁存器且感测线D现携载如从在先前运算阶段期间感测的存储器单元确定的相应输入数据值的AND运算结果。因而，如果输入数据值中的任一者为逻辑0，那么感测线D将处于接地，且如果所有输入数据值为逻辑1，那么感测线D将处于VDD。
对于OR运算，如果在先前运算阶段(例如，图2B的第一运算阶段及图2C-2中展示的中间运算阶段的一或多个迭代)中感测的存储器单元中的任一者存储逻辑1(例如，如果OR运算的R个输入中的任一者为逻辑1)，那么感测线D_将携载对应于逻辑0的电压(例如，接地)且感测线D将携载对应于逻辑1的电压(例如，VDD)。对于此OR实例，如果在先前运算阶段中感测的所有存储器单元存储逻辑0(例如，OR运算的所有R个输入为逻辑0)，那么感测线D将携载对应于逻辑0的电压且感测线D_将携载对应于逻辑1的电压。在时间t3，接着激活感测放大器206的主要锁存器且感测线D现携载如从在先前运算阶段期间感测的存储器单元确定的相应输入数据值的OR运算结果。因而，如果输入数据值中的任一者为逻辑1，那么感测线D将处于VDD，且如果所有输入数据值为逻辑0，那么感测线D将处于接地。
接着，可将R输入AND、OR、NAND及NOR运算的结果存储回到阵列230的存储器单元。在图2D-1及2D-2中展示的实例中，将R输入逻辑运算的结果存储到耦合到行R(例如，204-R)的存储器单元。将逻辑运算的结果存储到行R存储器单元仅涉及通过激活行R而启用行R存取晶体管202。行R存储器单元的电容器203将被驱动到对应于感测线D上的数据值(例如，逻辑1或逻辑0)的电压，此本质上重写先前存储于行R存储器单元中的任何数据值。应注意，行R存储器单元可为存储用作为逻辑运算的输入的数据值的相同存储器单元。举例而言，可将逻辑运算的结果存储回到行0存储器单元或行1存储器单元。
时序图285-4及285-5说明在时间t3停用正控制信号231及负控制信号228(例如，信号231升高且信号228降低)以激活感测放大器206。在时间t4，停用在时间t2激活的相应信号(例如，213或211)。实施例不限于此实例。举例而言，在数个实施例中，可继时间t4之后(例如，在停用信号213或信号211后)激活感测放大器206。
如在图2D-1及2D-2中展示，在时间t5，激活行R(204-R)，这将所选择的单元的电容器203驱动到对应于存储于累加器中的逻辑值的电压。在时间t6，停用行R，在时间t7，停用感测放大器206(例如，停用信号228及231)且在时间t8，发生平衡(例如，激活信号226且将互补感测线205-1/205-2上的电压引到平衡电压)。
在数个实施例中，例如在图2A中描述的感测电路(例如，与存储器单元有间距地形成的电路)可允许实现并行执行多个逻辑运算。举例而言，在具有16K个列的阵列中，可在不经由总线从阵列及感测电路传送数据的情况下及/或在不经由I/O线从阵列及感测电路传送数据的情况下并行执行16K个逻辑运算。
又，所属领域的一般技术人员将了解，执行R输入逻辑运算(例如NAND、AND、NOR、OR等)的能力可实现更复杂计算功能(例如加法、减法及乘法以及其它主要数学函数及/或模式比较函数)的执行。举例而言，一系列NAND运算可经组合以执行全加器功能。作为实例，如果全加器需要12个NAND门以将两个数据值相加并进行进位输入及进位输出，那么可执行总共384个NAND运算(12x32)以将两个32位数相加。本发明的实施例还可用于执行可为非布尔的逻辑运算(例如，复制、比较等)。
另外，在数个实施例中，到执行的逻辑运算的输入可能不为存储于感测电路(例如，150)所耦合到的存储器阵列中的数据值。举例而言，可在不激活阵列(例如，230)的一行的情况下通过感测放大器(例如，206)感测到逻辑运算的数个输入。作为实例，可由感测放大器206经由耦合到其的I/O线(例如，在图3中展示的I/O线334-1及334-2)接收所述数个输入。举例而言，可将此类输入从阵列230外部的源(例如从主机处理器(例如，主机110)及/或外部控制器)提供到感测放大器206(例如，经由适当I/O线)。作为另一实例，与执行逻辑运算相关联，可从不同感测放大器/计算组件对接收到特定感测放大器(例如，206)及其对应计算组件(例如，231)的输入。举例而言，存储于耦合到单元的第一列的第一累加器中的数据值(例如，逻辑结果)可传送到与单元的不同列(其可或可不定位于与第一列相同的阵列中)相关联的不同(例如，相邻)感测放大器/计算组件对。
本发明的实施例不限于图2A中说明的特定感测电路配置。举例而言，可使用不同计算组件电路以执行根据本文中描述的数个实施例的逻辑运算。尽管在图2A中未说明，但在数个实施例中，控制电路可耦合到阵列230、感测放大器206及/或计算组件231。举例而言，此控制电路可在与阵列及感测电路相同的芯片上实施及/或在例如外部处理器的外部处理资源上实施，且可控制启用/禁用对应于阵列及感测电路的各种信号以便执行如本文中描述的逻辑运算。
结合图2A、2B、2C-1、2C-2、2D-1及2D-2描述的实例逻辑运算阶段涉及累加数据值(例如，从存储器单元感测的数据值及/或对应于感测线的电压或电流的数据值)。归因于能量守恒，执行逻辑运算阶段时消耗的能量约等于在将感测线D或D_的电容从VDD/2充电到VDD(其在激活感测放大器时开始(例如，如图2B、2C-1、2C-2、2D-1及2D-2中展示的时间t3))期间消耗的能量。因而，执行逻辑运算大约消耗用于将感测线(例如，数字线)从VDD/2充电到VDD的能量。相比之下，各种先前处理方法通常至少消耗用于将感测线从轨充电到轨(例如，从接地到VDD)的能量量，这可为相较于在本文中描述的实施例的两倍或更多能量。
图3说明根据本发明的数个实施例的感测电路的一部分的示意图。在此实例中，感测电路的部分包括感测放大器306。在数个实施例中，针对阵列(例如，阵列130)中的存储器单元的每一列提供一个感测放大器306(例如，“感测放大器”)。举例而言，感测放大器306可为DRAM阵列的感测放大器。在此实例中，感测放大器306耦合到一对互补感测线305-1(“D”)及305-2(“D_”)。因而，感测放大器306通过感测线D及D_耦合到相应列中的所有存储器单元。
感测放大器306包含一对交叉耦合的n沟道晶体管(例如，NMOS晶体管)327-1及327-2，所述n沟道晶体管具有耦合到负控制信号328(RNL_)的相应源极及分别耦合到感测线D及D_的漏极。感测放大器306还包含一对交叉耦合的p沟道晶体管(例如，PMOS晶体管)329-1及329-2，所述p沟道晶体管具有耦合到正控制信号331(PSA)的相应源极及分别耦合到感测线D及D_的漏极。
感测放大器306包含分别耦合到感测线D及D_的一对隔离晶体管321-1及321-2。隔离晶体管321-1及321-2耦合到控制信号322(ISO)，控制信号322在激活时启用(例如，接通)晶体管321-1及321-2以将感测放大器306连接到存储器单元的列。尽管在图3中未说明，感测放大器306可耦合到第一存储器阵列及第二存储器阵列且可包含耦合到互补控制信号(例如，ISO_)的另一对隔离晶体管，当停用ISO时停用所述互补控制信号，使得当感测放大器306耦合到第二阵列时所述感测放大器306与第一阵列隔离，且反之亦然。
感测放大器306还包含经配置以平衡感测线D及D_的电路。在此实例中，平衡电路包括具有耦合到平衡电压325(dvc2)的第一源极/漏极区域的晶体管324，平衡电压325可等于VDD/2，其中VDD为与阵列相关联的供应电压。晶体管324的第二源极/漏极区域耦合到一对晶体管323-1及323-2的共同第一源极/漏极区域。晶体管323-1及323-2的第二源极漏极区域分别耦合到感测线D及D_。晶体管324、323-1及323-2的栅极耦合到控制信号326(EQ)。因而，激活EQ启用晶体管324、323-1及323-2，这将感测线D有效地短接到感测线D_，使得感测线D及D_平衡到平衡电压dvc2。
感测放大器306还包含晶体管332-1及332-2，其栅极耦合到信号333(COLDEC)。信号333可称为列解码信号或列选择信号。响应于启用信号333，将感测线D及D_连接到相应本地I/O线334-1(IO)及334-2(IO_)(例如，以执行操作，例如与读取操作相关联的感测线存取)。因而，可激活信号333以在I/O线334-1及334-2上传送对应于阵列中的正被存取的存储器单元的状态(例如，例如逻辑0或逻辑1的逻辑数据值)的信号。
在操作中，当感测(例如，读取)存储器单元时，感测线D、D_中的一者上的电压将略大于感测线D、D_的另一者上的电压。接着，驱使PSA信号升高且驱使RNL_信号降低以激活感测放大器306。具有较低电压的感测线D、D_将接通PMOS晶体管329-1、329-2中的一者到大于PMOS晶体管329-1、329-2中的另一者的程度，借此驱使具有较高电压的感测线D、D_升高到超出另一感测线D、D_经驱使升高的程度。类似地，具有较高电压的感测线D、D_将接通NMOS晶体管327-1、327-2中的一者到大于NMOS晶体管327-1、327-2中的另一者的程度，借此驱使具有较低电压的感测线D、D_降低到超出另一感测线D、D_经驱使降低的程度。因此，在短暂延迟后，具有略大电压的感测线D、D_经驱动到PSA信号的电压(其可为供应电压VDD)，且另一感测线D、D_经驱动到RNL_信号的电压(其可为例如接地电位的参考电位)。因此，交叉耦合的NMOS晶体管327-1、327-2及PMOS晶体管329-1、329-2充当感测放大器对，其放大感测线D及D_上的差分电压且用于锁存从所选择的存储器单元感测的数据值。如在本文中使用，感测放大器306的交叉耦合的锁存器可称为主要锁存器。相比之下，且如上文结合图2A描述，与计算组件(例如，图2A中展示的计算组件231)相关联的交叉耦合的锁存器可称为次要锁存器。
结论
本发明包含关于使用感测电路执行逻辑运算的设备及方法。实例设备包括存储器单元阵列及包括耦合到所述阵列的感测线的主要锁存器的感测电路。所述感测电路可经配置以：通过感测耦合到所述感测线的存储器单元而执行逻辑运算的第一运算阶段；通过感测耦合到所述感测线的相应数目个不同存储器单元而执行所述逻辑运算的数个中间运算阶段；及在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加所述第一运算阶段及所述数个中间运算阶段的结果。
尽管已在本文中说明及描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可取代展示的特定实施例。本发明旨在涵盖本发明的一或多个实施例的调适或变动。应理解，已以说明性方式而非限制性方式做出上述描述。所属领域的技术人员在检视上述描述后将明白在本文中未具体描述的上述实施例的组合及其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书以及权利要求书有权拥有的等效物的全范围确定本发明的一或多个实施例的范围。
在前述实施方式中，出于简化本发明的目的，将一些特征集中于单一实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用多于每一权利要求中明确叙述的特征的意图。而是，如所附权利要求书反映，本发明的主题在于少于单一所揭示实施例的所有特征。因此，特此将所附权利要求书并入实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (10)

1.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列；
感测电路，其包括：
耦合到所述阵列的感测线的第一锁存器；及
耦合到所述第一锁存器的第二锁存器；及
控制器，其经配置以通过执行以下操作来控制在所述第二锁存器中累加逻辑运算的第一运算阶段及所述逻辑运算的数个中间运算阶段的结果：
如果所述逻辑运算为NAND运算或AND运算，启用耦合到所述感测线的第一传输晶体管；及
如果所述逻辑运算为NOR运算或OR运算，启用耦合到所述阵列的互补感测线的第二传输晶体管；
其中所述第一运算阶段包括感测耦合到所述感测线的存储器单元；
其中所述数个中间运算阶段包括感测耦合到所述感测线的相应数目个不同存储器单元；及
其中所述第二锁存器中的累加结果为所述逻辑运算的结果。
2.根据权利要求1所述的设备，其中所述第二锁存器经配置以在所述数个中间运算阶段期间保持激活。
3.根据权利要求1所述的设备，其中所述控制器进一步经配置以控制所述感测电路在不激活所述阵列的输入/输出线的情况下将所述逻辑运算的所述结果存储于所述阵列中。
4.一种用于执行逻辑运算的方法，其包括：
经由耦合到感测线的感测放大器感测存储于存储器单元中的数据值，所述数据值充当所述逻辑运算的第一输入；
经由启用耦合到所述感测线的第一传输晶体管及耦合到互补感测线的第二传输晶体管而将经确定数据值传送到耦合到所述感测放大器的计算组件的锁存器中；
经由所述感测放大器感测存储于耦合到所述感测线的数个不同存储器单元中的数个数据值，所述数个数据值充当所述逻辑运算的相应数目个额外输入；
使用所述计算组件确定所述逻辑运算的结果，
其中确定所述逻辑运算的所述结果包括通过执行以下操作对存储于所述存储器单元中的所述数据值及存储于所述数个不同存储器单元中的所述数个数据值执行累加函数：
如果所述逻辑运算为NAND运算或AND运算，启用耦合到所述感测线的第一传输晶体管；及
如果所述逻辑运算为NOR运算或OR运算，启用耦合到所述互补感测线的第二传输晶体管。
5.根据权利要求4所述的方法，其进一步包括在感测存储于所述数个不同存储器单元中的所述数个数据值的期间将所述锁存器维持于激活状态。
6.一种用于执行逻辑运算的系统，其包括：
主机；及
存储器装置，其耦合到所述主机且包括耦合到感测电路的阵列；
其中所述感测电路包括：
耦合到所述阵列的感测线的第一锁存器；及
耦合到所述第一锁存器的第二锁存器；及
其中所述感测电路经控制以在所述第二锁存器中累加以下各者的结果：
逻辑运算的第一运算阶段；及
所述逻辑运算的数个中间运算阶段；
其中所述第一运算阶段包括感测耦合到所述感测线的存储器单元；
其中所述数个中间运算阶段包括感测耦合到所述感测线的相应数目个不同存储器单元，且其中在所述数个中间运算阶段之后，所述逻辑运算的累加结果被存储于所述第二锁存器中；及
其中累加所述第一运算阶段和所述数个中间运算阶段的结果包括：
如果所述逻辑运算为NAND运算或AND运算，启用耦合到所述感测线的第一传输晶体管；及
如果所述逻辑运算为NOR运算或OR运算，启用耦合到所述阵列的互补感测线的第二传输晶体管。
7.一种用于执行逻辑运算的系统，其包括：
主机；及
存储器装置，其耦合到所述主机且包括耦合到感测电路的阵列；
其中所述感测电路包括耦合到所述阵列的感测线的第一锁存器，及耦合到所述第一锁存器的第二锁存器；及
其中，响应于从所述主机接收的指令，所述感测电路经控制以通过执行以下操作来执行逻辑OR运算：
执行包括感测耦合到所述感测线的存储器单元的第一运算阶段；及
执行数个中间运算阶段，其中所述数个中间运算阶段中的每一中间运算阶段包括感测耦合到所述感测线的相应数目个不同存储器单元中的一个存储器单元；
其中在所述数个中间运算阶段之后，所述逻辑OR运算的累加结果存在于所述第二锁存器中。
8.根据权利要求7所述的系统，其中所述感测电路进一步经控制以通过使存在于所述第二锁存器中的所述逻辑OR运算的所述累加结果反相来获得NOR逻辑运算的结果，其中经由提供至计算组件的反相信号而使所述累加结果反相。
9.一种操作系统的方法，所述方法包括：
在存储器装置处从主机接收指令；及
在所述存储器装置上执行所述指令，其中执行所述指令包括通过执行以下操作来执行逻辑OR运算：
激活第一存储器单元所耦合的第一存取线，所述第一存取器单元存储与所述逻辑OR运算的第一输入相对应的数据值；
将与所述第一输入相对应的所述数据值锁存至感测电路的与所述第一存储器单元所耦合的感测线相对应的第一锁存器中；及
将与所述第一输入相对应的所述数据值复制到所述感测电路的第二锁存器中；
激活第二存储器单元所耦合的第二存取线，所述第二存储器单元存储与所述逻辑OR运算的第二输入相对应的数据值；
当所述第二存取线被激活时，激活所述第一锁存器；
其中在当所述第二存取线被激活时激活所述第一锁存器之后，所述第二锁存器存储所述逻辑OR运算的累加结果。
10.根据权利要求9所述的方法，其中所述方法包括：
在所述第二存取线的激活期间，当所述第一锁存器被激活时，将所述第二锁存器维持在激活状态；
将所述逻辑OR运算的所述累加结果传送到以下各者中的至少一者：
包含所述第一存取线和所述第二存取线的阵列的存储器单元；及
所述第一锁存器；及
通过经由提供至包括所述第二锁存器的计算组件的反相信号来使存在于所述第二锁存器中的所述逻辑OR运算的所述累加结果反相而获得NOR逻辑运算的结果。
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Families Citing this family (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US10074407B2 (en) * 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
WO2016126478A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for memory device as a store for program instructions
WO2016126474A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for parallel writing to multiple memory device locations
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
US10522212B2 (en) 2015-03-10 2019-12-31 Micron Technology, Inc. Apparatuses and methods for shift decisions
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
CN107430874B (zh) 2015-03-12 2021-02-02 美光科技公司 用于数据移动的设备及方法
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) * 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
JP2018139017A (ja) * 2015-06-08 2018-09-06 井上　克己 メモリ型プロセッサ、メモリ型プロセッサを含んだ装置、その使用方法。
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
WO2016027171A2 (en) * 2015-12-11 2016-02-25 Kantorovitz Isaiah Pinchas A note on turing machine computability of rule driven systems
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) * 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
CN107039078B (zh) * 2016-02-03 2019-09-27 中芯国际集成电路制造(上海)有限公司 非易失性存储电路及其读、写、存储和恢复方法
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
KR102548591B1 (ko) 2016-05-30 2023-06-29 삼성전자주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10528099B2 (en) * 2016-10-10 2020-01-07 Micron Technology, Inc. Configuration update for a memory device based on a temperature of the memory device
US10529409B2 (en) * 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
US10373666B2 (en) 2016-11-08 2019-08-06 Micron Technology, Inc. Apparatuses and methods for compute components formed over an array of memory cells
US10423353B2 (en) * 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
WO2018142478A1 (ja) * 2017-01-31 2018-08-09 ゼンテルジャパン株式会社 半導体記憶装置
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10127971B1 (en) * 2017-05-01 2018-11-13 Micron Technology, Inc. Systems and methods for memory cell array initialization
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10533966B2 (en) * 2017-07-27 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Digital time domain readout circuit for bioFET sensor cascades
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
KR102395463B1 (ko) 2017-09-27 2022-05-09 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10424376B2 (en) 2017-12-24 2019-09-24 Micron Technology, Inc. Material implication operations in memory
US11475951B2 (en) 2017-12-24 2022-10-18 Micron Technology, Inc. Material implication operations in memory
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) * 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
JP6545853B1 (ja) * 2018-03-20 2019-07-17 株式会社東芝 磁気デバイス
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US11568229B2 (en) * 2018-07-11 2023-01-31 Silicon Storage Technology, Inc. Redundant memory access for rows or columns containing faulty memory cells in analog neural memory in deep learning artificial neural network
JP6789576B2 (ja) * 2018-08-02 2020-11-25 株式会社フローディア 積和演算装置
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
KR20200066953A (ko) 2018-12-03 2020-06-11 삼성전자주식회사 Pim을 채용하는 반도체 메모리 장치 및 그 동작 방법
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US11403067B2 (en) * 2019-03-20 2022-08-02 Micron Technology, Inc. Memory array data structure for posit operations
KR102440692B1 (ko) * 2019-06-04 2022-09-07 마이크론 테크놀로지, 인크. 메모리 어레이 주변부에서의 비트 스트링의 누산
US10957393B2 (en) * 2019-06-27 2021-03-23 Micron Technology, Inc. Apparatus and methods for performing concurrent access operations on different groupings of memory cells
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
CN110633069B (zh) * 2019-09-06 2022-09-16 安徽大学 一种基于静态随机存储器的乘法电路结构
CN112558917B (zh) * 2019-09-10 2021-07-27 珠海博雅科技有限公司 存算一体电路和基于存算一体电路的数据运算方法
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11579843B2 (en) * 2020-06-15 2023-02-14 Micron Technology, Inc. Bit string accumulation in multiple registers
KR20210156985A (ko) 2020-06-19 2021-12-28 삼성전자주식회사 일 함수 층들을 갖는 반도체 소자들
KR20210158615A (ko) 2020-06-24 2021-12-31 삼성전자주식회사 게이트 라인을 포함하는 집적회로 소자
KR20210158607A (ko) 2020-06-24 2021-12-31 삼성전자주식회사 캡핑층을 포함하는 반도체 소자
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638317A (en) * 1990-08-22 1997-06-10 Texas Instruments Incorporated Hierarchical DRAM array with grouped I/O lines and high speed sensing circuit
US6828823B1 (en) * 2003-05-16 2004-12-07 Lattice Semiconductor Corporation Non-volatile and reconfigurable programmable logic devices
CN102141905A (zh) * 2010-01-29 2011-08-03 上海芯豪微电子有限公司 一种处理器体系结构
CN103035284A (zh) * 2011-10-04 2013-04-10 海力士半导体有限公司 半导体存储器件及其驱动方法
CN103093812A (zh) * 2011-11-04 2013-05-08 爱思开海力士有限公司 半导体存储装置及其连续编程控制电路和编程方法

Family Cites Families (293)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
JPH0831168B2 (ja) 1987-11-06 1996-03-27 沖電気工業株式会社 窓口用自動取引装置
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US5276643A (en) 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
DE69132495T2 (de) 1990-03-16 2001-06-13 Texas Instruments Inc Verteilter Verarbeitungsspeicher
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JPH06215160A (ja) 1992-08-25 1994-08-05 Texas Instr Inc <Ti> データ処理方法および装置
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JPH0831168A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体記憶装置
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) * 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) * 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) * 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
WO2001057875A1 (fr) 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
AU2001239907A1 (en) 2000-02-29 2001-09-12 Stephen J. Guerreri Method and apparatus for building a memory image
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
CN1307647C (zh) 2000-07-07 2007-03-28 睦塞德技术公司 动态随机存取存储器、存储器器件及其执行读命令的方法
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
WO2002017262A2 (en) 2000-08-21 2002-02-28 United States Postal Services Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
US6449210B1 (en) * 2001-08-02 2002-09-10 Micron Technology, Inc. Semiconductor memory array architecture
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
WO2003088033A1 (en) 2002-04-09 2003-10-23 University Of Rochester Multiplier-based processor-in-memory architectures for image and graphics processing
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
JP3851856B2 (ja) * 2002-09-06 2006-11-29 株式会社東芝 半導体記憶装置
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
WO2004059651A2 (en) 2002-12-27 2004-07-15 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) * 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
EP1665286B8 (en) 2003-09-04 2007-09-12 Nxp B.V. Integrated circuit and a method of cache remapping
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
JP2006099232A (ja) 2004-09-28 2006-04-13 Renesas Technology Corp 半導体信号処理装置
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100684876B1 (ko) 2005-01-03 2007-02-20 삼성전자주식회사 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
JP4738112B2 (ja) 2005-09-12 2011-08-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
JP4804479B2 (ja) 2005-12-13 2011-11-02 スパンション エルエルシー 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
KR100819100B1 (ko) * 2007-01-04 2008-04-03 삼성전자주식회사 반도체 메모리 장치에서의 데이터 라인 배치 구조 및 라인드라이빙 방법
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7603605B2 (en) 2007-01-08 2009-10-13 Arm Limited Performance control of an integrated circuit
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
KR100826497B1 (ko) 2007-01-22 2008-05-02 삼성전자주식회사 전력 소모를 줄이기 위한 반도체 메모리 장치의 입출력센스 앰프 회로
JP4936914B2 (ja) * 2007-01-23 2012-05-23 株式会社東芝 半導体記憶装置
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7492640B2 (en) * 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) * 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
US8156299B2 (en) 2007-10-19 2012-04-10 Virident Systems Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) * 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US20090254694A1 (en) 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
JP2010123210A (ja) * 2008-11-20 2010-06-03 Toshiba Corp 半導体記憶装置
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8027214B2 (en) 2008-12-31 2011-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric sense amplifier
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
US9076527B2 (en) 2009-07-16 2015-07-07 Mikamonu Group Ltd. Charge sharing in a TCAM array
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
JP5568133B2 (ja) 2009-08-18 2014-08-06 ダウ コーニング コーポレーション 多層経皮パッチ
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US9477636B2 (en) * 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
WO2011048522A2 (en) 2009-10-21 2011-04-28 Zikbit Ltd. Neighborhood operations for parallel processing
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
US10242720B2 (en) 2010-03-25 2019-03-26 Qualcomm Incorporated Dual sensing current latched sense amplifier
EP2564306A4 (en) 2010-04-27 2017-04-26 Cornell University System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) * 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8850137B2 (en) 2010-10-11 2014-09-30 Cisco Technology, Inc. Memory subsystem for counter-based and other applications
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553482B2 (en) * 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
WO2012104674A1 (en) 2011-01-31 2012-08-09 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
US9001587B2 (en) * 2011-09-16 2015-04-07 Samsung Electronics Co., Ltd. Flash memory and reading method of flash memory
US20140247673A1 (en) 2011-10-28 2014-09-04 Naveen Muralimanohar Row shifting shiftable memory
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
WO2013078085A1 (en) 2011-11-22 2013-05-30 Mips Technologies, Inc. Processor with kernel mode access to user space virtual addresses
CN105955704B (zh) 2011-11-30 2018-12-04 英特尔公司 用于提供向量横向比较功能的指令和逻辑
US20140108480A1 (en) 2011-12-22 2014-04-17 Elmoustapha Ould-Ahmed-Vall Apparatus and method for vector compute and accumulate
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
WO2014109771A1 (en) 2013-01-14 2014-07-17 Hewlett-Packard Development Company, L.P. Nonvolatile memory array logic
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) * 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) * 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) * 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
CN106415522B (zh) 2014-05-08 2020-07-21 美光科技公司 存储器内轻量一致性
EP3140743B1 (en) 2014-05-08 2021-11-24 Micron Technology, INC. Hybrid memory cube system interconnect directory-based cache coherence methodology
US9704540B2 (en) * 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9449674B2 (en) * 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9711206B2 (en) * 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9747961B2 (en) * 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
WO2016126478A1 (en) * 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for memory device as a store for program instructions
US9892767B2 (en) * 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9697876B1 (en) * 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US10262721B2 (en) * 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US9659605B1 (en) * 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659610B1 (en) * 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
KR102548591B1 (ko) * 2016-05-30 2023-06-29 삼성전자주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9767864B1 (en) * 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US9805772B1 (en) * 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
US10268389B2 (en) * 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10236038B2 (en) * 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10262701B2 (en) * 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10416927B2 (en) * 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10747909B2 (en) * 2018-09-25 2020-08-18 Northrop Grumman Systems Corporation System architecture to mitigate memory imprinting

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638317A (en) * 1990-08-22 1997-06-10 Texas Instruments Incorporated Hierarchical DRAM array with grouped I/O lines and high speed sensing circuit
US6828823B1 (en) * 2003-05-16 2004-12-07 Lattice Semiconductor Corporation Non-volatile and reconfigurable programmable logic devices
CN102141905A (zh) * 2010-01-29 2011-08-03 上海芯豪微电子有限公司 一种处理器体系结构
CN103035284A (zh) * 2011-10-04 2013-04-10 海力士半导体有限公司 半导体存储器件及其驱动方法
CN103093812A (zh) * 2011-11-04 2013-05-08 爱思开海力士有限公司 半导体存储装置及其连续编程控制电路和编程方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"Memristor Logic Operation Gate With Share Contact RRAM Cell";Wen Chao Shen等;《IEEE ELECTRON DEVICE LETTERS》;20111231;第32卷(第12期);1650-1652 *
"空间粒子辐射引起存储单元多位比特纠错方案";赵建超等;《微机发展》;20051231;第15卷(第12期);154-156 *

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