JP2016532919A - 論理演算を、センス回路を使用して実行する装置及び方法 - Google Patents

論理演算を、センス回路を使用して実行する装置及び方法 Download PDF

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Abstract

本開示は、論理演算を、センス回路を使用して実行することに関連する装置及び方法を含む。例示的な装置は、メモリセルアレイと、前記アレイのセンスラインに接続される１次ラッチを含むセンス回路と、を備える。前記センス回路は、論理演算の第１演算フェーズを、前記センスラインに接続されるメモリセルをセンスすることにより実行し、前記論理演算の複数の中間演算フェーズを、前記センスラインに接続される該当する複数の異なるメモリセルをセンスすることにより実行し、そして前記第１演算フェーズ、及び前記複数の中間演算フェーズの結果を、前記１次ラッチに接続される２次ラッチに、センスラインアドレスアクセスを行なうことなく加算するように構成することができる。【選択図】図２Ａ

Description

本開示は概して、半導体メモリ及び方法に関するものであり、特に論理演算を、センス回路を使用して実行することに関連する装置及び方法に関するものである。
メモリデバイスは通常、コンピュータ内の、または他の電子システム内の内部回路、半導体回路、集積回路として提供される。揮発性メモリ及び不揮発性メモリを含む多くの異なる種類のメモリが存在する。揮発性メモリは、当該メモリのデータ（例えば、ホストデータ、エラーデータなど）を保持するために電力を必要とする可能性があり、そして各種メモリの中でも特に、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及びサイリスタランダムアクセスメモリ（ＴＲＡＭ）を含む。不揮発性メモリは、データを、格納データを電源遮断時に保持することにより永続的に保存することができ、そして各種メモリの中でも特に、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、及び相変化ランダムアクセスメモリ（ＰＣＲＡＭ）のような抵抗可変メモリ、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、及びスピントルクトランスファランダムアクセスメモリ（ＳＴＴ ＲＡＭ）のような磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を含むことができる。
電子システムは多くの場合、複数の処理リソース（例えば、１つ以上のプロセッサ）を含み、これらの処理リソースは、命令群を取り出して実行することができ、そして実行したこれらの命令の結果を適切なロケーションに格納することができる。プロセッサは、算術論理ユニット（ＡＬＵ）回路、浮動小数点ユニット（ＦＰＵ）回路のような複数の機能ユニット、及び／または命令群を、ＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ論理演算のような論理演算をデータ（例えば、１つ以上のオペランド）に対して実行することにより実行するために使用することができる組み合わせ論理ブロックを備えることができる。例えば、機能ユニット回路（ＦＵＣ）を使用して、加算、減算、乗算、及び／または除算のような算術演算をオペランドに対して実行することができる。
多くのコンポーネントを電子システムに取り込んで、命令群をＦＵＣ（機能ユニット回路）に供給して実行させることができる。これらの命令は、例えばコントローラ及び／またはホストプロセッサのような処理リソースにより生成することができる。データ（例えば、これらの命令をオペランドに対して実行するときの当該オペランド群）は、ＦＵＣからアクセス可能なメモリアレイに格納することができる。ＦＵＣが命令群をデータに対して実行し始める前に、命令群及び／またはデータをメモリアレイから取り出して、配列することができる、かつ／または一時的に格納することができる。更に、異なる種類の演算を１回または複数回のクロックサイクルでＦＵＣにより実行することにより、命令群及び／またはデータの結果を更に、配列することができる、かつ／または一時的に格納することができる。
多くの例では、処理リソース（例えば、プロセッサ及び／または関連するＦＵＣ）は、メモリアレイの外部に設けることができ、データには、これらの処理リソースとメモリアレイとの間のバスを介してアクセスすることにより、命令セットを実行することができる。処理性能は、プロセッサインメモリ（ＰＩＭ）デバイスにより向上させることができ、このＰＩＭデバイスでは、プロセッサは、メモリの内部に、かつ／またはメモリの近傍に設けることができ（例えば、メモリアレイと同じチップに直接設ける）、このＰＩＭデバイスは、処理時の時間を短くすることができ、かつ／または処理時の電力を低減することができる。しかしながら、このようなＰＩＭデバイスは、チップサイズが大きくなるといったような種々の不具合を有する可能性がある。更に、このようなＰＩＭデバイスは依然として、論理演算（例えば、演算機能）を実行する際に、不所望な量の電力を消費する可能性がある。
本開示の複数の実施形態によるメモリデバイスを含む演算システムの構成の装置のブロック図である。 本開示の複数の実施形態によるセンス回路に接続されるメモリアレイの一部の模式図を示している。 本開示の複数の実施形態による複数の論理演算を、センス回路を使用して実行する処理に関連するタイミング図を示している。 本開示の複数の実施形態による複数の論理演算を、センス回路を使用して実行する処理に関連するタイミング図を示している。 本開示の複数の実施形態による複数の論理演算を、センス回路を使用して実行する処理に関連するタイミング図を示している。 本開示の複数の実施形態による複数の論理演算を、センス回路を使用して実行する処理に関連するタイミング図を示している。 本開示の複数の実施形態による複数の論理演算を、センス回路を使用して実行する処理に関連するタイミング図を示している。 本開示の複数の実施形態によるセンス回路の一部の模式図を示している。
本開示は、論理演算を、センス回路を使用して実行する処理に関連する装置及び方法を含む。例示的な装置は、メモリセルアレイと、当該アレイのセンスラインに接続される１次ラッチを含むセンス回路と、を備える。センス回路は、論理演算の第１演算フェーズを、センスラインに接続されるメモリセルをセンスすることにより実行し、論理演算の複数の中間演算フェーズを、センスラインに接続される該当する複数の異なるメモリセルをセンスすることにより実行し、そして第１演算フェーズ及び複数の中間演算フェーズの結果を、１次ラッチに接続される２次ラッチに、センスラインアドレスアクセスを行なうことなく加算するように構成することができる。
本開示の複数の実施形態は、従来のＰＩＭシステムのような、そして外部プロセッサ（例えば、別体の集積回路チップ上に設けられるようなメモリアレイの外部に設けられる処理リソース）を有するシステムのような従来のシステムよりも、演算機能の実行に関連して、並列処理を向上させる、かつ／または消費電力を低減することができる。例えば、複数の実施形態は、整数加算、減算、乗算、除算のような全ての演算機能、及び例えばＣＡＭ（コンテンツアドレッサブルメモリ）機能を、データをメモリアレイ及びセンス回路からバス（例えば、データバス、アドレスバス、制御バス）を介して転送することなく完全に実行することができる。このような演算機能では、複数の論理演算（例えば、ＡＮＤ，ＯＲ，ＮＯＴ，ＮＯＲ，ＮＡＮＤ，ＸＯＲなど）を実行することができる。しかしながら、種々実施形態は、これらの例に限定されない。例えば、論理演算を実行する際に、コピー、比較、破壊などのような複数の非ブーリアン論理演算を実行することができる。
従来のアプローチでは、データは、アレイ及びセンス回路から（例えば、入力／出力（Ｉ／Ｏ）ラインを含むバスを介して）、プロセッサ、マイクロプロセッサ、及び／または演算エンジンのような処理リソースに転送することができ、この処理リソースは、ＡＬＵ回路及び／または適切な論理演算を実行するように構成される他の機能ユニット回路を含むことができる。しかしながら、データをメモリアレイ及びセンス回路からこのような処理リソース（群）に転送する際に、非常に大きな電力を消費する可能性がある。処理リソースが、メモリアレイと同じチップに設けられる場合でも、非常に大きな電力が、データをアレイから演算回路に移動させる際に消費される可能性があり、移動させる際には、センスラインアドレスアクセスを行なって（例えば、列デコード信号を作動させる）データをセンスラインからＩ／Ｏライン（例えば、ローカルＩ／Ｏライン）に転送してデータをアレイ周辺に移動させて、データを演算機能に供給することができる。
更に、処理リソース（群）（例えば、演算エンジン）の回路は、メモリアレイに関連する間隔ルールに準拠していない可能性がある。例えば、メモリアレイのセル群は、４Ｆ２または６Ｆ２のセルサイズを有することができ、この場合、“Ｆ”は、これらのセルに対応する形状サイズである。従って、従来のＰＩＭシステムのＡＬＵ回路に接続される素子群（例えば、論理ゲート）は、メモリセル群と間隔を空けて形成することができない可能性があり、これは、例えばチップサイズ及び／またはメモリ密度に影響を与えてしまう。本開示の複数の実施形態は、アレイのメモリセル群と間隔を空けて形成されるセンス回路を含み、このセンス回路は、本明細書で以下に説明する演算機能のような演算機能を実行することができる。
本開示の以下の詳細な説明では、本明細書の一部を構成する添付の図面が参照され、これらの図面は、例を通して、本開示の１つ以上の実施形態を実施することができる過程を示している。これらの実施形態は、この技術分野の当業者が、本開示の種々実施形態を実施することができるように十分詳細に記載されているので、他の実施形態を利用することができ、かつプロセス変更、電気的変更、及び／または構造上の変更を、本開示の範囲から逸脱しない限り行なうことができることを理解されたい。本明細書において使用されるように、指示子“Ｎ”、特にこれらの図面内の参照番号に付される指示子“Ｎ”は、そのように指示される複数の特定の特徴を含めることができることを意味している。本明細書において使用されるように、『複数の特定の物』（“ａ ｎｕｍｂｅｒ ｏｆ”ａ ｐａｒｔｉｃｕｌａｒ ｔｈｉｎｇ）とは、このような物のうちの１つ以上の物を指すことができる（例えば、複数のメモリアレイとは、１つ以上のメモリアレイを指すことができる）。
本明細書におけるこれらの図は、番号付け慣例に従っており、この番号付け慣例では、第１桁または第１桁群は、図面の図番に対応し、そして残りの桁群は、図面の中の１つの要素または構成要素を指している。異なる図の間の同様の要素または構成要素は、同じ桁を使用することにより特定される。例えば、２０６は、図２Ａの要素“０６”を指すことができ、同じ要素は図３の３０６で指示される。明らかなことであるが、本明細書における種々の実施形態に図示される要素は、追加する、入れ換える、かつ／または削除することにより、本開示の複数の更に別の実施形態を提供することができる。更に、明らかなことであるが、これらの図に提供される要素群の比較サイズ及び相対尺度は、本発明の特定の実施形態を例示するために用いられ、限定的な意味に捉えられてはならない。
図１は、本開示の複数の実施形態によるメモリデバイス１２０を含む演算システム１００の形態の装置のブロック図である。本明細書において使用されるように、メモリデバイス１２０、メモリアレイ１３０、及び／またはセンス回路１５０は、別々の１つの“ａｐｐａｒａｔｕｓ（装置）”であると考えることもできる。
システム１００は、メモリアレイ１３０を含むメモリデバイス１２０に接続されるホスト１１０を含む。ホスト１１０は、種々の他の種類のホストの中でも特に、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、スマートフォン、またはメモリカードリーダのようなホストシステムとすることができる。ホスト１１０は、システムマザーボード及び／またはバックプレーンを含むことができ、かつ複数の処理リソース（例えば、１つ以上のプロセッサ、マイクロプロセッサ、または他の所定の種類の制御回路）を含むことができる。システム１００は、個別集積回路を含むことができる、またはホスト１１０及びメモリデバイス１２０は共に、同じ集積回路に搭載することができる。システム１００は、例えばサーバシステム及び／または高性能演算（ＨＰＣ）システム及び／またはＨＰＣシステムの一部とすることができる。図１に示す例は、フォンノイマンアーキテクチャを有するシステムを示しているが、本開示の種々実施形態は、多くの場合フォンノイマンアーキテクチャに関連する１つ以上のコンポーネント（例えば、ＣＰＵ，ＡＬＵなど）を含まない非フォンノイマンアーキテクチャ（例えば、チューリングマシン）として実現することができる。
図を分かり易くするために、システム１００は簡易化されて、本開示に特に関連している特徴に重点を置いている。メモリアレイ１３０は、例えばＤＲＡＭアレイ、ＳＲＡＭアレイ、ＳＴＴ ＲＡＭアレイ、ＰＣＲＡＭアレイ、ＴＲＡＭアレイ、ＲＲＡＭアレイ、ＮＡＮＤフラッシュアレイ、及び／またはＮＯＲフラッシュアレイとすることができる。アレイ１３０は、アクセスライン群（これらのアクセスラインは、本明細書では、ワードラインまたはセレクトラインと表記される）で接続される複数行に配列され、かつセンスライン群（これらのセンスラインは、本明細書では、デジットラインまたはデータラインと表記される）で接続される複数列に配列されるメモリセル群を備えることができる。アレイ１３０が１個だけ図１に図示されているが、種々実施形態は、このような構成に限定されない。例えば、メモリデバイス１２０は、複数のアレイ１３０（例えば、複数のＤＲＡＭセルバンク）を含むことができる。例示的なＤＲＡＭアレイが、図２Ａに関連して図示されている。
メモリデバイス１２０は、Ｉ／Ｏバス１５６（例えば、データバス）を介して、Ｉ／Ｏ回路１４４を経由して供給されるアドレス信号をラッチするアドレス回路１４２を含む。アドレス信号は、メモリアレイ１３０にアクセスする行デコーダ１４６及び列デコーダ１５２により受信されて復号化される。データは、メモリアレイ１３０から、センスラインに現われる電圧変化及び／または電流変化を、センス回路１５０を使用してセンスすることにより読み出すことができる。センス回路１５０は、ページ（例えば、行）データをメモリアレイ１３０から読み出してラッチすることができる。Ｉ／Ｏ回路１４４は、双方向データ通信をホスト１１０とＩ／Ｏバス１５６を介して行なうために使用することができる。書き込み回路１４８を使用して、データをメモリアレイ１３０に書き込む。
制御回路１４０は、制御バス１５４を介してホスト１１０から供給される信号群を復号化する。これらの信号は、チップイネーブル信号群、ライトイネーブル信号群、及びアドレスラッチ信号群を含むことができ、これらの信号を使用して、メモリアレイ１３０で実行されるデータ読み出し処理、データ書き込み処理、及びデータ消去処理を含む処理を制御する。種々実施形態では、制御回路１４０は、ホスト１１０からの命令群を実行する役割を果たす。制御回路１４０は、ステートマシン、シーケンサ、または所定の他の種類のコントローラとすることができる。
センス回路１５０の例について、図２Ａ及び図３に関連して以下に更に説明する。例えば、複数の実施形態では、センス回路１５０は、複数のセンスアンプ（例えば、図２Ａに示すセンスアンプ２０６、及び図３に示すセンスアンプ３０６）と、複数の演算コンポーネント（例えば、図２Ａに示す演算コンポーネント２３１）と、を備えることができ、これらの演算コンポーネントは、アキュムレータを含むことができ、かつ論理演算を実行する（例えば、相補センスラインに関連するデータに対して）ために使用することができる。複数の実施形態では、センス回路（例えば、１５０）を使用して、論理演算を、アレイ１３０に入力として格納されているデータを使用して実行し、そしてこれらの論理演算の結果をアレイ１３０に、センスラインアドレスアクセスを行なって転送することなく（例えば、列デコード信号を作動させることなく）アレイ１３０に返送して格納することができる。従って、種々の演算機能は、センス回路の外部の処理リソース群（例えば、ホスト１１０及び／またはデバイス１２０（例えば、制御回路１４０または他の箇所）に設けられるＡＬＵ回路のような他の処理回路）により実行するのではなく（または、実行することに関連するのではなく）、センス回路１５０内で実行することができる。種々の従来のアプローチでは、例えばオペランドに関連するデータは、メモリからセンス回路を介して読み出されて、外部ＡＬＵ回路にＩ／Ｏラインを介して（例えば、ローカルＩ／Ｏライン及び／またはグローバルＩ／Ｏラインを介して）供給される。外部ＡＬＵ回路は、複数のレジスタを含むことができ、演算機能を、これらのオペランドを使用して実行して、結果はアレイに、これらのＩ／Ｏラインを介して返送される。これとは異なり、本開示の複数の実施形態では、センス回路（例えば、１５０）は、論理演算をメモリ（例えば、アレイ１３０）に格納されているデータに対して実行して、結果をメモリに、アレイのメモリセル群と間隔を空けて形成することができるセンス回路に接続されるＩ／Ｏライン（例えば、ローカルＩ／Ｏライン）を活性化することなく（例えば、有効にすることなく）返送して格納するように構成される。Ｉ／Ｏラインを活性化する際に、デコード信号（例えば、列デコード信号）に接続されるゲート、及びＩ／Ｏラインに接続されるソース／ドレインを有するトランジスタを有効にする（例えば、導通させる）ことができる。種々実施形態は、このような構成に限定されない。例えば、複数の実施形態では、センス回路（例えば、１５０）を使用して論理演算を、アレイの列デコードラインを活性化することなく実行することができるが；ローカルＩ／Ｏライン（群）を活性化させて結果をアレイに返送するのではなく、適切なロケーション（例えば、外部レジスタ）に転送することができる。
このように、複数の実施形態では、センス回路１５０が、適切な論理演算を実行してこのような演算機能を、外部処理リソースを利用することなく実行することができるので、アレイ１３０及びセンス回路１５０の外部の回路は演算機能を実行する必要がない。従って、センス回路１５０を使用して、このような外部処理リソース（または、このような外部処理リソースの少なくとも帯域）を補完することができる、かつ／または少なくとも或る程度、外部処理リソースに置き換わることができる。しかしながら、複数の実施形態では、外部処理リソース（例えば、ホスト１１０）が実行する論理演算の他に、センス回路１５０を使用して、論理演算を実行する（例えば、命令群を実行する）ことができる。例えば、ホスト１１０及び／またはセンス回路１５０は、特定の論理演算のみを実行する、かつ／または特定の複数の論理演算を実行する構成に限定されることができる。
図２Ａは、本開示の複数の実施形態によるセンス回路に接続されるメモリアレイ２３０の一部の模式図を示している。この例では、メモリアレイ２３０は、１Ｔ１Ｃ（１トランジスタ１キャパシタ）メモリセル群からなるＤＲＡＭアレイであり、各メモリセルは、アクセス素子２０２（例えば、トランジスタ）及び記憶素子２０３（例えば、キャパシタ）により構成される。複数の実施形態では、メモリセル群は、破壊読み出しメモリセル群（例えば、セルに格納されているデータを読み出すと、データが破壊されて、セルに初めに格納されていたデータが、読み出し後にリフレッシュされる）である。アレイ２３０のセル群は、ワードライン２０４−０（第０行）、２０４−１（第１行）、２０４−２（第２行）、２０４−３（第３行）、．．．、２０４−Ｎ（第Ｎ行）で接続される複数行に配列され、かつセンスライン（例えば、デジットライン）２０５−１（Ｄ）及び２０５−２（Ｄ＿）で接続される複数列に配列される。この例では、各列のセル群は、一対の相補センスライン２０５−１（Ｄ）及び２０５−２（Ｄ＿）に接続される。メモリセル列が１列だけ図２Ａに図示されているが、種々実施形態は、この構成に限定されない。例えば、特定のアレイは、複数のメモリセル列及び／またはセンスライン（例えば、４，０９６本のセンスライン、８，１９２本のセンスライン、１６，３８４本のセンスラインなど）を有することができる。特定のメモリセルトランジスタ２０２のゲートは、このゲートに対応するワードライン２０４−０，２０４−１，２０４−２，２０４−３，．．．，２０４−Ｎに接続され、第１ソース／ドレイン領域は、この第１ソース／ドレイン領域に対応するセンスライン２０５−１に接続され、そして特定のメモリセルトランジスタの第２ソース／ドレイン領域は、この第２ソース／ドレイン領域に対応するキャパシタ２０３に接続される。図２Ａには図示されていないが、センスライン２０５−２は更に、所定のメモリセル列に接続することができる。
アレイ２３０は、本開示の複数の実施形態によるセンス回路に接続される。この例では、センス回路は、センスアンプ２０６と、演算コンポーネント２３１と、を備える。センス回路は、図１に示すセンス回路１５０とすることができる。センスアンプ２０６は、特定のメモリセル列に対応する相補センスラインＤ、Ｄ＿に接続される。センスアンプ２０６は、図３を参照して以下に説明されるセンスアンプ３０６のようなセンスアンプとすることができる。従って、センスアンプ２０６は、選択セルに記憶された論理状態（例えば、論理データ値）を導出するように動作させることができる。種々実施形態は、この例示的なセンスアンプ２０６に限定されない。例えば、本明細書において記載される複数の実施形態によるセンス回路は、電流モードセンスアンプ及び／またはシングルエンドセンスアンプ（例えば、１つのセンスラインに接続されるセンスアンプ群）を含むことができる。
複数の実施形態では、演算コンポーネント（例えば、２３１）は、センスアンプ（例えば、２０６）のトランジスタ群、及び／または特定の形状サイズ（例えば、４Ｆ２，６Ｆ２など）に従って形成することができるアレイ（例えば、２３０）のメモリセル群と間隔を空けて形成される複数のトランジスタを含むことができる。以下に更に説明するように、演算コンポーネント２３１は、センスアンプ２０６に接続されて、種々の論理演算を、アレイ２３０からのデータを入力として使用することにより実行して、結果をアレイ２３０に、データを、センスラインアドレスアクセスを行なって転送することなく（例えば、列デコード信号を作動させて、データを外部回路にアレイ及びセンス回路からローカルＩ／Ｏラインを介して転送することなく）返送して格納するように動作することができる。このように、本開示の複数の実施形態により、論理演算、及び論理演算に関連する演算機能を、種々の従来のアプローチよりも少ない電力を使用して実行することができる。更に、複数の実施形態により、データをＩ／Ｏラインを介して転送して、演算機能を実行する必要を無くすことができるので、複数の実施形態により、並列処理能力を従来のアプローチと比較して向上させることができる。
図２Ａに示す例では、演算コンポーネント２３１に対応する回路は、センスラインＤ及びＤ＿の各センスラインに接続される５個のトランジスタを含むが；種々実施形態は、この例に限定されない。トランジスタ２０７−１及び２０７−２は、センスラインＤ及びＤ＿にそれぞれ接続される第１ソース／ドレイン領域と、クロスカップルラッチに接続される（例えば、クロスカップルＮＭＯＳトランジスタ２０８−１及び２０８−２、及びクロスカップルＰＭＯＳトランジスタ２０９−１及び２０９−２のような一対のクロスカップルトランジスタのゲート群に接続される）第２ソース／ドレイン領域と、を有する。本明細書において更に説明するように、トランジスタ２０８−１、２０８−２、２０９−１、及び２０９−２を含むクロスカップルラッチは、２次ラッチと表記することができる（センスアンプ２０６に対応するクロスカップルラッチは、本明細書では、１次ラッチと表記することができる）。
トランジスタ２０７−１及び２０７−２は、パストランジスタ（ｐａｓｓ ｔｒａｎｓｉｓｔｏｒ）と表記することができ、パストランジスタは、それぞれの信号２１１−１（Ｐａｓｓｄ）及び２１１−２（Ｐａｓｓｄｂ）により有効にして、それぞれのセンスラインＤ及びＤ＿に現われる電圧または電流を、トランジスタ２０８−１、２０８−２、２０９−１、及び２０９−２を含むクロスカップルラッチの入力群（例えば、２次ラッチの入力群）に伝達することができる。この例では、トランジスタ２０７−１の第２ソース／ドレイン領域は、トランジスタ２０８−１及び２０９−１の第１ソース／ドレイン領域にだけでなく、トランジスタ２０８−２及び２０９−２のゲートに接続される。同様に、トランジスタ２０７−２の第２ソース／ドレイン領域は、トランジスタ２０８−２及び２０９−２の第１ソース／ドレイン領域にだけでなく、トランジスタ２０８−１及び２０９−１のゲートに接続される。
トランジスタ２０８−１及び２０８−２の第２ソース／ドレイン領域は、負の制御信号２１２−１（Ａｃｃｕｍｂ）に共通接続される。トランジスタ２０９−１及び２０９−２の第２ソース／ドレイン領域は、正の制御信号２１２−２（Ａｃｃｕｍ）に共通接続される。Ａｃｃｕｍ信号２１２−２は電源電圧（例えば、ＶＤＤ）とすることができ、Ａｃｃｕｍｂ信号は基準電圧（例えば、接地電圧）とすることができる。イネーブル信号２１２−１及び２１２−２は、２次ラッチに対応するトランジスタ２０８−１、２０８−２、２０９−１、及び２０９−２を含むクロスカップルラッチを活性化する。活性化されたセンスアンプペアは、共通ノード２１７−１と共通ノード２１７−２との間の差電圧を増幅して、ノード２１７−１が、Ａｃｃｕｍ信号電圧及びＡｃｃｕｍｂ信号電圧の一方の信号電圧（ＶＤＤ及び接地電圧の一方の電圧）にまで駆動され、かつノード２１７−２が、Ａｃｃｕｍ信号電圧及びＡｃｃｕｍｂ信号電圧の他方の信号電圧にまで駆動されるようにする。以下に更に説明するように、信号２１２−１及び２１２−２には、“Ａｃｃｕｍ”及び“Ａｃｃｕｍｂ”の記号が付されるが、これは、２次ラッチが、論理演算を実行するために使用されている間にアキュムレータ（ａｃｃｕｍｕｌａｔｏｒ）として機能することができるからである。複数の実施形態では、アキュムレータは、２次ラッチを構成するクロスカップルトランジスタ２０８−１、２０８−１、２０９−１、及び２０９−２だけでなく、パストランジスタ２０７−１及び２０７−２を含む。本明細書において更に説明されるように、複数の実施形態では、センスアンプに接続されるアキュムレータを含む演算コンポーネントは、論理演算を実行するように構成することができ、この論理演算では、加算演算を、一対の相補センスラインの少なくとも一方のセンスラインに現われる信号（例えば、電圧または電流）で表わされるデータ値に対して実行する。
演算コンポーネント２３１は更に、それぞれのデジットラインＤ及びＤ＿に接続される第１ソース／ドレイン領域を有する反転トランジスタ２１４−１及び２１４−２を含む。トランジスタ２１４−１及び２１４−２の第２ソース／ドレイン領域は、トランジスタ２１６−１及び２１６−２それぞれの第１ソース／ドレイン領域に接続される。トランジスタ２１４−１及び２１４−２のゲートは、信号２１３（ＩｎｖＤ）に接続される。トランジスタ２１６−１のゲートは共通ノード２１７−１に接続され、この共通ノード２１７−１に、トランジスタ２０８−２のゲート、トランジスタ２０９−２のゲート、及びトランジスタ２０８−１の第１ソース／ドレイン領域が更に接続される。相補的に、トランジスタ２１６−２のゲートが共通ノード２１７−２に接続され、この共通ノード２１７−２に、トランジスタ２０８−１のゲート、トランジスタ２０９−１のゲート、及びトランジスタ２０８−２の第１ソース／ドレイン領域が更に接続される。従って、イネーブル信号ＩｎｖＤは、２次ラッチに格納されているデータ値を反転させるように機能して、反転値をセンスライン２０５−１及び２０５−２に現われる電圧にまで駆動する。
図２Ａに示す演算コンポーネント２３１を動作させて（例えば、Ｐａｓｓｄ信号，Ｐａｓｓｄｂ信号，Ａｃｃｕｍｂ信号，Ａｃｃｕｍ信号，及びＩｎｖＤ信号により）、各種演算の中でも特に、ＡＮＤ演算，ＮＡＮＤ演算，ＯＲ演算，及びＮＯＲ演算を含む種々の論理演算を実行することができる。例えば、以下に更に説明されるように、複数の実施形態によるセンス回路（例えば、センスアンプ２０６及び演算コンポーネント２３１）を動作させて、各種演算の中でも特に、ＡＮＤ演算，ＮＡＮＤ演算，ＯＲ演算，及びＮＯＲ演算を実行することができる。これらの論理演算は、Ｒ入力論理演算とすることができ、この場合、“Ｒ”は、２以上の値を表わす。
例えば、Ｒ入力論理演算は、アレイ２３０に入力として格納されているデータを使用して実行することができ、結果を適切なロケーションに、センス回路を動作させることにより格納する（例えば、アレイ２３０に返送して格納する、かつ／または異なるロケーションに格納する）ことができる。以下に説明する例では、Ｒ入力論理演算では、第１の特定のワードライン（例えば、２０４−０）に、かつ特定のセンスライン（例えば、２０５−１）に接続されるメモリセルに第１入力として格納されているデータ値（例えば、論理１または論理０）、及び複数の更に別のワードライン（例えば、２０４−１〜２０４−Ｎ）に接続され、かつ特定のセンスライン（例えば、２０５−１）に共通接続されるメモリセル群に、該当する複数の更に別の入力として格納されているデータ値を使用する。このようにして、複数の論理演算を並列に実行することができる。例えば、４Ｋ論理演算は、４Ｋ本のセンスラインを有するアレイで並列に実行することができる。この例では、３入力論理演算において、第１ワードラインに接続される４Ｋ個のセルは、４Ｋ個の第１入力として機能することができ、第２ワードラインに接続される４Ｋ個のセルは、４Ｋ個の第２入力として機能することができ、そして第３ワードラインに接続される４Ｋ個のセルは、４Ｋ個の第３入力として機能することができる。このようにして、この例では、４Ｋ種類の個別の３入力論理演算を並列に実行することができる。
複数の実施形態では、Ｒ入力論理演算の第１演算フェーズでは、センス動作を、特定のワードライン（例えば、２０４−０）に、かつ特定のセンスライン（例えば、２０５−１）に接続されるメモリセルに対して実行して、この論理演算による格納データ値（例えば、論理１または論理０）を導出し、このデータ値は、Ｒ入力論理演算における第１入力として機能する。次に、第１入力（例えば、センスされた格納データ値）を、演算コンポーネント２３１に関連するラッチに転送する（例えば、コピーする）ことができる。複数の中間演算フェーズを実行することができ、これらの中間演算フェーズでは更に、センス動作を、該当する複数の更に別のワードライン（例えば、２０４−１〜２０４−Ｎ）に接続され、かつ特定のセンスライン（例えば、２０５−１）に接続されるメモリセル群に対して実行して、これらのメモリセルに格納されているデータ値を導出することができ、これらのデータ値は、Ｒ入力論理演算の該当する複数の更に別の入力（例えば、Ｒ−１個の更に別の入力）として機能する。Ｒ入力論理演算の最終演算フェーズでは、センス回路を動作させて論理演算の結果を適切なロケーションに格納する。一例として、結果は、アレイに返送して格納することができる（例えば、特定のセンスライン２０５−１に接続されるメモリセルに返送して格納する）。結果をアレイに返送して格納する処理は、列デコードラインを活性化することなく行なうことができる。結果は、アレイ２３０内のロケーション以外のロケーションに格納することもできる。例えば、結果は、ホストプロセッサのような処理リソースに関連する外部レジスタに格納することができる（例えば、センスアンプ２０６に接続されるローカルＩ／Ｏラインを介して）が；種々実施形態は、このような構成に限定されない。第１演算フェーズ、中間演算フェーズ、最終演算フェーズに関する詳細について、図２Ｂ、図２Ｃ−１、図２Ｃ−２、図２Ｄ−１、及び図２Ｄ−２を参照して以下に更に説明する。
図２Ｂは、本開示の複数の実施形態による複数の論理演算を、センス回路を使用して実行する処理に関連するタイミング図２８５−１を示している。タイミング図２８５−１は、論理演算（例えば、Ｒ入力論理演算）の第１演算フェーズを実行する処理に関連する信号群（例えば、電圧信号群）を示している。図２Ｂに表示される第１演算フェーズは、例えばＡＮＤ演算，ＮＡＮＤ演算，ＯＲ演算，またはＮＯＲ演算の第１演算フェーズとすることができる。以下に更に説明するように、図２Ｂに図示される演算フェーズを実行する際に、従来の処理アプローチよりも遥かに少ないエネルギー（例えば、約半分）しか消費しないようにすることができ、従来の処理アプローチでは、電圧を電圧レールと電圧レールとの間（例えば、電源電圧と接地電圧との間）で全振れ幅で振れさせて、演算機能を実行する。
図２Ｂに示す例では、相補論理値（例えば、“１”及び“０”）に対応するこれらの電圧レールは、電源電圧２７４（ＶＤＤ）及び接地電圧２７２（Ｇｎｄ）である。論理演算を実行する前に、平衡化は、相補センスラインＤ及びＤ＿を短絡させて平衡電圧２２５（ＶＤＤ／２）にすることにより行なうことができる。平衡化については、図３を参照して以下に更に説明される。
時刻ｔ１では、平衡信号２２６が非活性化され、次に選択行（例えば、センス対象であり、かつ第１入力として使用されるデータ値を有するメモリセルに対応する行）が活性化される。信号２０４−０は、選択行（例えば、行２０４−０）に印加される電圧信号を表わす。行信号２０４−０が、選択セルに対応するアクセストランジスタ（例えば、２０２）の閾値電圧（Ｖｔ）に達すると、アクセストランジスタが導通して、センスラインＤを選択メモリセルに（例えば、セルが１Ｔ１Ｃ ＤＲＡＭセルである場合のキャパシタ２０３に）接続し、これにより、差電圧信号が、センスラインＤとＤ＿（例えば、信号２０５−１及び２０５−２それぞれで指示される）との間に、時刻ｔ２とｔ３との間で発生する。選択セルの電圧は、信号２０３で表わされる。エネルギー保存則から、差信号がＤとＤ＿との間に発生する（例えば、セルをセンスラインＤに接続することにより）際には、エネルギーが消費されないが、その理由は、行信号２０４を活性化／非活性化する処理に関連するエネルギーが、当該行に接続される複数のメモリセルに蓄積されていたエネルギーであるからである。
時刻ｔ３では、センスアンプ（例えば、２０６）は、例えば正の制御信号２３１（例えば、図３に示すＰＳＡ３３１）を活性化させてｈｉｇｈ状態にし、そして負の制御信号２２８（例えば、ＲＮＬ＿３２８）を活性化させてｌｏｗ状態にし、これによりＤとＤ＿との間の差信号が増幅されて、論理１に対応する電圧（例えば、ＶＤＤ）、または論理０に対応する電圧（例えば、接地電圧）がセンスラインＤに現われる（そして、他方の電圧が相補センスラインＤ＿に現われる）ことにより、センスデータ値がセンスアンプ２０６の１次ラッチに格納されるようになる。エネルギーは主として、センスラインＤ（２０５−１）を平衡電圧ＶＤＤ／２からレール電圧ＶＤＤにまで充電する際に消費される。
時刻ｔ４では、パストランジスタ２０７−１及び２０７−２を有効にする（例えば、制御ライン２１１−１及び２１１−２にそれぞれ印加されるそれぞれＰａｓｓｄ制御信号及びＰａｓｓｄｂ制御信号により）。制御信号２１１−１及び２１１−２は、総称して制御信号２１１と表記される。本明細書において使用されるように、Ｐａｓｓｄ及びＰａｓｓｄｂのような種々の制御信号は、これらの信号の印加先の制御ラインを参照することにより、参照することができる。例えば、Ｐａｓｓｄ信号は、制御信号２１１−１と表記することができる。時刻ｔ５では、アキュムレータ制御信号Ａｃｃｕｍｂ及びＡｃｕｕｍを、それぞれの制御ライン２１２−１及び２１２−２を介して活性化する。以下に説明するように、アキュムレータ制御信号２１２−１及び２１２−２は、後続の演算フェーズの間は活性化されたままの状態を保持することができる。このように、この例では、制御信号２１２−１及び２１２−２を活性化すると、演算コンポーネント２３１の２次ラッチ（例えば、アキュムレータ）が活性化される。センスアンプ２０６に格納されているセンスデータ値は２次ラッチに転送される（例えば、コピーされる）。
時刻ｔ６では、パストランジスタ２０７−１及び２０７−２を無効にする（例えば、非導通状態にする）が；アキュムレータ制御信号２１２−１及び２１２−２が活性化されたままの状態を保持しているので、加算結果は、２次ラッチ（例えば、アキュムレータ）に格納される（例えば、ラッチされる）。時刻ｔ７では、行信号２０４−０を非活性化して、アレイセンスアンプを時刻ｔ８に非活性化する（例えば、センスアンプ制御信号２２８及び２３１を非活性化する）。
時刻ｔ９では、センスラインＤ及びＤ＿を、図示のように、センスライン電圧信号２０５−１及び２０５−２がこれらの信号のそれぞれのレール電圧値から平衡電圧２２５（ＶＤＤ／２）に移行することにより平衡させる（例えば、平衡信号２２６を活性化する）。平衡させる際には、エネルギー保存則からエネルギーは殆ど消費されない。図３に関連して以下に説明するように、平衡化の際には、相補センスラインＤ及びＤ＿を、この例ではＶＤＤ／２である平衡電圧に短絡させることができる。平衡化は、例えばメモリセルのセンス動作の前に行なわれる。
図２Ｃ−１及び図２Ｃ−２は、本開示の複数の実施形態による複数の論理演算を、センス回路を使用して実行する処理に関連するタイミング図２８５−２及び２８５−３をそれぞれ示している。タイミング図２８５−２及び２８５−３は、論理演算（例えば、Ｒ入力論理演算）の複数の中間演算フェーズを実行する処理に関連する信号群（例えば、電圧信号群）を示している。例えば、タイミング図２８５−２は、Ｒ入力ＮＡＮＤ演算またはＲ入力ＡＮＤ演算の複数の中間演算フェーズに対応しており、タイミング図２８５−３は、Ｒ入力ＮＯＲ演算またはＲ入力ＯＲ演算の複数の中間演算フェーズに対応している。例えば、ＡＮＤ演算またはＮＡＮＤ演算を実行する際に、図２Ｃ−１に示す演算フェーズを、図２Ｂに示す演算フェーズのような初期演算フェーズの後に、１回以上実行することができる。同様に、ＯＲ演算またはＮＯＲ演算を実行する際に、図２Ｃ−２に示す演算フェーズを、図２Ｂに示す演算フェーズのような初期演算フェーズの後に、１回以上実行することができる。
タイミング図２８５−２及び２８５−３に図示されているように、時刻ｔ１では、平衡化を解除し（例えば、平衡信号２２６を非活性化する）、次に選択行（例えば、センス対象であり、かつ第２入力、第３入力などのような入力として使用されるデータ値を有するメモリセルに対応する行）を活性化する。信号２０４−１は、選択行（例えば、行２０４−１）に印加される電圧信号を表わしている。行信号２０４−１は、選択セルに対応するアクセストランジスタ（例えば、２０２）の閾値電圧（Ｖｔ）に達すると、アクセストランジスタが導通して、センスラインＤを選択メモリセルに（例えば、セルが１Ｔ１Ｃ ＤＲＡＭセルである場合のキャパシタ２０３に）接続することにより、差電圧信号が、センスラインＤとＤ＿（例えば、信号２０５−１及び２０５−２でそれぞれ指示される）との間に、かつ時刻ｔ２とｔ３との間の時刻に発生する。選択セルの電圧は、信号２０３で表わされる。エネルギー保存則から、差信号がＤとＤ＿との間に発生する（例えば、セルをセンスラインＤに接続することにより）際にエネルギーが消費されないが、その理由は、行信号２０４を活性化／非活性化する処理に関連するエネルギーが、当該行に接続される複数のメモリセルに蓄積されていたエネルギーであるからである。
時刻ｔ３では、センスアンプ（例えば、２０６）が、例えば正の制御信号２３１（例えば、図３に示すＰＳＡ３３１）を活性化してｈｉｇｈ状態にし、そして負の制御信号２２８（例えば、ＲＮＬ＿３２８）を活性化してｌｏｗ状態にし、これにより、ＤとＤ＿との間の差信号が増幅されて、論理１に対応する電圧（例えば、ＶＤＤ）または論理０に対応する電圧（例えば、接地電圧）がセンスラインＤに現われる（そして、他方の電圧が相補センスラインＤ＿に現われる）ことにより、センスデータ値がセンスアンプ２０６の１次ラッチに格納されるようになる。エネルギーは主として、センスラインＤ（２０５−１）を平衡電圧ＶＤＤ／２からレール電圧ＶＤＤにまで充電する際に消費される。
タイミング図２８５−２及び２８５−３に図示されているように、特定の論理演算によって異なるが、時刻ｔ４では（例えば、選択セルがセンスされた後）、制御信号２１１−１（Ｐａｓｓｄ）及び２１１−２（Ｐａｓｓｄｂ）のうちの一方の制御信号のみを活性化させる（例えば、パストランジスタ２０７−１及び２０７−２のうちの一方のパストランジスタのみを有効にする）。例えば、タイミング図２８５−２は、ＮＡＮＤ演算またはＡＮＤ演算の中間フェーズに対応しているので、制御信号２１１−１を時刻ｔ４に活性化させて、制御信号２１１−２が非活性化されたままの状態を保持するようにする。これとは異なり、タイミング図２８５−３は、ＮＯＲ演算またはＯＲ演算の中間フェーズに対応しているので、制御信号２１１−２を時刻ｔ４に活性化させて、制御信号２１１−１が非活性化されたままの状態を保持するようにする。上に説明した内容から、アキュムレータ制御信号２１２−１（Ａｃｃｕｍｂ）及び２１２−２（Ａｃｃｕｍ）を図２Ｂに示す初期演算フェーズ中に活性化させて、これらの制御信号が活性化されたままの状態を中間フェーズ（群）になっているときに保持していたことを思い起こされたい。
アキュムレータが既に活性化されていたので、Ｐａｓｓｄ（２１１−１）のみを活性化して、電圧信号２０５−１に対応するデータ値を加算する。同様に、Ｐａｓｓｄｂ（２１１−２）のみを活性化して、電圧信号２０５−２に対応するデータ値を加算する。例えば、Ｐａｓｓｄ（２１１−１）のみを活性化するＡＮＤ／ＮＡＮＤ演算例（例えば、タイミング図２８５−２）では、選択メモリセル（例えば、この例の第１行のメモリセル）に格納されているデータ値が論理０である場合、２次ラッチに関連する加算値は、ｌｏｗ状態にアサートされて、２次ラッチが論理０を格納するようになる。第１行のメモリセルに格納されているデータ値が論理０ではない場合、２次ラッチは、当該２次ラッチに格納されている第０行のデータ値（例えば、論理１または論理０）を保持する。従って、このＡＮＤ／ＮＡＮＤ演算例では、２次ラッチは、複数のゼロ（０群）を加算するアキュムレータとして機能している。同様に、Ｐａｓｓｄｂのみを活性化するＯＲ／ＮＯＲ演算例（例えば、タイミング図２８５−３）では、選択メモリセル（例えば、この例の第１行のメモリセル）に格納されているデータ値が論理１である場合、２次ラッチに関連する加算値は、ｈｉｇｈ状態にアサートされて、２次ラッチが論理１を格納するようになる。第１行のメモリセルに格納されているデータ値が論理１ではない場合、２次ラッチは、当該２次ラッチに格納されている第０行のデータ値（例えば、論理１または論理０）を保持する。従って、このＯＲ／ＮＯＲ演算例では、２次ラッチは、Ｄ＿に現われる電圧信号２０５−２で、アキュムレータのデータ真値を設定しているので、複数の１（１群）を加算するアキュムレータとして効果的に機能している。
図２Ｃ−１及び図２Ｃ−２に図示されている演算フェーズのような中間演算フェーズの最終段階では、Ｐａｓｓｄ信号（例えば、ＡＮＤ／ＮＡＮＤの場合）またはＰａｓｓｄｂ信号（例えば、ＯＲ／ＮＯＲの場合）を非活性化して（例えば、時刻ｔ５に）、選択行を非活性化し（例えば、時刻ｔ６に）、センスアンプを非活性化して（例えば、時刻ｔ７に）、平衡化を行なう（例えば、時刻ｔ８に）。図２Ｃ−１または図２Ｃ−２に図示されている演算フェーズのような中間演算フェーズを繰り返して、複数の更に別の行から得られる結果を加算することができる。一例として、タイミング図２８５−２または２８５−３のシーケンスは、後の（例えば、第２）時刻に第２行のメモリセルについて、後の（例えば、第３）時刻に第３行のメモリセルについて行なうことができ、他の行のメモリセルについても同様にして行なうことができる。例えば、１０入力ＮＯＲ演算の場合、図２Ｃ−２に示す中間フェーズを９回行なって、１０入力論理演算の９回の入力を行なうことができ、この場合、１０回目の入力は、初期演算フェーズ中に導出される（図２Ｂで説明されるように）。
図２Ｄ−１及び図２Ｄ−２は、本開示の複数の実施形態による複数の論理演算を、センス回路を使用して実行する処理に関連するタイミング図２８５−４及び２８５−５をそれぞれ示している。タイミング図２８５−４及び２８５−５は、論理演算（例えば、Ｒ入力論理演算）の最終演算フェーズを実行する処理に関連する信号群（例えば、電圧信号群）を示している。例えば、タイミング図２８５−４は、Ｒ入力ＮＡＮＤ演算またはＲ入力ＮＯＲ演算の最終演算フェーズに対応しており、タイミング図２８５−５は、Ｒ入力ＡＮＤ演算またはＲ入力ＯＲ演算の最終演算フェーズに対応している。例えば、ＮＡＮＤ演算を実行する際に、図２Ｄ−１に示す演算フェーズを、図２Ｃ−１に関連して説明した中間演算フェーズを複数回繰り返した後に実行することができ、ＮＯＲ演算を実行する際に、図２Ｄ−１に示す演算フェーズを、図２Ｃ−２に関連して説明した中間演算フェーズを複数回繰り返した後に実行することができ、ＡＮＤ演算を実行する際に、図２Ｄ−２に示す演算フェーズを、図２Ｃ−１に関連して説明した中間演算フェーズを複数回繰り返した後に実行することができ、そしてＯＲ演算を実行する際に、図２Ｄ−２に示す演算フェーズを、図２Ｃ−２に関連して説明した中間演算フェーズを複数回繰り返した後に実行することができる。以下に示す表１は、本明細書において記載される複数の実施形態による複数のＲ入力論理演算を実行する処理に関連する演算フェーズシーケンスに対応する種々の図を示している。
図２Ｄ−１及び図２Ｄ−２の最終演算フェーズについて、Ｒ入力論理演算の結果をアレイ（例えば、アレイ２３０）の１つの行に格納する処理に関連して説明されている。しかしながら、上に説明したように、複数の実施形態では、結果は、アレイに返送して格納する以外に、適切なロケーションに格納することができる（例えば、コントローラ及び／またはホストプロセッサに関連する外部レジスタに、異なるメモリデバイスのメモリアレイなどに、Ｉ／Ｏラインを介して格納することができる）。
タイミング図２８５−４及び２８５−５に図示されているように、時刻ｔ１では、平衡化を解除して（例えば、平衡信号２２６を非活性化する）、センスラインＤ及びＤ＿が浮遊状態となるようにする。いずれの論理演算が実行されているかによって異なるが、時刻ｔ２では、ＩｎｖＤ信号２１３、またはＰａｓｓｄ及びＰａｓｓｄｂ信号２１１のいずれかが活性化される。この例では、ＩｎｖＤ信号２１３は、ＮＡＮＤ演算またはＮＯＲ演算（図２Ｄ−１参照）の場合に活性化され、Ｐａｓｓｄ及びＰａｓｓｄｂ信号２１１は、ＡＮＤ演算またはＯＲ演算（図２Ｄ−２参照）の場合に活性化される。
ＩｎｖＤ信号２１３を時刻ｔ２に活性化する（例えば、ＮＡＮＤ演算またはＮＯＲ演算に関連して）と、トランジスタ２１４−１／２１４−２が有効になって、センスラインＤまたはセンスラインＤ＿のいずれかがｌｏｗ状態に引き下げられて、２次ラッチに格納されているデータ値が反転する。このように、信号２１３を活性化すると、加算出力が反転する。従って、ＮＡＮＤ演算の場合、前の演算フェーズ群（例えば、初期演算フェーズ、及び１つ以上の中間演算フェーズ）でセンスされるメモリセル群のいずれかのメモリセルに論理０が格納されていた場合（例えば、ＮＡＮＤ演算のＲ入力群のいずれかの入力が論理０であった場合）、センスラインＤ＿は、論理０に対応する電圧（例えば、接地電圧）を伝達することになり、センスラインＤは、論理１に対応する電圧（例えば、ＶＤＤのような電源電圧）を伝達することになる。このＮＡＮＤ例の場合、前の演算フェーズ群でセンスされるメモリセル群の全てのメモリセルに論理１が格納されていた場合（例えば、ＮＡＮＤ演算のＲ入力群の全ての入力が論理１であった場合）、センスラインＤ＿は、論理１に対応する電圧を伝達することになり、センスラインＤは、論理０に対応する電圧を伝達することになる。次に、時刻ｔ３では、センスアンプ２０６の１次ラッチを活性化し（例えば、センスアンプを作動させる）、Ｄ及びＤ＿を適切な電源レール電位まで駆動し、そしてセンスラインＤがこの時点で、前の演算フェーズ群になっているときにセンスされたメモリセル群から導出されるそれぞれの入力データ値のＮＡＮＤ演算結果を伝達する。このように、センスラインＤは、これらの入力データ値のいずれかの入力データ値が論理０である場合にＶＤＤとなり、そしてセンスラインＤは、これらの入力データ値の全ての入力データ値が論理１である場合に接地電圧となる。
ＮＯＲ演算の場合、前の演算フェーズ群（例えば、初期演算フェーズ、及び１つ以上の中間演算フェーズ）でセンスされるメモリセル群のいずれかのメモリセルに論理１が格納されていた場合（例えば、ＮＯＲ演算のＲ入力群のいずれかの入力が論理１であった場合）、センスラインＤ＿は、論理１に対応する電圧（例えば、ＶＤＤ）を伝達することになり、センスラインＤは、論理０に対応する電圧（例えば、接地電圧）を伝達することになる。このＮＯＲ例の場合、前の演算フェーズ群でセンスされるメモリセル群の全てのメモリセルに論理０が格納されていた場合（例えば、ＮＯＲ演算のＲ入力群の全ての入力が論理０であった場合）、センスラインＤ＿は、論理０に対応する電圧を伝達することになり、センスラインＤは、論理１に対応する電圧を伝達することになる。次に、時刻ｔ３では、センスアンプ２０６の１次ラッチが活性化されて、センスラインＤはこの時点で、前の演算フェーズ群になっているときにセンスされたメモリセル群から導出されるそれぞれの入力データ値のＮＯＲ演算結果を保持することになる。このように、センスラインＤは、これらの入力データ値のいずれかの入力データ値が論理１である場合に接地電圧となり、そしてセンスラインＤは、これらの入力データ値の全ての入力データ値が論理０である場合にＶＤＤとなる。
図２Ｄ−２を参照するに、Ｐａｓｓｄ及びＰａｓｓｄｂ信号２１１を活性化すると（例えば、ＡＮＤ演算またはＯＲ演算に関連して）、演算コンポーネント２３１の２次ラッチに格納されている加算出力が、センスアンプ２０６の１次ラッチに転送される。例えば、ＡＮＤ演算の場合、前の演算フェーズ群（例えば、図２Ｂの第１演算フェーズ、及び図２Ｃ−１の１回以上繰り返される中間演算フェーズ）でセンスされるメモリセル群のいずれかのメモリセルに論理０が格納されていた場合（例えば、ＡＮＤ演算のＲ入力群のいずれかの入力が論理０であった場合）、センスラインＤ＿は、論理１に対応する電圧（例えば、ＶＤＤ）を伝達することになり、センスラインＤは、論理０に対応する電圧（例えば、接地電圧）を伝達することになる。このＡＮＤ例の場合、前の演算フェーズ群でセンスされるメモリセル群の全てのメモリセルに論理１が格納されていた場合（例えば、ＡＮＤ演算のＲ入力群の全ての入力が論理１であった場合）、センスラインＤ＿は、論理０に対応する電圧を伝達することになり、センスラインＤは、論理１に対応する電圧を伝達することになる。次に、時刻ｔ３では、センスアンプ２０６の１次ラッチが活性化されると、センスラインＤはこの時点で、前の演算フェーズ群になっているときにセンスされたメモリセル群から導出されるそれぞれの入力データ値のＡＮＤ演算結果を伝達する。このように、センスラインＤは、これらの入力データ値のいずれかの入力データ値が論理０である場合に接地電圧となり、そしてセンスラインＤは、これらの入力データ値の全ての入力データ値が論理１である場合にＶＤＤとなる。
ＯＲ演算の場合、前の演算フェーズ群（例えば、図２Ｂの第１演算フェーズ、及び図２Ｃ−２に示す１回以上繰り返される中間演算フェーズ）でセンスされるメモリセル群のいずれかのメモリセルに論理１が格納されていた場合（例えば、ＯＲ演算のＲ入力群のいずれかの入力が論理１であった場合）、センスラインＤ＿は、論理０に対応する電圧（例えば、接地電圧）を伝達することになり、センスラインＤは、論理１に対応する電圧（例えば、ＶＤＤ）を伝達することになる。このＯＲ例の場合、前の演算フェーズ群でセンスされるメモリセル群の全てのメモリセルに論理０が格納されていた場合（例えば、ＯＲ演算のＲ入力群の全ての入力が論理０であった場合）、センスラインＤは、論理０に対応する電圧を伝達することになり、センスラインＤ＿は、論理１に対応する電圧を伝達することになる。次に、時刻ｔ３では、センスアンプ２０６の１次ラッチが活性化されると、センスラインＤはこの時点で、前の演算フェーズ群になっているときにセンスされたメモリセル群から導出されるそれぞれの入力データ値のＯＲ演算結果を伝達する。このように、センスラインＤは、これらの入力データ値のいずれかの入力データ値が論理１である場合にＶＤＤとなり、そしてセンスラインＤは、これらの入力データ値の全ての入力データ値が論理０である場合に接地電圧となる。
次に、Ｒ入力ＡＮＤ演算、ＯＲ演算、ＮＡＮＤ演算、及びＮＯＲ演算の結果は、アレイ２３０のメモリセルに返送して格納することができる。図２Ｄ−１及び図２Ｄ−２に示す例では、Ｒ入力論理演算の結果は、第Ｒ行（例えば、２０４−Ｒ）に接続されるメモリセルに格納される。論理演算の結果を第Ｒ行のメモリセルに格納する際に、第Ｒ行のアクセストランジスタ２０２は、第Ｒ行を活性化することにより簡単に有効にすることができる。第Ｒ行のメモリセルのキャパシタ２０３は、センスラインＤに保持されているデータ値（例えば、論理１または論理０）に対応する電圧にまで駆動されて、どのようなデータ値が既に第Ｒ行のメモリセルに格納されていても、当該データ値にほぼ完全に上書きされる。第Ｒ行のメモリセルは、論理演算の入力として使用されるデータ値を格納していた同じメモリセルとすることができることに留意されたい。例えば、論理演算の結果は、第０行のメモリセルまたは第１行のメモリセルに返送して格納することができる。
タイミング図２８５−４及び２８５−５は、時刻ｔ３において、正の制御信号２３１及び負の制御信号２２８を非活性化する（例えば、信号２３１がｈｉｇｈ状態になり、信号２２８がｌｏｗ状態になる）ことにより、センスアンプ２０６を活性化する様子を示している。時刻ｔ４では、時刻ｔ２で活性化されていたそれぞれの信号（例えば、２１３または２１１）を非活性化する。種々実施形態はこの例に限定されない。例えば、複数の実施形態では、センスアンプ２０６は、時刻ｔ４後に（例えば、信号２１３または信号２１１を非活性化した後に）活性化することができる。
図２Ｄ−１及び図２Ｄ−２に示すように、時刻ｔ５では、第Ｒ行（２０４−Ｒ）を活性化することにより、選択セルのキャパシタ２０３を、アキュムレータに格納されている論理値に対応する電圧にまで駆動する。時刻ｔ６では、第Ｒ行を非活性化し、時刻ｔ７では、センスアンプ２０６を非活性化し（例えば、信号２２８及び２３１を非活性化する）、そして時刻ｔ８では、平衡化を行なう（例えば、信号２２６を活性化し、相補センスライン２０５−１／２０５−２に保持されている電圧を平衡電圧にする）。
複数の実施形態では、図２Ａに示すセンス回路のようなセンス回路（メモリセル群と間隔を空けて形成される回路）は、非常に多くの論理演算を並列に実行することができる。例えば、１６Ｋ個の列を有するアレイでは、データをアレイ及びセンス回路からバスを介して転送することなく、かつ／またはデータをアレイ及びセンス回路からＩ／Ｏラインを介して転送することなく、１６Ｋ種類の論理演算を並列に実行することができる。
また、この技術分野の当業者であれば、Ｒ入力論理演算（例えば、ＮＡＮＤ、ＡＮＤ、ＮＯＲ、ＯＲなど）を実行することができることにより、他の主要な各種演算機能及び／または各種パターン比較関数の中でも特に、加算、減算、及び乗算のような一層複雑な演算機能を実行することができることを理解できるであろう。例えば、一連のＮＡＮＤ演算を組み合わせて、全加算機能を実行することができる。一例として、全加算器が、２つのデータ値の加算を、桁上げ入力及び桁上げ出力を利用しながら行なうために１２個のＮＡＮＤゲートを必要とする場合、合計３８４回のＮＡＮＤ演算（１２ｘ３２）を実行して２個の３２ビット値を加算することができる。本開示の種々実施形態を使用して、非ブーリアン論理演算（例えば、コピー、比較など）とすることができる論理演算を実行することもできる。
更に、複数の実施形態では、実行する論理演算の入力群は、センス回路（例えば、１５０）の接続先のメモリアレイに格納されているデータ値ではなくてもよい。例えば、論理演算の複数の入力は、アレイ（例えば、２３０）の行を活性化することなく、センスアンプ（例えば、２０６）でセンスすることができる。一例として、複数の入力は、センスアンプ２０６が、当該センスアンプに接続されるＩ／Ｏライン（例えば、図３に示すＩ／Ｏライン３３４−１及び３３４−２）を介して受信することができる。このような入力は、センスアンプ２０６に（例えば、適切なＩ／Ｏラインを介して）、アレイ２３０の外部のソースから、例えばホストプロセッサ（例えば、ホスト１１０）及び／または外部コントローラから供給することができる。別の例として、論理演算を実行する処理に関連して、特定のセンスアンプ（例えば、２０６）の入力群、及び当該センスアンプに対応する演算コンポーネント（例えば、２３１）の入力群は、異なるセンスアンプ／演算コンポーネントペアから受信することができる。例えば、第１セル列に接続される第１アキュムレータに格納されているデータ値（例えば、論理結果）は、異なるセル列に接続される、異なる（例えば、隣接する）センスアンプ／演算コンポーネントペアに転送することができ、異なるセル列は、第１列と同じアレイ内に設けることができるか、または設けなくてもよい。
本開示の種々実施形態は、図２Ａに示す特定のセンス回路構成に限定されない。例えば、異なる演算コンポーネント回路を使用して、本明細書において記載される複数の実施形態による論理演算を実行することができる。図２Ａには図示していないが、複数の実施形態では、制御回路をアレイ２３０、センスアンプ２０６、及び／または演算コンポーネント２３１に接続することができる。このような制御回路は、アレイ及びセンス回路と同じチップに搭載することができる、かつ／または例えば、外部プロセッサのような外部処理リソースに搭載することができ、そしてアレイ及びセンス回路に対応する種々の信号を有効／無効にする処理を制御して、本明細書において記載される論理演算を実行することができる。
図２Ａ、図２Ｂ、図２Ｃ−１、図２Ｃ−２、図２Ｄ−１、及び図２Ｄ−２に関連して説明したこれらの例示的な論理演算フェーズでは、データ値（例えば、メモリセルからセンスされるデータ値、及び／またはセンスラインの電圧または電流に対応するデータ値）を加算する。エネルギー保存則から、論理演算フェーズを実行する際に消費されるエネルギーは、センスラインＤまたはＤ＿のキャパシタンスをＶＤＤ／２からＶＤＤにまで充電している間に消費されるエネルギーに略等しく、この充電は、センスアンプを活性化するときに（例えば、図２Ｂ、図２Ｃ−１、図２Ｃ−２、図２Ｄ−１、及び図２Ｄ−２に示す時刻ｔ３に）開始される。このように、論理演算を実行すると、センスライン（例えば、デジットライン）をＶＤＤ／２からＶＤＤにまで充電するために使用されるエネルギーがほぼ消費される。これとは異なり、種々の従来の処理アプローチでは、多くの場合、センスラインを電源レール電位から電源レール電位にまで（例えば、接地電圧からＶＤＤにまで）充電するために使用されるエネルギー量を少なくとも消費し、このエネルギー量は、本明細書において記載される種々実施形態と比較して２倍以上のエネルギーに相当する可能性がある。
図３は、本開示の複数の実施形態によるセンス回路の一部の模式図を示している。この例では、センス回路の一部は、センスアンプ３０６を備えている。複数の実施形態では、１つのセンスアンプ３０６（例えば、“ｓｅｎｓｅ ａｍｐ”）は、アレイ（例えば、アレイ１３０）内のメモリセル列ごとに設けられる。センスアンプ３０６は、例えばＤＲＡＭアレイのセンスアンプとすることができる。この例では、センスアンプ３０６は、一対の相補センスライン３０５−１（“Ｄ”）及び３０５−２（“Ｄ＿”）に接続される。このように、センスアンプ３０６は、該当する列のメモリセル群の全てのメモリセルに、センスラインＤ及びＤ＿を介して接続される。
センスアンプ３０６は、一対のクロスカップルｎチャネルトランジスタ（例えば、ＮＭＯＳトランジスタ）３２７−１及び３２７−２を含み、この場合、これらのｎチャネルトランジスタのそれぞれのソースが、負の制御信号３２８（ＲＮＬ＿）に接続され、これらのｎチャネルトランジスタのドレインが、センスラインＤ及びＤ＿にそれぞれ接続される。センスアンプ３０６は更に、一対のクロスカップルｐチャネルトランジスタ（例えば、ＰＭＯＳトランジスタ）３２９−１及び３２９−２を含み、この場合、これらのｐチャネルトランジスタのそれぞれのソースが、正の制御信号３３１（ＰＳＡ）に接続され、これらのｐチャネルトランジスタのドレインが、センスラインＤ及びＤ＿にそれぞれ接続される。
センスアンプ３０６は、センスラインＤ及びＤ＿にそれぞれ接続される一対の絶縁トランジスタ３２１−１及び３２１−２を含む。絶縁トランジスタ３２１−１及び３２１−２は、制御信号３２２（ＩＳＯ）に接続され、この制御信号３２２は、活性化されると、トランジスタ３２１−１及び３２１−２が有効になって（例えば、導通して）センスアンプ３０６をメモリセル列に接続する。図３には図示されていないが、センスアンプ３０６は、第１及び第２メモリアレイに接続することができ、かつ相補制御信号（例えば、ＩＳＯ＿）に接続される別の一対の絶縁トランジスタを含むことができ、この相補制御信号は、ＩＳＯが非活性化されると非活性化されて、センスアンプ３０６が第１アレイから、センスアンプ３０６が第２アレイに接続されると絶縁され、更にこの相補制御信号については逆のことが言える。
センスアンプ３０６は更に、センスラインＤ及びＤ＿を平衡させるように構成される回路を含む。この例では、平衡回路は、ＶＤＤ／２に等しくすることができる平衡電圧３２５（ｄｖｃ２）に接続される第１ソース／ドレイン領域を有するトランジスタ３２４を備え、この場合、ＶＤＤは、アレイに接続される電源電圧である。トランジスタ３２４の第２ソース／ドレイン領域は、一対のトランジスタ３２３−１及び３２３−２に共通する第１ソース／ドレイン領域である。一対のトランジスタ３２３−１及び３２３−２の第２ソース／ドレイン領域は、センスラインＤ及びＤ＿にそれぞれ接続される。トランジスタ３２４、３２３−１、及び３２３−２のゲートは、制御信号３２６（ＥＱ）に接続される。このようにして、ＥＱを活性化すると、トランジスタ３２４、３２３−１、及び３２３−２が有効になって、センスラインＤをセンスラインＤ＿に効果的に短絡させることにより、センスラインＤ及びＤ＿が平衡電圧ｄｖｃ２に平衡するようになる。
センスアンプ３０６は更に、信号３３３（ＣＯＬＤＥＣ）に接続されるゲートを有するトランジスタ３３２−１及び３３２−２を含む。信号３３３は、列デコード信号または列セレクト信号と表記することができる。センスラインＤ及びＤ＿は、イネーブル信号３３３に応答して、それぞれのローカルＩ／Ｏライン３３４−１（ＩＯ）及び３３４−２（ＩＯ＿）に接続される（例えば、読み出し処理に関連するセンスラインアクセスのような処理を実行する）。このようにして、信号３３３を活性化させて、アレイからＩ／Ｏライン３３４−１及び３３４−２で、アクセスされて読み出されるメモリセルの状態（例えば、論理０または論理１のような論理データ値）に対応する信号を転送することができる。
動作状態では、メモリセルがセンスされている（例えば、読み出されている）場合、センスラインＤ、Ｄ＿の一方のセンスラインに保持されている電圧は、センスラインＤ、Ｄ＿の他方のセンスラインに保持されている電圧よりも僅かに大きい。従って、ＰＳＡ信号をｈｉｇｈ状態に駆動して、ＲＮＬ＿信号をｌｏｗ状態に駆動することにより、センスアンプ３０６を活性化させる。低い方の電圧を有するセンスラインＤ、Ｄ＿で、ＰＭＯＳトランジスタ３２９−１，３２９−２のうちの一方のＰＭＯＳトランジスタを、ＰＭＯＳトランジスタ３２９−１，３２９−２のうちの他方のＰＭＯＳトランジスタよりも深く導通させることにより、高い方の電圧を有するセンスラインＤ、Ｄ＿を、他方のセンスラインＤ、Ｄ＿がｈｉｇｈ状態に駆動されるよりも高い電圧まで駆動する。同様に、高い方の電圧を有するセンスラインＤ、Ｄ＿で、ＮＭＯＳトランジスタ３２７−１，３２７−２のうちの一方のＮＭＯＳトランジスタを、ＮＭＯＳトランジスタ３２７−１，３２７−２のうちの他方のＮＭＯＳトランジスタよりも深く導通させることにより、低い方の電圧を有するセンスラインＤ、Ｄ＿を、他方のセンスラインＤ、Ｄ＿がｌｏｗ状態に駆動されるよりも低い電圧まで駆動する。その結果、短い遅延の後、僅かに大きい方の電圧を有するセンスラインＤ、Ｄ＿は、ＰＳＡ信号の電圧（この電圧は、電源電圧ＶＤＤとすることができる）まで駆動され、他方のセンスラインＤ、Ｄ＿は、ＲＮＬ＿信号の電圧（この電圧は、接地電位のような基準電位とすることができる）まで駆動される。従って、クロスカップルＮＭＯＳトランジスタ３２７−１，３２７−２、及びＰＭＯＳトランジスタ３２９−１，３２９−２は、センスアンプペアとして機能し、これらのセンスアンプは、センスラインＤ及びＤ＿に保持されている差電圧を増幅して、選択メモリセルからセンスされるデータ値をラッチするように機能する。本明細書において使用されるように、センスアンプ３０６のクロスカップルラッチは、１次ラッチ（ｐｒｉｍａｒｙ ｌａｔｃｈ）と表記することができる。これとは異なり、図２Ａに関連して上に説明したように、演算コンポーネント（例えば、図２Ａに示す演算コンポーネント２３１）に関連するクロスカップルラッチは、２次ラッチ（ｓｅｃｏｎｄａｒｙ ｌａｔｃｈ）と表記することができる。
結論
本開示は、論理演算を、センス回路を使用して実行することに関連する装置及び方法を含む。例示的な装置は、メモリセルアレイと、アレイのセンスラインに接続される１次ラッチを含むセンス回路と、を備える。センス回路は、論理演算の第１演算フェーズを、センスラインに接続されるメモリセルをセンスすることにより実行し、論理演算の複数の中間演算フェーズを、センスラインに接続される該当する複数の異なるメモリセルをセンスすることにより実行し、そして第１演算フェーズ、及び複数の中間演算フェーズの結果を、１次ラッチに接続される２次ラッチに、センスラインアドレスアクセスを行なうことなく加算するように構成することができる。
特定の実施形態について、本明細書において例示し、かつ説明してきたが、この技術分野の当業者であれば、同じ結果を達成するために計画された配置の代わりに、図示の特定の実施形態を用いることができることを理解できるであろう。本開示は、本開示の１つ以上の実施形態の適応形態または変更形態を含むものとする。上記説明は、例示的に行なわれており、本開示を限定するために行なわれているのではないことを理解されたい。上に挙げた種々実施形態の組み合わせ、及び本明細書では詳細には説明されない他の実施形態は、この技術分野の当業者であれば、上記説明を精査することにより明らかになるであろう。本開示の１つ以上の実施形態の範囲は、上記構造及び方法を用いる他の応用形態を含む。従って、本開示の１つ以上の実施形態の範囲は、添付の請求項を、このような請求項に権利付与する根拠となる全範囲の均等物と併せて参照することにより決定されるべきである。
これまでの詳細な説明では、幾つかの特徴をグループ化して単一の実施形態にまとめて含めることにより、本開示を簡略化している。本開示の本方法は、本開示において開示される種々実施形態が、各請求項に明示的に列挙される特徴よりも多くの特徴を使用する必要があるという意図を表わしていると解釈されるべきではない。そうではなく、以下の請求項が表わしている通り、本発明の主題は、開示される単一の実施形態の全ての特徴よりも少ない特徴に含まれている。従って、以下の請求項は、本明細書において、詳細な説明に組み込み記載されているものとし、各請求項は、当該請求項単独で、個別の実施形態として有効である。

Claims (38)

  1. メモリセルアレイと、
    前記アレイのセンスラインに接続される１次ラッチを含むセンス回路と、を備え、前記センス回路は：
    論理演算の第１演算フェーズを、前記センスラインに接続されるメモリセルをセンスすることにより実行し、
    前記論理演算の複数の中間演算フェーズを、前記センスラインに接続される該当する複数の異なるメモリセルをセンスすることにより実行し、そして
    前記第１演算フェーズ、及び前記複数の中間演算フェーズの結果を、前記１次ラッチに接続される２次ラッチに、センスラインアドレスアクセスを行なうことなく加算するように構成される、装置。
  2. 前記２次ラッチに加算される前記結果は、前記論理演算の結果であり、前記センス回路は更に、前記論理演算の前記結果を前記アレイに、前記センス回路に接続される入力／出力（Ｉ／Ｏ）ラインを有効にすることなく格納するように構成される、請求項１に記載の装置。
  3. 前記論理演算は：
    ＡＮＤ演算、及び
    ＯＲ演算
    のうちの少なくとも一方の演算である、請求項２に記載の装置。
  4. 前記２次ラッチに加算される前記結果は、前記論理演算の結果の反転結果であり、前記センス回路は更に、前記論理演算の前記結果を前記アレイに、前記センス回路に接続される入力／出力（Ｉ／Ｏ）ラインを有効にすることなく格納するように構成される、請求項１に記載の装置。
  5. 前記論理演算は：
    ＮＡＮＤ演算、及び
    ＮＯＲ演算
    のうちの少なくとも一方の演算である、請求項４に記載の装置。
  6. 前記２次ラッチは、前記メモリセル群と間隔を空けて形成される第１対のトランジスタ及び第２対のトランジスタを含む、請求項１に記載の装置。
  7. 前記センス回路は：
    前記１次ラッチを含むセンスアンプと、
    演算コンポーネントと、を備え、前記演算コンポーネントは：
    前記２次ラッチと、
    前記２次ラッチに接続される第１パストランジスタと、
    前記センスラインに接続され、かつ前記第１パストランジスタに接続される第１反転トランジスタと、を含む、請求項１に記載の装置。
  8. 前記センスラインは、前記１次ラッチに接続される一対の相補センスラインの第１センスラインを含み、前記演算コンポーネントは更に：
    前記２次ラッチに接続される第２パストランジスタと、
    前記一対の相補センスラインの第２センスラインに接続され、かつ前記第２パストランジスタに接続される第２反転トランジスタと、を含む、請求項７に記載の装置。
  9. 前記２次ラッチは、一対のｎチャネルトランジスタと、一対のｐチャネルトランジスタと、を含み：
    前記一対のｎチャネルトランジスタの第１ｎチャネルトランジスタのゲート、及び前記一対のｐチャネルトランジスタの第１ｐチャネルトランジスタのゲートは、前記第１反転トランジスタのゲートに接続され、そして
    前記一対のｎチャネルトランジスタの第２ｎチャネルトランジスタのゲート、及び前記一対のｐチャネルトランジスタの第２ｐチャネルトランジスタのゲートは、前記第２反転トランジスタのゲートに接続される、請求項８に記載の装置。
  10. 前記センス回路は、前記論理演算の結果を、前記センスラインを接地電圧から前記アレイに対応する電源電圧にまで充電するために必要なエネルギー量よりも少ないエネルギー量を使用して格納するように構成される、請求項１乃至９のいずれか一項に記載の装置。
  11. 前記メモリセルアレイは、１トランジスタ１キャパシタ（１Ｔ１Ｃ）メモリセル群を含む、請求項１乃至９のいずれか一項に記載の装置。
  12. 前記メモリセル及び前記該当する複数の異なるメモリセルはそれぞれ、前記アレイの異なるアクセスラインに接続される、請求項１乃至９のいずれか一項に記載の装置。
  13. 前記メモリセル及び前記該当する複数の異なるメモリセルのうちの少なくとも一方のメモリセルは、破壊読み出しメモリセルである、請求項１２に記載の装置。
  14. 論理演算を実行する方法であって：
    センスラインに接続されるセンスアンプを介して、メモリセルに格納されているデータ値をセンスし、前記データ値は、前記論理演算の第１入力として機能し、
    前記導出データ値を、前記センスアンプに接続される演算コンポーネントのラッチに、前記センスラインに接続される第１パストランジスタ、及び相補センスラインに接続される第２パストランジスタを有効にすることにより転送し、
    前記センスアンプを介して、前記センスラインに接続される複数の異なるメモリセルに格納されている複数のデータ値をセンスし、前記複数のデータ値は、前記論理演算の該当する複数の更に別の入力として機能し、
    前記論理演算の結果を、前記演算コンポーネントを使用して、センスラインアドレスアクセスを行なうことなく導出する、方法。
  15. 更に、前記複数の異なるメモリセルに格納されている前記複数のデータ値をセンスしている間は、前記ラッチが活性化されている状態を維持する、請求項１４に記載の方法。
  16. 前記論理演算の前記結果を導出する際に、加算機能を、前記メモリセルに格納されている前記データ値、及び前記複数の異なるメモリセルに格納されている前記複数のデータ値に対して実行する、請求項１４に記載の方法。
  17. 前記加算機能を前記複数の異なるメモリセルに格納されている前記複数のデータ値に対して実行する際に、前記第１パストランジスタまたは前記第２パストランジスタのうちの一方のパストランジスタのみを有効にする、請求項１６に記載の方法。
  18. 更に、前記第１パストランジスタ及び前記第２パストランジスタのうちの前記一方のパストランジスタのみを、実行される特定の論理演算に基づいて有効にする、請求項１７に記載の方法。
  19. 前記論理演算は：ＯＲ演算、ＮＯＲ演算、ＡＮＤ演算、及びＮＡＮＤ演算を含むグループから選択される論理演算である、請求項１８に記載の方法。
  20. 更に、前記論理演算の前記結果をメモリセルアレイに、前記センスアンプに接続される入力／出力ラインを活性化することなく格納する、請求項１４乃至１９のいずれか一項に記載の方法。
  21. メモリセルアレイと、
    前記アレイに接続されるセンス回路と、を備え、前記センス回路は：
    前記アレイの第１アクセスラインに接続される第１の複数のメモリセルに格納されているデータ値を導出し、前記第１の複数のメモリセルの各メモリセルは、複数のセンスラインの該当するセンスラインに接続され、そして
    論理演算を、前記第１の複数のメモリセルに格納されている前記データ値を複数の第１入力として使用して、かつ前記アレイの第２アクセスラインに接続される第２の複数のメモリセルに格納されているデータ値を複数の第２入力として使用して並列に実行し、前記第２の複数のメモリセルの各メモリセルは、前記複数のセンスラインの該当するセンスラインに接続されるように構成され、そして
    前記論理演算は、データを前記アレイの入力／出力ラインを介して転送することなく並列に実行される、装置。
  22. 前記センス回路は更に、前記論理演算の結果を前記アレイに、前記アレイの前記入力／出力ラインを活性化することなく格納するように構成される、請求項２１に記載の装置。
  23. 前記センス回路は、複数のセンスアンプを備え、各センスアンプは、前記複数のセンスラインの該当するセンスラインに接続され、前記複数のセンスアンプの各センスアンプは、該当する複数の演算コンポーネントの１つの演算コンポーネントに接続され、前記複数の演算コンポーネントの各演算コンポーネントは、一対のｎチャネルトランジスタと、一対のｐチャネルトランジスタと、一対のパストランジスタと、一対の反転トランジスタと、を含む、請求項２１に記載の装置。
  24. 前記センス回路は更に、前記論理演算を：
    前記第１の複数のメモリセルに格納されている前記データ値を前記複数の演算コンポーネントに、前記複数対のパストランジスタの各対のパストランジスタの前記パストランジスタ群が有効になっている第１演算フェーズ中に転送し、
    前記第２の複数のメモリセルに格納されている前記データ値を、前記複数対のパストランジスタの各対のパストランジスタの前記パストランジスタ群が無効になっている状態で導出し、第１演算フェーズの間に転送し、そして
    次に、前記複数対のパストランジスタの各対のパストランジスタの該当する１つのパストランジスタのみを有効にして、前記複数の演算コンポーネントの各演算コンポーネントが、該当するデータ値を格納することにより実行するように構成され、該当するデータ値は：
    前記第１の複数のメモリセルの該当するメモリセルに格納されているデータ値、及び前記第２の複数のメモリセルの該当するメモリセルに格納されているデータ値のＡＮＤ演算値、または
    前記第１の複数のメモリセルの該当するメモリセルに格納されているデータ値、及び前記第２の複数のメモリセルの該当するメモリセルに格納されているデータ値のＯＲ演算値に対応している、請求項２３に記載の装置。
  25. 前記センス回路は更に、前記論理演算を、前記反転トランジスタ群を有効にして、前記複数の演算コンポーネントの各演算コンポーネントが該当するデータ値を格納することにより実行するように構成され、該当するデータ値は：
    前記第１の複数のメモリセルの該当するメモリセルに格納されているデータ値、及び前記第２の複数のメモリセルの該当するメモリセルに格納されているデータ値のＮＡＮＤ演算値、または
    前記第１の複数のメモリセルの該当するメモリセルに格納されているデータ値、及び前記第２の複数のメモリセルの該当するメモリセルに格納されているデータ値のＮＯＲ演算値に対応している、請求項２４に記載の装置。
  26. 論理演算を実行する方法であって：
    第１演算フェーズを：
    センス回路であって、前記センス回路が：
    センスラインに接続され、かつ１次ラッチを含むセンスアンプと、
    ２次ラッチを含む演算コンポーネントと、を含む、前記センス回路に接続されるメモリセルアレイの第１アクセスラインを活性化し、
    前記センスアンプを活性化して、前記論理演算の第１入力に対応するデータ値が、前記第１アクセスラインに接続され、かつ前記センスラインに接続されるメモリセルから前記１次ラッチに転送されるようにし、
    前記センスアンプに接続され、かつ前記２次ラッチに接続される一対のパストランジスタを有効にし、
    前記第２ラッチを前記一対のトランジスタが有効になっているままの状態で活性化して、前記第１入力に対応する前記データ値が前記２次ラッチに転送されるようにし、そして
    前記第１アクセスライン及び前記センスアンプを非活性化して、前記一対のパストランジスタを無効にすることにより実行し、
    第２演算フェーズを：
    前記アレイの第２アクセスラインを活性化し、
    前記センスアンプを活性化して、前記論理演算の第２入力に対応するデータ値が、前記第２アクセスラインに接続され、かつ前記センスラインに接続されるメモリセルから前記１次ラッチに転送されるようにし、
    実行される特定の論理演算に基づいて、前記一対のパストランジスタのうちの一方のパストランジスタのみを有効にして、前記２次ラッチが、活性化されている状態を前記第２演算フェーズ中に保持するようにし、
    前記第２アクセスライン及び前記センスアンプを非活性化して、前記一対のパストランジスタのうちの前記一方のパストランジスタを無効にして、前記第２演算フェーズ後に、前記２次ラッチが、前記論理演算の結果に対応するデータ値、または前記論理演算の前記結果の反転結果に対応するデータ値のいずれかを格納することにより実行し、そして
    最終演算フェーズを、前記論理演算の前記結果を前記演算コンポーネントから：
    前記アレイ、
    前記センスアンプ、及び
    外部ロケーション
    のうちの少なくとも１つに転送することにより実行する、方法。
  27. 更に、前記論理演算の前記結果を前記演算コンポーネントから、前記アレイ及び前記センスアンプのうちの少なくとも一方に、アドレスラインアクセスを行なうことなく転送する、請求項２６に記載の方法。
  28. 前記第２演算フェーズは、複数の中間演算フェーズのうちの１つの中間演算であり、各中間演算フェーズは、異なるアクセスラインに接続されるメモリセルをセンスして、前記論理演算の別の入力に対応するメモリセルのデータ値を導出する処理に関連する、請求項２６に記載の方法。
  29. 実行される前記特定の論理演算に基づいて、前記一対のパストランジスタの一方のパストランジスタのみを有効にする際に：
    前記一対のパストランジスタの第１パストランジスタのみを、実行される前記特定の論理演算がＡＮＤ演算またはＯＲ演算である場合に有効にし、そして
    前記一対のパストランジスタの第２パストランジスタのみを、実行される前記特定の論理演算がＮＡＮＤ演算またはＮＯＲ演算である場合に有効にする、請求項２６に記載の方法。
  30. 前記最終演算フェーズを実行する際に更に：
    前記２次ラッチに接続され、かつ前記センスアンプに接続される一対の反転トランジスタを、実行される前記特定の論理演算がＮＡＮＤ演算またはＮＯＲ演算である場合に有効にし、そして
    前記一対のパストランジスタを、実行される前記特定の論理演算がＡＮＤ演算またはＯＲ演算である場合に有効にする、請求項２９に記載の方法。
  31. 論理演算を実行する方法であって：
    前記論理演算の第１入力として機能するデータ値を、前記アレイのセンスラインに接続されるセンスアンプを介して、前記アレイのアクセスラインを活性化することなく導出し、
    前記導出データ値を、前記センスアンプに接続される演算コンポーネントのラッチに、前記センスアンプに接続される入力／出力（Ｉ／Ｏ）ラインを活性化することなく供給し、
    前記センスアンプを介して、前記センスラインに接続される複数のメモリセルに格納されている複数のデータ値をセンスし、複数のデータ値は、前記論理演算の該当する複数の更に別の入力として機能し、
    前記論理演算の結果を、前記演算コンポーネントを使用して、センスラインアドレスアクセスを行なうことなく導出する、方法。
  32. 前記導出データ値を前記センスアンプに接続される演算コンポーネントのラッチに、前記センスアンプに接続されるＩ／Ｏラインを活性化することなく供給する際に、前記センスラインに接続される第１パストランジスタ、及び前記アレイの相補センスラインに接続される第２パストランジスタを有効にする、請求項３１に記載の方法。
  33. 更に、前記センスラインに接続される前記複数のメモリセルに格納されている前記複数のデータ値をセンスしている間は、前記ラッチが活性化されている状態を維持する、請求項３１に記載の方法。
  34. 前記第１入力として機能する前記データ値を前記センスアンプに、前記アレイの外部のソースから供給し、前記アレイの外部の前記ソースは：
    外部コントローラ、
    ホスト、及び
    異なるアレイ内に設けられるメモリセル
    のうちの少なくとも１つを含む、請求項３１乃至３３のいずれか一項に記載の方法。
  35. 前記第１入力として機能する前記データ値を前記センスアンプに：
    前記アレイの異なるセンスラインに接続されるセンスアンプ、及び
    前記アレイの前記異なるセンスラインに接続される前記センスアンプに接続される演算コンポーネントのうちの少なくとも一方から供給する、請求項３１乃至３３のいずれか一項に記載の方法。
  36. メモリセルアレイと、
    前記アレイの該当する複数のセンスラインに接続される複数のセンスアンプ／演算コンポーネントペアを含むセンス回路と、を備え、前記センス回路は：
    論理演算の少なくとも１つの入力を、前記アレイのアクセスラインを活性化することなく導出し、
    前記論理演算の複数の更に別の入力を、特定のセンスラインに接続される該当する複数のメモリセルをセンスすることにより導出し、そして
    加算演算を、前記少なくとも１つの入力、及び前記複数の更に別の入力に対して、前記特定のセンスラインに接続される演算コンポーネントのラッチを使用して、かつセンスラインアドレスアクセスを行なうことなく実行するように構成される、装置。
  37. 前記少なくとも１つの入力は、異なるメモリセルアレイのセンスラインに接続されるセルに格納されているデータ値である、請求項３６に記載の装置。
  38. 前記少なくとも１つの入力は：
    前記特定のセンスライン以外のセンスラインに接続される演算コンポーネントのラッチ、及び
    前記特定のセンスライン以外の前記センスラインに接続される前記演算コンポーネントに接続されるセンスアンプのうちの少なくとも一方に格納されているデータ値である、請求項３６乃至３７のいずれか一項に記載の装置。
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