CN105556607B - 使用感测电路执行逻辑运算的设备及方法 - Google Patents

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Abstract

本发明包含关于使用感测电路执行逻辑运算的设备及方法。实例设备包括存储器单元阵列及包括耦合到所述阵列的感测线的主要锁存器的感测电路。所述感测电路可经配置以：通过感测耦合到所述感测线的存储器单元而执行逻辑运算的第一运算阶段；通过感测耦合到所述感测线的相应数目个不同存储器单元而执行所述逻辑运算的数个中间运算阶段；及在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加所述第一运算阶段及所述数个中间运算阶段的结果。

Description

使用感测电路执行逻辑运算的设备及方法
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说涉及与使用感测电路执行逻辑运算有关的设备及方法。
背景技术
存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性存储器及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)和晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过在未供电时留存所存储数据而提供持久数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM))及磁阻性随机存取存储器(MRAM)(例如自旋力矩转移随机存取存储器(STT RAM))等。
电子系统通常包含数个处理资源(例如，一或多个处理器)，其可检索及执行指令且将所执行指令的结果存储到合适位置。处理器可包括数个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑区块，(例如)所述功能单元可用于通过对数据(例如，一或多个操作数)执行例如AND、OR、NOT、NAND、NOR及XOR逻辑运算的逻辑运算而执行指令。举例而言，功能单元电路(FUC)可用于对操作数执行例如加法、减法、乘法及/或除法的算术运算。
在将指令提供到FUC以供执行时可涉及电子系统中的数个组件。指令可由(例如)例如控制器及/或主机处理器的处理资源产生。数据(例如，将对其执行指令的操作数)可存储于可由FUC存取的存储器阵列中。可从所述存储器阵列检索指令及/或数据，且可在FUC开始对数据执行指令之前排序及/或缓冲指令及/或数据。此外，因为可通过FUC在一或多个时钟循环中执行不同类型的运算，所以还可排序及/或缓冲指令及/或数据的中间结果。
在许多例子中，处理资源(例如，处理器及/或相关联的FUC)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。可在存储器中处理器(PIM)装置中改善处理性能，在所述装置中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理器，从而可节省处理的时间及电力。然而，此类PIM装置可具有例如增大芯片大小的各种缺点。此外，此类PIM装置仍可消耗与执行逻辑运算(例如，计算功能)相关联的非所要电量。
附图说明
图1为根据本发明的数个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图2A说明根据本发明的数个实施例的耦合到感测电路的存储器阵列的一部分的示意图。
图2B说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。
图2C-1及2C-2说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。
图2D-1及2D-2说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。
图3说明根据本发明的数个实施例的感测电路的一部分的示意图。
具体实施方式
本发明包含关于使用感测电路执行逻辑运算的设备及方法。实例设备包括存储器单元阵列及包括耦合到所述阵列的感测线的主要锁存器的感测电路。所述感测电路可经配置以：通过感测耦合到所述感测线的存储器单元执行逻辑运算的第一运算阶段；通过感测耦合到所述感测线的相应数目个不同存储器单元执行所述逻辑运算的数个中间运算阶段；及在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加所述第一运算阶段及所述数个中间运算阶段的结果。
与先前系统，例如先前PIM系统及具有外部处理器(例如，定位于存储器阵列外部(例如在单独集成电路芯片上)的处理资源)的系统相比，本发明的数个实施例可提供与执行计算功能相关联的改善的平行性及/或减小的电力消耗。举例而言，数个实施例可在(例如)未经由总线(例如，数据总线、地址总线、控制总线)将数据从存储器阵列及感测电路传送出的情况下提供执行例如整数加、减、乘、除及CAM(内容可寻址存储器)功能的完整计算功能。此类计算功能可涉及执行数个逻辑运算(例如，AND、OR、NOT、NOR、NAND、XOR等)。然而，实施例不限于这些实例。举例而言，执行逻辑运算可包含执行数个非布尔逻辑运算，例如复制、比较、破坏等。
在先前方法中，数据可从阵列及感测电路(例如，经由包括输入/输出(I/O)线的总线)传送到例如处理器、微处理器及/或计算引擎的处理资源，所述处理资源可包括ALU电路及/或经配置以执行适当逻辑运算的其它功能单元电路。然而，将数据从存储器阵列及感测电路传送到此(类)处理资源可涉及显著电力消耗。即使处理资源定位于与存储器阵列相同的芯片上，将数据从阵列移出到计算电路仍可消耗显著电力，此可涉及：执行感测线地址存取(例如，触发(firing)列解码信号)以便将数据从感测线传送到I/O线(例如，本地I/O线)上；将数据移动到阵列外围；及提供数据到计算功能。
此外，处理资源(例如，计算引擎)的电路可不符合与存储器阵列相关联的间距规则。举例而言，存储器阵列的单元可具有4F2或6F2单元大小，其中“F”为对应于单元的特征大小。因而，与先前PIM系统的ALU电路相关联的装置(例如，逻辑门)可能无法与存储器单元有间距地形成，这可影响(例如)芯片大小及/或存储器密度。本发明的数个实施例包含与阵列的存储器单元有间距地形成且能够执行例如下文描述的计算功能的计算功能的感测电路。
在本发明的以下详细描述中，参考形成本发明的一部分且其中通过说明展示本发明的一或多个实施例可如何实践的附图。足够详细描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可在不脱离本发明的范围的情况下利用其它实施例且做出工艺、电及/或结构改变。如在本文中使用，标示符“N”(尤其关于图式中的参考数字)指示可包含如此指定的数个特定特征。如在本文中使用，“数个”特定事物可指代一或多个此类事物(例如，数个存储器阵列可指代一或多个存储器阵列)。
本文中的图遵循编号惯例，其中首位或前几位数字对应于图式图号且剩余数字识别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。举例而言，206可指代图2A中的元件“06”，且类似元件可在图3中标注为306。如将了解，可添加、交换及/或消除在本文的各种实施例中展示的元件，以便提供本发明的数个额外实施例。另外，如将了解，在图中提供的元件的比例及相对尺度旨在说明本发明的某些实施例，且不应视为限制意义。
图1为根据本发明的数个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如在本文中使用，存储器装置120、存储器阵列130及/或感测电路150也可被分别视为“设备”。
系统100包含耦合到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、台式计算机、数码相机、智能电话或存储器卡读取器以及各种其它类型的主机。主机110可包含系统母板及/或背板且可包含数个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120皆可位于相同集成电路上。举例而言，系统100可为服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管在图1中展示的实例说明具有冯·诺依曼(Von Neumann)架构的系统，但本发明的实施例可以可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)的非冯·诺依曼架构(例如，图灵机(Turing machine))实施。
为明确起见，系统100已经简化以集中于与本发明特定相关的特征。举例而言，存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪存储器阵列及/或NOR快闪存储器阵列。阵列130可包括布置成通过存取线(在本文中可称为字线或选择线)耦合的行及通过感测线(在本文中可称为数字线或数据线)耦合的列的存储器单元。尽管在图1中展示单一阵列130，但实施例并不如此受限制。举例而言，存储器装置120可包含数个阵列130(例如，数个DRAM单元存储体)。结合图2A描述示范性DRAM阵列。
存储器装置120包含地址电路142以锁存通过I/O电路144提供于I/O总线156(例如，数据总线)上的地址信号。通过行解码器146及列解码器152接收及解码地址信号以存取存储器阵列130。可通过使用感测电路150感测感测线上的电压及/或电流改变而从存储器阵列130读取数据。感测电路150可从存储器阵列130读取及锁存一页(例如，行)数据。I/O电路144可用于经由I/O总线156与主机110的双向数据通信。写入电路148用于将数据写入到存储器阵列130。
控制电路140解码通过控制总线154从主机110提供的信号。这些信号可包含用于控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制电路140负责执行来自主机110的指令。控制电路140可为状态机、序列发生器或某一其它类型的控制器。
下文结合图2A及3进一步描述感测电路150的实例。举例而言，在数个实施例中，感测电路150可包括数个感测放大器(例如，图2A中展示的感测放大器206或图3中展示的感测放大器306)及数个计算组件(例如，图2A中展示的计算组件231)，所述计算组件可包括累加器且可用于(例如，对与互补感测线相关联的数据)执行逻辑运算。在数个实施例中，感测电路(例如，150)可用于使用存储于阵列130中的数据作为输入来执行逻辑运算且将逻辑运算的结果存储回到阵列130而不经由感测线地址存取进行传送(例如，未触发列解码信号)。因而，各种计算功能可使用感测电路150执行而非(或结合)通过传感器电路外部的处理资源(例如，通过与主机110相关联的处理器及/或定位于装置120上(例如，在控制电路140上或别处)的其它处理电路，例如ALU电路)执行。在各种先前方法中，举例而言，与操作数相关联的数据将经由感测电路从存储器读取且经由I/O线(例如，经由本地I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含数个寄存器且将使用操作数执行计算功能，且结果将经由I/O线传送回到阵列。相比之下，在本发明的数个实施例中，感测电路(例如，150)经配置以对存储于存储器(例如，阵列130)中的数据执行逻辑运算且在不激活(例如，启用)耦合到感测电路(其可与阵列的存储器单元有间距地形成)的I/O线(例如，本地I/O线)的情况下将结果存储回到存储器。激活I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。实施例并不如此受限制。举例而言，在数个实施例中，感测电路(例如，150)可用于在不激活阵列的列解码线的情况下执行逻辑运算；然而，可激活本地I/O线以便将结果传送到除返回到阵列以外的合适位置(例如，到外部寄存器)。
因而，在数个实施例中，由于感测电路150可在不使用外部处理资源的情况下执行适当逻辑运算以执行计算功能，所以不需要在阵列130及感测电路150外部的电路来执行此类计算功能。因此，感测电路150可用于(至少在一定程度上)补充及/或替换此外部处理资源(或至少此外部处理资源的带宽)。然而，在数个实施例中，感测电路150可用于执行除通过外部处理资源(例如，主机110)执行的逻辑运算以外的逻辑运算(例如，执行指令)。举例而言，主机110及/或感测电路150可限于仅执行特定逻辑运算及/或特定数目个逻辑运算。
图2A说明根据本发明的数个实施例的耦合到感测电路的存储器阵列230的一部分的示意图。在此实例中，存储器阵列230为1T1C(一晶体管一电容器)存储器单元的DRAM阵列，每一1T1C存储器单元包括存取装置202(例如，晶体管)及存储元件203(例如，电容器)。在数个实施例中，存储器单元为破坏性读取存储器单元(例如，读取存储于单元中的数据会破坏数据，使得最初存储于单元中的数据在读取之后被刷新)。阵列230的单元布置成通过字线204-0(行0)、204-1(行1)、204-2(行2)、204-3(行3)、…、204-N(行N)耦合的行及通过感测线(例如，数字线)205-1(D)及205-2(D_)耦合的列。在此实例中，单元的每一列与一对互补感测线205-1(D)及205-2(D_)相关联。尽管在图2A中仅说明存储器单元的单一列，但实施例并不如此受限制。举例而言，特定阵列可具有数个的存储器单元列及/或感测线(例如，4,096个、8,192个、16,384个等)。特定存储器单元晶体管202的栅极耦合到其对应字线204-0、204-1、204-2、204-3、…、204-N，第一源极/漏极区域耦合到其对应感测线205-1，且特定存储器单元晶体管的第二源极/漏极区域耦合到其对应电容器203。尽管在图2A中未说明，但感测线205-2也可耦合到一列存储器单元。
根据本发明的数个实施例，阵列230耦合到感测电路。在此实例中，感测电路包括感测放大器206及计算组件231。感测电路可为在图1中展示的感测电路150。感测放大器206耦合到对应于存储器单元的特定列的互补感测线D、D_。感测放大器206可为例如在下文结合图3描述的感测放大器306的感测放大器。因而，感测放大器206可经操作以确定存储于所选择的单元中的状态(例如，逻辑数据值)。实施例不限于实例感测放大器206。举例而言，根据在本文中描述的数个实施例的感测电路可包含电流模式感测放大器及/或单端感测放大器(例如，耦合到一个感测线的感测放大器)。
在数个实施例中，计算组件(例如，231)可包括与感测放大器(例如，206)的晶体管及/或阵列(例如，230)的存储器单元有间距地形成的数个晶体管，所述存储器单元可符合特定特征大小(例如，4F2、6F2等)。如在下文进一步描述，计算组件231可结合感测放大器206一起操作以使用来自阵列230的数据作为输入而执行各种逻辑运算且将结果存储回到阵列230而不经由感测线地址存取来传送数据(例如，不触发列解码信号使得数据经由本地I/O线传送到阵列及感测电路外部的电路)。因而，本发明的数个实施例可能够使用少于各种先前方法的电力执行逻辑运算及与其相关联的计算功能。另外，由于数个实施例无需跨I/O线传送数据以便执行计算功能，所以数个实施例可实现相较于先前方法增大的并行处理能力。
在图2A中说明的实例中，对应于计算组件231的电路包括耦合到感测线D及D_的每一者的五个晶体管；然而，实施例不限于此实例。晶体管207-1及207-2具有分别耦合到感测线D及D_的第一源极/漏极区域，及耦合到交叉耦合锁存器(例如，耦合到一对交叉耦合晶体管(例如交叉耦合NMOS晶体管208-1及208-2及交叉耦合PMOS晶体管209-1及209-2)的栅极)的第二源极/漏极区域。如在本文进一步描述，包括晶体管208-1、208-2、209-1及209-2的交叉耦合锁存器可称为次要锁存器(对应于感测放大器206的交叉耦合锁存器在本文中可称为主要锁存器)。
晶体管207-1及207-2可称为传输晶体管，其可经由相应信号211-1(Passd)及211-2(Passdb)启用以便将相应感测线D及D_上的电压或电流传递到包括晶体管208-1、208-2、209-1及209-2的交叉耦合锁存器的输入(例如，次要锁存器的输入)。在此实例中，晶体管207-1的第二源极/漏极区域耦合到晶体管208-1及209-1的第一源极/漏极区域以及晶体管208-2及209-2的栅极。类似地，晶体管207-2的第二源极/漏极区域耦合到晶体管208-2及209-2的第一源极/漏极区域以及晶体管208-1及209-1的栅极。
晶体管208-1及208-2的第二源极/漏极区域通常耦合到负控制信号212-1(Accumb)。晶体管209-1及209-2的第二源极/漏极区域通常耦合到正控制信号212-2(Accum)。Accum信号212-2可为供应电压(例如，VDD)且Accumb信号可为参考电压(例如，接地)。启用信号212-1及212-2激活对应于次要锁存器的包括晶体管208-1、208-2、209-1及209-2的交叉耦合锁存器。经激活感测放大器对操作以放大共同节点217-1与共同节点217-2之间的差分电压，使得节点217-1经驱动到Accum信号电压及Accumb信号电压中的一者(例如，到VDD及接地中的一者)，且节点217-2经驱动到Accum信号电压及Accumb信号电压中的另一者。如在下文进一步描述，因为次要锁存器在用于执行逻辑运算时可充当累加器，所以信号212-1及212-2标记为“Accum”及“Accumb”。在数个实施例中，累加器包括形成次要锁存器的交叉耦合晶体管208-1、208-2、209-1及209-2以及传输晶体管207-1及207-2。如在本文进一步描述，在数个实施例中，包括耦合到感测放大器的累加器的计算组件可经配置以执行逻辑运算，所述逻辑运算包括对由一对互补感测线中的至少一者上的信号(例如，电压或电流)表示的数据值执行累加运算。
计算组件231还包含反相晶体管214-1及214-2，其具有耦合到相应数字线D及D_的第一源极/漏极区域。晶体管214-1及214-2的第二源极/漏极区域分别耦合到晶体管216-1及216-2的第一源极/漏极区域。晶体管214-1及214-2的栅极耦合到信号213(InvD)。晶体管216-1的栅极耦合到共同节点217-1，晶体管208-2的栅极、晶体管209-2的栅极及晶体管208-1的第一源极/漏极区域也耦合到共同节点217-1。以互补方式，晶体管216-2的栅极耦合到共同节点217-2，晶体管208-1的栅极、晶体管209-1的栅极及晶体管208-2的第一源极/漏极区域也耦合到共同节点217-2。因而，启用信号InvD用于使存储于次要锁存器中的数据值反相且将反相值驱动到感测线205-1及205-2上。
在图2A中展示的计算组件231可经操作(例如，经由Passd、Passdb、Accumb、Accum及InvD信号)以执行各种逻辑运算(包含AND、NAND、OR及NOR运算等)。举例而言，如在下文进一步描述，根据数个实施例的感测电路(例如，感测放大器206及计算组件231)可经操作以执行AND、NAND、OR及NOR运算等。逻辑运算可为R输入逻辑运算，其中“R”表示2或更大的值。
举例而言，可使用存储于阵列230中的数据作为输入来执行R输入逻辑运算，且可经由感测电路的操作将结果存储到合适位置(例如，存储回到阵列230及/或不同位置)。在下文描述的实例中，R输入逻辑运算包含：使用存储于耦合到第一特定字线(例如，204-0)及特定感测线(例如，205-1)的存储器单元中的数据值(例如，逻辑1或逻辑0)作为第一输入；及使用存储于耦合到数个额外字线(例如，204-1到204-N)且共同耦合到特定感测线(例如，205-1)的存储器单元中的数据值作为相应数目个额外输入。以此方式，可并行执行数个逻辑运算。举例而言，可对具有4K个感测线的阵列并行执行4K个逻辑运算。在此实例中，在3输入逻辑运算中，耦合到第一字线的4K个单元可充当4K个第一输入，耦合到第二字线的4K个单元可充当4K个第二输入，且耦合到第三字线的4K个单元可充当4K个第三输入。因而，在此实例中，可并行执行4K个单独3输入逻辑运算。
在数个实施例中，R输入逻辑运算的第一运算阶段包含对耦合到特定字线(例如，204-0)及特定感测线(例如，205-1)的存储器单元执行感测操作以确定其存储数据值(例如，逻辑1或逻辑0)，所述存储数据值充当R输入逻辑运算中的第一输入。接着，可将第一输入(例如，感测的存储数据值)传送(例如，复制)到与计算组件231相关联的锁存器。可执行数个中间运算阶段且所述中间运算阶段还可包含对耦合到相应数目个额外字线(例如，204-1到204-N)及特定感测线(例如，205-1)的存储器单元执行感测操作以确定其存储数据值，所述存储数据值充当到R输入逻辑运算的相应数目个额外输入(例如，R–1个额外输入)。R输入逻辑运算的最后运算阶段涉及操作感测电路以将逻辑运算的结果存储到合适位置。作为实例，可将结果存储回到阵列(例如，存储回到耦合到特定感测线205-1的存储器单元)。将结果存储回到阵列可在不激活列解码线的情况下发生。还可将结果存储到除阵列230中以外的位置。举例而言，可将结果(例如，经由耦合到感测放大器206的本地I/O线)存储到与例如主机处理器的处理资源相关联的外部寄存器；然而，实施例并不如此受限制。在下文结合图2B、2C-1、2C-2、2D-1及2D-2进一步描述关于第一、中间及最后运算阶段的细节。
图2B说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图285-1。时序图285-1说明与执行逻辑运算(例如，R输入逻辑运算)的第一运算阶段相关联的信号(例如，电压信号)。举例而言，在图2B中描述的第一运算阶段可为AND、NAND、OR或NOR运算的第一运算阶段。如下文进一步描述，执行图2B中说明的运算阶段可涉及消耗显著少于先前处理方法的能量(例如，约一半)，先前处理方法可涉及提供电压轨之间(例如，供应与接地之间)的全摆动以执行计算功能。
在图2B中说明的实例中，对应于互补逻辑值(例如，“1”及“0”)的电压轨为供应电压274(VDD)及接地电压272(Gnd)。在执行逻辑运算之前，可发生平衡使得互补感测线D及D_在平衡电压255(VDD/2)下短接在一起。在下文结合图3进一步描述平衡。
在时间t1，停用平衡信号226，且接着激活所选择的行(例如，对应于数据值待感测且用作第一输入的存储器单元的行)。信号204-0表示施加到所选择的行(例如，行204-0)的电压信号。当行信号204-0达到对应于所选择的单元的存取晶体管(例如，202)的阈值电压(Vt)时，存取晶体管接通且将感测线D耦合到所选择的存储器单元(例如，如果所述单元为1T1C DRAM单元，那么耦合到电容器203)，这在时间t2与t3之间在感测线D与D_(例如，分别通过信号205-1及205-2指示)之间产生差分电压信号。通过信号203表示所选择的单元的电压。归因于能量守恒，由于与激活/停用行信号204相关联的能量可在耦合到行的多个存储器单元上摊还(amortized)，所以在D与D_之间产生差分信号(例如，通过将单元耦合到感测线D)并不消耗能量。
在时间t3，感测放大器(例如，206)激活(例如，正控制信号231(例如，在图3中展示的PSA 331)升高，且负控制信号228(例如，RNL_328)降低)，其放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，接地)处于感测线D上(且另一电压处于互补感测线D_上)，使得将经感测数据值存储于感测放大器206的主要锁存器中。在将感测线D(205-1)从平衡电压VDD/2充电到轨电压VDD时发生主要能量消耗。
在时间t4，启用传输晶体管207-1及207-2(例如，分别经由施加到控制线211-1及211-2的相应Passd及Passdb控制信号)。控制信号211-1及211-2统称为控制信号211。如在本文中使用，可通过参考信号所施加到的控制线引用例如Passd及Passdb的各种控制信号。举例而言，Passd信号可称为控制信号211-1。在时间t5，经由相应控制线212-1及212-2激活累加器控制信号Accumb及Accum。如在下文描述，累加器控制信号212-1及212-2可保持激活以用于后续运算阶段。因而，在此实例中，激活控制信号212-1及212-2激活计算组件231的次要锁存器(例如，累加器)。将存储于感测放大器206中的经感测数据值传送(例如，复制)到次要锁存器。
在时间t6，禁用(例如，关断)传输晶体管207-1及207-2；然而，由于累加器控制信号212-1及212-2保持激活，所以将累加结果存储(例如，锁存)于次要锁存器(例如，累加器)中。在时间t7，停用行信号204-0，且在时间t8停用阵列感测放大器(例如，停用感测放大器控制信号228及231)。
在时间t9，如通过感测线电压信号205-1及205-2从其相应轨值移动到平衡电压225(VDD/2)所说明，使感测线D及D_平衡(例如，激活平衡信号226)。归因于能量守恒定律，所述平衡消耗极少能量。如在下文结合图3描述，平衡可涉及在平衡电压(在此实例中，其为VDD/2)下将互补感测线D及D_短接在一起。举例而言，平衡可在存储器单元感测操作之前发生。
图2C-1及2C-2分别说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图285-2及285-3。时序图285-2及285-3说明与执行逻辑运算(例如，R输入逻辑运算)的数个中间运算阶段相关联的信号(例如，电压信号)。举例而言，时序图285-2对应于R输入NAND运算或R输入AND运算的数个中间运算阶段，且时序图285-3对应于R输入NOR运算或R输入OR运算的数个中间运算阶段。举例而言，执行AND或NAND运算可包含继例如图2B中描述的初始运算阶段之后执行图2C-1中展示的运算阶段一或多次。类似地，执行OR或NOR运算可包含继例如图2B中描述的初始运算阶段之后执行图2C-2中展示的运算阶段一或多次。
如在时序图285-2及285-3中展示，在时间t1，禁用平衡(例如，停用平衡信号226)，且接着激活所选择的行(例如，对应于其数据值待经感测且用作例如第二输入、第三输入等的输入的存储器单元的行)。信号204-1表示施加到所选择的行(例如，行204-1)的电压信号。当行信号204-1达到对应于所选择的单元的存取晶体管(例如，202)的阈值电压(Vt)时，存取晶体管接通且将感测线D耦合到所选择的存储器单元(例如，如果单元为1T1C DRAM单元，那么耦合到电容器203)，这在时间t2与t3之间在感测线D与D_(例如，分别通过信号205-1及205-2指示)之间产生差分电压信号。通过信号203表示所选择的单元的电压。归因于能量守恒，在D与D_之间产生差分信号(例如，通过将单元耦合到感测线D)并不消耗能量，因为与激活/停用行信号204相关联的能量可在耦合到行的多个存储器单元上摊还。
在时间t3，感测放大器(例如，206)激活(例如，正控制信号231(例如，在图3中展示的PSA 331)升高，且负控制信号228(例如，RNL_328)降低)，其放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，接地)处于感测线D上(且另一电压处于互补感测线D_上)，使得将感测的数据值存储于感测放大器206的主要锁存器中。在将感测线D(205-1)从平衡电压VDD/2充电到轨电压VDD时发生主要能量消耗。
如时序图285-2及285-3中展示，在时间t4(例如，在感测所选择的单元之后)，取决于特定逻辑运算，仅激活控制信号211-1(Passd)及211-2(Passdb)中的一者(例如，仅启用传输晶体管207-1及207-2中的一者)。举例而言，由于时序图285-2对应于NAND或AND运算的中间阶段，所以在时间t4激活控制信号211-1且使控制信号211-2保持停用。相反地，由于时序图285-3对应于NOR或OR运算的中间阶段，所以在时间t4激活控制信号211-2且控制信号211-1保持停用。从上文回顾，累加器控制信号212-1(Accumb)及212-2(Accum)在图2B中描述的初始运算阶段期间激活，且其在所述中间运算阶段期间保持激活。
由于先前激活累加器，所以仅激活Passd(211-1)导致累加对应于电压信号205-1的数据值。类似地，仅激活Passdb(211-2)导致累加对应于电压信号205-2的数据值。举例而言，在其中仅激活Passd(211-1)的实例AND/NAND运算(例如，时序图285-2)中，如果存储于所选择的存储器单元(例如，在此实例中为行1存储器单元)中的数据值为逻辑0，那么与次要锁存器相关联的累加值经断言为低使得次要锁存器存储逻辑0。如果存储于行1存储器单元中的数据值并非逻辑0，那么次要锁存器留存其所存储的行0数据值(例如，逻辑1或逻辑0)。因而，在此AND/NAND运算实例中，次要锁存器充当零(0)累加器。类似地，在其中仅激活Passdb的实例OR/NOR运算(例如，时序图285-3)中，如果存储于所选择的存储器单元(例如，在此实例中为行1存储器单元)中的数据值为逻辑1，那么与次要锁存器相关联的累加值经断言为高使得次要锁存器存储逻辑1。如果存储于行1存储器单元中的数据值并非逻辑1，那么次要锁存器留存其所存储的行0数据值(例如，逻辑1或逻辑0)。因而，在此OR/NOR运算实例中，由于D_上的电压信号205-2设置累加器的真数据值，因此次要锁存器有效地充当一(1)累加器。
在例如图2C-1及2C-2中展示的中间运算阶段结束时，停用Passd信号(例如，对于AND/NAND)或Passdb信号(例如，对于OR/NOR)(例如，在时间t5)，停用所选择的行(例如，在时间t6)，停用感测放大器(例如，在时间t7)，且发生平衡(例如，在时间t8)。可重复例如图2C-1或2C-2中说明的中间运算阶段，以便累加来自数个额外行的结果。作为实例，可针对行2存储器单元后续(例如，第二)次执行时序图285-2或285-3的序列，针对行3存储器单元后续(例如，第三)次执行时序图285-2或285-3的序列等。举例而言，对于10输入NOR运算，在图2C-2中展示的中间阶段可发生9次以提供10输入逻辑运算的9个输入，其中在初始运算阶段期间确定第十输入(例如，如在图2B中描述)。
图2D-1及2D-2分别说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图285-4及285-5。时序图285-4及285-5说明与执行逻辑运算(例如，R输入逻辑运算)的最后运算阶段相关联的信号(例如，电压信号)。举例而言，时序图285-4对应于R输入NAND运算或R输入NOR运算的最后运算阶段，且时序图285-5对应于R输入AND运算或R输入OR运算的最后运算阶段。举例而言，执行NAND运算可包含继结合图2C-1描述的中间运算阶段的数个迭代之后执行图2D-1中展示的运算阶段，执行NOR运算可包含继结合图2C-2描述的中间运算阶段的数个迭代之后执行图2D-1中展示的运算阶段，执行AND运算可包含继结合图2C-1描述的中间运算阶段的数个迭代之后执行图2D-2中展示的运算阶段，且执行OR运算可包含继结合图2C-2描述的中间运算阶段的数个迭代之后执行图2D-2中展示的运算阶段。在下文展示的表1指示根据本文中描述的数个实施例的对应于与执行数个R输入逻辑运算相关联的运算阶段的序列的图。
表1
运算 图2B 图2C-1 图2C-2 图2D-1 图2D-2
AND 第一阶段 R-1个迭代 最后阶段
NAND 第一阶段 R-1个迭代 最后阶段
OR 第一阶段 R-1个迭代 最后阶段
NOR 第一阶段 R-1个迭代 最后阶段
结合将R输入逻辑运算的结果存储到阵列(例如，阵列230)的一行描述图2D-1及2D-2的最后运算阶段。然而，如上文描述，在数个实施例中，除将结果存储回到阵列以外，还可将结果存储到合适位置(例如，经由I/O线存储到与控制器及/或主机处理器相关联的外部寄存器、不同存储器装置的存储器阵列等)。
如时序图285-4及285-5中展示，在时间t1，禁用平衡(例如，停用平衡信号226)，使得感测线D及D_浮动。在时间t2，取决于正执行哪一逻辑运算而激活InvD信号213或Passd及Passdb信号211。在此实例中，针对NAND或NOR运算激活InvD信号213(参见图2D-1)，且针对AND或OR运算激活Passd及Passdb信号211(参见图2D-2)。
在时间t2激活InvD信号213(例如，与NAND或NOR运算相关联)启用晶体管214-1/214-2且导致存储于次要锁存器中的数据值在感测线D或感测线D_被拉低时反相。因而，激活信号213会使累加输出反相。因此，对于NAND运算，如果在先前运算阶段(例如，初始运算阶段及一或多个中间运算阶段)中感测的任何存储器单元存储逻辑0(例如，如果NAND运算的R个输入中的任一者为逻辑0)，那么感测线D_将携载对应于逻辑0的电压(例如，接地电压)且感测线D将携载对应于逻辑1的电压(例如，例如VDD的供应电压)。对于此NAND实例，如果在先前运算阶段中感测的所有存储器单元存储逻辑1(例如，NAND运算的所有R个输入为逻辑1)，那么感测线D_将携载对应于逻辑1的电压且感测线D将携载对应于逻辑0的电压。在时间t3，接着激活感测放大器206的主要锁存器(例如，触发感测放大器)，将D及D_驱动到适当轨，且感测线D现携载如从在先前运算阶段期间感测的存储器单元确定的相应输入数据值的NAND运算结果。因而，如果输入数据值中的任一者为逻辑0，那么感测线D将处于VDD，且如果所有输入数据值为逻辑1，那么感测线D将处于接地。
对于NOR运算，如果在先前运算阶段(例如，初始运算阶段及一或多个中间运算阶段)中感测的任何存储器单元存储逻辑1(例如，如果NOR运算的任何R输入为逻辑1)，那么感测线D_将携载对应于逻辑1的电压(例如，VDD)且感测线D将携载对应于逻辑0的电压(例如，接地)。对于此NOR实例，如果在先前运算阶段中感测的所有存储器单元存储逻辑0(例如，NOR运算的所有R个输入为逻辑0)，那么感测线D_将携载对应于逻辑0的电压且感测线D将携载对应于逻辑1的电压。在时间t3，接着激活感测放大器206的主要锁存器且感测线D现含有如从在先前运算阶段期间感测的存储器单元确定的相应输入数据值的NOR运算结果。因而，如果输入数据值中的任一者为逻辑1，那么感测线D将处于接地，且如果所有输入数据值为逻辑0，那么感测线D将处于VDD。
参考图2D-2，激活Passd及Passdb信号211(例如，与AND或OR运算相关联)将存储于计算组件231的次要锁存器中的累加输出传送到感测放大器206的主要锁存器。举例而言，对于AND运算，如果在先前运算阶段(例如，图2B的第一运算阶段及图2C-1的中间运算阶段的一或多个迭代)中感测的存储器单元中的任一者存储逻辑0(例如，如果AND运算的R个输入的任一者为逻辑0)，那么感测线D_将携载对应于逻辑1的电压(例如，VDD)且感测线D将携载对应于逻辑0的电压(例如，接地)。对于此AND实例，如果在先前运算阶段中感测的所有存储器单元存储逻辑1(例如，AND运算的所有R个输入为逻辑1)，那么感测线D_将携载对应于逻辑0的电压且感测线D将携载对应于逻辑1的电压。在时间t3，接着激活感测放大器206的主要锁存器且感测线D现携载如从在先前运算阶段期间感测的存储器单元确定的相应输入数据值的AND运算结果。因而，如果输入数据值中的任一者为逻辑0，那么感测线D将处于接地，且如果所有输入数据值为逻辑1，那么感测线D将处于VDD。
对于OR运算，如果在先前运算阶段(例如，图2B的第一运算阶段及图2C-2中展示的中间运算阶段的一或多个迭代)中感测的存储器单元中的任一者存储逻辑1(例如，如果OR运算的R个输入中的任一者为逻辑1)，那么感测线D_将携载对应于逻辑0的电压(例如，接地)且感测线D将携载对应于逻辑1的电压(例如，VDD)。对于此OR实例，如果在先前运算阶段中感测的所有存储器单元存储逻辑0(例如，OR运算的所有R个输入为逻辑0)，那么感测线D将携载对应于逻辑0的电压且感测线D_将携载对应于逻辑1的电压。在时间t3，接着激活感测放大器206的主要锁存器且感测线D现携载如从在先前运算阶段期间感测的存储器单元确定的相应输入数据值的OR运算结果。因而，如果输入数据值中的任一者为逻辑1，那么感测线D将处于VDD，且如果所有输入数据值为逻辑0，那么感测线D将处于接地。
接着，可将R输入AND、OR、NAND及NOR运算的结果存储回到阵列230的存储器单元。在图2D-1及2D-2中展示的实例中，将R输入逻辑运算的结果存储到耦合到行R(例如，204-R)的存储器单元。将逻辑运算的结果存储到行R存储器单元仅涉及通过激活行R而启用行R存取晶体管202。行R存储器单元的电容器203将被驱动到对应于感测线D上的数据值(例如，逻辑1或逻辑0)的电压，此本质上重写先前存储于行R存储器单元中的任何数据值。应注意，行R存储器单元可为存储用作为逻辑运算的输入的数据值的相同存储器单元。举例而言，可将逻辑运算的结果存储回到行0存储器单元或行1存储器单元。
时序图285-4及285-5说明在时间t3停用正控制信号231及负控制信号228(例如，信号231升高且信号228降低)以激活感测放大器206。在时间t4，停用在时间t2激活的相应信号(例如，213或211)。实施例不限于此实例。举例而言，在数个实施例中，可继时间t4之后(例如，在停用信号213或信号211后)激活感测放大器206。
如在图2D-1及2D-2中展示，在时间t5，激活行R(204-R)，这将所选择的单元的电容器203驱动到对应于存储于累加器中的逻辑值的电压。在时间t6，停用行R，在时间t7，停用感测放大器206(例如，停用信号228及231)且在时间t8，发生平衡(例如，激活信号226且将互补感测线205-1/205-2上的电压引到平衡电压)。
在数个实施例中，例如在图2A中描述的感测电路(例如，与存储器单元有间距地形成的电路)可允许实现并行执行多个逻辑运算。举例而言，在具有16K个列的阵列中，可在不经由总线从阵列及感测电路传送数据的情况下及/或在不经由I/O线从阵列及感测电路传送数据的情况下并行执行16K个逻辑运算。
又，所属领域的一般技术人员将了解，执行R输入逻辑运算(例如NAND、AND、NOR、OR等)的能力可实现更复杂计算功能(例如加法、减法及乘法以及其它主要数学函数及/或模式比较函数)的执行。举例而言，一系列NAND运算可经组合以执行全加器功能。作为实例，如果全加器需要12个NAND门以将两个数据值相加并进行进位输入及进位输出，那么可执行总共384个NAND运算(12x32)以将两个32位数相加。本发明的实施例还可用于执行可为非布尔的逻辑运算(例如，复制、比较等)。
另外，在数个实施例中，到执行的逻辑运算的输入可能不为存储于感测电路(例如，150)所耦合到的存储器阵列中的数据值。举例而言，可在不激活阵列(例如，230)的一行的情况下通过感测放大器(例如，206)感测到逻辑运算的数个输入。作为实例，可由感测放大器206经由耦合到其的I/O线(例如，在图3中展示的I/O线334-1及334-2)接收所述数个输入。举例而言，可将此类输入从阵列230外部的源(例如从主机处理器(例如，主机110)及/或外部控制器)提供到感测放大器206(例如，经由适当I/O线)。作为另一实例，与执行逻辑运算相关联，可从不同感测放大器/计算组件对接收到特定感测放大器(例如，206)及其对应计算组件(例如，231)的输入。举例而言，存储于耦合到单元的第一列的第一累加器中的数据值(例如，逻辑结果)可传送到与单元的不同列(其可或可不定位于与第一列相同的阵列中)相关联的不同(例如，相邻)感测放大器/计算组件对。
本发明的实施例不限于图2A中说明的特定感测电路配置。举例而言，可使用不同计算组件电路以执行根据本文中描述的数个实施例的逻辑运算。尽管在图2A中未说明，但在数个实施例中，控制电路可耦合到阵列230、感测放大器206及/或计算组件231。举例而言，此控制电路可在与阵列及感测电路相同的芯片上实施及/或在例如外部处理器的外部处理资源上实施，且可控制启用/禁用对应于阵列及感测电路的各种信号以便执行如本文中描述的逻辑运算。
结合图2A、2B、2C-1、2C-2、2D-1及2D-2描述的实例逻辑运算阶段涉及累加数据值(例如，从存储器单元感测的数据值及/或对应于感测线的电压或电流的数据值)。归因于能量守恒，执行逻辑运算阶段时消耗的能量约等于在将感测线D或D_的电容从VDD/2充电到VDD(其在激活感测放大器时开始(例如，如图2B、2C-1、2C-2、2D-1及2D-2中展示的时间t3))期间消耗的能量。因而，执行逻辑运算大约消耗用于将感测线(例如，数字线)从VDD/2充电到VDD的能量。相比之下，各种先前处理方法通常至少消耗用于将感测线从轨充电到轨(例如，从接地到VDD)的能量量，这可为相较于在本文中描述的实施例的两倍或更多能量。
图3说明根据本发明的数个实施例的感测电路的一部分的示意图。在此实例中，感测电路的部分包括感测放大器306。在数个实施例中，针对阵列(例如，阵列130)中的存储器单元的每一列提供一个感测放大器306(例如，“感测放大器”)。举例而言，感测放大器306可为DRAM阵列的感测放大器。在此实例中，感测放大器306耦合到一对互补感测线305-1(“D”)及305-2(“D_”)。因而，感测放大器306通过感测线D及D_耦合到相应列中的所有存储器单元。
感测放大器306包含一对交叉耦合的n沟道晶体管(例如，NMOS晶体管)327-1及327-2，所述n沟道晶体管具有耦合到负控制信号328(RNL_)的相应源极及分别耦合到感测线D及D_的漏极。感测放大器306还包含一对交叉耦合的p沟道晶体管(例如，PMOS晶体管)329-1及329-2，所述p沟道晶体管具有耦合到正控制信号331(PSA)的相应源极及分别耦合到感测线D及D_的漏极。
感测放大器306包含分别耦合到感测线D及D_的一对隔离晶体管321-1及321-2。隔离晶体管321-1及321-2耦合到控制信号322(ISO)，控制信号322在激活时启用(例如，接通)晶体管321-1及321-2以将感测放大器306连接到存储器单元的列。尽管在图3中未说明，感测放大器306可耦合到第一存储器阵列及第二存储器阵列且可包含耦合到互补控制信号(例如，ISO_)的另一对隔离晶体管，当停用ISO时停用所述互补控制信号，使得当感测放大器306耦合到第二阵列时所述感测放大器306与第一阵列隔离，且反之亦然。
感测放大器306还包含经配置以平衡感测线D及D_的电路。在此实例中，平衡电路包括具有耦合到平衡电压325(dvc2)的第一源极/漏极区域的晶体管324，平衡电压325可等于VDD/2，其中VDD为与阵列相关联的供应电压。晶体管324的第二源极/漏极区域耦合到一对晶体管323-1及323-2的共同第一源极/漏极区域。晶体管323-1及323-2的第二源极漏极区域分别耦合到感测线D及D_。晶体管324、323-1及323-2的栅极耦合到控制信号326(EQ)。因而，激活EQ启用晶体管324、323-1及323-2，这将感测线D有效地短接到感测线D_，使得感测线D及D_平衡到平衡电压dvc2。
感测放大器306还包含晶体管332-1及332-2，其栅极耦合到信号333(COLDEC)。信号333可称为列解码信号或列选择信号。响应于启用信号333，将感测线D及D_连接到相应本地I/O线334-1(IO)及334-2(IO_)(例如，以执行操作，例如与读取操作相关联的感测线存取)。因而，可激活信号333以在I/O线334-1及334-2上传送对应于阵列中的正被存取的存储器单元的状态(例如，例如逻辑0或逻辑1的逻辑数据值)的信号。
在操作中，当感测(例如，读取)存储器单元时，感测线D、D_中的一者上的电压将略大于感测线D、D_的另一者上的电压。接着，驱使PSA信号升高且驱使RNL_信号降低以激活感测放大器306。具有较低电压的感测线D、D_将接通PMOS晶体管329-1、329-2中的一者到大于PMOS晶体管329-1、329-2中的另一者的程度，借此驱使具有较高电压的感测线D、D_升高到超出另一感测线D、D_经驱使升高的程度。类似地，具有较高电压的感测线D、D_将接通NMOS晶体管327-1、327-2中的一者到大于NMOS晶体管327-1、327-2中的另一者的程度，借此驱使具有较低电压的感测线D、D_降低到超出另一感测线D、D_经驱使降低的程度。因此，在短暂延迟后，具有略大电压的感测线D、D_经驱动到PSA信号的电压(其可为供应电压VDD)，且另一感测线D、D_经驱动到RNL_信号的电压(其可为例如接地电位的参考电位)。因此，交叉耦合的NMOS晶体管327-1、327-2及PMOS晶体管329-1、329-2充当感测放大器对，其放大感测线D及D_上的差分电压且用于锁存从所选择的存储器单元感测的数据值。如在本文中使用，感测放大器306的交叉耦合的锁存器可称为主要锁存器。相比之下，且如上文结合图2A描述，与计算组件(例如，图2A中展示的计算组件231)相关联的交叉耦合的锁存器可称为次要锁存器。
结论
本发明包含关于使用感测电路执行逻辑运算的设备及方法。实例设备包括存储器单元阵列及包括耦合到所述阵列的感测线的主要锁存器的感测电路。所述感测电路可经配置以：通过感测耦合到所述感测线的存储器单元而执行逻辑运算的第一运算阶段；通过感测耦合到所述感测线的相应数目个不同存储器单元而执行所述逻辑运算的数个中间运算阶段；及在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加所述第一运算阶段及所述数个中间运算阶段的结果。
尽管已在本文中说明及描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可取代展示的特定实施例。本发明旨在涵盖本发明的一或多个实施例的调适或变动。应理解，已以说明性方式而非限制性方式做出上述描述。所属领域的技术人员在检视上述描述后将明白在本文中未具体描述的上述实施例的组合及其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书以及权利要求书有权拥有的等效物的全范围确定本发明的一或多个实施例的范围。
在前述实施方式中，出于简化本发明的目的，将一些特征集中于单一实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用多于每一权利要求中明确叙述的特征的意图。而是，如所附权利要求书反映，本发明的主题在于少于单一所揭示实施例的所有特征。因此，特此将所附权利要求书并入实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (15)

1.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列；及
感测电路，其包括耦合到所述阵列的感测线的主要锁存器，所述感测电路经配置以：
通过感测耦合到所述感测线的存储器单元而执行逻辑运算的第一运算阶段；
通过感测耦合到所述感测线的相应数目个不同存储器单元而执行所述逻辑运算的数个中间运算阶段；及
在不执行感测线地址存取的情况下通过执行以下操作在耦合到所述主要锁存器的次要锁存器中累加所述第一运算阶段及所述数个中间运算阶段的结果：
如果所述逻辑运算为NAND运算或AND运算，启用耦合到所述感测线的第一传输晶体管；及
如果所述逻辑运算为NOR运算或OR运算，启用耦合到所述阵列的互补感测线的第二传输晶体管。
2.根据权利要求1所述的设备，其中所述次要锁存器中的所述累加结果为所述逻辑运算的结果，且其中所述感测电路进一步经配置以在不启用耦合到所述感测电路的输入/输出I/O线的情况下将所述逻辑运算的所述结果存储于所述阵列中。
3.根据权利要求1所述的设备，其中所述次要锁存器中的所述累加结果为所述逻辑运算的结果的反相，且其中所述感测电路进一步经配置以在不启用耦合到所述感测电路的输入/输出I/O线的情况下将所述逻辑运算的所述结果存储于所述阵列中。
4.根据权利要求1所述的设备，其中所述感测电路包括：
感测放大器，其包含所述主要锁存器；及
计算组件，其包含：
所述次要锁存器；
所述第一传输晶体管，其耦合到所述次要锁存器；及
第一反相晶体管，其耦合到所述感测线及所述第一传输晶体管。
5.根据权利要求4所述的设备，其中所述感测线和所述互补感测线耦合到所述主要锁存器，且其中所述计算组件进一步包含：
所述第二传输晶体管，其耦合到所述次要锁存器；及
第二反相晶体管，其耦合到所述互补感测线及所述第二传输晶体管。
6.根据权利要求5所述的设备，其中所述次要锁存器包括一对n沟道晶体管及一对p沟道晶体管，且其中：
所述对n沟道晶体管的第一n沟道晶体管的栅极及所述对p沟道晶体管的第一p沟道晶体管的栅极耦合到所述第一反相晶体管的栅极；及
所述对n沟道晶体管的第二n沟道晶体管的栅极及所述对p沟道晶体管的第二p沟道晶体管的栅极耦合到所述第二反相晶体管的栅极。
7.根据权利要求1所述的设备，其中所述感测电路经配置以使用少于将所述感测线从接地电压充电到对应于所述阵列的供应电压所需的能量量的能量量存储所述逻辑运算的结果。
8.一种用于执行逻辑运算的方法，其包括：
经由耦合到感测线的感测放大器感测存储于存储器单元中的数据值，所述数据值充当所述逻辑运算的第一输入；
经由启用耦合到所述感测线的第一传输晶体管及耦合到互补感测线的第二传输晶体管而将经确定数据值传送到耦合到所述感测放大器的计算组件的锁存器中；
经由所述感测放大器感测存储于耦合到所述感测线的数个不同存储器单元中的数个数据值，所述数个数据值充当所述逻辑运算的相应数目个额外输入；
在不执行感测线地址存取的情况下使用所述计算组件确定所述逻辑运算的结果，
其中确定所述逻辑运算的所述结果包括通过执行以下操作对存储于所述存储器单元中的所述数据值及存储于所述数个不同存储器单元中的所述数个数据值执行累加函数：
如果所述逻辑运算为NAND运算或AND运算，启用耦合到所述感测线的第一传输晶体管；及
如果所述逻辑运算为NOR运算或OR运算，启用耦合到所述互补感测线的第二传输晶体管。
9.根据权利要求8所述的方法，其进一步包括在感测存储于所述数个不同存储器单元中的所述数个数据值期间将所述锁存器维持于激活状态。
10.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列；及
感测电路，其耦合到所述阵列且经配置以：
确定存储于耦合到所述阵列的第一存取线的第一数目个存储器单元中的数据值，所述第一数目个存储器单元中的每一者耦合到数个感测线的相应感测线；及
使用存储于所述第一数目个存储器单元中的所述数据值作为数个第一输入且使用存储于耦合到所述阵列的第二存取线的第二数目个存储器单元中的数据值作为数个第二输入而并行执行多个逻辑运算，其中所述第二数目个存储器单元中的每一者耦合到所述数个感测线的相应感测线；及
其中在不经由所述阵列的输入/输出线传送数据的情况下并行执行所述多个逻辑运算，
其中所述感测电路包括各耦合到所述数个感测线中的相应者的数个感测放大器，且其中所述数个感测放大器中的每一者耦合到相应数目个计算组件的计算组件，其中所述数个计算组件的每一者包括一对n沟道晶体管、一对p沟道晶体管、一对传输晶体管及一对反相晶体管，且
其中所述感测电路进一步经配置以通过以下操作执行所述逻辑运算：
在其中启用所述对传输晶体管中的每一对传输晶体管的所述传输晶体管的第一运算阶段期间将存储在所述第一数目个存储器单元中的所述数据值传送到所述数个计算组件；
在禁用所述对传输晶体管中的每一对传输晶体管的所述传输晶体管时确定存储在所述第二数目个存储器单元中的所述数据值；及
随后启用所述对传输晶体管中的每一对传输晶体管的仅一个相应传输晶体管，使得所述数个计算组件的每一计算组件存储对应于以下者的相应数据值：
存储在所述第一数目个存储器单元的相应存储器单元中的数据值及存储在所述第二数目个存储器单元的相应存储器单元中的数据值的AND；或
存储在所述第一数目个存储器单元的相应存储器单元中的数据值及存储在所述第二数目个存储器单元的相应存储器单元中的数据值的OR；或
随后启用所述反相晶体管，使得所述数个计算组件中的每一计算组件存储对应于以下者的相应数据值：
存储在所述第一数目个存储器单元的相应存储器单元中的数据值及存储在所述第二数目个存储器单元的相应存储器单元中的数据值的NAND；或
存储在所述第一数目个存储器单元的相应存储器单元中的数据值及存储在所述第二数目个存储器单元的相应存储器单元中的数据值的NOR。
11.一种用于执行逻辑运算的方法，其包括：
通过以下操作执行第一运算阶段：
激活耦合到包括以下者的感测电路的存储器单元阵列的第一存取线：
感测放大器，其耦合到感测线且包含主要锁存器；及
计算组件，其包含次要锁存器；
激活所述感测放大器，使得对应于所述逻辑运算的第一输入的数据值从耦合到所述第一存取线及所述感测线的存储器单元传送到所述主要锁存器；
启用耦合到所述感测放大器及所述次要锁存器的一对传输晶体管；
激活所述次要锁存器，同时使所述对传输晶体管保持启用，使得对应于所述第一输入的所述数据值传送到所述次要锁存器；及
停用所述第一存取线及所述感测放大器且禁用所述对传输晶体管；
通过以下操作执行第二运算阶段：
激活所述阵列的第二存取线；
激活所述感测放大器，使得对应于所述逻辑运算的第二输入的数据值从耦合到所述第二存取线及所述感测线的存储器单元传送到所述主要锁存器；
如果执行NAND运算或AND运算，则启用所述对传输晶体管中的第一晶体管，且如果执行NOR运算或OR运算，则启用所述对传输晶体管中的第二晶体管，其中在所述第二运算阶段期间所述次要锁存器保持激活；
停用所述第二存取线及所述感测放大器且禁用所述对传输晶体管中的所述一者，其中在所述第二运算阶段之后，所述次要锁存器存储对应于所述逻辑运算的结果的数据值或对应于所述逻辑运算的所述结果的反相的数据值；及
通过将所述逻辑运算的所述结果从所述计算组件传送到以下中至少一者而执行最后运算阶段：
所述阵列；
所述感测放大器；及
外部位置。
12.一种用于执行逻辑运算的方法，其包括：
在不激活阵列的存取线的情况下经由耦合到所述阵列的感测线的感测放大器确定充当所述逻辑运算的第一输入的数据值；
在不激活耦合到所述感测放大器的输入/输出I/O线的情况下将所述经确定的数据值提供到耦合到所述感测放大器的计算组件的锁存器；
经由所述感测放大器感测存储于耦合到所述感测线的数个存储器单元中的数个数据值，所述数个数据值充当所述逻辑运算的相应数目个额外输入；
在不执行感测线地址存取的情况下使用所述计算组件确定所述逻辑运算的结果，
其中确定所述逻辑运算的所述结果包括通过执行以下操作对所确定的数据值及所述数个数据值执行累加函数：
如果所述逻辑运算为NAND运算或AND运算，启用耦合到所述感测线的第一传输晶体管；及
如果所述逻辑运算为NOR运算或OR运算，启用耦合到所述阵列的互补感测线的第二传输晶体管。
13.根据权利要求12所述的方法，其包含从以下中的至少一者提供充当到所述感测放大器的所述第一输入的所述数据值：
感测放大器，其耦合到所述阵列的不同感测线；及
计算组件，其耦合到耦合到所述阵列的所述不同感测线的所述感测放大器。
14.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列；及
感测电路，其包括耦合到所述阵列的相应数目个感测线的数个感测放大器/计算组件对，所述感测电路经配置以：
在不激活所述阵列的存取线的情况下确定逻辑运算的至少一个输入；
通过感测耦合到特定感测线的相应数目个存储器单元确定所述逻辑运算的数个额外输入；及
使用耦合到所述特定感测线的计算组件的锁存器且在不执行感测线地址存取的情况下通过执行以下操作对所述至少一个输入及所述数个额外输入执行累加运算：
如果所述逻辑运算为NAND运算或AND运算，启用耦合到所述特定感测线的第一传输晶体管；及
如果所述逻辑运算为NOR运算或OR运算，启用耦合到与所述特定感测线互补的所述阵列的另一感测线上的第二传输晶体管。
15.根据权利要求14所述的设备，其中所述至少一个输入为存储于耦合到不同存储器单元阵列的感测线的单元中的数据值。
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