CN106471582B - 用于使用感测电路来执行逻辑操作的设备及方法 - Google Patents

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Abstract

本发明包含与使用感测电路执行逻辑操作有关的设备及方法。一种实例性设备包括存储器单元阵列及耦合到所述阵列的感测电路。所述感测电路包含计算组件。所述感测电路经配置以在所述计算组件中使数据值反转。

Description

用于使用感测电路来执行逻辑操作的设备及方法
技术领域
本发明一般来说涉及半导体存储器及方法，且更特定来说涉及与使用感测电路执行逻辑操作有关的设备及方法。
背景技术
存储器装置通常经提供为计算机或其它电子系统中的内部半导体集成电路。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)以及其它。非易失性存储器可通过在未被供电时保持所存储数据而提供持久数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)以及其它。
电子系统通常包含可检索及执行指令且将所执行指令的结果存储到适合位置的若干个处理资源(例如，一或多个处理器)。处理器可包括(举例来说)可用于通过对数据(例如，一或多个操作数)执行例如AND、OR、NOT、NAND、NOR、XOR及反转(例如，求反)逻辑操作等逻辑操作而执行指令的若干个功能单元，例如算术逻辑单元(ALU)电路、浮动点单元(FPU)电路及/或组合逻辑块。举例来说，功能单元电路(FUC)可用以对操作数执行算术操作，例如加法、减法、乘法及/或除法。
在将指令提供到FUC以用于执行时可涉及电子系统中的若干个组件。可(例如)由例如控制器及/或主机处理器等处理资源产生所述指令。数据(例如，将对其执行指令的操作数)可存储于可由FUC存取的存储器阵列中。可从存储器阵列检索指令及/或数据且在FUC开始对数据执行指令之前对指令及/或数据进行定序及/或缓冲。此外，由于可通过FUC在一或多个时钟循环中执行不同类型的操作，因此还可对指令及/或数据的中间结果进行定序及/或缓冲。
在许多情况中，处理资源(例如，处理器及/或相关联的FUC)可在存储器阵列外部，且可经由处理资源与存储器阵列之间的总线存取数据以执行指令集。可改善存储器内处理器(PIM)装置的处理性能，其中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理器，此可节省处理时间及电力。
附图说明
图1是根据本发明的若干个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图2图解说明根据本发明的若干个实施例的耦合到感测电路的存储器阵列的一部分的示意图。
图3图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。
图4图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。
图5图解说明根据本发明的若干个实施例的与使用感测电路执行反转操作相关联的时序图。
图6是图解说明根据本发明的若干个实施例的感测电路的示意图。
图7是图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。
图8图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。
图9图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。
图10图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。
图11图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。
图12图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。
图13是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。
图14是图解说明根据本发明的若干个实施例的由感测电路实施的可选择逻辑操作结果的逻辑表。
具体实施方式
本发明包含与使用感测电路执行逻辑操作有关的设备及方法。实例性设备包括存储器单元阵列及耦合到所述阵列的感测电路。所述感测电路包含计算组件。所述感测电路经配置以在所述计算组件中使数据值反转。
基本且常用的计算函数是反转(例如，对数据值求反)。因此，可借助于经改善反转操作实现的速度及/或功率效率可转化为较高阶函数性的速度及/或功率效率。本文中描述用于执行不需要激活(例如，激发)存储器阵列中的存取线(例如，行线)的反转操作的设备及方法。取决于存储器阵列架构，所揭示的用于执行反转操作的设备及方法也可不需要放大数据线(例如，数据感测线、感测线、数字线、位线)对。
根据本发明的各种实施例，将经反转的目标数据值是计算组件中的数据值，例如存储于计算组件的累加器中的数据值。所述累加器可耦合到感测放大器(有时在下文中称为“感测放大器(sense amp)”)。感测放大器及累加器可为锁存器(例如，初级锁存器及次级锁存器分别)。所述反转函数可通过将数据值存储于所述累加器中且使所述数据值反转而完成。在所述反转操作结束时，经反转数据值可例如存储于感测放大器中，而计算组件(例如，累加器)仍存储原始(例如，未经改变)数据值。所述经反转数据值可被传递，在进一步计算中使用，或存储于存储器中。
在计算组件中使数据值反转是在许多较高阶函数中使用的布尔(Boolean)逻辑函数。本文中描述的在计算组件中完成的反转操作被视为就地求反，这是因为不需要将数据值写入到存储器阵列的存储器单元。如此，不需要激活(例如，不需要激发)存储器阵列中的行线。由于在反转操作期间不激发存储器阵列中的行线，因此整个反转操作循环可比使用其中确实激发行线的存储器阵列存取的反转操作显著更快地执行。
与包含先前PIM系统以及具有外部处理器(例如，位于存储器阵列外部(例如，位于单独集成电路芯片上)的处理资源)的系统的先前系统相比，本发明的若干个实施例可经由与执行计算函数相关联的并行性及/或经减少功率消耗提供经改善操作速度。例如，若干个实施例可实现在不经由总线(例如，数据总线、地址总线、控制总线)将数据传送出存储器阵列及感测电路的情况下执行使用本文中描述的反转操作的充分完整的计算函数。使用反转操作的此些计算函数可涉及执行若干个逻辑操作。然而，实施例并不限于特定实例。例如，执行使用本文中描述的反转操作的逻辑操作也可包含执行若干个非布尔逻辑操作，例如拷贝、比较、破坏等。
根据各种实施例，举例来说，可在存储器内处理器(PIM)装置的存储器阵列核心(例如DRAM每存储器单元一个晶体管(例如，1T1C)配置，为6F^2或4F^2存储器单元大小)中实现通用计算。可以可通过在从不将数据传送出存储器阵列(例如，DRAM)或激发列解码的情况下并行计算整个数据库达成的累积速度实现本文中描述的设备及方法的优点。换句话说，可显著减少或消除数据传送时间。以此方式，与涉及与存储器离散的中央处理单元(CPU)使得数据必须在其之间传送的常规配置相比，有效地提供显著较高吞吐量。PIM也可使用比其中CPU与存储器离散的配置少的能量/面积，且包含本发明的设备及/或实施本发明的方法的PIM进一步在较小能量/面积优点上做出改善，这是因为就地反转操作通过消除某些数据值传送而节省能量。
在先前方法中，可将数据从阵列及感测电路(例如，经由包括输入/输出(I/O)线的总线)传送到处理资源(例如，处理器、微处理器及/或计算引擎)，所述处理资源可包括ALU电路及/或经配置执行适当逻辑操作的其它功能单元电路。然而，将数据从存储器阵列及感测电路传送到此(些)处理资源可涉及显著功率消耗。即使处理资源与存储器阵列位于同一芯片上，可在将数据从阵列移出到计算引擎时消耗显著功率，此可涉及执行数据线地址存取(例如，列解码信号的激发)以便将数据从数据线传送到I/O线(例如，局部I/O线)上，将数据移动到阵列外围以及将数据提供到计算函数。
此外，处理资源(例如，计算引擎)的电路可不符合与存储器阵列相关联的间距规则。举例来说，存储器阵列的单元可具有4F2或6F2单元大小，其中“F”是对应于单元的特征大小。如此，与先前PIM系统的ALU电路相关联的装置(例如，逻辑门)可能不能够与存储器单元成间距形成，此可例如影响芯片大小及/或存储器密度。本发明的若干个实施例包含与阵列的存储器单元成间距形成且能够执行计算函数(例如在下文中所描述的计算函数)的感测电路。
在本发明的以下详细说明中，参考形成本文一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可做出过程、电及/或结构改变，而不背离本发明的范围。如本文中所使用，特定来说关于图式中的参考编号，标识符“N”指示可包含如此指定的若干个特定特征。如本文中所使用，“若干个”特定事物可指代此类事物中的一或多者(例如，若干个存储器阵列可指代一或多个存储器阵列)。
本文中的图遵循其中第一个数字或前几个数字对应于图式的图编号且剩余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，在图2中206可指代元件“06”，且在图3中类似元件可指代为306。如将了解，可添加、更换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，如将了解，图中所提供的元件的比例及相对标度意欲图解说明本发明的某些实施例且不应视为具限制性意义。
图1是根据本发明的若干个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，还可将存储器装置120、存储器阵列130及/或感测电路150单独地视为“设备”。
系统100包含耦合到包含存储器阵列130的存储器装置120的主机110。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、智能电话或存储器读卡器以及各种其它类型的主机。主机110可包含系统母板及/或底板且可包含若干个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120两者可在相同集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1中所展示的实例图解说明具有范纽曼型架构的系统，但可以非范纽曼型架构(例如，杜林机)实施本发明的实施例，非范纽曼型架构可不包含通常与范纽曼型架构相关联的一或多个组件(例如，CPU、ALU等)。
为清楚起见，系统100已经简化以着重于与本发明具有特定相关性的特征上。存储器阵列130可为例如DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成由存取线(其在本文中可称为字线、行线或选择线)耦合的行以及由感测线(其在本文中可称为数据线或数字线)耦合的列的存储器单元。尽管图1中展示单个阵列130，但实施例不限于此。例如，存储器装置120可包含若干个阵列130(例如，DRAM单元的若干个库)。与图2相关联地来描述实例性DRAM阵列。
存储器装置120包含地址电路142以锁存经由I/O总线156(例如，数据总线)通过I/O电路144提供的地址信号。行解码器146及列解码器152接收并解码地址信号以存取存储器阵列130。可将数据加载到感测电路150中。举例来说，可(例如，通过使用感测电路150感测数据线上的电压及/或电流改变)从存储器阵列130读取数据。感测电路150可从存储器阵列130读取且锁存一页(例如，行)数据。I/O电路144可用于经由I/O总线156与主机110进行双向数据通信。写入电路148用于将数据写入到存储器阵列130。
控制电路140解码通过控制总线154从主机110提供的信号。这些信号可包含用于控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据抹除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制电路140负责执行来自主机110的指令。控制电路140可为状态机、定序器或某一其它类型的控制器。
下文与图2及3相关联地进一步描述感测电路150的实例。例如，在若干个实施例中，感测电路150可包括若干个感测放大器(例如，图2中展示的感测放大器206或图3中展示的感测放大器306)以及若干个计算组件(例如，图2中展示的计算组件231)，所述若干个计算组件包括累加器且可用以(例如，对与互补数据线相关联的数据)执行逻辑操作。
在若干个实施例中，感测电路(例如，150)可用以在不经由数据线地址存取进行传送的情况下(例如，在不激发列解码信号的情况下)使用存储于阵列130中的数据作为输入来执行逻辑操作并将逻辑操作的结果存储回到阵列130。如此，各种计算函数可使用感测电路150执行，而非通过感测电路外部的处理资源(例如，通过与主机110相关联的处理器及/或其它处理电路，例如位于装置120上(例如，位于控制电路140上或其它处)的ALU电路)执行。
在各种先前方法中，与操作数相关联的数据(例如)将经由感测电路从存储器经读取且经由I/O线(例如，经由局部I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含若干个寄存器且将使用操作数执行计算函数，且经由I/O线将结果往回传送到阵列。相比之下，在本发明的若干个实施例中，感测电路(例如，150)经配置以对存储于存储器(例如，阵列130)中的数据执行逻辑操作且在不激活耦合到感测电路(其可与阵列的存储器单元成间距形成)的I/O线(例如，局部I/O线)的情况下将结果存储回到存储器。激活I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。实施例并不如此受限制。例如，在若干个实施例中，感测电路(例如，150)可用于在不激活阵列的列解码线的情况下执行逻辑操作；然而，可激活局部I/O线以便将结果传送到除往回到阵列以外的适合位置(例如，传送到外部寄存器)。
如此，在若干个实施例中，不需要在阵列130及感测电路150外部的电路执行计算函数，因为感测电路150可执行适当逻辑操作以在不使用外部处理资源的情况下执行此些计算函数。因此，感测电路150可用于至少在某种程度上补充及/或替换此外部处理资源(或至少此外部处理资源的带宽)。然而，在若干个实施例中，除由外部处理资源(例如，主机110)执行的逻辑操作之外，感测电路150也可用于执行逻辑操作(例如，以执行指令)。例如，主机110及/或感测电路150可限于仅执行某些逻辑操作及/或某一数目个逻辑操作。
图2图解说明根据本发明的若干个实施例的耦合到感测电路250的存储器阵列230的一部分的示意图。在此实例中，存储器阵列230可为1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列，所述存储器单元各自由存取装置202(例如，晶体管)及存储元件203(例如，电容器)构成。在若干个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据会破坏数据，使得起初存储于单元中的数据在经读取之后被刷新)。阵列230的单元可布置成由字线204-0(行0)、204-1(行1)、204-2(行2)、204-3(行3)、…、204-N(行N)耦合的行，以及由数据线(例如，数字线)205-1(D)及205-2(D_)耦合的列。
在此实例中，每一列单元与一对互补数据线205-1(D)及205-2(D_)(即，“D条”)相关联。尽管在图2中图解说明仅单个存储器单元列，但实施例不限于此。举例来说，特定阵列可具有若干个存储器单元列及/或数据线(例如，4,096、8,192、16,384等)。特定存储器单元晶体管202的栅极可耦合到其对应字线204-0、204-1、204-2、204-3、…、204-N，第一源极/漏极区域耦合到其对应数据线205-1，且特定存储器单元晶体管的第二源极/漏极区域耦合到其对应电容器203。尽管未在图2中图解说明，但数据线205-2也可耦合到一列存储器单元。
根据本发明的若干个实施例，阵列230耦合到感测电路250。在此实例中，感测电路包括感测放大器206及计算组件231。举例来说，感测电路可为图1中展示的感测电路150。感测放大器206可耦合到对应于特定存储器单元列的互补数据线D及D_。感测放大器206可为例如下文与图3相关联地描述的感测放大器306等的感测放大器。如此，感测放大器206可操作以确定存储于选定单元中的状态(例如，逻辑数据值)。
对应于感测放大器206的交叉耦合锁存器可在本文中称为初级锁存器。实施例并不限于实例性感测放大器206。例如，根据本文中描述的若干个实施例的感测电路可包含电流模式感测放大器及/或单端感测放大器(例如，耦合到一个数据线的感测放大器)。计算组件231包含例如静态交叉耦合锁存器等的锁存器。计算组件231的锁存器可在本文中称为次级锁存器，其可用作且在本文中称为累加器。计算组件231可连同感测放大器206操作以实施逻辑操作。
感测放大器206及计算组件231可经由隔离装置223耦合到阵列230。隔离装置223可包含分别耦合到数据线D及D_的一对隔离晶体管221-1及221-2。隔离晶体管221-1及221-2可耦合到控制信号222(ISO)，控制信号222(ISO)在经激活时启用(例如，接通)隔离晶体管221-1及221-2以将感测放大器206及计算组件231连接到一列存储器单元。
如图2中所图解说明，隔离装置223可包含耦合到互补控制信号219(例如，ISOb)(即，“ISO条”)的另一对隔离晶体管221-3及221-4，在ISO被撤销激活时，互补控制信号219(例如，ISOb)被激活。隔离晶体管221-3及221-4可经布置使得感测放大器206及计算组件231耦合到第二存储器阵列且与第一存储器阵列隔离，或耦合到第一存储器阵列且与第二存储器阵列隔离。根据各种实施例，隔离装置223可经布置为感测放大器206的一部分(例如，在感测放大器206内)，如关于图3所展示。
在若干个实施例中，计算组件(例如，231)可包括按感测放大器(例如，206)的晶体管及/或阵列(例如，230)的存储器单元成间距形成的若干个晶体管，所述若干个晶体管可符合特定特征大小(例如，4F2、6F2等)。如下文进一步描述，计算组件231可连同感测放大器206操作以使用来自阵列230的数据作为输入而执行各个逻辑操作。可在不经由数据线地址存取传送数据的情况下(例如，在不激发列解码信号使得经由局部I/O线将数据传送到在阵列及感测电路外部的电路的情况下)将结果存储回到阵列230。如此，本发明的若干个实施例可实现使用少于各种先前方法的电力执行逻辑操作及与其相关联的计算函数。另外，由于若干个实施例消除对跨越I/O线传送数据以便执行计算函数(例如，在存储器与离散处理器之间)的需要，因此若干个实施例可实现与先前方法相比较经增加的并行处理能力。
在图2中图解说明的实例中，对应于计算组件231的电路包括(例如，通过隔离装置223)耦合到数据线D及D_中的每一者的六个晶体管。然而，实施例并不限于此实例。晶体管207-1及207-2具有分别耦合到数据线D及D_的第一源极/漏极区域，以及耦合到交叉耦合锁存器(例如，耦合到一对交叉耦合晶体管(例如，交叉耦合NMOS晶体管208-1及208-2以及交叉耦合PMOS晶体管209-1及209-2)的栅极)的第二源极/漏极区域。如下文进一步描述，包括晶体管208-1、208-2、209-1及209-2的交叉耦合锁存器可称为次级锁存器，如先前所述。
晶体管207-1及207-2可称为传输晶体管，其可经由相应信号211-1(Passd)及211-2(Passdb)(即，“Passd条”)被启用以便将相应数据线D及D_上的电压或电流传递到包括晶体管208-1、208-2、209-1及209-2的交叉耦合锁存器的输入(例如，次级锁存器的输入)。在此实例中，晶体管207-1的第二源极/漏极区域耦合到晶体管208-1及209-1的第一源极/漏极区域以及晶体管208-2及209-2的栅极。类似地，晶体管207-2的第二源极/漏极区域耦合到晶体管208-2及209-2的第一源极/漏极区域以及晶体管208-1及209-1的栅极。
晶体管208-1及208-2的第二源极/漏极区域共同地耦合到第一(例如，低态有效)控制信号212-1(Accumb)(即，“Accum条”)。晶体管209-1及209-2的第二源极/漏极区域共同地耦合到第二(例如，高态有效)控制信号212-2(Accum)。有效Accum信号212-2可为供应电压(例如，VDD)，且有效Accumb信号可为参考电压(例如，接地)。激活信号212-1及212-2启用包括晶体管208-1、208-2、209-1及209-2的交叉耦合锁存器(对应于次级锁存器)。
经启用交叉耦合锁存器操作以放大共同节点217-1与共同节点217-2之间的差分电压，使得节点217-1被驱动到Accum信号电压及Accumb信号电压中的一者(例如，被驱动到VDD及接地中的一者)，且节点217-2被驱动到Accum信号电压及Accumb信号电压中的另一者。如下文进一步描述，信号212-1及212-2被标记为“Accum”及“Accumb”，这是因为次级锁存器可在用以执行逻辑操作(例如，操作)时用作累加器。在若干个实施例中，累加器包括形成次级锁存器的交叉耦合晶体管208-1、208-2、209-1及209-2，以及传输晶体管207-1及207-2。如下文进一步描述，在若干个实施例中，包括耦合到感测放大器的累加器的计算组件可经配置以执行逻辑操作，所述逻辑操作包括对由一对互补数据线中的至少一者上的信号(例如，电压或电流)表示的数据值执行累加操作。
计算组件231还包含具有(例如，通过隔离装置223)耦合到相应数字线D及D_的第一源极/漏极区域的反相晶体管214-1及214-2。晶体管214-1及214-2的第二源极/漏极区域分别耦合到晶体管216-1及216-2的第一源极/漏极区域。晶体管214-1及214-2的栅极耦合到信号213(InvD)。晶体管216-1的栅极耦合到晶体管208-2的栅极、晶体管209-2的栅极及晶体管208-1的第一源极/漏极区域也耦合到的共同节点217-1。以互补方式，晶体管216-2的栅极耦合到晶体管208-1的栅极、晶体管209-1的栅极及晶体管208-2的第一源极/漏极区域也耦合到的共同节点217-2。如此，激活信号InvD用以反转存储于次级锁存器中的数据值且将经反转值驱动到数据线205-1及205-2上(假定隔离晶体管221经启用)。
图2中展示的计算组件231可操作(例如，经由Passd、Passdb、Accumb、Accum及InvD信号)以执行包含AND、NAND、OR、NOR及反转操作等的各种逻辑操作。逻辑操作可为R输入逻辑操作，其中“R”表示2或大于2的值。
例如，可使用存储于阵列230中的数据作为输入来执行R输入逻辑操作，且可将结果经由感测电路的操作及/或出于累加器中的进一步操作而存储到适合位置(例如，存储回到阵列230及/或存储到不同位置)。在下文描述的实例中，R输入逻辑操作包含使用存储于耦合到第一特定字线(例如，204-0)及特定数据线(例如，205-1)的存储器单元中的数据值(例如，逻辑1或逻辑0)作为第一输入，并使用存储于耦合到若干个额外字线(例如，204-1到204-N)且共同地耦合到特定数据线(例如，205-1)的存储器单元中的数据值作为相应数目个额外输入。以此方式，可并行执行若干个逻辑操作。例如，可对具有4K数据线阵列并行执行4K逻辑操作。在此实例中，在3输入逻辑操作中，耦合到第一字线的4K个单元可用作4K个第一输入，耦合到第二字线的4K个单元可用作4K个第二输入，且耦合到第三字线的4K个单元可用作4K个第三输入。如此，在此实例中，可并行执行4K个单独的3输入逻辑操作。
在若干个实施例中，R输入逻辑操作的第一操作阶段包含对耦合到特定字线(例如，204-0)及特定数据线(例如，205-1)的存储器单元执行感测操作以确定其所存储数据值(例如，逻辑1或逻辑0)，所述数据值在R输入逻辑操作中用作第一输入。第一输入(例如，经感测所存储数据值)接着可存储于与计算组件231相关联的锁存器中(例如，传送或拷贝到所述锁存器)。可执行若干个中间操作阶段，且其也可包含对耦合到相应数目个额外字线(例如，204-1到204-N)及特定数据线(例如，205-1)的存储器单元执行感测操作以确定其所存储数据值，所述数据值用作到R输入逻辑操作的相应数目个额外输入(例如，R-1个额外输入)。
R输入逻辑操作的最后操作阶段涉及操作感测电路以将逻辑操作的结果存储到适合位置。作为一实例，可将结果存储回到阵列(例如，存储回到耦合到特定数据线205-1的存储器单元)。将结果存储回到阵列可在不激活列解码线的情况下发生。所述结果也可存储到除了阵列230中之外的位置。例如，可将结果存储(例如，经由耦合到感测放大器206的局部I/O线)到与处理资源(例如，主机处理器)相关联的外部寄存器；然而，实施例不限于此。在下文与图4相关联地进一步描述关于第一、中间及最后操作阶段的细节。
图3图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。在此实例中，感测电路的部分包括感测放大器306。在若干个实施例中，针对阵列(例如，阵列130)中的每一列存储器单元提供一个感测放大器306(例如，“感测放大器(sense amp)”)。例如，感测放大器306可为DRAM阵列的感测放大器。在此实例中，感测放大器306通过隔离装置323耦合到一对互补数据线305-1(“D”)及305-2(“D_”)(例如，“D条”)。如此，感测放大器306可通过数据线D及D_耦合到相应列中的所有存储器单元。
隔离装置323可以与图2中223处所展示者类似的方式来实施。隔离装置323可包含分别耦合到数据线D及D_的一对隔离晶体管321-1及321-2。尽管图3中未展示，但隔离装置323可包含耦合到互补控制信号(例如，ISO_)的另一对隔离晶体管，所述互补控制信号独立地或与ISO控制信号的撤销激活协调地被激活，使得感测放大器306可分别选择性地耦合到若干个存储器阵列数据线。根据各种实施例，感测放大器306可包含隔离装置323。
感测放大器306可包含一对交叉耦合n沟道晶体管(例如，NMOS晶体管)327-1及327-2，其相应源极耦合到第一(负态有效)控制信号328(RNL_)且漏极分别耦合到数据线D及D_。感测放大器306还可包含一对交叉耦合p沟道晶体管(例如，PMOS晶体管)329-1及329-2，其相应源极耦合到第二(正态有效)控制信号390(PSA)且其漏极分别耦合到数据线D及D_。
感测放大器306也可包含经配置以使数据线D及D_平衡的电路。在此实例中，平衡电路包括具有耦合到可等于VDD/2的平衡电压325(dvc2)的第一源极/漏极区域的晶体管324，其中VDD是与阵列相关联的供应电压。晶体管324的第二源极/漏极区域可耦合到一对晶体管325-1及325-2的共同第一源极/漏极区域。晶体管325-1及325-2的第二源极/漏极区域可分别耦合到数据线D及D_。晶体管324、325-1及325-2的栅极可耦合到控制信号326(EQ)。如此，激活EQ会启用晶体管324、325-1及325-2，此有效地将数据线D短接到数据线D_，使得数据线D及D_平衡到平衡电压dvc2。
感测放大器306也可包含其栅极耦合到信号333(COLDEC)的晶体管332-1及332-2。信号333可称为列解码信号(例如，列选择信号)。数据线D及D_可响应于激活信号333而连接到相应局部I/O线334-1(IO)及334-2(IO_)(例如，以与读取操作相关联地执行例如数据线存取等的操作)。如此，可激活信号333以在I/O线334-1及334-2上传送对应于阵列中的正被存取的存储器单元的状态(例如，逻辑数据值，例如逻辑0或逻辑1)的信号。
在操作中，当正感测(例如，读取)存储器单元时，数据线D、D_中的一者上的电压将稍大于数据线D、D_中的另一者上的电压。接着将PSA信号驱动到高且将RNL_信号驱动到低，以启用感测放大器306。具有较低电压的数据线D、D_对PMOS晶体管329-1、329-2中的一者的接通程度大于对PMOS晶体管329-1、329-2中的另一者的接通程度，借此使具有较高电压的数据线D、D_被驱动为高的程度大于另一数据线D、D_被驱动为高的程度。
类似地，具有较高电压的数据线D、D_对NMOS晶体管327-1、327-2中的一者的接通程度将大于对NMOS晶体管327-1、327-2中的另一者的接通程度，借此使具有较低电压的数据线D、D_被驱动为低的程度大于另一数据线D、D_被驱动为低的程度。结果，在短延迟之后，具有稍大电压的数据线D、D_被驱动到PSA信号的电压(其可为供应电压VDD)，且另一数据线D、D_被驱动到RNL_信号的电压(其可为参考电位，例如接地电位)。因而，交叉耦合NMOS晶体管327-1、327-2以及PMOS晶体管329-1、329-2用作感测放大器对，其放大数据线D及D_上的差分电压且用以锁存从选定存储器单元感测的数据值。如本文中所使用，感测放大器306的交叉耦合锁存器可称为初级锁存器。相比之下，且如上文结合图2所描述，与计算组件(例如，图2中展示的计算组件231)相关联的交叉耦合锁存器可称为次级锁存器。
返回参考图2，且其中图2中展示的感测放大器206包括图3中306处展示的电路，根据本发明的各种实施例，一种设备(例如，存储器阵列)可包括存储器单元阵列及耦合到所述阵列的感测电路。感测电路可包含计算组件(其包含锁存器)，且其经配置以使存储于锁存器中的数据值反转。例如，锁存器可包括与所述阵列的存储器单元成间距形成的第一对晶体管及第二对晶体管。
感测电路可经配置以使存储于锁存器中的数据值反转为经反转数据值，同时仍将原始数据值保留于锁存器中。感测电路也可经配置及/或操作以将经反转数据值存储于感测放大器中。感测电路可另外包括隔离装置，所述隔离装置可经配置及/或操作使得经反转数据值可存储于感测放大器中，同时所述阵列与感测电路隔离。
如图2中所展示，感测电路可通过数据线(例如，通过隔离装置)耦合到存储器单元阵列。如此，感测电路可经配置及/或操作以从耦合到数据线的存储器单元感测数据值，在不执行数据线地址存取的情况下将来自锁存器的数据值累加到次级锁存器，且在数据值在次级锁存器中累加之后使数据值反转。隔离装置可经配置以将感测电路耦合到第二阵列，使得一次将所述阵列及第二阵列中的至多一者连接到感测电路。隔离装置也可经配置使得所述阵列及第二阵列两者可同时与感测电路断开连接。
图4图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。图4中展示的时序图图解说明与执行逻辑操作(例如，反转操作)相关联的信号(例如，电压信号)，例如，所述逻辑操作可通过上文关于图2所描述的电路而实现。所述感测电路可经配置以执行可包含以下各项的逻辑操作：将数据值加载到耦合到数据线(及/或一对互补数据线)的感测放大器，将数据值存储于耦合到感测放大器的计算组件中，以及在计算组件中使数据值反转。所述数据线(及/或所述对互补数据线)可在将数据值加载到感测放大器之前(及/或之后)经平衡。
经反转数据值随后可加载回到所述数据线(及/或所述对互补数据线)上。在计算组件中使数据值反转可在不执行对数据线的地址存取的情况下及/或在不激活可耦合到感测放大器的输入/输出(I/O)线的情况下及/或在不激活可切换地耦合到数据线的阵列中的存储器单元行的情况下及/或在不放大互补数据线对的情况下而实现。
在计算组件中使数据值反转可包含同时将原始数据值保留于(例如，锁存于)累加器中。举例来说，可在于计算组件中使数据值反转之前将数据值存储于累加器中，且同时地将数据值保留于累加器中。此后，经反转数据值可存储于累加器中。如果需要，那么存储于累加器中的经反转数据值可在计算组件中再次经反转(例如，重新反转)(例如，返回到数据值)，且同时地将经反转数据值保留于累加器中。
在感测电路耦合到第二存储器单元阵列(例如，例如通过可选择隔离装置耦合到多个阵列的存储器单元)的情形中，感测电路可经配置以将来自第二阵列的第二数据值加载到感测放大器，将第二数据值存储于耦合到感测放大器的计算组件中，且在计算组件中使第二数据值反转。隔离装置的若干个隔离晶体管可操作以先将感测放大器连接到多个阵列中的单一者的互补数据线且使感测放大器与多个阵列中的所有其它阵列的互补数据线隔离，之后才在所述互补数据线上使数据值反转为经反转数据值。隔离装置的所述若干个隔离晶体管也可操作以例如在加载数据值之后或在将数据值反转为经反转数据值之前或之后，将感测放大器与所述多个阵列中的所有阵列的互补数据线隔离。
图4中展示的时序图图解说明与执行反转逻辑操作(例如，R输入逻辑操作)的第一操作阶段相关联的信号(例如，电压信号)。例如，关于图4所描述的第一操作阶段可为AND、NAND、OR、NOR或反转操作的第一操作阶段。然而，关于图4所描述的第一操作阶段在本文中限于可适用于为执行包括反转操作的操作阶段做准备的第一操作阶段。如下文进一步描述，与可涉及在执行计算函数时在电压轨之间(例如，供应与接地之间)提供全摆幅的先前处理方法相比，执行图4中图解说明的第一操作阶段可涉及消耗较少能量(例如，约50％)。
在图4中图解说明的实例中，对应于互补逻辑值(例如，“1”及“0”)的电压轨是供应电压474(VDD)与接地电压472(GND)。在执行逻辑操作之前，可发生平衡操作，使得互补数据线D及D_在平衡电压425(VDD/2)下短接在一起，如先前关于图3中图解说明的感测放大器306所描述。将数据存储于累加器中的操作可概述如下：
将来自行X的数据值存储于累加器中
对EQ撤销激活
启用行X
启用感测放大器(在此之后行X数据驻存于感测放大器中)
激活Passd及Passdb(感测放大器数据(行X)被传送到累加器)
对Passd及Passdb撤销激活
停用行X
预充电
图4中展示的时序图图解说明与将来自存储器阵列的行X(其中1≤X≤N)中的存储器单元的数据存储于累加器中相关联的信号。在时间t1处，对平衡信号426撤销激活，且接着启用一行存储器单元(例如，例如通过激活信号以选择特定行而经选择、开启)。举例来说，经启用行包含其数据值将被感测且用作第一输入的存储器单元。行信号404表示施加到选定行(例如，图2中展示的行3)的电压信号。当行信号404达到对应于选定存储器单元(例如，图2中展示的203)的存取晶体管(例如，图2中展示的202)的阈值电压(Vt)时，存取晶体管接通且将数据线D耦合到选定存储器单元，此在时间t2与t3之间在数据线D与D_之间形成差分电压信号(例如，如分别由信号405-1及405-2指示)。选定单元的电压由信号403表示。由于能量守恒，在D与D_之间形成差分信号(例如，通过将单元耦合到数据线D)可不消耗能量，这是因为可经由耦合到行的多个存储器单元摊还与激活/撤销激活行信号404相关联的能量。
在时间t3处，启用感测放大器(例如，图2中展示的206)(例如，第二控制信号431(例如，图3中展示的PSA 390)变为高态有效，且第一控制信号428(例如，图3中展示的信号RNL 328)变为低态有效)，此放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，GND)处于数据线D上(且对应于另一逻辑状态的电压处于互补数据线D_上)，使得所感测数据值存储于图2中展示的感测放大器206(或图3中展示的感测放大器306)的初级锁存器中。在将数据线D(图2中展示的205-1或图3中展示的305-1)从平衡电压VDD/2充电到导轨电压VDD时发生初级能量消耗。
在时间t4处，(例如，分别经由施加到图2中展示的控制线211-1及211-2的相应Passd及Passdb控制信号411)启用传输晶体管(例如，图2中展示的207-1及207-2)。如本文中所使用，各种控制信号(例如，Passd及Passdb)可通过参考所述信号被施加到的控制线而参考。
在时间t5处，经由图2中展示的相应控制线212-1及212-2激活累加器控制信号Accumb 412-1及Accum 412-2。如下文所描述，累加器控制信号412-1及412-2可在后续操作阶段内保持被激活。如此，在此实例中，激活累加器控制信号412-1及412-2会启用图2中展示的计算组件231的次级锁存器(例如，累加器)。存储于感测放大器(例如，图2中展示的感测放大器206或图3中展示的感测放大器306)中的所感测数据值因此存储于次级锁存器中。
在时间t6处，可停用(例如，关断)传输晶体管(例如，图2中展示的晶体管207-1及207-2)。然而，由于累加器控制信号412-1及412-2保持被激活，因此将经累加结果存储(例如，锁存)于次级锁存器(例如，累加器)中。
在时间t7处，可对行信号404撤销激活以停用(例如，例如通过对用于特定行的选择信号撤销激活而取消选择、关闭)存储器单元行。在时间t8处，可停用阵列感测放大器(例如，第一控制信号428变高且第二控制信号431变低)。
在时间t9处，可使数据线D及D_平滑(例如，可激活平衡信号426)，如由数据线电压信号405-1及405-2从其相应轨值移动到平衡电压425(VDD/2)所图解说明。所述平衡由于能量守恒定律而消耗极少能量。如先前所描述，在此实例中，平衡操作可涉及使互补数据线D及D_在可为VDD/2的平衡电压下短接在一起。平衡可例如在存储器单元感测操作或反转操作之前发生(下文所描述)。
图5图解说明根据本发明的若干个实施例的与使用感测电路执行反转操作相关联的时序图。在行X数据存储于累加器中之后，使存储于累加器中的数据值反转(且将经反转数据存储于累加器中)的操作阶段可概述如下：
对(行X)进行NOT操作，并将结果存储于累加器中
对平衡(EQ)撤销激活
激活InvD
对InvD撤销激活
停用累加器
启用感测放大器(例如，激发NPSA，在此之后将反转行X数据驻存于感测放大器中)
激活Passd及Passdb
启用累加器(例如，在此之后将反转行X数据驻存于累加器中)
对Passd及Passdb撤销激活
停用感测放大器(例如，关闭NPSA)
激活平衡(EQ)以进行预充电
图5中展示的时序图图解说明与执行逻辑操作的中间操作阶段相关联的信号(例如，电压信号)。例如，图5中展示的时序图对应于反转操作的中间操作阶段。可在执行反转函数之前或之后执行其它逻辑操作。执行逻辑操作可包含在初始操作阶段(例如图4中所描述的初始操作阶段)之后一或多次地及/或在执行其它操作阶段以完成其它逻辑函数之前或之后一或多次地执行关于图5展示及描述的反转函数操作阶段。
如在图5中展示的时序图，在时间t1处，停用平衡(例如，对平衡信号526撤销激活)。
在时间t2处，可启用反相晶体管(例如，图2中展示的214-1及214-2)(例如，其经由如可施加到图2中展示的控制线213的相应InvD控制信号513变高而被接通)。
在时间t3处，可停用反相晶体管(例如，图2中展示的214-1及214-2)(例如，经由图2中展示的控制线213上的相应InvD控制信号513变低而被关断)。
在时间t4处，经由图2中展示的相应控制线212-1及212-2对累加器控制信号Accumb 512-1及Accum 512-2撤销激活。如此，在此实例中，对累加器控制信号512-1及512-2撤销激活会停用图2中展示的计算组件231的次级锁存器(例如，累加器)。在感测放大器正被启用以将经反转数据值存储于感测放大器中时，停用累加器会将经感测数据值(例如，未经反转的)保留于累加器中。此后，存储于图3中展示的感测放大器306中的经反转数据值可通过控制适当Passd及Passdb(及/或行)晶体管以从感测放大器建立所要通信路径而存储于次级锁存器中(或存储到行中的选定位置)。
在时间t5处，启用感测放大器(例如，图2中展示的206)(例如，第二控制信号531变高，且第一控制信号528信号变低)，此放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的一压(例如，GND)处于数据线D上。对应于互补逻辑状态的电压处于互补数据线D_上。经反转数据值因此存储于图2中展示的感测放大器206(或图3中展示的感测放大器306)的初级锁存器中。在将数据线D(图2中展示的205-1或图3中展示的305-1)从平衡电压VDD/2充电到导轨电压VDD时发生初级能量消耗。
在时间t6处，启用传输晶体管(例如，图2中展示的207-1及207-2)(例如，经由相应Passd及Passdb控制信号511在可分别施加到图2中展示的控制线211-1及211-2时变高)。
在时间t7处，经由图2中展示的相应控制线212-1及212-2激活累加器控制信号Accumb 412-1及Accum 412-2。如下文所描述，累加器控制信号512-1及512-2可在后续操作阶段内保持被激活。在此实例中，激活累加器控制信号512-1及512-2会启用图2中展示的计算组件231的次级锁存器(例如，累加器)。存储于感测放大器(例如，图2中展示的感测放大器206或图3中展示的感测放大器306)中的经反转数据值被存储于次级锁存器中。
在时间t8处，如在图5中通过Passd及Passdb控制信号511变低所展示，可停用(例如，关断)传输晶体管(例如，图2中展示的晶体管207-1及207-2)。
在时间t9处，停用感测放大器(例如，图2中展示的206)(例如，借助于第二控制信号531变低且第一控制信号528变高)。感测放大器仍保留经反转数据值(例如，相对于起初通过感测放大器感测的数据值经反转)。
在时间t10处，可使数据线D及D_平衡(例如，可激活平衡信号526)，如通过数据线电压信号505-1及505-2从其相应轨值移动到平衡电压525(VDD/2)所图解说明。所述平衡由于能量守恒定律而消耗极少能量。如先前所描述，在此实例中，平衡操作可涉及使互补数据线D及D_在可为VDD/2的平衡电压下短接在一起。平衡可例如在存储器单元感测操作或反转操作之前发生(下文所描述)。
根据本发明的各种实施例，在t5之后将经反转数据值锁存到感测放大器(例如，图2中所展示的206)中，如上文关于图5所描述，而非激活Passd及Passdb控制信号511且启用累加器以存储经反转数据(或除此操作之外)。也可激活选定行以将经反转数据存储于选定存储器单元中。
为将经反转数据值存储于选定行的存储器单元中，除激活图5中所展示的Passd及Passdb控制信号511之外或作为此的替代，可紧接在时间t6之前或之后激活行信号(如图5中所展示)且紧接在时间t8之前或之后对行信号撤销激活(如图5中所展示)。根据一个实例性实施方案，可在对适当行信号撤销激活(例如，以停用选定行)之前对Passd及Passdb控制信号511撤销激活。
在利用数据线隔离装置(例如，图2中所展示的隔离装置223)的阵列架构中，在将行X数据存储于累加器中之后，在选定存储器阵列(例如，第一存储器阵列或第二存储器阵列)的计算组件中使数据反转的操作可概述如下：
对(行X)进行NOT操作，其中隔离未经使用的存储器阵列
配置隔离晶体管(例如，启用/停用隔离晶体管以连接选定存储器并隔离未经使用的存储器阵列)
对平衡(EQ)撤销激活
激活InvD
对InvD撤销激活
停用累加器
启用感测放大器(例如，激发NPSA，在此之后将反转行X数据驻存于感测放大器中)
激活Passd及Passdb
启用累加器(例如，在此之后将反转行X数据驻存于累加器中)
撤销激活Passd及Passdb
停用感测放大器(例如，关闭NPSA)
重配置隔离晶体管(例如，停用/启用所有隔离晶体管)
激活平衡(EQ)以进行预充电
先前关于图2描述了操作隔离晶体管。操作隔离晶体管以选择多个存储器阵列中的特定者(例如，两个中的一者)可提供关于数据值操作及传送的额外灵活性及能力。根据各种实施例，例如，通过隔离晶体管的适当操作，可从一个存储器阵列感测数据值，使其反转，并将结果存储于另一存储器阵列中。
在利用阵列/数据线隔离装置(例如，图2中所展示的隔离装置223)的阵列架构中，在行X数据存储于累加器中之后，在计算组件中使数据反转的操作可概述如下：
对(行X)进行NOT操作，其中隔离所有存储器阵列
配置隔离晶体管以停用所有隔离晶体管(例如，以隔离所有存储器阵列，使得无数据线耦合到感测放大器/计算组件)
对平衡(EQ)撤销激活
激活InvD
对InvD撤销激活
停用累加器
启用感测放大器(例如，激发NPSA，在此之后将反转行X数据驻存于感测放大器中)
激活Passd及Passdb
启用累加器(例如，在此之后将反转行X数据驻存于累加器中)
撤销激活Passd及Passdb
停用感测放大器(例如，关闭NPSA)
重配置隔离晶体管(例如，启用所有隔离晶体管)
激活平衡(EQ)以进行预充电
最初操作隔离晶体管以隔离所有存储器阵列具有有效地移除存储器阵列的所有数据线的电容的优点。使用此隔离晶体管配置，反转操作可快得多地发生。此外，由于不需对所有数据线的电容进行充电，因此在反转操作中使用较少电力。
图6是图解说明根据本发明的若干个实施例的感测电路的示意图。存储器单元包括存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，晶体管602-1及电容器603-1包括存储器单元，且晶体管602-2及电容器603-2包括存储器单元等。在此实例中，存储器阵列630是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列。在若干个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据会破坏数据，使得起初存储于单元中的数据在经读取之后经刷新)。存储器阵列630的单元布置成由字线604-X(行X)、604-Y(行Y)等耦合的行，以及由互补数据线对DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合的列。对应于每一互补数据线对的个别数据线也可分别称为数据线605-1(D)及605-2(D_)。尽管在图6中仅展示三对互补数据线，但本发明的实施例不限于此，且存储器单元阵列可包含额外存储器单元列及/或数据线(例如，4,096、8,192、16,384等)。
存储器单元可耦合到不同数据线及/或字线。举例来说，晶体管602-1的第一源极/漏极区域可耦合到数据线605-1(D)，晶体管602-1的第二源极/漏极区域可耦合到电容器603-1，且晶体管602-1的栅极可耦合到字线604-X。晶体管602-2的第一源极/漏极区域可耦合到数据线605-2(D_)，晶体管602-2的第二源极/漏极区域可耦合到电容器603-2，且晶体管602-2的栅极可耦合到字线604-Y。如图6中所展示，单元板可耦合到电容器603-1及603-2中的每一者。单元板可为可在各种存储器阵列配置中将参考电压(例如，接地)施加到的共同节点。
根据本发明的若干个实施例，存储器阵列630耦合到感测电路650。在此实例中，感测电路650包括对应于相应存储器单元列(例如，耦合到相应互补数据线对)的感测放大器606及计算组件631。感测放大器606可包括可在本文中称为初级锁存器的交叉耦合锁存器。可如关于图7所描述地配置感测放大器606。
在图6中所图解说明的实例中，对应于计算组件631的电路包括静态锁存器664及主要实施动态锁存器的额外十个晶体管。计算组件631的动态锁存器及/或静态锁存器可在本文中统称为可用作累加器的次级锁存器。如此，计算组件631可作为累加器操作及/或在本文中称为累加器。如图6中所展示，计算组件631可耦合到数据线D 605-1及D_605-2中的每一者。然而，实施例并不限于此实例。举例来说，计算组件631的晶体管可全部是n沟道晶体管(例如，NMOS晶体管)。
在此实例中，数据线D 605-1可耦合到晶体管616-1及639-1的第一源极/漏极区域，以及负载/传输晶体管618-1的第一源极/漏极区域。数据线D_605-2可耦合到晶体管616-2及639-2的第一源极/漏极区域，以及负载/传输晶体管618-2的第一源极/漏极区域。
负载/传输晶体管618-1及618-2的栅极可共同地耦合到LOAD控制信号，或分别耦合到PASSD/PASSDB控制信号，如下文进一步论述。负载/传输晶体管618-1的第二源极/漏极区域可直接耦合到晶体管616-1及639-2的栅极。负载/传输晶体管618-2的第二源极/漏极区域可直接耦合到晶体管616-2及639-1的栅极。
晶体管616-1的第二源极/漏极区域可直接耦合到下拉晶体管614-1的第一源极/漏极区域。晶体管639-1的第二源极/漏极区域可直接耦合到下拉晶体管607-1的第一源极/漏极区域。晶体管616-2的第二源极/漏极区域可直接耦合到下拉晶体管614-2的第一源极/漏极区域。晶体管639-2的第二源极/漏极区域可直接耦合到下拉晶体管607-2的第一源极/漏极区域。下拉晶体管607-1、607-2、614-1及614-2中的每一者的第二源极/漏极区域可共同地一起耦合到参考电压线691-1(例如，接地(GND))。下拉晶体管607-1的栅极可耦合到AND控制信号线，下拉晶体管614-1的栅极可耦合到ANDinv控制信号线613-1，下拉晶体管614-2的栅极可耦合到ORinv控制信号线613-2，且下拉晶体管607-2的栅极可耦合到OR控制信号线。
晶体管639-1的栅极可称为节点S1，且晶体管639-2的栅极可称为节点S2。图6中所展示的电路将累加器数据动态地存储于节点S1及S2上。激活LOAD控制信号致使负载/传输晶体管618-1及618-2导通，且借此将互补数据加载到节点S1及S2上。可使LOAD控制信号提高到大于VDD的电压以将全VDD电平传递到S1/S2。然而，使LOAD控制信号提高到大于VDD的电压是任选的，且图6中所展示的电路的功能性并不取决于将LOAD控制信号提高到大于VDD的电压。
当下拉晶体管607-1、607-2、614-1及614-2在感测放大器606被激发之前(例如，在感测放大器606的预种期间)导通时，图6中所展示的计算组件631的配置具有平衡感测放大器的功能性的益处。如本文中所使用，激发感测放大器606是指启用感测放大器606以设定初级锁存器及随后停用感测放大器606以保留经设定初级锁存器。在停用平衡(在感测放大器中)之后但在感测放大器激发之前执行逻辑操作可节省电力使用量，这是因为感测放大器的锁存器不必须使用全轨电压(例如，VDD、GND)来“翻转”。
反相晶体管可在执行某些逻辑操作时下拉相应数据线。举例来说，可操作与晶体管614-1(具有耦合到ANDinv控制信号线613-1的栅极)串联的晶体管616-1(具有耦合到动态锁存器的S2的栅极)以下拉数据线605-1(D)，且可操作与晶体管614-2(具有耦合到ANDinv控制信号线613-2的栅极)串联的晶体管616-2(具有耦合到动态锁存器的S1的栅极)以下拉数据线605-2(D_)。
锁存器664可通过耦合到负态有效控制信号线612-1(ACCUMB)及正态有效控制信号线612-2(ACCUM)而以可控制方式经启用，而非经配置以通过耦合到接地及VDD而连续地经启用。在各种实施例中，负载/传输晶体管608-1及608-2可各自具有耦合到LOAD控制信号或PASSD/PASSDB控制信号中的一者的栅极。
根据一些实施例，负载/传输晶体管618-1及618-2的栅极可共同地耦合到LOAD控制信号。在其中负载/传输晶体管618-1及618-2的栅极共同地耦合到LOAD控制信号的配置中，晶体管618-1及618-2可为负载晶体管。激活LOAD控制信号致使负载晶体管导通，且借此将互补数据加载到节点S1及S2上。可使LOAD控制信号提高到大于VDD的电压以将全VDD电平传递到S1/S2。然而，LOAD控制信号不需要提高到大于VDD的电压是任选的，且图6中所展示的电路的功能性并不取决于将LOAD控制信号提高到大于VDD的电压。
根据一些实施例，负载/传输晶体管618-1的栅极可耦合到PASSD控制信号，且负载/传输晶体管618-2的栅极可耦合到PASSDb控制信号。在其中晶体管618-1及618-2的栅极分别耦合到PASSD及PASSDb控制信号中的一者的配置中，晶体管618-1及618-2可为传输晶体管。可以不同于负载晶体管的方式(例如，在不同时间处及/或在不同电压/电流条件下)操作传输晶体管。如此，传输晶体管的配置可不同于负载晶体管的配置。
举例来说，负载晶体管经构造以处置与将数据线耦合到局部动态节点S1及S2相关联的负载。传输晶体管经构造以处置与将数据线耦合到邻近累加器(例如，通过移位电路623，如图6中所展示)相关联的较重加载。根据一些实施例，负载/传输晶体管618-1及618-2可经配置以适应对应于传输晶体管的较重加载，但是作为负载晶体管而被耦合及操作。经配置为传输晶体管的负载/传输晶体管618-1及618-2也可用作负载晶体管。然而，经配置为负载晶体管的负载/传输晶体管618-1及618-2可不能够用作传输晶体管。
在若干个实施例中，包含锁存器664的计算组件631可包括若干个晶体管，所述若干个晶体管与其所耦合到的阵列(例如，图6中所展示的阵列630)的对应存储器单元的晶体管成间距形成，所述若干个晶体管可符合特定特征大小(例如，4F2、6F2等)。根据各种实施例，锁存器664包含通过负载/传输晶体管618-1及618-2耦合到一对互补数据线D 605-1及D_605-2的四个晶体管608-1、608-2、609-1及609-2。然而，实施例不限于此配置。锁存器664可为交叉耦合锁存器(例如，例如n沟道晶体管(例如，NMOS晶体管)609-1及609-2等的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)608-1及608-2的另一对晶体管的栅极交叉耦合)。如下文进一步描述，交叉耦合锁存器664可称为静态锁存器。
相应数据线D及D_上的电压或电流可提供到交叉耦合锁存器664的相应锁存器输入617-1及617-2(例如，次级锁存器的输入)。在此实例中，锁存器输入617-1耦合到晶体管608-1及609-1的第一源极/漏极区域以及晶体管608-2及609-2的栅极。类似地，锁存器输入617-2可耦合到晶体管608-2及609-2的第一源极/漏极区域以及晶体管608-1及609-1的栅极。
在此实例中，晶体管609-1及609-2的第二源极/漏极区域共同地耦合到负控制信号线612-1(例如，类似于图7中关于初级锁存器所展示的控制信号RnIF的接地(GND)或ACCUMB控制信号)。晶体管608-1及608-2的第二源极/漏极区域共同地耦合到正控制信号线612-2(例如，类似于图7中关于初级锁存器所展示的控制信号ACT的VDD或ACCUM控制信号)。正控制信号612-2可提供供应电压(例如，VDD)且负控制信号612-1可为参考电压(例如，接地)以启用交叉耦合锁存器664。根据一些实施例，晶体管608-1及608-2的第二源极/漏极区域共同地直接耦合到供应电压(例如，VDD)，且晶体管609-1及609-2的第二源极/漏极区域共同地直接耦合到参考电压(例如，接地)以便连续地启用锁存器664。
经启用交叉耦合锁存器664操作以放大锁存器输入617-1(例如，第一共同节点)与锁存器输入617-2(例如，第二共同节点)之间的差分电压，使得锁存器输入617-1被驱动到经激活正控制信号电压(例如，VDD)或经激活负控制信号电压(例如，接地)，且锁存器输入617-2被驱动到经激活正控制信号电压(例如，VDD)或经激活负控制信号电压(例如，接地)中的另一者。
图7是图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。根据各种实施例，感测放大器606可包括交叉耦合锁存器。然而，感测放大器706的实施例并不限于交叉耦合锁存器。作为一实例，感测放大器706可为电流模式感测放大器及/或单端感测放大器(例如，耦合到一个数据线的感测放大器)。同时，本发明的实施例并不限于折叠式数据线架构。
在若干个实施例中，感测放大器(例如，706)可包括若干个晶体管，所述若干个晶体管与对应计算组件731及/或其所耦合到的阵列(例如，图6中所展示的阵列630)的存储器单元的晶体管成间距形成，所述若干个晶体管可符合特定特征大小(例如，4F2、6F2等)。感测放大器706包括锁存器715，锁存器715包含耦合到一对互补数据线D 705-1及D_705-2的四个晶体管。锁存器715可为交叉耦合锁存器(例如，例如n沟道晶体管(例如，NMOS晶体管)727-1及727-2等的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)729-1及729-2等的另一对晶体管的栅极交叉耦合)。如下文进一步描述，包括晶体管727-1、727-2、729-1及729-2的锁存器715可称为初级锁存器。然而，实施例并不限于此实例。
相应数据线D及D_上的电压或电流可提供到交叉耦合锁存器715的相应锁存器输入733-1及733-2(例如，次级锁存器的输入)。在此实例中，锁存器输入733-1耦合到晶体管727-1及729-1的第一源极/漏极区域以及晶体管727-2及729-2的栅极。类似地，锁存器输入733-2可耦合到晶体管727-2及729-2的第一源极/漏极区域以及晶体管727-1及729-1的栅极。计算组件733(例如，累加器)可耦合到交叉耦合锁存器715的锁存器输入733-1及733-2，如所展示；然而，实施例不限于图7中展示的实例。
在此实例中，晶体管727-1及727-2的第二源极/漏极区域共同地耦合到负态有效控制信号728(RnIF)。晶体管729-1及729-2的第二源极/漏极区域共同地耦合到正态有效控制信号790(ACT)。ACT信号790可为供应电压(例如，VDD)，且RnIF信号可为参考电压(例如，接地)。激活信号728及790将启用交叉耦合锁存器715。
经启用交叉耦合锁存器715操作以放大锁存器输入733-1(例如，第一共同节点)与锁存器输入733-2(例如，第二共同节点)之间的差分电压，使得锁存器输入733-1被驱动到ACT信号电压及RnIF信号电压中的一者(例如，VDD及接地中的一者)，且锁存器输入733-2被驱动到ACT信号电压及RnIF信号电压中的另一者。
感测放大器706也可包含经配置以使数据线D与D_平衡(例如，与使感测放大器准备用于感测操作相关联地)的电路。在此实例中，平衡电路包括具有第一源极/漏极区域的晶体管724，所述第一源极/漏极区域耦合到晶体管725-1的第一源极/漏极区域及数据线D705-1。晶体管724的第二源极/漏极区域可耦合到晶体管725-2的第一源极/漏极区域及数据线D_705-2。晶体管724的栅极可耦合到晶体管725-1及725-2的栅极。
晶体管725-1及725-2的第二源极/漏极区域耦合到可等于VDD/2的平衡电压738(例如，VDD/2)，其中VDD是与所述阵列相关联的供应电压。晶体管724、725-1及725-2的栅极可耦合到控制信号726(EQ)。如此，激活EQ会启用晶体管724、725-1及725-2，此有效地将数据线D短接到数据线D_，使得数据线D及D_被平衡到平衡电压VDD/2。根据本发明的各种实施例，可使用感测放大器执行若干个逻辑操作，且将结果存储于计算组件(例如，累加器)中。
如在图6中所展示，感测放大器606及计算组件631可经由移位电路623耦合到阵列630。在此实例中，移位电路623包括一对隔离装置(例如，分别耦合到数据线605-1(D)及605-2(D_)的隔离晶体管621-1及621-2)。隔离晶体管621-1及621-2耦合到控制信号622(NORM)，控制信号622在被激活时启用(例如，接通)隔离晶体管621-1及621-2以将对应感测放大器606及计算组件631耦合到一列对应存储器单元(例如，一对对应互补数据线605-1(D)及605-2(D_))。根据各种实施例，隔离晶体管621-1及621-2的导通可称为移位电路623的“正常”配置。
在图6中所图解说明的实例中，移位电路623包含耦合到互补控制信号619(SHIFT)的另一(例如，第二)对隔离装置(例如，隔离晶体管621-3及621-4)，互补控制信号619可(例如)在对NORM撤销激活时经激活。可操作隔离晶体管621-3及621-4(例如，经由控制信号619)，使得特定感测放大器606及计算组件631耦合到一对不同互补数据线(例如，不同于隔离晶体管621-1及621-2将特定感测放大器606及计算组件631耦合到的所述对互补数据线的一对互补数据线)，或可将特定感测放大器606及计算组件631耦合到另一存储器阵列(且隔离特定感测放大器606及计算组件631与第一存储器阵列)。根据各种实施例，例如，移位电路623可布置为感测放大器606的一部分(例如，布置在其内)。
尽管图6中所展示的移位电路623包含用以将特定感测电路650(例如，特定感测放大器606及对应计算组件631)耦合到一对特定互补数据线605-1(D)及605-2(D_)(例如，DIGIT(n)及DIGIT(n)_)的隔离晶体管621-1及621-2，且隔离晶体管621-3及621-4经布置以将特定感测电路650耦合到一个特定方向上的一对邻近互补数据线(例如，在图6中的右边所展示的邻近数据线DIGIT(n+1)及DIGIT(n+1)_)，但本发明的实施例并不限于此。例如，移位电路可包含用以将特定感测电路耦合到一对特定互补数据线(例如，DIGIT(n)及DIGIT(n)_)的隔离晶体管621-1及621-2以及经布置以便用以将特定感测电路耦合到另特定方向上的一对邻近互补数据线(例如，在图6中的左边所展示的邻近数据线DIGIT(n-1)及DIGIT(n-1)_)的隔离晶体管621-3及621-4。
本发明的实施例并不限于图6中所展示的移位电路623的配置。在若干个实施例中，例如，可在不经由I/O线(例如，局部I/O线(IO/IO_))将数据传送出感测电路650的情况下与执行例如加法及减法函数等的计算函数相关联地操作例如图6中所展示的移位电路623(例如，连同感测放大器606及计算组件631)。
尽管图6中未展示，但每一存储器单元列可耦合到列解码线，所述列解码线可经启用以经由局部I/O线将来自对应感测放大器606及/或计算组件631的数据值传送到在阵列外部的例如外部处理资源(例如，主机处理器及/或其它功能单元电路)等的控制组件。列解码线可耦合到列解码器(例如，列解码器)。然而，如本文中所描述，在若干个实施例中，不需要经由此些I/O线传送数据来执行根据本发明的实施例的逻辑操作。在若干个实施例中，例如，可在不将数据传送到在阵列外部的控制组件的情况下连同感测放大器606及计算组件631操作移位电路623以执行例如加法及减法函数等的计算函数。
可以数种模式(包含其中逻辑操作的结果最初存储于感测放大器606中的第一模式，以及其中逻辑操作的结果最初存储于计算组件631中的第二模式)操作感测电路650以执行逻辑操作。下文关于图3及4描述感测电路650以第一模式的操作，且以上部分地关于图4到5(上文)描述且以下部分地关于图10到12描述感测电路650以第二模式的操作。另外关于第一操作模式，可以预感测(例如，在逻辑操作控制信号为有效之前激发感测放大器)及后感测(例如，在逻辑操作控制信号为有效之后激发感测放大器)模式两者操作感测电路650，其中逻辑操作的结果最初存储于感测放大器606中。
如下文进一步描述，可操作感测放大器606连同计算组件631以使用来自阵列的数据作为输入来执行各种逻辑操作。在若干个实施例中，可在不经由数据线地址存取传送数据的情况下(例如，在不激发列解码信号使得经由局部I/O线将数据传送到在阵列及感测电路外部的电路的情况下)将逻辑操作的结果存储回到阵列。如此，本发明的若干个实施例可实现使用少于各种先前方法的电力执行逻辑操作及与其相关联的计算函数。另外，由于若干个实施例消除对跨越I/O线传送数据以便执行计算函数(例如，在存储器与离散处理器之间)的需要，因此若干个实施例可实现与先前方法相比较经增加的并行处理能力。
下文关于执行逻辑操作且将结果最初存储于感测放大器606中来描述并在下表1中概述图6的感测电路650的功能性。例如，将特定逻辑操作的结果最初存储于感测放大器606的初级锁存器中可提供与先前方法相比较经改善的多功能性，在先前方法中，结果可最初驻存于计算组件631的次级锁存器(例如，累加器)中，且接着随后被传送到感测放大器606。
<u>操作</u> <u>累加器</u> <u>感测放大器</u>
AND 未经改变 结果
OR 未经改变 结果
NOT 未经改变 结果
SHIFT 未经改变 经移位数据
表1
将特定操作的结果最初存储于感测放大器606中(例如，而不必须执行额外操作以将结果从计算组件631(例如，累加器)移动到感测放大器606)是有利的，这是因为(例如)可在不执行预充电循环(例如，在互补数据线605-1(D)及/或605-2(D_)上)的情况下将结果写入到(存储器单元阵列的)行或写回到累加器中。
图8图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。图8图解说明与起始对第一操作数及第二操作数的AND逻辑操作相关联的时序图。在此实例中，第一操作数存储于耦合到第一存取线(例如，行X)的存储器单元中，且第二操作数存储于耦合到第二存取线(例如，行Y)的存储器单元中。尽管实例涉及对存储于对应于一个特定列的单元中的数据执行AND操作，但实施例并不限于此。例如，可对整个行的数据值与不同行的数据值并行地进行AND操作。举例来说，如果阵列包括2,048列，那么并行地执行2,048个AND操作。
图8图解说明与操作感测电路(例如，650)以执行AND逻辑操作相关联的若干个控制信号。“EQ”对应于施加到感测放大器606的平衡信号，“行X”对应于施加到存取线604-X的激活信号，“行Y”对应于施加到存取线604-Y的激活信号，“Act”及“RnIF”对应于施加到感测放大器606的相应正态有效控制信号及负控制信号，“LOAD”对应于负载控制信号(例如，图6中展示的LOAD/PASSD及LOAD/PASSDb)，且“AND”对应于图6中展示的AND控制信号。图8还图解说明展示在针对行X及行Y数据值的各种数据值组合的AND逻辑操作期间对应于感测放大器606的数字线D及D_上及对应于计算组件631(例如，Accum)的节点S1及S2上的信号(例如，电压信号)的波形图(例如，图式对应于相应数据值组合00、10、01、11)。下文关于与图6中展示的电路的AND操作相关联的伪码来描述特定时序图波形。
与将存储于耦合到行604-X的单元中的第一数据值加载(例如，拷贝)到累加器中相关联的伪码的实例可概述如下：
将行X拷贝到累加器中：
对EQ撤销激活
启用行X
激发感测放大器(在此之后将行X数据驻存于感测放大器中)
激活LOAD(感测放大器数据(行X)被传送到累加器的节点S1及S2且动态地驻存于此处)
对LOAD撤销激活
停用行X
预充电
在以上伪码中，“对EQ撤销激活”指示如图8中所展示在t1处停用对应于感测放大器606的平衡信号(图8中所展示的EQ信号)(例如，使得互补数据线(例如，605-1(D)及605-2(D_))不再短接到VDD/2)。在停用平衡之后，启用选定行(例如，行X)(例如，例如通过激活信号以选择特定行而经选择、开启)，如由伪码中的“启用行X”所指示且在图8中针对信号行X在t2处所展示。当施加到行X的电压信号达到对应于选定单元的存取晶体管(例如，602-2)的阈值电压(Vt)时，存取晶体管接通且将数据线(例如，605-2(D_))耦合到选定单元(例如，耦合到电容器603-2)，此在数据线之间形成差分电压信号。
在激活行X之后，在以上伪码中，“激发感测放大器”指示感测放大器606被启用以设定初级锁存器且随后被停用。举例来说，如图8中在t3处所展示，ACT正控制信号(例如，图7中所展示的790)变高且RnIF负控制信号(例如，图7中所展示的728)变低，此放大605-1(D)与D_605-2之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，GND)处于数据线605-1(D)上(且对应于另一逻辑状态的电压处于互补数据线605-2(D_)上)。所感测数据值存储于感测放大器606的初级锁存器中。在将数据线(例如，605-1(D)或605-2(D_))从平衡电压VDD/2充电到导轨电压VDD时发生初级能量消耗。
图8中所图解说明的四组可能感测放大器及累加器信号(例如，针对行X与行Y数据值的每一组合中的一者)展示数据线D及D_上的信号行为。行X数据值存储于感测放大器的初级锁存器中。应注意，图6展示对应于行X的包含存储元件602-2的存储器单元耦合到互补数据线D_，而对应于行Y的包含存储元件602-1的存储器单元耦合到数据线D。然而，如图6中可见，对应于“0”数据值的存储于存储器单元602-2(对应于行X)中的电荷致使数据线D_(存储器单元602-2耦合到其)上的电压变高且对应于“1”数据值的存储于存储器单元602-2中的电荷致使数据线D_上的电压变低，此与存储于耦合到数据线D的对应于行Y的存储器单元602-1中的数据状态与电荷之间的对应性相反。将电荷存储于耦合到不同数据线的存储器单元中时的这些差异在将数据值写入到相应存储器单元时会被适当地考虑到。
在激发感测放大器之后，在以上伪码中，“激活LOAD”指示：LOAD控制信号变高，如图8中在t4处所展示，从而致使负载/传输晶体管618-1及618-2导通。以此方式，激活LOAD控制信号会启用计算组件631的累加器中的次级锁存器。存储于感测放大器606中的所感测数据值被传送(例如，拷贝)到次级锁存器。如针对图8中所图解说明的四组可能感测放大器及累加器信号中的每一者所展示，累加器的次级锁存器的输入处的行为指示次级锁存器加载有行X数据值。如图8中所展示，累加器的次级锁存器可取决于先前存储于动态锁存器中的数据值而翻转(例如，参见针对行X＝“0”及行Y＝“0”且针对行X＝“1”及行Y＝“0”的累加器信号)，或不翻转(例如，参见针对行X＝“0”及行Y＝“1且针对行X＝“1”及行Y＝“1”的累加器信号)。
在依据存储于感测放大器中(且存在于数据线605-1(D)及605-2(D_)上)的数据值设定次级锁存器之后，在以上伪码中，“对LOAD撤销激活”指示负载控制信号变回为低(如在图8中t5处所展示)以致使负载/传输晶体管618-1及618-2停止导通且借此隔离动态锁存器与互补数据线。然而，数据值保持动态地存储于累加器的次级锁存器中。
在将数据值存储于次级锁存器上之后，停用选定行(例如，行X)(例如，例如通过对用于特定行的选择信号撤销激活而被取消选择、关闭)，如由“停用行X”所指示且图8中在t6处所指示，此可通过将存取晶体管关断以将选定单元从对应数据线解耦而完成。一旦关闭选定行且隔离存储器单元与数据线，便可将数据线预充电，如以上伪码中的“预充电”所指示。可通过平衡操作完成数据线的预充电，如图8中由EQ信号在t7处变高所指示。如图8中在t7处所图解说明的四组可能感测放大器及累加器信号中的每一者中所展示，平衡操作致使数据线D及D_上的电压各自返回到VDD/2。可(例如)在存储器单元感测操作或逻辑操作(下文所描述)之前发生平衡。
与对第一数据值(现在存储于感测放大器606及计算组件631的次级锁存器中)及第二数据值(存储于耦合到行Y 604-Y的存储器单元602-1中)执行AND或OR操作相关联的后续操作阶段包含执行取决于将执行AND还是OR的特定步骤。下文概述与对驻存于累加器中的数据值(例如，存储于耦合到行X 604-X的存储器单元602-2中的第一数据值)及第二数据值(例如，存储于耦合到行Y 604-Y的存储器单元602-1中的数据值)进行AND操作及OR操作相关联的伪码的实例。与对数据值进行AND操作相关联的实例性伪码可包含：
对EQ撤销激活
启用行Y
激发感测放大器(在此之后将行Y数据驻存于感测放大器中)
停用行Y
在接下来的操作中，逻辑操作的结果将放置于感测放大器上，此将重写有效的任一行。
甚至在关闭行Y时，感测放大器仍含有行Y数据值。
激活AND
此导致感测放大器被写入为函数(例如，行X AND行Y)的值
如果累加器含有“0”(即，电压在节点S2上对应于“0”且电压在节点S1上对应于“1”)，那么感测放大器数据经写入为“0”
如果累加器含有“1”(即，电压在节点S2上对应于“1”且电压在节点S1上对应于“0”)，那么感测放大器数据保持未改变(行Y数据)
此操作使累加器中的数据未改变。
对AND撤销激活
预充电
在以上伪码中，“对EQ撤销激活”指示停用对应于感测放大器606的平衡信号(例如，使得互补数据线605-1(D)及605-2(D_)不再短接到VDD/2)，此在图8中在t8处图解说明。在停用平衡之后，激活选定行(例如，行Y)，如以上伪码中由“启用行Y”所指示且图8中在t9处所展示。当施加到行Y的电压信号达到对应于选定单元的存取晶体管(例如，602-1)的阈值电压(Vt)时，存取晶体管接通且将数据线(例如，D_605-1)耦合到选定单元(例如，电容器603-1)，此在数据线之间形成差分电压信号。
在启用行Y之后，在以上伪码中，“激发感测放大器”指示：启用感测放大器606以放大605-1(D)与605-2(D_)之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，GND)处于数据线605-1(D)上(且对应于另一逻辑状态的电压处于互补数据线605-2(D_)上)。如图8中在t10处所展示，ACT正控制信号(例如，图7中所展示的790)变高且RnIF负控制信号(例如，图7中展示的728)变低以激发感测放大器。来自存储器单元602-1的所感测数据值存储于感测放大器606的初级锁存器中，如先前所描述。次级锁存器仍对应于来自存储器单元602-2的数据值，这是因为动态锁存器未改变。
在从耦合到行Y的存储器单元602-1感测到的第二数据值存储于感测放大器606的初级锁存器中之后，在以上伪码中，“停用行Y”指示：如果不期望将AND逻辑操作的结果存储回到对应于行Y的存储器单元中，那么可停用选定行(例如，行Y)。然而，图8展示使行Y被启用，使得可将逻辑操作的结果存储回到对应于行Y的存储器单元中。可通过存取晶体管关断完成隔离对应于行Y的存储器单元以将选定单元602-1从数据线605-1(D)解耦。在选定行Y经配置(例如，以隔离存储器单元或不隔离存储器单元)之后，以上伪码中的“激活AND”指示：AND控制信号变高，如图8中在t11处所展示，从而致使传输晶体管607-1导通。以此方式，激活AND控制信号致使函数(例如，行X AND行Y)的值写入到感测放大器。
在第一数据值(例如，行X)存储于累加器631的动态锁存器中且第二数据值(例如，行Y)存储于感测放大器606中的情况下，如果计算组件631的动态锁存器含有“0”(即，电压在节点S2上对应于“0”且电压在节点S1上对应于“1”)，那么感测放大器数据经写入为“0”(而不管先前存储于感测放大器中的数据值如何)，这是因为在节点S1上对应于“1”的电压致使晶体管609-1导通，借此经由晶体管609-1、传输晶体管607-1及数据线605-1(D)将感测放大器606耦合到接地。当AND操作的任一数据值是“0”时，结果是“0”。此处，当第二数据值(在动态锁存器中)是“0”时，AND操作的结果是“0”而不管第一数据值的状态如何，且因此感测电路的配置致使结果“0”经写入且最初存储于感测放大器606中。此操作使累加器中的数据值(例如，来自行X)未改变。
如果累加器的次级锁存器含有“1”(例如，来自行X)，那么AND操作的结果取决于存储于感测放大器606中的数据值(例如，来自行Y)。如果存储于感测放大器606中的数据值(例如，来自行Y)是“1”，那么AND操作的结果应也是“1”，但如果存储于感测放大器606中的数据值(例如，来自行Y)是“0”，那么AND操作的结果应也是“0”。感测电路650经配置使得：如果累加器的动态锁存器含有“1”(即，电压在节点S2上对应于“1”且电压在节点S1上对应于“0”)，那么晶体管609-1不导通，感测放大器不耦合到接地(如上文所描述)，且先前存储于感测放大器606中的数据值保持未改变(例如，行Y数据值，因此如果行Y数据值是“1”，那么AND操作结果是“1”，且如果行Y数据值是“0”，那么AND操作结果是“0”)。此操作使累加器中的数据值(例如，来自行X)未改变。
在AND操作的结果最初存储于感测放大器606中之后，以上伪码中的“对AND撤销激活”指示：AND控制信号变低，如图8中在t12处所展示，从而致使传输晶体管607-1停止导通以隔离感测放大器606(及数据线605-1(D))与接地。如果先前未进行，那么可关闭行Y(如图8中在t13处所展示)且可停用感测放大器(如图8中在t14处通过ACT正控制信号变低且RnIF负控制信号变高所展示)。在隔离数据线的情况下，以上伪码中的“预充电”可通过平衡操作导致数据线的预充电，如先前所描述(例如，图8中所展示在t14处开始)。
图8展示，在替代方案中，针对涉及可能操作数组合(例如，行X/行Y数据值00、10、01及11)中的每一者的AND逻辑操作，耦合到感测放大器(例如，图6中所展示的606)的数据线(例如，图6中所展示的605-1(D)及605-2(D_))上的电压信号的行为及计算组件(例如，图6中所展示的631)的次级锁存器的节点S1及S2上的电压信号的行为。
尽管图8中所图解说明的时序图及上文所描述的伪码指示在开始将第二操作数(例如，行Y数据值)加载到感测放大器中之后起始AND逻辑操作，但可通过在开始将第二操作数(例如，行Y数据值)加载到感测放大器中之前起始AND逻辑操作而成功地操作图6中所展示的电路。
图9图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。图9图解说明与在开始将第二操作数(例如，行Y数据值)加载到感测放大器中之后起始OR逻辑操作相关联的时序图。图9图解说明针对第一操作数数据值与第二操作数数据值的各种组合的感测放大器及累加器信号。下文关于与图6中所展示的电路的AND逻辑操作相关联的伪码论述特定时序图信号。
后续操作阶段可交替地与对第一数据值(现在存储于感测放大器606及计算组件631的次级锁存器中)及第二数据值(存储于耦合到行Y 604-Y的存储器单元602-1中)执行OR操作相关联。不关于图9重复先前关于图8中所展示的时间t1到t7所描述的用以将行X数据加载到感测放大器及累加器中的操作。与对数据值进行“OR”操作相关联的实例性伪码可包含：
对EQ撤销激活
启用行Y
激发感测放大器(在此之后将行Y数据驻存于感测放大器中)
停用行Y
在关闭行Y时，感测放大器仍含有行Y数据值。
激活OR
此导致感测放大器经写入为函数(例如，行X OR行Y)的值，此可如下对先前存储于感测放大器中的来自行Y的数据值重写：
如果累加器含有“0”(即，电压在节点S2上对应于“0”且电压在节点S1上对应于“1”)，那么感测放大器数据保持未改变(行Y数据)
如果累加器含有“1”(即，电压在节点S2上对应于“1”且电压在节点S1上对应于“0”)，那么感测放大器数据经写入为“1”
此操作使累加器中的数据未改变。
对OR撤销激活
预充电
以上伪码中所展示的“对EQ撤销激活”(图9中在t8处所展示)、“启用行Y”(图9中在t9处所展示)、“激发感测放大器”(图9中在t10处所展示)及“停用行Y”(图9中在t13处所展示，且此可在起始特定逻辑功能控制信号之前发生)指示与先前关于AND操作伪码所描述相同的功能性。一旦选定行Y的配置被适当地配置(例如，如果逻辑操作结果将存储于对应于行Y的存储器单元中，则启用选定行Y，或如果逻辑操作结果将不存储于对应于行Y的存储器单元中，则关闭选定行Y以隔离存储器单元)，以上伪码中的“激活OR”便指示：OR控制信号变高(如图9中在t11处所展示)，此致使传输晶体管607-2导通。以此方式，激活OR控制信号致使函数(例如，行X OR行Y)的值写入到感测放大器。
在第一数据值(例如，行X)存储于计算组件631的次级锁存器中且第二数据值(例如，行Y)存储于感测放大器606中的情况下，如果累加器的动态锁存器含有“0”(即，电压在节点S2上对应于“0”且电压在节点S1上对应于“1”)，那么OR操作的结果取决于存储于感测放大器606中的数据值(例如，来自行Y)。如果存储于感测放大器606中的数据值(例如，来自行Y)是“1”，那么OR操作的结果应是“1”，但如果存储于感测放大器606中的数据值(例如，来自行Y)是“0”，那么OR操作的结果应也是“0”。感测电路650经配置使得：如果累加器的动态锁存器含有“0”(其中电压在节点S2上对应于“0”)，那么晶体管609-2关断且不导通(且传输晶体管607-1也关断，这是因为AND控制信号未经断言)，因此感测放大器606不耦合到接地(任一侧)，且先前存储于感测放大器606中的数据值保持未改变(例如，行Y数据值，使得如果行Y数据值是“1”，那么OR操作结果是“1”，且如果行Y数据值是“0”，那么OR操作结果是“0”)。
如果累加器的动态锁存器含有“1”(即，电压在节点S2上对应于“1”且电压在节点S1上对应于“0”)，那么晶体管609-2导通(传输晶体管607-2同样导通，这是因为OR控制信号经断言)，且耦合到数据线605-2(D_)的感测放大器606输入耦合到接地，这是因为在节点S2上对应于“1”的电压致使晶体管609-2连同传输晶体管607-2(其也导通，这是因为OR控制信号经断言)导通。以此方式，当累加器的次级锁存器含有“1”时，将“1”作为OR操作的结果最初存储于感测放大器606中而不管先前存储于感测放大器中的数据值如何。此操作使累加器中的数据未改变。图9展示，在替代方案中，针对涉及可能操作数组合(例如，行X/行Y数据值00、10、01及11)中的每一者的OR逻辑操作，耦合到感测放大器(例如，图6中所展示的606)的数据线(例如，图6中所展示的605-1(D)及605-2(D_))上的电压信号的行为及计算组件631的次级锁存器的节点S1及S2上的电压信号的行为。
在OR操作的结果最初存储于感测放大器606中之后，以上伪码中的“对OR撤销激活”指示：OR控制信号变低(如图9中在t12处所展示)，从而致使传输晶体管607-2停止导通以隔离感测放大器606(及数据线D 605-2)与接地。如果先前未进行，那么可关闭行Y(如图9中在t13处所展示)且可停用感测放大器(如图9中在t14处通过ACT正控制信号变低且RnIF负控制信号变高所展示)。在数据线经隔离的情况下，以上伪码中的“预充电”可通过平衡操作致使数据线的预充电，如先前所描述及图9中在t14处所展示。
图6中所图解说明的感测电路650可如下提供额外逻辑操作灵活性。通过在上文所描述的AND及OR操作中用ANDinv控制信号的操作替代AND控制信号的操作及/或用ORinv控制信号的操作替代OR控制信号的操作，逻辑操作可从{行X AND行Y}改变为{～行X AND行Y}(其中“～行X”指示行X数据值的对立面，例如，NOT行X)且可从{行X OR行Y}改变为{～行XOR行Y}。举例来说，在涉及经反转数据值的AND操作期间，可断言ANDinv控制信号而非AND控制信号，且在涉及经反转数据值的OR操作期间，可断言ORInv控制信号而非OR控制信号。激活ORinv控制信号致使晶体管614-1导通且激活ANDinv控制信号致使晶体管614-2导通。在每一情形中，断言适当的经反转控制信号可使感测放大器翻转且致使最初存储于感测放大器606中的结果成为使用经反转行X及真实行Y数据值今夏的AND操作的结果或使用经反转行X及真实行Y数据值今夏的OR操作的结果。一个数据值的真实或互补版本可在累加器中用以(例如)通过首先加载将被反转的数据值且其次加载将不被反转的数据值而执行逻辑操作(例如，AND、OR)。
在与上文关于将用于上文所描述的AND及OR操作的数据值反转所描述的方法类似的方法中，图6中所展示的感测电路可通过将未经反转数据值置入到累加器的动态锁存器中且使用所述数据来在感测放大器606中将数据值反转而执行NOT(例如，反转)操作。如先前所提及，激活ORinv控制信号致使晶体管614-1导通，且激活ANDinv控制信号致使晶体管614-2导通。使用ORinv及/或ANDinv控制信号来实施NOT函数，如下文进一步描述：
将行X拷贝到累加器中
对EQ撤销激活
启用行X
激发感测放大器(在此之后将行X数据驻存于感测放大器中)
激活LOAD(感测放大器数据(行X)被传送到累加器的节点S1及S2且动态地驻存于此处)
对LOAD撤销激活
激活ANDinv及ORinv(此将互补数据值置于数据线上)
此导致感测放大器中的数据值经反转(例如，使感测放大器锁存器翻转)
此操作使累加器中的数据未改变
对ANDinv及ORinv撤销激活
停用行X
预充电
以上伪码中所展示的“对EQ撤销激活”、“启用行X”、“激发感测放大器”、“激活LOAD”及“对LOAD撤销激活”将相同功能性指示为在用于AND操作及OR操作的伪码之前的上文所描述的用于“将行X拷贝到累加器中”初始操作阶段的伪码中的相同操作。然而，不是在将行X数据加载到感测放大器606中且拷贝到动态锁存器中之后关闭行X并进行预充电，而是可将累加器的动态锁存器中的数据值的互补版本置于数据线上且因此通过启用(例如，致使晶体管导通)及停用反相晶体管(例如，ANDinv及ORinv)而传送到感测放大器606。此导致感测放大器606从先前存储于感测放大器中的真实数据值翻转为存储于感测放大器中的互补数据值(例如，经反转数据值)。即，可通过激活及撤销激活ANDinv及ORinv而将累加器中的数据值的真实或互补版本传送到感测放大器。此操作使累加器中的数据未改变。
由于图6中所展示的感测电路650最初将AND、OR及NOT逻辑操作的结果存储于感测放大器606中(例如，感测放大器节点上)，因此这些逻辑操作结果可容易地且迅速地传达到任一经启用行(在完成逻辑操作之后激活的任一行)及/或传达到计算组件631的次级锁存器中。也可通过在感测放大器606激发之前适当激发AND、OR、ANDinv及/或ORinv控制信号(及具有耦合到特定控制信号的栅极的对应晶体管的操作)而互换感测放大器606以及AND、OR及/或NOT逻辑操作的定序。
当以此方式执行逻辑操作时，感测放大器606可预种有来自累加器的动态锁存器的数据值以减少所利用的总电流，这是因为在累加器函数拷贝到感测放大器606时，感测放大器606未处于全轨电压(例如，供应电压或接地/参考电压)。借助经预种感测放大器606进行的操作序列将数据线中的一者驱迫到参考电压(从而使互补数据线处于VDD/2)或使互补数据线未改变。当感测放大器606激发时，感测放大器606将相应数据线拉到全轨。使用此操作序列将重写经启用行中的数据。
通过使用传统DRAM隔离(ISO)方案将两个相邻数据线互补对多路复用(“多路复用传输”)而完成SHIFT操作。根据本发明的实施例，移位电路623可用于使存储于耦合到一对特定互补数据线的存储器单元中的数据值移位到对应于一对不同互补数据线的感测电路650(例如，感测放大器606)(例如，例如对应于左或右邻近互补数据线对的感测放大器606)。如本文中所使用，感测放大器606对应于在隔离晶体管621-1及621-2导通时所述感测放大器所耦合到的互补数据线对。SHIFT操作(向右或向左)不将行X数据值预拷贝到累加器中。使行X向右移位的操作可概述如下：
对Norm撤销激活且激活Shift
对EQ撤销激活
启用行X
激发感测放大器(在此之后将经移位行X数据驻存于感测放大器中)
激活Norm且对Shift撤销激活
停用行X
预充电
在以上伪码中，“对Norm撤销激活且激活Shift”指示：NORM控制信号变低，从而致使移位电路623的隔离晶体管621-1及621-2不导通(例如，隔离感测放大器与对应互补数据线对)。SHIFT控制信号变高，从而致使隔离晶体管621-3及621-4导通，借此将感测放大器606耦合到左邻近互补数据线对(例如，针对左邻近互补数据线对在非导通隔离晶体管621-1及621-2的存储器阵列侧上)。
在移位电路623被配置之后，以上伪码中所展示的“对EQ撤销激活”、“启用行X”及“激发感测放大器”将相同功能性指示为在用于AND操作及OR操作的伪码之前的上文所描述的用于“将行X拷贝到累加器中”初始操作阶段的伪码中的相同操作。在这些操作之后，耦合到左邻近互补数据线对的存储器单元的行X数据值向右移位且存储于感测放大器606中。
在以上伪码中，“激活Norm且对Shift撤销激活”指示：NORM控制信号变高，从而致使移位电路623的隔离晶体管621-1及621-2导通(例如，将感测放大器耦合到对应互补数据线对)，且SHIFT控制信号变低，从而致使隔离晶体管621-3及621-4不导通且隔离感测放大器606与左邻近互补数据线对(例如，针对左邻近互补数据线对在非导通隔离晶体管621-1及621-2的存储器阵列侧上)。由于行X仍有效，因此已向右移位的行X数据值通过隔离晶体管621-1及621-2传送到对应互补数据线对的行X。
在行X数据值向右移位到对应互补数据线对之后，停用选定行(例如，行X)，如以上伪码中的“停用行X”所指示，此可通过存取晶体管关断以将选定单元从对应数据线解耦而完成。一旦关闭选定行且隔离存储器单元与数据线，便可将数据线预充电，如以上伪码中的“预充电”所指示。可通过平衡操作完成数据线的预充电，如上文所描述。
使行X向左移位的操作可概述如下：
激活Norm且对Shift撤销激活
对EQ撤销激活
启用行X
激发感测放大器(在此之后将行X数据驻存于感测放大器中)
对Norm撤销激活且激活Shift
将感测放大器数据(向左移位的行X)传送到行X
停用行X
预充电
在以上伪码中，“激活Norm且对Shift撤销激活”指示：NORM控制信号变高，从而致使移位电路623的隔离晶体管621-1及621-2导通，且SHIFT控制信号变低，从而致使隔离晶体管621-3及621-4不导通。此配置将感测放大器606耦合到对应互补数据线对且隔离感测放大器与右邻近互补数据线对。
在移位电路被配置之后，以上伪码中所展示的“对EQ撤销激活”、“启用行X”及“激发感测放大器”将相同功能性指示为在用于AND操作及OR操作的伪码之前的上文所描述的用于“将行X拷贝到累加器中”初始操作阶段的伪码中的相同操作。在这些操作之后，将耦合到对应于感测电路650的互补数据线对的存储器单元的行X数据值存储于感测放大器606中。
在以上伪码中，“对Norm撤销激活且激活Shift”指示：NORM控制信号变低，从而致使移位电路623的隔离晶体管621-1及621-2不导通(例如，隔离感测放大器与对应互补数据线对)，且SHIFT控制信号变高，从而致使隔离晶体管621-3及621-4导通，从而将感测放大器耦合到左邻近互补数据线对(例如，针对左邻近互补数据线对在非导通隔离晶体管621-1及621-2的存储器阵列侧上)。由于行X仍有效，因此已向左移位的行X数据值被传送到左邻近互补数据线对的行X。
在行X数据值向左移位到左邻近互补数据线对之后，停用选定行(例如，行X)，如由“停用行X”所指示，此可通过存取晶体管关断以将选定单元从对应数据线解耦而完成。一旦关闭选定行且隔离存储器单元与数据线，便可将数据线预充电，如以上伪码中的“预充电”所指示。可通过平衡操作完成数据线的预充电，如上文所描述。
根据各种实施例，举例来说，可在存储器内处理器(PIM)装置的存储器阵列核心(例如DRAM每存储器单元一个晶体管(例如，1T1C)配置，为6F^2或4F^2存储器单元大小)中实现通用计算。本文中所描述的设备及方法的优点并非是就单个指令速度实现，而是就可通过在不将数据传送出存储器阵列(例如，DRAM)或激发列解码的情况下并行计算整个数据库而达成的累积速度来实现。换句话说，可消除数据传送时间。举例来说，本发明的设备可使用耦合到数据线的存储器单元(例如，一列的11K个存储器单元)中的数据值来同时执行AND或OR操作。
在其中移出数据以用于逻辑操作处理(例如，使用32或64位寄存器)的先前方法感测电路中，可并行执行与本发明的设备相比较较少的操作。以此方式，与涉及与存储器离散的中央处理单元(CPU)使得数据必须在其之间传送的常规配置相比较，有效地提供显著较高吞吐量。与其中CPU与存储器离散的配置相比，根据本发明的设备及/或方法也可使用较少能量/面积。此外，本发明的设备及/或方法可在较小能量/面积优点上做出改善，这是因为在存储器阵列中的逻辑操作通过消除某些数据值传送而节省能量。
部分地关于图4到5(上文)且下文部分地关于图10到12描述感测电路650以第二模式的操作(其中逻辑操作的结果最初存储于计算组件631中)。感测电路650以第二模式的操作类似于针对图2中所展示的感测电路250所描述且在图4及5中展示的时序图中所图解说明的操作，但需要说明的是，计算组件631的额外动态锁存器部分与计算组件631的静态锁存器664一起操作。
图4图解说明作为逻辑操作的初始操作阶段，将数据值加载到感测放大器且将数据值存储于耦合到感测放大器的计算组件中。将数据值加载到感测放大器606且将数据值存储于计算组件631中可以与通过图6中所展示的感测电路650类似的方式实施。加载到感测放大器606及计算组件631中的数据值可为例如逻辑操作(例如AND或OR逻辑操作)的第一操作数。
图5图解说明在计算组件中将数据值反转，其是逻辑操作(例如，R输入逻辑操作)的一个实例性中间操作阶段，且其后可接着其它逻辑操作或逻辑操作的最后操作阶段以存储所得数据值(例如，下文关于图12所描述)。关于图2中所展示的计算组件231所描述且如在图5中所展示的时序图中所图解说明的反转逻辑操作可以与使用图6中所展示的计算组件631类似的方式来实施。另外，感测电路650可实施逻辑操作(例如，AND及OR)的额外中间阶段，如下文关于图10及11所描述，且可实施逻辑操作的最后阶段(例如，以存储所得数据值)，如下文关于图12所描述。
图10及11分别图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。图10及11中所展示的时序图图解说明与执行逻辑操作(例如，R输入逻辑操作)的若干个中间操作阶段相关联的信号(例如，电压信号)。例如，图10中所展示的时序图对应于R输入NAND操作或R输入AND操作的若干个中间操作阶段，且图11中所展示的时序图对应于R输入NOR操作或R输入OR操作的若干个中间操作阶段。举例来说，执行AND或NAND操作可包含继例如关于图14所描述的初始操作阶段之后一或多次地执行图10中展示的操作阶段。类似地，执行OR或NOR操作可包含继例如关于图14所描述的初始操作阶段之后一或多次地执行关于图11展示及描述的操作阶段。
如在图10及11中图解说明的时序图中所展示，在时间t1处，停用平衡(例如，对平衡信号1026/1626撤销激活)，且接着启用选定行(例如，对应于其数据值将被感测且用作输入(例如，第二输入、第三输入等)的存储器单元的行)。信号1004-1/1604-1表示施加到选定行(例如，图6中所展示的行Y 604-Y)的电压信号。当行信号1004-1达到对应于选定单元的存取晶体管(例如，图6中所展示的602-1)的阈值电压(Vt)时，存取晶体管接通且将数据线D耦合到选定存储器单元(例如，在单元是1T1C DRAM单元的情况下耦合到电容器603-1)，此在时间t2与t3之间在数据线D与D_之间形成差分电压信号(例如，如分别由信号1005-1/1605-1及1005-2/1605-2所指示)。选定单元的电压由信号1003/1603表示。由于能量守恒，在D与D_之间形成差分信号(例如，通过将单元耦合到数据线D)可不消耗能量，这是因为可经由耦合到行的多个存储器单元摊还与激活/撤销激活行信号1004-1/1604-1相关联的能量。
在时间t3处，启用感测放大器(例如，图6中所展示的606)(例如，正控制信号1090/1690(例如，对应于图7中所展示的ACT 733)变高，且负控制信号1028/1628(例如，图7中所展示的RnIF 728)变低)，其放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，接地)处于数据线D上(且另一电压处于互补数据线D_上)，使得所感测数据值存储于感测放大器606的初级锁存器中。在将数据线D(1305-1)从平衡电压VDD/2充电到导轨电压VDD时发生初级能量消耗。
如在图10及11中图解说明的时序图中所展示，在时间t4处(例如，在感测选定单元之后)，取决于特定逻辑操作而激活图10中所展示的控制信号1011-1(Passd)及11中所展示的控制信号1111-2(Passdb)中的仅一者(例如，启用传输晶体管(如果存在)中的仅一者)。举例来说，由于图10中图解说明的时序图对应于NAND或AND操作的中间阶段，因此在时间t4处激活控制信号1011-1(Passd)以接通将初级锁存器耦合到数据线D的传输晶体管，且Passdb控制信号保持撤销激活，从而使将初级锁存器耦合到数据线D_的传输晶体管关断。相反地，由于图11中图解说明的时序图对应于NOR或OR操作的中间阶段，因此在时间t4处激活控制信号1111-2(Passdb)以接通将初级锁存器耦合到数据线D_的传输晶体管，且控制信号Passd保持撤销激活，从而使将初级锁存器耦合到数据线D的传输晶体管关断。从上文回想起：累加器控制信号1412-1(Accumb)及1412-2(Accum)在关于图14所描述的初始操作阶段期间被激活，且其在中间操作阶段期间保持被激活。
由于先前启用了计算组件，因此仅激活Passd(如图10中所展示的1511-1)导致累加对应于图10中所展示的对应于数据线D的电压信号1005-1的数据值。类似地，仅激活Passdb(如图11中所展示的1611-2)导致累加对应于电压信号1105-2(其对应于数据线D_)的数据值。例如，在于图10中图解说明的时序图中所展示的其中仅激活Passd(1511-1)的实例性AND/NAND操作中，如果存储于第二选定存储器单元中的数据值是逻辑“0”，那么与次级锁存器相关联的经累加值经断言为低，使得次级锁存器存储逻辑“0”。如果存储于第二选定存储器单元中的数据值并非是逻辑“0”，那么次级锁存器保持其所存储的第一选定存储器单元数据值(例如，逻辑“1”或逻辑“0”)。如此，在此AND/NAND操作实例中，次级锁存器用作零(0)累加器。
类似地，在图11中图解说明的时序图中展示的其中仅激活Passdb 1111-2的实例性OR/NOR操作中，如果存储于第二选定存储器单元中的数据值是逻辑“1”，那么与次级锁存器相关联的经累加值经断言为高，使得次级锁存器存储逻辑“1”。如果存储于第二选定存储器单元中的数据值并非是逻辑“1”，那么次级锁存器保持其所存储的第一选定存储器单元数据值(例如，逻辑“1”或逻辑“0”)。如此，在此OR/NOR操作实例中，次级锁存器正有效地用作一(1)累加器，这是因为D_上的电压信号1105-2设定累加器的真实数据值。
在例如图10或11中展示的中间操作阶段的结束时，对Passd信号1011-1(例如，用于AND/NAND)或Passdb信号1111-2(例如，用于OR/NOR)撤销激活(例如，在时间t5处)，停用选定行(例如，在时间t6处)，停用感测放大器(例如，在时间t7处)，且发生平衡(例如，在时间t8处)。可重复例如图10或11中所图解说明的中间操作阶段以便累加来自若干个额外行的结果。作为一实例，图10及/或11中图解说明的时序图的序列可针对第三存储器单元经执行后续(例如，第二)次，针对第四存储器单元经执行后续(例如，第三)次等。例如，针对10输入NOR操作，图11中所展示的中间阶段可发生9次以提供10输入逻辑操作的9个输入，其中在初始操作阶段(例如，如关于图14所描述)期间确定第十输入。
图12图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。图12中图解说明的时序图展示与执行逻辑操作(例如，R输入逻辑操作)的最后操作阶段相关联的信号(例如，电压信号)。例如，图12中图解说明的时序图对应于R输入AND操作或R输入OR操作的最后操作阶段。
举例来说，执行R输入最后操作阶段可包含继与图10及/或11相关联地描述的中间操作阶段的若干个迭代之后执行图12中所展示的操作阶段。下文所展示的表2指示根据本文中所描述的若干个实施例对应于与执行若干个R输入逻辑操作相关联的操作阶段序列的图。
操作 图14 图10 图11 图12
AND 第一阶段 R-1个迭代 最后阶段
NAND 第一阶段 R-1个迭代
OR 第一阶段 R-1个迭代 最后阶段
NOR 第一阶段 R-1个迭代
表2
可例如通过以下方式来实施NAND操作：将针对AND操作的R-1个迭代的结果存储于感测放大器中，接着在进行最后操作阶段以存储结果(下文所述)之前将感测放大器反转。可例如通过以下方式来实施NOR操作：将针对OR操作的R-1个迭代的结果存储于感测放大器中，接着在进行最后操作阶段以存储结果(下文所述)之前将感测放大器反转。
与将R输入逻辑操作的结果存储到阵列(例如，图6中所展示的阵列630)的行相关联地描述在图12的时序图中图解说明的最后操作阶段。然而，如上文所描述，在若干个实施例中，可将结果存储到除存储回到阵列以外的适合位置(例如，经由I/O线，存储到与控制器及/或主机处理器相关联的外部寄存器、存储到不同存储器装置的存储器阵列等)。
如在图12中图解说明的时序图中所展示，在时间t1处，停用平衡(例如，对平衡信号1226撤销激活)，使得数据线D及D_处于浮动。在时间t2处，激活Passd控制信号1211(及Passdb信号)以用于AND或OR操作。
激活Passd控制信号1211(及Passdb信号)(例如，与AND或OR操作相关联地)将存储于图6中所展示的计算组件631-6的次级锁存器中的经累加输出传送到感测放大器606的初级锁存器。例如，针对AND操作，如果在先前操作阶段(例如，图14中图解说明的第一操作阶段及10中图解说明的中间操作阶段的一或多个迭代)中感测的存储器单元中的任一者存储逻辑0(例如，如果AND操作的R输入中的任一者是逻辑0)，那么数据线D_将携载对应于逻辑“1”的电压(例如，VDD)且数据线D将携载对应于逻辑“0”的电压(例如，接地)。
针对此AND操作实例，如果在先前操作阶段中感测的所有存储器单元存储逻辑“1”(例如，AND操作的所有R输入是逻辑“1”)，那么数据线D_将携载对应于逻辑“0”的电压且数据线D将携载对应于逻辑“1”的电压。在时间t3处，接着启用感测放大器606的初级锁存器(例如，正控制信号1290(例如，对应于图7中所展示的ACT 790)变高且负控制信号1228(例如，对应于图7中所展示的RnIF 728)变低)，此放大数据线D与D_之间的差分信号，使得数据线D现在携载相应输入数据值的经AND操作的结果(如根据在先前操作阶段期间感测的存储器单元确定)。如此，如果输入数据值中的任一者是逻辑“0”，那么数据线D将处于接地，且如果所有输入数据值是逻辑“1”，那么数据线D将处于VDD。
针对OR操作，如果在先前操作阶段(例如，图14的第一操作阶段及11中所展示的中间操作阶段的一或多个迭代)中感测的存储器单元中的任一者存储逻辑“1”(例如，如果OR操作的R输入中的任一者是逻辑“1”)，那么数据线D_将携载对应于逻辑“0”的电压(例如，接地)且数据线D将携载对应于逻辑“1”的电压(例如，VDD)。针对此OR实例，如果在先前操作阶段中感测的所有存储器单元存储逻辑“0”(例如，OR操作的所有R输入均是逻辑“0”)，那么数据线D将携载对应于逻辑“0”的电压且数据线D_将携载对应于逻辑“1”的电压。在时间t3处，接着启用感测放大器606的初级锁存器且数据线D现在携载相应输入数据值的经OR操作的结果(如根据在先前操作阶段期间感测的存储器单元所确定)。如此，如果输入数据值中的任一者是逻辑“1”，那么数据线D将处于VDD，且如果所有输入数据值是逻辑“0”，那么数据线D将处于接地。
接着可将R输入AND或OR逻辑操作的结果存储回到图6中所展示的阵列1230的存储器单元。在图12中所展示的实例中，将R输入逻辑操作的结果存储到耦合到经启用的最后行(例如，最后逻辑操作操作数的行)的存储器单元中。将逻辑操作的结果存储到存储器单元仅涉及通过启用特定行而启用相关联行存取晶体管。存储器单元的电容器将被驱动到对应于数据线D上的数据值(例如，逻辑“1”或逻辑“0”)的电压，此本质上重写先前存储于选定存储器单元中的任何数据值。应注意，选定存储器单元可为存储用作逻辑操作的输入的数据值的相同存储器单元。例如，可将逻辑操作的结果存储回到存储逻辑操作的操作数的存储器单元。
图12中图解说明的时序图展示，在时间t3处，对正控制信号1290及负控制信号1228撤销激活(例如，信号1290变高且信号1228变低)以停用图6中所展示的感测放大器606。在时间t4处，对在时间t2处激活的Passd控制信号1211(及Passdb信号)撤销激活。实施例并不限于此实例。例如，在若干个实施例中，可继时间t4之后(例如，在对Passd控制信号1211(及Passdb信号)撤销激活之后)启用图6中所展示的感测放大器606。
如图12中所展示，在时间t5处，(例如，通过行激活信号1204变高)启用选定行，此将选定单元的电容器驱动到对应于存储于累加器中的逻辑值的电压(例如，如信号1203所展示)。在时间t6处，停用选定行。在时间t7处，停用图6中所展示的感测放大器606(例如，对正控制信号1228及负控制信号1290撤销激活)，且在时间t8处发生平衡(例如，激活信号1226且使互补数据线1205-1(D)及1205-2(D_)上的电压达到平衡电压)。
尽管上文关于图12针对执行AND及OR逻辑操作论述了对R输入执行最后操作阶段的实例，但实施例并不限于这些逻辑操作。举例来说，NAND及NOR操作也可涉及通过使用控制信号操作图6中图解说明的感测电路而进行的对存储回到阵列630的存储器单元的R输入的最后操作阶段。
图13是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。图13展示耦合到一对互补感测线1305-1及1305-2的感测放大器1306，以及经由通过门1307-1及1307-2耦合到感测放大器1306的计算组件1331。通过门1307-1及1307-2的栅极可由可从逻辑操作选择逻辑1313-5输出的逻辑操作选择逻辑信号PASS控制。图13展示标记为“A”的计算组件1331及标记为“B”的感测放大器1306以指示存储于计算组件1331中的数据值是“A”数据值且存储于感测放大器1306中的数据值是“B”数据值，如关于图14所图解说明的逻辑表中所展示。
图13中所图解说明的感测电路1350包含逻辑操作选择逻辑1313-5。在此实例中，逻辑1313-5包括由逻辑操作选择逻辑信号PASS*控制的交换门1342。逻辑操作选择逻辑1313-5还包括四个逻辑选择晶体管：逻辑选择晶体管1362，其耦合于交换晶体管1342的栅极与TF信号控制线之间；逻辑选择晶体管1352，其耦合于通过门1307-1及1307-2的栅极与TT信号控制线之间；逻辑选择晶体管1354，其耦合于通过门1307-1及1307-2的栅极与FT信号控制线之间；及逻辑选择晶体管1364，其耦合于交换晶体管1342的栅极与FF信号控制线之间。逻辑选择晶体管1362及1352的栅极通过隔离晶体管1350-1(具有耦合到ISO信号控制线的栅极)耦合到真实感测线(例如，1305-1)，且逻辑选择晶体管1364及1354的栅极通过隔离晶体管1350-2(也具有耦合到ISO信号控制线的栅极)耦合到互补感测线(例如，1305-2)。
逻辑选择晶体管1352及1354分别类似于如图6中所展示的晶体管693-1(耦合到AND信号控制线)及晶体管693-2(耦合到OR信号控制线)而布置。逻辑选择晶体管1352及1354的操作基于在断言ISO信号时TT及FT选择信号的状态及相应互补感测线上的数据值而是类似的。逻辑选择晶体管1362及1364也以类似于交换晶体管1342的控制连续性的方式操作。即，为启用(例如，接通)交换晶体管1342，在真实感测线上的数据值为“1”的情况下激活TF控制信号(例如，为高)，或在互补感测线上的数据值为“1”的情况下激活FF控制信号(例如，为高)。如果对应感测线(例如，特定逻辑选择晶体管的栅极耦合到的感测线)上的相应控制信号或数据值并非是高的，那么交换晶体管1342将不由特定逻辑选择晶体管启用。
PASS*控制信号未必与PASS控制信号互补。例如，可能同时激活PASS及PASS*控制信号两者或对所述两者撤销激活。然而，同时激活PASS及PASS*控制信号两者会使互补感测线对短接在一起，此可要避免的破坏性配置。图14中所图解说明的逻辑表中概述图13中所图解说明的感测电路的逻辑操作结果。
图14是图解说明根据本发明的若干个实施例的可由图13中所展示的感测电路实施的可选择逻辑操作结果的逻辑表。四个逻辑选择控制信号(例如，TF、TT、FT及FF)连同存在于互补感测线上的特定数据值可用以选择多个逻辑操作中的一者来实施涉及存储于感测放大器1306及计算组件1331中的开始数据值。所述四个控制信号连同存在于互补感测线上的特定数据值控制通过门1307-1及1307-2以及交换晶体管1342的连续性，此又在激发之前/之后影响计算组件1331及/或感测放大器1306中的数据值。选择性地控制交换晶体管1342的连续性的能力尤其促进实施涉及反转数据值(例如，反转操作数及/或反转结果)的逻辑操作。
图14中所图解说明的逻辑表展示1444处的列A中所展示的存储于计算组件1331中的开始数据值及1445处的列B中所展示的存储于感测放大器1306中的开始数据值。图14的逻辑表中的其它3个顶部列标题(未开启(NOT OPEN)1456、开启真实(OPEN TRUE)1470及开启反转(OPEN INVERT)1471)是指通过门1307-1及1307-2以及交换晶体管1342的连续性，通过门1307-1及1307-2以及交换晶体管1342可分别取决于在断言ISO控制信号时四个逻辑选择控制信号(例如，TF、TT、FT及FF)的状态连同存在于互补感测线对1305-1及1305-2上的特定数据值而经控制为开启或关闭。“未开启”列对应于通过门1307-1及1307-2以及交换晶体管1342两者均处于非导通状况中，“开启真实”对应于通过门1307-1及1307-2处于导通状况中，且“开启反转”对应于交换晶体管1342处于导通状况中。图14的逻辑表中未反映对应于通过门1307-1及1307-2以及交换晶体管1342两者均处于导通状况中的配置，这是因为此配置会导致感测线被短接在一起。
经由对通过门1307-1及1307-2以及交换晶体管1342的连续性的选择性控制，图14的逻辑表的上部部分的第一组两行的三个列中的每一者可与在第一组下面的第二组两行的三个列中的每一者组合以提供对应于九个不同逻辑操作的3×3＝9个不同结果组合，如由1475处所展示的各种连接路径所指示。图13中所图解说明的逻辑表中概述可由感测电路1350实施的九个不同可选择逻辑操作。
图14中所图解说明的逻辑表的下部部分的列展示包含逻辑选择控制信号的状态的标题1480。举例来说，第一逻辑选择控制信号的状态提供于行1476中，第二逻辑选择控制信号的状态提供于行1477中，第三逻辑选择控制信号的状态提供于行1478中，且第四逻辑选择控制信号的状态提供于行1479中。行1447中概述对应于结果的特定逻辑操作。
如此，图13中所展示的感测电路可用以执行如图14中所展示的各种逻辑操作。举例来说，根据本发明的若干个实施例，可操作感测电路1350以与将存储器中的数据型式进行比较相关联地执行各种逻辑操作(例如，AND及OR逻辑操作)。
尽管本文中已图解说明及描述了具体实施例，但所属领域的技术人员将了解，旨在实现相同结果的布置可替代所展示的具体实施例。本发明意欲涵盖本发明的一或多个实施例的修改或变化。应理解，已以说明性方式而非限定性方式做出以上描述。在审阅以上描述后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及方法的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书联合连同此权利要求书的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，将一些特征一起集合于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如以下权利要求书反映：发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方案中，其中每一权利要求独立地作为单独实施例。

Claims (14)

1.一种用于执行反转操作的设备，其包括：
存储器单元阵列(130、230、630)；
多个数据线(205-1、205-2、305-1、305-2、605-1、605-2、705-1、705-2、1305-1、1305-2)，其耦合至所述存储器单元阵列(130、230、630)的多个列；及
感测电路(150、250、650、1350)，其耦合到所述阵列(130、230、630)，其中所述感测电路包含：
计算组件(231、631、731、1331)，其耦合至对应于所述多个列中的特定的一个的所述多个数据线(205-1、205-2、305-1、305-2、605-1、605-2、705-1、705-2、1305-1、1305-2)的互补对，其中所述计算组件包括锁存器(664、715)；以及
感测放大器(206、306、606、706、1306)，其对应于且耦合至所述计算组件和所述多个数据线的所述互补对(205-1、205-2、305-1、305-2、605-1、605-2、705-1、705-2、1305-1、1305-2)，其中所述感测放大器包括一不同的锁存器；以及
其中所述感测电路(150、250、650、1350)经控制以通过下列步骤来反转存储在计算组件(231、631、731、1331)的所述锁存器中的数据值：
当所述计算组件的所述锁存器被停用时，启用所述感测放大器以将所述数据值的反转存储在所述不同的锁存器中；且
当启用所述感测放大器时：
启用传输晶体管；且
当启用所述传输晶体管时，启用所述计算组件的所述锁存器使得所述数据值的所述反转存储于其中。
2.根据权利要求1所述的设备，其中所述计算组件(231、631、731、1331)包括累加器。
3.根据权利要求2所述的设备，其中所述累加器包括所述锁存器(664、715)。
4.根据权利要求3所述的设备，其中所述锁存器(664、715)包括与所述阵列(130、230、630)的存储器单元成间距形成的第一对晶体管(208-1、208-2、608-1、608-2)及第二对晶体管(209-1、209-2、609-1、609-2)。
5.根据权利要求1所述的设备，其中所述设备进一步经配置以在所述阵列(130、230、630)与所述感测电路(150、250、650、1350)隔离时将所述经反转数据值存储于所述感测放大器(206、306、606、706、1306)中。
6.根据权利要求1到4中任一权利要求所述的设备，其中所述感测电路(150、250、650、1350)通过隔离装置(223、323、623)耦合到所述阵列(130、230、630)。
7.根据权利要求6所述的设备，其中所述感测电路(150、250、650、1350)通过所述隔离装置(223、323、623)耦合到第二阵列(130、230、630)，所述隔离装置(223、323、623)经配置使得所述阵列(130、230、630)及所述第二阵列(130、230、630)一次至多一者连接到所述感测电路(150、250、650、1350)。
8.根据权利要求7所述的设备，其中所述隔离装置(223、323、623)进一步经配置使得所述阵列(130、230、630)及所述第二阵列(130、230、630)两者可同时与所述感测电路(150、250、650、1350)断开连接。
9.根据权利要求1到4中任一权利要求所述的设备，其中所述感测放大器(206、306、606、706、1306)通过隔离装置(223、323、623)耦合到所述阵列(130、230、630)。
10.一种用于执行反转操作的方法，其包括：
将多个数据值存储于存储器单元的多个列中；
将所述多个数据值中的特定数据值存储于耦合到感测放大器(206、306、606、706、1306)的计算组件(231、631、731、1331)中，其中所述计算组件(231、631、731、1331)和所述感测放大器(206、306、606、706、1306)对应于存储器阵列的所述多个列中的特定的一个，
其中所述计算组件(231、631、731、1331)耦合至对应于存储器单元的所述多个列中的所述特定的一个的互补数据线对(205-1、205-2、305-1、305-2、605-1、605-2、705-1、705-2、1305-1、1305-2)，且包括锁存器(664、715)；及
通过下列步骤来反转存储在所述锁存器(664、715)中的所述数据值：
启用一对反转晶体管以将所述特定数据值置于对应于所述多个列中的所述特定的一个的所述互补数据线对，其中所述对反转晶体管的每一者的源极/漏极区域耦合至所述互补数据线对的相对一者，且所述对反转晶体管的栅极耦合至反转信号控制线；
随后启用所述对反转晶体管；
停用所述计算组件的所述锁存器，且当停用所述计算组件的所述锁存器时，启用所述感测放大器以将所述特定数据值的所述反转存储于其中；
启用耦合在所述感测放大器的输入节点和所述锁存器的输入节点之间的一对传输晶体管；
当启用所述对传输晶体管时，启用所述计算组件的所述锁存器以将所述特定数据值的所述反转从所述感测放大器传送至所述计算组件的所述锁存器，且
其中在不激活耦合到所述感测放大器的存储器阵列的存取线且不将所述经反转数据值写入存储器单元的所述多个列中的所述特定的一个的存储器单元中的情况下，执行所述反转操作。
11.根据权利要求10所述的方法，其中在不执行所述存储器阵列(130、230、630)的数据线(205-1、205-2、305-1、305-2、605-1、605-2、705-1、705-2、1305-1、1305-2)的地址存取的情况下完成在反转所述锁存器(664、715)中的所述特定数据值。
12.一种用于执行反转操作的设备，其包括：
存储器单元阵列(130、230、630)，其包括对应于相应多个互补数据线对(205-1、205-2、305-1、305-2、605-1、605-2、705-1、705-2、1305-1、1305-2)的存储器单元的多个列；及
感测电路(150、250、650、1350)，其经由所述互补数据线对(205-1、205-2、305-1、305-2、605-1、605-2、705-1、705-2、1305-1、1305-2)耦合到所述存储器单元阵列(130、230、630)，其中所述感测电路(150、250、650、1350)包含耦合到每个所述阵列(130、230、630)的列的计算组件(231、631、731、1331)的感测放大器(206、306、606、706、1306)，
其中所述计算组件(231、631、731、1331)包括：
锁存器(664、715)，以及
一对反转晶体管，其中所述对反转晶体管的每一者的源极/漏极区域耦合至互补数据线中的特定对的相应一者，且所述对反转晶体管的栅极耦合至反转信号控制线，且
其中所述感测电路(150、250、650、1350)经控制以：
将数据值加载到耦合到所述互补数据线对(205-1、205-2、305-1、305-2、605-1、605-2、705-1、705-2、1305-1、1305-2)中的一者的所述感测放大器(206、306、606、706、1306)；
将所述数据值存储于耦合到所述感测放大器(206、306、606、706、1306)的所述计算组件(231、631、731、1331)中；及
通过下列步骤反转存储于所述计算组件中的数据值：
当停用所述感测放大器和所述计算组件之间的一对传输晶体管时：
启用所述对反转晶体管以将所述数据值的反转至于所述互补数据线中的所述特定对之上；
停用所述计算组件的所述锁存器；且
当停用所述计算组件的所述锁存器，启用所述感测放大器从而所述数据值的所述反转位于所述感测放大器中；
启用所述对传输晶体管以将所述感测放大器的输入节点耦合至所述计算组件的所述锁存器的输入节点；且
当启用所述对传输晶体管时，启用所述计算组件的所述锁存器以将所述数据值的所述反转从所述感测放大器发送至所述计算组件的所述锁存器，从而在不执行所述阵列的地址存储的情况下将存储在所述计算组件的所述锁存器中的所述数据值进行反转。
13.根据权利要求12所述的设备，其中所述感测电路(150、250、650、1350)进一步经控制以在不激活耦合到所述感测放大器(206、306、606、706、1306)的I/O线的情况下在锁存器(664、715)中使所述数据值反转。
14.根据权利要求12所述的设备，其中所述感测电路(150、250、650、1350)进一步经控制以：
将来自第二存储器单元阵列(130、230、630)的第二数据值存储于所述计算组件(231、631、731、1331)中；及
在所述锁存器(664、715)中使所述第二数据值反转。
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