KR101908244B1 - 감지 회로를 이용해 논리 연산을 수행하기 위한 장치 및 방법 - Google Patents

감지 회로를 이용해 논리 연산을 수행하기 위한 장치 및 방법 Download PDF

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Abstract

본 발명은 감지 회로를 이용해 논리 연산을 수행하는 것과 관련된 장치 및 방법을 포함한다. 예시적 장치는 메모리 셀의 어레이 및 어레이에 연결된 감지 회로를 포함한다. 감지 회로는 계산 구성요소를 포함한다. 감지 회로는 계산 구성요소 내 데이터 값을 반전시키도록 구성된다.

Description

감지 회로를 이용해 논리 연산을 수행하기 위한 장치 및 방법{APPARATUSES AND METHODS FOR PERFORMING LOGICAL OPERATIONS USING SENSING CIRCUITRY}
본 발명은 일반적으로 반도체 메모리 및 방법과 관련되며, 더 구체적으로 감지 회로를 이용해 논리 연산을 수행하는 것과 관련된 장치 및 방법과 관련된다.
일반적으로 메모리 디바이스가 컴퓨터 또는 그 밖의 다른 전자 시스템에서의 내부, 반도체, 집적 회로로서 제공된다. 휘발성 및 비휘발성 메모리를 포함하는 여러 다른 유형의 메모리가 존재한다. 휘발성 메모리는 자신의 데이터(가령, 호스트 데이터, 에러 데이터 등)를 유지하는 데 전력을 필요로 할 수 있고, 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM) 및 사이리스터 램덤 액세스 메모리(TRAM) 등을 포함한다. 비휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 유지함으로써, 영속 데이터를 제공할 수 있고, NAND 플래시 메모리, NOR 플래시 메모리, 및 저항 가변 메모리, 가령, 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 및 자기저항성 랜덤 액세스 메모리(MRAM), 가령, 스핀 토크 전달 랜덤 액세스 메모리(STT RAM) 등을 포함할 수 있다.
전자 시스템이 종종, 명령을 불러오고 실행하며 실행된 명령의 결과를 적합한 위치에 저장할 수 있는 복수의 프로세싱 자원(가령, 하나 이상의 프로세서)를 포함한다. 프로세서는 예를 들어, 데이터(가령, 하나 이상의 피연산자)에 대해 논리 연산, 가령, AND, OR, NOT, NAND, NOR, XOR 및 반전(가령, 반전) 논리 연산을 수행함으로써 명령을 실행하는 데 사용될 수 있는 복수의 기능 유닛, 가령, 산술 논리 유닛(ALU) 회로, 부동 소수점 유닛(FPU) 회로, 및/또는 조합 논리 블록을 포함할 수 있다. 예를 들어, 기능 유닛 회로(FUC)가 피연산자에 대해 산술 연산, 가령, 덧셈, 뺄셈, 곱셈, 및/또는 나눗셈을 수행하는 데 사용될 수 있다.
전자 시스템의 복수의 구성요소가 명령을 실행되도록 FUC로 제공하는 데 관련될 수 있다. 명령은, 예를 들어, 프로세싱 자원, 가령, 제어기 및/또는 호스트 프로세서에 의해 생성될 수 있다. 데이터(가령, 명령어가 실행될 피연산자)가 FUC에 의해 액세스 가능한 메모리 어레이에 저장될 수 있다.명령 및/또는 데이터가 메모리 어레이로부터 불러와 질 수 있고, FUC가 데이터에 대해 명령을 실행하기 시작하기 전에 시퀀싱 및/또는 버퍼링될 수 있다. 덧붙여, 상이한 유형의 연산이 FUC를 통해 하나 또는 복수의 클록 사이클에서 실행될 수 있기 때문에, 명령 및/또는 데이터의 중간 결과가 또한 시퀀싱 및/또는 버퍼링될 수 있다.
많은 경우에서, 프로세싱 자원(가령, 프로세서 및/또는 이와 연관된 FUC)이 메모리 어레이 외부에 있을 수 있고, 데이터가 프로세싱 자원과 메모리 어레이 간 버스를 통해 액세스되어, 명령의 세트를 실행시킬 수 있다. 프로세서-인-메모리(PIM) 디바이스에서 프로세싱 성능이 개선될 수 있으며, 여기서 프로세서는 메모리 내부에서 및/또는 메모리 근방에서(가령, 메모리 어레이와 동일 칩 상에서) 구현될 수 있으며, 이는 프로세싱의 시간 및 파워를 보존할 수 있다.
도 1은 본 발명의 복수의 실시예에 따르는 메모리 디바이스를 포함하는 컴퓨팅 시스템의 형태로 된 장치의 블록도이다.
도 2는 본 발명의 복수의 실시예에 따라 감지 회로에 연결된 메모리 어레이의 일부분의 개략도를 도시한다.
도 3은 본 발명의 복수의 실시예에 따라 감지 회로의 일부분의 개략도를 도시한다.
도 4는 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍 다이어그램을 도시한다.
도 5는 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 반전 연산을 수행하는 것과 연관된 타이밍도를 도시한다.
도 6은 본 발명의 복수의 실시예에 따라 감지 회로를 도시하는 개략도이다.
도 7은 본 발명의 복수의 실시예에 따르는 감지 회로의 일부분을 도시하는 개략도이다.
도 8은 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍도를 도시한다.
도 9은 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍도를 도시한다.
도 10은 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍도를 도시한다.
도 11은 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍도를 도시한다.
도 12는 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍도를 도시한다.
도 13은 선택 가능 논리 연산 선택 논리를 갖는 본 발명의 복수의 실시예에 따라 감지 회로를 도시하는 개략도이다.
도 14는 본 발명의 복수의 실시예에 따르는 감지 회로에 의해 구현되는 선택 가능 논리 연산 결과를 도시하는 논리 표이다.
본 발명은 감지 회로를 이용해 논리 연산을 수행하는 것과 관련된 장치 및 방법을 포함한다. 예시적 장치는 메모리 셀의 어레이 및 상기 어레이에 연결된 감지 회로를 포함한다. 상기 감지 회로는 계산 구성요소(compute component)를 포함한다. 상기 감지 회로는 계산 구성요소에서 데이터 값을 반전(invert)하도록 구성된다.
기본적이며 흔히 사용되는 계산 기능이 반전(invert)이다(가령, 데이터 값의 반전). 결과적으로, 개선된 반전 연산에 의해 구현될 수 있는 속력 및/또는 파워 효율이 더 높은 수준의 기능의 속력 및/또는 파워 효율로 변환될 수 있다. 본 명세서에 메모리 어레이 내 액세스 라인(가령, 행 라인)을 활성화(가령, 점화(firing))할 것을 필요로 하지 않는 반전 연산을 수행하기 위한 장치 및 방법이 기재되어 있다. 메모리 어레이 아키텍처에 따라, 반전 연산을 수행하기 위한 개시된 장치 및 방법이 또한 데이터 라인(가령, 데이터 감지 라인, 감지 라인, 디지트 라인, 비트 라인) 쌍의 증폭을 필요로 하지 않을 수 있다.
본 발명의 다양한 실시예에 따라, 반전될 타깃 데이터 값이 계산 구성요소의 데이터 값, 가령, 계산 구성요소의 누산기에 저장된 데이터 값이다. 누산기는 감지 증폭기(본 명세서에서 때때로 "감지 앰프(sense amp)"라고도 지칭됨)로 연결될 수 있다. 감지 증폭기 및 누산기는 래치(가령, 각각 주 래치(primary latch) 및 보조 래치(secondary latch))일 수 있다. 누산기에 데이터 값을 저장하고 상기 데이터 값을 반전함으로써 반전 기능이 이뤄질 수 있다. 반전 연산의 결과로서, 반전된 데이터 값이, 예를 들어, 감지 증폭기에 저장될 수 있고 계산 구성요소(가령, 누산기)가 본래의(가령, 변경되지 않은) 데이터 값을 저장한다. 반전된 데이터 값이 통신되거나 차후 계산에서 사용되거나 메모리에 저장될 수 있다.
계산 구성요소에서 데이터 값을 반전하는 것은 더 높은 수준의 많은 함수에서 사용되는 부울 논리 함수이다. 본 명세서에서 기재된 계산 구성요소에서 이뤄지는 반전 연산은, 데이터 값이 메모리 어레이의 메모리 셀에 써질 필요가 없기 때문에, 제자리 반전(in-place inversion)으로 간주된다. 따라서 메모리 어레이의 행 라인이 활성화될 필요가 없다(가령, 점화될 필요가 없다). 메모리 어레이의 행 라인이 반전 연산 동안 점화되지 않기 때문에, 전체 반전 연산 사이클은 행 라인이 점화되는 메모리 어레이 액세스를 이용하는 반전 연산보다 상당히 더 빠르게 실행될 수 있다.
본 발명의 복수의 실시예는 이전 시스템, 가령, 이전 PIM 시스템 및 외부 프로세서(가령, 메모리 어레이의 외부에, 가령, 개별적인 집적 회로 칩 상에 위치하는 프로세싱 자원)를 갖는 시스템과 비교할 때 계산 기능을 수행하는 것과 관련하여 병렬화를 통해 향상된 연산 속력을 제공하거나, 및/또는 감소된 파워 소비를 제공할 수 있다. 예를 들어, 복수의 실시예는 버스(가령, 데이터 버스, 주소 버스, 제어 버스)를 통해 메모리 어레이 및 감지 회로 외부로 데이터를 전송하지 않고, 본 명세서에 기재된 반전 연산을 이용하는 완전히 완료된 계산 기능을 수행하는 것을 제공할 수 있다. 반전 연산을 이용하는 이러한 계산 기능은 복수의 논리 연산을 수행하는 것을 포함할 수 있다. 그러나 실시예는 특정 예시에 한정되지 않는다. 예를 들어, 본 명세서에 기재된 반전 연산을 이용하는 논리 연산을 수행하는 것이 또한 복수의 비-부울 논리 연산, 가령, 복사, 비교, 파괴 등을 수행하는 것을 포함할 수 있다.
다양한 실시예에 따라, 일반적인 컴퓨팅이 프로세서-인-메모리(PIM) 디바이스, 가령, 6F^2 또는 4F^2 메모리 셀 크기에서의 DRAM 메모리 셀당 하나의 트랜지스터(가령, 1T1C) 구성의 메모리 어레이 코어에서 활성화될 수 있다. 본 명세서에 기재된 장치 및 방법의 이점이, 데이터를 메모리 어레이(가령, DRAM) 외부로 전송하거나 열 디코드를 점화하지 않고 전체 데이터 뱅크가 병렬로 계산됨으로써 획득될 수 있는 누적 속력으로 구현될 수 있다. 다시 말하면, 데이터 전송 시간이 상당히 감소되거나 제거될 수 있다. 이러한 방식으로, 상당히 높은 처리율이, 메모리와 별개인 중앙 처리 장치(CPU)를 포함하여 데이터가 이들 사이에 전송되어야 하는 종래의 구성에서보다 효율적으로 제공된다. PIM은 또한 CPU가 메모리와 별개인 구성보다 에너지/영역을 덜 이용할 수 있고, 본 발명의 장치를 포함 및/또는 방법을 구현하는 PIM이 더 적은 에너지/영역 이점으로 더 개선하는데, 왜냐하면 제자리 반전 연산이 특정 데이터 값 전송을 없앰으로써 에너지를 절약하기 때문이다.
이전 방식에서, 데이터는 어레이 및 감지 회로로부터 (가령, 입/출력(I/O) 라인을 포함하는 버스를 통해) ALU 회로 및/또는 적절한 논리 연산을 수행하도록 구성된 그 밖의 다른 기능 유닛 회로를 포함할 수 있는 프로세싱 자원, 가령, 프로세서, 마이크로프로세서 및/또는 계산 엔진으로 전송될 수 있다. 그러나 메모리 어레이 및 감지 회로에서 이러한 프로세싱 자원(들)으로 데이터를 전송하는 것은 상당한 파워 소비와 관련될 수 있다. 프로세싱 자원이 메모리 어레이와 동일한 칩 상에 위치하는 경우라도, 데이터를, 데이터 라인 주소 액세스를 수행(가령, 열 디코드 신호의 점화)하여 데이터를 데이터 라인에서 I/O 라인 (가령, 로컬 I/O 라인) 상으로 전송하는 것, 데이터를 어레이 주변부(array periphery)로 이동시키는 것, 및 데이터를 계산 기능으로 제공하는 것을 포함할 수 있는 어레이 외부의 계산 엔진으로 이동시키는 과정에, 상당한 파워가 소비될 수 있다.
덧붙여, 프로세싱 자원(들)(계산 엔진)의 회로가 메모리 어레이와 연관된 피치 규칙을 따르지 않을 수 있다. 예를 들어, 메모리 어레이의 셀이 4F2 또는 6F2의 셀 크기를 가질 수 있으며, 여기서 "F"는 셀에 대응하는 특징부 크기이다. 따라서 이전 PIM 시스템의 ALU 회로와 연관된 디바이스(가령, 논리 게이트)는 메모리 셀이 있는 피치 상에 형성될 수 없으며, 이는 예를 들어 칩 크기 및/또는 메모리 밀도에 영향을 미칠 수 있다. 본 발명의 복수의 실시예가 어레이의 메모리 셀이 있는 피치 상에 형성되고 계산 기능, 가령, 이하에서 기재될 계산 기능을 수행할 수 있는 감지 회로를 포함한다.
본 발명의 상세한 설명에서, 본 발명의 일부이며 본 발명의 하나 이상의 실시예가 실시될 수 있는 방식을 예시로서 나타낸 도면이 참조된다. 이들 실시예는 해당 분야의 통상의 기술자가 본 발명의 실시예를 실시할 수 있도록 충분히 상세하게 기재되며, 본 발명의 범위 내에서, 그 밖의 다른 실시예가 사용될 수 있고 프로세스, 전기 및/또는 구조적 변경이 이뤄질 수 있음이 이해될 것이다. 본 명세서에서 사용될 때, 지시어 "N"은, 특히, 도면의 도면부호와 관련하여, 이렇게 지시된 특정 특징부가 복수 개 포함될 수 있음을 가리킨다. 본 명세서에서 사용될 때, "복수의" 특정 무엇은 이러한 무엇 중 하나 이상을 지칭할 수 있다(가령, 복수의 메모리 어레이는 하나 이상의 메모리 어레이를 지칭할 수 있다).
본 명세서에서 도면은, 첫 번째 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자가 도면의 요소 또는 구성요소를 식별한다는 넘버링 규칙을 따른다. 도면들 간 유사한 요소 또는 구성요소가 유사한 숫자의 사용에 의해 식별될 수 있다. 예를 들어, 206은 도 2의 요소 "06"를 지칭할 수 있고 도 3에서 유사한 요소가 (306)으로 지칭될 수 있다. 알다시피, 본 명세서의 다양한 실시예에서 나타나는 요소들은 추가, 변경, 및/또는 제거되어, 본 발명의 복수의 추가 실시예를 제공할 수 있다. 덧붙여, 알다시피, 도면에 제공되는 요소의 비율 및 상대적 축척은 본 발명의 특정 실시예를 나타내기 위한 것이며 한정을 위한 것이 아니다.
도 1은 본 발명의 복수의 실시예에 따르는 메모리 디바이스(120)를 포함하는 컴퓨팅 시스템(100)의 형태로 된 장치의 블록도이다. 본 명세서에서 사용될 때, 메모리 디바이스(120), 메모리 어레이(130), 및/또는 감지 회로(150)가 개별적으로 "장치"라고 간주될 수도 있다.
시스템(100)은 메모리 어레이(130)를 포함하는 메모리 디바이스(120)에 연결되는 호스트(110)를 포함한다. 호스트(110)는 호스트 시스템, 가령, 개인 랩톱 컴퓨터, 데스크톱 컴퓨터, 디지털 카메라, 스마트폰, 또는 메모리 카드 리더, 그 밖의 다른 다양한 유형의 호스트일 수 있다. 호스트(110)는 시스템 마더보드 및/또는 백플레인을 포함할 수 있고 복수의 프로세싱 자원(가령, 하나 이상의 프로세서, 마이크로프로세서 또는 그 밖의 다른 일부 유형의 제어 회로)을 포함할 수 있다. 시스템(100)은 개별적인 집적 회로를 포함하거나 호스트(110)와 메모리 디바이스(120) 모두가 동일한 집적 회로 상에 위치할 수 있다. 시스템(100)은, 예를 들어, 서버 시스템 및/또는 고성능 컴퓨팅(HPC) 시스템 및/또는 이의 일부분일 수 있다. 도 1에 도시된 예시가 폰 노이만(Von Neumann) 아키텍처를 갖는 시스템을 도시하더라도, 본 발명의 실시예는 폰 노이만 아키텍처와 연관된 하나 이상의 구성요소(가령, CPU, ALU 등)를 포함하지 않을 수 있는 비(non)-폰 노이만 아키텍처(가령, 튜링 머신(Turing machine))로 구현될 수 있다.
명확히 말하면, 시스템(100)은 본 발명과 특정 관련성을 갖는 특징에 집중하도록 단순화되었다. 메모리 어레이(130)는 예를 들어 DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이일 수 있다. 어레이(130)는 액세스 라인(본 명세서에서 워드 라인, 행 라인, 또는 셀렉트 라인이라고도 지칭될 수 있음) 및 감지 라인(본 명세서에서 데이터 라인 또는 디지트 라인이라고도 지칭될 수 있음)에 의해 연결된 행들로 배열된 메모리 셀을 포함할 수 있다. 단일 어레이(130)가 도 1에 도시되어 있더라도, 실시예는 이에 한정되지 않는다. 예를 들어, 메모리 디바이스(120)는 복수의 어레이(130)(가령, 복수의 DRAM 셀 뱅크)를 포함할 수 있다. 예시적 DRAM 어레이는 도 2와 관련하여 기재된다.
메모리 디바이스(120)는 I/O 버스(156)(가령, 데이터 버스)를 통해 I/O 회로(144)를 거쳐 제공되는 주소 신호를 래칭(latch)하기 위한 주소 회로(142)를 포함한다. 주소 신호가 행 디코더(146) 및 열 디코더(152)에 의해 수신 및 디코딩되어, 메모리 어레이(130)를 액세스할 수 있다. 데이터는 감지 회로(150)로 로딩될 수 있다. 예를 들어, 데이터는 (가령, 감지 회로(150)를 이용해 데이터 라인의 전압 및/또는 전류 변경을 감지함으로써) 메모리 어레이(130)로부터 읽힐 수 있다. 감지 회로(150)는 메모리 어레이(130)로부터 데이터의 페이지(가령, 행)를 읽고 래칭할 수 있다. 상기 I/O 회로(144)는 I/O 버스(156)를 통해 호스트(110)와의 양방향 데이터 통신을 위해 사용될 수 있다. 쓰기 회로(148)가 사용되어 데이터를 메모리 어레이(130)에 쓸 수 있다.
제어 회로(140)는 제어 버스(154)에 의해 호스트(110)로 제공된 신호를 디코딩한다. 이들 신호는 칩 활성화 신호(chip enable signal), 쓰기 활성화 신호(write enable signal) 및 메모리 어레이(130) 상에서 수행되는 동작, 가령, 데이터 읽기, 데이터 쓰기 및 데이터 소거 동작을 제어하는 데 사용되는 주소 래치 신호를 포함할 수 있다. 다양한 실시예에서, 제어 회로(140)는 호스트(110)로부터의 명령을 실행한다. 제어 회로(140)는 상태 머신, 시퀀서, 또는 그 밖의 다른 일부 유형의 제어기일 수 있다.
감지 회로(150)의 예시가 이하에서 도 2 및 3과 관련하여 더 기재된다. 예를 들어, 복수의 실시예에서, 감지 회로(150)는 누산기를 포함할 수 있고 (가령, 보수 데이터 라인과 연관된 데이터에 대한) 논리 연산을 수행하는 데 사용될 수 있는 복수의 감지 증폭기(가령, 도 2에 도시된 감지 증폭기(206) 및 도 3에 도시된 감지 증폭기(306)) 및 복수의 계산 구성요소(가령, 도 2에 도시된 계산 구성요소(231))를 포함할 수 있다.
복수의 실시예에서, 감지 회로(가령, 150)는 어레이(130)에 저장된 데이터를 입력으로서 이용해 논리 연산을 수행하고, 데이터 라인 주소 액세스를 통해 전송하지 않고(가령, 열 디코드 신호를 점화하지 않고) 논리 연산의 결과를 어레이(130)로 다시 저장하는 데 사용될 수 있다. 따라서 다양한 계산 기능이, 감지 회로 외부의 프로세싱 자원(가령, 호스트(110)와 연관된 프로세서 및/또는 디바이스(120) 상에(가령, 제어 회로(140) 상에 또는 그 밖의 다른 곳에) 위치하는 그 밖의 다른 프로세싱 회로, 가령, ALU 회로)에 의해 수행되는 것 대신(또는 연계하여) 감지 회로(150) 내에서 이를 이용해 수행될 수 있다.
다양한 종래의 방식에서, 피연산자와 연관된 데이터는, 예를 들어, 감지 회로를 통해 메모리로부터 읽혀 I/O 라인을 통해(가령, 로컬 I/O 라인 및/또는 전역 I/O 라인을 통해) 외부 ALU 회로로 제공될 것이다. 외부 ALU 회로는 복수의 레지스터를 포함할 수 있으며 피연산자를 이용해 계산 기능을 수행할 것이고, 결과가 I/O 라인을 통해 어레이로 다시 전달될 것이다. 이와 달리, 본 발명의 복수의 실시예에서, 감지 회로(가령, 150)가 메모리(가령, 어레이(130))에 저장된 데이터에 논리 연산을 수행하고, 어레이의 메모리 셀이 있는 피치 상에 형성될 수 있는 감지 회로에 연결된 I/O 라인(가령, 로컬 I/O 라인)을 활성화하지 않고, 메모리에 다시 결과를 저장하도록 구성된다. I/O 라인을 활성화하는 것은 디코드 신호(가령, 열 디코드 신호)에 연결된 게이트 및 I/O 라인에 연결된 소스/드레인을 갖는 트랜지스터를 활성화(가령, 켜기(turn on))하는 것을 포함할 수 있다. 실시예는 이에 한정되지 않는다. 예를 들어, 복수의 실시예에서, 감지 회로(가령, 150)가 어레이의 열 디코드 라인을 활성화하지 않고 논리 연산을 수행하는 데 사용될 수 있지만, 로컬 I/O 라인(들)은 활성화되어, 결과가 어레이(가령, 외부 레지스터)로 다시 전달되는 것외에 적합한 위치로 전송될 수 있다.
따라서, 복수의 실시예에서, 감지 회로(150)가 외부 프로세싱 자원을 사용하지 않고, 적절한 논리 연산을 수행하여 이러한 계산 기능을 수행하기 때문에, 계산 기능을 수행하기 위해 어레이(130) 및 감지 회로(150) 외부의 회로가 요구되지 않는다. 따라서 감지 회로(150)가 사용되어, 적어도 일부 범위까지, 외부 프로세싱 자원(또는 적어도 이러한 외부 프로세싱 자원의 대역폭)을 보완 및/또는 교체할 수 있다. 그러나 복수의 실시예에서, 감지 회로(150)는 외부 프로세싱 자원(가령, 호스트(110))에 의해 수행되는 논리 연산에 추가로 논리 연산(가령, 명령 실행)을 수행하는 데 사용될 수 있다. 예를 들어, 호스트(110) 및/또는 감지 회로(150)는 특정 논리 연산 및/또는 특정 개수의 논리 연산만 수행하는 것으로 제한될 수 있다.
도 2는 본 발명의 복수의 실시예에 따라 감지 회로(250)에 연결된 메모리 어레이(230)의 일부분의 개략도를 도시한다. 이 예시에서, 메모리 어레이(230)는 각각 액세스 디바이스(202)(가령, 트랜지스터) 및 저장 요소(203)(가령, 커패시터)로 구성된 1T1C(즉, 1 트랜지스터 1 커패시터) 메모리 셀의 DRAM 어레이일 수 있다. 복수의 실시예에서, 메모리 셀은 파괴적 읽기 메모리 셀일 수 있다(가령, 셀에 저장된 데이터를 읽는 것이 데이터를 파괴하여, 읽기 후 셀에 본래 저장된 데이터가 리프레시된다). 어레이(230)의 셀이 워드 라인에 의해 연결된 행(204-0 (행0), 204-1 (행1), 204-2, (행2) 204-3 (행3), ..., 204-N (행N)) 및 데이터 라인(가령, 디지트 라인)(205-1 (D) 및 205-2 (D_))에 의해 연결된 열로 배열될 수 있다.
이 예시에서, 셀의 각각의 열이 보수 데이터 라인(205-1 (D) 및 205-2 (D_)(즉, "D 바"))의 쌍과 연관된다. 메모리 셀의 단일 열이 도 2에 도시되더라도, 실시예는 이에 한정되지 않는다. 예를 들어, 특정 어레이가 메모리 셀의 복수의 열 및/또는 데이터 라인(가령, 4,096, 8,192, 16,384, 등)을 가질 수 있다. 특정 메모리 셀 트랜지스터(202)의 게이트가 이의 대응하는 워드 라인(204-0, 204-1, 204-2, 204-3, ..., 204-N)에 연결될 수 있으며, 제1 소스/드레인 영역이 이의 대응하는 데이터 라인(205-1)에 연결되고, 특정 메모리 셀 트랜지스터의 제2 소스/드레인 영역이 이의 대응하는 커패시터(203)에 연결될 수 있다. 도 2에 도시되어 있지 않지만, 데이터 라인(205-2)은 메모리 셀의 열에도 연결될 수 있다.
본 발명의 복수의 실시예에 따라 어레이(230)가 감지 회로(250)에 연결된다. 이 예시에서, 감지 회로는 감지 증폭기(206) 및 계산 구성요소(231)를 포함한다. 감지 회로는 예를 들어 도 1에 도시된 감지 회로(150)일 수 있다. 감지 증폭기(206)는 메모리 셀의 특정 열에 대응하는 보수 데이터 라인(D 및 D_)에 연결될 수 있다. 감지 증폭기(206)는 감지 증폭기, 가령, 이하에서 도 3과 관련하여 기재되는 감지 증폭기(306)일 수 있다. 따라서 감지 증폭기(206)는 선택된 셀에 저장된 상태(가령, 논리 데이터 값)를 결정하도록 동작될 수 있다.
감지 증폭기(206)에 대응하는 교차 결합된 래치가 본 명세서에서 주 래치(primary latch)라고 지칭될 수 있다. 실시예는 예시적 감지 증폭기(206)에 한정되지 않는다. 예를 들어, 본 명세서에 기재된 복수의 실시예에 따르는 감지 회로가 전류-모드 감지 증폭기 및/또는 단일단(single-ended) 감지 증폭기(가령, 하나의 데이터 라인에 연결될 감지 증폭기)를 포함할 수 있다. 계산 구성요소(231)는 래치, 가령, 정적 교차-결합된 래치를 포함한다. 본 명세서에서 계산 구성요소(231)의 래치는 보조 래치(secondary latch)라고 지칭될 수 있으며, 누산기로서 역할 하고 본 명세서에서 누산기라고 지칭될 수 있다. 계산 구성요소(231)는 감지 증폭기(206)와 함께 동작하여 논리 연산을 구현할 수 있다.
감지 증폭기(206) 및 계산 구성요소(231)는 분리 디바이스(223)를 통해 어레이(230)에 연결될 수 있다. 분리 디바이스(223)는 각각 데이터 라인(D 및 D_)에 연결된 분리 트랜지스터(221-1 및 221-2)의 쌍을 포함할 수 있다. 분리 트랜지스터(221-1 및 221-2)가 제어 신호(222)(ISO)에 연결될 수 있으며, 상기 제어 신호는 활성화될 대, 분리 트랜지스터(221-1 및 221-2)를 활성화(가령, 켬)하여 감지 증폭기(206) 및 계산 구성요소(231)를 메모리 셀의 하나의 열에 연결할 수 있다.
도 2에 도시된 바와 같이, 분리 디바이스(223)는, ISO가 비활성화될 때 활성화되는 보수 제어 신호(219)(가령, ISOb)(즉, "ISO 바")에 연결된 분리 트랜지스터(221-3 및 221-4)의 또 다른 쌍을 포함할 수 있다. 분리 트랜지스터(221-3 및 221-4)는, 감지 증폭기(206) 및 계산 구성요소(231)는, 제1 메모리 어레이에 연결되고 제1 메모리 어레이로부터 분리되거나 제1 메모리 어레이에 연결되고 제2 메모리 어레이로부터 분리되도록 배열될 수 있다. 다양한 실시예에 따르면, 도 3과 관련하여, 분리 디바이스(223)가 감지 증폭기(206)의 일부분으로서(가령, 내부에) 배열될 수 있다.
복수의 실시예에서, 계산 구성요소(가령, 231)가, 특정 특징부 크기(가령, 4F2, 6F2 등)를 따를 수 있는, 감지 증폭기(가령, 206)의 트랜지스터 및/또는 어레이의 메모리 셀(가령, 230)이 있는 피치 상에 형성되는 복수의 트랜지스터를 포함할 수 있다. 이하에서 추가로 기재되는 바와 같이, 계산 구성요소(231)는, 어레이(230)로부터의 데이터를 입력으로서 이용하여, 감지 증폭기(206)와 함께, 다양한 논리 연산을 수행하도록 동작할 수 있다. 데이터 라인 주소 액세스를 통해 데이터를 전송하지 않고(가령, 데이터가 로컬 I/O 라인을 통해 어레이 외부의 회로 및 감지 회로로 전송되도록 열 디코드 신호를 점화하지 않고), 결과가 어레이(230)로 다시 저장될 수 있다. 따라서 본 발명의 복수의 실시예는 다양한 이전 방식보다 파워를 덜 이용하여 논리 연산을 수행하고 이와 연관된 기능을 계산하는 것을 가능하게 할 수 있다. 덧붙여, 복수의 실시예에 의해 (가령, 메모리와 이산 프로세서 간) 계산 기능을 수행하기 위해 I/O 라인을 가로질러 데이터를 전송할 필요성이 제거되기 때문에, 복수의 실시예는 이전 방식에 비교하여 증가된 병렬 프로세싱 능력을 가능하게 할 수 있다.
도 2에 도시된 예시에서, 계산 구성요소(231)에 대응하는 회로가 (가령, 분리 디바이스(223)를 통해) 각각의 데이터 라인(D 및 D_)에 연결되는 6개의 트랜지스터를 포함한다. 그러나 실시예는 이 예시에 한정되지 않는다. 트랜지스터(207-1 및 207-2)는 각각 데이터 라인(D 및 D_)에 연결된 제1 소스/드레인 영역, 및 교차 연결된 래치에 연결된(가령, 교차 결합된 트랜지스터, 가령, 교차 결합된 NMOS 트랜지스터(208-1 및 208-2) 및 교차 결합된 PMOS 트랜지스터(209-1 및 209-2)의 쌍의 게이트에 연결된) 제2 소스/드레인 영역을 가진다. 본 명세서에 기재된 바와 같이, 트랜지스터(208-1, 208-2, 209-1, 및 209-2)를 포함하는 교차 결합된 래치가, 이전에 언급된 바와 같이 보조 래치로 지칭될 수 있다.
트랜지스터(207-1 및 207-2)는 패스 트랜지스터(pass transistor)라고 지칭될 수 있으며, 각자의 신호(211-1 (Passd) 및 211-2 (Passdb)(즉, "Passd 바")를 통해 활성화되어 각자의 데이터 라인(D 및 D_)의 전압 또는 전류를 트랜지스터(208-1, 208-2, 209-1, 및 209-2)를 포함하는 교차 결합된 래치의 입력(가령, 보조 래치의 입력)으로 전달(pass)할 수 있다. 이 예시에서, 트랜지스터(207-1)의 제2 소스/드레인 영역이 트랜지스터(208-1 및 209-1)의 제1 소스/드레인뿐 아니라 트랜지스터(208-2 및 209-2)의 게이트에 연결된다. 마찬가지로, 트랜지스터(207-2)의 제2 소스/드레인 영역이 트랜지스터(208-2 및 209-2)의 제1 소스/드레인 영역뿐 아니라 트랜지스터(208-1 및 209-1)의 게이트로도 연결된다.
트랜지스터(208-1 및 208-2)의 제2 소스/드레인 영역이 제1(가령, 활성 로우(active low)) 제어 신호(212-1)(Accumb)(즉, "Accum bar")에 공동으로 연결된다. 트랜지스터(209-1 및 209-2)의 제2 소스/드레인 영역이 제2(가령, 활성 하이) 제어 신호(212-2)(Accum)에 공동으로 연결된다. 활성 Accum 신호(212-2)가 공급 전압(가령, VDD)일 수 있고 활성 Accumb 신호가 기준 전압(가령, 접지)일 수 있다. 신호(212-1 및 212-2)를 활성화시킴으로써, (보조 래치에 대응하는) 트랜지스터(208-1, 208-2, 209-1, 및 209-2)를 포함하는 교차 결합된 래치가 활성화된다.
노드(217-1)가 Accum 신호 전압 및 Accumb 신호 전압 중 하나(가령, VDD 및 접지 중 하나)로 구동되며, 노드(217-2)가 Accum 신호 전압 및 Accumb 신호 전압 중 나머지 하나로 구동되도록 활성화된 교차 결합된 래치가 공통 노드(217-1)와 공통 노드(217-2) 간 차이 전압을 증폭시키도록 동작한다. 이하에서 더 기재되는 바와 같이, 보조 래치가 논리 연산을 수행하는 데 사용되면서 누산기로서 역할 할 수 있기 때문에 신호(212-1 및 212-2)가 "Accum" 및 "Accumb"라고 라벨링된다. 복수의 실시예에서, 누산기는 보조 래치를 형성하는 교차 결합된 트랜지스터(208-1, 208-2, 209-1, 및 209-2) 및 패스 트랜지스터(207-1 및 207-2)를 포함한다. 본 명세서에 더 기재된 바와 같이, 복수의 실시예에서, 감지 증폭기에 연결된 누산기를 포함하는 계산 구성요소가, 보수 데이터 라인의 쌍 중 적어도 하나 상의 신호(가령, 전압 또는 전류)에 의해 나타나는 데이터 값에 대해 누적 연산을 수행하는 것을 포함하는 논리 연산을 수행하도록 구성될 수 있다.
계산 구성요소(231)는 (가령, 분리 디바이스(223)를 통해) 각각의 디지트 라인(D 및 D_)에 연결된 제1 소스/드레인 영역을 갖는 반전 트랜지스터(214-1 및 214-2)를 포함한다. 트랜지스터(214-1 및 214-2)의 제2 소스/드레인 영역이 각각 트랜지스터(216-1 및 216-2)의 제1 소스/드레인 영역에 연결된다. 트랜지스터(214-1 및 214-2)의 게이트가 신호(213)(InvD)에 연결된다. 트랜지스터(216-1)의 게이트가, 트랜지스터(208-2)의 게이트, 트랜지스터(209-2)의 게이트, 및 트랜지스터(208-1)의 제1 소스/드레인 영역이 또한 연결되는 공통 노드(217-1)에 연결된다. 보수 방식으로, 트랜지스터(216-2)의 게이트가, 트랜지스터(208-1)의 게이트, 트랜지스터(209-1)의 게이트, 및 트랜지스터(208-2)의 제1 소스/드레인 영역이 또한 연결되는 공통 노드(217-2)로 연결된다. 따라서 신호 InvD를 활성화하는 것이 보조 래치에 저장된 데이터 값을 반전하는 역할을 하고 (분리 트랜지스터(221)가 활성화됨을 가정하여) 반전된 값을 데이터 라인(205-1 및 205-2) 상으로 구동한다.
도 2에 도시된 계산 구성요소(231)는 (가령, Passd, Passdb, Accumb, Accum, 및 InvD 신호를 통해) 동작되어, 다양한 논리 연산, 가령, AND, NAND, OR, NOR, 및 반전 연산 등을 수행할 수 있다. 논리 연산은 R-입력 논리 연산일 수 있으며, 이때, "R"은 2 이상의 값을 나타낸다.
예를 들어, 어레이(230)에 저장된 데이터를 입력으로서 이용해 R-입력 논리연산이 수행될 수 있고, 감지 회로의 동작 및/또는 누산기의 추가 동작을 통해 결과가 적합한 위치에(가령, 어레이(230)에 다시 및/또는 상이한 위치에) 저장될 수 있다. 이하에서 기재된 예시에서, R-입력 논리 연산이 제1 특정 워드 라인(가령, 204-0) 및 특정 데이터 라인(가령, 205-1)에 연결된 메모리 셀에 저장된 데이터 값(가령, 논리 1 또는 논리 0)을 제1 입력으로서 이용하고, 복수의 추가 워드 라인(가령, 204-1 내지 204-N)에 연결되고 특정 데이터 라인(가령, 205-1)에 공통으로 연결된 메모리 셀에 저장된 데이터 값을 각각의 개수의 추가 입력으로서 이용하는 것을 포함한다. 이러한 방식으로, 복수의 논리 연산이 병렬로 수행될 수 있다. 예를 들어, 4K 논리 연산이 4K 데이터 라인을 갖는 어레이 상에서 병렬로 수행될 수 있다. 이 예시에서, 제1 워드 라인에 연결되는 4K 셀이 3-입력 논리 연산의 4K 제1 입력으로서 역할 할 수 있으며, 제2 워드 라인에 연결된 4K 셀이 4K 제2 입력으로서 역할 할 수 있고, 제3 워드 라인에 연결된 4K 셀이 4K 제3 입력으로서 역할 할 수 있다. 따라서 이 예시에서, 4K 개별적 3-입력 논리 연산이 병렬로 수행될 수 있다.
복수의 실시예에서, R-입력 논리 연산의 초기 연산 단계가 특정 워드 라인(가령, 204-0) 및 특정 데이터 라인(가령, 205-1)에 연결된 메모리 셀 상에서 감지 연산을 수행하여, R-입력 논리 연산의 제1 입력으로서 역할 하는 저장된 데이터 값(가령, 논리 1 또는 논리 0)을 결정하는 것을 포함한다. 그 후 제1 입력(가령, 감지된 저장 데이터 값)이 계산 구성요소(231)와 연관된 래치에 저장(가령, 전달 또는 복사)될 수 있다. 복수의 중간 연산 단계가 수행될 수 있고 각각의 복수의 추가 워드 라인(가령, 204-1 내지 204-N) 및 특정 데이터 라인(가령, 205-1)에 연결된 메모리 셀 상에서 감지 연산을 수행하여, R-입력 논리 연산으로의 각자의 복수의 추가 입력(가령, R-1개의 추가 입력)으로서 역할 하는 저장 데이터 값을 결정하는 것을 포함할 수 있다.
R-입력 논리 연산의 마지막 연산 단계는 논리 연산의 결과를 적합한 위치에 저장하도록 감지 회로를 동작시키는 것을 포함한다. 예를 들어, 결과가 어레이에 다시 저장될 수 있다(가령, 특정 데이터 라인(205-1)에 연결된 메모리 셀에 다시 저장될 수 있다). 결과를 다시 어레이에 저장하는 것이 열 디코드 라인을 활성화하지 않으면서 발생할 수 있다. 또한 결과가 어레이(230)가 아닌 다른 위치에 저장될 수 있다. 예를 들어, 결과가 (가령, 감지 증폭기(206)에 연결된 로컬 I/O 라인을 통해) 프로세싱 자원, 가령, 호스트 프로세서와 연관된 외부 레지스터에 저장될 수 있지만, 실시예는 이에 한정되지 않는다. 초기, 중간, 및 마지막 연산 단계에 대한 세부사항이 도 4와 관련하여 이하에서 더 기재된다.
도 3은 본 발명의 복수의 실시예에 따라 감지 회로의 일부분의 개략도를 도시한다. 이 예시에서, 감지 회로의 일부분이 감지 증폭기(306)를 포함한다. 복수의 실시예에서, 하나의 감지 증폭기(306)(가령, "감지 앰프")가 어레이(가령, 어레이(130))의 메모리 셀의 각각의 열에 대해 제공된다. 감지 증폭기(306)는 예를 들어 DRAM 어레이의 감지 증폭기일 수 있다. 이 예시에서, 감지 증폭기(306)는 분리 디바이스(323)를 통해 보수 데이터 라인(305-1("D") 및 305-2("D_")(가령, "D 바"))의 쌍에 연결된다. 따라서 감지 증폭기(306)는 데이터 라인(D 및 D_)을 통해 각각의 열의 모든 메모리 셀에 연결될 수 있다.
분리 디바이스(323)는 도 2에서 (223)에서 나타난 것과 유사하게 구현될 수 있다. 분리 디바이스(323)는 데이터 라인(D 및 D_)에 각각 연결된 분리 트랜지스터(321-1 및 321-2)의 쌍을 포함할 수 있다. 도 3에 도시되지 않지만, 분리 디바이스(323)는, 감지 증폭기(306)가 복수의 메모리 어레이 데이터 라인에 선택적으로 연결될 수 있도록 독립적으로 활성화되거나 ISO 제어 신호의 비활성화와 조화되어 활성화되는 보수 제어 신호(가령, ISO_)에 연결된 분리 트랜지스터의 또 다른 쌍을 포함할 수 있다. 다양한 실시예에 따라, 감지 증폭기(306)는 분리 디바이스(323)를 포함할 수 있다.
감지 증폭기(306)는 제1(활성 음(active negative)) 제어 신호(328)(RNL_)에 연결된 이들 각자의 소스 및 데이터 라인(D 및 D_)에 연결된 이들 각자의 드레인을 갖는 교차 결합된 n-채널 트랜지스터(가령, NMOS 트랜지스터)(327-1 및 327-2)의 쌍을 포함할 수 있다. 감지 증폭기(306)는 또한, 제2(활성 양(active positive)) 제어 신호(390)(PSA)에 연결된 이들 각자의 소스 및 데이터 라인(D 및 D_)에 연결된 이들의 드레인을 갖는 교차 결합된 p-채널 트랜지스터(가령, PMOS 트랜지스터)(329-1 및 329-2)의 쌍을 포함할 수 있다.
또한 감지 증폭기(306)는 데이터 라인(D 및 D_)을 등화(equilibrate)하도록 구성된 회로를 더 포함할 수 있다. 이 예시에서, 등화 회로는, VDD/2와 동일할 수 있는 등화 전압(325)(dvc2)에 연결되는 제1 소스/드레인 영역을 갖는 트랜지스터(324)를 포함하며, 이때, VDD는 어레이와 연관된 공급 전압이다. 트랜지스터(324)의 제2 소스/드레인 영역이트랜지스터(325-1 및 325-2)의 쌍의 공통 제1 소스/드레인 영역에 연결될 수 있다. 트랜지스터(325-1 및 325-2)의 제2 소스 드레인 영역이 각각 데이터 라인(D 및 D_)에 연결될 수 있다. 트랜지스터(324, 325-1, 및 325-2)의 게이트가 제어 신호(326)(EQ)에 연결될 수 있다. 따라서 EQ를 활성화함으로써, 데이터 라인 D를 데이터 라인 D_로 효과적으로 단락시켜 데이터 라인(D 및 D_)이 등화 전압 dvc2에 등화되도록 트랜지스터(324, 325-1, 및 325-2)가 활성화된다.
감지 증폭기(306)는 또한 신호(333)(COLDEC)에 연결되는 게이트를 갖는 트랜지스터(332-1 및 332-2)를 포함할 수 있다. 신호(333)는 열 디코드 신호(가령, 열 선택 신호)라고 지칭될 수 있다. 신호(333) 활성화(가령, 동작, 가령, 읽기 동작과 연관되어 데이터 라인 액세스를 수행하는 것)에 응답하여, 데이터 라인(D 및 D_)이 각각의 로컬 I/O 라인(334-1(IO) 및 334-2(IO_))에 연결될 수 있다. 따라서 신호(333)가 활성화되어, I/O 라인(334-1 및 334-2) 상에서 어레이 외부에서 액세스되는 메모리 셀의 상태(가령, 논리 데이터 값, 가령, 논리 0 또는 논리 1)에 대응하는 신호를 전달할 수 있다.
동작 중에, 메모리 셀이 감지될 때(가령, 읽힐 때), 데이터 라인(D, D_) 중 하나 상의 전압이 데이터 라인(D, D_) 중 다른 하나 상의 전압보다 약간 높을 것이다. 그 후 PSA 신호가 하이(high)로 구동되고 RNL_ 신호가 로우(low)로 구동되어 감지 증폭기(306)가 활성화될 수 있다. 더 낮은 전압을 갖는 데이터 라인(D, D_)이 PMOS 트랜지스터(329-1, 329-2) 중 하나를, PMOS 트랜지스터(329-1, 329-2) 중 다른 하나보다 더 큰 범위까지 켜서(turn on), 더 높은 전압을 갖는 데이터 라인(D, D_)을 다른 데이터 라인(D, D_)이 하이로 구동되는 것보다 더 큰 범위까지 하이로 구동될 수 있다.
마찬가지로, 더 높은 전압을 갖는 데이터 라인(D, D_)이 NMOS 트랜지스터(327-1, 327-2) 중 하나를 NMOS 트랜지스터(327-1, 327-2) 중 다른 하나보다 더 큰 범위까지 켜서, 더 낮은 전압을 갖는 데이터 라인(D, D_)을 다른 데이터 라인(D, D_)이 로우로 구동되는 것보다 더 큰 범위까지 로우로 구동할 수 있다. 따라서 짧은 딜레이 후에, 약간 더 큰 전압을 갖는 데이터 라인(D, D_)이 (공급 전압 VDD일 수 있는) PSA 신호의 전압으로 구동되며, 다른 데이터 라인(D, D_)이 (기준 전위, 가령, 접지 전위일 수 있는) RNL_ 신호의 값으로 구동된다. 따라서 교차 결합된 NMOS 트랜지스터(327-1, 327-2) 및 PMOS 트랜지스터(329-1, 329-2)가 데이터 라인(D 및 D_)에 대한 차이 전압을 증폭시키는 감지 증폭기 쌍으로 역할 하고, 선택된 메모리로부터 감지된 데이터 값을 래칭하도록 역할한다. 본 명세서에서 사용될 때, 감지 증폭기(306)의 교차 결합된 래치가 주 래치로 지칭될 수 있다. 이와 달리, 그리고 도 2와 관련하여 앞서 기재된 바와 같이, 계산 구성요소와 연관된 교차 결합된 래치(가령, 도 2에 도시된 계산 구성요소(231))가 보조 래치라고 지칭될 수 있다.
본 발명의 다양한 실시예에 따라 도 2와, 도 3의 (306)으로 나타난 회로를 포함하는 도 2에 도시된 감지 증폭기(206)를 다시 참조하면, 장치(가령, 메모리 어레이)는 어레이 셀의 어레이 및 상기 어레이에 연결된 감지 회로를 포함할 수 있다. 감지 회로는 (래치를 포함하는) 계산 구성요소를 포함하고, 래치에 저장된 데이터 값을 반전시키도록 구성될 수 있다. 상기 래치는 예를 들어 어레이의 메모리 셀이 있는 피치 상에 형성되는 트랜지스터의 제1 쌍과 트랜지스터의 제2 쌍을 포함할 수 있다.
감지 회로는, 래치에 저장된 데이터 값을 반전된 데이터 값으로 반전하며, 원본 데이터 값은 여전히 래치 내에 유지하도록 구성될 수 있다. 감지 회로는 또한 감지 증폭기에 반전된 데이터 값을 저장하도록 구성 및/또는 동작할 수 있다. 감지 회로는, 어레이가 감지 회로로부터 분리되는 동안 반전된 데이터 값이 감지 증폭기에 저장될 수 있도록 구성 및/또는 동작될 수 있는 분리 디바이스를 더 포함할 수 있다.
도 2에 도시된 바와 같이, 감지 회로는 데이터 라인에 의해(가령, 분리 디바이스를 통해) 메모리 셀의 어레이에 연결될 수 있다. 따라서 감지 회로는 데이터 라인으로 연결된 메모리 셀로부터 데이터 값을 감지하고, 데이터 라인 주소 액세스를 수행하지 않고 래치로부터의 데이터 값을 보조 래치로 누산하며, 데이터 값이 보조 래치에 누산된 후 데이터 값을 반전하도록 구성 및/또는 동작될 수 있다. 한 번에 어레이 및 제2 어레이 중 많아야 하나가 감지 회로에 연결되도록 분리 디바이스는 감지 회로를 제2 어레이로 연결하도록 구성될 수 있다. 또한 분리 디바이스는 어레이 및 제2 어레이가 모두 감지 회로로부터 동시에 연결해제될 수 있도록 구성될 수 있다.
도 4는 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍 다이어그램을 도시한다. 도 4에 도시된 타이밍 다이어그램은 예를 들어 도 2와 관련하여 앞서 기재된 회로에 의해 달성될 수 있는 논리 연산(가령, 반전 연산)을 수행하는 것과 연관된 신호(가령, 전압 신호)를 도시한다. 감지 회로는 데이터 라인(및/또는 보수 데이터 라인의 쌍)에 연결된 감지 증폭기로 데이터 값을 로딩하고, 감지 증폭기에 연결된 계산 구성요소에 데이터 값을 저장하고, 계산 구성요소에서 데이터 값을 반전하는 것을 포함할 수 있는 논리 연산을 수행하도록 구성될 수 있다. 데이터 라인(및/또는 보수 데이터 라인의 쌍)이 감지 증폭기에 데이터 값을 로딩하기 전에(및/또는 후에) 등화될 수 있다.
그 후 반전된 데이터 값이 데이터 라인(및/또는 보수 데이터 라인의 쌍)으로 다시 로딩될 수 있다. 계산 구성요소에서의 데이터 값을 반전하는 것은 데이터 라인(들)의 주소 액세스를 수행하지 않고 및/또는 감지 증폭기로 연결될 수 있는 입/출력(I/O) 라인(들)을 활성화하지 않고 및/또는 데이터 라인에 스위칭 가능하게 연결된 어레이 내 메모리 셀의 행을 활성화하지 않고 및/또는 데이터 라인의 보수 쌍의 증폭 없이, 이뤄질 수 있다.
계산 구성요소에서 데이터 값을 반전시키는 것은 동시에 본래의(가령, 래칭된) 데이터 값을 누산기에 유지하는 것을 포함할 수 있다. 예를 들어, 데이터 값을 누산기에 유지시키면서 동시에 계산 구성요소에서 데이터 값을 반전하기 전에 데이터 값이 누산기에 저장될 수 있다. 그 후 반전된 데이터 값이 누산기에 저장될 수 있다. 필요에 따라, 누산기에 반전된 데이터 값을 유지하면서 동시에 누산기에 저장된 반전된 데이터 값이 계산 구성요소에서 (가령, 다시 데이터 값으로) 다시 반전(가령, 재-반전)될 수 있다.
감지 회로가 (가령, 선택형 분리 디바이스를 통해 복수의 어레이 중) 메모리 셀의 제2 어레이로 연결되는 경우, 감지 회로는 제2 어레이로부터 제2 데이터 값을 감지 증폭기로 로딩하고, 감지 증폭기에 연결된 계산 구성요소에 제2 데이터 값을 저장하며, 계산 구성요소에서 제2 데이터 값을 반전하도록 구성될 수 있다. 분리 디바이스의 복수의 분리 트랜지스터가 감지 증폭기를 복수의 어레이 중 하나의 어레이의 보수 데이터 라인에 연결하고, 데이터 값을 보수 데이터 라인 상의 반전된 데이터 값으로 반전하기 전에, 감지 증폭기를 복수의 어레이 중 나머지 모든 어레이의 보수 데이터 라인으로부터 분리하도록 동작될 수 있다. 분리 디바이스의 복수의 분리 트랜지스터는 또한 가령, 데이터 값을 로딩한 후, 또는 데이터 값을 반전된 데이터 값으로 반전하기 전 또는 후에 복수의 어레이의 모든 어레이의 보수 데이터 라인으로부터 감지 증폭기를 분리하도록 동작될 수 있다.
도 4에 도시된 타이밍도가 반전 논리 연산(가령, R-입력 논리 연산)의 초기 연산 단계를 수행하는 것과 연관된 신호(가령, 전압 신호)를 도시한다. 도 4와 관련하여 기재된 초기 연산 단계는 예를 들어 AND, NAND, OR, NOR, 또는 반전 연산의 초기 연산 단계일 수 있다. 그러나 도 4와 관련하여 기재된 초기 연산 단계는 반전 연산을 포함하는 연산 단계를 수행하기 위한 준비 중에 적용 가능한 것으로 한정된다. 이하에서 더 기재될 바와 같이, 도 4에 도시된 초기 연산 단계를 수행하는 것이 계산 기능을 수행할 때 전압 레일(voltage rail)들 간(가령, 공급과 접지 간) 완전 스윙을 제공하는 것을 포함할 수 있는 이전 프로세싱 접근법보다 에너지를 덜 소비하는 것을 포함할 수 있다.
도 4에 도시된 예시에서, 보수 로직 값(가령, "1" 및 "0")에 대응하는 전압 레일이 공급 전압(474)(VDD) 및 접지 전압(472)(GND)이다. 논리 연산을 수행하기 전에, 앞서 도 3에 도시된 감지 증폭기(306)와 관련하여 기재된 바와 같이, 보수 데이터 라인(D 및 D_)이 등화 전압(425)(VDD/2)에서 함께 단락되도록 등화 동작이 발생할 수 있다. 누산기에 데이터를 저장하기 위한 동작이 다음과 같이 요약될 수 있다:
누산기에 행 X로부터의 데이터 값을 저장
EQ 비활성화
행 X 활성화
감지 앰프 활성화 (그 후 행 X 데이터가 감지 앰프 내에 위치함)
Passd 및 Passab 활성화 (감지 증폭기 데이터(행 X)가 누산기로 전송
Passd 및 Passdb 비활성화 행 X 비활성화 프리차지
행 X 비활성화
프리차지
도 4의 타이밍도가 메모리 셀로부터의 데이터를 누산기의 메모리 어레이의 행 X(이때, 1 <= X <= N)에 저장하는 것과 연관된 신호를 도시한다. 시점 t1에서, 등화 신호(426)가 비활성화되며 그 후 메모리 셀의 행이 활성화된다(가령, 신호를 활성화하여 특정 행을 선택함으로써 선택, 개방된다). 예를 들어, 활성화된 행은 감지되고 제1 입력으로 사용될 데이터 값을 갖는 메모리 셀을 포함한다. 행 신호(404)가 선택된 행(가령 도 2에 도시된 행3)에 인가되는 전압 신호를 나타낸다. 행 신호(404)가 선택된 메모리 셀(가령, 도 2의 (203))에 대응하는 액세스 트랜지스터(가령, 도 2에 도시된 (202))의 임계 전압(Vt)에 도달할 때, 액세스 트랜지스터는 켜지고 데이터 라인 D을 선택된 메모리 셀로 연결하며, 이는 시점 t2와 t3 사이에서 (가령, 신호(405-1 및 405-2)에 의해 나타나는 바와 같이) 데이터 라인(D와 D_) 간 차이 전압 신호를 생성한다. 선택된 셀의 전압이 신호(403)에 의해 나타난다. 에너지의 보존 덕분에, 행 신호(404)를 활성화/비활성화하는 것과 연관된 에너지가 행에 연결된 복수의 메모리 셀에 걸쳐 분할될 수 있기 때문에, (가령, 셀을 데이터 라인 D에 연결함으로써) D 와 D_ 간 차이 신호를 생성하는 것은 에너지를 소비하지 않는다.
시점 t3에서, 감지 증폭기(가령, 도 2의 206)가 활성화됨(가령, 제2 제어 신호(431), 가령, 도 3에 도시된 신호 PSA(390)가 활성 하이(high)가 되며 제1 제어 신호(428), 가령, 도 3에 도시된 신호 RNL(328)이 활성 로우(low)가 됨)으로써, D와 D_ 간 차이 신호가 증폭되고, 논리 1에 대응하는 전압(가령, VDD) 또는 논리 0에 대응하는 전압(가령, GND)을 데이터 라인 D 상에(그리고 또 다른 로직 상태에 대응하는 전압을 보수 데이터 라인 D_ 상에) 도출하여, 감지된 데이터 값이 도 2에 도시된 감지 증폭기(206)(또는 도 3의 감지 증폭기(306))의 주 래치에 저장되게 한다. 주 에너지 소비가 등화 전압 VDD/2에서 레일 전압 VDD로 데이터 라인 D(도 2의 205-1 또는 도 3의 305-1)을 충전할 때 발생한다.
시점 t4에서, 패스 트랜지스터(가령 도 2의 207-1 및 207-2)가 (가령, 도 2의 제어 라인(211-1 및 211-2)에 인가되는 각자의 Passd 및 Passdb 제어 신호(411)를 통해) 활성화된다. 본 명세서에서 사용될 때, 다양한 제어 신호, 가령, Passd 및 Passdb가 신호가 인가되는 제어 라인을 참조함으로써 참조될 수 있다.
시점 t5에서, 누산기 제어 신호, Accumb(412-1) 및 Accum(412-2)가 도 2에 도시된 각자의 제어 라인(212-1 및 212-2)을 통해 활성화된다. 이하에서 기재된 바와 같이, 누산기 제어 신호(412-1 및 412-2)가 다음의 연산 단계에 대해 활성화 상태를 유지할 수 있다. 따라서 이 예시에서, 누산기 제어 신호(412-1 및 412-2)를 활성화함으로써, 도 2에 도시된 계산 구성요소(231)의 보조 래치(가령, 누산기)가 활성화된다. 따라서 감지 증폭기(가령, 도 2의 감지 증폭기(206) 및 도 3의 감지 증폭기(306))에 저장된 감지된 데이터 값이 보조 래치에 저장된다.
시점 t6에서, 패스 트랜지스터(가령, 도 2의 트랜지스터(207-1 및 207-2)가 비활성화될 수 있다(가령, 꺼질 수 있다). 그러나 누산기 제어 신호(412-1 및 412-2)가 활성 상태로 유지되기 때문에, 누산된 결과가 보조 래치(가령, 누산기)에 저장(가령, 래칭)된다.
시점 t7에서, 행 신호(404)가 비활성화되어 메모리 셀의 행을 비활성화(가령, 특정 행에 대해 선택 신호를 비활성화함으로써, 선택해제, 폐쇄)할 수 있다. 시점 t8에서, 어레이 감지 앰프가 비활성화될 수 있다(가령, 제1 제어 신호(428)가 하이가 되고 제2 제어 신호(431)가 로우가 된다).
시점 t9에서, 이들 각자의 레일 값에서 등화 전압(425)(VDD/2)로 이동하는 데이터 라인 전압 신호(405-1 및 405-2)에 의해 나타나는 바와 같이, 데이터 라인(D 및 D_)이 등화될 수 있다(가령, 등화 신호(426)가 활성화될 수 있다). 등화는 에너지 보존 법칙 때문에 에너지를 거의 소비하지 않는다. 앞서 기재된 바와 같이, 등화 동작은 보수 데이터 라인(D 및 D_)을, 이 예시의 경우 VDD/2일 수 있는 등화 전압으로 함께 단락시키는 것을 포함할 수 있다. 예를 들어 등화는 메모리 셀 감지 동작 전에 또는 반전 동작 전에(이하에서 기재됨) 발생할 수 있다.
도 5는 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 반전 연산을 수행하는 것과 연관된 타이밍도를 도시한다. 행 X 데이터가 누산기에 저장된 후, 누산기에 저장된 데이터 값을 반전(그리고 반전된 데이터를 누산기에 저장)하기 위한 연산 단계가 다음과 같이 요약될 수 있다:
NOT (행 X) 및 누산기에 결과 저장
등화(EQ) 비활성화
InvD 활성화
InvD 비활성화
누산기 비활성화
감지 증폭기 활성화(가령, NPSA 점화, 그 후 반전 행X 데이터가 감지 앰프에 존재함)
Passd 및 Passdb 활성화
누산기 활성화(가령, 그 후 역 행 X 데이터가 감지 앰프에 존재함)
Passd 및 Passdb 비활성화
감지 증폭기 비활성화(가령, NPSA 폐쇄)
등화(EQ) 활성화하여 프리차지
도 5에 도시된 타이밍도가 논리 연산의 중간 연산 단계를 수행하는 것과 연관된 신호(가령, 전압 신호)를 도시한다. 예를 들어, 도 5에 도시된 타이밍도가 INVERT 연산의 중간 연산 단계에 대응한다. 그 밖의 다른 논리 연산이 INVERT 기능을 수행하기 전에 또는 그 후에 수행될 수 있다. 논리 연산(들)을 수행하는 것은 초기 연산 단계 후에 1회 이상 및/또는 그 밖의 다른 논리 기능을 이루기 위한 그 밖의 다른 연산 단계(들) 전에 또는 후에 1회 이상 도 5와 관련해 도시되고 언급된 INVERT 기능 연산 단계를 수행하는 것을 포함할 수 있다.
도 5에 도시된 타이밍도에서 나타난 바와 같이, 시점 t1에서, 등화가 비활성화된다(가령, 등화 신호(526)가 비활성화된다).
시점 t2에서, 반전 트랜지스터(가령, 도 2의 214-1 및 214-2)가 활성화될 수 있다(가령, 도 2에 도시된 제어 라인(213)에 인가될 수 있을 때 각자의 InvD 제어 신호(531)가 하이가 됨을 통해 켜질 수 있다).
시점 t3에서, 반전 트랜지스터(가령, 도 2의 214-1 및 214-2)가 비활성화될 수 있다(가령 도 2에 도시된 제어 라인(213) 상에서 각자의 InvD 제어 신호(531)가 로우가 됨을 통해 꺼질 수 있다).
시점 t4에서, 누산기 제어 신호, Accumb(512-1) 및 Accum(512-2)가 도 2에 도시된 각자의 제어 라인(212-1 및 212-2)을 통해 비활성화된다. 따라서 이 예시에서 누산기 제어 신호(512-1 및 512-2)를 비활성화는 것이 도 2에 도시된 계산 구성요소(231)의 보조 래치(가령, 누산기)를 비활성화한다. 감지 증폭기가 반전된 데이터 값을 감지 앰프에 저장하도록 활성화될 때 누산기를 비활성화하는 것이 감지된 데이터 값(가령, 비-반전된 값)을 누산기에 유지한다. 그 후 감지 앰프로부터 원하는 통신 경로를 확립하기 위해 적절한 Passd 및 Passdb(및/또는 행) 트랜지스터를 제어함으로써, 도 3에 도시된 감지 증폭기(306)에 저장되는 반전된 데이터 값이 보조 래치에(또는 하나의 행 내 선택된 위치에) 저장될 수 있다.
시점 t5에서, 감지 증폭기(가령, 도 2의 206)가 활성화(가령, 제2 제어 신호(531)가 하이가 되고 제1 제어 신호(528)가 로우가 됨)됨으로써, D와 D_ 간 차이 신호를 증폭시켜, 논리 1에 대응하는 전압(가령, VDD) 또는 논리 0에 대응하는 전압(가령, GND)이 데이터 라인 D 상에 도출된다. 보수 논리 상태에 대응하는 전압이 보수 데이터 라인 D_ 상에 있다. 따라서 반전된 데이터 값이 도 2의 감지 증폭기(206)(또는 도 3의 감지 증폭기(306))의 주 래치에 저장된다. 등화 전압 VDD/2에서 레일 전압 VDD까지 데이터 라인 D(도 2의 205-1 또는 도 3의 305-1)를 충전할 때 주 에너지 소비가 발생한다.
시점 t6에서, 패스 트랜지스터(가령, 도 2의 207-1 및 207-2)가 (가령, 도 2에 도시된 제어 라인(211-1 및 211-2)에 인가될 수 있을 때 각각 Passd 및 Passdb 제어 신호(511)가 하이가 됨을 통해) 활성화된다.
시점 t7에서, 누산기 제어 신호, Accumb(412-1) 및 Accum(412-2)가 도 2에 도시된 각자의 제어 라인(212-1 및 212-2)을 통해 활성화된다. 이하에서 기재된 바와 같이, 누산기 제어 신호(512-1 및 512-2)가 다음의 연산 단계를 위해 활성 상태로 유지될 수 있다. 이 예시에서, 누산기 제어 신호(512-1 및 512-2)를 활성화하는 것이 도 2에 도시된 계산 구성요소(231)의 보조 래치(가령, 누산기)를 활성화한다. 감지 증폭기(가령, 도 2에 도시된 감지 증폭기(206) 또는 도 3에 도시된 감지 증폭기(306))에 저장된 반전된 데이터 값이 보조 래치에 저장된다.
시점 t8에서, 도 5에 도시된 바와 같이, Passd 및 Passdb 제어 신호(511)가 로우가 됨으로써, 패스 트랜지스터(가령, 도 2에 도시된 트랜지스터(207-1 및 207-2))가 비활성화될 수 있다(가령, 꺼질 수 있다).
시점 t9에서, (가령, 제2 제어 신호(531)가 로우가 되고 제1 제어 신호(528)가 하이가 됨으로써) 감지 증폭기(가령, 도 2에 도시된 206)가 비활성화된다. 감지 증폭기가 반전된 데이터 값(가령, 감지 앰프에 의해 본래 감지된 데이터 값에 대해 반전된 값)을 유지한다.
시점 t10에서, 각자의 레일 값에서 등화 전압(525)(VDD/2)으로 이동하는 데이터 라인 전압 신호(505-1 및 505-2)에 의해 데이터 라인(D 및 D_)이 등화될 수 있다(가령, 등화 신호(526)가 활성화될 수 있다). 등화는 에너지 보존 법칙으로 인해 에너지를 거의 소비하지 않는다. 앞서 기재된 바와 같이, 등화 동작은 보수 데이터 라인(D 및 D_)을 함께, 이 예시에서 VDD/2일 수 있는 등화 전압으로 단락시키는 것을 포함할 수 있다. 예를 들어, (이하에서 기재되는) 메모리 셀 감지 동작 또는 반전 동작 전에 등화가 발생할 수 있다.
본 발명의 다양한 실시예에 따르면, Passd 및 Passdb 제어 신호(511)를 활성화하고 누산기를 활성화하여 반전된 데이터를 저장하는 것 대신(또는 이에 추가로) 도 5와 관련하여 앞서 기재된 바와 같이 t5 후에 반전된 데이터 값이 감지 증폭기(가령, 도 2의 206)로 래칭된다. 또한 선택된 행이 선택된 메모리 셀에 반전된 데이터를 저장하도록 활성화될 수 있다.
반전된 데이터 값을 선택된 행의 메모리 셀에 저장하기 위해, 도 5에 도시된 Passd 및 Passdb 제어 신호(511)를 활성화되는 것에 추가로 또는 이를 대신하여, 행 신호는 (도 5에 도시된 바와 같이) 시점 t6 직전에 또는 직후에 활성화될 수 있고 (도 5에 도시된 바와 같이) 시점 t8 직전 또는 직후에 비활성화될 수 있다. 하나의 예시적 구현예에 따라, Passd 및 Passdb 제어 신호(511)가 적절한 행 신호를 비활성화하기(가령, 선택된 행을 비활성화하기) 전에 비활성화될 수 있다.
데이터 라인 분리 디바이스(가령, 도 2에 도시된 분리 디바이스(223))를 이용하는 어레이 아키텍처에서, 행 X 데이터가 누산기에 저장된 후, 선택된 메모리 어레이(가령, 제1 메모리 어레이 또는 제2 메모리 어레이)의 계산 구성요소에 데이터를 반전시키기 위한 동작은 다음과 같이 요약될 수 있다:
NOT (행 X) 여기서 미사용 메모리 어레이가 분리됨
분리 트랜지스터를 설정(가령, 분리 트랜지스터를 활성화/비활성화하여 선택된 메모리를 연결하고 미사용 메모리 어레이를 분리)
등화(EQ) 비활성화
InvD 활성화
InvD 비활성화
누산기 비활성화
감지 증폭기 활성화(가령, NPSA 점화, 그 후 역 행X 데이터가 감지 앰프에 상주함)
Passd 및 Passdb 활성화
누산기 활성화(가령, 그 후 역 행X 데이터가 누산기에 상주함)
Passd 및 Passdb 비활성화
감지 증폭기 비활성화(가령, NPSA 폐쇄)
분리 트랜지스터 재설정(가령, 모든 분리 트랜지스터를 비활성화/활성화)
등화(EQ)를 활성화하여 프리차지
분리 트랜지스터를 동작시키는 것이 도 2와 관련하여 앞서 기재되었다. 복수의 메모리 어레이 중 특정 메모리 어레이(가령, 2개의 어레이 중 하나)를 선택하기 위해 분리 트랜지스터를 동작시키는 것이 데이터 값 연산 및 전송과 관련된 추가 유연성 및 능력을 제공할 수 있다. 다양한 실시예에 따르면, 분리 트랜지스터의 적절한 동작에 의해 데이터 값이 하나의 메모리 어레이로부터 감지되고 반전되며 결과가 예를 들어 또 다른 메모리 어레이에 저장될 수 있다.
어레이/데이터 라인 분리 디바이스(가령, 도 2의 분리 디바이스(223))를 이용하는 어레이 아키텍처에서, 행 X 데이터가 누산기에 저장된 후, 계산 구성요소에 데이터를 반전시키기 위한 동작이 다음과 같이 요약될 수 있다:
NOT (행X) 여기서 모든 메모리 어레이가 분리됨
모든 분리 트랜지스터를 비활성화하도록(가령, 모든 메모리 어레이를 분리하여 모든 데이터 라인이 감지 증폭기/계산 구성요소에 연결되도록) 분리 트랜지스터를 설정
등화(EQ) 비활성화
InvD 활성화
InvD 비활성화
누산기 비활성
감지 증폭기 활성화(가령, NPSA 점화, 그 후 역 행X 데이터가 감지 앰프에 상주함)
Passd 및 Passdb 활성화
누산기 활성화(가령, 그 후 역 행X 데이터가 누산기에 상주함)
Passd 및 Passdb 비활성화
감지 증폭기 비활성화(가령, NPSA 폐쇄)
분리 트랜지스터를 재설정(가령, 모든 분리 트랜지스터를 활성화)
등화(EQ)를 활성화하여 프리차지
분리 트랜지스터를 초기 동작시켜 모든 메모리를 분리하는 것이 메모리 어레이의 모든 데이터 라인의 커패시턴스를 효과적으로 제거하는 이점을 가진다. 이 분리 트랜지스터 구성을 이용하여, INVERT 연산이 훨씬 더 빨리 발생할 수 있다. 또한 모든 데이터 라인의 커패시턴스가 충전될 필요가 없기 때문에, INVERT 연산에 더 적은 전력이 사용된다.
도 6은 본 발명의 복수의 실시예에 따라 감지 회로를 도시하는 개략도이다. 메모리 셀이 저장 요소(가령, 커패시터) 및 액세스 디바이스(가령, 트랜지스터)를 포함한다. 예를 들어, 트랜지스터(602-1) 및 커패시터(603-1)가 메모리 셀을 포함하며, 트랜지스터(602-2) 및 커패시터(603-2)가 메모리 셀 등을 포함한다. 이 예시에서, 메모리 어레이(630)는 1T1C(1 트랜지스터 1 커패시터) 메모리 셀의 DRAM 어레이이다. 복수의 실시예에서, 메모리 셀은 파괴적 읽기 메모리 셀일 수 있다(가령, 셀에 저장된 데이터를 읽는 것이 데이터를 파괴하여, 읽기 후 셀에 본래 저장된 데이터가 리프레시된다). 메모리 어레이(630)의 셀이 워드 라인(604-X(행 X), 604-Y(행 Y))에 의해 연결된 행 및 보수 데이터 라인(DIGIT(n-1)/DIGIT(n-1)_, DIGIT(n)/DIGIT(n)_, DIGIT(n+1)/DIGIT(n+1)_)의 쌍에 의해 연결된 열로 배열된다. 각각의 보수 데이터 라인의 쌍에 대응하는 개별 데이터 라인이 각각 데이터 라인(605-1(D) 및 605-2(D_))으로 지칭될 수 있다. 단 3개의 보수 데이터 라인의 쌍만 도 6에 도시되어 있지만, 본 발명의 실시예가 이에 한정되지 않고 메모리 셀의 어레이가 메모리 셀의 추가 열 및/또는 데이터 라인을 포함할 수 있다(가령, 4,096, 8,192, 11,384 등).
메모리 셀은 서로 다른 데이터 라인 및/또는 워드 라인으로 연결될 수 있다. 예를 들어, 트랜지스터(602-1)의 제1 소스/드레인 영역이 데이터 라인(605-1(D))으로 연결될 수 있고, 트랜지스터(602-1)의 제2 소스/드레인 영역이 커패시터(603-1)로 연결될 수 있고, 트랜지스터(602-1)의 게이트가 워드 라인(604-X)으로 연결될 수 있다. 트랜지스터(602-2)의 제1 소스/드레인 영역이 데이터 라인(605-2(D_))으로 연결될 수 있고, 트랜지스터(602-2)의 제2 소스/드레인 영역이 커패시터(603-2)로 연결될 수 있고, 트랜지스터(602-2)의 게이트가 워드 라인(604-Y)으로 연결될 수 있다. 도 6에 도시된 셀 플레이트가 각각의 커패시터(603-1 및 603-2)로 연결될 수 있다. 상기 셀 플레이트는 기준 전압(가령, 접지)이 다양한 메모리 어레이 설정에 인가될 수 있는 공통 노드일 수 있다.
메모리 어레이(630)는 본 발명의 복수의 실시예에 따라 감지 회로(650)에 연결된다. 이 예시에서, 감지 회로(650)는 메모리 셀의 각자의 열에 대응하는(가령, 보수 데이터 라인의 각자의 쌍에 연결된) 감지 증폭기(606) 및 계산 구성요소(631)를 포함한다. 감지 증폭기(606)는 본 명세서에서 주 래치라고 지칭될 수 있는 교차 결합된 래치를 포함할 수 있다. 감지 증폭기(606)는 예를 들어 도 7과 관련하여 기재되는 바와 같이 설정될 수 있다.
도 6에 도시된 예시에서, 계산 구성요소(631)에 대응하는 회로가 정적 래치(664)와, 동적 래치 등을 구현하는 추가 10개의 트랜지스터를 포함한다. 계산 구성요소(631)의 동적 래치 및/또는 정적 래치가 누산기로서 역할 수 있는 보조 래치라고 다 함께 지칭될 수 있다. 따라서 계산 구성요소(631)는 본 명세서에서 누산기로서 동작되거나 및/또는 지칭될 수 있다. 계산 구성요소(631)는 도 6에 도시된 데이터 라인 D(605-1) 및 D_(605-2) 각각에 연결될 수 있다. 그러나 실시예는 이 예시에 한정되지 않는다. 예를 들어, 계산 구성요소(631)의 트랜지스터는 모두 n-채널 트랜지스터(가령, NMOS 트랜지스터)일 수 있다.
이 예시에서, 데이터 라인 D(605-1)가 트랜지스터(616-1 및 639-1)의 제1 소스/드레인 영역뿐 아니라 로드/패스 트랜지스터(618-1)의 제1 소스/드레인 영역에도 연결될 수 있다. 데이터 라인 D_(605-2)은 트랜지스터(616-2 및 639-2)의 제1 소스/드레인 영역뿐 아니라 로드/패스 트랜지스터(618-2)의 제1 소스/드레인 영역에도 연결될 수 있다.
이하에서 더 설명될 바와 같이, 로드/패스 트랜지스터(618-1 및 618-2)의 게이트가 LOAD 제어 신호에 공통으로 연결되거나 각각 PASSD/PASSDB 제어 신호에 연결될 수 있다. 로드/패스 트랜지스터(618-1)의 제2 소스/드레인 영역이 트랜지스터(616-1 및 639-2)의 게이트에 직접 연결될 수 있다. 로드/패스 트랜지스터(618-2)의 제2 소스/드레인 영역이 트랜지스터(616-2 및 639-1)의 게이트에 직접 연결될 수 있다.
트랜지스터(616-1)의 제2 소스/드레인 영역이 풀-다운 트랜지스터(614-1)의 제1 소스/드레인 영역에 직접 연결될 수 있다. 트랜지스터(639-1)의 제2 소스/드레인 영역은 풀-다운 트랜지스터(607-1)의 제1 소스/드레인 영역으로 직접 연결될 수 있다. 트랜지스터(616-2)의 제2 소스/드레인 영역이 풀-다운 트랜지스터(614-2)의 제1 소스/드레인 영역에 직접 연결될 수 있다. 트랜지스터(639-2)의 제2 소스/드레인 영역이 풀-다운 트랜지스터(607-2)의 제1 소스/드레인 영역으로 직접 연결될 수 있다. 각각의 풀-다운 트랜지스터(607-1, 607-2, 614-1, 및 614-2)의 제2 소스/드레인 영역이 기준 전압 라인(691-1)(가령, 접지(GND)에 공동으로 연결될 수 있다. 풀-다운 트랜지스터(607-1)의 게이트가 AND 제어 신호 라인에 연결될 수 있고, 풀-다운 트랜지스터(614-1)의 게이트가 ANDinv 제어 신호 라인(613-1)으로 연결될 수 있으며, 풀-다운 트랜지스터(614-2)의 게이트가 ORinv 제어 신호 라인(613-2)에 연결될 수 있고, 풀-다운 트랜지스터(607-2)의 게이트가 OR 제어 신호 라인에 연결될 수 있다.
트랜지스터(639-1)의 게이트가 노드 S1이라고 지칭되며 트랜지스터(639-2)의 게이트가 노드 S2라고 지칭될 수 있다. 도 6의 회로가 누산기 데이터를 노드 S1 및 S2 상에 동적으로 저장한다. LOAD 제어 신호를 활성화함으로써, 로드/패스 트랜지스터(618-1 및 618-2)가 전도 상태가 되고, 따라서 노드 S1 및 S2 상으로 보수 데이터를 로딩할 수 있다. 상기 LOAD 제어 신호는 전체 VDD 레벨을 S1/S2로 전달하도록 VDD보다 큰 전압까지로 상승될 수 있다. 그러나 LOAD 제어 신호를 VDD보다 큰 전압으로 상승시키는 것은 선택사항이며, 도 6에 도시된 회로의 기능이 VDD보다 큰 전압까지 상승되는 LOAD 제어 신호에 좌우되지 않는다.
도 6에 도시된 계산 구성요소(631)의 설정이, 감지 증폭기(606)가 점화되지 전에(가령, 감지 증폭기(606)의 사전-시딩(pre-seeding) 동안) 풀-다운 트랜지스터(607-1, 607-2, 614-1, 및 614-2)가 전도 상태일 때 작동되도록 감지 증폭기를 균형을 이루는 이점을 가진다. 본 명세서에서 사용될 때, 감지 증폭기(606)를 점화하는 것이 감지 증폭기(606)를 활성화하여 주 래치를 설정하고 그 후 감지 증폭기(606)를 비활성화하여 설정된 주 래치를 유지하는 것을 일컫는다. (감지 앰프에서) 등화가 비활성화된 후 그러나 감지 증폭기를 점화하기 전에, 논리 연산을 수행하는 것은, 감지 증폭기의 래치가 완전 레일 전압(가령, VDD, GND)을 이용해 "플립"될 필요가 없기 때문에 전력 사용량을 절약될 수 있다.
반전 트랜지스터가 특정 논리 연산을 수행할 때 각자의 데이터 라인을 풀-다운할 수 있다. 예를 들어, (ANDinv 제어 신호 라인(613-1)으로 연결된 게이트를 갖는) 트랜지스터(614-1)와 직렬 연결된 (동적 래치의 S2에 연결된 게이트를 갖는) 트랜지스터(616-1)가 데이터 라인(605-1)(D)을 풀-다운하고, (ANDinv 제어 신호 라인(613-2)으로 연결되는 게이트를 갖는) 트랜지스터(614-2)와 직렬로 연결되는 (동적 래치의 S1으로 연결되는 게이트를 갖는) 트랜지스터(616-2)가 데이터 라인(605-2)(D_)를 풀-다운하도록 동작될 수 있다.
래치(664)는 접지 및 VDD로 연결됨으로써 연속적으로 활성화되도록 구성되는 것 대신, 활성 음의 제어 신호 라인(612-1)(ACCUMB) 및 활성 양의 제어 신호 라인(612-2)(ACCUM)에 연결됨으로써 제어 가능하게 활성화될 수 있다. 다양한 실시예에서, 로드/패스 트랜지스터(608-1 및 608-2)가 각각 LOAD 제어 신호 또는 PASSD/PASSDB 제어 신호 중 하나에 연결되는 게이트를 가질 수 있다.
일부 실시예에 따르면, 로드/패스 트랜지스터(618-1 및 618-2)의 게이트가 LOAD 제어 신호에 공통으로 연결될 수 있다. 로드/패스 트랜지스터(618-1 및 618-2)의 게이트가 LOAD 제어 신호에 공통으로 연결되는 설정에서, 트랜지스터(618-1 및 618-2)는 로드 트랜지스터이다. LOAD 제어 신호에 의해 로드 트랜지스터가 전도 상태가 되고 따라서 보수 데이터를 노드 S1 및 S2로 로드할 수 있다. LOAD 제어 신호는 VDD보다 큰 전압으로 상승되어 전체 VDD 레벨을 S1/S2로 전달할 수 있다. 그러나 LOAD 제어 신호가 VDD보다 큰 전압으로 상승될 필요는 없고 선택사항이며, 도 6에 도시된 회로의 기능은 LOAD 제어 신호가 VDD보다 큰 전압으로 상승되는 것에 좌우되지 않는다.
일부 실시예에 따라, 로드/패스 트랜지스터(618-1)의 게이트가 PASSD 제어 신호에 연결될 수 있으며, 로드/패스 트랜지스터(618-2)의 게이트가 PASSDb 제어 신호에 연결될 수 있다. 트랜지스터(618-1 및 618-2)의 게이트가 PASSD 및 PASSDb 제어 신호 중 하나에 각각 연결되는 설정에서, 트랜지스터(618-1 및 618-2)가 패스 트랜지스터일 수 있다. 패스 트랜지스터는 로드 트랜지스터와 상이하게(가령, 상이한 시점에서 및/또는 상이한 전압/전류 상태 하에서) 동작할 수 있다. 따라서 패스 트랜지스터의 설정이 로드 트랜지스터의 설정과 상이할 수 있다.
로드 트랜지스터는 데이터 라인을 가령 로컬 동적 노드 S1 및 S2로 연결하는 것과 연관된 로딩을 핸들링하도록 구성된다. 패스 트랜지스터는 데이터 라인을 (가령, 도 6에 도시된 바와 같이, 시프트 회로(623)를 통해) 인접 누산기로 연결하는 것과 연관된 더 큰 로딩을 핸들링하도록 구성된다. 일부 실시예에 따르면, 로드/패스 트랜지스터(618-1 및 618-2)는 패스 트랜지스터에 대응하는 더 큰 로딩을 수용하도록 구성되지만 로드 트랜지스터로서 연결 및 동작하지 않을 수 있다. 패스 트랜지스터로서 구성된 로드/패스 트랜지스터(618-1 및 618-2)는 로드 트랜지스터로서도 사용될 수 있다. 그러나 로드 트랜지스터로서 구성된 로드/패스 트랜지스터(618-1 및 618-2)는 패스 트랜지스터로서 사용될 수 없다.
복수의 실시예에서, 계산 구성요소(631), 가령, 래치(664)는 자신이 연결되며 특정 특징부 크기(가령, 4F2, 6F2 등)를 따를 수 있는 어레이(가령, 도 6의 어레이(630))의 대응하는 메모리 셀의 트랜지스터가 있는 피치 상에서 형성되는 복수의 트랜지스터를 포함할 수 있다. 다양한 실시예에서, 래치(664)는 로드/패스 트랜지스터(618-1 및 618-2)를 통해 보수 데이터 라인 D(605-1) 및 D_(605-2)의 쌍으로 연결된 4개의 트랜지스터(608-1, 608-2, 609-1, 및 609-2)를 포함한다. 그러나 실시예는 이 구성에 한정되지 않는다. 래치(664)는 교차 결합된 래치일 수 있다(가령, 트랜지스터, 가령, n-채널 트랜지스터(가령, NMOS 트랜지스터)(609-1 및 609-2)의 쌍의 게이트가 또 다른 트랜지스터, 가령, p-채널 트랜지스터(가령, PMOS 트랜지스터)(608-1 및 608-2)의 쌍의 게이트와 교차 결합된다). 본 명세서에서 추가로 기재될 바와 같이, 교차 결합된 래치(664)는 정적 래치라고 지칭될 수 있다.
각자의 데이터 라인(D 및 D_) 상의 전압 또는 전류가 교차 결합된 래치(664)의 각자의 래치 입력(617-1 및 617-2)(가령, 보조 래치의 입력)으로 제공될 수 있다. 이 예시에서, 래치 입력(617-1)은 트랜지스터(608-1 및 609-1)의 제1 소스/드레인 영역뿐 아니라 트랜지스터(608-2 및 609-2)의 게이트로도 연결된다. 마찬가지로, 래치 입력(617-2)은 트랜지스터(608-2 및 609-2)의 제1 소스/드레인 영역뿐 아니라 트랜지스터(608-1 및 609-1)의 게이트로도 연결될 수 있다.
이 예시에서, 트랜지스터(609-1 및 609-2)의 제2 소스/드레인 영역이 음의 제어 신호 라인(612-1)(가령, 주 래치와 관련하여 도 7에 도시된 제어 신호 RnIF와 유사하게 접지(GND) 또는 ACCUMB 제어 신호)으로 공통으로 연결된다. 트랜지스터(608-1 및 608-2)의 제2 소스/드레인 영역이 양의 제어 신호 라인(612-2)(가령, 주 래치와 관련하여 도 7에 도시된 제어 신호 ACT와 유사하게 VDD 및 ACCUM 제어 신호)으로 공통으로 연결된다. 양의 제어 신호(612-2)는 공급 전압(가령, VDD)을 제공할 수 있고 음의 제어 신호(612-1)가 교차 결합된 래치(664)를 활성화하기 위한 기준 전압(가령, 접지)일 수 있다. 일부 실시예에 따르면, 트랜지스터(608-1 및 608-2)의 제2 소스/드레인 영역이 공급 전압(가령, VDD)으로 공통으로 직접 연결되고, 트랜지스터(609-1 및 609-2)의 제2 소스/드레인 영역이 기준 전압(가령, 접지)에 공통으로 직접 연결되어, 래치(664)를 연속적으로 활성화할 수 있다.
활성화된 교차 결합된 래치(664)가 래치 입력(617-1)(가령, 제1 공통 노드)과 래치 입력(617-2)(가령, 제2 공통 노드) 간 차이 전압을 증폭시켜, 래치 입력(617-1)이 활성화된 양의 제어 신호 전압(가령, VDD) 또는 활성화된 음의 제어 신호 전압(가령, 접지)으로 구동되고, 래치 입력(617-2)이 활성화된 양의 제어 신호 전압(가령, VDD) 또는 활성화된 음의 제어 신호 전압(가령, 접지) 중 다른 하나로 구동된다.
도 7은 본 발명의 복수의 실시예에 따르는 감지 회로의 일부분을 도시하는 개략도이다. 다양한 실시예에 따르면, 감지 증폭기(606)는 교차 결합된 래치를 포함할 수 있다. 그러나 감지 증폭기(706)의 실시예는 교차 결합된 래치에 한정되지 않는다. 일례로, 감지 증폭기(706)는 전류-모드 감지 증폭기 및/또는 단일단 감지 증폭기(가령, 하나의 데이터 라인에 연결된 감지 증폭기)일 수 있다. 또한 본 발명의 실시예는 폴드형 데이터 라인 아키텍처에 한정되지 않는다.
복수의 실시예에서, 감지 증폭기(가령, 706)는 계산 구성요소(731)의 트랜지스터 및/또는 이들이 연결되며 특정 특징부 크기(가령, 4F2, 6F2 등)에 따를 수 있는 어레이(가령, 도 6의 630)의 메모리 셀이 있는 피치 상에 형성되는 복수의 트랜지스터를 포함할 수 있다. 감지 증폭기(706)는 보수 데이터 라인 D(705-1) 및 D_(705-2)의 쌍에 연결된 4개의 트랜지스터를 포함하는 래치(715)를 포함한다. 상기 래치(715)는 교차 결합된 래치일 수 있다(가령, 트랜지스터, 가령, n-채널 트랜지스터(가령, NMOS 트랜지스터)(727-1 및 727-2)의 쌍의 게이트가 또 다른 트랜지스터, 가령, p-채널 트랜지스터(가령, PMOS 트랜지스터)(729-1 및 729-2)의 쌍의 게이트와 교차 결합된다). 본 명세서에 더 기재되는 바와 같이, 트랜지스터(727-1, 727-2, 729-1, 및 729-2)를 포함하는 래치(715)가 주 래치로 일컬어질 수 있다. 그러나 실시예는 이 예시에 한정되지 않는다.
각자의 데이터 라인 D 및 D_ 상의 전압 또는 전류가 교차 결합된 래치(715)의 각자의 래치 입력(733-1 및 733-2)(가령, 보조 래치의 입력)으로 제공될 수 있다. 이 예시에서, 래치 입력(733-1)이 트랜지스터(727-1 및 729-1)의 제1 소스/드레인 영역뿐 아니라 트랜지스터(727-2 및 729-2)의 게이트로도 연결된다. 마찬가지로, 래치 입력(733-2)이 트랜지스터(727-2 및 729-2)의 제1 소스/드레인 영역뿐 아니라 트랜지스터(727-1 및 729-1)의 게이트로도 연결될 수 있다. 계산 구성요소(733)(가령, 누산기)가 도시된 바와 같이 교차 결합된 래치(715)의 래치 입력(733-1 및 733-2)으로 연결될 수 있지만, 실시예는 도 7에 나타난 예시에 한정되지 않는다.
이 예시에서, 트랜지스터(727-1 및 727-2)의 제2 소스/드레인 영역은 활성 음의 제어 신호(728)(RnIF)에 공통으로 연결된다. 트랜지스터(729-1 및 729-2)의 제2 소스/드레인 영역이 활성 양의 제어 신호(790)(ACT)에 공통으로 연결된다. ACT 신호(790)는 공급 전압(가령, VDD)일 수 있고 RnIF 신호는 기준 전압(가령, 접지)일 수 있다. 신호(728 및 790)를 활성화시킴으로써 교차 결합된 래치(715)가 활성화된다.
활성화된 교차 결합된 래치(715)는 래치 입력(733-1)(가령, 제1 공통 노드)과 래치 입력(733-2)(가령, 제2 공통 노드) 간 차이 전압을 증폭시켜, 래치 입력(733-1)이 ACT 신호 전압 및 RnIF 신호 전압 중 하나(가령, VDD 및 접지 중 하나)로 구동되게 하며 래치 입력(733-2)이 ACT 신호 전압 및 RnIF 신호 전압 중 다른 하나로 구동되게 한다.
감지 증폭기(706)가 또한 (가령, 감지 동작을 위해 감지 증폭기를 준비하는 것과 연관하여) 데이터 라인(D 및 D_)을 등화하도록 구성된 회로를 포함할 수 있다. 이 예시에서, 등화 회로는 트랜지스터(725-1)의 제1 소스/드레인 영역 및 데이터 라인 D(705-1)에 연결되는 제1 소스/드레인 영역을 갖는 트랜지스터(724)를 포함한다. 트랜지스터(724)의 제2 소스/드레인 영역은 트랜지스터(725-2)의 제1 소스/드레인 영역 및 데이터 라인 D_(705-2)에 연결될 수 있다. 트랜지스터(724)의 게이트가 트랜지스터(725-1 및 725-2)의 게이트에 연결될 수 있다.
트랜지스터(725-1 및 725-2)의 제2 소스 드레인 영역이 VDD/2와 동일할 수 있는 등화 전압(738)(가령, VDD/2)으로 연결되며, VDD는 어레이와 연관된 공급 전압이다. 트랜지스터(724, 725-1, 및 725-2)의 게이트가 제어 신호(725)(EQ)에 연결될 수 있다. 따라서 EQ를 활성화함으로써, 데이터 라인 D를 데이터 라인 D_으로 효과적으로 단락시켜, 데이터 라인(D 및 D_)이 등화 전압 VDD/2로 등화되도록 트랜지스터(724, 725-1, 및 725-2)가 활성화된다. 본 발명의 다양한 실시예에 따르면, 복수의 논리 연산이 감지 증폭기를 이용하고 결과를 계산 구성요소(가령, 누산기)에 저장함으로써 수행될 수 있다.
도 6에 도시된 바와 같이 감지 증폭기(606) 및 계산 구성요소(631)가 시프트 회로(623)를 통해 어레이(630)로 연결될 수 있다. 이 예시에서, 시프트 회로(623)는 각각 데이터 라인(605-1(D) 및 605-2(D_))으로 연결되는 분리 디바이스(가령, 분리 트랜지스터(621-1 및 621-2))의 쌍을 포함한다. 분리 트랜지스터(621-1 및 621-2)는, 활성화될 때 분리 트랜지스터(621-1 및 621-2)를 활성화하여(가령, 켜서), 대응하는 감지 증폭기(606) 및 계산 구성요소(631)를 메모리 셀의 대응하는 열(가령, 대응하는 보수 데이터 라인(605-1(D) 및 605-2(D_))의 쌍)로 연결하는 제어 신호(622)(NORM)에 연결된다. 다양한 실시예에 따르면, 분리 트랜지스터(621-1 및 621-2)의 전도 상태가 시프트 회로(623)의 "정규(normal)" 구성으로 지칭될 수 있다.
도 6에 도시된 예시에서, 시프트 회로(623)는, 예를 들어, NORM이 비활성화될 때 활성화될 수 있는 보수 제어 신호(619)(SHIFT)에 연결되는 분리 디바이스(가령, 분리 트랜지스터(621-3 및 621-4))의 또 다른 쌍(가령, 제2의 쌍)을 포함한다. 분리 트랜지스터(621-3 및 621-4)가 (가령, 제어 신호(619)를 통해) 동작되어, 특정 감지 증폭기(606) 및 계산 구성요소(631)가 상이한 보수 데이터 라인의 쌍(가령, 분리 트랜지스터(621-1 및 621-2)가 특정 감지 증폭기(606) 및 계산 구성요소(631)를 연결하는 보수 데이터 라인의 쌍과 상이한 보수 데이터 라인의 쌍)으로 연결되거나, 특정 감지 증폭기(606) 및 계산 구성요소(631)를 또 다른 메모리 어레이로 연결할 수 있다(그리고 특정 감지 증폭기(606) 및 계산 구성요소(631)를 제1 메모리 어레이로부터 분리할 수 있다). 다양한 실시예에 따르면, 시프트 회로(623)는 예를 들어, 감지 증폭기(606)의 일부분으로서(가령, 내부에) 배열될 수 있다.
도 6에 도시된 시프트 회로(623)가 특정 감지 회로(650)(가령, 특정 감지 증폭기(606) 및 대응하는 계산 구성요소(631))를 특정 보수 데이터 라인(605-1(D) 및 605-2(D_))의 쌍(가령, DIGIT(n) 및 DIGIT(n)_)에 연결하기 위해 사용되는 분리 트랜지스터(621-1 및 621-2)를 포함하고 분리 트랜지스터(621-3 및 621-4)가 특정 감지 회로(650)를 하나의 특정 방향으로 인접한 보수 데이터 라인의 쌍(가령, 도 6에서 우측에 도시된 인접 데이터 라인 DIGIT(n+1) 및 DIGIT(n+1)_)에 연결하도록 배열되더라도, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 시프트 회로는 특정 감지 회로를 특정 보수 데이터 라인의 쌍에 연결하는 데 사용되는 분리 트랜지스터(621-1 및 621-2)(가령, DIGIT(n) 및 DIGIT(n)_ 및 특정 감지 회로를 또 다른 특정 방향으로 인접한 보수 데이터 라인의 쌍(가령, 도 6에서 좌측에 나타난 인접한 데이터 라인s DIGIT(n-1) 및 DIGIT(n-1)_)에 연결하는 데 사용되도록 배열된 분리 트랜지스터(621-3 및 621-4)를 포함할 수 있다.
본 발명의 실시예는 도 6에 도시된 시프트 회로(623)의 구성에 한정되지 않는다. 복수의 실시예에서, 도 6에 도시된 것과 같은 시프트 회로(623)가 (가령, 감지 증폭기(606) 및 계산 구성요소(631)와 함께) 예를 들어 I/O 라인(가령, 로컬 I/O 라인(IO/IO_))을 통해 감지 회로(650) 밖으로 데이터를 전송하지 않으면서 계산 기능, 가령, 덧셈 및 뺄셈 기능을 수행하는 것과 연관하여 동작될 수 있다.
도 6에 도시되지 않더라도, 메모리 셀의 각각의 열이 로컬 I/O 라인을 통해 대응하는 감지 증폭기(606) 및/또는 계산 구성요소(631)로부터 어레이 외부의 제어 구성요소, 가령, 외부 프로세싱 자원(가령, 호스트 프로세서 및/또는 그 밖의 다른 기능 유닛 회로)로 데이터 값을 전송하도록 활성화될 수 있는 열 디코드 라인으로 연결될 수 있다. 상기 열 디코드 라인은 열 디코더(가령, 열 디코더)에 연결될 수 있다. 그러나 본 명세서에 기재된 바와 같이, 복수의 실시예에서, 본 발명의 실시예에 따라 논리 연산을 수행하기 위해 데이터는 이러한 I/O 라인을 통해 전송될 필요가 없다. 복수의 실시예에서, 시프트 회로(623)는 감지 증폭기(606) 및 계산 구성요소(631)와 함께 동작되어, 데이터를 예를 들어 어레이 외부의 제어 구성요소로 전송하지 않으면서 계산 기능, 가령, 덧셈 및 뺄셈을 수행할 수 있다.
감지 회로(650)는 논리 연산을 수행하기 위해 복수의 모드, 가령, 논리 연산의 결과가 초기에 감지 증폭기(606)에 저장되는 제1 모드, 논리 연산의 결과가 초기에 계산 구성요소(631)에 저장되는 제2 모드로 동작될 수 있다. 제1 모드에서의 감지 회로(650)의 동작은 도 3 및 4와 관련하여 이하에서 기재되며, 제2 모드에서의 감지 회로(650)의 동작은 부분적으로 도 4-5(상기)와 관련하여 앞선 부분에서 기재되며 부분적으로 도 10-12와 관련하여 이하에서 기재된다. 제1 동작 모드와 관련하여 추가로, 감지 회로(650)는 사전-감지(가령, 논리 연산 제어 신호 활성화 전에 감지 앰프가 점화) 및 사후-감지(가령, 논리 연산 제어 신호 활성화 후에 감지 앰프가 점화) 모드 모두로 동작될 수 있으며, 이때 논리 연산의 결과는 초기에 감지 증폭기(606)에 저장된다.
이하에서 더 기재되는 바와 같이, 감지 증폭기(606)는, 계산 구성요소(631)와 함께, 어레이로부터의 데이터를 입력으로서 이용해 다양한 논리 연산을 수행하도록 동작될 수 있다. 복수의 실시예에서, 데이터 라인 주소 액세스를 통해 데이터를 전송하지 않고(가령, 데이터가 로컬 I/O 라인을 통해 어레이 및 감지 회로로부터 외부 회로로 전송되도록 열 디코드 신호를 점화하지 않고) 논리 연산의 결과가 어레이에 다시 저장될 수 있다. 따라서 본 발명의 복수의 실시예가 다양한 종래의 접근법보다 파워를 덜 이용하는 것과 연관된 논리 연산 및 계산 기능을 수행할 수 있게 한다. 덧붙여, 복수의 실시예에 의해 (가령, 메모리와 이산 프로세서 간) 계산 기능을 수행하기 위해 I/O 라인을 가로질러 데이터를 전송할 필요성이 제거되기 때문에, 복수의 실시예는 이전 방식에 비교하여 증가된 병렬 프로세싱 능력을 가능하게 할 수 있다.
도 6의 감지 회로(650)의 기능이, 논리 연산을 수행하고 결과를 초기에 감지 증폭기(606)에 저장하는 것과 관련하여 이하에서 기재되고 표 1에 요약되어 있다. 감지 증폭기(606)의 주 래치의 특정 논리 연산의 결과를 초기에 저장하는 것이, 결과가 초기에 계산 구성요소(631)의 보조 래치(가령, 누산기)에 위치하고 그 후 예를 들어 감지 증폭기(606)로 전송될 수 있는 이전 방식에 비교할 때 개선된 융통성(versatility)을 제공할 수 있다.
연산 누산기 감지 앰프
AND 변화 없음 결과
OR 변화 없음 결과
NOT 변화 없음 결과
SHIFT 변화 없음 시프트된 데이터
(가령, 결과를 계산 구성요소(631)(가령, 누산기)에서 감지 증폭기(606)로 이동시키는 추가 동작을 수행할 필요 없이) 특정 연산의 결과를 초기에 감지 증폭기(606)에 저장하는 것은, 예를 들어, 결과가 (가령, 보수 데이터 라인(605-1(D) 및/또는 605-2(D_)) 상에서) 프리차지 사이클을 수행할 필요 없이 (메모리 셀의 어레이의) 행에 써질 수 있거나 누산기로 다시 써질 수 있기 때문에 바람직하다.
도 8은 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍도를 도시한다. 도 8은 제1 피연산자 및 제2 피연산자 상에 AND 논리 연산을 개시하는 것과 연관된 타이밍도를 도시한다. 이 예시에서, 제1 피연산자는 제1 액세스 라인(가령, 행 X)에 연결된 메모리 셀에 저장되고 제2 피연산자는 제2 액세스 라인(가령, 행 Y)에 연결된 메모리 셀에 저장된다. 예시가 하나의 특정 열에 대응하는 셀에 저장된 데이터에 대해 AND를 수행하는 것을 언급하지만, 실시예는 이에 한정되지 않는다. 예를 들어, 데이터 값의 전체 행이 데이터 값의 상이한 행과 병렬로 AND 연산될 수 있다. 예를 들어, 어레이가 2,048개의 열을 포함하는 경우, 2,048개의 AND 연산이 병렬로 수행될 수 있다.
도 8은 AND 논리 연산을 수행하기 위해 감지 회로(가령, 650)를 동작시키는 것과 연관된 복수의 제어 신호를 도시한다. "EQ"가 감지 증폭기(606)에 인가되는 등화 신호에 대응하고, "행 X"가 액세스 라인(604-X)에 인가되는 활성화 신호에 대응하며, "행 Y"가 액세스 라인(604-Y)에 인가되는 활성화 신호에 대응하고, "Act" 및 "RnIF"가 각각 감지 증폭기(606)에 인가되는 활성 양 및 음의 제어 신호에 대응하며, "LOAD"가 로드 제어 신호(가령, 도 6에 도시된 LOAD/PASSD 및 LOAD/PASSDb)에 대응하고, "AND"가 도 6에 도시된 AND 제어 신호에 대응한다. 도 8은 또한 행 X 데이터 값과 행 Y 데이터 값의 다양한 데이터 값 조합에 대한 AND 논리 연산 동안 감지 증폭기(606)에 대응하는 디지트 라인 D 및 D_ 및 계산 구성요소(631)에 대응하는 노드 S1 및 S2(가령, Accum) 상의 신호(가령, 전압 신호)를 보여주는 파형 다이어그램을 도시한다(가령, 다이어그램은 각각의 데이터 값 조합 00, 10, 01, 11)에 대응한다). 특정 타이밍도 파형이 도 6에 도시된 회로의 AND 연산과 연관된 의사 코드(pseudo code)와 관련하여 이하에서 논의된다.
행(604-X)에 연결된 셀에 저장된 제1 데이터 값을 누산기로 로딩하는 것(가령, 복사하는 것)과 연관된 의사 코드의 예시가 다음과 같이 요약될 수 있다:
행 X를 누산기로 복사:
EQ 비활성화
행 X 활성화
감지 앰프 점화(그 후 행 X 데이터가 감지 앰프 내에 상주)
LOAD 활성화 (감지 증폭기 데이터(행 X)가 누산기의 노드 S1 및 S2로 전송되고 여기에 동적으로 상주함)
LOAD 비활성화
행 X 비활성화
프리차지
상기의 의사 코드에서, (가령, 보수 데이터 라인(가령, 605-1(D) 및 605-2(D_))가 더는 VDD/2로 단락되지 않도록) "EQ 비활성화"는 감지 증폭기(606)에 대응하는 등화 신호(도 8에 도시된 EQ 신호)가 도 8에서 도시된 바와 같이 t1에서 비활성화된다. 등화가 비활성화된 후, 의사 코드의 "행 X 활성화"에 의해 지시되고 도 8의 신호 행 X에 대해 t2에서 나타나는 바와 같이, 선택된 행(가령, 행 X)이 활성화된다(가령, 특정 행을 선택하도록 신호를 활성화함으로써 선택, 개방된다). 행 X에 인가되는 전압 신호가 선택된 셀에 대응하는 액세스 트랜지스터(가령, 602-2)의 임계 전압(Vt)에 도달할 때, 액세스 트랜지스터가 켜지고 데이터 라인(가령, 605-2(D_))을 선택된 셀에(가령, 커패시터(603-2)에) 연결하며, 이는 데이터 라인들 간 차이 전압 신호를 만든다.
행 X가 활성화된 후, 상기의 의사 코드에서, "감지 앰프 점화"는 감지 증폭기(606)가 활성화되어 주 래치를 설정하고 그 후 비활성화됨을 가리킨다. 예를 들어 도 8의 t3에서 나타나는 바와 같이, ACT 양의 제어 신호(가령, 도 7에 도시된 790)가 하이가 되고 RnIF 음의 제어 신호(가령, 도 7에 도시된 728)가 로우가 되며, 이는 605-1(D)와 D_(605-2) 간 차이 신호를 증폭시켜, 논리 1에 대응하는 전압(가령, VDD) 또는 논리 0에 대응하는 전압(가령, GND)를 데이터 라인(605-1 (D)) 상에 도출한다(그리고 다른 논리 상태에 대응하는 전압을 보수 데이터 라인(605-2(D_)) 상에 도출한다). 감지된 데이터 값이 감지 증폭기(606)의 주 래치에 저장된다. 주 에너지 소비가 데이터 라인(가령, 605-1(D) 또는 605-2(D_))을 등화 전압(VDD/2)에서 레일 전압(VDD)으로 충전할 때 발생한다.
도 8에 도시된 가능한 감지 증폭기 및 누산기 신호의 4개의 세트(가령, 행 X 및 행 Y 데이터 값의 각각의 조합에 대해 하나씩)가 데이터 라인(D 및 D_) 상의 신호의 거동을 보여준다. 행 X 데이터 값이 감지 앰프의 주 래치에 저장된다. 도 6은 행 X에 대응하는 저장 요소(602-2)를 포함하는 메모리 셀이 보수 데이터 라인 D_에 연결되고, 저장 요소(602-1)를 포함하고 행 Y에 대응하는 메모리 셀이 데이터 라인 D에 연결됨을 보여준다. 그러나 도 6에 도시된 바와 같이, "0" 데이터 값에 대응하는 (행 X에 대응하는) 메모리 셀(602-2)에 저장된 전하에 의해, (메모리 셀(602-2)이 연결된) 데이터 라인 D_ 상의 전압이 하이가 되고, "1" 데이터 값에 대응하는 메모리 셀(602-2)에 저장된 전하에 의해, 데이터 라인 D_ 상의 전압이 로우가 되며, 이는 데이터 라인 D에 연결된 행 Y에 대응하는 데이터 상태와 메모리 셀(602-2)에 저장된 전하 간 대응관계의 반대이다. 상이한 데이터 라인에 연결되는 메모리 셀에 전하를 저장하는 것의 이들 차이가 데이터 값을 각자의 메모리 셀에 쓸 때 적절하게 고려된다.
감지 앰프를 점화한 후, 상기의 의사 코드에서, "LOAD 활성화"가 도 8의 t4에서 나타나는 바와 같이 LOAD 제어 신호가 하이가 됨으로써, 로드/패스 트랜지스터(618-1 및 618-2)가 전도 상태가 됨을 가리킨다. 이러한 방식으로, LOAD 제어 신호를 활성화함으로써, 계산 구성요소(631)의 누산기 내 보조 래치가 활성화된다. 감지 증폭기(606)에 저장된 감지된 데이터 값이 보조 래치로 전송(가령, 복사)된다. 도 8에 도시된 가능한 감지 증폭기 및 누산기 신호의 4개의 세트 각각에 대해 나타나는 바와 같이, 누산기의 보조 래치의 입력에서의 거동이 보조 래치가 행 X 데이터 값과 함께 로딩됨을 가리킨다. 도 8에 도시된 바와 같이, 동적 래치에 이전에 저장된 데이터 값에 따라, 누산기의 보조 래치가 플립되거나(가령, 행 X = "0" 및 행 Y = "0"에 대한 누산기 신호 및 행 X = "1" 및 행 Y = "0"에 대한 누산기 신호를 참조) 플립되지 않을 수 있다(가령, 행 X = "0" 및 행 Y = "1"에 대한 누산기 신호 및 행 X = "1" 및 행 Y = "1"에 대한 누산기 신호를 참조).
감지 증폭기에 저장된(및 데이터 라인(605-1(D) 및 605-2(D_))에 존재하는 데이터 값으로부터 보조 래치를 설정한 후, 상기의 의사 코드에서, "LOAD 비활성화"는 도 8의 t5에서 나타나는 바와 같이 LOAD 제어 신호가 다시 로우가 되어, 로드/패스 트랜지스터(618-1 및 618-2)가 전도 상태를 중단하고 따라서 보수 데이터 라인으로부터 동적 래치를 분리할 수 있음을 가리킨다. 그러나 데이터 값이 누산기의 보조 래치에 동적으로 저장된 채 유지된다.
데이터 값을 보조 래치 상에 저장한 후, "행 X 비활성화"로 지시되고 도 8의 t6에서 지시되는 바와 같이 선택된 행(가령, 행 X)이 비활성화(가령, 특정 행에 대한 선택 신호를 비활성화함으로써 선택해제, 폐쇄됨)되며, 이는 선택된 셀을 대응하는 데이터 라인으로부터 연결해제하도록 액세스 트랜지스터를 끔으로써 이뤄질 수 있다. 선택된 행이 폐쇄되고 메모리 셀이 데이터 라인으로부터 분리되면, 데이터 라인이 상기의 의사 코드에서 "프리차지"에 의해 지시되는 바와 같이 프리차지될 수 있다. 데이터 라인의 프리차지는 도 8에서 EQ 신호가 t7에서 하이가 됨으로써 지시되는 바와 같이 등화 동작에 의해 이뤄질 수 있다. 도 8의 t7에서 도시되는 가능한 감지 증폭기 및 누산기 신호의 4개의 세트 각각에서 나타나는 바와 같이, 등화 동작에 의해, 데이터 라인(D 및 D_) 상의 전압이 각각 VDD/2로 반환될 수 있다. 예를 들어 등화는, 메모리 셀 감지 동작 또는 논리 연산(이하에서 기재)전에 일어날 수 있다.
(감지 증폭기(606) 및 계산 구성요소(631)의 보조 래치에 저장된) 제1 데이터 값 및 (행 Y(604-Y)에 연결된 메모리 셀(602-1)에 저장된) 제2 데이터 값에 대해 AND 또는 OR 연산을 수행하는 것과 연관된 다음 연산 단계가 AND 또는 OR이 수행될지 여부에 따라 달라지는 특정 단계를 수행하는 것을 포함한다. 누산기에 상주하는 데이터 값(가령, 행 X(604-X)에 연결된 메모리 셀(602-2)에 저장된 제1 데이터 값) 및 제2 데이터 값(가령, 행 Y(604-Y)에 연결된 메모리 셀(602-1)에 저장된 데이터 값)을 "AND 연산" 및 "OR 연산"하는 것과 연관된 의사 코드의 예시가 아래와 같이 요약된다. 데이터 값을 "AND 연산"하는 것과 연관된 예시적 의사 코드는 다음을 포함할 수 있다:
EQ 비활성화
행 Y 활성화
감지 앰프 점화(그 후 행 Y 데이터가 감지 앰프에 상주함)
행 Y 비활성화
논리 연산의 결과가, 다음 연산에서, 감지 앰프 상에 위치할 것이며, 이는 활성화된 임의의 행을 덮어쓸 것이다.
행 Y가 폐쇄될 때조차, 감지 증폭기가 여전히 행 Y 데이터 값을 포함한다.
AND 활성화
감지 증폭기에서 이 결과가 함수(가령, 행 X AND 행 Y)의 값에 써짐
누산기가 "0"을 포함하는 경우(즉, 노드 S2 상의 "0"에 대응하는 전압 및 노드 S1 상의 "1"에 대응하는 전압), 감지 증폭기 데이터가 "0"으로 써짐
누산기가 "1"을 포함하는 경우(즉, 노드 S2 상의 "1"에 대응하는 전압 및 노드 S1 상의 "0"에 대응하는 전압), 감지 증폭기 데이터가 변치 않음을 유지함(행 Y 데이터)
이 동작은 누산기 내 데이터를 변치 않음 상태로 남겨둠.
AND 비활성화
프리차지
상기의 의사 코드에서, "EQ 비활성화"는 도 8에서 t8로 나타나는 바와 같이 (가령, 보수 데이터 라인(605-1(D) 및 605-2(D_))이 더는 VDD/2에 단락되지 않도록) 감지 증폭기(606)에 대응하는 등화 신호가 비활성화됨을 가리킨다. 등화가 비활성화된 후, 선택된 행(가령, 행 Y)이 상기 의사 코드에서 "행 Y 활성화"에 의해지시되고 도 8에서 t9에서 나타나는 바와 같이 활성화된다. 행 Y에 인가되는 전압 신호가 선택된 셀에 대응하는 액세스 트랜지스터(가령, 602-1)의 임계 전압(Vt)에 도달할 때, 액세스 트랜지스터가 켜지고 데이터 라인(가령, D_(605-1))을 선택된 셀(가령, 커패시터(603-1))에 연결함으로써 데이터 라인들 간 차이 전압 신호를 만든다.
행 Y가 활성화된 후, 상기 의사 코드에서, "감지 앰프 점화"는 감지 증폭기(606)가 활성화되어 605-1(D)와 605-2(D_) 간 차이 신호를 증폭시킴으로써, 논리 1에 대응하는 전압(가령, VDD) 또는 논리 0에 대응하는 전압(가령, GND)를 데이터 라인(605-1 (D)) 상에 도출한다(그리고 그 밖의 다른 논리 상태에 대응하는 전압이 보수 데이터 라인(605-2(D_)) 상에 도출된다). 도 8의 t10에서 나타나는 바와 같이, ACT 양의 제어 신호(가령, 도 7에 도시된 790)가 하이가 되고 RnIF 음의 제어 신호(가령, 도 7의 728)가 로우가 되어 감지 앰프를 점화할 수 있다. 메모리 셀(602-1)로부터 감지된 데이터 값이, 앞서 기재된 바와 같이, 감지 증폭기(606)의 주 래치에 저장된다. 동적 래치가 변치 않기 때문에, 보조 래치가 여전히 메모리 셀(602-2)로부터의 데이터 값에 대응한다.
행 Y에 연결되는 메모리 셀(602-1)로부터 감지된 제2 데이터 값이 감지 증폭기(606)의 주 래치에 저장된 후, 상기의 의사 코드에서, "행 Y 비활성화"는, AND 논리 연산의 결과를 행 Y에 대응하는 메모리 셀에 다시 저장하는 것이 바람직하지 않은 경우 선택된 행(가령, 행 Y)이 비활성화될 수 있음을 가리킨다. 그러나 도 8은 논리 연산의 결과가 행 Y에 대응하는 메모리 셀에 다시 저장될 수 있도록 행 Y가 활성화된 채 유지됨을 보여준다. 행 Y에 대응하는 메모리 셀을 분리하는 것이 선택된 셀(602-1)을 데이터 라인(605-1(D))으로부터 연결해제하도록 액세스 트랜지스터를 끔으로써 이뤄질 수 있다. (가령, 메모리 셀을 분리하거나 메모리 셀을 분리하지 않도록) 선택된 행 Y가 구성된 후, 상기의 의사 코드에서 "AND 활성화"는, 도 8에서 t11로 도시되는 바와 같이 AND 제어 신호가 하이가 되어, 패드 트랜지스터(607-1)가 전도 상태가 될 수 있다. 이러한 방식으로, AND 제어 신호를 활성화함으로써, 함수(가령, 행 X AND 행 Y)의 값이 감지 앰프에 써질 수 있다.
누산기(631)의 동적 래치에 저장된 제1 데이터 값(가령, 행 X) 및 감지 증폭기(606)에 저장된 제2 데이터 값(가령, 행 Y)에 의해, 계산 구성요소(631)의 동적 래치가 "0"을 포함하는 경우(즉, 노드 S2 상의 "0"에 대응하는 전압 및 노드 S1 상의 "1"에 대응하는 전압), 노드 S1 상의 "1"에 대응하는 전압에 의해 트랜지스터(609-1)가 감지 증폭기(606)를 트랜지스터(609-1), 패스 트랜지스터(607-1) 및 데이터 라인(605-1)(D)을 통해 접지로 연결할 수 있기 때문에, (감지 앰프에 이전에 저장된 데이터 값에 무관하게) 감지 증폭기 데이터가 "0"으로 써진다. AND 연산의 어느 데이터 값이라도 "0"인 경우, 결과는 "0"이다. 이때, (동적 래치 내) 제2 데이터 값이 "0"인 때, 제1 데이터 값의 상태에 무관하게, AND 연산의 결과가 "0"이고, 따라서 감지 회로의 구성에 의해, "0" 결과가 감지 증폭기(606)에 써지고 초기에 저장될 수 있다. 이 동작은 누산기에서 (가령, 행 X로부터의) 데이터 값을 변치 않게 유지한다.
누산기의 보조 래치가 (가령, 행 X로부터의) "1"을 포함하는 경우, AND 연산의 결과가 감지 증폭기(606)에 저장된 (가령, 행 Y로부터의) 데이터 값에 따라 달라진다. 감지 증폭기(606)에 저장된 (가령, 행 Y로부터의) 데이터 값이 또한 "1"인 경우 AND 연산의 결과가 "1"일 것이지만, 감지 증폭기(606)에 저장된 (가령, 행 Y로부터의) 데이터 값이 또한 "0"인 경우 AND 연산의 결과가 "0"일 것이다. 감지 회로(650)는, 누산기의 동적 래치가 "1"을 포함하는 경우(즉, 노드 S2 상의 "1"에 대응하는 전압 및 노드 S1 상의 "0"에 대응하는 전압), 트랜지스터(609-1)가 전도 상태가 아니고, 감지 증폭기가 접지에 연결되지 않으며(앞서 기재된 바와 같이), 감지 증폭기(606)에 이전에 저장된 데이터 값이 변치 않은 채 유지된다(가령, 행 Y 데이터 값이 "1"인 경우 행 Y의 데이터 값 따라서 AND 연산 결과가 "1"이고 행 Y 데이터 값이 "0"인 경우 AND 연산 결과가 "0"이다). 이 동작은 누산기에서 (가령, 행 X로부터의) 데이터 값을 변치 않게 유지한다.
AND 연산의 결과가 감지 증폭기(606)에 초기에 저장된 후, 상기의 의사 코드의 "AND 비활성화"는 도 8의 t12에서 나타나는 바와 같이 AND 제어 신화 로우가 됨으로써, 패스 트랜지스터(607-1)가 전도 상태를 중단하여 감지 증폭기(606)(및 데이터 라인(605-1)(D))를 접지로부터 분리할 수 있다. 이미 이뤄지지 않은 경우, 행 Y는 폐쇄되고(도 8의 t13에서 나타나는 바와 같이) 감지 증폭기가 비활성화된다(ACT 양의 제어 신호가 로우가 되고 RnIF 음의 제어 신호가 하이가 됨으로써 도 8의 t14로 나타남). 데이터 라인이 분리될 때, 상기의 의사 코드의 "프리차지"에 의해, 앞서 기재된 바와 같이(가령, 도 8에 도시된 t14에서 시작하여) 등화 연산에 의해 데이터 라인의 프리차지가 발생될 수 있다.
도 8은 대안예에서, 피연산자의 가능한 조합(가령, 행 X/행 Y 데이터 값 00, 10, 01 및 11) 각각을 포함하는 AND 논리 연산에 대해 감지 증폭기(가령, 도 6의 606)에 연결된 데이터 라인(가령, 도 6에 도시된 605-1 (D) 및 605-2 (D_)) 상에서의 전압 신호의 거동 및 계산 구성요소(가령, 도 6의 631)의 보조 래치의 노드 S1 및 S1 상의 전압 신호의 거동을 보여준다.
도 8에 도시된 타이밍도 및 상기의 의사 코드가 제2 피연산자(가령, 행 Y 데이터 값)를 감지 증폭기로 로딩하기 시작한 후 AND 논리 연산을 개시하는 것을 가리키지만, 도 6에 도시된 회로는 제2 피연산자(가령, 행 Y 데이터 값)을 감지 증폭기로 로딩하기 시작하기 전에 AND 논리 연산을 개시함으로써 성공적으로 동작될 수 있다.
도 9은 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍도를 도시한다. 도 9는 제2 피연산자(가령, 행 Y 데이터 값)를 감지 증폭기로 로딩하기 시작한 후 OR 논리 연산을 개시하는 것과 연관된 타이밍도를 도시한다. 도 9는 제1 및 제2 피연산자 데이터 값의 다양한 조합에 대한 감지 증폭기 및 누산기 신호를 도시한다. 특정 타이밍도 신호가 도 6에 도시된 회로의 AND 논리 연산과 연관된 의사 코드(pseudo code)와 관련하여 이하에서 논의된다.
대안적으로 다음 연산 단계가 (이제 감지 증폭기(606) 및 계산 구성요소(631)의 보조 래치에 저장된) 제1 데이터 값 및 (행 Y(604-Y)에 연결된 메모리 셀(602-1)에 저장된) 제2 데이터 값에 대한 OR 연산을 수행하는 것과 연관될 수 있다. 앞서 도 8에 나타난 시점 t1 - t7과 관련하여 기재된 행 X 데이터를 감지 증폭기 및 누산기로 로딩하는 동작이 도 9와 관련하여 반복되지 않는다. 데이터 값을 "OR 연산"하는 것과 연관된 예시적 의사 코드는 다음을 포함할 수 있다:
EQ 비활성화
행 Y 활성화
감지 앰프 점화(그 후 행 Y 데이터가 감지 앰프에 상주함)
행 Y 비활성화
행 Y가 폐쇄될 때, 감지 증폭기가 여전히 행 Y 데이터 값을 포함한다.
OR 활성화
감지 증폭기의 이 결과가 함수(가령, 행 X OR 행 Y)의 값에 써지며, 이는, 다음과 같이, 감지 증폭기에 이미 저장된 행 Y로부터의 데이터 값에 덮어써질 수 있다:
누산기가 "0"을 포함하는 경우(즉, 노드 S2 상의 "0"에 대응하는 전압 및 노드 S1 상의 "1"에 대응하는 전압), 감지 증폭기 데이터가 변치 않음을 유지함(행 Y 데이터)
누산기가 "1"을 포함하는 경우(즉, 노드 S2 상의 "1"에 대응하는 전압 및 노드 S1 상의 "0"에 대응하는 전압), 감지 증폭기 데이터가 "1"으로 써짐
이 동작은 누산기 내 데이터를 변치 않음 상태로 남겨둠.
OR 비활성화
프리차지
의사 코드에서 나타난 "EQ 비활성화"(도 9의 t8에서 나타남), "행 Y를 활성화"(도 9의 t9에서 나타남), "감지 앰프 점화"(도 9의 t10에서 나타남), 및 "행 Y 비활성화"(도 9의 t13에서 나타나고 특정 논리 함수 제어 신호를 개시하기 전에 발생할 수 있음)가 앞서 AND 연산 의사 코드와 관련하여 기재된 것과 동일한 기능을 가리킨다. 선택된 행 Y의 구성이 적절하게 구성되면(가령, 논리 연산 결과가 행 Y에 대응하는 메모리 셀에 저장될 것인 경우 활성화 또는 논리 연산의 결과가 행 Y에 대응하는 메모리 셀에 저장되지 않을 경우 메모리 셀을 분리하도록 폐쇄되면), 의사 코드의 "OR 활성화"가 도 9의 t11에서 나타나는 바와 같이 OR 제어 신호가 하이가 되어, 패스 트랜지스터(607-2)가 전도 상태가 될 수 있다. 이러한 방식으로, OR 제어 신호를 활성화함으로써, 함수(가령, 행 X OR 행 Y)의 값이 감지 앰프에 써질 수 있다.
계산 구성요소(631)의 보조 래치에 저장된 제1 데이터 값(가령, 행 X) 및 감지 증폭기(606)에 저장된 제2 데이터 값(가령, 행 Y)에 의해, 누산기의 동적 래치가 "0"을 포함하는 경우(즉, 노드 S2 상의 "0"에 대응하는 전압 및 노드 S1 상의 "1"에 대응하는 전압), OR 연산의 결과가 감지 증폭기(606)에 저장된 (가령, 행 Y로부터의) 데이터 값에 따라 달라진다. 감지 증폭기(606)에 저장된 (가령, 행 Y로부터의) 데이터 값이 또한 "1"인 경우 OR 연산의 결과가 "1"일 것이지만, 감지 증폭기(606)에 저장된 (가령, 행 Y로부터의) 데이터 값이 "0"인 경우 OR 연산의 결과가 "0"일 것이다. 감지 회로(650)는, 누산기의 동적 래치가 "0"을 포함하고, 이때 노드 S2 상의 "0"에 대응하는 전압인 경우, 트랜지스터(609-2)가 꺼지고 전도 상태가 아니어서(그리고 AND 제어 신호가 어서트되지 않기 때문에 패스 트랜지스터(607-1)가 또한 꺼짐) 감지 증폭기(606)가 접지에 (어느 측이든) 연결되지 않고, 감지 증폭기(606)에 이전에 저장된 데이터 값이 변경되지 않은 채 유지된다(가령, 행 Y 데이터 값이 "1"인 경우 OR 연산 결과가 "1"이도록 하고 행 Y 데이터 값이 "0"인 경우 OR 연산 결과가 "0"이도록 하는 행 Y 데이터 값).
누산기의 동적 래치가 "1'을 포함하는 경우(즉, 노드 S2 상에 "1"에 대응하는 전압 및 노드 S1 상에 "0"에 대응하는 전압), (OR 제어 신호가 어서트되기 때문에 패스 트랜지스터(607-2)와 같이) 노드 S2에서 "1"에 대응하는 전압에 의해 트랜지스터(609-2)가 (또한 OR 제어 신호가 어서트되기 때문에 전도 상태가 되는) 패스 트랜지스터(607-2)과 함께 전도 상태가 되기 때문에, 트랜지스터(609-2)가 전도 상태가 되고, 데이터 라인(605-2)(D_)에 연결된 감지 증폭기(606) 입력이 접지로 연결된다. 이러한 방식으로, 감지 앰프에 이전에 저장된 데이터 값에 무관하게 누산기의 보조 래치가 "1"을 포함할 때 "1"이 OR 연산의 결과로서 초기에 감지 증폭기(606)에 저장된다. 이 동작은 누산기 내 데이터를 변치 않음 상태로 남겨둠. 도 9은 대안예에서, 감지 증폭기(가령, 도 6의 606)에 연결된 데이터 라인(가령, 도 6에 도시된 605-1 (D) 및 605-2 (D_)) 상에서의 전압 신호의 거동 및 피연산자의 가능한 조합(가령, 행 X/행 Y 데이터 값 00, 10, 01 및 11) 각각을 포함하는 OR 논리 연산에 대해 계산 구성요소(631)의 보조 래치의 노드 S1 및 S2 상에서의 전압 신호의 거동을 보여준다.
OR 연산의 결과가 감지 증폭기(606)에 초기에 저장된 후, 상기의 의사 코드의 "OR 비활성화"는 도 9의 t12에서 나타나는 바와 같이 OR 제어 신화 로우가 됨으로써, 패스 트랜지스터(607-2)가 전도 상태를 중단하여 감지 증폭기(606)(및 데이터 라인 D(605-2))를 접지로부터 분리할 수 있다. 이미 이뤄지지 않은 경우, 행 Y는 폐쇄되고(도 9의 t13에서 나타나는 바와 같이) 감지 증폭기가 비활성화된다(ACT 양의 제어 신호가 로우가 되고 RnIF 음의 제어 신호가 하이가 됨으로써 도 9의 t14로 나타남). 데이터 라인이 분리될 때, 상기의 의사 코드의 "프리차지"에 의해, 앞서 기재되고 도 9의 t14에서 나타나는 바와 같이 등화 연산에 의해 데이터 라인의 프리차지가 발생될 수 있다.
도 6에 도시된 감지 회로(650)는 다음과 같이 추가 논리 연산 유연성을 제공할 수 있다. 앞서 기재된 AND 및 OR 연산에서 AND 제어 신호의 연산을 ANDinv 제어 신호의 연산으로 치환함으로써, 및/또는 OR 제어 신호의 연산을 ORinv 제어 신호의 연산으로 치환함으로써, 논리 연산이 {행 X AND 행 Y}에서 {~행 X AND 행 Y}로 변경될 수 있고(여기서 "~행 X"은 행 X 데이터 값의 반대, 가령, NOT 행 X) {행 X OR 행 Y}에서 {~행 X OR 행 Y}로 변경될 수 있다. 예를 들어, 반전된 데이터 값을 포함하는 AND 연산 동안, ANDinv 제어 신호가 AND 제어 신호 대신 어서트될 수 있고 반전된 데이터 값을 포함하는 OR 연산 동안 ORInv 제어 신호가 OR 제어 신호를 대신해 어서트될 수 있다. ORinv 제어 신호를 활성화함으로써, 트랜지스터(614-1)가 전도 상태가 되고 ANDinv 제어 신호를 활성화함으로써 트랜지스터(614-2)가 전도 상태가 될 수 있다. 각각의 경우, 적절한 반전된 제어 신호를 어서트함으로써 감지 증폭기가 플립될 수 있고, 감지 증폭기(606)에 초기에 저장된 결과가 반전된 행 X와 참 행 Y 데이터 값을 이용한 AND 연산의 결과 또는 반전된 행 X와 참 행 Y 데이터 값을 이용한 OR 연산의 결과가 될 수 있다. 하나의 데이터 값의 참 또는 보수 버전이 누산기에서 사용되어, 가령, 반전될 데이터 값을 먼저 로딩하고 반전되지 않을 데이터 값을 두 번째로 로딩함으로써 논리 연산(가령, AND, OR)을 수행할 수 있다.
앞서 기재된 AND 및 OR 연산에 대해 데이터 값을 반전시키는 것과 관련하여 앞서 기재된 것과 유사한 접근법에서, 도 6에 도시된 감지 회로가 비-반전된 데이터 값을 누산기의 동적 래치로 넣고 상기 데이터를 이용해 감지 증폭기(606)에서 데이터 값을 반전시킴으로써, NOT(가령, 반전) 연산을 수행할 수 있다. 앞서 언급된 바와 같이, ORinv 제어 신호를 활성화함으로써, 트랜지스터(614-1)가 전도 상태가 되고 ANDinv 제어 신호를 활성화함으로써 트랜지스터(614-2)가 전도 상태가 될 수 있다. ORinv 및/또는 ANDinv 제어 신호가 NOT 기능을 구현하는 데 사용되며, 이하에서 더 기재된다:
행 X를 누산기로 복사
EQ 비활성화
행 X 활성화
감지 앰프 점화(그 후 행 X 데이터가 감지 앰프 내에 상주)
LOAD 활성화 (감지 증폭기 데이터(행 X)가 누산기의 노드 S1 및 S2로 전송되고 여기에 동적으로 상주함
LOAD 비활성화
(보수 데이터 값을 데이터 라인에 두는) ANDinv 및 ORinv 활성화
이는 감지 증폭기에서 데이터 값을 반전되게 한다(가령, 감지 증폭기 래치가 플립된다).
이 동작은 누산기 내 데이터를 변치 않음 상태로 남겨둠
ANDinv 및 ORinv 비활성화
행 X 비활성화
프리차지
상기의 의사 코드에서 나타난 "EQ 비활성화", "행 X 활성화", "감지 앰프 점화", "LOAD 활성화", 및 "LOAD 비활성화"는 AND 연산 및 OR 연산에 대한 의사 코드 전에 앞서 기재된 "행 X를 누산기로 복사" 초기 연산 단계에 대한 의사 코드에서의 동일한 동작과 동일한 기능을 가리킨다. 그러나 행 X가 감지 증폭기(606)로 로딩되고 동적 래치로 복사된 후 행 X를 폐쇄하고 프리차징하는 것 대신, 누산기의 동적 래치에서의 데이터 값의 보수 버전이 데이터 라인 상에 놓일 수 있고 따라서 반전된 트랜지스터(가령, ANDinv 및 ORinv)를 활성화(가령, 트랜지스터가 전도 상태가 되게 함) 및 비활성화함으로써, 감지 증폭기(606)로 전송될 수 있다. 이로 인해 감지 증폭기(606)가 감지 증폭기에 이전에 저장된 참 데이터 값에서 감지 앰프에 저장된 보수 데이터 값(가령, 반전된 데이터 값)으로 플립된다. 즉, ANDinv 및 ORinv를 활성화 및 비활성화함으로써, 누산기의 데이터 값의 참 또는 보수 버전이 감지 증폭기로 전송될 수 있다. 이 동작은 누산기 내 데이터를 변치 않음 상태로 남겨둔다.
도 6에 도시된 감지 회로(650)가 AND, OR 및 NOT 논리 연산의 결과를 초기에 감지 증폭기(606)에(가령, 감지 증폭기 노드 상에) 저장하기 때문에, 이들 논리 연산 결과가 임의의 활성화된 행, 논리 연산이 완료된 후 활성화된 임의의 행 및/또는 계산 구성요소(631)의 보조 래치로 쉽고 빠르게 통신될 수 있다. 감지 증폭기(606) 및 AND, OR, 및/또는 NOT 논리 연산에 대한 시퀀싱이, 감지 증폭기(606)가 점화되기 전에 AND, OR, ANDinv, 및/또는 ORinv 제어 신호(및 특정 제어 신호에 연결된 게이트를 갖는 대응하는 트랜지스터의 연산)의 적절한 점화로 상호 교환될 수 있다.
이러한 방식으로 논리 연산을 수행할 때, 감지 증폭기(606)에 누산기의 동적 래치로부터의 데이터 값이 프리시딩(pre-seed)되어, 누산기 기능이 감지 증폭기(606)에 복사될 때 감지 앰프(606)가 완전 레일 전압(가령, 공급 전압 또는 접지/기준 전압)에 있지 않기 때문에 사용되는 전체 전류를 감소시킬 수 있다. 프리시딩된 감지 증폭기(606)에 의한 연산 시퀀스가 데이터 라인들 중 하나를 기준 전압이 되게 하거나(보수 데이터 라인을 VDD/2로 남겨둠) 보수 데이터 라인이 변경되지 않은 채 남겨둔다. 감지 증폭기(606)가 점화될 때 감지 증폭기(606)가 각자의 데이터 라인을 완전 레일로 풀(pull)한다. 이 연산의 시퀀스를 이용해 데이터가 활성화된 행에 덮어써질 것이다.
전통적인 DRAM 분리(ISO) 스킴을 이용해 2개의 이웃 데이터 라인 보수 쌍을 멀티플렉싱("muxing")함으로써 SHIFT 연산이 이뤄질 수 있다. 본 발명의 실시예에 따라, 시프트 회로(623)가 보수 데이터 라인의 특정 쌍에 연결된 메모리 셀에 저장된 데이터 값을 보수 데이터 라인의 상이한 쌍에 대응하는 감지 회로(650)(가령, 감지 증폭기(606))(가령, 보수 데이터 라인의 좌측 또는 우측에 인접한 쌍에 대응하는 감지 증폭기(606))로 시프트함으로써 사용될 수 있다. 본 명세서에서 사용될 때, 감지 증폭기(606)는 분리 트랜지스터(621-1 및 621-2)가 전도 상태가 될 때 감지 증폭기가 연결되는 보수 데이터 라인의 쌍에 대응한다. (오른쪽 또는 왼쪽으로의) SHIFT 연산이 행 X 데이터 값을 누산기로 사전-복사(pre-copy)하지 않는다. 행 X를 오른쪽 시프트하기 위한 연산이 다음과 같이 요약될 수 있다:
Norm 비활성화 및 Shift 활성화
EQ 비활성화
행 X 활성화
감지 앰프 점화(그 후 시프트된 행 X 데이터가 감지 앰프 내에 상주)
Norm 활성화 및 Shift 비활성화
행 X 비활성화
프리차지
상기의 의사 코드에서, "Norm 비활성화 및 Shift 활성화"는 NORM 제어 신호가 로우가 되어 시프트 회로(623)의 분리 트랜지스터(621-1 및 621-2)가 전도 상태가 되지 않게 함을 나타낸다(가령, 감지 증폭기를 보수 데이터 라인의 대응하는 쌍으로부터 분리). SHIFT 제어 신호가 하이가 되어 분리 트랜지스터(621-3 및 621-4)가 전도 상태가 됨으로써, 감지 증폭기(606)를 왼쪽 인접한 보수 데이터 라인 쌍(가령, 왼쪽 인접한 보수 데이터 라인 쌍에 대해 비-전도 상태 부닐 트랜지스터(621-1 및 621-2)의 메모리 어레이 측)에 연결시킨다.
시프트 회로(623)가 구성된 후, 상기의 의사 코드에서 나타난 "EQ 비활성화", "행 X 활성화" 및 "감지 앰프 점화"는 AND 연산 및 OR 연산에 대한 의사 코드 전에 앞서 기재된 "행 X를 누산기로 복사" 초기 연산 단계에 대한 의사 코드에서의 동일한 동작과 동일한 기능을 가리킨다. 이들 동작 후, 왼쪽 인접한 보수 데이터 라인 쌍에 연결된 메모리 셀에 대한 행 X 데이터 값이 오른쪽으로 시프트되고 감지 증폭기(606)에 저장된다.
상기의 의사 코드에서, "Norm 활성화 및 Shift 비활성화"가 NORM 제어 신호가 하이가 되어 시프트 회로(623)의 분리 트랜지스터(621-1 및 621-2)가 전도 상태가 되고(가령, 감지 증폭기를 대응하는 보수 데이터 라인 쌍에 연결), SHIFT 제어 신호가 로우가 되어 분리 트랜지스터(621-3 및 621-4)가 전도 상태가 아니게 되고 감지 증폭기(606)를 왼쪽 인접한 보수 데이터 라인 쌍(가령, 왼쪽 인접한 보수 데이터 라인 상에 대해 비-전도 상태 분리 트랜지스터(621-1 및 621-2)의 메모리 어레이 측 상)으로부터 분리할 수 있다. 행 X가 여전히 활성이기 때문에, 오른쪽으로 시프트된 행 X 데이터 값이 분리 트랜지스터(621-1 및 621-2)를 통해 대응하는 보수 데이터 라인 쌍의 행 X로 전송된다.
행 X 데이터 값이 대응하는 보수 데이터 라인 쌍으로 오른쪽으로 시프트된 후, 선택된 행(가령, 행 X)이 상기 의사 코드에서 "행 X를 비활성화"로 지시되는 바와 같이 비활성화되며, 이는 선택된 셀을 대응하는 데이터 라인으로부터 연결해제하기 위해 액세스 트랜지스터를 끔으로써 이뤄질 수 있다. 선택된 행이 폐쇄되고 메모리 셀이 데이터 라인으로부터 분리되면, 데이터 라인이 상기의 의사 코드에서 "프리차지"에 의해 지시되는 바와 같이 프리차지될 수 있다. 데이터 라인의 프리차지는 앞서 기재된 바와 같이 등화 연산에 의해 이뤄질 수 있다.
행 X를 왼쪽으로 시프트시키는 동작은 다음과 같이 요약될 수 있다:
Norm 활성화 및 Shift 비활성화
EQ 비활성화
행 X 활성화
감지 앰프 점화(그 후 행 X 데이터가 감지 앰프 내에 상주)
Norm 비활성화 및 Shift 활성화
감지 증폭기 데이터(왼쪽으로 시프트된 행 X)가 행 X로 전송된다
행 X 비활성화
프리차지
상기의 의사 코드에서, "Norm 활성화 및 Shift 비활성화"는 NORM 제어 신호가 하이가 되어 시프트 회로(623)의 분리 트랜지스터(621-1 및 621-2)가 전도 상태가 되고, SHIFT 제어 신호가 로우 상태가 되어 분리 트랜지스터(621-3 및 621-4)가 전도 상태가 아니게 됨을 가리킨다. 이 구성은 감지 증폭기(606)를 대응하는 보수 데이터 라인의 쌍에 연결하고 감지 증폭기를 오른쪽 인접한 보수 데이터 라인 쌍으로부터 분리한다.
시프트 회로가 구성된 후, 상기의 의사 코드에서 나타난 "EQ 비활성화", "행 X 활성화", 및 "감지 앰프 점화"가 AND 연산 및 OR 연산에 대한 의사 코드에 앞서 기재된 "행 X를 누산기로 복사" 초기 연산 단계에 대한 의사 코드에서의 동일한 동작과 동일한 기능을 가리킨다. 이들 동작 후, 감지 회로(650)에 대응하는 보수 데이터 라인의 쌍에 연결된 메모리 셀에 대한 행 X 데이터 값이 감지 증폭기(606)에 저장된다.
상기의 의사 코드에서, "Norm 비활성화 및 Shift 활성화"가 NORM 제어 신호가 하이가 되어 시프트 회로(623)의 분리 트랜지스터(621-1 및 621-2)가 전도 상태가 아니게 되고(가령, 감지 증폭기를 대응하는 보수 데이터 라인 쌍으로부터 분리), SHIFT 제어 신호가 하이가 되어 분리 트랜지스터(621-3 및 621-4)가 전도 상태가 되어 감지 증폭기를 왼쪽에서 인접한 보수 데이터 라인 쌍에(가령, 왼쪽에서 인접한 보수 데이터 라인 쌍에 대한 비-전도 상태 분리 트랜지스터(621-1 및 621-2)의 메모리 어레이 측 상에) 연결함을 가리킨다. 행 X가 여전히 활성 상태이기 때문에, 왼쪽으로 시프트된 행 X 데이터 값은 왼쪽에서 인접한 보수 데이터 라인 쌍의 행 X로 전송된다.
행 X 데이터 값이 왼쪽에서 인접한 보수 데이터 라인의 쌍으로 왼쪽으로 시프트된 후, 선택된 행(가령, 행 X)이 "행 X를 비활성화"에 의해 지시되는 바와 같이 비활성화되며, 이는 선택된 셀을 대응하는 데이터 라인으로부터 연결해제하기 위해 액세스 트랜지스터를 끔으로써 이뤄질 수 있다. 선택된 행이 폐쇄되고 메모리 셀이 데이터 라인으로부터 분리되면, 데이터 라인이 상기의 의사 코드에서 "프리차지"에 의해 지시되는 바와 같이 프리차지될 수 있다. 데이터 라인의 프리차지는 앞서 기재된 바와 같이 등화 연산에 의해 이뤄질 수 있다.
다양한 실시예에 따라, 일반적인 컴퓨팅이 프로세서-인-메모리(PIM) 디바이스, 가령, 6F^2 또는 4F^2 메모리 셀 크기에서의 DRAM 메모리 셀당 하나의 트랜지스터(가령, 1T1C) 구성의 메모리 어레이 코어에서 활성화될 수 있다. 본 명세서에 기재된 장치 및 방법이 이점은 단일 명령 속도 측면에서 구현되지 않고 오히려 데이터를 메모리 어레이(가령, DRAM) 밖으로 전송하거나 열 디코드를 점화하지도 않고, 병렬로 계산되는 데이터의 전체 뱅크에 의해 이뤄질 수 있는 누적 속도와 관련하여 구현된다. 다시 말하면, 데이터 전송 시간이 제거될 수 있다. 예를 들어, 본 발명의 장치는 데이터 라인에 연결된 메모리 셀(가령, 11K 메모리 셀의 열) 내 데이터 값들을 동시에 이용하여 AND 또는 OR을 수행할 수 있다.
데이터가 (가령, 32 또는 64 비트 레지스터를 이용하는) 논리 연산 프로세싱을 위해 외부로 이동되는 종래의 감지 회로에서, 본 발명의 장치에 비교할 때 더 적은 연산이 병렬로 수행될 수 있다. 이러한 방식으로 메모리와 분리된 중앙 처리 유닛(CPU)를 포함하여 데이터가 이들 간에 전송되어야 하는 종래의 구성에 비교할 때 상당히 더 높은 처리율이 효과적으로 제공된다. 본 발명에 따르는 장치 및/또는 방법이 또한 CPU가 메모리로부터 분리된 구성보다 에너지/면적을 덜 사용할 수 있다. 덧붙여, 인-메모리-어레이 논리 연산이 특정 데이터 값 전송을 제거함으로써 에너지를 절약하기 때문에 본 발명의 장치 및/또는 방법은 더 적은 에너지/면적 이점을 더 개선할 수 있다.
제2 모드(논리 연산의 결과가 초기에 계산 구성요소(631)에 저장됨)에서의 감지 회로(650)의 동작이 부분적으로 앞서 도 4-5(상기)과 관련하여 기재되고 부분적으로 도 10-12와 관련하여 이하에서 기재된다. 제2 모드에서의 감지 회로(650)의 동작이, 도 2에 도시된 감지 회로(250)에 대해 기재되고 도 4 및 5에 도시된 타이밍도에 도시된 동작과 유사하나 계산 구성요소(631)의 추가 동적 래치 부분이 계산 구성요소(631)의 상태 정적 래치(664)와 함께 동작한다.
도 4는 논리 연산에 대한 초기 동작 단계로서, 데이터 값을 감지 증폭기로 로딩하고 데이터 값을 상기 감지 증폭기에 연결된 계산 구성요소에 저장하는 것을 도시한다. 데이터 값을 감지 증폭기(606)에 로딩하고 데이터 값을 계산 구성요소(631)에 저장하는 것이 도 6에 도시된 감지 회로(650)에 의해 유사한 방식으로 구현될 수 있다. 감지 증폭기(606) 및 계산 구성요소(631)로 로딩되는 데이터 값은, 예를 들어, 논리 연산, 가령, AND 또는 OR 논리 연산의 제1 피연산자일 수 있다.
도 5는 계산 구성요소에서의 데이터 값을 반전시키는 것을 도시하며, 이는 논리 연산의 한 가지 예시의 중간 연산 단계(가령, R-입력 논리 연산)이며 최종 데이터 값을 저장하기 위한 또 다른 논리 연산 또는 논리 연산의 마지막 연산 단계가 뒤 따른다(가령, 도 12와 관련하여 이하에서 기재됨). 도 2에 도시된 계산 구성요소(250)와 관련하여 기재되고 도 5에 도시된 타이밍도에 도시된 반전 논리 연산은 도 6에 도시된 계산 구성요소(631)를 이용해 유사한 방식으로 구현될 수 있다. 덧붙여, 감지 회로(650)는 도 10 및 11과 관련하여 이하에서 기재된 바와 같이 AND 및 OR의 추가 중간 단계를 구현할 수 있고, 도 12와 관련하여 이하에서 기재될 (가령, 최종 데이터 값을 저장하기 위해) 논리 연산의 마지막 단계를 구현할 수 있다.
도 10 및 11은 각각 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍도를 각각 도시한다. 도 10 및 11에 도시된 타이밍도는 논리 연산의 복수의 중간 연산 단계(가령, R-입력 논리 연산)를 수행하는 것과 연관된 신호(가령, 전압 신호)를 도시한다. 예를 들어, 도 10에 도시된 타이밍도는 R-입력 NAND 연산 또는 R-입력 AND 연산의 복수의 중간 연산 단계에 대응하며 도 11에 도시된 타이밍도는 R-입력 NOR 연산 또는 R-입력 OR 연산의 복수의 중간 연산 단계에 대응한다. 예를 들어, AND 또는 NAND 연산을 수행하는 것은 초기 연산 단계, 가령, 도 14와 관련하여 기재된 것 이후에 도 10에 도시된 연산 단계를 1회 이상 수행하는 것을 포함할 수 있다. 마찬가지로, OR 또는 NOR 연산을 수행하는 것은 도 14와 관련하여 기재된 것과 같은 초기 연산 단계에 이어 도 11과 관련하여 도시되고 기재된 연산 단계를 1회 이상 수행하는 것을 포함할 수 있다.
도 10 및 11에 도시된 타이밍도에 도시된 바와 같이, 시점 t1에서, 등화가 비활성화되고(가령, 등화 신호(1026/1626)가 비활성화됨), 그 후 선택된 행(가령, 데이터 값이 감지되고 입력, 가령, 제2 입력, 제3 입력으로서 사용될 메모리 셀에 대응하는 행)이 활성화된다. 신호(1004-1/1604-1)가 선택된 행(가령, 도 6에 도시된 행 Y(604-Y))에 인가되는 전압 신호를 나타낸다. 행 신호(1004-1)가 선택된 셀에 대응하는 액세스 트랜지스터(가령, 도 6의 602-1)의 임계 전압(Vt)에 도달할 때, 액세스 트랜지스터는 켜지고 데이터 라인 D를 선택된 메모리 셀에(가령, 셀이 1T1C DRAM인 경우 커패시터(603-1))에) 연결함으로써, 시점 t2와 t3 사이에서, 데이터 라인(D와 D_) 간 차이 전압 신호를 생성한다(가령, 신호(1005-1/1605-1 및 1005-2/1605-2)에 의해 각각 지시됨). 선택된 셀의 전압이 신호(1003/1603)에 의해 나타난다. 에너지 보존 때문에, 행 신호(1004-1/1604-1)를 활성화/비활성화하는 것과 연관된 에너지가 행에 연결된 복수의 메모리 셀에 걸쳐 분할될 수 있기 때문에 D와 D_ 간 차이 신호를 만드는 것(가령, 셀을 데이터 라인 D에 연결함으로써)이 에너지를 소비하지 않는다.
시점 t3에서, 감지 증폭기(가령, 도 6의 606)가 활성화됨(가령, (가령, 도 7의 ACT(733)에 대응하는)양의 제어 신호(1090/1690)가 하이가 되고, 음의 제어 신호(1028/1628)(가령, 도 7의 RnIF(728))가 로우가 됨)으로써, D와 D_ 간 차이 신호가 증폭되어 논리 1에 대응하는 전압(가령, VDD) 및 논리 0에 대응하는 전압(가령, 접지)이 데이터 라인 D 상에서 도출(그리고 다른 전압이 보수 데이터 라인 D_ 상에 도출)되어, 감지된 데이터 값이 감지 증폭기(606)의 주 래치에 저장된다. 주 에너지 소비가 등화 전압 VDD/2로부터 레일 전압 VDD로 데이터 라인 D(1305-1)을 충전할 때 발생한다.
도 10 및 11에 도시된 타이밍도에 나타난 바와 같이, 시점 t4에서(가령, 선택된 셀이 감지된 후), 특정 논리 연산에 따라, 도 10에 도시된 제어 신호(1011-1(Passd)) 및 도 11에 도시된 제어 신호(1111-2(Passdb)) 중 단 하나만 활성화된다(가령, 패스 트랜지스터(존재하는 경우) 중 하나만 활성화된다). 예를 들어, 도 10에 도시된 타이밍도가 NAND 또는 AND 연산의 중간 단계에 대응하기 때문에, 제어 신호(1011-1(Passd))가 시점 t4에서 활성화되어 주 래치를 데이터 라인 D에 연결하는 패스 트랜지스터를 켜고, Passdb 제어 신호가 비활성화되어 주 래치를 데이터 라인 D_로 연결하는 패스 트랜지스터를 꺼짐 상태로 남겨둘 수 있다. 반대로, 도 11에 도시된 타이밍도가 NOR 또는 OR 연산의 중간 단계에 대응하기 때문에, 제어 신호(1111-2(Passdb))가 시점 t4에서 활성화되어 주 래치를 데이터 라인 D_으로 연결하는 패스 트랜지스터를 켜고 제어 신호 Passd는 비활성화된 채 유지되어 주 래치를 데이터 라인 D로 연결하는 패스 트랜지스터가 꺼짐으로 남겨둔다. 이상의 내용으로부터 앞서 도 14와 관련하여 기재된 초기 연산 단계 동안 누산기 제어 신호(1412-1 (Accumb) 및 1412-2 (Accum))가 활성화됐고 이들은 중간 연산 단계(들) 동안 활성화된 채 유지됨을 알 수 있다.
누산기가 이전에 활성화되었기 때문에, Passd(도 10에 도시된 1511-1)만 활성화함으로써 데이터 라인 D에 대응하는 도 10에 도시된 전압 신호(1005-1)에 대응하는 데이터 값이 누산된다. 마찬가지로 Passdb(도 11에 도시된 1611-2)만 활성화함으로써 데이터 라인 D_에 대응하는 전압 신호(1105-2)에 대응하는 데이터 값이 누산된다. 예를 들어, Passd(1511-1)만 활성화되는 도 10에 도시된 타이밍도에 도시된 예시적 AND/NAND 연산에서, 제2 선택된 메모리 셀에 저장된 데이터 값이 논리 "0"이면, 보조 래치와 연관된 누산된 값이 로우로 어서트되어, 보조 래치가 논리 "0"을 저장한다. 제2 선택된 메모리 셀에 저장된 데이터 값이 논리 "0"이 아니면, 보조 래치는 제1 선택된 메모리 셀 데이터 값(가령, 논리 "1" 또는 논리 "0") 을 유지한다. 따라서 이 AND/NAND 연산 예시에서, 보조 래치가 영(0) 누산기로서 역할 한다.
마찬가지로, Passdb(1111-2)만 활성화된 도 11에 도시된 타이밍도에 나타난 예시적 OR/NOR 연산에서, 제2 선택된 메모리 셀에 저장된 데이터 값이 논리 "1"인 경우, 보조 래치와 연관된 누산된 값이 하이로 어서트되어, 보조 래치가 논리 "1"을 저장한다. 제2 선택된 메모리 셀에 저장된 데이터 값이 논리 "1"이 아닌 경우, 보조 래치는 자신의 저장된 제1 선택된 메모리 셀 데이터 값(가령, 논리 "1" 또는 논리 "0")을 유지한다. 따라서 이 OR/NOR 연산 예시에서, D_ 상의 전압 신호(1105-2)가 누산기의 참(true) 데이터 값을 설정하기 때문에 보조 래치가 일(1) 누산기로서 효과적으로 역할한다.
도 10 또는 11에 도시된 것과 같은 중간 연산 단계의 결론에서, (가령, AND/NAND의 경우) Passd 신호(1011-1) 또는 (가령, OR/NOR의 경우) Passdb 신호(1111-2)가 비활성화되고(가령, 시점 t5), 선택된 행이 비활성화되며(가령, 시점 t6), 감지 증폭기가 비활성화되며(가령, 시점 t7), 등화가 발생한다(가령, 시점 t8). 도 10 또는 11에 도시된 것과 같은 중간 연산 단계는 반복되어 복수의 추가 행으로부터의 결과를 누산할 수 있다. 예를 들어, 도 10 및/또는 도 11에 도시된 타이밍도의 시퀀스가 제3 메모리 셀에 대한 다음 시점(가령, 제2시점), 제4 메모리 셀에 대한 다음 시점(가령, 제3 시점) 등에서 수행될 수 있다. 예를 들어, 10-입력 NOR 연산에 대해, 도 11에 도시된 중간 단계가 9번 발생하여 10-입력 논리 연산의 9개의 입력을 제공할 수 있으며, 이때 10번째 입력은 (가령, 도 14와 관련하여 기재된) 초기 연산 단계 동안 결정된다.
도 12은 본 발명의 복수의 실시예에 따라 감지 회로를 이용해 복수의 논리 연산을 수행하는 것과 연관된 타이밍도를 도시한다. 도 12에 도시된 타이밍도는 논리 연산(가령, R-입력 논리 연산)의 마지막 연산 단계를 수행하는 것과 연관된 신호(가령, 전압 신호)를 도시한다. 예를 들어 도 12에 도시된 타이밍도는 R-입력 AND 연산 또는 R-입력 OR 연산 또는 NOT 연산의 마지막 연산 단계에 대응한다.
예를 들어, R-입력의 마지막 연산 단계는 도 10 및/또는 11과 연관하여 기재된 중간 연산 단계(들)의 복수의 반복에 이어 도 12에 도시된 연산 단계를 수행하는 것을 포함할 수 있다. 이하에서 나타나는 표 2는 본 발명의 복수의 실시예에 따라 복수의 R-입력 논리 연산을 수행하는 것과 연관된 연산 단계의 시퀀스에 대응하는 도면을 가리킨다.
연산 도 14 도 10 도 11 도 12
AND 제1 단계 R-1 반복구간 마지막 단계
NAND 제1 단계 R-1 반복구간
OR 제1 단계 R-1 반복구간 마지막 단계
NOR 제1 단계 R-1 반복구간
예를 들어, 감지 증폭기에 AND 연산에 대한 R-1 반복구간의 결과를 저장하고, 결과를 저장하기 위한 마지막 연산 단계(이하에서 기재)를 실시하기 전에 감지 증폭기를 반전시킴으로써, NAND 연산이 구현될 수 있다. 예를 들어, 감지 증폭기에 OR 연산에 대한 R-1 반복구간의 결과를 저장하고 결과를 저장하기 위한 마지막 연산 단계(이하에서 기재)를 실시하기 전에 감지 증폭기를 반전시킴으로써, NOR 연산이 구현될 수 있다.
도 12의 타이밍도에 도시된 마지막 연산 단계가 어레이(가령, 도 6에 도시된 어레이(630))의 행에 R-입력 논리 연산을 저장하는 것과 연관되어 기재된다. 그러나 앞서 기재된 바와 같이, 복수의 실시예에서, 결과는 어레이에 다시 저장되기보다 다른 적합한 위치(가령, 제어기 및/또는 호스트 프로세서와 연관된 외부 레지스터, I/O 라인을 통해 상이한 메모리 디바이스의 메모리 어레이 등)에 저장될 수 있다.
도 12에 도시된 타이밍도에 도시된 바와 같이, 시점 t1에서, 등화가 비활성화되어(가령, 등화 신호(1226)가 비활성화되어), 데이터 라인(D 및 D_)이 부동 상태(floating)가 된다. 시점 t2에서, Passd 제어 신호(1211)(및 Passdb 신호)가 AND 또는 OR 연산을 위해 활성화된다.
(가령, AND 또는 OR 연산과 연관하여) Passd 제어 신호(1211)(및 Passdb 신호)를 활성화함으로써 도 6의 계산 구성요소(631-6)의 보조 래치에 저장된 누산 출력이 감지 증폭기(606)의 주 래치로 전송된다. 예를 들어, AND 연산의 경우, 이전 연산 단계(가령, 도 14에 도시된 초기 연산 단계 및 도 10에 도시된 중간 연산 단계의 하나 이상의 반복구간)에서 감지된 메모리 셀들 중 임의의 메모리 셀이 논리 "0"을 저장한 경우(가령, AND 연산의 R-입력들 중 임의의 것이 논리 "0"을 가진 경우), 데이터 라인 D_가 논리 "1"에 대응하는 전압(가령, VDD)을 지닐 것이며 데이터 라인 D는 논리 "0"에 대응하는 전압(가령, 접지)을 지닐 것이다.
이 AND 연산 예시에서, 이전 연산 단계에서 감지되는 모든 메모리 셀이 논리 "1"을 저장한 경우(가령, AND 연산의 모든 R-입력이 논리 "1"인 경우), 데이터 라인 D_이 논리 "0"에 대응하는 전압을 지니고 데이터 라인 D는 논리 "1"에 대응하는 전압을 지닐 것이다. 시점 t3에서, 감지 증폭기(606)의 주 래치가 활성화됨(가령, 양의 제어 신호(1290)(가령, 도 7의 ACT(790)에 대응하는 제어 신호)가 하이가 되고 음의 제어 신호(1228)(가령, 도 7의 RnIF(728)에 대응하는 제어 신호가 로우가 됨)으로써, 데이터 라인(D와 D_) 간 차이 신호가 증폭되어, 데이터 라인 D가 이제 이전 연산 단계 동안 감지된 메모리 셀로부터 결정된 바와 같이 각자의 입력 데이터 값의 AND 연산된 결과를 지니게 된다. 따라서 입력 데이터 값들 중 임의의 것이 논리 "0"인 경우 데이터 라인 D는 접지에 있을 것이고 모든 입력 데이터 값이 논리 "1"인 경우 데이터 라인 D는 VDD에 있을 것이다.
OR 연산의 경우, 이전 연산 단계(가령, 도 14의 초기 연산 단계 및 도 11에 도시된 중간 연산 단계의 하나 이상의 반복구간)에서 감지된 메모리 셀 중 임의의 메모리 셀이 논리 "1"을 저장한 경우(가령, OR 연산의 R-입력 중 임의의 것이 논리 "1"인 경우), 데이터 라인 D_이 논리 "0"에 대응하는 전압(가령, 접지)을 지닐 것이고 데이터 라인 D가 논리 "1"에 대응하는 전압(가령, VDD)을 지닐 것이다. 이 OR 예시에 대해, 이전 연산 단계에서 감지된 모든 메모리 셀이 논리 "0"을 저장한 경우(가령, OR 연산의 모든 R-입력이 논리 "0"인 경우), 데이터 라인 D는 논리 "0"에 대응하는 전압을 지닐 것이며 데이터 라인 D_는 논리 "1"에 대응하는 전압을 지닐 것이다. 시점 t3에서, 그 후 감지 증폭기(606)의 주 래치가 활성화되고 데이터 라인 D가 이제 이전 연산 단계 동안 감지된 메모리 셀로부터 결정되는 바와 같이 각자의 입력 데이터 값들의 OR 연산된 결과를 지닌다. 따라서 입력 데이터 값들 중 임의의 것이 논리 "1"인 경우 데이터 라인 D는 VDD일 것이고 모든 입력 데이터 값이 "0"인 경우 데이터 라인 D가 접지일 것이다.
R-입력 AND 또는 OR 논리 연산의 결과가 도 6에 도시된 바와 같이 어레이(1230)의 메모리 셀로 다시 저장될 수 있다. 도 12에 도시된 예시에서, R- 입력 논리 연산의 결과가 활성화된 마지막 행(가령, 마지막 논리 연산 피연산자의 행)에 연결된 메모리 셀에 저장된다. 메모리 셀에 논리 연산의 결과를 저장하는 것이 단순히 특정 행을 활성화함으로써 연관된 행 액세스 트랜지스터를 활성화하는 것을 포함한다. 메모리 셀의 커패시터가 데이터 라인 D 상의 데이터 값(가령, 논리 "1" 또는 논리 "0")에 대응하는 전압으로 구동될 것이며, 이는 선택된 메모리 셀에 이전에 저장된 데이터 값이 무엇이든 이를 실질적으로 덮어쓴다. 선택된 메모리 셀이 논리 연산에 대한 입력으로서 사용되는 데이터 값을 저장한 것과 동일한 메모리 셀일 수 있다. 예를 들어, 논리 연산의 결과가 논리 연산의 피연산자를 저장한 메모리 셀로 다시 저장될 수 있다.
도 12에 도시된 타이밍도는, 시점 t3에서, 양의 제어 신호(1290) 및 음의 제어 신호(1228)이 비활성화되어(가령, 신호(1290)이 하이가 되고 신호(1228)가 로우가 됨) 도 6의 감지 증폭기(606)를 비활성화하는 것을 도시한다. 시점 t2에서 활성화된 Passd 제어 신호(1211)(및 Passdb 신호)가 시점 t4에서 비활성화된다. 실시예는 이 예시에 한정되지 않는다. 예를 들어, 복수의 실시예에서, 도 6에 도시된 감지 증폭기(606)가 시점 t4에 뒤이어(가령, Passd 제어 신호(1211)(및 Passdb 신호)가 비활성화된 후) 활성화될 수 있다.
도 12에 도시된 바와 같이, 시점 t5에서, 선택된 행이 활성화되어(가령, 행 활성화 신호(1204)가 하이가 됨), 선택된 셀의 커패시터가 누산기에 저장된 논리 값에 대응하는 값으로 구동된다. 시점 t6에서, 선택된 행이 비활성화된다. 시점 t7에서, 도 6에 도시된 감지 증폭기(606)가 비활성화되고(가령, 양의 제어 신호(1228) 및 음의 제어 신호(1290)가 비활성화되고), 시점 t8에서 등화가 일어난다(가령, 신호(1226)가 활성화되고 보수 데이터 라인(1205-1(D) 및 1205-2(D_)) 상의 전압이 등화 전압이 된다).
R-입력의 마지막 연산 단계를 수행하는 예시가 AND 및 OR 논리 연산을 수행하기 위해 도 12와 관련하여 앞서 기재되었지만, 실시예는 이들 논리 연산에 한정되지 않는다. 예를 들어, NAND 및 NOR 연산이 도 6에 도시된 감지 회로를 동작시키기 위해 제어 신호를 이용해 어레이(630)의 메모리 셀로 다시 저장되는 R-입력의 마지막 연산 단계를 포함할 수 있다.
도 13은 선택 가능 논리 연산 선택 논리를 갖는 본 발명의 복수의 실시예에 따라 감지 회로를 도시하는 개략도이다. 도 13은 보수 감지 라인(1305-1 및 1305-2)의 쌍에 연결된 감지 증폭기(1306) 및 패스 게이트(1307-1 및 1307-2)를 통해 감지 증폭기(1306)에 연결된 계산 구성요소(1331)를 도시한다. 패스 게이트(1307-1 및 1307-2)의 게이트가 논리 연산 선택 논리(1313-5)로부터 출력될 수 있는 논리 연산 선택 논리 신호, PASS에 의해 제어될 수 있다. 도 13은 계산 구성요소(1331)에 저장된 데이터 값이 도 14와 관련하여 도시된 논리 표에 나타난 "A" 데이터 값이고 감지 증폭기(1306)에 저장된 데이터 값이 "B" 데이터 값임을 가리키도록 "A"로 라벨링된 계산 구성요소(1331) 및 "B"로 라벨링된 감지 증폭기(1306)를 도시한다.
도 13에 도시된 감지 회로(1350)는 논리 연산 선택 논리(1313-5)를 포함한다. 이 예시에서, 논리(1313-5)는 논리 연산 선택 논리 신호 PASS*에 의해 제어되는 스왑 게이트(swap gate)(1342)를 포함한다. 논리 연산 선택 논리(1313-5)는 또한 다음의 4개의 논리 선택 트랜지스터를 포함한다: 스왑 트랜지스터(1342)의 게이트와 TF 신호 제어 라인 사이에 연결되는 논리 선택 트랜지스터(1362), 패스 게이트(1307-1 및 1307-2)와 TT 신호 제어 라인 사이에 연결되는 논리 선택 트랜지스터(1352), 패스 게이트(1307-1 및 1307-2)의 게이트와 FT 신호 제어 라인 사이에 연결되는 논리 선택 트랜지스터(1354), 및 스왑 트랜지스터(1342)의 게이트와 FF 신호 제어 라인 사이에 연결되는 논리 선택 트랜지스터(1364). 논리 선택 트랜지스터(1362 및 1352)의 게이트는 (ISO 신호 제어 라인으로 연결된 게이트를 갖는) 분리 트랜지스터(1350-1)를 통해 참 감지 라인(가령, 1305-1)에 연결되고, 논리 선택 트랜지스터(1364 및 1354)의 게이트는 (또한 ISO 신호 제어 라인에 연결된 게이트를 갖는) 분리 트랜지스터(1350-2)를 통해 보수 감지 라인(가령, 1305-2)에 연결된다.
논리 선택 트랜지스터(1352 및 1354)는 도 6에 도시된 바와 같이 (AND 신호제어 라인에 연결된) 트랜지스터(693-1) 및 (OR 신호 제어 라인에 연결된) 트랜지스터(693-2)와 유사하게 배열된다. 논리 선택 트랜지스터(1352 및 1354)의 동작은 ISO 신호가 어스트될 때 각각의 보수 감지 라인 상의 TT 및 FT 선택 신호 및 데이터 값의 상태를 기초로 유사하다. 논리 선택 트랜지스터(1362 및 1364)는 또한 스왑 트랜지스터(1342)의 제어 회로와 유사한 방식으로 동작한다. 즉, 스왑 트랜지스터(1342)를 활성화하기 위해(가령, 켜기 위해), TF 제어 신호가 활성화되고(가령, 하이가 되고) 이때 참 감지 라인 상의 데이터 값이 "1"이거나, FF 제어 신호가 활성화(가령, 하이가 되고) 이때 보수 감지 라인 상의 데이터 값이 "1"이다. 각각의 제어 신호 또는 (가령, 특정 로직 선택 트랜지스터의 게이트가 연결된) 대응하는 감지 라인 상의 데이터 값이 하이가 아닌 경우, 스왑 트랜지스터(1342)는 특정 논리 선택 트랜지스터에 의해 활성화되지 않을 것이다.
PASS* 제어 신호가 반드시 PASS 제어 신호의 보수인 것은 아니다. 예를 들어, PASS 및 PASS* 제어 신호 모두가 동시에 활성화되거나 비활성화될 수 있다. 그러나 PASS 및 PASS* 제어 신호 모두의 동시 활성화는 보수 감지 라인의 쌍을 서로 단락시키고, 이로 인해 분열적 구성(disruptive configuration)이 피해질 수 있다. 도 13에 도시된 감지 회로에 대한 논리 동작 결과가 도 14에 도시된 논리 표로 요약된다.
도 10은 본 발명의 복수의 실시예에 따르는 도 13의 감지 회로에 의해 구현 가능한 선택 논리 동작 결과를 도시하는 논리 표이다. 보수 감지 라인 상에 존재하는 특정 데이터 값과 함께 4개의 논리 선택 제어 신호(가령, TF, TT, FT, 및 FF)가 복수의 논리 연산 중 하나를 선택하여 감지 증폭기(1306) 및 계산 구성요소(1331)에 저장된 시작 데이터 값을 포함하는 것을 구현할 수 있다. 4개의 제어 신호는, 보수 감지 라인 상에 존재하는 특정 데이터 값과 함께, 패스 게이트(1307-1 및 1307-2) 및 스왑 트랜지스터(1342)의 연속성을 제어하며, 이는 그 후 점화 전/후에 계산 구성요소(1331) 및/또는 감지 증폭기(1306)의 데이터 값에 영향을 미친다. 스왑 트랜지스터(1342)의 연속성을 선택적으로 제어할 수 있음으로써 역 데이터 값(가령, 역 피연산자 및/또는 역 결과) 등을 포함하는 논리 연산을 구현하는 것이 촉진된다.
도 14에 도시된 논리 표가 (1444)에서 열 A에 나타난 계산 구성요소(1331)에 저장된 시작 데이터 값 및 (1445)에서 열 B에 나타난 감지 증폭기(1306)에 저장된 시작 데이터 값을 보여준다. 도 14의 논리 표의 그 밖의 다른 3개의 상위 열 제목(역 개방(NOT OPEN), 개방 참(OPEN TRUE), 및 개방 반전(OPEN INVERT))이 패스 게이트(1307-1 및 1307-2) 및 스왑 트랜지스터(1342)의 연속성을 지칭하며, 이는 ISO 제어 신호가 어서트될 때 보수 감지 라인(1305-1 및 1305-2)의 쌍 상에 존재하는 특정 데이터 값과 함께 각각 4개의 논리 선택 제어 신호(가령, TF, TT, FT, 및 FF)의 상태에 따라 개방(OPEN) 또는 폐쇄(CLOSED)로 제어될 수 있다. "역 개방" 열은 패스 게이트(1307-1 및 1307-2) 및 스왑 트랜지스터(1342) 모두가 비-전도 상태에 있음에 대응하고, "개방 참"은 패스 게이트(1307-1 및 1307-2)가 전도 상태에 있음에 대응하며, "개방 반전"은 스왑 트랜지스터(1342)가 전도 상태에 있음에 대응한다. 패스 게이트(1307-1 및 1307-2) 및 스왑 트랜지스터(1342)에 대응하는 구성이 모두 전도 상태인 것은 도 14의 논리 표에 반영되지 않는데, 왜냐하면, 이는 감지 라인이 서로 단락되는 결과를 도출하기 때문이다.
패스 게이트(1307-1 및 1307-2) 및 스왑 트랜지스터(1342)의 연속성의 선택적 제어를 통해, 도 14의 논리 표의 상부의 2개의 행의 제1 세트의 3개의 열 각각이 제1 세트 아래 2개의 행의 제2 세트의 3개의 열 각각과 조합되어, 3×3=9개의 서로 다른 결과 조합을 제공할 수 있으며, 이는 (1475)로 나타나는 다양한 연결 경로로 지시된다. 감지 회로(1350)에 의해 구현될 수 있는 9개의 서로 다른 선택적 논리 연산이 도 13의 논리 표로 요약된다.
도 14의 논리 표의 하부 부분의 열들은 논리 선택 제어 신호의 상태를 포함하는 제목(1480)을 보여준다. 예를 들어, 제1 논리 선택 제어 신호의 상태가 행(1476)에서 제공되며, 제2 논리 선택 제어 신호의 상태가 행(1477)에서 제공되고, 제3 논리 선택 제어 신호의 상태가 행(1478)에서 제공되며, 제4 논리 선택 제어 신호의 상태가 행(1479)에서 제공된다. 결과에 대응하는 특정 논리 연산이 행(1447)에서 요약된다.
따라서 도 13의 감지 회로가 도 14의 다양한 논리 연산을 수행하는 데 사용될 수 있다. 예를 들어, 감지 회로(1350)는 본 발명의 복수의 실시예에 따라 메모리의 데이터 패턴을 비교하는 것과 연관된 다양한 논리 연산(가령, AND 및 OR 논리 연산)을 수행하도록 동작될 수 있다.
특정 실시예가 본 명세서에 도시되고 설명되었지만, 해당 분야의 통상의 기술자라면 동일한 결과를 얻기 위해 계산된 배치가 도시된 특정 실시예를 대체할 수 있음을 알 것이다. 본 개시 내용은 본 개시의 하나 이상의 실시예의 변형 또는 수정예를 포함하는 것으로 의도된다. 상기 설명은 예시로서 이루어졌으며 한정이 아님을 이해해야 한다. 상기 실시예들과 본 명세서에 구체적으로 설명되지 않은 그 밖의 다른 실시예들과의 조합은 상기 설명을 검토할 때 해당 분야의 통상의 기술자에게 자명할 것이다. 본 개시의 하나 이상의 실시예의 범위는 구조 및 방법이 사용되는 다른 응용예를 포함한다. 따라서 본 발명의 하나 이상의 실시예의 범위는 첨부된 청구범위 및 이 청구항의 균등물의 전체 범위를 참조하여 결정되어야 한다.
상기의 상세한 설명에서, 일부 특징들은 본 발명을 간결화할 목적으로 단일 실시예로 함께 그룹화된다. 본 발명의 방법은 본 발명의 개시된 실시예가 각 청구항에 명시적으로 언급된 것보다 많은 특징을 사용해야 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 이하의 청구 범위가 반영하는 바와 같이, 발명의 주제는 단일 개시된 실시예의 모든 특징보다 적다. 따라서, 이하의 청구 범위는 상세한 설명에 포함되며, 각 청구항은 별개의 실시예로서 독자적으로 기재된다.

Claims (29)

  1. 장치로서,
    메모리 셀의 어레이,
    상기 어레이의 메모리 셀의 복수의 열에 연결된 복수의 데이터 라인, 및
    어레이에 연결된 감지 회로를 포함하고, 상기 감지 회로는
    상기 복수의 열 중 특정 열에 대응하는 상기 복수의 데이터 라인의 보수 쌍(complementary pair)에 연결되는 계산 구성요소 - 상기 계산 구성요소는 래치를 포함함 - ; 및
    상기 계산 구성요소와 상기 복수의 데이터 라인의 상기 보수 쌍에 대응되며 연결된 감지 증폭기 - 상기 감지 증폭기는 다른 래치를 포함함 - 를 포함하고,
    상기 감지 회로는 제어되어
    상기 계산 구성요소의 상기 래치가 비활성화된 동안, 상기 감지 증폭기를 활성화시켜 데이터 값의 반전 값을 상기 다른 래치에 저장하도록 하고,
    상기 감지 증폭기가 활성화된 동안,
    패스 트랜지스터를 활성화하고,
    상기 패스 트랜지스터가 활성화된 동안, 상기 계산 구성요소의 상기 래치를 활성화하여 상기 데이터 값의 상기 반전 값을 상기 계산 구성요소의 상기 래치에 저장하여
    상기 계산 구성요소의 래치에 저장된 데이터 값을 반전(invert)시키는, 장치.
  2. 제1항에 있어서, 상기 계산 구성요소는 누산기를 포함하는, 장치.
  3. 제2항에 있어서, 상기 누산기는 상기 래치를 포함하는, 장치.
  4. 제3항에 있어서, 상기 래치는 상기 어레이의 메모리 셀이 있는 피치 상에 형성되는 제1 트랜지스터 쌍 및 제2 트랜지스터 쌍을 포함하는, 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 장치는, 어레이가 감지 회로로부터 분리되는 동안 상기 감지 증폭기에 반전된 데이터 값을 저장하도록 더 구성되는, 장치.
  7. 삭제
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 메모리 셀의 어레이는 데이터 라인에 의해 감지 회로에 연결되고, 상기 감지 회로는
    데이터 라인에 연결된 메모리 셀로부터 데이터 값을 감지하도록 제어되어,
    데이터 라인 주소 액세스를 수행하지 않고 상기 계산 구성요소의 누산기에 데이터 값을 누산하며,
    데이터 값이 누산기에 누산된 후 계산 구성요소 내 데이터 값을 반전시키는, 장치.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 감지 회로는 분리 디바이스를 통해 어레이로 연결되는, 장치.
  10. 제9항에 있어서, 상기 감지 회로는 분리 디바이스를 통해 제2 어레이로 연결되며, 상기 분리 디바이스는 상기 어레이 및 제2 어레이 중 최대 하나가 한 번에 감지 회로에 연결되도록 구성되는, 장치.
  11. 제10항에 있어서, 상기 분리 디바이스는 상기 어레이 및 상기 제2 어레이가 모두 감지 회로로부터 동시에 연결해제될 수 있도록 더 구성되는, 장치.
  12. 삭제
  13. 반전 연산(invert operation)을 수행하기 위한 방법으로서,
    메모리 셀의 복수의 열에 복수의 데이터 값을 저장하는 단계,
    감지 증폭기에 연결된 계산 구성요소에 상기 복수의 데이터 값 중 특정 데이터 값을 저장하는 단계 - 상기 계산 구성요소와 상기 감지 증폭기는 상기 메모리 셀의 복수의 열 중 특정 열에 대응하며, 상기 계산 구성요소는 상기 메모리 셀의 복수의 열 중 특정 열에 대응하는 한 쌍의 보수(complementary) 데이터 라인에 연결되고, 상기 계산 구성요소는 래치를 포함함 - , 및
    한 쌍의 반전 트랜지스터를 활성화하여 상기 특정 데이터 값의 반전 값을 상기 복수의 열 중 특정 열에 대응하는 상기 한 쌍의 보수 데이터 라인에 위치시키는 단계 - 상기 한 쌍의 반전 트랜지스터 각각의 소스 영역은 상기 한 쌍의 보수 데이터 라인 각각에 연결되고, 상기 한 쌍의 반전 트랜지스터의 게이트들은 반전 신호 제어 라인에 연결됨 -;
    상기 한 쌍의 반전 트랜지스터를 순차적으로 비활성화하는 단계;
    상기 계산 구성요소의 상기 래치를 비활성화하는 단계 및 상기 계산 구성요소의 상기 래치가 비활성화된 동안, 상기 감지 증폭기를 활성화시켜 상기 특정 데이터 값의 반전 값을 상기 감지 증폭기에 저장하는 단계;
    상기 감지 증폭기의 입력 노드와 상기 래치의 입력 노드 사이에 연결된 한 쌍의 패스 트랜지스터를 활성화하는 단계;
    상기 한 쌍의 패스 트랜지스터가 활성화된 동안, 상기 계산 구성요소의 상기 래치를 활성화하여 상기 특정 데이터 값의 반전 값을 상기 감지 증폭기로부터 상기 계산 구성요소의 상기 래치로 전송하는 단계를 거쳐
    상기 래치에 저장된 특정 데이터 값을 반전시키는 단계를 포함하는, 반전 연산을 수행하기 위한 방법.
  14. 제13항에 있어서, 상기 래치 내 특정 데이터 값을 반전시키는 단계는 메모리 어레이의 데이터 라인의 주소 액세스를 수행하지 않는, 반전 연산을 수행하기 위한 방법.
  15. 삭제
  16. 제13항에 있어서, 데이터 값이 계산 구성요소에서 반전되는 동안 비-반전된 데이터 값이 감지 증폭기 또는 계산 구성요소 내에 유지되는, 반전 연산을 수행하기 위한 방법.
  17. 장치로서,
    복수의 쌍들(pairs)의 보수(complementary) 데이터 라인 각각에 대응하는 메모리 셀의 복수의 열을 포함하는 메모리 셀의 어레이, 및
    상기 쌍들의 보수 데이터 라인을 통해 메모리 셀의 어레이로 연결된 감지 회로를 포함하며, 상기 감지 회로는 계산 구성요소에 연결된 감지 증폭기를 포함하고,
    각각의 열의 상기 계산 구성요소와 상기 감지 증폭기는 특정 쌍의 보수 데이터 라인에 결합되며, 상기 계산 구성요소는
    래치; 및
    한 쌍의 반전 트랜지스터 - 상기 한 쌍의 반전 트랜지스터 각각의 소스 영역은 상기 특정 쌍의 보수 데이터 라인 각각에 연결되고, 상기 한 쌍의 반전 트랜지스터의 게이트들은 반전 신호 제어 라인에 연결됨 - 를 포함하며;
    상기 감지 회로는 제어되어,
    상기 쌍들의 보수 데이터 라인 중 하나에 연결된 감지 증폭기로 데이터 값을 로딩하며,
    감지 증폭기에 연결된 계산 구성요소에 데이터 값을 저장하고,
    어레이의 주소 액세스를 수행하지 않으면서 계산 구성요소 내 데이터 값을 반전시키는, 장치.
  18. 제17항에 있어서, 상기 감지 회로는 감지 증폭기에 연결된 I/O 라인을 활성화하지 않으면서, 상기 래치 내 데이터 값을 반전시키도록 더 구성되는, 장치.
  19. 제17항에 있어서, 상기 감지 회로는 계산 구성요소 내 데이터 값을 반전하고 동시에 계산 구성요소에 비-반전된 데이터 값을 유지하도록 더 제어되는, 장치.
  20. 제17항에 있어서, 상기 감지 회로는
    계산 구성요소에 메모리 셀의 제2 어레이로부터의 제2 데이터 값을 저장하고,
    계산 구성요소 내 제2 데이터 값을 반전시키도록 더 구성되는, 장치.
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