DE602004007532T2 - Integrierte schaltung und verfahren zum cache-umabbilden - Google Patents

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Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung betrifft eine integrierte Schaltung und ein Verfahren zur Neuzuordnung von Cache.
  • HINTERGRUND DER ERFINDUNG
  • Der wachsende Bedarf nach Speicherbandbreite in aktuellen Hochleistungsprozessoren mit sehr hoher Integration wird durch die bestehende Speichertechnologie nicht befriedigt. In „Fault-Tolerant Interleaved Memory Systems with Two-Level Redundancy" [Fehlertolerantes verzahntes Speichersystem mit Redundanz auf zwei Ebenen], von Lu u. a. in: IEEE Transaction an Computers, Band 46, Nr. 9, September 1997, wird durch Prozessoren auf verzahnte Weise auf verschiedene Speicherbänke oder Speichermodule eines Hauptspeichers zugegriffen, um einen Speicher mit hoher Bandbreite zu erzielen. Wenn jedoch eine Mehrzahl von Speichermodulen verwendet wird, könnten einige dieser Module fehlerhaft sein. Um mit diesen fehlerhaften Modulen zurechtzukommen, haben Lu u. a. vor, einen Speicher zu verwenden, der eine Mehrzahl von Modulen enthält, sowie einige Ersatzmodule in dem Speicher bereitzustellen. Diese Ersatzmodule können zur gleichen Bank gehören oder allgemeine Ersatzmodule bilden. Wenn ein fehlerhaftes Modul auftritt, kann die Speicherverwaltung einen Austausch dieses fehlerhaften Moduls durch eines der Ersatzmodule auslösen. Eine Modulzuordnungstabelle wird bereitgestellt, um ein Ersatzmodul auszuwählen, das ein fehlerhaftes ersetzt, und eine Bankzuordnungstabelle wird bereitgestellt, um eine Ersatzbank auszuwählen, die eine fehlerhafte Bank ersetzt. Trotzdem betreffen die Lehren von Lu u. a. die Datenübertragung zwischen Prozessoren und Hauptspeicher mit redundanten Speichermodulen ohne Caches zwischen den Prozessoren und dem Hauptspeicher, was im Hinblick auf Wartezeit und Bandbreite nicht vorteilhaft zu sein scheint.
  • Im Unterschied zu dem oben genannten wurde die umfassende Verwendung von Ein-Chip-Cache-Speichern unentbehrlich, um den Bedarf an Speicherbandbreite des Hauptprozessors zu unterstützen. Die Fortschritte in der Halbleitertechnologie und ständige Verkleinerung von Kenngrößen erzeugen zusätzlichen Platz für weitere Funktionen auf einzelnem Chip. Die beliebteste Art, diesen zusätzlichen Platz zu verwenden, ist Integrieren eines größeren Caches, so dass ein Mikroprozessor höhere Leistung erreichen kann. Eine Zunahme der Schaltungsdichte ist jedoch eng mit einer Erhöhung der Wahrscheinlichkeit eines Fehlers verbunden. Caches bilden eine redundante Struktur, die eingesetzt wird, um die Leistung des Hauptprozessors zu steigern. Ein Verfahren, um Fehler im Cache zulassen, ist Bereitstellen von Ersatzcacheblöcken. Der fehlerhafte Block wird durch einen Rekonfigurationsmechanismus auf Ersatzblock umgeschaltet oder indem ein kleiner vollassoziativer Cache bereitgestellt wird, um den fehlerhaften Block dynamisch zu ersetzen.
  • Da die Bereitstellung von Caches mit zusätzlichen oder redundanten Speichermodulen teuer ist, werden neue Techniken gebraucht, um die Verminderung der Cacheleistung abzumildern, ohne dass Ersatzcacheblöcke benötigt werden. Daher spielen statt der Verwendung ausdrücklicher Ersatzblöcke die physisch oder logisch benachbarten Blöcke die Rolle von Ersatzblöcken. Dong-Hyun u.a., "Re-evaluation and Comparison of Fault Tolerant Cache Schemes" [Neubewertung und Vergleich fehlertoleranter Cachemodelle], University of Wisconsin Madison ECE Dept. 763, Seminarprojekt, 2002 sowie Shirvani u.a., „PADded Cache: A New Fault-Tolerance Technique for Cache Memories" [Cache mit PAD. Ein neues Fehlertoleranzverfahren für Cache-Speicher], Beitrag zum 17. IEEE VLSI Test Symposium, 1999, beschreiben einen Programmierbaren Adressendecoder PAD für ein Cache. Ein PAD ist ein Decoder, der programmierbare Zuordnungsfunktion hat. Wie bereits erwähnt, haben Caches eine immanente Redundanz, da der Zweck von Caches darin besteht, Leistung zu steigern. Viele Verarbeitungsstrukturen können ohne Cache arbeiten, jedoch um den Preis von verminderter Leistung. Daher ist die Einführung von zusätzlicher Redundanz, wie von Ersatzspeicherblöcken, ineffizient.
  • Wegen der räumlichen und zeitlichen Lokalität von Speicherreferenzen, werden während des Betriebs normalerweise nicht alle Reihen in einem Cache gleichzeitig verwendet. Dementsprechend muss es – aktuell nicht verwendete – Cachereihen geben, die die Ersatzblöcke ersetzen können. Wenn eine Speicherreferenz auftritt, ordnet ein Decoder diese dem geeigneten Block zu. Sobald ein fehlerhafter Block erkannt wird, leitet ein PAD den Zugriff auf diesen Block automatisch auf einen gesunden Block im selben Primärcache um. Wenn ein Cache mit einem PAD n Caches hat und ein Block fehlerhaft ist, arbeitet der Cache so, als ob er n – 1 Cacheblöcke hätte. Der PAD rekonfiguriert die Zuordnungsfunktion, so dass ein „gesunder" Block als Ersatzblock fungiert. Das Verfahren, um einen geeigneten fehlerfreien Block zu finden, ist vorher festgelegt und in Hardware umgesetzt.
  • Es gibt drei verschiedene Arten, auf denen das Zuordnen ausführbar ist. In einem direkt abgebildeten Cache, der die einfachste Art ist, den Cache dem Systemspeicher zuzuweisen, ist festgelegt, wie viele Cacheblöcke vorhanden sind und der Systemspeicher wird in die selbe Anzahl von Teilen unterteilt. Dann wird jeder Teil durch einen Cacheblock verwendet. Der vollassoziative Cache ermöglicht es, einen Cache so auszuführen, dass jeder Block die Inhalte jedes Speicherplatzes speichern kann, anstatt Cacheblöcke bestimmten Speicherplätzen fest zuzuweisen. Das dritte Modell zu Cachezuordnung ist der n-fach mengenassoziative Cache. Dieses Modell bildet einen Kompromiss zwischen der direkt abgebildeten und der vollassoziativen Ausführung. Der Cache wird in Sätze unterteilt, wobei jeder Satz N Cacheblöcke enthält, d.h. N Pfade. Dann wird jeder Speicheradresse einem Satz zugewiesen und kann in jedem dieser N Plätze innerhalb des Satzes, dem sie zugewiesen ist, gepuffert werden. Anders ausgedrückt ist der Cache innerhalb jedes Satzes assoziativ. Dementsprechend gibt es „N" mögliche Stellen, an denen ein bestimmter Speicherplatz im Cache sein kann. Das Zuordnen ist normalerweise in einem Tag RAM-Adressendecoder integriert, der den Bereich in einem L2-Cache bildet, der kennzeichnet, welche Daten aus dem Hauptspeicher aktuell in jedem Cacheblock gespeichert sind. Die im Tag RAM gespeicherten Werte bestimmen, ob ein Nachschlag im Cache zu einem Treffer oder einem Fehlschlag führt.
  • Zum Beispiel kann jeder Pfad eines 4-fach assoziativen Caches gesonderte PADs haben. Daher werden Cacheadressen für fehlerhafte Blöcke fehlerlosen Blöcken in diesem Pfad neu zugeordnet. Alle Adresse können weiter gepuffert werden, aber Konfliktfehler nehmen zu. Da zumindest ein Adresseninformationsbit in Folge der Neuzuordnung verloren geht, wird für direkt abgebildete Caches, zumindest den Kennzeichnungsbits zumindest ein Bit angefügt, um in der Lage zu sein, die Adressen zu unterscheiden, die demselben Block zugeordnet sein können. Die Neuzuordnung von Cache erfolgt pro Block, wobei ein fehlerhafter Block einem „gesunden" Block zugeordnet wird, dessen Adresse sich von der Adresse des fehlerhaften Blocks um nur ein Bit unterscheidet. Üblicherweise wird für mengenassoziative Caches ein gesonderter Speicherarray für jeden Pfad bereitgestellt, so dass jedem Array ein Decoder assoziiert werden kann. Entsprechend wird die Neuzuordnung nur in einem Array oder Pfad ausgeführt und beeinflusst nicht die Zuordnung der anderen Arrays.
  • Die US 4,905,141 , auf die sich der Oberbegriff von Anspruch 1 bezieht, beschreibt einen Partitions-Cache-Speicher mit einer Partitions-Look-Aside-Tabelle zur Kennzeichnung früherer Partitionierungsvorgänge. Hier ist eine integrierte Schaltung mit zumindest einer Prozessoreinheit und einem Cache-Speicher mit einer Mehrzahl von Speichermodulen zum Puffer von Daten dargestellt. Ferner wird ein Neuzuordnungsmittel zum Neuzuordnen einiger der Speichermodule innerhalb der Mehrzahl von Speichermodulen bereitgestellt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Eine Aufgabe der Erfindung ist, einen Kompromiss zwischen Leistung und Ausbeute für fehlerhafte Caches zu ermöglichen.
  • Diese Aufgabe wird durch eine integrierte Schaltung nach Anspruch 1 und ein Verfahren der Cache-Neuzuordnung nach Anspruch 8 gelöst.
  • Daher wird eine integrierte Schaltung mit mindestens einer Prozessoreinheit, einem Cache-Speicher mit einer Mehrzahl von Speicherbänken und Speicherpfaden und einem Neuzuordnungsmittel zum Ausführen einer unbegrenzten Neuzuordnung von Speicherbänken und Speicherpfaden innerhalb der Mehrzahl von Speicherbänken und Speicherpfaden bereitgestellt, wobei die fehlerhaften Speicherbänke und Speicherpfade gleichmäßig auf die Speicherbänke und Speicherpfade verteilt sind.
  • Entsprechend können fehlerhafte Module ohne Einschränkung neu zugeordnet werden, um die Verwendung von Speichermodulen zu optimieren, indem eine gleichmäßige Verteilung bereitgestellt wird. Gemäß einem Aspekt der Erfindung wird der Cache-Speicher L2_BANK als ein mengenassoziativer Speicher umgesetzt, was zu einem schnelleren Cache führt.
  • Gemäß einem weiteren Aspekt der Erfindung führt das Neuzuordnungsmittel die Neuzuordnung auf der Grundlage einer programmierbaren Permutationsfunktion aus, was eine Umsetzung der gleichmäßigen Verteilung fehlerhafter Teile von Caches ist.
  • Gemäß noch einem weiteren Aspekt der Erfindung führt das Neuzuordnungsmittel die Neuzuordnung auf der Grundlage einer Neuzuordnung durch Reduktion aus. Entsprechend werden weniger Elemente ausgegeben als eingegeben. Daher stellt Neuzuordnung durch Reduktion einen größeren Freiheitsgrad für Neuzuordnung fehlerhafter Module bereit.
  • Gemäß einem bevorzugten Aspekt der Erfindung ist eine Tag RAM-Einheit TagRAM mit dem Cache assoziiert und wird verwendet, um zu erkennen, welche Daten in dem Cache-Speicher L2_BANK gepuffert sind. Ferner ist das Neuzuordnungsmittel in Reihe mit der Tag RAM-Einheit TagRAM angeordnet. Eine solche Umsetzung ist billiger, da weniger Chip benötigt wird.
  • Gemäß einem weiteren bevorzugten Aspekt der Erfindung ist eine Tag RAM-Einheit Tag RAM mit dem Cache assoziiert und wird verwendet, um zu erkennen, welche Daten in dem Cache-Speicher L2_BANK gepuffert sind. Ferner ist das Neuzuordnungsmittel parallel zu der Tag RAM-Einheit TagRAM angeordnet. Diese Umsetzung ist schneller, da die Neuzuordnung parallel zu dem Tag RAM ausgeführt wird.
  • Die Erfindung betrifft auch ein Verfahren der Cache-Neuzuordnung in einer integrierten Schaltung mit mindestens einer Prozessoreinheit (TM) und einem Cache-Speicher L2_BANK mit einer Mehrzahl von Speichermodulen zum Puffer von Daten im Hauptspeicher MM. Eine unbegrenzte Neuzuordnung wird innerhalb der Mehrzahl von Speichermodule ausgeführt.
  • Die Erfindung beruht auf der Idee, die Ausbeute eines Caches durch Ausnutzung der Redundanz innerhalb eines Caches zu verbessern. In einem Cache sind ganze Speichermodule austauschbar, so dass fehlerhafte Module nicht mehr verwendet werden. Die verfügbaren funktionierenden Module können neu gemischt werden, so dass jede Speicherbank zumindest einen Pfad umfasst. Vorzugsweise wird das Neumischen so ausgeführt, dass die fehlerhaften Module gleichmäßig auf die Speicherbänke verteilt werden, wodurch die höchste (garantierte) Assoziativität und somit Leistung erzielt wird.
  • Die Erfindung wird nun ausführlich unter Bezugnahmen auf die Abbildung beschrieben.
  • KURZBESCHREIBUNG DER ZEICHNUNEN
  • Es zeigt:
  • 1 eine Struktur eines Gesamtsystems,
  • 2 Cache-Module vor und nach einem Neuzuordnungsvorgang,
  • 3 eine Anordnung einer Signalauswahlschaltung eines Caches gemäß einer ersten Ausführungsform,
  • 4 eine Anordnung einer Signalauswahlschaltung eines Caches gemäß einer zweiten Ausführungsform,
  • 5 eine Look-Up-Tabelle für eine Neuzuordnung gemäß 2 und
  • 6 eine Look-Up-Tabelle gemäß einer vierten Ausführungsform.
  • BEVORZUGTE AUSFÜHRUNGSFORMEN DER ERFINDUNG
  • 1 zeigt eine Struktur eines Gesamtsystems, in dem die erfindungsgemäßen Prinzipien umgesetzt werden können. Diese Struktur kann ein verschiedenartig geteiltes Speichersystem bilden, das 8 Prozessoreinheiten TM, einen MIPS-Prozessor MIPS, einen DDR-DRAM Controller DDR_ctrl und einen geteilten L2-Cache L2_bank mit 12 Mb enthält. Die L2_bank Chaches, die Prozessoreinheiten TM, der Controller DDR_ctrl sowie der MIPS-Prozessor sind miteinander über ein kohärentes Verbindungsnetz CIN verbunden, da auch einen Cache-Controller CC umfasst. Ein Netzschnittstellencontroller NIC wird bereitgestellt, um die Hochgeschwindigkeitsdatenübertragung mit anderen Teilen des gesamten Verarbeitungssystems abzuwickeln. Die Prozessoreinheit ist vorzugsweise ein Trimedia-Prozessor, der bei 400 MHz arbeitet.
  • Der L2-Cache ist ein 2nd-Level-Cache, d. h. ein Cache, der von mehreren Prozessoren geteilt wird, und wird vorzugsweise als eingebettete DRAM-Module umgesetzt. Seine Modellparameter können wie folgt sein: eine Kapazität von 12 MB, die Assoziativität ist 6-fach, die Anzahl der Sätze ist 4096, die Größe der Blöcke ist 512 Byte, die Auffüllgröße ist 1 Block, die gleichzeitigen Übertragungen basieren auf 8 Bänken, die Wortgröße einer Bank ist 64 Bits, das Kohärenzprotokoll ist MESI und die Tag-Größe ist 11 Bits. Dementsprechend ist der L2-Cache in 8 Bänke partitioniert und jede Bank kann unabhängig von den anderen Bänken eine Lese- oder Schreibanforderung bedienen. Jede Bank ist in sechs Pfade partitioniert; jeder Pfad hat eine Kapazität von 32k 64 Bit = 2 Mbit. Zu jedem Zeitpunkt kann nur ein Pfad in einer Bank aktiv sein.
  • Obwohl die obige Struktur unter Bezugnahme auf 1 sehr ausführlich beschrieben wurde, können Prinzipien der Erfindung auch in einer Struktur mit nur einem Prozessor und einem Cache umgesetzt werden.
  • Wie oben beschrieben, ist eine Neuzuordnung von Cache-Modulen wünschenswert, um die Leistung des Caches zu verbessern oder einen Kompromiss zwischen Leistung und Ausbeute zu erzielen, um ein funktionierende System zu erreichen. 2 zeigt Cache-Module L2_bank vor und nach einem Neuzuordnungsvorgang. Insbesondere sind die Cache-Module vor dem Neuzuordnen links dargestellt, wogegen die Cache-Module nach dem Neuzuordnen rechts dargestellt sind.
  • Zu Beginn und nach dem Entdecken der fehlerhaften Module müssen die Module neu zugeordnet werden. Diese Neuzuordnung wird aus Gründen der Leistung ausgeführt. Durch gleichmäßiges Verteilen der fehlerhaften Module/Pfade kann die höchste Assoziativität erreicht werden. Entsprechend stellt diese gleichmäßige Verteilung eine garantierte Assoziativität bereit, wodurch die Leistung gesteigert wird. Für den Fall, dass alle Module/Pfade einer Bank fehlerhaft sind und der Cache nicht überbrückt werden kann, ist es eine Frage der Fehlerfreiheit, eine Neuzuordnung so auszuführen, dass zumindest 1 Pfad pro Bank verfügbar ist, d.h. so dass ein direkt abgebildeter Cache erzielt wird.
  • 2 stellt dar, wie Module neu zugeordnet werden können, um eine gut ausbalancierte Verteilung der Bänke zu erreichen. Die schwarz ausgefüllten Felder stellen fehlerhafte Module dar. Es ist zu beachten, dass vor der Neuzuordnung Bank0 keine fehlerfreien Pfade hatte, wogegen sie nach der Neuzuordnung vier Pfade hat. Dies wird durch Neuzuordnen des Moduls in Bank7, Pfade0 und Pfad1, zu Bank0, Pfad3, Pfad5, des Moduls in Bank4 und Pfad5 zu Bank0, Pfad4, des Moduls von Bank2, Pfad5 zu Bank0, Pfad2 und des Moduls von Bank3, Pfad4 zu Bank1, Pfad3. Nach dem Neuzuordnen hat jede Bank4 funktionierende Pfade.
  • 3 zeigt die Signalauswahlschaltung für den L2-Cache gemäß einer ersten Ausführungsform. In 3 sind eine Tag RAM-Einheit, ein Neuzuordnungsmittel RM, zwei Verzeichnisse R und eine Mehrzahl von Vergleichseinrichtungen C in 3 dargestellt. Das Pipelineverzeichnis R empfängt die Adresse Ad als Eingabesignal, während ein Verzeichnis R ein Tag-Referenzsignal tag_ref als Ausgabe bereitstellt und das andere Verzeichnis ein Bankauswahlsignal bank_select und ein Wortauswahlsignal word_select als Ausgabesignal bereitstellt. Die Tag RAM-Einheit TagRAM empfängt die Adresse Ad als Eingabesignal und gibt die Signale Tag0, ..., Tag5 aus. Diese Signale und das Tag-Referenzsignal tag_ref sind Eingabesignale der jeweiligen Vergleichseinrichtungen C, die die Treffersignale Treffer0, ... Treffer5 ausgeben. Diese Treffersignale, das Bankauswahlsignal bank_select und das Wortauswahlsignal word_select werden im Neuzuordnungsmittel RM eingegeben, wo die Neuzuordnungsfunktion ausgeführt und die Eingabesignale zu Treffer'0, ..., Treffer'5, bank'select und word'select zugeordnet werden, die die neu zugeordnete Position der Cache-Module darstellen. Die Funktion und der Betrieb der Tag RAM-Einheit ist unter Fachleuten gut bekannt und wird daher nicht ausführlich beschrieben.
  • Das Signal zur Auswahl einen Bank bank_select wird verwendet, um ein der acht Bänke Bank0 bis Bank7 auszuwählen. Das Treffersignal Treffer0, ..., Treffer5 kennzeichnet einen Pfad in der durch das Bankauswahlsignal bank_select ausgewählten Bank. Das Wortauswahlsignal word_select wird verwendet, um auf ein Wort im (32k 64)-Pfad zuzugreifen. Das Neuzuordnungsmittel RM ist hinter den Treffer- und Bankauswahlsignalen angeordnet, d.h. in Reihe mit der Tag RAM-Einheit TagRAM. Das Neuzuordnungsmittel RM setzt vorzugsweise eine Modulpermutationsfunktion um, was dazu führt, das bank_select' und Treffer0', ..., Treffer5' neu zugeordnete Module auswählen. Die Permutationsfunktion ist ein Verfahren zum Erzeugen einer alternativen Anordnung bestimmter Daten und kann zum Beispiel mit einer Verzeichnisdatei von 48 (6·8) Verzeichnissen von je 9 Bits (mit 6 gewählten Pfaden plus 3 (codierte) gewählte Banken) ausgeführt werden. Die Permutation wird ausgeführt, ohne die Anzahl der Eingaben zu reduzieren. Zusätzlich können auch die Wortauswahlsignale neu zugeordnet werden. Dies kann wünschenswert sein, wenn eine Pfad-Bank-Kombination selbst aus mehrfachen Speichermodulen besteht. Alternativ kann die Neuzuordnung auf der Grundlage einer Neuzuordnung durch Reduktion ausgeführt werden, d. h. weniger Ausgabesignale als Eingabesignale.
  • Die Verzeichnisse R und das Verzeichnis in der Endstufe der Speicher sind für den Arbeitsvorgang nicht entscheidend und sind lediglich eine Frage von Parallelverarbeitung.
  • 4 zeigt eine alternative Umsetzung von Neuzuordnungsmodulen gemäß einer zweiten Ausführungsform. Die Auswahlschaltung basiert auf der Auswahlschaltung gemäß der ersten Ausführungsform, das Neuzuordnungsmittel RM ist jedoch durch eine Map RAM-Einheit MapRAM ersetzt. Das MapRAM kann als normales RAM umgesetzt werden, dessen Adresse eine Banknummer ist und das 9 Bits für jeden der 6 Pfade ausgibt. Diese Bits bestehen aus dem neu zugeordneten Pfad und der neu zugeordneten Bank (was zusammen ein neu zugeordnetes Modul ansteuert). Während gemäß der ersten Ausführungsform das Neuzuordnungsmittel RM in Reihe mit der Tag RAM- Einheit umgesetzt ist, ist die Map RAM-Einheit parallel zu der Tag RAM-Einheit umgesetzt. Die Map RAM-Einheit empfängt die Adresse Ad als Eingabesignal und gibt ein Zuordnungssignal Map0, ..., Map5 aus. Entsprechend wird die Neuzuordnung für jeden Pfad parallel zu dem Tag-Nachschlag, d. h. der Tag RAM-Einheit nachgeschlagen. Die Zuordnungssignale Map0, ..., Map5 sowie die Treffersignale Treffer0, ..., Treffer5 von den Vergleichseinrichtungen C bilden Ausgabesignale in jeweils sechs UND-Gatter G. Die Ausgaben dieser Gatter G werden in ein ODER-Gatter H eingespeist. Die Ausgabe des Gatters H bildet das Pfadauswahlsignal way_select und das Bankauswahlsignal bank_select. Ferner wird die Adresse in ein Verzeichnis R eingegeben, das die Wortauswahl ausgibt. Der Pfad, der einen Treffer findet, wählt dann aus, welche der 6 vorab ausgewählten Neuzuordnungen Map0, ..., Map5 auszuführen ist.
  • Die Verzeichnisse R in der zweiten Ausführungsform sind nicht entscheidend. Die UND-Gatter und ODER-Gatter treten 6·9 bzw. 9 Mal auf. Diese Funktion kann jedoch auch zum Beispiel unter Verwendung eines Demultiplexers umgesetzt werden.
  • Um die Leistung der Auswahlschaltung gemäß der ersten und zweiten Ausführungsform weiter zu steigern, sollten die Cache-Treffer und die Cache-Blockersetzungen keine fehlerhaften Module vorgeben. Um dies zu vermeiden, wird vorzugsweise eine Look-Up-Tabelle in der Tag RAM-Einheit bereitgestellt; diese kann aber auch in der Neuzuordnungseinheit RM oder in der Map RAM-Einheit umgesetzt werden. Die Idee hinter der Look-Up-Tabelle ist es, in der Lage zu sein, Treffer in allen Blöcken eines fehlerhaften Moduls zu vermeiden und außerdem ein solches Modul als Ersetzungsziel auszuschließen. Wenn das Gültig-Bit und das Sperrbit in einem Cache bereits umgesetzt sind, ist die Umsetzung von 5 im Grunde kostenlos.
  • 5 zeigt eine Darstellung einer solchen Tabelle für eine Neuzuordnung gemäß 2. Fehlerhafte Module werden durch Setzen der Sperrbits sowie der Ungültig-Bits als nicht verwendbar gekennzeichnet.
  • Gemäß einer dritten Ausführungsform, die auf der ersten Ausführungsform basiert, d.h. dem Anordnen der Tag RAM-Einheit und des Neuzuordnungsmittels RM in Reihe, kann die Neuzuordnung auch mit einer höheren Auflösung ausgeführt werden, z. B. auf Blockebene anstatt auf Modulebene gemäß der ersten und zweiten Ausführungsform. Dies führt zu einer zusätzlichen Schaltung, die die Adressen abwandelt, die das Tag RAM indiziert. Eine bevorzugte Zuordnung wird durch Neuzuordnung bestimmter Adressen zum selben Index ausgeführt, d.h. durch Zuordnung von Block0 und Block1 zum selben Index/Block durch Ignorieren des letzten signifikanten Adressenbits. Wenn mehrere Adressen auf denselben Index verweisen, wird das Tag RAM durch die fehlende Adresseninformation ergänzt. Ein ausgeweiteter Tag-Vergleich kann verwendet werden, um die Uneindeutigkeit aufzulösen. Dieser hat den Vorteil, dass er leicht in den Adressendecoder integriert werden kann. Wenn das Problem der Uneindeutigkeit (mit breiteren Tags und Tag-Vergleich) vermieden werden soll, dann muss die Adressenzuordnung eine Permutation sein, die ihrerseits auf Blockebene unmöglich ist. Außerdem wird die Adressenneuzuordnung im Falle eines Makros für festes RAM mit integriertem Adressendecoder weniger attraktiv.
  • Gemäß einer vierten Ausführungsform, die auf der zweiten Ausführungsform basiert, kann die Modulneuzuordnung durch Hinzufügen einer Zuordnung pro Block auf Neuzuordnung auf Blockebene ausgeweitet werden. Das Map RAM gemäß der zweiten Ausführungsform wird dann auf einen Eintrag pro Block ausgeweitet. Demensprechend können das Map RAM und das Tag Ram gemäß der zweiten Ausführungsform kombiniert werden.
  • In 6 ist eine Look-Up-Tabelle gezeigt, die eine Look-Up-Tabelle eines kombinierten Map RAMs und Tag RAMs gemäß der vierten Ausführungsform darstellt. Zusätzlich zur Look-Up-Tabelle gemäß 5 umfasst die Tabelle gemäß 6 für jeden Pfad eine zusätzliche Spalte, d. h. die Zuordnungsspalte. Diese Spalte enthält die Neuzuordnungsdaten, z. B. den Block bei (Index0, Bank0, Pfad2) wird neu zugeordnet zu (Index0, Bank2, Pfad5), da die Werte 2 und 5 in das entsprechende Zuordnungsfeld eingetragen sind. Um eine schnelle und preiswerte Umsetzung zu erreichen, wird ein Block vorzugsweise nicht an einem anderen Index neu zugeordnet, sondern nur einem neuen Pfad und einer neuen Bank. Die Neuzuordnung kann jedoch auch über mehrere Indizes ausgeführt werden.
  • Das Zuordnungsmittel kann eine programmierbare Permutationseinheit umfassen, die die Modul-zu-Modul-Zuordnung indiziert, eine Schaltung, die diese Permutation verwendet, um durch Neuberechnung der Modulwahl Module neu zu mischen, und/oder ein Mechanismus, um (nach der Neuzuordnung) die mit einem fehlerhaften Modul assoziierten Tag RAMs dauerhaft ungültig zu machen.
  • Der Unterschied zwischen dem erfindungsgemäßen Neuzuordnungsmodell und Neuzuordnungsmodellen, die Hauptspeicher mit redundanten Modulen zum Ersetzen fehlerhafter Module betreffen, besteht darin, dass es in einem Cache keine wirklich "redundanten" Module gibt, da jedes Modul zu der Assoziativität und damit zur Leistung beiträgt. Der Vorteil ist der, dass keine Ersatzmodule benötigt werden, d.h. Module, die nicht verwendet werden, es sei denn sie ersetzen fehlerhafte Module.
  • Aus Gründen der Leistung ist es wünschenswert, die Assoziativität des Caches zu maximieren. Wenn es N fehlerhafte Module in M Sätzen gibt, haben wir daher N/M fehlerhafte Module pro Set. Entsprechend sollten die fehlerhaften Module so verteilt werden, dass der Wert von N/M erzielt wird und die fehlerhaften Module gleichmäßig verteilt sind.
  • Obwohl die Prinzipien der Erfindung mit einer Umsetzung eines L2 (2nd-Level) Caches beschrieben wurden, können die oben genannten Prinzipien auch für alle anderen Caches, wie z. B. L1 (1st-Level)-Caches umgesetzt werden. Diese Lösung ist jedoch möglicherweise nicht attraktiv für L1-Caches, da ein unerwünschter kritischer Weg erhöht werden kann und da L1-Caches normalerweise nicht sehr groß sind.
  • Es ist zu beachten, dass die oben genannten Ausführungsformen die Erfindung eher veranschaulichen als einschränken, und dass Fachleute viele alternative Ausführungsformen entwerfen können, ohne den Geltungsbereich der beigefügten Ansprüche zu verlassen. In den Ansprüchen sind Bezugszeichen in Klammern nicht so zu verstehen, dass sie den Anspruch einschränken. Das Wort „umfassen" schließt nicht das Vorhandensein anderer Elemente oder Schritte, als der, die in einem Anspruch aufgeführt sind, aus. Das Wort „ein" oder „eine" vor einem Element schließt nicht das Vorhandensein einer Mehrzahl solcher Elemente aus. In dem Vorrichtungsanspruch, der mehrere Mittel aufzählt, können mehrere dieser Mittel durch ein und dasselbe Hardwareteil ausgeführt werden. Die bloße Tatsache, dass bestimmte Maßnahmen in zueinander unterschiedlichen abhängigen Ansprüchen genannt werden, bedeutet nicht, dass eine Kombination dieser Maßnahmen nicht vorteilhaft verwendet werden kann.
  • Ferner sind Bezugszeichen in den Ansprüchen nicht so zu verstehen, dass sie den Geltungsbereich der Ansprüche einschränken.

Claims (8)

  1. Integrierte Schaltung, umfassend: – mindestens eine Prozessoreinheit (TM), – einen Cache-Speicher (L2_bank) mit Speichermodulen angeordnet in einer Mehrzahl von Speicherbänken (bank0–bank7) und Speicherpfaden (way0–way5) zum Puffer von Daten, und – ein Neuzuordnungsmittel (RM, MapRAM) zum Ausführen einer Neuzuordnung von Speichermodulen, dadurch gekennzeichnet, dass das Neuzuordnungsmittel (RM, MapRAM) dazu angepasst ist, eine unbegrenzte Neuzuordnung von fehlerhaften Speichermodulen innerhalb der Mehrzahl von Speicherbänken und Speicherpfaden auszuführen, wobei die fehlerhaften Speichermodule gleichmäßig auf die Speicherbänke verteilt sind.
  2. Integrierte Schaltung nach Anspruch 1, wobei der Cache-Speicher (L2_BANK) ein mengenassoziativer Cache ist.
  3. Integrierte Schaltung nach Anspruch 1 oder 2, wobei das Neuzuordnungsmittel (RM, MapRAM) dazu angepasst ist, die Neuzuordnung auf der Grundlage einer programmierbaren Permutationsfunktion auszuführen.
  4. Integrierte Schaltung nach Anspruch 1 oder 2, wobei das Neuzuordnungsmittel (RM, MapRAM) dazu angepasst ist, die Neuzuordnung auf der Grundlage einer Zuordnung durch Reduktion durchzuführen.
  5. Integrierte Schaltung nach Anspruch 1, ferner umfassend: – eine Tag-RAM-Einheit (TagRAM), die mit dem Cache assoziiert ist, um zu erkennen, welche Daten in dem Cache-Speicher (L2_BANK) gepuffert sind, und – wobei das Neuzuordnungsmittel mit der Tag-RAM-Einheit (TagRAM) in Reihe angeordnet ist.
  6. Integrierte Schaltung nach Anspruch 1, ferner umfassend: – eine Tag-RAM-Einheit (TagRAM), die mit dem Cache assoziiert ist, um zu erkennen, welche Daten in dem Cache-Speicher (L2_BANK) gepuffert sind, und – wobei das Neuzuordnungsmittel mit der Tag-RAM-Einheit (TagRAM) parallel angeordnet ist.
  7. Integrierte Schaltung nach Anspruch 5 oder 6, ferner umfassend: – eine Look-Up-Tabelle zum Kennzeichnen fehlerhafter Speichermodule.
  8. Verfahren der Cache-Neuzuordnung in einer integrierten Schaltung mit mindestens einer Prozessoreinheit (TM), einem Hauptspeicher zum Speichern von Daten und einem Cache-Speicher (L2_BANK) mit einer Mehrzahl von in Speicherbänken angeordneten Speichermodulen und Speicherpfaden zum Puffer von Daten, gekennzeichnet durch folgenden Schritt: – Ausführen einer unbegrenzten Neuzuordnung fehlerhafter Speichermodule innerhalb der Mehrzahl von Speicherbänken und Speicherpfaden, wobei die fehlerhaften Speichermodule gleichmäßig innerhalb der Mehrzahl von Speicherbänken verteilt sind.
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