CN1846278A - 集成电路和高速缓冲存储器的重新映射方法 - Google Patents
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Abstract
集成电路设有至少一个处理单元(TM)；具有多个存储模块的高速缓冲存储器(L2_bank)；以及用于在所述多个存储模块内进行非限制重新映射的重新映射装置(RM)。相应地，可以不受限制地对故障模块进行重新映射，以便通过提供故障模块的均匀分布来优化存储模块的使用。
Description
发明领域
本发明涉及一种集成电路和高速缓冲存储器的重新映射方法。
发明背景
现有的存储器技术不能满足对于最新的高性能VLSI处理器中的存储器带宽的不断增长的需求。在由Lu等人于1997年9月发表在IEEE Transactions on Computer，Vol.46，No.9上的“Fault-TolerantInterleaved Memory Systems with Two-Level Redundancy”中，为了实现具有高带宽的存储器，由处理器以交织的方式访问主存储器的几个存储体或存储模块。然而，如果使用多个存储模块，则在这些存储模块中有一些可能会出现故障。为了应对这些有故障的存储模块，Lu等人建议使用含有多个模块的存储器并在所述存储器中提供一些备用模块。这些备用模块可以属于同一存储体或者可以构成全局的备用模块。如果出现有故障的模块，则存储器管理可以开始用一个备用模块来代替这个有故障的模块。为了选择备用模块来代替有故障的模块而提供模块映射表，并且为了选择备用存储体来代替有故障的存储体而提供存储体映射表。然而，Lu等人所公开的内容涉及处理器与具有冗余存储模块的主存储器之间的通信而在处理器和主存储器之间没有任何高速缓冲存储器，看起来这对于等待时间和带宽来说是不利的。
与上述情况相反，大量使用昂贵的片上高速缓冲存储器对于维持CPU的存储器带宽需求是必不可少的。半导体技术的发展和特征尺寸按比例的持续缩小为单片上的附加功能性提供了额外的空间。利用这一额外空间的最流行的方式是集成较大尺寸的高速缓冲存储器，以便使微处理器能获得更高的性能。然而，电路密度的增加与缺陷概率的增加紧密相关。高速缓冲存储器构成冗余结构，用于提高CPU的性能。容许在高速缓冲存储器中出现故障的一种方法是提供备用的高速缓冲存储器块。通过重构机构，或者通过提供小的全部相关的高速缓冲存储器以便动态地代替有故障的块，将有缺陷的块切换到备用块。
然而，由于提供具有备用或冗余存储模块的高速缓冲存储器是非常昂贵的，因此需要一种能减轻高速缓冲存储器性能下降同时不用备用高速缓冲存储器块的新技术。因此，代替使用明确的备用块，物理或逻辑相邻块起到备用块的作用。Dong-Hyun等人的，“Re-evaluationand Comparison of Fault Tolerant Cache Schemes”，University ofWisconsin Madison ECE Dept.753Course Project，2002，以及Shirvani等人的，“PADded Cache：A New Fault-Tolerance Technique for CacheMemories”，Proc.17thIEEE VLSI Test Symposium，1999介绍了用于高速缓冲存储器的可编程地址解码器。PAD是具有可编程映射功能的解码器。如前所述，高速缓冲存储器具有固有的冗余性，因为高速缓冲存储器的目的是为了提高性能。很多处理机构可以在没有任何高速缓冲存储器的情况下工作，但是是以性能下降为代价的。因此，引入附加冗余，例如备用存储块，是无效的。
在工作期间，由于存储器参考的空间和时间的局域性，通常在高速缓冲存储器中不是所有的组都同时使用。相应地，必须有一些—目前不使用的—高速缓冲存储器组可以代替备用块。当产生存储器参考时，解码器将其映射成适当的块。一旦识别有故障的块，PAD就自动将对该块的访问重新定向到同一原先的高速缓冲存储器中的正常块。如果具有PAD的高速缓冲存储器具有n个高速缓冲存储块块并且一个块是有故障的，则该高速缓冲存储器将工作，就好象它具有n-1个高速缓冲存储块一样。PAD对映射功能进行重构，使得“正常”块用作备用块。预先确定寻找合适的无缺陷块的方法并在硬件中实施。
有三种不同的方式可以进行映射。在直接映射的高速缓冲存储器中，其是将高速缓冲存储器分配给系统存储器的最简单方法，确定存在有多少高速缓冲存储器线(cache line)，并将系统存储器分成相同数量的部分。然后，通过一个高速缓冲存储器线使用每个部分。全关联高速缓冲存储器(Fully Associative Cache)使设计高速缓冲存储器成为可能，从而任何线可以存储任何存储单元(memory location)的内容，而不是将高速缓冲存储器线硬分配给特定的存储单元。第三种高速缓冲存储器映射方案是N路组关联高速缓冲存储器(N-Way SetAssociative Cache)。该方案构成直接映射和全关联设计之间的折衷。将高速缓冲存储器分成组，其中每个组含有N条高速缓冲存储器线，即，N路。然后，将每个存储器地址分配给一个组，并且可以将所述地址缓存在其所在的组中的N个位置中的任何一个中。换言之，在每组中，高速缓冲存储器是相关联的。因而，给定的存储单元可以在高速缓冲存储器中有“N”个可能的位置。通常将映射集成在标记RAM地址解码器(tag RAM address decoder)中，该标记RAM地址解码器构成L2高速缓冲存储器中的区域，其识别来自主存储器的哪个数据目前储存在每条高速缓冲存储器线中。储存在标记RAM中的值确定高速缓冲存储器查询是成功还是失败。
例如，4-路关联高速缓冲存储器的每一路可以具有单独的PAD。因此，将故障块的高速缓冲存储器地址重新映射到所述路中的正确块。所有地址仍然是可缓存的，但是抵触失败(conflict miss)增加了。对于直接映射的高速缓冲存储器，由于作为重新映射的结果而使至少一个地址位信息位丢失，所以为了能区别可以被映射到相同块的那些地址，使标记位增加至少一位。在每块的基础上进行高速缓冲存储器重新映射，其中将故障块映射到“正常”块，其地址与故障块的地址只相差一位。通常，对于组关联高速缓冲存储器，为每一路提供单独的存储器阵列，从而可以使解码器与每个阵列相关联。因而，只在一个阵列或一路中进行重新映射，将不影响其它阵列的映射。
发明内容
本发明的目的是针对故障高速缓冲存储器能够实现性能与收益的折衷。
该目的是通过根据权利要求1所述的集成电路以及根据权利要求8所述的高速缓冲存储器的重新映射方法来实现的。
因此，集成电路设有至少一个处理单元TM、具有多个存储模块的高速缓冲存储器L2_BANK、以及用于在所述多个存储模块内进行无限制的重新映射的重新映射装置RM。
相应地，可以在没有限制的情况下对故障存储模块进行重新映射，以便通过提供均匀分布优化存储模块的使用。
根据本发明的一个方案，将高速缓冲存储器L2_BANK实施为组关联高速缓冲存储器，导致更快速的高速缓冲存储器。
根据本发明的另一方案，所述重新映射装置在可编程置换(permutation)功能的基础上执行重新映射，所述可编程置换功能是均匀分布高速缓冲存储器的故障部分的一种实施方式。
根据本发明的再一方案，所述重新映射装置在减少映射的基础上进行重新映射。相应地，输出的元件比输入元件少。因此，减少映射为重新映射故障存储模块提供更大的自由度。
根据本发明的优选方案，将标记RAM单元TagRAM与所述高速缓冲存储器相关联并用于识别哪个数据被缓存在所述高速缓冲存储器L2_BANK中。此外，将所述重新映射装置设置成与所述标记RAM单元TagRAM串联。这种实施方式更便宜，因为需要更少的芯片面积。
根据本发明的另一优选方案，标记RAM单元TagRAM与所述高速缓冲存储器相关联并用于识别哪个数据被缓存在所述高速缓冲存储器L2_BANK中。此外，将所述重新映射装置设置成与所述标记RAM单元TagRAM平联。这种实施方式速度更快，因为与标记RAM并行进行重新映射。
本发明还涉及在具有至少一个处理单元PU和高速缓冲存储器L2_BANK的集成电路中的高速缓冲存储器的重新映射方法，其中所述高速缓冲存储器L2_BANK具有用于缓存来自所述主存储器MM的数据的多个存储模块。
本发明是基于通过利用高速缓冲存储器中的冗余来提高高速缓冲存储器回报的思想。在高速缓冲存储器中，全部的存储模块可以互换，从而不再使用有故障的存储模块。可以对可用的工作存储模块进行重新布置，使得每个存储体包括至少一路。优选地，执行重新布置使得故障存储模块均匀地分布在存储体内，由此实现了最高(保证)的关联度和性能。
下面参照附图对本发明进行说明。
附图简述
图1示出总系统结构；
图2示出在重新映射操作之前和之后的高速缓冲存储模块；
图3示出根据第一实施例的高速缓冲存储器的选择信号电路的设置；
图4示出根据第二实施例的高速缓冲存储器的选择信号电路的设置；
图5示出根据图2的重新映射的查询表；以及
图6示出根据第四实施例的查询表。
发明的优选实施例
图1示出可以实现本发明原理的总系统结构。该结构可以构成异构共享存储器系统，该系统包括8个处理单元TM、一个MIPS处理器mips、DDR双数据率DRAM控制器DDR_ctrl和12Mb共享L2高速缓冲存储器L2_bank。高速缓冲存储器L2_bank、处理单元TM、控制器DDR_ctrl以及处理器mips经过一致的互连网络CIN彼此连接在一起，该互连网络CIN还包括高速缓冲存储器控制器CC。提供网络接口控制器NIC来处理与总处理系统的其它部分的高速通信。处理单元优选为以400MHz运行的Trimedia处理器。
L2高速缓冲存储器为2级高速缓冲存储器，即，由几个处理器共享的高速缓冲存储器，并且优选实施为嵌入DRAM组件。它的设计参数可以如下：12MB的容量；关联度为6路；组的数量为4096；线的大小为512字节；重填大小为1线；同时传送是基于8个存储体；存储体字的大小为64位；一致性策略为MESI；并且标记大小为11位。相应地，将L2高速缓冲存储器分成8个存储体，并且每个存储体可以独立于其它存储体对读或写请求进行处理。将每个存储体分成六路：每路具有32k 64位＝2Mbit的容量。在任何给定的时间在存储体中只有一路可以是有效的。
尽管已经参照图1对上述结构进行了详细的说明，但是也可以在只有一个处理器和一个高速缓冲存储器的结构中实施本发明的原理。
如上所述，为了改进高速缓冲存储器的性能或者在性能与回报之间进行折衷，希望进行高速缓冲存储模块的重新映射，以便实现工作系统。图2示出重新映射操作之前和之后的高速缓冲存储模块L2_bank。具体地，在左手侧示出了重新映射之前的高速缓冲存储模块，而在右手侧示出重新映射之后的高速缓冲存储模块。
在启动时，并且在检测到故障存储模块之后，必须对存储模块进行重新映射。该重新映射主要是为了性能的原因而进行的。通过将故障存储模块/路均匀地分布在存储体内，可以实现最高的关联度。相应地，这一均匀分布提供有保障的关联度，由此提高了性能。对于存储体的所有存储模块/路都有故障并且该高速缓冲存储器不能被旁路的情况，正确的做法是进行重新映射使得每个存储模块至少有一路是可用的，即，从而实现直接映射的高速缓冲存储器。
图2示出可以如何对模块进行重新映射以便实现充分平衡的路分布。充满黑色的框表示故障模块。应该注意到在重新映射之前，存储体0没有任何正确的路，而在重新映射之后其具有四路。这是通过将存储体7中的模块：路0和路1重新映射到存储体0中的路3和路5；将存储体4中的模块：路5重新映射到存储体0中的路4；将存储体2的模块：路5重新映射到存储体0的路2；以及将存储体3的模块：路4重新映射到存储体1的路3而实现的。在重新映射之后，每个存储体具有4个工作路。
图3示出根据第一实施例的L2高速缓冲存储器的选择信号电路。在图3中，标记RAM单元TagRAM、重新映射装置RM、两个寄存器R和多个比较器C显示在图3中。流水线寄存器R接收地址Ad作为输入信号，而其中一个寄存器R提供标记参考信号tag_ref作为输出，另一个寄存器R提供存储体选择信号bank_select和字选择信号word_select作为输出信号。标记RAM单元TagRAM接收地址Ad作为输入信号，并输出信号tag0、…tag5。这些信号和标记参考信号tag_ref分别是比较器C的输入信号，所述比较器输出选中信号(hitsingal)hit0、…hit5。将这些选中信号、存储体选择信号bank_select和字选择信号word_select输入到重新映射装置RM中，其中进行重新映射操作，并且将输入信号映射为hit’0、……hit’5、bank’selct和word’select，它们表示高速缓冲存储模块的新的重绘映射的位置。标记RAM单元的功能和操作在本领域中是公知的，因此不再详细说明。
用于选择存储体的信号bank_select用来选择八个存储体存储体0到存储体7中的一个。选中信号hit0、…hit5识别由存储体选择信号bank_select选择的存储体中的路。字选择信号word_select用于访问(32k 64)路中的字。在选中和存储体选择信号之后设置重新映射装置RM，即串联到标记RAM单元TagRAM上。重新映射装置RM优选执行模块置换功能，导致bank_slect’和hit0’……hit5’选择重新映射的模块。置换功能是产生给定数据的交替设置的过程，并且例如用具有48(6*8)个寄存器的寄存器文件来实施，每个寄存器都有9位(6路选择加上3个(被编码的)存储体选择)。置换是在不减少输入数量的情况下进行的。此外，还可以对word_select信号进行重新映射。如果路-存储体组合本身由多个存储模块构成，则希望是这种情况。或者，重新映射可以在减少映射的基础上进行，即输出符号小于输入符号。
然而，寄存器R和存储器的输出级中的寄存器对于该操作不是主要的，仅仅是流水线的问题。
图4示出根据第二实施例的重新映射模块的可选择的实施例方式。选择电路是基于根据第一实施例的选择电路，然而重新映射装置RM由映射RAM单元MapRAM所代替。可以将MapRAM实施为普通的RAM，其地址是存储体号，并为6路中的每一个输出9位。这些位包括重新映射的路和重新映射的存储体(共同寻址重新映射的模块)。尽管根据第一实施例，将重新映射单元RM实施成与标记RAM单元串联，但是将映射RAM单元实施成与标记RAM单元并联。映射RAM单元接收地址Ad作为输入信号并且输出映射信号map0、…map5。相应地，与标记查询即标记RAM单元并行查询被寻址存储体的每一路的重新映射。映射信号map0、……、map5以及来自比较器C的选中信号hit0、……hit5构成分别输入到六个AND-门G的输入信号。这些门G的输出馈送到OR门H。门H的输出构成路选择信号way_select和存储体选择信号bank_select。此外，将地址输入到寄存器R中，其输出字选择。然后选中路选择将要进行6个预选择重新映射map0、……、map5中的哪一个。
第二实施例中的寄存器R不是主要的。AND门和OR门分别出现6*9次和9次。然而，该功能还可以例如用多路复用器来实现。
为了进一步提高根据第一和第二实施例的选择电路的性能，高速缓冲存储器选中和高速缓冲存储器线替换不应该以任何故障模块为目标。为了避免这一点，查询表优选设置在标记RAM单元中，但是也可以实施在重新映射单元RM或映射RAM单元中。查询表背后的思想是能够避免选中故障模块中的所有块，并且进一步排除该模块成为替换目标。如果有效和锁定位已经在高速缓冲存储器中实现，则基本上不需要图5的实施方式。
图5示出根据图2的用于重新映射的这种表的代表例。通过设置锁定以及无效位将故障模块标记成不可用的。
根据第三实施例，其基于第一实施例，即串联设置标记RAM单元和重新映射装置RM，还可以以更精细的间隔尺寸来进行重新映射，例如，在块/线水平上而不是在根据第一和第二实施例的模块水平上。这导致修改作为标记RAM索引的地址的附加电路。通过将某些地址重新映射成相同的索引，例如通过利用忽略最低有效地址位而将块0和块1映射成相同的索引/块，进行优选的映射。如果多个地址映射成相同的索引，则由于遗失的地址信息而使标记RAM增大。可以使用加宽的标记比较来解决这种模糊性。这具有的优点是，可以很容易地将其与地址解码器集成在一起。如果要避免模糊性的问题(具有较宽的卷标和标记比较)，则地址映射必须是置换，这反过来在块水平上是无法实施的。而且，在具有集成地址解码器的硬RAM macro的情况下地址重新映射的吸引力变小。
根据第四实施例，其基于第二实施例，可以通过增加每块的映射，将模块重新映射可以扩展到块水平的重新映射。然后将根据第二实施例的映射RAM扩展到每块一条。相应地，可以将根据第二实施例的映射RAM和标记RAM结合起来。
在图6中，示出了查询表，其表示根据第四实施例的结合的映射RAM和标记RAM的查询表。另外，相对于根据图5的查询表，根据图6的表针对每一路包括额外的列，即，映射列。该列包含重新映射信息，例如在(索引0、存储体0、路2)上的块重新映射到(索引0、存储体2、路5)，这是因为将值2和5写入相应的映射字段中。为了实现便宜和快速的实施方式，优选地不将块重新映射成不同的索引，而只是将其重新映射成新的路和存储体。然而，重新映射或者也可以在几个索引上进行。
对于重新映射装置可以包括表示模块到模块映射的可编程置换单元、通过重计算模块选择而使用这一置换来重组模块的电路、和/或永久地使与故障模块(重新映射之后)有关的标记随机存取存储器无效的机构。
根据本发明的重新映射方案和涉及具有用于代替故障模块的冗余模块的主存储器的重新映射方案之间的差别在于：在高速缓冲存储器中没有真正“冗余”的模块，因为每个模块都对关联性起作用并由此对性能起作用。优点是不需要备用模块，即，除非代替一些故障模块否则不被使用的模块。
由于性能原因，希望使高速缓冲存储器的关联度最大化。因此，如果M组中有N个故障模块，则我们在每组中具有N/M个故障模块。因而，应该如此分布故障模块，使得能实现N/M的值，并且使故障模块均匀地分布。
尽管已经利用L2(级别2)高速缓冲存储器的实施方式对本发明的原理进行了说明，但是也可以针对其他任何的高速缓冲存储器，例如L1(级别1)高速缓冲存储器实施上述原理。然而，该方案可能对于L1高速缓冲存储器没有吸引力，因为可能增加不必要的关键路径(critical path)并且L1高速缓冲存储器通常不是很大。
应该注意的是，上述实施例只是对本发明进行举例说明而不限制本发明，本领域技术人员可以在不脱离所附权利要求的范围的情况下设计出很多可选实施例。在权利要求书中，不应该把放在括号之间的任何参考标记认作是对权利要求的限制。词“包括”不排除还存在权利要求中所列之外的其他元件或步骤。在元件前面的词“一个”不排除多个这种元件的存在。在列举几个装置的器件权利要求中，这些装置中的几个可以由一个且同类的硬件来实施。在相互不同的从属权利要求中列举特定措施的简单事实并不表示这些措施的组合使用不能带来优点。
此外，不应该把权利要求中的任何参考标记认作是对权利要求的范围的限制。
Claims (8)
1、集成电路，包括：
至少一个处理单元(PU)；
具有用于缓存数据的多个存储模块的高速缓冲存储器(L2_bank)；
用于在所述多个存储模块内进行非限制重新映射的重新映射装置(RM、MapRAM)。
2、根据权利要求1所述的集成电路，其中所述高速缓冲存储器(L2_bank)是组-关联高速缓冲存储器。
3、根据权利要求1或2所述的集成电路，其中所述重新映射装置适用于在可编程置换功能的基础上执行重新映射。
4、根据权利要求1或2所述的集成电路，其中所述重新映射装置适用于在减少映射的基础上进行重新映射。
5、根据权利要求1所述的集成电路，还包括：
与所述高速缓冲存储器关联的标记RAM单元(TagRAM)，用于识别哪个数据被缓存在所述高速缓冲存储器(L2_bank)中；以及
其中将所述重新映射装置设置成与所述标记RAM单元(TagRAM)串联。
6、根据权利要求1所述的集成电路，还包括：
与所述高速缓冲存储器关联的标记RAM单元(TagRAM)，用于识别哪个数据被缓存在所述高速缓冲存储器(L2_bank)中；以及
其中将所述重新映射装置设置成与所述标记RAM单元(TagRAM)并联。
7、根据权利要求5或6所述的集成电路，还包括：
用于标记故障存储模块的查询表。
8、一种在集成电路中的高速缓冲存储器重新映射的方法，所述集成电路具有至少一个处理单元(PU)；用于存储数据的主存储器(MM)；以及具有用于缓存数据的多个存储模块的高速缓冲存储器(L2_bank)，该方法包括以下步骤：
在所述多个存储模块内进行非限制重新映射。
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