CN107004434B - 用于使用感测电路执行异或操作的设备及方法 - Google Patents

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Abstract

本发明包含与在存储器中确定XOR值有关的设备及方法。实例性方法可包含对存储于第一存储器单元中的数据值及存储于第二存储器单元中的数据值执行NAND操作。所述方法可包含对存储于所述第一及第二存储器单元中的所述数据值执行OR操作。所述方法可包含在不经由输入/输出I/O线传送来自存储器阵列的数据的情况下对所述NAND操作的结果及所述OR操作的结果执行AND操作。

Description

用于使用感测电路执行异或操作的设备及方法
技术领域
本发明一般来说涉及半导体存储器及方法，且更特定来说涉及与使用感测电路执行异或操作有关的设备及方法。
背景技术
存储器装置通常经提供为计算机或其它电子系统中的内部半导体集成电路。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)以及其它。非易失性存储器可通过在未被供电时保持所存储数据而提供持久数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)以及其它。
电子系统通常包含可检索及执行指令且将所执行指令的结果存储到适合位置的若干个处理资源(例如，一或多个处理器)。处理器可包括(举例来说)可用于通过对数据(例如，一或多个操作数)执行例如AND、OR、NOT、NAND、NOR及XOR逻辑操作等逻辑操作来执行指令的若干个功能单元，例如算术逻辑单元(ALU)电路、浮动点单元(FPU)电路及/或组合逻辑块(在本文中称为功能单元电路(FUC))。举例来说，FUC可用于对操作数执行例如加法、减法、乘法及/或除法等算术操作。
在将指令提供到FUC以用于执行时可涉及电子系统中的若干个组件。可(例如)由例如控制器及/或主机处理器等处理资源产生所述指令。数据(例如，将对其执行指令的操作数)可存储于可由FUC存取的存储器阵列中。可从存储器阵列检索指令及/或数据且在FUC开始对数据执行指令之前对指令及/或数据进行定序及/或缓冲。此外，由于可通过FUC在一或多个时钟循环中执行不同类型的操作，因此还可对指令的中间结果及/或数据进行定序及/或缓冲。
在各种实例中，对数据执行异或(XOR)操作可为有益的。例如，可与错误检测及/或校正相关联地(例如，与奇偶值计算相关联地)及/或与对操作数执行算术及其它操作相关联地使用XOR操作。然而，对作为数据值存储于存储器单元阵列中的操作数执行XOR操作通常涉及将数据传送出阵列(例如，经由输入/输出(I/O)线传送到FUC)，此可涉及(例如)启用与数据线地址存取相关联的解码信号线。此外，取决于经“XOR”操作的数据量(例如，位数目)及/或取决于所使用的FUC的容量，与在不将数据传送出阵列的情况下执行XOR操作相比较，经由I/O线传送来自阵列的数据以执行所述操作可涉及经增加时间及/或电力。
发明内容
本发明的一个方面涉及一种方法，其包括：使用耦合到存储器单元阵列的一对互补感测线的感测电路确定存储于耦合到所述一对互补感测线中的第一感测线的若干个存储器单元中的数据的异或XOR值，其是在不使用输入/输出线传送来自所述阵列的所述数据的情况下进行，其中确定所述XOR值包括：对以下各项执行AND操作：对存储于耦合到所述第一感测线的第一存储器单元中的第一数据值及存储于耦合到所述第一感测线的第二存储器单元中的第二数据值执行的NAND操作的结果值；及对所述第一数据值及所述第二数据值执行的OR操作的结果值。
本发明的另一方面涉及一种设备，其包括：存储器单元阵列，其将数据存储于耦合到感测线的存储器单元群组中；控制器，其经配置以使用感测电路以在不经由输入/输出线将数据传送出所述阵列的情况下对所述数据执行XOR操作，其中所述XOR操作包含：对存储于耦合到第一存取线的第一存储器单元中的数据值及存储于耦合到第二存取线的第二存储器单元中的数据值执行的NAND操作，其中所述NAND操作的结果值存储于耦合到第三存取线的第三存储器单元中；对存储于所述第一及第二存储器单元中的所述数据值执行的OR操作；及对所述NAND操作的所述结果值及所述OR操作的结果值执行的AND操作。
本发明的另一方面涉及一种设备，其包括：存储器单元阵列，其包括：多个感测线，其耦合到若干个存储器单元；及多个存取线，其耦合到所述若干个存储器单元；及控制器，其经配置以使用与所述多个感测线中的每一者一一对应的多个感测电路以在不经由输入/输出I/O线传送来自所述阵列的数据的情况下分别对耦合到所述多个感测线中的对应感测线的若干个存储器单元中的每一者中的数据值分别执行若干个异或XOR操作，其中所述XOR操作包含对以下各项执行AND操作：对存储于耦合到所述第一感测线的第一存储器单元中的第一数据值及存储于耦合到所述第一感测线的第二存储器单元中的第二数据值执行的NAND操作的结果值；及对所述第一数据值及所述第二数据值执行的OR操作的结果值
本发明的又一方面涉及一种方法，其包括：使用耦合到一感测线中的一感测电路对存储于耦合到所述感测线的若干个存储器单元中的数据值执行XOR操作，其中所述若干个存储器单元耦合到各自对应的存取线，在不使用输入/输出线传送来自所述存储器单元中的数据值的情况下执行所述XOR操作包含：对存储于所述若干个存储器单元中的数据值执行NAND操作；将所述NAND操作的结果存储于耦合到所述感测电路的对应存储器单元中；对存储于所述若干个存储器单元中的所述数据值执行OR操作；及对所述NAND操作的结果及所述OR操作的结果执行AND操作；其中，耦合到另外若干个存储器单元的另外若干个感测电路与所述XOR操作并行，并且分别对耦合到所述另外若干个感测电路的所述另外若干个存储器单元中的数据值执行XOR操作。
附图说明
图1是根据本发明的若干个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图2图解说明根据本发明的若干个实施例的耦合到感测电路的存储器阵列的一部分的示意图。
图3A及3B图解说明根据本发明的若干个实施例的与用于使用感测电路执行异或操作的方法相关联的示意图。
图4图解说明根据本发明的若干个实施例的耦合到感测电路的存储器阵列的一部分的示意图。
图5A图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。
图5B-1及5B-2图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。
图5C-1及5C-2图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。
图6图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。
图7A到7B图解说明根据本发明的若干个实施例的存储器阵列的部分的示意图。
图8A到8B图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。
图9是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。
图10是图解说明根据本发明的若干个实施例的由感测电路实施的可选择逻辑操作结果的逻辑表。
具体实施方式
本发明包含用于使用感测电路执行异或(XOR)操作的设备及方法。实例性方法可包含使用感测电路执行若干个操作以对存储于若干个存储器单元中的数据执行XOR操作。所述若干个操作可包含NAND操作、OR操作、AND操作及/或反转操作。可在不经由输入/输出(I/O)线传送来自存储器阵列的数据的情况下执行所述若干个操作。
如本文中将进一步描述，在若干个实施例中，可在不经由输入/输出(I/O)线(例如，局部I/O线)传送来自存储器阵列的数据的情况下执行XOR操作。例如，可操作感测电路(例如，图2及4中所描述的感测电路)以在不经由感测线地址存取传送数据的情况下(例如，在不激发列解码信号的情况下)执行与存储于阵列中的数据相关联的若干个逻辑操作(例如，AND、OR、NAND、NOR、NOT)。使用感测电路而非借助在感测电路外部的处理资源(例如，通过与主机相关联的处理器及/或例如ALU电路的其它处理电路)执行此些逻辑操作可提供例如减少系统电力消耗等益处以及其它益处。
在本发明的以下详细描述中，参考形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。如本文中所使用，特定来说关于图式中的参考编号的标识符“N”、“T”、“U”等可指示可包含如此指定的若干个特定特征。如本文中所使用，“若干个”特定事物可指此类事物中的一或多者(例如，若干个存储器阵列可指一或多个存储器阵列)。
本文中的图遵循其中第一数据单元或前几个数据单元对应于图式的图编号且剩余数据单元识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数据单元来识别。举例来说，在图1中130可指代元件“30”，且在图4中类似元件可指代为430。如将了解，可添加、更换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，如将了解，图中所提供的元件的比例及相对标度打算图解说明本发明的某些实施例且不应视为具限制性意义。
图1是根据本发明的若干个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，还可将存储器装置120、存储器阵列130及/或感测电路150单独视为“设备”。
系统100包含耦合到包含存储器阵列130的存储器装置120的主机110。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储器读卡器以及各种其它类型的主机。主机110可包含系统母板及/或底板且可包含若干个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120两者可位于同一集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1中所展示的实例图解说明具有范纽曼型架构的系统，但可以非范纽曼型架构(例如，杜林机)实施本发明的实施例，非范纽曼型架构可不包含通常与范纽曼型架构相关联的一或多个组件(例如，CPU、ALU等)。
为了清晰起见，系统100已经简化以集中于与本发明具有特定相关性的特征。存储器阵列130可为(例如)DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成由存取线(其可在本文中称为行线、字线或选择线)耦合的行及由感测线(其可在本文中称为位线、数字线或数据线)耦合的列的存储器单元。尽管图1中展示单个阵列130，但实施例并不限于此。例如，存储器装置120可包含若干个阵列130(例如，若干个DRAM单元库)。与图2及4相关联地描述实例性DRAM阵列。
存储器装置120包含地址电路142以锁存通过I/O电路144经由I/O总线156(例如，数据总线)提供的地址信号。由行解码器146及列解码器152接收并解码地址信号以存取存储器阵列130。可通过使用感测电路150在感测线上感测电压及/或电流改变而从存储器阵列130读取数据。感测电路150可从存储器阵列130读取且锁存一页(例如，行)数据。I/O电路144可用于经由I/O总线156与主机110进行双向数据通信。写入电路148用于将数据写入到存储器阵列130。
控制电路140解码通过控制总线154从主机110提供的信号。这些信号可包含用于控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制电路140负责执行来自主机110的指令。控制电路140可为状态机、定序器或某一其它类型的控制器(例如，裸片上控制器)。
下文与图2到6相关联地进一步描述感测电路150的实例。例如，在若干个实施例中，感测电路150可包括若干个感测放大器(例如，图2中所展示的感测放大器206-1、…、206-U(SA)或图4中所展示的感测放大器406)及若干个计算组件(例如，图2中所展示的计算组件231-1到231-X(CC)及4中所展示的计算组件431)。如图4中所图解说明，计算组件可包括可用作数据锁存器且可耦合到用于执行若干个逻辑操作(例如，AND、NOT、NOR、NAND、XOR等)的其它感测电路的交叉耦合晶体管。在若干个实施例中，感测电路(例如，150)可用于执行与根据本文中所描述的实施例在不经由感测线地址存取传送数据的情况下(例如，在不激发列解码信号的情况下)执行XOR操作相关联的逻辑操作。如此，逻辑操作可使用感测电路150在阵列130内执行，而非由在感测电路外部的处理资源(例如，由与主机110相关联的处理器及/或位于装置120上(例如，控制电路140上或别处)的其它处理电路，例如ALU电路)执行。
图2图解说明根据本发明的若干个实施例的耦合到感测电路的存储器阵列201的一部分的示意图。存储器阵列201的存储器单元203-1到203-T(通常称为存储器单元203)布置成耦合到存取线(例如，字线)204-1、204-2、204-3、204-4及204-5的行及耦合到感测线(例如，数字线)205-1、205-2、…、205-S的列。例如，存取线204-1包含单元203-1、203-6、…、203-T。存储器阵列201不限于特定数目个存取线及/或感测线，且术语“行”及“列”的使用不意指存取线及/或感测线的特定物理结构及/或定向。尽管未画出，但每一存储器单元列可与对应互补感测线对(例如，图4中所描述的互补感测线D 405-1及D_405-2)相关联。
每一存储器单元列可耦合到感测电路(例如，图1中所展示的感测电路150)。在此实例中，感测电路包括耦合到相应感测线的若干个感测放大器206-1、206-2、…、206-U。感测放大器206-1到206-U经由晶体管208-1、208-2、…、208-V耦合到输入/输出(I/O)线234(例如，局部I/O线)。在此实例中，感测电路还包括耦合到相应感测线的若干个计算组件231-1、231-2、…、231-X。列解码线210-1到210-W耦合到晶体管208-1、208-2、…、208-V的栅极且可选择性地经启用以将由相应感测放大器206-1到206-U所感测及/或存储于相应计算组件231-1到231-X中的数据传送到次级感测放大器214。
图2指示存储于阵列201的存储器单元203中的实例性数据值。在此实例中，耦合到感测线205-1的单元203-1、203-2及203-3分别存储数据值“1”、“1”及“0”，且也耦合到感测线205-1的单元203-5可用于存储对存储于单元203-1、203-2及203-3中的数据值(例如，“1”、“1”及“0”)的异或(XOR)操作的结果。耦合到感测线205-2的单元203-6、203-7及203-8分别存储数据值“0”、“0”及“1”，且也耦合到感测线205-2的单元203-10可用于存储对存储于单元203-6、203-7及203-8中的数据值(例如，“0”、“0”及“1”)的XOR操作的结果。在若干个实施例中，不存储待经“XOR”操作的数据值的存储器单元可用于存储与对经XOR操作的数据值执行逻辑操作相关联的中间数据值。例如，在图2中所展示的实例中，存储器单元203-4可用于存储与执行逻辑操作以确定存储于单元203-1、203-2及203-3中的数据值的XOR值相关联的中间数据值。类似地，存储器单元203-9可用于存储与执行逻辑操作以确定存储于单元203-6、203-7及203-8中的数据值的XOR值相关联的中间数据值。
在图2中所展示的实例中，对耦合到特定感测线的数据值执行XOR操作的结果可存储于耦合到同一特定感测线的存储器单元中(例如，耦合到感测线205-1的单元203-5可用于存储对存储于单元203-1到203-3中的数据执行的XOR操作的结果)。用于存储XOR操作的结果的存储器单元可耦合到同一存取线(例如，在此实例中为存取线204-5)。以此方式，在若干个实施例中，对存储于耦合到若干个感测线的单元中的数据执行的XOR操作的结果可存储于耦合到单个存储器单元行(例如，行5)的单元中。具有耦合到其的单元(其存储与确定XOR结果相关联的中间数据值)的存取线可在本文中称为暂时存储行(例如，行4)。在图2中所展示的实例中，存取线204-1、204-2及204-3表示存储可对其执行根据本文中所描述的实施例的XOR操作的数据值的行。
在此实例中，存取线204-4是暂时存储行，且存取线204-5可称为“结果行”，因为耦合到存取线204-5的单元用于存储XOR结果数据值。在若干个实施例中，若干个暂时存储行(例如，204-4)及/或结果行(例如，204-5)可为不可寻址的，因为其对于主机及/或用户来说是不可存取的。在若干个实施例中，可通过在不经由I/O线将数据传送出阵列的情况下执行若干个操作而确定对存储于相应感测线的存储器单元中的数据值执行的XOR的结果。作为实例，可通过对存储于存储器单元203-1、203-2及203-3中的数据值(例如，分别为位值“1”、“1”及“0”)执行XOR而针对存储于那些存储器单元中的数据确定XOR值。例如，可针对存储于存储器单元203-1及203-2中的数据值(例如，分别为位值“1”及“1”)确定第一XOR操作。第一XOR可产生位值“0”(例如，“1”与“1”的XOR操作结果是“0”)。第一XOR操作的结果(例如，位值“0”)可存储于耦合到特定感测线的另一存储器单元(例如，存储器单元203-4)中。可对第一XOR操作的结果(例如，位值“0”)及存储于存储器单元203-3中的数据值(例如，位值“0”)执行第二XOR操作。第二XOR操作(对位值“0”及“0”)产生位值“0”(例如，“0”与“0”的XOR操作结果是“0”)。第二XOR操作的结果(例如，位值“0”)表示对应于存储于单元203-1、203-2及203-3中的数据值的XOR操作的结果且可如此存储于存储器单元203-5中。如下文进一步描述，在本发明的若干个实施例中，可在不经由I/O线将数据传送出阵列的情况下(例如，在不经由感测线地址存取传送数据的情况下)执行XOR操作。在若干个实施例中，对一对数据值执行XOR操作包括：对所述对数据值执行NAND操作；对所述对数据值执行OR操作；及然后对NAND结果值及OR结果值执行AND操作。
虽然在此实例中在OR操作之前对两个数据值(例如，第一XOR操作中的“1”及“1”)执行NAND操作且在AND操作期间将NAND操作的结果(例如，“0”)存储于额外存储器单元(例如，存储器单元203-4)中且将OR操作的结果(“1”)存储于计算组件中，但实施例并不限于此。在一些实施例中，可在NAND操作之前执行OR操作。在这些实施例中，当执行AND操作时可将OR操作的结果存储于额外存储器单元中且可将NAND操作的结果存储于计算组件中。
在若干个实施例中，可针对存储于阵列(例如，201)中的数据在逐感测线基础上并行(例如，以同步方式)确定XOR的结果。举例来说，可对存储于相应感测线205-1到205-S中的每一者的存储器单元203中的数据值同时执行XOR操作，从而导致以同步方式确定对应于相应感测线的XOR值。在所展示的实例中，对应于感测线205-1及205-2的相应XOR值可分别存储于单元203-5及203-10中。
图3A图解说明根据本发明的若干个实施例的与用于使用感测电路确定XOR值的方法相关联的示意图。图3A图解说明根据本文中所描述的若干个实施例的在与确定XOR值相关联的若干个操作阶段371-1到371-7期间存储于耦合到特定感测线305-1的计算组件331-1中的特定数据值。感测线305-1可为例如图2中所展示的阵列201的阵列的若干个感测线中的一者。如此，感测线305-1包含耦合到其的若干个存储器单元303-1、303-2、303-3、303-4及303-5，且所述单元还耦合到相应存取线304-1到304-5。计算组件331-1可为例如下文与图4相关联地进一步描述的计算组件431的计算组件。如此，计算组件331-1可包括按与存储器单元303及/或与对应感测电路(例如，如图2中所展示的感测放大器206-1、图4中所展示的感测放大器406以及图3A中未展示的其它感测电路)相同的间距形成的装置(例如，晶体管)。
在此实例中，耦合到存取线304-1到304-3的单元(例如，单元303-1、303-2及303-3)用于存储可对其执行XOR操作的数据值(例如，分别为“1”、“1”及“0”)，且耦合到存取线304-5的单元(例如，单元303-5)用于存储XOR结果值。如此，在此实例中，存取线304-5是XOR结果行且存取线304-4是暂时存储行。图3A中的阵列可为(举例来说)DRAM阵列，且尽管未展示，但感测线305-1可包括相应互补感测线对(例如，图4中所展示的互补感测线405-1/405-2)。
根据本文中所描述的若干个实施例，可操作耦合到感测线305-1的感测电路以通过执行XOR操作而确定对应于存储于存储器单元(例如，单元303-1、303-2及303-3)中的数据的XOR值。可通过操作感测电路以执行例如NAND、AND、OR及/或反转操作等若干个逻辑操作而执行XOR操作。图3A中所展示的实例图解说明对存储于存储器单元303-1、303-2及303-3中的数据(例如，用于确定存储于耦合到感测线305-1的单元中的XOR值的数据)执行XOR。操作阶段371-1到371-3与执行NAND操作相关联。操作阶段371-4到371-5与执行OR操作相关联。操作阶段371-6与对NAND操作的结果值及OR操作的结果值执行AND操作(例如，对相应NAND及OR结果值进行“AND”操作)相关联。
操作阶段371-1及371-2与对存储于第一存储器单元(例如，303-1)中的数据值及存储于第二存储器单元(例如，303-2)中的数据值执行AND操作相关联。举例来说，操作阶段371-1包含将存储于单元303-1中的数据值(例如，“1”)加载到对应于感测线305-1的感测电路(例如，计算组件331-1)。将存储于存储器单元303-1中的数据值(例如，“1”)加载到计算组件331-1中可包含经由对应感测放大器(例如，图2中所展示的感测放大器206-1)感测存储器单元303-1且经由若干个控制信号的操作(如下文与图4到6相关联地进一步描述)将所感测数据值传送(例如，复制)到计算组件331-1。如此，如图3A中所展示，操作阶段371-1导致计算组件331-1存储存储于单元303-1中的数据值(例如，“1”)。
在操作阶段371-2处，操作感测电路使得存储于计算组件331-1中的数据值是对存储于单元303-1中的数据值(例如，“1”)及存储于单元303-2中的数据值(例如，“1”)进行AND操作的结果。如下文进一步描述，操作感测电路以执行AND操作可包含计算组件331-1有效地用作零(0)累加器。如此，在此实例中，操作阶段371-2导致“1”存储于计算组件331-1中，因为存储于单元303-1中的数据值(例如，“1”)与存储于单元303-2中的数据值(例如，“1”)进行AND操作产生“1”。
操作阶段371-3包含操作感测电路以使存储于计算组件331-1中的数据值反转(例如，使得计算组件331-1存储对存储于单元303-1及303-2中的数据值进行NAND操作的结果)。由于计算组件331-1在操作阶段371-2之后存储对存储于单元303-1中的数据值及存储于单元303-2中的数据值进行AND操作的结果，因此在操作阶段371-3期间使存储于计算组件331-2中的数据值反转导致计算组件331-1存储对存储于单元303-1及303-2中的数据值进行NAND操作的结果。如此，在此实例中，使存储于计算组件331-1中的数据值反转导致“0”(例如，对存储于单元303-1中的“1”与存储于单元303-2中的“1”进行NAND操作的结果是“0”)存储于计算组件331-1中(例如，所存储“1”被反转为“0”)。下文进一步描述对存储于计算组件中的数据执行反转操作(例如，使“1”反转为“0”或反之亦然)的实例。可操作感测电路以将NAND操作的结果存储到如图3A中所展示的存储器单元303-4(例如，通过将存储于计算组件331-1中的数据值复制到所述存储器单元)。
操作阶段371-4及371-5与对存储于第一存储器单元(例如，303-1)中的数据值及存储于第二存储器单元(例如，303-2)中的数据值执行OR操作相关联。举例来说，操作阶段371-4包含将存储于单元303-1中的数据值(例如，“1”)加载到计算组件331-1。将存储于存储器单元303-1中的数据值(例如，“1”)加载到计算组件331-1中可包含经由对应感测放大器(例如，图2中所展示的感测放大器206-1)感测存储器单元303-1且经由若干个控制信号的操作(如下文与图4到6相关联地进一步描述)将所感测数据值传送(例如，复制)到计算组件331-1。如此，如图3A中所展示，操作阶段371-4导致计算组件331-1存储存储于单元303-1中的数据值(例如，“1”)。
在操作阶段371-5处，操作感测电路使得存储于计算组件331-1中的数据值是对存储于单元303-1中的数据值(例如，“1”)及存储于单元303-2中的数据值(例如，“1”)进行OR操作的结果。如下文进一步描述，操作感测电路以执行OR操作可包含计算组件331有效地用作一(1)累加器。如此，在此实例中，操作阶段371-5导致“1”存储于计算组件331-1中，因为存储于单元303-1中的数据值(例如，“1”)与存储于单元303-2中的数据值(例如，“1”)进行OR操作产生“1”。
操作阶段371-6通过操作感测电路以对来自NAND操作的结果值(例如，“0”)及来自OR操作的结果值(例如，“1”)执行AND操作而本质上组合对存储于单元303-1及303-2中的数据值执行的NAND操作及OR操作的结果。对NAND操作的结果与OR操作的结果进行AND操作的结果值相当于对对应结果值执行的XOR操作的结果值。如图3A中所展示，在操作阶段371-6处，来自先前对存储于单元303-1及303-2中的数据值执行的NAND操作的结果值(例如，“0”)存储于单元303-4中。而且，在操作阶段371-6处，计算组件331-1存储来自先前对存储于单元303-1及303-2中的数据值执行的OR操作的结果值(例如，“0”)。如此，操作耦合到感测线305-1的感测电路以对存储于单元303-4中的数据值及存储于计算组件331-1中的数据值进行AND操作导致计算组件331-1存储“0”(例如，“0”与“0”的AND操作结果是“0”)，其对应于对存储于单元303-1及303-2中的数据值执行XOR操作的结果值(例如，“1”与“1”的XOR操作结果是“0”)。XOR操作的结果值(例如，在此实例中为“0”)是对应于存储器单元303-1及303-2的XOR值。在操作阶段371-7处，操作感测电路以将存储于计算组件331-1中的数据值(例如，XOR值“0”)存储于存储器单元303-5中(例如，将存储于计算组件331-1中的数据值“0”复制到单元303-5，如所展示)。
可针对存储于若干个存储器单元中的若干个数据值确定XOR值。来自若干个数据值的XOR值可用于确定那些数目个数据值的奇偶值。例如，来自第一XOR操作的所得数据值(例如，由对存储于单元303-1及303-2中的数据值执行的XOR产生的“0”，如上文所描述)可用于对存储于耦合到特定感测线(例如，感测线305-1)的其它存储器单元(例如，存储器单元303-3)中的数据值执行的后续XOR操作中。举例来说，可操作耦合到感测线305-1的感测电路以对第一XOR操作的结果值(例如，由对存储于存储器单元303-1及303-2中的数据值执行的XOR操作产生的“0”)及存储于另一存储器单元中的数据值(例如，存储于如图3A中所展示的单元303-3中的数据值“0”)执行第二(例如，后续)XOR操作。在此实例中，第二XOR操作将在操作阶段371-7处导致XOR值“0”存储于存储器单元303-5中，因为“0”与“0”的XOR操作结果是“0”。如此，存储于单元303-1、303-2及303-3中的数据的XOR值是“0”，此指示数据值包含偶数数目个“1”(例如，在此实例中，存储于相应单元303-1、303-2及303-3中的数据值“1”、“1”及“0”包括两个“1”，其是偶数数目个“1”)。如果感测线305-1包括耦合到其的额外单元，那么可操作对应感测电路而以类似于上文所描述的方式执行相应数目个额外XOR操作以便确定对应于所存储数据的XOR值。以此方式，执行如本文中所描述的若干个XOR操作可用于确定对应于(例如，保护)若干个数据值的奇偶值。
图3B图解说明根据本发明的若干个实施例的与用于使用感测电路确定XOR值的方法相关联的示意图。图3B图解说明根据本文中所描述的若干个实施例的在与确定XOR值相关联的若干个操作阶段373-1到373-7期间存储于耦合到特定感测线305-2的计算组件331-2中的特定数据值。感测线305-2可为例如图2中所展示的阵列201的阵列的若干个感测线中的一者。如此，感测线305-2包含耦合到其的若干个存储器单元303-6、303-7、303-8、303-9及303-10，且所述单元还耦合到相应存取线304-1到304-5。计算组件331-2可为例如下文与图4相关联地进一步描述的计算组件431的计算组件。如此，计算组件331-2可包括按与存储器单元303及/或与对应感测电路(例如，如图2中所展示的感测放大器206-2、图4中所展示的感测放大器406以及图3B中未展示的其它感测电路)相同的间距形成的装置(例如，晶体管)。
在此实例中，耦合到存取线304-1到304-3的单元(例如，单元303-6、303-7及303-8)用于存储可对其执行XOR操作的数据值(例如，分别为“0”、“0”及“1”)，且耦合到存取线304-5的单元(例如，单元303-10)用于存储XOR结果值。如此，在此实例中，存取线304-5是XOR结果行且存取线304-4是暂时存储行。图3B中的阵列可为(举例来说)DRAM阵列，且尽管未展示，但感测线305-1可包括相应互补感测线对(例如，图4中所展示的互补感测线405-1/405-2)。
根据本文中所描述的若干个实施例,可操作耦合到感测线305-2的感测电路以通过执行XOR操作而确定对应于存储于存储器单元(例如，单元303-6、303-7及303-8)中的数据的XOR值。可通过操作感测电路以执行例如NAND、AND、OR及/或反转操作等若干个逻辑操作而执行XOR操作。图3B中所展示的实例图解说明存储于存储器单元303-6、303-7及303-8(例如，耦合到感测线305-2的单元)中的数据的XOR值的确定。操作阶段373-1到373-3与执行NAND操作相关联。操作阶段373-4到373-5与执行OR操作相关联。操作阶段373-6与对NAND操作的结果值及OR操作的结果值执行AND操作(例如，对相应NAND及OR结果值进行“AND”操作)相关联。
操作阶段373-1及373-2与对存储于第一存储器单元(例如，303-6)中的数据值及存储于第二存储器单元(例如，303-7)中的数据值执行AND操作相关联。举例来说，操作阶段373-1包含将存储于单元303-6中的数据值(例如，“0”)加载到对应于感测线305-2的感测电路(例如，计算组件331-2)。将存储于存储器单元303-6中的数据值(例如，“0”)加载到计算组件331-2中可包含经由对应感测放大器(例如，图2中所展示的感测放大器206-2)感测存储器单元303-6且经由若干个控制信号的操作(如下文与图4到6相关联地进一步描述)将所感测数据值传送(例如，复制)到计算组件331-2。如此，如图3B中所展示，操作阶段373-1导致计算组件331-2存储存储于单元303-6中的数据值(例如，“0”)。
在操作阶段373-2处，操作感测电路使得存储于计算组件331-2中的数据值是对存储于单元303-6中的数据值(例如，“0”)及存储于单元303-7中的数据值(例如，“0”)进行AND操作的结果。如下文进一步描述，操作感测电路以执行AND操作可包含计算组件331-2有效地用作零(0)累加器。如此，在此实例中，操作阶段373-2导致“0”存储于计算组件331-2中，因为存储于单元303-6中的数据值(例如，“0”)与存储于单元303-7中的数据值(例如，“0”)进行AND操作产生“0”。
操作阶段373-3包含操作感测电路以使存储于计算组件331-2中的数据值反转(例如，使得计算组件331-2存储对存储于单元303-6及303-7中的数据值进行NAND操作的结果)。由于计算组件331-2在操作阶段373-2之后存储对存储于单元303-6中的数据值及存储于单元303-7中的数据值进行AND操作的结果，因此在操作阶段373-3期间使存储于计算组件331-2中的数据值反转导致计算组件331-2存储对存储于单元303-6及303-7中的数据值进行NAND操作的结果。如此，在此实例中，使存储于计算组件331-2中的数据值反转导致“1”(例如，对存储于单元303-6中的“0”与存储于单元303-7中的“0”进行NAND操作的结果是“1”)存储于计算组件331-2中(例如，所存储“0”被反转为“1”)。下文进一步描述对存储于计算组件中的数据执行反转操作(例如，使“0”反转为“1”或反之亦然)的实例。可操作感测电路以将NAND操作的结果存储到如图3B中所展示的存储器单元303-9(例如，通过将存储于计算组件331-2中的数据值复制到所述存储器单元)。
操作阶段373-4及373-5与对存储于第一存储器单元(例如，303-6)中的数据值及存储于第二存储器单元(例如，303-7)中的数据值执行OR操作相关联。举例来说，操作阶段373-4包含将存储于单元303-6中的数据值(例如，“0”)加载到计算组件331-2。将存储于存储器单元303-6中的数据值(例如，“0”)加载到计算组件331-2中可包含经由对应感测放大器(例如，图2中所展示的感测放大器206-2)感测存储器单元303-6且经由若干个控制信号的操作(如下文与图4到6相关联地进一步描述)将所感测数据值传送(例如，复制)到计算组件331-2。如此，如图3B中所展示，操作阶段373-4导致计算组件331-2存储存储于单元303-6中的数据值(例如，“0”)。
在操作阶段373-5处，操作感测电路使得存储于计算组件331-2中的数据值是对存储于单元303-6中的数据值(例如，“0”)及存储于单元303-7中的数据值(例如，“0”)进行OR操作的结果。如下文进一步描述，操作感测电路以执行OR操作可包含计算组件331-2有效地用作一(1)累加器。如此，在此实例中，操作阶段373-5导致“0”存储于计算组件331-2中，因为存储于单元303-6中的数据值(例如，“0”)与存储于单元303-7中的数据值(例如，“0”)进行OR操作产生“0”。
操作阶段373-6通过操作感测电路以对来自NAND操作的结果值(例如，“1”)及来自OR操作的结果值(例如，“0”)执行AND操作而本质上组合对存储于单元303-6及303-7中的数据值执行的NAND操作及OR操作的结果。对NAND操作的结果与OR操作的结果进行AND操作的结果值相当于对对应结果值执行的XOR操作的结果值。如图3B中所展示，在操作阶段373-6处，来自先前对存储于单元303-6及303-7中的数据值执行的NAND操作的结果值(例如，“1”)存储于单元303-9中。而且，在操作阶段373-6处，计算组件331-2存储来自先前对存储于单元303-6及303-7中的数据值执行的OR操作的结果值(例如，“0”)。如此，操作耦合到感测线305-2的感测电路以对存储于单元303-9中的数据值及存储于计算组件331-2中的数据值进行AND操作导致计算组件331-2存储“0”(例如，“1”与“0”的AND操作结果是“0”)，其对应于对存储于单元303-6及303-7中的数据值执行XOR操作的结果值(例如，“0”与“0”的XOR操作结果是“0”)。XOR操作的结果值(例如，在此实例中为“0”)是对应于存储于单元303-6、303-7及303-8中的数据值的XOR值。在操作阶段373-7处，操作感测电路以将存储于计算组件331-2中的数据值(例如，XOR值“0”)存储于存储器单元303-10中(例如，将存储于计算组件331-2中的数据值“0”复制到单元303-10，如所展示)。
来自第一XOR操作的所得数据值(例如，由对存储于单元303-6及303-7中的数据值执行的XOR产生的“0”，如上文所描述)可用于对存储于耦合到特定感测线(例如，感测线305-2)的其它存储器单元(例如，存储器单元303-8)中的数据值执行的后续XOR操作中。举例来说，可操作耦合到感测线305-2的感测电路以对第一XOR操作的结果值(例如，由对存储于存储器单元303-6及303-7中的数据值执行的XOR操作产生的“0”)及存储于另一存储器单元中的数据值(例如，存储于如图3B中所展示的单元303-8中的数据值“1”)执行第二(例如，后续)XOR操作。在此实例中，第二XOR操作将在操作阶段373-7处导致XOR值“1”存储于存储器单元303-10中，因为“0”与“1”的XOR操作结果是“1”。如此，对应于存储于单元303-6、303-7及303-8中的数据的XOR值是“1”，此指示数据包含奇数数目个“1”(例如，在此实例中，存储于相应单元303-6、303-7及303-8中的数据值“0”、“0”及“1”包括一个“1”，其是奇数数目个“1”)。如果感测线305-2包括耦合到其的额外存储器单元，那么可操作对应感测电路而以类似于上文所描述的方式执行相应数目个额外XOR操作以便确定对应于所存储数据的XOR值。以此方式，执行如本文中所描述的若干个XOR操作可用于确定对应于(例如，保护)若干个数据值的奇偶值。
图4图解说明根据本发明的若干个实施例的耦合到感测电路的存储器阵列430的一部分的示意图。在此实例中，存储器阵列430是各自包括存取装置402(例如，晶体管)及存储元件403(例如，电容器)的1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列。然而，实施例不限于此实例且其它阵列类型是可能的(例如，具有PCRAM存储器元件的交叉点阵列等)。阵列430的单元布置成由存取线404-0(行0)、404-1(行1)、404-2(行2)、404-3(行3)、…、404-N(行N)耦合的行及由感测线(例如，数字线)405-1(D)及405-2(D_)耦合的列。在此实例中，每一单元列与一对互补感测线405-1(D)及405-2(D_)相关联。
在若干个实施例中，计算组件(例如，431)可包括按与感测放大器(例如，406)及/或阵列(例如，430)的存储器单元的晶体管相同的间距形成的若干个晶体管，所述若干个晶体管可符合特定特征大小(例如，4F2、6F2等)。如下文进一步描述，计算组件431可联合感测放大器406操作以在不经由感测线地址存取传送数据的情况下(例如，在不激发列解码信号使得经由局部I/O线(例如，I/O线466及/或图2中所展示的I/O线234)将数据传送到在阵列及感测电路外部的电路的情况下)执行与执行XOR操作相关联的各种操作。
在图4中所图解说明的实例中，对应于计算组件431的电路包括耦合到感测线D及D_中的每一者的五个晶体管；然而，实施例不限于此实例。晶体管407-1及407-2具有分别耦合到感测线D及D_的第一源极/漏极区域及耦合到交叉耦合锁存器(例如，耦合到一对交叉耦合晶体管(例如交叉耦合NMOS晶体管408-1及408-2以及交叉耦合PMOS晶体管409-1及409-2)的栅极)的第二源极/漏极区域。如本文中进一步描述，包括晶体管408-1、408-2、409-1及409-2的交叉耦合锁存器可称为次级锁存器(例如，对应于感测放大器406的交叉耦合锁存器可在本文中称为初级锁存器)。
晶体管407-1及407-2可称为通过晶体管，所述通过晶体管可经由相应信号411-1(Passd)及411-2(Passdb)经启用以便将相应感测线D及D_上的电压或电流传递到包括晶体管408-1、408-2、409-1及409-2的交叉耦合锁存器的输入(例如，次级锁存器的输入)。在此实例中，晶体管407-1的第二源极/漏极区域耦合到晶体管408-1及409-1的第一源极/漏极区域以及晶体管408-2及409-2的栅极。类似地，晶体管407-2的第二源极/漏极区域耦合到晶体管408-2及409-2的第一源极/漏极区域以及晶体管408-1及409-1的栅极。
晶体管408-1及408-2的第二源极/漏极区域共同耦合到负控制信号412-1(Accumb)。晶体管409-1及409-2的第二源极/漏极区域共同耦合到正控制信号412-2(Accum)。经激活Accum信号412-2可为供应电压(例如，Vcc)且经激活Accumb信号可为参考电压(例如，接地)。激活信号412-1及412-2启用对应于次级锁存器的包括晶体管408-1、408-2、409-1及409-2的交叉耦合锁存器。经启用交叉耦合锁存器操作以放大共同节点417-1与共同节点417-2之间的差分电压，使得节点417-1经驱动到Accum信号电压及Accumb信号电压中的一者(例如，Vcc及接地中的一者)，且节点417-2经驱动到Accum信号电压及Accumb信号电压中的另一者。如下文进一步描述，信号412-1及412-2经标记为“Accum”及“Accumb”，因为次级锁存器可在用于执行逻辑操作(例如，AND操作)时用作累加器。在若干个实施例中，累加器包括形成次级锁存器的交叉耦合晶体管408-1、408-2、409-1及409-2以及通过晶体管407-1及407-2。
在此实例中，计算组件431还包含具有耦合到相应数字线D及D_的第一源极/漏极区域的反相晶体管414-1及414-2。晶体管414-1及414-2的第二源极/漏极区域分别耦合到晶体管416-1及416-2的第一源极/漏极区域。晶体管416-1及416-2的第二源极/漏极区域可耦合到接地。晶体管414-1及414-2的栅极耦合到信号413(InvD)。晶体管416-1的栅极耦合到共同节点417-1，晶体管408-2的栅极、晶体管409-2的栅极以及晶体管408-1的第一源极/漏极区域也耦合到共同节点417-1。以互补方式，晶体管416-2的栅极耦合到共同节点417-2，晶体管408-1的栅极、晶体管409-1的栅极以及晶体管408-2的第一源极/漏极区域也耦合到共同节点417-2。如此，可通过激活信号InvD而执行反转操作，此使存储于次级锁存器中的数据值(例如，存储于计算组件中的数据值)反转且将反转值驱动到感测线405-1及405-2上。
在若干个实施例中，且如上文与图2及3相关联地所指示，计算组件可用于执行(例如)与执行XOR操作相关联的NAND、AND、OR及反转操作。举例来说，存储于特定单元中的数据值可由对应感测放大器406感测。可通过激活Passd(411-1)及Passdb(411-2)信号以及Accumb(412-1)及Accum信号(412-2)而将所述数据值传送到计算组件431的数据锁存器。为对存储于计算组件中的数据值与存储于耦合到同一感测线的不同特定单元中的数据值进行AND操作，可启用所述不同特定单元耦合到的存取线。可启用(例如，激发)感测放大器406，其放大感测线405-1及405-2上的差分信号。仅激活Passd(411-1)(例如，同时将Passdb(411-2)维持在经停用状态中)导致累加对应于感测线405-1上的电压信号的数据值(例如，对应于逻辑“1”的Vcc或对应于逻辑“0”的接地)。Accumb及Accum信号在AND操作期间保持激活。
因此，如果存储于不同特定单元中(且由感测放大器406感测)的数据值是逻辑“0”，那么存储于计算组件的次级锁存器中的值经断言为低(例如，例如0V的接地电压)，使得其存储逻辑“0”。然而，如果存储于不同特定单元中(且由感测放大器406感测)的值并非逻辑“0”，那么计算组件的次级锁存器保持其先前值。因此，如果计算组件先前存储逻辑“1”且不同特定单元也存储逻辑“1”，那么计算组件将仅存储逻辑“1”。因此，操作计算组件431以执行逻辑AND操作。如上文所提及，可激活反相信号413以便使由可用于(举例来说)执行NAND操作(例如，通过使AND操作的结果反转)的计算组件431存储的数据值反转。
图5A图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图585-1。时序图585-1图解说明与执行逻辑操作(例如，R输入逻辑操作)的第一操作阶段相关联的信号(例如，电压信号)。例如，图5A中所描述的第一操作阶段可为AND、NAND、OR或NOR操作的第一操作阶段。如下文进一步描述，执行图5A中所图解说明的操作阶段可涉及消耗与先前处理方法相比显著较少的能量(例如，大约一半)，先前处理方法可涉及提供电压轨之间(例如，供应与接地之间)的全摆动以执行逻辑操作。
在图5A中所图解说明的实例中，对应于互补逻辑值(例如，“1”及“0”)的电压轨是供应电压574(VDD)及接地电压572(Gnd)。在执行逻辑操作之前，可发生平衡使得互补感测线D及D_在平衡电压525(VDD/2)下短接在一起。下文与图6相关联地进一步描述平衡。
在时间t1处，对平衡信号526停用，且然后启用选定存取线(例如，行)(例如，对应于其数据值将经感测且用作第一输入的存储器单元的行)。信号504-0表示施加到选定行(例如，图4中的行404-0)的电压信号。当行信号504-0达到对应于选定单元的存取晶体管(例如，402)的阈值电压(Vt)时，存取晶体管接通且将感测线D耦合到选定存储器单元(例如，如果单元是1T1C DRAM单元，那么耦合到电容器403)，此在时间t2与t3之间形成感测线D与D_之间的差分电压信号(例如，如分别由信号505-1及505-2所指示)。由信号503表示选定单元的电压。由于能量守恒，形成D与D_之间的差分信号(例如，通过将单元耦合到感测线D)不消耗能量，因为可在耦合到行的多个存储器单元内摊还与激活/停用行信号504相关联的能量。
在时间t3处，感测放大器(例如，406)启用(例如，正控制信号531(例如，图6中所展示的PSA 631)变高，且负控制信号528(例如，RNL_628)变低)，此放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，接地)处于感测线D上(且另一电压处于互补感测线D_上)，使得所感测数据值存储于感测放大器406的初级锁存器中。在将感测线D(405-1)从平衡电压VDD/2充电到导轨电压VDD时发生初级能量消耗。
在时间t4处，启用通过晶体管407-1及407-2(例如，经由分别施加到图4中的控制线411-1及411-2的相应Passd及Passdb控制信号)。控制信号411-1及411-2共同称为控制信号511。如本文中所使用，例如Passd及Passdb等各种控制信号可通过参考所述信号施加到其的控制线而指代。例如，Passd信号可称为控制信号411-1。在时间t5处，经由相应控制线412-1及412-2激活累加器控制信号Accumb及Accum。如下文所描述，累加器控制信号(例如，累加器控制信号512-1及512-2)可保持激活以用于后续操作阶段。如此，在此实例中，激活控制信号512-1及512-2会启用计算组件(例如，431)的次级锁存器。存储于感测放大器406中的所感测数据值传送(例如，复制)到计算组件431的次级锁存器。
在时间t6处，禁用(例如，关断)通过晶体管407-1及407-2；然而，由于累加器控制信号512-1及512-2保持激活，因此所累加结果存储(例如，锁存)于计算组件431的次级锁存器中。在时间t7处，对行信号504-0停用，且在时间t8处禁用阵列感测放大器(例如，对感测放大器控制信号528及531停用)。
在时间t9处，感测线D及D_是平衡的(例如，激活平衡信号526)，如由感测线电压信号505-1及505-2从其相应轨值移动到平衡电压525(VDD/2)所图解说明。所述平衡由于能量守恒定律而消耗极少能量。如下文与图6相关联地描述，在此实例中，平衡可涉及使互补感测线D及D_在是VDD/2的平衡电压下短接在一起。例如，可在存储器单元感测操作之前发生平衡。
图5B-1及5B-2分别图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图585-2及585-3。时序图585-2及585-3图解说明与执行逻辑操作(例如，R输入逻辑操作)的若干个中间操作阶段相关联的信号(例如，电压信号)。例如，时序图585-2对应于R输入NAND操作或R输入AND操作的若干个中间操作阶段，且时序图585-3对应于R输入NOR操作或R输入OR操作的若干个中间操作阶段。举例来说，执行AND或NAND操作可包含：继例如图5A中所描述的初始操作阶段之后执行图5B-1中所展示的操作阶段一或多次。类似地，执行OR或NOR操作可包含：继例如图5A中所描述的初始操作阶段之后执行图5B-2中所展示的操作阶段一或多次。
如时序图585-2及585-3中所展示，在时间t1处，禁用平衡(例如，对平衡信号526停用)，且然后启用选定行(例如，对应于其数据值将经感测且用作例如第二输入、第三输入等输入的存储器单元的行)。信号504-1表示施加到选定行(例如，图4中的行404-1)的电压信号。当行信号504-1达到对应于选定单元的存取晶体管(例如，402)的阈值电压(Vt)时，存取晶体管接通且将感测线D耦合到选定存储器单元(例如，如果单元是1T1C DRAM单元，那么耦合到电容器403)，此在时间t2与t3之间形成感测线D与D_之间的差分电压信号(例如，如分别由信号505-1及505-2所指示)。由信号503表示选定单元的电压。由于能量守恒，形成D与D_之间的差分信号(例如，通过将单元耦合到感测线D)不消耗能量，因为可在耦合到行的多个存储器单元内摊还与激活/停用行信号504相关联的能量。
在时间t3处，感测放大器(例如，406)启用(例如，正控制信号531(例如，图6中所展示的PSA 631)变高，且负控制信号528(例如，RNL_628)变低)，此放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，接地)处于感测线D上(且另一电压处于互补感测线D_上)，使得所感测数据值存储于感测放大器(例如，感测放大器406)的初级锁存器中。在将感测线D(405-1)从平衡电压VDD/2充电到导轨电压VDD时发生初级能量消耗。
如时序图585-2及585-3中所展示，在时间t4处(例如，在感测选定单元之后)，取决于特定逻辑操作而激活控制信号411-1(Passd，与图5B-1中的511-1相关联)及411-2(Passdb，与图5B-2中的511-2相关联)中的仅一者(例如，启用通过晶体管407-1及407-2中的仅一者)。举例来说，由于时序图585-2对应于NAND或AND操作的中间阶段，因此在时间t4处激活控制信号411-1(由511-1指示)且控制信号411-2保持停用。相反地，由于时序图585-3对应于NOR或OR操作的中间阶段，因此在时间t4处激活控制信号411-2(由511-2指示)且控制信号411-1保持停用。从上文回想：累加器控制信号512-1(Accumb)及512-2(Accum)在图5A中所描述的初始操作阶段期间经激活，且其在中间操作阶段期间保持激活。
由于先前启用计算组件，因此仅激活Passd(411-1)导致累加对应于电压信号505-1的数据值。类似地，仅激活Passdb(411-2)导致累加对应于电压信号505-2的数据值。例如，在其中仅激活Passd(411-1)的实例性AND/NAND操作(例如，时序图585-2)中，如果存储于选定存储器单元(例如，在此实例中为行1存储器单元)中的数据值是逻辑0，那么与次级锁存器相关联的所累加值经断言为低，使得次级锁存器存储逻辑0。如果存储于行1存储器单元中的数据值并非逻辑0，那么次级锁存器保持其所存储的行0数据值(例如，逻辑1或逻辑0)。如此，在此AND/NAND操作实例中，次级锁存器正用作零(0)累加器。类似地，在其中仅激活Passdb的实例性OR/NOR操作(例如，时序图585-3)中，如果存储于选定存储器单元(例如，在此实例中为行1存储器单元)中的数据值是逻辑1，那么与次级锁存器相关联的所累加值经断言为高，使得次级锁存器存储逻辑1。如果存储于行1存储器单元中的数据值并非逻辑1，那么次级锁存器保持其所存储的行0数据值(例如，逻辑1或逻辑0)。如此，在此OR/NOR操作实例中，次级锁存器正有效地用作一(1)累加器，因为D_上的电压信号405-2正设定计算组件的真实数据值。
在例如图5B-1及5B-2中所展示的中间操作阶段结束时，对Passd信号(例如，用于AND/NAND)或Passdb信号(例如，用于OR/NOR)停用(例如，在时间t5处)，禁用选定行(例如，在时间t6处)，禁用感测放大器(例如，在时间t7处)，且发生平衡(例如，在时间t8处)。可重复例如图5B-1或5B-2中所图解说明的中间操作阶段以便累加来自若干个额外行的结果。作为实例，时序图585-2或585-3的序列可针对行2存储器单元经执行后续(例如，第二)次，针对行3存储器单元经执行后续(例如，第三)次等。例如，针对10输入NOR操作，图5B-2中所展示的中间阶段可发生9次以提供10输入逻辑操作的9个输入，其中在初始操作阶段(例如，如图5A中所描述)期间确定第十输入。可执行与根据本发明的实施例执行XOR操作相关联的上文所描述的逻辑操作(例如，AND、OR、NAND、NOR)。图5C-1及5C-2分别图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图585-4及585-5。时序图585-4及585-5图解说明与执行逻辑操作(例如，R输入逻辑操作)的最后操作阶段相关联的信号(例如，电压信号)。例如，时序图585-4对应于R输入NAND操作或R输入NOR操作的最后操作阶段，且时序图585-5对应于R输入AND操作或R输入OR操作的最后操作阶段。举例来说，执行NAND操作可包含继与图5B-1相关联地描述的中间操作阶段的若干个迭代之后执行图5C-1中所展示的操作阶段，执行NOR操作可包含继与图5B-2相关联地描述的中间操作阶段的若干个迭代之后执行图5C-1中所展示的操作阶段，执行AND操作可包含继与图5B-1相关联地描述的中间操作阶段的若干个迭代之后执行图5C-2中所展示的操作阶段，且执行OR操作可包含继与图5B-2相关联地描述的中间操作阶段的若干个迭代之后执行图5C-2中所展示的操作阶段。下文所展示的表1指示根据本文中所描述的若干个实施例对应于与执行若干个R输入逻辑操作相关联的操作阶段序列的图。
表1
操作 图5A 图5B-1 图5B-2 图5C-1 图5C-2
AND 第一阶段 R-1个迭代 最后阶段
NAND 第一阶段 R-1个迭代 最后阶段
OR 第一阶段 R-1个迭代 最后阶段
NOR 第一阶段 R-1个迭代 最后阶段
与将R输入逻辑操作的结果存储到阵列(例如，阵列430)的行相关联地描述图5C-1及5C-2的最后操作阶段。然而，在若干个实施例中，可将结果存储到除往回到阵列以外的适合位置(例如，经由I/O线存储到与控制器及/或主机处理器相关联的外部寄存器、存储到不同存储器装置的存储器阵列等)。
如时序图585-4及585-5中所展示，在时间t1处，禁用平衡(例如，对平衡信号526停用)使得感测线D及D_浮动。在时间t2处，取决于正执行哪一逻辑操作而激活InvD信号513或Passd及Passdb信号511。在此实例中，激活InvD信号513以用于NAND或NOR操作(参见图5C-1)，且激活Passd及Passdb信号511以用于AND或OR操作(参见图5C-2)。
在时间t2处激活InvD信号513(例如，与NAND或NOR操作相关联)启用晶体管414-1/414-2且在下拉感测线D或感测线D_时导致存储于计算组件(例如，431)的次级锁存器中的数据值的反转。如此，激活信号513使所累加输出反转。因此，针对NAND操作，如果在先前操作阶段(例如，初始操作阶段及一或多个中间操作阶段)中感测的存储器单元中的任何者存储逻辑0(例如，如果NAND操作的R输入中的任何者是逻辑0)，那么感测线D_将携载对应于逻辑0的电压(例如，接地电压)且感测线D将携载对应于逻辑1的电压(例如，供应电压，例如VDD)。针对此NAND实例，如果在先前操作阶段中感测的所有存储器单元存储逻辑1(例如，NAND操作的所有R输入是逻辑1)，那么感测线D_将携载对应于逻辑1的电压且感测线D将携载对应于逻辑0的电压。在时间t3处，然后启用感测放大器406的初级锁存器(例如，激发感测放大器)，从而将D及D_驱动到适当轨，且感测线D现在携载相应输入数据值的经NAND操作的结果(如从在先前操作阶段期间感测的存储器单元确定)。如此，如果输入数据值中的任何者是逻辑0，那么感测线D将处于VDD，且如果所有输入数据值是逻辑1，那么感测线D将处于接地。
针对NOR操作，如果在先前操作阶段(例如，初始操作阶段及一或多个中间操作阶段)中感测的存储器单元中的任何者存储逻辑1(例如，如果NOR操作的R输入中的任何者是逻辑1)，那么感测线D_将携载对应于逻辑1的电压(例如，VDD)且感测线D将携载对应于逻辑0的电压(例如，接地)。针对此NOR实例，如果在先前操作阶段中感测的所有存储器单元存储逻辑0(例如，NOR操作的所有R输入是逻辑0)，那么感测线D_将携载对应于逻辑0的电压且感测线D将携载对应于逻辑1的电压。在时间t3处，然后启用感测放大器406的初级锁存器且感测线D现在含有相应输入数据值的经NOR操作的结果(如从在先前操作阶段期间感测的存储器单元确定)。如此，如果输入数据值中的任何者是逻辑1，那么感测线D将处于接地，且如果所有输入数据值是逻辑0，那么感测线D将处于VDD。
参考图5C-2，激活Passd及Passdb信号511(例如，与AND或OR操作相关联)将存储于计算组件431的次级锁存器中的所累加输出传送到感测放大器406的初级锁存器。例如，针对AND操作，如果在先前操作阶段(例如，图5A的第一操作阶段及图5B-1的中间操作阶段的一或多个迭代)中感测的存储器单元中的任何者存储逻辑0(例如，如果AND操作的R输入中的任何者是逻辑0)，那么感测线D_将携载对应于逻辑1的电压(例如，VDD)且感测线D将携载对应于逻辑0的电压(例如，接地)。针对此AND实例，如果在先前操作阶段中感测的所有存储器单元存储逻辑1(例如，AND操作的所有R输入是逻辑1)，那么感测线D_将携载对应于逻辑0的电压且感测线D将携载对应于逻辑1的电压。在时间t3处，然后启用感测放大器206的初级锁存器且感测线D现在携载相应输入数据值的经AND操作的结果(如从在先前操作阶段期间感测的存储器单元确定)。如此，如果输入数据值中的任何者是逻辑0，那么感测线D将处于接地，且如果所有输入数据值是逻辑1，那么感测线D将处于VDD。
针对OR操作，如果在先前操作阶段(例如，图5A的第一操作阶段及图5B-2中所展示的中间操作阶段的一或多个迭代)中感测的存储器单元中的任何者存储逻辑1(例如，如果OR操作的R输入中的任何者是逻辑1)，那么感测线D_将携载对应于逻辑0的电压(例如，接地)且感测线D将携载对应于逻辑1的电压(例如，VDD)。针对此OR实例，如果在先前操作阶段中感测的所有存储器单元存储逻辑0(例如，OR操作的所有R输入是逻辑0)，那么感测线D将携载对应于逻辑0的电压且感测线D_将携载对应于逻辑1的电压。在时间t3处，然后启用感测放大器(例如，感测放大器406)的初级锁存器且感测线D现在携载相应输入数据值的经OR操作的结果(如从在先前操作阶段期间感测的存储器单元确定)。如此，如果输入数据值中的任何者是逻辑1，那么感测线D将处于VDD，且如果所有输入数据值是逻辑0，那么感测线D将处于接地。
R输入AND、OR、NAND及“NOR”操作的结果然后可往回存储到阵列(例如，阵列430)的存储器单元。在图5C-1及5C-2中所展示的实例中，R输入逻辑操作的结果存储到耦合到行N(例如，图4中的404-N)的存储器单元。将逻辑操作的结果存储到行N存储器单元仅仅涉及通过启用行N而启用行N存取晶体管402。行N存储器单元的电容器403将经驱动到对应于感测线D上的数据值(例如，逻辑1或逻辑0)的电压，此本质上对先前存储于行N存储器单元中的任何数据值重写。应注意，行N存储器单元可为存储用作逻辑操作的输入的数据值的相同存储器单元。例如，可将逻辑操作的结果往回存储到行0存储器单元或行1存储器单元。
时序图585-4及585-5图解说明在时间t3处对正控制信号531及负控制信号528激活(例如，信号531变高且信号528变低)以启用感测放大器406。在时间t4处，对在时间t2处经激活的相应信号(例如，513或511)停用。实施例并不限于此实例。例如，在若干个实施例中，可继时间t4之后(例如，在对信号513或信号511停用之后)启用感测放大器406。
如图5C-1及5C-2中所展示，在时间t5处，启用行R(504-R)(例如，如由行信号504-R指示)，此将选定单元的电容器403驱动到对应于存储于计算组件中的逻辑值的电压503。在时间t6处，禁用行R，在时间t7处，禁用感测放大器406(例如，对信号528及531停用)且在时间t8处发生平衡(例如，激活信号526且使互补感测线405-1/405-2上的电压变为平衡电压)。
在若干个实施例中，例如图4中所描述的感测电路(例如，按与存储器单元相同的间距形成的电路)可实现并行执行众多逻辑操作。例如，在具有16K列的阵列中，可在不经由I/O线(例如，经由总线)传送来自阵列及感测电路的数据的情况下并行执行16K个逻辑操作。如此，在若干个实施例中可操作感测电路以执行多个(例如，16K个)XOR操作。
本发明的实施例不限于图4中所图解说明的特定感测电路配置。例如，不同计算组件架构可用于根据本文中所描述的若干个实施例执行逻辑操作。例如，图7中图解说明替代计算组件架构。尽管图4中未图解说明，但在若干个实施例中，控制电路(例如，图1中所展示的控制电路140)可耦合到阵列430、感测放大器406及/或计算组件431。此控制电路可(例如)与阵列及感测电路在同一芯片上及/或在例如外部处理器的外部处理资源上实施，且可控制激活/停用对应于阵列及感测电路的各种信号以便执行如本文中所描述的逻辑操作。
图6图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。在此实例中，感测电路的部分包括感测放大器606。在若干个实施例中，针对阵列(例如，阵列130)中的每一存储器单元列提供一个感测放大器606(例如，“感测放大器(sense amp)”)。感测放大器606可为(例如)DRAM阵列的感测放大器。在此实例中，感测放大器606耦合到一对互补感测线605-1(“D”)及605-2(“D_”)。如此，感测放大器606通过感测线D及D_耦合到相应列中的所有存储器单元。
感测放大器606包含一对交叉耦合n沟道晶体管(例如，NMOS晶体管)627-1及627-2，其相应源极耦合到负控制信号628(RNL_)且其漏极分别耦合到感测线D及D_。感测放大器606还包含一对交叉耦合p沟道晶体管(例如，PMOS晶体管)629-1及629-2，其相应源极耦合到正控制信号631(PSA)且其漏极分别耦合到感测线D及D_。
感测放大器606包含分别耦合到感测线D及D_的一对隔离晶体管621-1及621-2。隔离晶体管621-1及621-2耦合到控制信号622(ISO)，控制信号622在激活时启用(例如，接通)晶体管621-1及621-2以将感测放大器606连接到存储器单元列。尽管图6中未图解说明，但感测放大器606可耦合到第一及第二存储器阵列且可包含耦合到互补控制信号(例如，ISO_)的另一对隔离晶体管，所述互补控制信号在对ISO激活时被停用使得当感测放大器606耦合到第二阵列时隔离感测放大器606与第一阵列，且反之亦然。
感测放大器606还包含经配置以平衡感测线D及D_的电路。在此实例中，平衡电路包括具有耦合到可等于VDD/2的平衡电压625(dvc2)的第一源极/漏极区域的晶体管624，其中VDD是与阵列相关联的供应电压。晶体管624的第二源极/漏极区域耦合到一对晶体管623-1及623-2的共同第一源极/漏极区域。晶体管623-1及623-2的第二源极/漏极区域分别耦合到感测线D及D_。晶体管624、623-1及623-2的栅极耦合到控制信号626(EQ)。如此，激活EQ会启用晶体管624、623-1及623-2，此有效地将感测线D短接到感测线D_使得感测线D及D_平衡到平衡电压dvc2。
感测放大器606还包含其栅极耦合到信号633(COLDEC)的晶体管632-1及632-2。信号633可称为列解码信号或列选择信号。感测线D及D_响应于激活信号633而连接到相应局部I/O线634-1(IO)及634-2(IO_)(例如，以执行与读取操作相关联的操作，例如感测线存取)。如此，可激活信号633以在I/O线634-1及634-2上将对应于正被存取的存储器单元的状态(例如，例如逻辑0或逻辑1的逻辑数据值)的信号传送出阵列。
在操作中，当正感测(例如，读取)存储器单元时，感测线D、D_中的一者上的电压将稍微大于感测线D、D_中的另一者上的电压。PSA信号然后经驱动为高且RNL_信号经驱动为低以启用感测放大器606。具有较低电压的感测线D、D_对PMOS晶体管629-1、629-2中的一者的接通程度将大于对PMOS晶体管629-1、629-2中的另一者的接通程度，借此使将具有较高电压的感测线D、D_驱动为高的程度大于将另一感测线D、D_驱动为高的程度。类似地，具有较高电压的感测线D、D_对NMOS晶体管627-1、627-2中的一者的接通程度将大于对NMOS晶体管627-1、627-2中的另一者的接通程度，借此使将具有较低电压的感测线D、D_驱动为低的程度大于将另一感测线D、D_驱动为低的程度。因此，在短延迟之后，具有稍微较大电压的感测线D、D_经驱动到PSA信号的电压(其可为供应电压VDD)，且另一感测线D、D_经驱动到RNL_信号的电压(其可为例如接地电位的参考电位)。因此，交叉耦合NMOS晶体管627-1、627-2及PMOS晶体管629-1、629-2用作感测放大器对，其放大感测线D及D_上的差分电压且用于锁存从选定存储器单元感测的数据值。如本文中所使用，感测放大器606的交叉耦合锁存器可称为初级锁存器。相比之下，且如上文结合图4所描述，与计算组件(例如，图4中所展示的计算组件431)相关联的交叉耦合锁存器可称为次级锁存器。
图7A是图解说明根据本发明的若干个实施例的感测电路的示意图。存储器单元包括存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，晶体管702-1及电容器703-1构成存储器单元，且晶体管702-2及电容器703-2构成存储器单元等。在此实例中，存储器阵列730是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列。在若干个实施例中，所述存储器单元可为破坏性读取存储器单元(例如，读取存储于所述单元中的数据会破坏数据使得起初存储于单元中的数据在经读取之后被刷新)。存储器阵列730的单元布置成由字线704-X(行X)、704-Y(行Y)等耦合的行及由互补数据线对DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合的列。对应于每一对互补数据线的个别数据线还可分别称为数据线705-1(D)及705-2(D_)。尽管图7A中展示仅三对互补数据线，但本发明的实施例并不限于此，且存储器单元阵列可包含额外存储器单元列及/或数据线(例如，4,096、8,192、16,384等)。
存储器单元可耦合到不同数据线及/或字线。举例来说，晶体管702-1的第一源极/漏极区域可耦合到数据线705-1(D)，晶体管702-1的第二源极/漏极区域可耦合到电容器703-1，且晶体管702-1的栅极可耦合到字线704-Y。晶体管702-2的第一源极/漏极区域可耦合到数据线705-2(D_)，晶体管702-2的第二源极/漏极区域可耦合到电容器703-2，且晶体管702-2的栅极可耦合到字线704-X。如图7A中所展示的单元板可耦合到电容器703-1及703-2中的每一者。单元板可为可在各种存储器阵列配置中将参考电压(例如，接地)施加到的共同节点。
根据本发明的若干个实施例，存储器阵列730耦合到感测电路750。在此实例中，感测电路750包括对应于相应存储器单元列(例如，耦合到相应互补数据线对)的感测放大器706及计算组件731。感测放大器706可包括可在本文中称为初级锁存器的交叉耦合锁存器。举例来说，感测放大器706可如关于图7B所描述而配置。
在图7A中所图解说明的实例中，对应于计算组件731的电路包括静态锁存器764及尤其实施动态锁存器的额外十个晶体管。计算组件731的动态锁存器及/或静态锁存器可在本文中共同称为可用作累加器的次级锁存器。如此，计算组件731可操作为及/或在本文中称为累加器。计算组件731可耦合到如图7A中所展示的数据线D 705-1及D_705-2中的每一者。然而，实施例并不限于此实例。举例来说，计算组件731的晶体管可全部是n沟道晶体管(例如，NMOS晶体管)。
在此实例中，数据线D 705-1可耦合到晶体管716-1及739-1的第一源极/漏极区域以及负载/通过晶体管718-1的第一源极/漏极区域。数据线D_705-2可耦合到晶体管716-2及739-2的第一源极/漏极区域以及负载/通过晶体管718-2的第一源极/漏极区域。
负载/通过晶体管718-1及718-2的栅极可共同耦合到LOAD控制信号或分别耦合到PASSD/PASSDB控制信号，如下文进一步论述。负载/通过晶体管718-1的第二源极/漏极区域可直接耦合到晶体管716-1及739-2的栅极。负载/通过晶体管718-2的第二源极/漏极区域可直接耦合到晶体管716-2及739-1的栅极。
晶体管716-1的第二源极/漏极区域可直接耦合到下拉晶体管714-1的第一源极/漏极区域。晶体管739-1的第二源极/漏极区域可直接耦合到下拉晶体管707-1的第一源极/漏极区域。晶体管716-2的第二源极/漏极区域可直接耦合到下拉晶体管714-2的第一源极/漏极区域。晶体管739-2的第二源极/漏极区域可直接耦合到下拉晶体管707-2的第一源极/漏极区域。下拉晶体管707-1、707-2、714-1及714-2中的每一者的第二源极/漏极区域可共同一起耦合到参考电压791-1(例如，接地(GND))。下拉晶体管707-1的栅极可耦合到AND控制信号线，下拉晶体管714-1的栅极可耦合到ANDinv控制信号线713-1，下拉晶体管714-2的栅极可耦合到ORinv控制信号线713-2，且下拉晶体管707-2的栅极可耦合到OR控制信号线。
晶体管739-1的栅极可称为节点S1，且晶体管739-2的栅极可称为节点S2。图7A中所展示的电路将累加器数据动态地存储于节点S1及S2上。激活LOAD控制信号致使负载/通过晶体管718-1及718-2导通，且借此将互补数据加载到节点S1及S2上。LOAD控制信号可升高到大于VDD的电压以将全VDD电平传递到S1/S2。然而，使LOAD控制信号升高到大于VDD的电压是任选的，且图7A中所展示的电路的功能性不取决于LOAD控制信号升高到大于VDD的电压。
图7A中所展示的计算组件731的配置具有当下拉晶体管707-1、707-2、714-1及714-2在激发感测放大器706之前(例如，在感测放大器706的预种期间)导通时平衡感测放大器的功能性的益处。如本文中所使用，激发感测放大器706是指启用感测放大器706以设定初级锁存器及随后禁用感测放大器706以保持经设定初级锁存器。在禁用平衡(在感测放大器中)之后但在感测放大器激发之前执行逻辑操作可节省电力使用，因为感测放大器的锁存器不必须使用全轨电压(例如，VDD、GND)来“翻转”。
反相晶体管可在执行某些逻辑操作时下拉相应数据线。举例来说，可操作与晶体管714-1(具有耦合到ANDinv控制信号线713-1的栅极)串联的晶体管716-1(具有耦合到动态锁存器的S2的栅极)以下拉数据线705-1(D)，且可操作与晶体管714-2(具有耦合到ORinv控制信号线713-2的栅极)串联的晶体管716-2(具有耦合到动态锁存器的S1的栅极)以下拉数据线705-2(D_)。
锁存器764可通过耦合到作用中负控制信号线712-1(ACCUMB)及作用中正控制信号线712-2(ACCUM)而以可控制方式启用，而非经配置以通过耦合到接地及VDD而连续地启用。在各种实施例中，负载/通过晶体管708-1及708-2可各自具有耦合到LOAD控制信号或PASSD/PASSDB控制信号中的一者的栅极。
根据一些实施例，负载/通过晶体管718-1及718-2的栅极可共同耦合到LOAD控制信号。在其中负载/通过晶体管718-1及718-2的栅极共同耦合到LOAD控制信号的配置中，晶体管718-1及718-2可为负载晶体管。激活LOAD控制信号致使负载晶体管导通，且借此将互补数据加载到节点S1及S2上。LOAD控制信号可升高到大于VDD的电压以将全VDD电平传递到S1/S2。然而，LOAD控制信号不需要升高到大于VDD的电压，且图7A中所展示的电路的功能性不取决于LOAD控制信号升高到大于VDD的电压。
根据一些实施例，负载/通过晶体管718-1的栅极可耦合到PASSD控制信号，且负载/通过晶体管718-2的栅极可耦合到PASSDb控制信号。在其中晶体管718-1及718-2的栅极分别耦合到PASSD及PASSDb控制信号中的一者的配置中，晶体管718-1及718-2可为通过晶体管。可以不同于负载晶体管的方式(例如，在不同时间处及/或在不同电压/电流条件下)操作通过晶体管。如此，通过晶体管的配置可不同于负载晶体管的配置。
举例来说，负载晶体管经构造以处置与将数据线耦合到局部动态节点S1及S2相关联的负载。通过晶体管经构造以处置与将数据线耦合到邻近累加器(例如，通过移位电路723，如图7A中所展示)相关联的较重负载。根据一些实施例，负载/通过晶体管718-1及718-2可经配置以适应对应于通过晶体管的较重负载但作为负载晶体管耦合及操作。经配置为通过晶体管的负载/通过晶体管718-1及718-2还可用作负载晶体管。然而，经配置为负载晶体管的负载/通过晶体管718-1及718-2可不能够用作通过晶体管。
在若干个实施例中，包含锁存器764的计算组件731可包括按与其所耦合的阵列(例如，图7A中所展示的阵列730)的对应存储器单元的晶体管相同的间距形成的若干个晶体管，所述若干个晶体管可符合特定特征大小(例如，4F2、6F2等)。根据各种实施例，锁存器764包含通过负载/通过晶体管718-1及718-2耦合到一对互补数据线D 705-1及D_705-2的四个晶体管708-1、708-2、709-1及709-2。然而，实施例不限于此配置。锁存器764可为交叉耦合锁存器(例如，例如n沟道晶体管(例如，NMOS晶体管)709-1及709-2的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)708-1及708-2的另一对晶体管的栅极交叉耦合)。如本文中进一步描述，交叉耦合锁存器764可称为静态锁存器。
相应数据线D及D_上的电压或电流可提供到交叉耦合锁存器764的相应锁存器输入717-1及717-2(例如，次级锁存器的输入)。在此实例中，锁存器输入717-1耦合到晶体管708-1及709-1的第一源极/漏极区域以及晶体管708-2及709-2的栅极。类似地，锁存器输入717-2可耦合到晶体管708-2及709-2的第一源极/漏极区域以及晶体管708-1及709-1的栅极。
在此实例中，晶体管709-1及709-2的第二源极/漏极区域共同耦合到负控制信号线712-1(例如，类似于图7B中关于初级锁存器所展示的控制信号RnIF的接地(GND)或ACCUMB控制信号)。晶体管708-1及708-2的第二源极/漏极区域共同耦合到正控制信号线712-2(例如，类似于图7B中关于初级锁存器所展示的控制信号ACT的VDD或ACCUM控制信号)。正控制信号712-2可提供供应电压(例如，VDD)且负控制信号712-1可为参考电压(例如，接地)以启用交叉耦合锁存器764。根据一些实施例，晶体管708-1及708-2的第二源极/漏极区域共同直接耦合到供应电压(例如，VDD)，且晶体管709-1及709-2的第二源极/漏极区域共同直接耦合到参考电压(例如，接地)以便连续地启用锁存器764。
经启用交叉耦合锁存器764操作以放大锁存器输入717-1(例如，第一共同节点)与锁存器输入717-2(例如，第二共同节点)之间的差分电压，使得锁存器输入717-1经驱动到经激活正控制信号电压(例如，VDD)或经激活负控制信号电压(例如，接地)，且锁存器输入717-2经驱动到经激活正控制信号电压(例如，VDD)或经激活负控制信号电压(例如，接地)中的另一者。
如图7A中所展示，感测放大器706及计算组件731可经由移位电路723耦合到阵列730。在此实例中，移位电路723包括一对隔离装置(例如，分别耦合到数据线705-1(D)及705-2(D_)的隔离晶体管721-1及721-2))。隔离晶体管721-1及721-2耦合到控制信号722(NORM)，控制信号722在激活时启用(例如，接通)隔离晶体管721-1及721-2以将对应感测放大器706及计算组件731耦合到对应存储器单元列(例如，对应互补数据线对705-1(D)及705-2(D_))。根据各种实施例，隔离晶体管721-1及721-2的导通可称为移位电路723的“正常”配置。
在图7A中所图解说明的实例中，移位电路723包含耦合到互补控制信号719(SHIFT)的另一(例如，第二)对隔离装置(例如，隔离晶体管721-3及721-4)，互补控制信号719可(举例来说)在对NORM停用时被激活。可操作隔离晶体管721-3及721-4(例如，经由控制信号719)，使得特定感测放大器706及计算组件731(例如，累加器731-6)耦合到不同互补数据线对(例如，不同于隔离晶体管721-1及721-2将特定感测放大器706及计算组件731耦合到的互补数据线对的互补数据线对)，或可将特定感测放大器706及计算组件731耦合到另一存储器阵列(且隔离特定感测放大器706及计算组件731与第一存储器阵列)。根据各种实施例，例如，移位电路723可布置为感测放大器706的一部分(例如，在所述感测放大器内)。
尽管图7A中所展示的移位电路723包含用于将特定感测电路750(例如，特定感测放大器706及对应计算组件731)耦合到特定互补数据线对705-1(D)及705-2(D_)(例如，DIGIT(n)及DIGIT(n)_)的隔离晶体管721-1及721-2以及经布置以将特定感测电路750耦合到一个特定方向上的邻近互补数据线对(例如，在图7A中的右边所展示的邻近数据线DIGIT(n+1)及DIGIT(n+1)_)的隔离晶体管721-3及721-4，但本发明的实施例并不限于此。例如，移位电路可包含用于将特定感测电路耦合到特定互补数据线对(例如，DIGIT(n)及DIGIT(n)_)的隔离晶体管721-1及721-2以及经布置以便用于将特定感测电路耦合到另一特定方向上的邻近互补数据线对(例如，在图7A中的左边所展示的邻近数据线DIGIT(n-1)及DIGIT(n-1)_)的隔离晶体管721-3及721-4。
本发明的实施例不限于图7A中所展示的移位电路723的配置。在若干个实施例中，例如，可与在不经由I/O线(例如，局部I/O线(IO/IO_))将数据传送出感测电路750的情况下执行例如加法及减法函数的计算函数相关联地操作(例如，联合感测放大器706及计算组件731)例如图7A中所展示的移位电路723。
尽管图7A中未展示，但每一存储器单元列可耦合到列解码线，所述列解码线可经激活以经由局部I/O线将来自对应感测放大器706及/或计算组件731的数据值传送到在阵列外部的控制组件，例如外部处理资源(例如，主机处理器及/或其它功能单元电路)。列解码线可耦合到列解码器(例如，列解码器)。然而，如本文中所描述，在若干个实施例中，不需要经由此些I/O线传送数据以执行根据本发明的实施例的逻辑操作。在若干个实施例中，例如，可联合感测放大器706及计算组件731操作移位电路723以在不将数据传送到在阵列外部的控制组件的情况下执行例如加法及减法函数的计算函数。
图7B是图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。根据各种实施例，感测放大器706可包括交叉耦合锁存器。然而，感测放大器706的实施例不限于交叉耦合锁存器。作为实例，感测放大器706可为电流模式感测放大器及/或单端感测放大器(例如，耦合到一个数据线的感测放大器)。而且，本发明的实施例不限于折叠式数据线架构。
在若干个实施例中，感测放大器(例如，706)可包括按与其所耦合的对应计算组件731及/或阵列(例如，图7A中所展示的阵列730)的存储器单元的晶体管相同的间距形成的若干个晶体管，所述若干个晶体管可符合特定特征大小(例如，4F2、6F2等)。感测放大器706包括锁存器715，锁存器715包含耦合到一对互补数据线D 705-1及D_705-2的四个晶体管。锁存器715可为交叉耦合锁存器(例如，例如n沟道晶体管(例如，NMOS晶体管)727-1及727-2的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)729-1及729-2的另一对晶体管的栅极交叉耦合)。如本文中进一步描述，包括晶体管727-1、727-2、729-1及729-2的锁存器715可称为初级锁存器。然而，实施例并不限于此实例。
相应数据线D及D_上的电压或电流可提供到交叉耦合锁存器715的相应锁存器输入733-1及733-2(例如，次级锁存器的输入)。在此实例中，锁存器输入733-1耦合到晶体管727-1及729-1的第一源极/漏极区域以及晶体管727-2及729-2的栅极。类似地，锁存器输入733-2可耦合到晶体管727-2及729-2的第一源极/漏极区域以及晶体管727-1及729-1的栅极。计算组件731(例如，累加器)可耦合到交叉耦合锁存器715的锁存器输入733-1及733-2，如所展示；然而，实施例不限于图7B中所展示的实例。
在此实例中，晶体管727-1及727-2的第二源极/漏极区域共同耦合到作用中负控制信号728(RnIF)。晶体管729-1及729-2的第二源极/漏极区域共同耦合到作用中正控制信号790(ACT)。ACT信号790可为供应电压(例如，VDD)且RnIF信号可为参考电压(例如，接地)。激活信号728及790会启用交叉耦合锁存器715。
经启用交叉耦合锁存器715操作以放大锁存器输入733-1(例如，第一共同节点)与锁存器输入733-2(例如，第二共同节点)之间的差分电压，使得锁存器输入733-1经驱动到ACT信号电压及RnIF信号电压中的一者(例如，VDD及接地中的一者)，且锁存器输入733-2经驱动到ACT信号电压及RnIF信号电压中的另一者。
感测放大器706还可包含经配置以平衡数据线D与D_(例如，与使感测放大器准备用于感测操作相关联)的电路。在此实例中，平衡电路包括具有第一源极/漏极区域的晶体管724，所述第一源极/漏极区域耦合到晶体管725-1的第一源极/漏极区域及数据线D705-1。晶体管724的第二源极/漏极区域可耦合到晶体管725-2的第一源极/漏极区域及数据线D_705-2。晶体管724的栅极可耦合到晶体管725-1及725-2的栅极。
晶体管725-1及725-2的第二源极/漏极区域耦合到可等于VDD/2的平衡电压738(例如，VDD/2)，其中VDD是与阵列相关联的供应电压。晶体管724、725-1及725-2的栅极可耦合到控制信号726(EQ)。如此，激活EQ会启用晶体管724、725-1及725-2，此有效地将数据线D短接到数据线D_使得数据线D及D_经平衡到平衡电压VDD/2。根据本发明的各种实施例，可使用感测放大器执行若干个逻辑操作，且将结果存储于计算组件(例如，累加器)中。
可以数种模式操作感测电路750以执行逻辑操作，所述模式包含其中逻辑操作的结果最初存储于感测放大器706中的第一模式及其中逻辑操作的结果最初存储于计算组件731中的第二模式。下文关于图8A及8B描述感测电路750以第一模式的操作，且下文关于图5A到5C-2描述感测电路750以第二模式的操作。另外关于第一操作模式，可以预感测(例如，在逻辑操作控制信号为作用中之前激发感测放大器)及后感测(例如，在逻辑操作控制信号为作用中之后激发感测放大器)模式两者操作感测电路750，其中逻辑操作的结果最初存储于感测放大器706中。
如下文进一步描述，可联合计算组件731操作感测放大器706以使用来自阵列的数据作为输入来执行各种逻辑操作。在若干个实施例中，可在不经由数据线地址存取传送数据的情况下(例如，在不激发列解码信号使得经由局部I/O线将数据传送到在阵列及感测电路外部的电路的情况下)将逻辑操作的结果往回存储到阵列。如此，本发明的若干个实施例可实现使用少于各种先前方法的电力执行逻辑操作及与其相关联的计算函数。另外，由于若干个实施例消除对跨越I/O线传送数据以便执行计算函数(例如，在存储器与离散处理器之间)的需要，因此若干个实施例可实现与先前方法相比较经增加的并行处理能力。
下文描述且下文的表2中总结关于执行逻辑操作且将结果最初存储于感测放大器706中的图7A的感测电路750的功能性。将特定逻辑操作的结果最初存储于感测放大器706的初级锁存器中可提供与先前方法相比较经改善的多功能性，在先前方法中结果可最初驻存于计算组件731的次级锁存器(例如，累加器)中，且然后随后传送到(例如)感测放大器706。
<u>操作</u> <u>累加器</u> <u>感测放大器</u>
AND 未改变 结果
OR 未改变 结果
NOT 未改变 结果
SHIFT 未改变 经移位数据
表2
将特定操作的结果最初存储于感测放大器706中(例如，而不必须执行额外操作以将结果从计算组件731(例如，累加器)移动到感测放大器706)是有利的，因为(例如)可在不执行预充电循环(例如，在互补数据线705-1(D)及/或705-2(D_)上)的情况下将结果写入到(存储器单元阵列的)行或往回写入到累加器中。
图8A图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。图8A图解说明与起始对第一操作数及第二操作数的AND逻辑操作相关联的时序图。在此实例中，第一操作数存储于耦合到第一存取线(例如，行X)的存储器单元中且第二操作数存储于耦合到第二存取线(例如，行Y)的存储器单元中。尽管实例是指对存储于对应于一个特定列的单元中的数据执行AND，但实施例并不限于此。例如，可对整行的数据值与不同行的数据值并行进行AND操作。举例来说，如果阵列包括2,048列，那么可并行执行2,048个AND操作。
图8A图解说明与操作感测电路(例如，750)以执行AND逻辑操作相关联的若干个控制信号。“EQ”对应于施加到感测放大器706的平衡信号，“行X”对应于施加到存取线704-X的激活信号，“行Y”对应于施加到存取线704-Y的激活信号，“Act”及“RnIF”对应于施加到感测放大器706的相应作用中正及负控制信号，“LOAD”对应于load控制信号(例如，图7A中所展示的LOAD/PASSD及LOAD/PASSDb)，且“AND”对应于图7A中所展示的AND控制信号。图8A还图解说明展示在行X及行Y数据值的各种数据值组合的AND逻辑操作期间对应于感测放大器706的数字线D及D_上的信号(例如，电压信号)及对应于计算组件731的节点S1及S2上的信号(例如，Accum)的波形图(例如，图式对应于相应数据值组合00、10、01、11)。下文关于与图7A中所展示的电路的AND操作相关联的伪码论述特定时序图波形。
可如下总结与将存储于耦合到行704-X的单元中的第一数据值加载(例如，复制)到累加器中相关联的伪码的实例：
将行X复制到累加器中：
对EQ停用
开启行X
激发感测放大器(在此之后行X数据驻存于感测放大器中)
激活LOAD(感测放大器数据(行X)传送到累加器的节点S1及S2且动态地驻存于那里)
对LOAD停用
关闭行X
预充电
在以上伪码中，“对EQ停用”指示在如图8A中所展示的t1处禁用对应于感测放大器706的平衡信号(图8A中所展示的EQ信号)(例如，使得互补数据线(例如，705-1(D)及705-2(D_)不再短接到VDD/2)。在禁用平衡之后，启用(例如，例如通过激活信号以选择特定行而选择、开启)选定行(例如，行X)，如伪码中的“开启行X”所指示且针对图8A中的信号行X在t2处所展示。当施加到行X的电压信号达到对应于选定单元的存取晶体管(例如，702-2)的阈值电压(Vt)时，存取晶体管接通且将数据线(例如，705-2(D_))耦合到选定单元(例如，电容器703-2)，此形成数据线之间的差分电压信号。
在启用行X之后，在以上伪码中，“激发感测放大器”指示感测放大器706经启用以设定初级锁存器且随后经禁用。举例来说，如图8A中在t3处所展示，ACT正控制信号(例如，图7B中所展示的790)变高且RnIF负控制信号(例如，图7B中所展示的728)变低，此放大705-1(D)与D_705-2之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，GND)处于数据线705-1(D)上(且对应于另一逻辑状态的电压处于互补数据线705-2(D_)上)。所感测数据值存储于感测放大器706的初级锁存器中。在将数据线(例如，705-1(D)或705-2(D_))从平衡电压VDD/2充电到导轨电压VDD时发生初级能量消耗。
图8A中所图解说明的四组可能感测放大器及累加器信号(例如，针对行X与行Y数据值的每一组合一组)展示数据线D及D_上的信号行为。行X数据值存储于感测放大器的初级锁存器中。应注意，图7A展示对应于行X的包含存取晶体管702-2的存储器单元耦合到互补数据线D_，而对应于行Y的包含存取晶体管702-1的存储器单元耦合到数据线D。然而，如图7A中可见，对应于“0”数据值的存储于包括存取晶体管702-2的存储器单元(对应于行X)中的电荷致使数据线D_(包括存取晶体管702-2的存储器单元耦合到其)上的电压变高且对应于“1”数据值的存储于包含存取晶体管702-2的存储器单元中的电荷致使数据线D_上的电压变低，此与存储于耦合到数据线D的对应于行Y的包括存取晶体管702-1的存储器单元中的数据状态与电荷之间的对应性相反。当将数据值写入到相应存储器单元时适当地考虑将电荷存储于耦合到不同数据线的存储器单元中的这些差异。
在激发感测放大器之后，在以上伪码中，“激活LOAD”指示：LOAD控制信号变高，如图8A中在t4处所展示，从而致使负载/通过晶体管718-1及718-2导通。以此方式，激活LOAD控制信号会启用计算组件731的累加器中的次级锁存器。存储于感测放大器706中的所感测数据值传送(例如，复制)到次级锁存器。如针对图8A中所图解说明的四组可能感测放大器及累加器信号中的每一者所展示，累加器的次级锁存器的输入处的行为指示次级锁存器加载有行X数据值。如图8A中所展示，累加器的次级锁存器可取决于先前存储于动态锁存器中的数据值而翻转(例如，参见针对行X＝“0”及行Y＝“0”及针对行X＝“1”及行Y＝“0”的累加器信号)，或不翻转(例如，参见针对行X＝“0”及行Y＝“1”及针对行X＝“1”及行Y＝“1”的累加器信号)。
在依据存储于感测放大器中(且存在于数据线705-1(D)及705-2(D_)上)的数据值设定次级锁存器之后，在以上伪码中，“对LOAD停用”指示：LOAD控制信号变回为低(如图8A中在t5处所展示)以致使负载/通过晶体管718-1及718-2停止导通且借此隔离动态锁存器与互补数据线。然而，数据值保持动态地存储于累加器的次级锁存器中。
在将数据值存储于次级锁存器上之后，禁用(例如，例如通过对特定行的选择信号停用而解除选择、关闭)选定行(例如，行X)，如由“关闭行X”所指示且图8A中在t6处所指示，可通过存取晶体管关断完成此操作以将选定单元从对应数据线解耦。一旦关闭选定行且隔离存储器单元与数据线，便可将数据线预充电，如以上伪码中的“预充电”所指示。可通过平衡操作完成数据线的预充电，如图8A中由EQ信号在t7处变高所指示。如图8A中在t7处所图解说明的四组可能感测放大器及累加器信号中的每一者中所展示，平衡操作致使数据线D及D_上的电压各自返回到VDD/2。可(例如)在存储器单元感测操作或逻辑操作(下文所描述)之前发生平衡。
与对第一数据值(现在存储于感测放大器706及计算组件731的次级锁存器中)及第二数据值(存储于耦合到行Y 704-Y的存储器单元702-1中)执行AND或OR操作相关联的后续操作阶段包含执行取决于将执行AND还是OR的特定步骤。下文总结与对驻存于累加器中的数据值(例如，存储于耦合到行X 704-X的存储器单元702-2中的第一数据值)及第二数据值(例如，存储于耦合到行Y 704-Y的存储器单元702-1中的数据值)进行“AND”操作及“OR”操作相关联的伪码的实例。与对数据值进行“AND”操作相关联的实例性伪码可包含：
对EQ停用
开启行Y
激发感测放大器(在此之后行Y数据驻存于感测放大器中)
关闭行Y
在接下来的操作中，将把逻辑操作的结果置于感测放大器上，此将重写作用中的任一行。
即使在关闭行Y时，感测放大器仍含有行Y数据值。
激活AND
此导致感测放大器经写入为函数(例如，行X与行Y的AND操作)的值
如果累加器含有“0”(即，节点S2上的电压对应于“0”且节点S1上的电压对应于“1”)，那么感测放大器数据经写入为“0”
如果累加器含有“1”(即，节点S2上的电压对应于“1”且节点S1上的电压对应于“0”)，那么感测放大器数据保持未改变(行Y数据)
此操作使累加器中的数据未改变。
对AND停用
预充电
在以上伪码中，“对EQ停用”指示禁用对应于感测放大器706的平衡信号(例如，使得互补数据线705-1(D)及705-2(D_)不再短接到VDD/2)，图8A中在t8处图解说明此。在禁用平衡之后，启用选定行(例如，行Y)，如以上伪码中由“开启行Y”所指示且图8A中在t9处所展示。当施加到行Y的电压信号达到对应于选定单元的存取晶体管(例如，702-1)的阈值电压(Vt)时，存取晶体管接通且将数据线(例如，D_705-1)耦合到选定单元(例如，电容器703-1)，此形成数据线之间的差分电压信号。
在启用行Y之后，在以上伪码中，“激发感测放大器”指示：感测放大器706经启用以放大705-1(D)与705-2(D_)之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，GND)处于数据线705-1(D)上(且对应于另一逻辑状态的电压处于互补数据线705-2(D_)上)。如图8A中在t10处所展示，ACT正控制信号(例如，图7B中所展示的790)变高且RnIF负控制信号(例如，图7B中展示的728)变低以激发感测放大器。来自存储器单元702-1的所感测数据值存储于感测放大器706的初级锁存器中，如先前所描述。次级锁存器仍对应于来自存储器单元702-2的数据值，因为动态锁存器未改变。
在从耦合到行Y的存储器单元702-1感测到的第二数据值存储于感测放大器706的初级锁存器中之后，在以上伪码中，“关闭行Y”指示：如果不期望将AND逻辑操作的结果往回存储于对应于行Y的存储器单元中，那么可禁用选定行(例如，行Y)。然而，图8A展示使行Y启用使得可将逻辑操作的结果往回存储于对应于行Y的存储器单元中。可通过存取晶体管关断完成隔离对应于行Y的存储器单元以将选定单元702-1从数据线705-1(D)解耦。在选定行Y经配置(例如，以隔离存储器单元或不隔离存储器单元)之后，以上伪码中的“激活AND”指示：AND控制信号变高，如图8A中在t11处所展示，从而致使晶体管707-1导通。以此方式，激活AND控制信号致使函数(例如，行X与行Y的AND操作)的值写入到感测放大器。
在第一数据值(例如，行X)存储于累加器731的动态锁存器中且第二数据值(例如，行Y)存储于感测放大器706中的情况下，如果计算组件731的动态锁存器含有“0”(即，节点S2上的电压对应于“0”且节点S1上的电压对应于“1”)，那么感测放大器数据经写入为“0”(而不管先前存储于感测放大器中的数据值如何)，因为在节点S1上对应于“1”的电压致使晶体管709-1导通借此经由晶体管709-1、晶体管707-1及数据线705-1(D)将感测放大器706耦合到接地。当AND操作的任一数据值是“0”时，结果是“0”。此处，当第二数据值(在动态锁存中)是“0”时，AND操作的结果是“0”而不管第一数据值的状态如何，且因此感测电路的配置致使“0”结果经写入且最初存储于感测放大器706中。此操作使累加器中的数据值未改变(例如，来自行X)。
如果累加器的次级锁存器含有“1”(例如，来自行X)，那么AND操作的结果取决于存储于感测放大器706中的数据值(例如，来自行Y)。如果存储于感测放大器706中的数据值(例如，来自行Y)是“1”，那么AND操作的结果也应是“1”，但如果存储于感测放大器706中的数据值(例如，来自行Y)是“0”，那么AND操作的结果也应是“0”。感测电路750经配置使得：如果累加器的动态锁存器含有“1”(即，节点S2上的电压对应于“1”且节点S1上的电压对应于“0”)，那么晶体管709-1不导通，感测放大器不耦合到接地(如上文所描述)，且先前存储于感测放大器706中的数据值保持未改变(例如，行Y数据值，因此如果行Y数据值是“1”，那么AND操作结果是“1”，且如果行Y数据值是“0”，那么AND操作结果是“0”)。此操作使累加器中的数据值未改变(例如，来自行X)。
在AND操作的结果最初存储于感测放大器706中之后，以上伪码中的“对AND停用”指示：AND控制信号变低，如图8A中在t12处所展示，从而致使晶体管707-1停止导通以隔离感测放大器706(及数据线705-1(D))与接地。如果先前未进行，那么可关闭行Y(如图8A中在t13处所展示)且可禁用感测放大器(如图8A中在t14处通过ACT正控制信号变低且RnIF负控制信号变高所展示)。在隔离数据线的情况下，以上伪码中的“预充电”可通过平衡操作导致数据线的预充电，如先前所描述(例如，图8A中所展示在t14处开始)。
在替代方案中，图8A针对涉及可能操作数组合(例如，行X/行Y数据值00、10、01及11)中的每一者的AND逻辑操作展示耦合到感测放大器(例如，图7A中所展示的706)的数据线(例如，图7A中所展示的705-1(D)及705-2(D_))上的电压信号的行为及计算组件(例如，图7A中所展示的731)的次级锁存器的节点S1及S2上的电压信号的行为。
尽管图8A中所图解说明的时序图及上文所描述的伪码指示在开始将第二操作数(例如，行Y数据值)加载到感测放大器中之后起始AND逻辑操作，但可通过在开始将第二操作数(例如，行Y数据值)加载到感测放大器中之前起始AND逻辑操作而成功地操作图7A中所展示的电路。
图8B图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。图8B图解说明与在开始将第二操作数(例如，行Y数据值)加载到感测放大器中之后起始OR逻辑操作相关联的时序图。图8B图解说明第一与第二操作数数据值的各种组合的感测放大器及累加器信号。下文关于与图7A中所展示的电路的AND逻辑操作相关联的伪码论述特定时序图信号。
后续操作阶段可替代地与对第一数据值(现在存储于感测放大器706及计算组件731的次级锁存器中)及第二数据值(存储于耦合到行Y 704-Y的存储器单元702-1中)执行OR操作相关联。关于图8B未重复先前关于图8A中所展示的时间t1到t7所描述的用以将行X数据加载到感测放大器及累加器中的操作。与对数据值进行“OR”操作相关联的实例性伪码可包含：
对EQ停用
开启行Y
激发感测放大器(在此之后行Y数据驻存于感测放大器中)
关闭行Y
当关闭行Y时，感测放大器仍含有行Y数据值。
激活OR
此导致感测放大器经写入为函数(例如，行X与行Y的OR操作)的值，此可如下对先前存储于感测放大器中的来自行Y的数据值重写：
如果累加器含有“0”(即，节点S2上的电压对应于“0”且节点S1上的电压对应于“1”)，那么感测放大器数据保持未改变(行Y数据)
如果累加器含有“1”(即，节点S2上的电压对应于“1”且节点S1上的电压对应于“0”)，那么感测放大器数据经写入为“1”
此操作使累加器中的数据未改变。
对OR停用
预充电
以上伪码中所展示的“对EQ停用”(图8B中在t8处所展示)、“开启行Y”(图8B中在t9处所展示)、“激发感测放大器”(图8B中在t10处所展示)及“关闭行Y”(图8B中在t13处所展示，且此可在起始特定逻辑功能控制信号之前发生)指示与先前关于AND操作伪码所描述相同的功能性。一旦适当地配置选定行Y的配置(例如，如果逻辑操作结果将存储于对应于行Y的存储器单元中那么选定行Y经启用或如果逻辑操作结果将不存储于对应于行Y的存储器单元中那么选定行Y经关闭以隔离存储器单元)，以上伪码中的“激活OR”便指示：OR控制信号变高(如图8B中在t11处所展示)，此致使通过晶体管707-2导通。以此方式，激活OR控制信号致使函数(例如，行X与行Y的OR操作)的值写入到感测放大器。
在第一数据值(例如，行X)存储于计算组件731的次级锁存器中且第二数据值(例如，行Y)存储于感测放大器706中的情况下，如果累加器的动态锁存器含有“0”(即，节点S2上的电压对应于“0”且节点S1上的电压对应于“1”)，那么OR操作的结果取决于存储于感测放大器706中的数据值(例如，来自行Y)。如果存储于感测放大器706中的数据值(例如，来自行Y)是“1”，那么OR操作的结果应是“1”，但如果存储于感测放大器706中的数据值(例如，来自行Y)是“0”，那么OR操作的结果也应是“0”。感测电路750经配置使得：如果累加器的动态锁存器含有“0”(其中节点S2上的电压对应于“0”)，那么晶体管709-2关断且不导通(且晶体管707-1也关断，因为AND控制信号未经断言)，因此感测放大器706不耦合到接地(任一侧)，且先前存储于感测放大器706中的数据值保持未改变(例如，行Y数据值，使得如果行Y数据值是“1”，那么OR操作结果是“1”，且如果行Y数据值是“0”，那么OR操作结果是“0”)。
如果累加器的动态锁存器含有“1”(即，节点S2上的电压对应于“1”且节点S1上的电压对应于“0”)，那么晶体管709-2导通(通过晶体管707-2同样导通，因为OR控制信号经断言)，且耦合到数据线705-2(D_)的感测放大器706输入耦合到接地，因为在节点S2上对应于“1”的电压致使晶体管709-2连同通过晶体管707-2(其也导通，因为OR控制信号经断言)导通。以此方式，当累加器的次级锁存器含有“1”时将“1”作为OR操作的结果最初存储于感测放大器706中而不管先前存储于感测放大器中的数据值如何。此操作使累加器中的数据未改变。在替代方案中，图8B针对涉及可能操作数组合(例如，行X/行Y数据值00、10、01及11)中的每一者的OR逻辑操作展示耦合到感测放大器(例如，图7A中所展示的706)的数据线(例如，图7A中所展示的705-1(D)及705-2(D_))上的电压信号的行为及计算组件731的次级锁存器的节点S1及S2上的电压信号的行为。
在OR操作的结果最初存储于感测放大器706中之后，以上伪码中的“对OR停用”指示：OR控制信号变低(如图8B中在t12处所展示)，从而致使通过晶体管707-2停止导通以隔离感测放大器706(及数据线D 705-2)与接地。如果先前未进行，那么可关闭行Y(如图8B中在t13处所展示)且可禁用感测放大器(如图8B中在t14处通过ACT正控制信号变低且RnIF负控制信号变高所展示)。在隔离数据线的情况下，以上伪码中的“预充电”可通过平衡操作导致数据线的预充电，如先前所描述及8B中在t14处所展示。
图7A中所图解说明的感测电路750可如下提供额外逻辑操作灵活性。通过在上文所描述的AND及OR操作中用ANDinv控制信号的操作替代AND控制信号的操作及/或用ORinv控制信号的操作替代OR控制信号的操作，逻辑操作可从{Row X AND Row Y}改变为{～RowX AND Row Y}(其中“～Row X”指示与行X数据值的对立面，例如，NOT行X)且可从{Row X ORRow Y}改变为{～Row X OR Row Y}。举例来说，在涉及反转数据值的AND操作期间，可断言ANDinv控制信号而非AND控制信号，且在涉及反转数据值的OR操作期间，可断言ORInv控制信号而非OR控制信号。激活ANDinv控制信号致使晶体管714-1导通且激活ORinv控制信号致使晶体管714-2导通。在每一情形中，断言适当的反转控制信号可使感测放大器翻转且致使最初存储于感测放大器706中的结果为使用反转行X及真实行Y数据值的AND操作的结果或使用反转行X及真实行Y数据值的OR操作的结果。一个数据值的真实或互补版本可在累加器中用于(举例来说)通过首先加载将反转的数据值且其次加载将不反转的数据值而执行逻辑操作(例如，AND、OR)。
在类似于上文关于使上文所描述的AND及OR操作的数据值反转所描述的方法中，图7A中所展示的感测电路可通过将非反转数据值置于累加器的动态锁存器中且使用所述数据来使感测放大器706中的数据值反转而执行NOT(例如，反转)操作。如先前所提及，激活ORinv控制信号致使晶体管714-1导通且激活ANDinv控制信号致使晶体管714-2导通。ORinv及/或ANDinv控制信号用于实施NOT函数，如下文进一步描述：
将行X复制到累加器中
对EQ停用
开启行X
激发感测放大器(在此之后行X数据驻存于感测放大器中)
激活LOAD(感测放大器数据(行X)传送到累加器的节点S1及S2且动态地驻存于那里)
对LOAD停用
激活ANDinv及ORinv(此将互补数据值置于数据线上)
此导致感测放大器中的数据值经反转(例如，使感测放大器锁存器翻转)
此操作使累加器中的数据未改变
对ANDinv及ORinv停用
关闭行X
预充电
以上伪码中所展示的“对EQ停用”、“开启行X”、“激发感测放大器”、“激活LOAD”及“对LOAD停用”指示与在用于AND操作及OR操作的伪码之前的上文所描述的用于“将行X复制到累加器中”初始操作阶段的伪码中的相同操作相同的功能性。然而，不是在将行X数据加载到感测放大器706中且复制到动态锁存器中之后关闭行X及预充电，而是可将累加器的动态锁存器中的数据值的互补版本置于数据线上且因此通过启用(例如，致使晶体管导通)及禁用反相晶体管(例如，ANDinv及ORinv)而传送到感测放大器706。此导致感测放大器706从先前存储于感测放大器中的真实数据值翻转到存储于感测放大器中的互补数据值(例如，反转数据值)。即，可通过激活及停用ANDinv及ORinv而将累加器中的数据值的真实或互补版本传送到感测放大器。此操作使累加器中的数据未改变。
由于图7A中所展示的感测电路750将AND、OR及NOT逻辑操作的结果最初存储于感测放大器706中(例如，感测放大器节点上)，因此这些逻辑操作结果可容易地且迅速地传达到任一经启用行(在完成逻辑操作之后激活任一行)及/或传达到计算组件731的次级锁存器中。还可通过在感测放大器706激发之前适当激发AND、OR、ANDinv及/或ORinv控制信号(及具有耦合到特定控制信号的栅极的对应晶体管的操作)而互换用于AND、OR及/或NOT逻辑操作的感测放大器706及定序。
当以此方式执行逻辑操作时，感测放大器706可预种有来自累加器的动态锁存器的数据值以减少所利用的总体电流，因为当累加器函数复制到感测放大器706时感测放大器706未处于全轨电压(例如，供应电压或接地/参考电压)。关于经预种感测放大器706的操作序列将数据线中的一者驱迫到参考电压(从而使互补数据线处于VDD/2)或使互补数据线未改变。当感测放大器706激发时，感测放大器706将相应数据线拉到全轨。使用此操作序列将对经启用行中的数据重写。
可通过使用传统DRAM隔离(ISO)方案将两个相邻数据线互补对多路复用(“多路复用传输”)而完成SHIFT操作。根据本发明的实施例，移位电路723可用于使存储于耦合到特定互补数据线对的存储器单元中的数据值移位到对应于不同互补数据线对的感测电路750(例如，感测放大器706)(例如，例如对应于左或右邻近互补数据线对的感测放大器706)。如本文中所使用，感测放大器706对应于在隔离晶体管721-1及721-2导通时感测放大器耦合到的互补数据线对。SHIFT操作(向右或向左)不将行X数据值预复制到累加器中。可如下总结用以使行X向右移位的操作：
对Norm停用且激活Shift
对EQ停用
开启行X
激发感测放大器(在此之后经移位行X数据驻存于感测放大器中)
激活Norm且对Shift停用
关闭行X
预充电
在以上伪码中，“对Norm停用且激活Shift”指示：NORM控制信号变低，从而致使移位电路723的隔离晶体管721-1及721-2不导通(例如，隔离感测放大器与对应互补数据线对)。SHIFT控制信号变高，从而致使隔离晶体管721-3及721-4导通，借此将感测放大器706耦合到左邻近互补数据线对(例如，针对左邻近互补数据线对在非导通隔离晶体管721-1及721-2的存储器阵列侧上)。
在配置移位电路723之后，以上伪码中所展示的“对EQ停用”、“开启行X”及“激发感测放大器”指示与在用于AND操作及OR操作的伪码之前的上文所描述的用于“将行X复制到累加器中”初始操作阶段的伪码中的相同操作相同的功能性。在这些操作之后，耦合到左邻近互补数据线对的存储器单元的行X数据值向右移位且存储于感测放大器706中。
在以上伪码中，“激活Norm且对Shift停用”指示：NORM控制信号变高，从而致使移位电路723的隔离晶体管721-1及721-2导通(例如，将感测放大器耦合到对应互补数据线对)，且SHIFT控制信号变低，从而致使隔离晶体管721-3及721-4不导通且隔离感测放大器706与左邻近互补数据线对(例如，针对左邻近互补数据线对在非导通隔离晶体管721-1及721-2的存储器阵列侧上)。由于行X仍在作用中，因此已向右移位的行X数据值通过隔离晶体管721-1及721-2传送到对应互补数据线对的行X。
在行X数据值向右移位到对应互补数据线对之后，禁用选定行(例如，行X)，如以上伪码中的“关闭行X”所指示，可通过存取晶体管关断完成此操作以将选定单元从对应数据线解耦。一旦关闭选定行且隔离存储器单元与数据线，便可将数据线预充电，如以上伪码中的“预充电”所指示。可通过平衡操作完成数据线的预充电，如上文所描述。
可如下总结用以使行X向左移位的操作：
激活Norm且对Shift停用
对EQ停用
开启行X
激发感测放大器(在此之后行X数据驻存于感测放大器中)
对Norm停用且激活Shift
将感测放大器数据(向左移位的行X)传送到行X
关闭行X
预充电
在以上伪码中，“激活Norm且对Shift停用”指示：NORM控制信号变高，从而致使移位电路723的隔离晶体管721-1及721-2导通，且SHIFT控制信号变低，从而致使隔离晶体管721-3及721-4不导通。此配置将感测放大器706耦合到对应互补数据线对且隔离感测放大器与右邻近互补数据线对。
在配置移位电路之后，以上伪码中所展示的“对EQ停用”、“开启行X”及“激发感测放大器”指示与在用于AND操作及OR操作的伪码之前的上文所描述的用于“将行X复制到累加器中”初始操作阶段的伪码中的相同操作相同的功能性。在这些操作之后，将耦合到对应于感测电路750的互补数据线对的存储器单元的行X数据值存储于感测放大器706中。
在以上伪码中，“对Norm停用且激活Shift”指示：NORM控制信号变低，从而致使移位电路723的隔离晶体管721-1及721-2不导通(例如，隔离感测放大器与对应互补数据线对)，且SHIFT控制信号变高，从而致使隔离晶体管721-3及721-4导通，从而将感测放大器耦合到左邻近互补数据线对(例如，针对左邻近互补数据线对在非导通隔离晶体管721-1及721-2的存储器阵列侧上)。由于行X仍在作用中，因此已向左移位的行X数据值传送到左邻近互补数据线对的行X。
在行X数据值向左移位到左邻近互补数据线对之后，禁用选定行(例如，行X)，如由“关闭行X”所指示，可通过存取晶体管关断完成此操作以将选定单元从对应数据线解耦。一旦关闭选定行且隔离存储器单元与数据线，便可将数据线预充电，如以上伪码中的“预充电”所指示。可通过平衡操作完成数据线的预充电，如上文所描述。
图9是图解说明根据本发明的若干个实施例的具有可选择逻辑操作选择逻辑的感测电路的示意图。图9展示耦合到一对互补感测线905-1及905-2的感测放大器906及经由通过门907-1及907-2耦合到感测放大器906的计算组件931。通过门907-1及907-2的栅极可由可从逻辑操作选择逻辑913-5输出的逻辑操作选择逻辑信号PASS控制。图9展示标记为“A”的计算组件931及标记为“B”的感测放大器906以指示存储于计算组件931中的数据值是“A”数据值且存储于感测放大器906中的数据值是“B”数据值，关于图10所图解说明的逻辑表中所展示。
图9中所图解说明的感测电路950包含逻辑操作选择逻辑913-5。在此实例中，逻辑913-5包括由逻辑操作选择逻辑信号PASS*控制的交换门942。逻辑操作选择逻辑913-5还包括四个逻辑选择晶体管：逻辑选择晶体管962，其耦合于交换晶体管942的栅极与TF信号控制线之间；逻辑选择晶体管952，其耦合于通过门907-1及907-2的栅极与TT信号控制线之间；逻辑选择晶体管954，其耦合于通过门907-1及907-2的栅极与FT信号控制线之间；及逻辑选择晶体管964，其耦合于交换晶体管942的栅极与FF信号控制线之间。逻辑选择晶体管962及952的栅极通过隔离晶体管950-1(具有耦合到ISO信号控制线的栅极)耦合到真实感测线(例如，905-1)，且逻辑选择晶体管964及954的栅极通过隔离晶体管950-2(也具有耦合到ISO信号控制线的栅极)耦合到互补感测线(例如，905-2)。
逻辑选择晶体管952及954分别类似于晶体管707-1(耦合到AND信号控制线)及晶体管707-2(耦合到OR信号控制线)而布置，如图7A中所展示。逻辑选择晶体管952及954的操作基于TT及FT选择信号的状态及在断言ISO信号时相应互补感测线上的数据值而是类似的。逻辑选择晶体管962及964还以类似方式操作以控制交换晶体管942的连续性。即，为开启(OPEN，例如，接通)交换晶体管942，在真实感测线上的数据值为“1”的情况下(真实感测线上的数据值图解说明为“S”)激活TF控制信号(例如，为高)，或在互补感测线上的数据值为“1”的情况下(互补感测线上的数据值图解说明为“S*”)激活FF控制信号(例如，为高)。如果对应感测线(例如，特定逻辑选择晶体管的栅极耦合到的感测线)上的相应控制信号或数据值并非高的，那么交换晶体管942将不由特定逻辑选择晶体管开启。
PASS*控制信号未必与PASS控制信号互补。例如，可能同时激活PASS及PASS*控制信号两者或对所述两者停用。然而，同时激活PASS及PASS*控制信号两者使互补感测线对短接在一起，此可为待避免的破坏性配置。图10中所图解说明的逻辑表中总结图9中所图解说明的感测电路的逻辑操作结果。
图10是图解说明根据本发明的若干个实施例的可由图9中所展示的感测电路实施的可选择逻辑操作结果的逻辑表。四个逻辑选择控制信号(例如，TF、TT、FT及FF)联合存在于互补感测线上的特定数据值可用于选择多个逻辑操作中的一者来实施涉及存储于感测放大器906及计算组件931中的开始数据值。所述四个控制信号联合存在于互补感测线上的特定数据值控制通过门907-1及907-2以及交换晶体管942的连续性，此又在激发之前/之后影响计算组件931及/或感测放大器906中的数据值。选择性地控制交换晶体管942的连续性的能力促进实施涉及反转数据值(例如，反转操作数及/或反转结果)的逻辑操作以及其它。
图10中所图解说明的逻辑表展示1044处的栏A中所展示的存储于计算组件931中的开始数据值及1045处的栏B中所展示的存储于感测放大器906中的开始数据值。图10的逻辑表中的其它3个顶栏标题(未开启(NOT OPEN)1056、开启真实(OPEN TRUE)1070及开启反转(OPEN INVERT)1071)是指通过门907-1及907-2以及交换晶体管942的连续性，通过门907-1及907-2以及交换晶体管942可分别取决于在断言ISO控制信号时四个逻辑选择控制信号(例如，TF、TT、FT及FF)的状态联合存在于互补感测线对905-1及905-2上的特定数据值而经控制为开启或关闭。“未开启”栏对应于通过门907-1及907-2以及交换晶体管942两者均处于非导通状况中，“开启真实”对应于通过门907-1及907-2处于导通状况中，且“开启反转”对应于交换晶体管942处于导通状况中。图10的逻辑表中未反映对应于通过门907-1及907-2以及交换晶体管942两者均处于导通状况中的配置，因为此配置导致感测线短接在一起。
经由通过门907-1及907-2以及交换晶体管942的连续性的选择性控制，图10的逻辑表的上部部分的第一组两行的三个栏中的每一者可与在第一组下面的第二组两行的三个栏中的每一者组合以提供对应于九个不同逻辑操作的3×3＝9个不同结果组合，如由1075处所展示的各种连接路径所指示。图10中所图解说明的逻辑表中总结可由感测电路950实施的九个不同可选择逻辑操作。
图10中所图解说明的逻辑表的下部部分的栏展示包含逻辑选择控制信号的状态的标题1080。举例来说，第一逻辑选择控制信号的状态提供于行1076中，第二逻辑选择控制信号的状态提供于行1077中，第三逻辑选择控制信号的状态提供于行1078中，且第四逻辑选择控制信号的状态提供于行1079中。行1047中总结对应于结果的特定逻辑操作。
如此，图9中所展示的感测电路可用于执行如图10中所展示的各种逻辑操作。举例来说，根据本发明的若干个实施例，可操作感测电路950以执行与比较存储器中的数据模式相关联的各种逻辑操作(例如，AND及OR逻辑操作)。
根据各种实施例，举例来说，可在存储器中处理器(PIM)装置的存储器阵列核心(例如DRAM每存储器单元一个晶体管(例如，1T1C)配置，为6F^2或4F^2存储器单元大小)中实现通用计算。本文中所描述的设备及方法的优点并非是就单个指令速度实现，而是就可通过在不将数据传送出存储器阵列(例如，DRAM)或激发列解码的情况下并行计算整个数据库而达成的累积速度来实现。换句话说，可消除数据传送时间。举例来说，本发明的设备可使用耦合到数据线(例如，16K存储器单元列)的存储器单元中的数据值同时执行AND或OR。
在其中移出数据以用于逻辑操作处理(例如，使用32或64位寄存器)的先前方法感测电路中，可并行执行与本发明的设备相比较较少的操作。以此方式，与涉及与存储器离散的中央处理单元(CPU)使得数据必须在其之间传送的常规配置相比较，有效地提供显著较高吞吐量。根据本发明的设备及/或方法还可使用少于其中CPU与存储器离散的配置的能量/面积。此外，本发明的设备及/或方法可对较小能量/面积优点进行改善，因为存储器中阵列逻辑操作通过消除某些数据值传送而节省能量。
尽管本文中已图解说明及描述了具体实施例，但所属领域的技术人员将了解，旨在实现相同结果的布置可替代所展示的具体实施例。本发明打算涵盖本发明的一或多个实施例的更改或变化。应理解，已以说明性方式而非限定性方式做出以上描述。在审阅以上描述后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及方法的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权此权利要求书的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，将一些特征一起集合于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如所附权利要求书反映：发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (20)

1.一种方法，其包括：
使用耦合到存储器单元阵列的一对互补感测线的感测电路确定存储于耦合到所述一对互补感测线中的第一感测线的若干个存储器单元中的数据的异或XOR值，其是在不使用输入/输出线传送来自所述阵列的所述数据的情况下进行，其中确定所述XOR值包括：
对以下各项执行AND操作：
对存储于耦合到所述第一感测线的第一存储器单元中的第一数据值及存储于耦合到所述第一感测线的第二存储器单元中的第二数据值执行的NAND操作的结果值；及
对所述第一数据值及所述第二数据值执行的OR操作的结果值。
2.根据权利要求1所述的方法，其中执行所述NAND操作包含：
使所述感测电路的计算组件加载有所述第一数据值；
启用所述第二存储器单元耦合到的存取线及第一通过晶体管，此导致对应于对所述第一及第二数据值执行的AND操作的结果值存储于所述计算组件中，其中所述第一通过晶体管具有耦合到所述第一感测线的第一源极/漏极区域；及
使存储于所述计算组件中的所述结果值反转，所述经反转的结果值是所述NAND操作的所述结果值。
3.根据权利要求2所述的方法，其中使存储于所述计算组件中的所述结果值反转包括：
启用耦合到所述感测电路的交叉耦合锁存器和耦合到所述一对互补感测线中的一者的反相晶体管。
4.根据权利要求2所述的方法，其中使耦合到所述一对互补感测线的所述计算组件加载有所述第一数据值包括启用所述第一存储器单元耦合到的第一存取线及所述一对互补感测线。
5.根据权利要求2到4中任一项权利要求所述的方法，其进一步包括将所述NAND操作的所述结果值写入到耦合到所述第一感测线的第三存储器单元。
6.根据权利要求5所述的方法，其中对所述NAND操作的所述结果值及所述OR操作的所述结果值执行所述AND操作包含：
启用存储所述NAND操作的所述结果值的所述第三存储器单元耦合到的存取线；及
启用所述第一通过晶体管，此导致对所述NAND操作的所述结果值及所述OR操作的所述结果值执行的所述AND操作的结果值存储于所述计算组件中，其中所述AND操作的所述结果值是对应于所述第一及第二数据值的XOR值。
7.根据权利要求1到4中任一项权利要求所述的方法，其中所述感测电路包括感测放大器及计算组件，且其中所述方法包含使所述计算组件加载有所述第一数据值。
8.一种设备，其包括：
存储器单元阵列，其将数据存储于耦合到感测线的存储器单元群组中；
控制器，其经配置以使用感测电路以在不经由输入/输出线将数据传送出所述阵列的情况下对所述数据执行XOR操作，其中所述XOR操作包含：
对存储于耦合到第一存取线的第一存储器单元中的数据值及存储于耦合到第二存取线的第二存储器单元中的数据值执行的NAND操作，其中所述NAND操作的结果值存储于耦合到第三存取线的第三存储器单元中；
对存储于所述第一及第二存储器单元中的所述数据值执行的OR操作；及
对所述NAND操作的所述结果值及所述OR操作的结果值执行的AND操作。
9.根据权利要求8所述的设备，其中所述感测电路包括感测放大器及计算组件，所述感测放大器及计算组件均耦合到包括所述感测线及互补感测线的一对互补感测线，且其中所述控制器经配置以使用感测电路以接收若干个控制信号以与执行所述NAND操作相关联地：
使所述计算组件加载有存储于所述第一存储器单元中的所述数据值；
通过启用所述第二存取线以及启用耦合到所述一对互补感测线中的一者的第一通过晶体管及耦合到所述一对互补感测线中的另一者的第二通过晶体管中的仅一者而对存储于所述第一存储器单元中的所述数据值及存储于所述第二存储器单元中的所述数据值执行第一AND操作，此导致所述第一AND操作的结果值存储于所述计算组件中；及
使存储于所述计算组件中的所述第一AND操作的所述结果值反转，此导致所述计算组件存储所述NAND操作的结果值。
10.根据权利要求9所述的设备，其中所述控制器进一步经配置以使用感测电路以接收若干个控制信号以与执行所述NAND操作相关联地通过启用所述第二存取线、所述第一通过晶体管及所述第二通过晶体管而对所述计算组件进行加载。
11.根据权利要求8所述的设备，其中所述第一、第二及第三存取线是不同存取线。
12.根据权利要求8所述的设备，其中所述感测电路包括感测放大器及计算组件，所述感测放大器及计算组件均耦合到包括所述感测线及互补感测线的一对互补感测线，且其中所述控制器进一步经配置以使用感测电路以接收若干个控制信号以与执行所述OR操作相关联地：
使所述计算组件加载有存储于所述第一存储器单元中的所述数据值；及
启用对应于所述第二存储器单元的存取晶体管且激活耦合到所述感测线的通过晶体管及耦合到所述互补感测线的通过晶体管中的仅一者，此导致所述OR操作的结果值存储于所述计算组件中。
13.根据权利要求8到12中任一项权利要求所述的设备，其中所述感测电路包括感测放大器及计算组件，所述感测放大器及计算组件均耦合到包括所述感测线及互补感测线的一对互补感测线，且其中所述控制器进一步经配置以使用感测电路以接收若干个控制信号以与执行所述AND操作相关联地：
启用对应于所述第三存储器单元的存取晶体管；及
激活耦合到所述一对互补感测线中的一者的第一通过晶体管及耦合到所述一对互补感测线中的另一者的第二通过晶体管中的仅一者，此导致所述AND操作的结果值存储于所述计算组件中。
14.根据权利要求13所述的设备，其中所述控制器进一步经配置以使用感测电路以接收若干个控制信号以与执行所述AND操作相关联地通过启用对应于耦合到第四存取线的第四存储器单元的存取晶体管同时激活所述第一通过晶体管及所述第二通过晶体管两者而将所述AND操作的结果值从所述计算组件复制到所述第四存储器单元。
15.一种设备，其包括：
存储器单元阵列，其包括：
多个感测线，其耦合到若干个存储器单元；及
多个存取线，其耦合到所述若干个存储器单元；及
控制器，其经配置以使用与所述多个感测线中的每一者一一对应的多个感测电路以在不经由输入/输出I/O线传送来自所述阵列的数据的情况下分别对耦合到所述多个感测线中的对应感测线的若干个存储器单元中的每一者中的数据值分别执行若干个异或XOR操作，其中所述XOR操作包含
对以下各项执行AND操作：
对存储于耦合到所述多个感测线的第一感测线的第一存储器单元中的第一数据值及存储于耦合到所述第一感测线的第二存储器单元中的第二数据值执行的NAND操作的结果值；及
对所述第一数据值及所述第二数据值执行的OR操作的结果值。
16.根据权利要求15所述的设备，其中所述多个感测线中的每一感测线与对应的一互补感测线形成一组互补感测线，每一感测电路包含感测放大器及计算组件，且每一组互补感测线耦合到对应感测电路的感测放大器及计算组件。
17.根据权利要求16所述的设备，每一感测电路中的计算组件包括耦合到一组互补感测线的一组通过晶体管。
18.根据权利要求17所述的设备，每一感测电路中的计算组件包括耦合到一组互补感测线的一组反相晶体管。
19.一种方法，其包括：
使用耦合到一感测线中的一感测电路对存储于耦合到所述感测线的若干个存储器单元中的数据值执行XOR操作，
其中所述若干个存储器单元耦合到各自对应的存取线，在不使用输入/输出线传送来自所述存储器单元中的数据值的情况下执行所述XOR操作包含：
对存储于所述若干个存储器单元中的数据值执行NAND操作；
将所述NAND操作的结果存储于耦合到所述感测电路的对应存储器单元中；
对存储于所述若干个存储器单元中的所述数据值执行OR操作；及
对所述NAND操作的结果及所述OR操作的结果执行AND操作；
其中，耦合到另外若干个存储器单元的另外若干个感测电路与所述XOR操作并行地分别对耦合到所述另外若干个感测电路的所述另外若干个存储器单元中的数据值执行XOR操作。
20.根据权利要求19所述的方法，其中执行所述NAND操作包括：
通过启用第一存取线及一对互补感测线对而使耦合到所述互补感测线对中的感测电路加载有存储于耦合到第一存取线的存储器单元中的第一数据值；
通过启用第二存取线及耦合到所述互补感测线对的第一组通过晶体管而对所述第一数据值及存储于耦合到所述第二存取线的存储器单元中的第二数据值执行第一AND操作；及
使所述第一AND操作的结果反转，其中所述一感测线与对应的一互补感测线形成所述一对互补感测线对。
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