CN110085270B - 存储运算电路模块及处理器 - Google Patents

Abstract

本发明提供一种存储运算电路模块及处理器，该存储运算电路模块包括多个阵列布置的存储运算单元，每一存储运算单元均连接至字线以及位线；其中，存储运算单元包括一个存储单元以及第一开关器件、第二开关器件，第一开关器件的第一端连接至存储单元的互补信号端，第二开关器件的第一端连接至存储单元的输出信号端；第一开关器件的第二端连接至第三开关器件的第一端，第二开关器件的第二端连接至第三开关器件的第一端，第三开关器件的第一端连接有电荷存储单元；第一开关器件与第二开关器件均由运算数据信号选择导通或关断。该处理器包括计算单元以及上述的存储运算电路模块。本发明可以在存储器内实现数据的运算，提高处理器的数据处理速度。

Description

存储运算电路模块及处理器

技术领域

本发明数据存储技术领域，具体地，是一种具有运算功能的存储运算电路模块以及应用这种电路模块的处理器。

背景技术

电子设备大量使用各种存储器以存储数据，现在的存储器可以包括非易失性存储器，如EEPROM、闪存FLASH等，还包括静态随机存储器SRAM、动态存储器DRAM等。其中，静态随机存储器SRAM广泛应用在各种处理器芯片中并用作临时存储数据。

现有的处理器芯片通常基于冯诺依曼架构，由存储电路模块、计算单元构成，其中存储电路模块通常为静态随机存储器(SRAM)。处理器芯片工作时，使用静态随机存储器临时存储计算单元计算过程中所需要的数据，因此处理器芯片工作时，需要不断的将数据从静态随机存储器中传输至计算单元，并由计算单元对接收的数据进行计算处理。

参见图1，现有的存储电路模块包括多个存储单元，如存储单元11、12、13、14等，并且多个存储单元成阵列式布置，即形成多行多列，且每一个存储单元均连接至字线WL以及位线BL。字线WL用于选择一行数据进行读写，例如字线WL1用于选择存储单元11、13所在的一行多个存储单元，而字线WL2用于选择存储单元12、14所在的一行多个存储单元。位线BL则用于实现某一列存储单元的数据的读取与写入，如位线BL1可以选择存储单元11、12所在的一列存储单元，位线BL2可以选择存储单元13、14所在的一列存储单元。通过字线WL以及位线BL可以选择某一个具体的存储单元，并且对该存储单元进行数据的读取或者写入。

每一个存储单元的结构相同，下面结合图2以存储单元11为例进行介绍。存储单元11内设置多个场效应管，如场效应管M1、M2、M3、M4、M5、M6等，其中场效应管M1、M3为PMOS管，即低电平导通的场效应管，而场效应管M2、M4、M5、M6为NMOS管，即高电平导通的场效应管。当字线WL被选通后，存储单元11的数值，即二进制数0或者二进制数1可以从位线BL读出，其中位线BL读出的是该存储单元的数值，而位线BLb是互补信号，从位线BLb读取的数据是位线BL读出的数据的互补信号。例如，存储单元存储的数据为二进制数0，则从位线BL读出的数据是二进制数0，但从位线BLb读取的数据是二进制数1。

可见，现有的存储单元只有数据存储能力，即存储特定的电荷以表示高电平信号或者低电平信号，而没有数据运算的能。随着人工智能技术的发展，人工智能技术应用的算法越来越复杂，相应的，数据计算量也越来越大，在人工智能算法对计算数据量要求极大的情况下，处理器芯片的计算速度以及功耗的瓶颈已经不在是计算操作本身，而是将待计算的数据从存储单元，如SRAM传输至计算单元(如加法器、乘法器等)的过程，因该过程消耗了大部分时间和功耗，影响处理器芯片的计算速度，并导致处理器的计算功耗一直居高不下。

为此，现有的一些处理器芯片采用近内存计算的架构，例如将计算加速单元放置在SRAM附近，从而加快数据传输的速度、降低数据传输的功耗。然而，这种方式对处理器的数据计算速度提升有限，并且对处理器芯片内各个器件的布局带来严格的限制。

发明内容

本发明的主要目的是提供一种可以快速提高计算速度并降低计算功耗的存储运算电路模块。

本发明的另一目的是提供一种应用上述存储运算电路模块的处理器。

为实现本发明的主要目的，本发明提供的存储运算电路模块包括多个阵列布置的存储运算单元，每一存储运算单元均连接至字线以及位线；其中，存储运算单元包括一个存储单元以及第一开关器件、第二开关器件，第一开关器件的第一端连接至存储单元的互补信号端，第二开关器件的第一端连接至存储单元的输出信号端；第一开关器件的第二端连接至第三开关器件的第一端，第二开关器件的第二端连接至第三开关器件的第一端，第三开关器件的第一端连接有电荷存储单元；第一开关器件与第二开关器件均由运算数据信号选择导通或关断。

由上述方案可见，在存储单元的两端分别设置两个开关器件，并且分别由运算数据信号选择导通或关断，这样可以实现存储单元的数据与运算数据的乘法运算，由此输出乘法运算后的结果。这样，可以在存储运算电路模块内实现数据的计算，从而避免将所有的数据计算都集中在计算单元进行处理的问题，进而减少存储运算电路模块与计算单元之间的数据传输，降低处理器芯片的功耗，也提高数据的计算速度。

一个优选的方案是，第一开关器件与第二开关器件均为低电平导通的开关器件；第一开关器件接收运算数据信号，第二开关器件接收运算数据互补信号。

由此可见，通过上述的设计，可以实现存储单元内的数据与运算数据之间的同或运算，从而输出同或运算后的结果。

一个可选的方案是，第一开关器件与第二开关器件均为高电平导通的开关器件；第一开关器件接收运算数据互补信号，第二开关器件接收运算数据信号。

另一个可选的方案是，第一开关器件为低电平导通的开关器件，第二开关器件为高电平导通的开关器件；第一开关器件与第二开关器件均接收运算数据信号。

另一个可选的方案是，第一开关器件为高电平导通的开关器件，第二开关器件为低电平导通的开关器件；第一开关器件与第二开关器件均接收运算数据互补信号。

可见，上述的设计都可以实现存储单元所存储的数据与运算数据之间的同或运算，并且将计算的结果存储在电荷存储单元中，再由电荷存储单元将相应的数据输出，实现存储单元的数据与运算数据之间的点乘运算。

进一步的方案是，同一列的多个存储运算单元的第三开关器件的第二端连接至一根数据读取导线，数据读取导线连接至模数转换器。

由此可见，电荷存储单元的数据可以通过数据读取导线被读取至模数转换器，进而被传送至计算单元，如加法器、乘法器等，有利于计算结果的快速输出。

更进一步的方案是，电荷存储单元为电容器。由于电容器具有良好的电荷存储能力，并且体积小、生产成本低，有利于减小存储运算电路模块的面积，也降低处理器芯片的生产成本。

更进一步的方案是，第三开关器件为三极管或者场效应管。这样，可以方便的控制第三开关器件的通断。

为实现上是的另一目的，本发明提供的处理器包括计算单元以及上述存储运算电路模块，计算单元与存储运算电路模块之间通过总线连接。

附图说明

图1是现有存储电路模块的结构示意图。

图2是现有存储单元的结构示意图。

图3是本发明存储预算电路模块第一实施例的结构示意图。

图4是本发明存储预算电路模块第一实施例中一个存储预算单元的结构示意图。

图5是本发明存储预算电路模块第二实施例中一个存储预算单元的结构示意图。

图6是本发明存储预算电路模块第三实施例中一个存储预算单元的结构示意图。

图7是本发明存储预算电路模块第四实施例中一个存储预算单元的结构示意图。

图8是本发明处理器实施例的结构框图。

以下结合附图及实施例对本发明作进一步说明。

具体实施方式

本发明的存储运算电路模块应用在各种存储器上，例如应用于处理器芯片的存储器中，用于存储数据，并且可以对数据进行运算，如实现点乘运算。本发明的处理器应用在各种电子设备上，尤其是应用在智能电子设备上，如应用于智能手机、平板电脑等电子设备上，且处理器具有计算单元以及上述的存储运算电路模块。

存储运算电路模块第一实施例：

参见图3，本实施例的存储运算电路模块包括多个存储运算单元21、22、23、24等，多个存储运算单元成阵列方式布置，并且每一个存储运算单元均连接至字线WL以及位线BL，字线WL用于选择一行存储运算单元的数据进行读写，例如字线WL11用于选择存储运算单元21、23等所在的一行多个存储运算单元，而字线WL21用于选择存储运算单元22、24等所在的一行多个存储运算单元。位线BL1则用于实现某一列存储运算单元的数据的读取与写入，如位线BL11可以选择存储运算单元21、22等所在的一列存储运算单元，位线BL12可以选择存储运算单元23、24等所在的一列存储运算单元。通过字线WL以及位线BL可以选择某一个具体的存储运算单元，并且对该存储运算单元进行数据的读取或者写入。

每一个存储运算单元的结构相同，下面结合图4以存储运算单元21为例进行介绍。存储运算单元21包括一个存储单元25，存储单元25的结构与现有的存储单元的结构相同，存储单元25包括多个场效应管M11、M12、M13、M14、M15、M16等，其中场效应管M11、M13为PMOS管，而场效应管M12、M14、M15、M16为NMOS管。当字线WL11被选通后，存储运算单元21的数值，即二进制数0或者二进制数1可以从位线BL读出，其中位线BL读出的是该存储单元的数值，而位线BLb是互补信号，从位线BLb读取的数据是位线BL读出的数据的互补信号。例如，存储单元存储的数据为二进制数0，则从位线BL读出的数据是二进制数0，但从位线BLb读取的数据是二进制数1。

回看图3，本实施例中，每一个存储运算单元都可以实现存储单元25中的数据与运算数据的运算，因此，每一个存储运算单元还连接至数据读取信号线X，用于接收运算数据的信号。例如，运算存储单元21、23接收数据读取信号线X1输出的信号，运算存储单元22、24接收数据读取信号线X2输出的信号，运算数据可以通过数据读取信号线被传送至各个存储运算单元。优选的，运算数据是一位二进制数，也就是为二进制数0或者二进制数1，因此，数据读取信号线传输的信号只能是高电平信号或者低电平信号。

存储运算电路模块内设置有多根数据读取导线O1、O2等，每一根数据读取导线均连接至模数转换器，例如数据读取导线O1连接至模数转换器ADC1，数据读取导线O2连接至模数转换器ADC2。每一个存储运算单元的存储单元25的数据与运算数据的运算结果通过数据读取导线被读取至模数转换器，从而被传送至计算单元。

每一个存储运算单元还设置有第一开关器件以及第二开关器件，其中，第一开关器件是PMOS管M17，第二开关器件是PMOS管M18，因此，第一开关器件以及第二开关器件都是低电平导通的开关器件。此外，每一个存储运算单元还设置有第三开关器件S1以及电荷存储单元，本实施例中，电荷存储单元是电容器C1。

第一开关器件M17的第一端连接至存储单元25的互补信号端A，互补信号端A输出的信号是存储单元25的数据的互补信号，即存储单元25存储的数据为二进制数0，则互补信号端A输出的数据则为二进制数1。此外，第一开关器件M17的第二端连接至第三开关器件S1的第一端。

第二开关器件M18的第一端连接至存储单元的输出信号端B，输出信号端B输出的信号是存储单元25自身的数据，第二开关器件M18的第二端连接至第三开关器件S1的第一端。并且，第三开关器件S1的第一端连接还连接至电容器C1。

本实施例中，第一开关器件M17与第二开关器件M18均由运算数据信号选择导通或关断，具体的，第一开关器件M17接收运算数据信号Xn，而第二开关器件接收运算数据互补信号Xbn，其中运算数据互补信号Xbn与运算数据信号Xn是互补的信号，例如运算数据信号Xn是互补的信号为0，则运算数据互补信号Xbn为1，如果运算数据信号Xn是互补的信号为1，则运算数据互补信号Xbn为0。

这样，通过第一开关器件M17与第二开关器件M18的运算，在电荷存储单元，即电容器C1上将存储存储单元25的数据与运算数据的同或运算结果。具体的，当存储单元25的数据为0，在运算数据Xn为0时，第一开关器件M17导通而第二开关器件M18截止，存储单元25的互补信号端A的数据被传送至电容器C1上，此时电容器C1充满电荷，表征的二进制数为1。当存储单元25的数据为0，在运算数据Xn为1时，第一开关器件M17截止而第二开关器件M18导通，存储单元25的输出信号端B的数据被传送至电容器C1上，此时电容器C1没有电荷，表征的二进制数为0。

当存储单元25的数据为1，在运算数据Xn为0时，第一开关器件M17导通而第二开关器件M18截止，存储单元25的互补信号端A的数据被传送至电容器C1上，此时电容器C1没有电荷，表征的二进制数为0。当存储单元25的数据为1，在运算数据Xn为1时，第一开关器件M17截止而第二开关器件M18导通，存储单元25的输出信号端B的数据被传送至电容器C1上，此时电容器C1充满电荷，表征的二进制数为1。

当存储单元25的数据与运算数据实现同或运算后，运算结果存储在电容器C1上，当第三开关器件S1闭合时，可以将运算结果输出。因此，本实施例中，第三开关器件S1的第二端连接至数据读取导线O1，这样，当第三开关器件S1闭合时，运算结果将通过数据读取导线O1输出至模数转换器ADC1。本实施例中，第三开关器件S1可以是三极管或者场效应管等软开关器件，根据外部的控制信号而通断。这样，当需要读取运算结果时，可以控制第三开关器件S1闭合，在不需要读取运算结果时，可以控制第三开关器件S1断开。

当存储运算电路模块仅仅用作存储数据时，可以控制第三开关器件S1断开，这样存储运算单元的运算结果不会被输出值模数转换器。当存储运算电路模块需要用作存储数据的运算时，可以控制第三开关器件S1闭合，并且输入运算数据X的具体数值，存储单元的数据与运算数据实现同或运算，运算结果被存储在电容器C1内，并经过第三开关器件S1传输至数据读取导线，进而被模数转换器读取。

由于同一列的多个存储运算单元的第三开关器件都连接至同一根数据读取导线，也就是同一列的多个存储运算单元的电容器是相互并联的，这样，连接至一根数据读取导线的模数转换器读取的实际上是同一列的多个存储运算单元的运算结果的平均值，因此，模数转换器读取的数据是一列存储运算单元的运算结果的平均值。

由于一列存储运算单元的数量是预先设定的，获取一列存储运算单元的运算结果的平均值后，可以确定该列多个存储运算单元的运算结果之和，也就是该列多个存储运算单元的运算结果的累加值。由于计算机的数据运算，如加法运算、乘法运算都是以加法运算为基础，因此获取一列多个存储运算单元的运算结果的累加值，可以作为后续的乘法运算的基础，进而可以实现复杂的运算，如卷积运算等。

存储运算电路模块第二实施例：

本实施例的存储运算电路模块包括多个存储运算单元，与第一实施例不同的是，本实施例的运算存储单元的结构发生变化。参见图5，本实施例的运算存储单元具有一个存储单元以及第一开关器件、第二开关器件、第三开关器件S2以及作为电荷存储单元的电容器C2，其中存储单元与第一实施例的存储单元相同，也是包括多个场效应管M21、M22、M23、M24、M25、M26，不同于第一实施例，本实施例的第一开关器件M27与第二开关器件M28均为NMOS管，即高电平导通的开关器件。并且，第一开关器件M27接收的是运算数据互补信号，而第二开关器件M28接收的是运算数据信号。

当存储单元的数据为0，在运算数据Xn为0时，第一开关器件M27导通而第二开关器件M28截止，存储单元的互补信号端A的数据被传送至电容器C2上，存储运算单元的输出结果为1。当存储单元的数据为0，在运算数据Xn为1时，第一开关器件M27截止而第二开关器件M28导通，存储单元的输出信号端B的数据被传送至电容器C2上，此时存储运算单元的输出结果为0。

当存储单元的数据为1，在运算数据Xn为0时，第一开关器件M27导通而第二开关器件M28截止，存储单元的互补信号端A的数据被传送至电容器C2上，此时存储运算单元的运算结果为0。当存储单元的数据为1，在运算数据Xn为1时，第一开关器件M27截止而第二开关器件M28导通，存储单元的输出信号端B的数据被传送至电容器C2上，此时存储运算单元的运算结果为1，从而实现存储单元的数据与运算数据的同或运算。

存储运算电路模块第三实施例：

本实施例的存储运算电路模块包括多个存储运算单元，与第一实施例不同的是，本实施例的运算存储单元的结构发生变化。参见图6，本实施例的运算存储单元具有一个存储单元以及第一开关器件、第二开关器件、第三开关器件S3以及作为电荷存储单元的电容器C3，其中存储单元与第一实施例的存储单元相同，也是包括多个场效应管M31、M32、M33、M34、M35、M36。

不同于第一实施例，本实施例的第一开关器件M37为PMOS管，也就是低电平导通的开关器件，第二开关器件M38为NMOS管，也就是高电平导通的开关器件。并且，第一开关器件M37与第二开关器件M38均接收运算数据信号Xn。本实施例的运算存储单元也能够实现存储单元的数据与运算数据的同或运算。

存储运算电路模块第四实施例：

本实施例的存储运算电路模块包括多个存储运算单元，与第一实施例不同的是，本实施例的运算存储单元的结构发生变化。参见图7，本实施例的运算存储单元具有一个存储单元以及第一开关器件、第二开关器件、第三开关器件S4以及作为电荷存储单元的电容器C4，其中存储单元与第一实施例的存储单元相同，也是包括多个场效应管M41、M42、M43、M44、M45、M46。

不同于第一实施例，本实施例的第一开关器件M47为NMOS管，也就是高电平导通的开关器件，第二开关器件M48为PMOS管，也就是低电平导通的开关器件。并且，第一开关器件M47与第二开关器件M48均接收运算数据互补信号Xbn。本实施例的运算存储单元也能够实现存储单元的数据与运算数据的同或运算。

处理器实施例：

处理器可以是应用在智能设备上的器件，参见图8，本实施例包括计算单元33、存储运算电路模块31以及存储电路模块32，其中计算单元33可以是加法器、乘法器等用于实现数据计算的单元，而存储运算电路模块31可以上上述实施例的存储运算电路模块，存储电路模块32可以是普通的存储器，如SRAM等。并且，计算单元33、存储运算电路模块31以及存储电路模块32之间通过总线实现相互连接。

本发明是在现有的存储单元的基础上进行改进，从而在存储电路模块内实现数据的运算，并且将运算后的结果输出值计算单元，可以将一部分的计算操作由存储运算电路模块实现，从而减少存储电路模块与计算单元之间的数据传输量，有利于减小处理器的电路面积，并提高运算效率，降低处理器的生产成本。

最后需要强调的是，本发明不限于上述实施方式，如具体的应用的开关器件的改变、存储单元内部结构的改变等变化也应该包括在本发明权利要求的保护范围内。

Claims (9)

1.存储运算电路模块，包括：

多个阵列布置的存储运算单元，每一所述存储运算单元均连接至字线以及位线；

其特征在于：

所述存储运算单元包括一个存储单元以及第一开关器件、第二开关器件，所述第一开关器件的第一端连接至所述存储单元的互补信号端，所述第二开关器件的第一端连接至所述存储单元的输出信号端；

所述第一开关器件的第二端连接至第三开关器件的第一端，所述第二开关器件的第二端连接至第三开关器件的第一端，所述第三开关器件的第一端连接有电荷存储单元；

所述第一开关器件与所述第二开关器件均由运算数据信号选择导通或关断，每一个所述存储运算单元连接至数据读取信号线，所述运算数据信号通过所述数据读取信号线被传送至各个所述存储运算单元。

2.根据权利要求1所述的存储运算电路模块，其特征在于：

所述第一开关器件与所述第二开关器件均为低电平导通的开关器件；

所述第一开关器件接收所述运算数据信号，所述第二开关器件接收运算数据互补信号。

3.根据权利要求1所述的存储运算电路模块，其特征在于：

所述第一开关器件与所述第二开关器件均为高电平导通的开关器件；

所述第一开关器件接收运算数据互补信号，所述第二开关器件接收运算数据信号。

4.根据权利要求1所述的存储运算电路模块，其特征在于：

所述第一开关器件为低电平导通的开关器件，所述第二开关器件为高电平导通的开关器件；

所述第一开关器件与所述第二开关器件均接收所述运算数据信号。

5.根据权利要求1所述的存储运算电路模块，其特征在于：

所述第一开关器件为高电平导通的开关器件，所述第二开关器件为低电平导通的开关器件；

所述第一开关器件与所述第二开关器件均接收运算数据互补信号。

6.根据权利要求1至5任一项所述的存储运算电路模块，其特征在于：

同一列的多个所述存储运算单元的所述第三开关器件的第二端连接至一根数据读取导线，所述数据读取导线连接至模数转换器。

7.根据权利要求1至5任一项所述的存储运算电路模块，其特征在于：

所述电荷存储单元为电容器。

8.根据权利要求1至5任一项所述的存储运算电路模块，其特征在于：

所述第三开关器件为三极管或者场效应管。

9.处理器，其特征在于，包括计算单元以及如权利要求1至8任一项所述的存储运算电路模块，所述计算单元与所述存储运算电路模块之间通过总线连接。

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