CN109634557A - 一种基于1t1r存储器的乘法器及运算方法 - Google Patents

一种基于1t1r存储器的乘法器及运算方法 Download PDF

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Abstract

本发明公开了一种基于1T1R存储器的乘法器及运算方法，乘法器包括：1T1R矩阵A1、1T1R矩阵A2、1T1R矩阵A3以及外围电路；1T1R矩阵用于实现运算并存储运算结果，外围电路用于传输数据及控制信号，从而控制1T1R矩阵的运算及存储过程；运算电路分别用于实现或非布尔逻辑运算、二位二进制乘法器以及优化；运算电路对应的操作方法分别通过控制1T1R器件初始化的电阻状态、字线输入信号大小、位线输入信号大小以及源线输入信号大小来完成相应的运算及存储过程。本发明实现了计算与存储的融合，降低了集成电路的复杂性，可实现16种基本的布尔逻辑运算以及更为复杂的数字电路运算。

Description

一种基于1T1R存储器的乘法器及运算方法
技术领域
本发明属于微电子器件领域，更具体地，涉及一种基于1T1R存储器的乘法器及运算方法。
背景技术
电子信息技术的发展已进入“后摩尔”时代，由于面临着制备工艺和物理机理的双重限制，通过进一步缩小半导体器件的尺寸来提高集成电路的性能越来越困难，传统计算机架构中指令与数据放在同一内存，与此带来的CPU利用率(吞吐率)降低问题即冯诺依曼瓶颈，新原理纳米信息器件忆阻器的研究为解决这一问题提供了新的思路。
忆阻器是新原理纳米信息器件中具有重大发展前景的一种，具备高集成密度、高读写速度、低功耗、多值计算潜力等方面的优势。目前，忆阻器已在非易失存储、逻辑运算、新型计算/存储融合架构计算和新型神经形态计算等方面呈现广阔的应用前景，将为IT技术发展提供新的物理基础，结合现有成熟CMOS技术与忆阻器可以实现新型计算机架构。
发明内容
针对现有技术的缺陷，本发明提供了一种基于1T1R器件的乘法运算电路及操作方法，其目的在于实现非易失性逻辑运算，并实现更复杂的计算功能，同时实现运算功能的并行运算性。
为实现上述目的，按照本发明的第一方面，提供了一种基于1T1R器件的计算矩阵，包括：1T1R矩阵以及外围电路；1T1R矩阵用于实现运算并存储运算结果，外围电路用于传输数据及控制信号，从而控制1T1R矩阵的运算及存储过程。
1T1R交叉开关矩阵包括以交叉矩阵形式排布的1T1R器件、字线WL、位线BL以及源线SL；1T1R器件电阻状态指忆阻器阻值高低包括：高阻态H和低阻态L；1T1R器件通过忆阻器置于不同的阻值大小实现对数据0/1的存储和处理；位于同一行的1T1R器件连接至相同的位线BL及字线WL，位于同一列的1T1R器件连接至相同的源线SL，通过对位线BL、字线WL以及源线SL施加不同的信号以实现数据的传输、不同的功能运算以及运算结果存储。
1T1R交叉开关矩阵包括以交叉矩阵形式排布的1T1R器件、字线WL、位线BL以及源线SL；1T1R器件电阻状态指忆阻器阻值高低包括：高阻态H和低阻态L；1T1R器件通过忆阻器置于不同的阻值大小实现对数据0/1的存储和处理；位于同一行的1T1R器件连接至相同的位线BL及字线WL，位于同一列的1T1R器件连接至相同的源线SL，通过对位线BL、字线WL以及源线SL施加不同的信号以实现数据的传输、不同的功能运算以及运算结果存储。
1T1R器件包括：一个晶体管元件和一个忆阻器元件；晶体管元件结构包括：基底、源极、漏极、绝缘层以及栅极，其中，源极与源线SL相连接，栅极与字线WL相连接；阻变元件包括两端电极，其中正极与晶体管的漏极相连接，负极与位线BL相连接；忆阻元件为三明治堆叠结构，具有非易失性电阻转变特性，即在一种外加信号激励方式下，1T1R器件的电阻状态可以从高阻态转变为低阻态，在另一种外加信号激励方式下，1T1R器件的电阻状态可以从低阻态转变为高阻态。
结合本发明的第一方面，在本发明第一方面的第一种实施方式中，1T1R器件的阻变元件为阻变存储器RRAM(Resistive Random Access Memory)；阻变存储器包括：上电极、功能层和下电极；上电极与位线BL相连接，下电极与晶体管漏极相连接。
外围电路包括：数据传输控制器、字线译码器、源线译码器、位线译码器、字线多路数据选择器、位线多路数据选择器、源线多路数据选择器以及时序控制电器；
数据传输控制器由数据寄存器、数据读电路、数据写电路、单元寻址电路构成，具有数据输入端Din、输出端Dout、地址输入端Address、字线输出端、位线输出端、源线输出端；数据传输控制器的输入端Din用于输入计算数据，输出端Dout用于输出计算结果，状态控制器的地址输入端Address用于输入选定特定器件的地址信息，字线输出端、位线输出端、源线输出端用于输入字线、位线、源线地址信号以及读写电路产生的读、写信号；数据传输控制器根据输入输出的数据、地址信息需要产生控制信号输出到下一级或者读取最终的计算结果；
字线译码器的输入端连接至数据传输控制器的字线输出端，字线译码器的输出端连接至字线多路选择器输入端；字线译码器对状态控制器产生的控制信号进行译码后，得到字线控制信号，并将字线控制信号输入到字线多路选择器输入端；
位线译码器的输入端连接至数据传输控制器的位线输出端，位线译码器的输出端连接至位线多路选择器输入端；位线译码器对状态控制器产生的控制信号进行译码后，得到位线控制信号，并将位线控制信号输入到字线多路选择器输入端；
源线译码器的输入端连接至数据传输控制器的位线输出端，源线译码器的输出端连接至源线多路选择器输入端；源线译码器对状态控制器产生的控制信号进行译码后，得到源线控制信号，并将源线控制信号输入到字线多路选择器输入端；
字线多路数据选择器的输出端连接至1T1R矩阵的字线线，字线多路数据选择器根据字线译码器的信号将字线控制信号施加选通的特定字线上。
位线多路数据选择器的输出端连接至1T1R矩阵的位线线，位线多路数据选择器根据位线译码器的信号将位线控制信号施加选通的特定位线上。
源线多路数据选择器的输出端连接至1T1R矩阵的源线线，源线多路数据选择器根据源线译码器的信号将源线控制信号施加选通的特定源线上。
字线控制信号、位线控制信号以及源线控制信号到共同施加到1T1R矩阵，实现对1T1R矩阵中1T1R器件阻态的控制；
时序控制器的输出端连接至字线、位线、源线多路数据选择器，时序控制器产生时钟信号、使能信号来控制电路运作。
基于1T1R器件的计算矩阵以外加电压脉冲作为输入信号来进行逻辑运算，以1T1R器件最终的电阻状态高低表征逻辑0/1；逻辑运算的结果能够非易失地存储在器件的电阻状态中，通过小电流(一般在纳安级)或者小电压(一般在0.2V以下)的读信号可以将该电阻状态读出，通过施加一定幅值和脉宽的电压脉冲对该电阻信号进行擦除。
按照本发明的第二方面，提供了一种基于计算矩阵的运算电路，用于实现或非布尔逻辑，具体地，根据输入的数据a、数据b计算或非值c，其特征在于，包括：2个1T1R器件R1与R2，用于计算并存储输入数据in1与in2，R1对应的字线信号为VWL1，R1对应的位线信号为VBL1，R1对应的源线信号为VSL1；R2对应的字线信号为VWL1，R2对应的位线信号为VBL1，R2对应的源线信号为VSL2；1个1T1R器件R3，用于计算并存储输出数据out，R3对应的字线信号为VWL1，R3对应的位线信号为VBL1，R3对应的源线信号为VSL3；所述的输入信号都由所述的外围电路控制及施加；所述1T1R器件R1、R2与R3计算所得in1与in2的或非结构out通过所述数据传输控制器的读模块传输给所述数据输出线路Dout。
结合本发明的第二方面，本发明还提供了一种基于计算矩阵的运算电路的操作方法，包括如下步骤：
(S1-1)输入逻辑信号VWL1＝1、VSL1＝in1以及将输入的逻辑信号in1写入到1T1R器件R1中；
(S1-2)输入逻辑信号VWL1＝1、VSL2＝in2以及将输入的逻辑信号in2写入到1T1R器件R2中；
(S1-3)输入逻辑信号VWL1＝1、VSL3＝1以及VBL1＝0，将1T1R器件R3置低阻；
(S1-4)输入逻辑信号VWL1＝1、VSL1＝VSL2＝VSL1＝V0以及VBL1＝0，计算输入值in1与in2的或非值out1并写入到1T1R器件R3中；
(S1-5)读取1T1R器件R3中存储的计算结果out1。
按照本发明的第三方面，提供了一种基于计算矩阵的运算电路，用于实现二位二进制乘法器，具体地，根据输入的数据a0a1和b0b1，计算积值s0～3，其特征在于，包括：1T1R矩阵A1、1T1R矩阵A2以及1T1R矩阵A3；1T1R矩阵A1包括4个1T1R器件R0A～R3A，分别用于存储计算4位初始输入数据s0A～3A＝a0a1b0b1，R0A～R3A对应的字线控制信号为VWL0A～VWL3A，R0A～R3A对应的位线控制信号分别为VBL0，R0A～R3A对应的源线控制信号分别为VSL0A～VSL3A；1T1R矩阵A2包括15个1T1R器件分别用于存储中间计算结果 对应的字线控制信号为 对应的位线控制信号为VBL0，对应的源线控制信号为1T1R矩阵A3包括4个1T1R器件R0B～R3B，用于计算并存储加法运算结果s0～3，R0B～R3B对应的字线控制信号为VWL0B～VWL3B，R0B～R3B对应的位线控制信号为VBL0，R0B～R3B对应的源线控制信号为VSL0B～VSL3B；所述的输入信号都由所述的外围电路控制及施加；所述1T1R矩阵A1、A2、A3计算所得的中间数据和计算结果s0～3通过所述数据传输控制器实现数据读取输出。
结合本发明的第三方面，本发明还提供了一种基于计算矩阵的运算电路的操作方法，包括如下步骤：
(S2-1)输入逻辑信号VWL0A＝1、VSL0A＝a0以及将输入的运算数据a0写入1T1R矩阵A1的R0A中；输入逻辑信号VWL1A＝1、VSL1A＝a1以及将输入的运算数据a1写入1T1R矩阵A1的R1A中；输入逻辑信号VWL2A＝1、VSL2A＝b0以及将输入的运算数据b0写入1T1R矩阵A1的R2A中；输入逻辑信号VWL3A＝1、VSL3A＝b1以及将输入的运算数据b1写入1T1R矩阵A1的R3A中；
(S2-2)输入逻辑信号以及VBL0＝1，将1T1R器件置高阻，即分别输入逻辑信号VWL0A～3A＝1、VSL0A～3A＝V0、以及分别计算输入数据a0a1b0b1的非值 并将其分别存储在1T1R矩阵A2的1T1R器件中；
(S2-3)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-4)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-5)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件由的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-6)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-7)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-8)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-9)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-10)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-11)输入逻辑信号VWL0B＝1、以及VSL0B＝0计算1T1R矩阵A2的1T1R器件中数据的或非值，得到二位乘法结果的第一位并将其存储在1T1R矩阵A3的1T1R器件R0B中；
(S2-12)输入逻辑信号VWL1B＝1、以及VSL1B＝0计算1T1R矩阵A2的1T1R器件中数据的或非值，得到二位乘法结果的第二位并将其分别存储在1T1R矩阵A3的1T1R器件R1B中；
(S2-13)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A2的1T1R器件中；
输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A2的1T1R器件中；输入逻辑信号VWL2B＝1、以及计算1T1R矩阵A2的1T1R器件中数据 的或非值得输入逻辑信号VWL2A＝1、VSL2B＝0、以及计算，得到二位乘法结果的第三位并将其存储在1T1R矩阵A3的1T1R器件R2B中；
(S2-13)1T1R矩阵A2的1T1R器件中的数据即为二位乘法结果的第四位，基于权利要求9所述运算电路的操作方法，输入逻辑信号VWL3B＝1、VSL3B＝0以及VBL0＝1，将1T1R矩阵A3的1T1R器件R3B置低阻；输入逻辑信号VSL3B＝V0，于是所述1T1R器件R1就将数据通过传递运算传输到1T1R器件R3B得到二位乘法结果第四位P3＝s3；
按照本发明的第四方面，提供了一种基于计算矩阵的运算电路，用于实现优化的二位二进制乘法器，具体地，根据输入的数据a0a1和b0b1，计算积值S0～3，其特征在于，包括：1T1R矩阵A1、1T1R矩阵A2以及1T1R矩阵A3；1T1R矩阵A1包括2个1T1R器件R0A～R1A，分别用于存储初始输入数据s0A～3A＝a0a1b0b1或者运算结果s0～1，R0A～R3A对应的字线控制信号为VWL0A～VWL1A，R0A～R1A对应的位线控制信号分别为VBL0，R0A～R1A对应的源线控制信号分别为VSL0A～VSL1A；1T1R矩阵A2包括8个1T1R器件分别用于存储中间计算结果 对应的字线控制信号为 对应的位线控制信号为VBL0，对应的源线控制信号为1T1R矩阵A3包括2个1T1R器件R0B～R1B，用于计算并存储加法运算结果s2～3，R0B～R1B对应的字线控制信号为VWL0B～VWL1B，R0B～R1B对应的位线控制信号为VBL0，R0B～R1B对应的源线控制信号为VSL0B～VSL1B；所述的输入信号都由所述的外围电路控制及施加；所述1T1R矩阵A1、A2、A3计算所得的中间数据和计算结果s0～3通过所述数据传输控制器实现数据读取输出。
结合本发明的第四方面，本发明还提供了一种基于计算矩阵的运算电路的操作方法，包括如下步骤：
(S3-1)输入逻辑信号VWL0A＝1、VSL0A＝a0以及将输入的运算数据a0写入1T1R矩阵A1的R0A中，即s0A＝a0；输入逻辑信号VWL1A＝1、VSL0A＝0以及VBL0＝1，将1T1R矩阵A1的R1A置高阻，即S1A＝0；
输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝a0取非并存储在1T1R矩阵A2的中，即
(S3-2)输入逻辑信号VWL0A＝1、VSL0A＝a1以及将输入的运算数据a1写入1T1R矩阵A1的R0A中，即S0A＝a1；输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝a1取非并存储在1T1R矩阵A2的中，即
(S3-3)输入逻辑信号VWL0A＝1、VSL0A＝b0以及将输入的运算数据b0写入1T1R矩阵A1的R0A中，即s0A＝b0；输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝b0取非并存储在1T1R矩阵A2的中，即
(S3-4)输入逻辑信号VWL0A＝1、VSL0A＝b1以及将输入的运算数据b1写入1T1R矩阵A1的R0A中，即s0A＝b1；输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝b1取非并存储在1T1R矩阵A2的中，即
(S3-5)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-6)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-7)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-8)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中，即为二位二进制乘法结果的第四位
(S3-9)输入逻辑信号VWL1A＝1、VSL1A＝V0以及计算1T1R矩阵A2的1T1R器件由的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-10)输入逻辑信号VWL1A＝1、VSL1A＝V0以及计算1T1R矩阵A2的1T1R器件中的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-11)输入逻辑信号VWL0A＝1、以及VSL0A＝0计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A1的1T1R器件R0中；
(S3-12)输入逻辑信号VWL1A＝1、以及VSL1A＝0计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A1的1T1R器件R1中；
(S3-13)输入逻辑信号以及VBL0＝1，将1T1R矩阵A2的置高阻，即输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及计算1T1R矩阵A1的1T1R器件R0、R1中数据的或非值输入逻辑信号VWL0A＝1、 VSL0A＝V0、以及计算得到二位乘法结果的第三位并将其分别存储在1TlR矩阵A1的1T1R器件R0中；
(S3-14)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-15)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-16)输入逻辑信号VWL1A＝1、以及VSL1A＝V0，计算第一位1T1R矩阵A2的1T1R器件得到二位乘法结果的第一位并将其存储在1T1R矩阵A1的1T1R器件R1中；
(S3-17)输入逻辑信号以及计算第一位1T1R矩阵A2的1T1R器件得到二位乘法结果的第二位并将其存储在1T1R矩阵A2的1T1R器件中；
按照本发明的第五方面，提供了一种基于计算矩阵的运算电路，用于多并行二位二进制乘法器，根据输入的数据a00a10b00b10～a0(n-1)a1(n-1)b0(n-1)b1(n-1)，计算积值s00s10s20s30～s0(n-1)s1(n-1)s2(n-1)s3(n-1)，其中n代表模块数，其特征在于，包括：n个1T1R矩阵A0～A(n-1)、n个1T1R矩阵B0～B(n-1)以及n个1T1R矩阵C0～C(n-1)；n个1T1R矩阵A0～A(n-1)中每个矩阵包括4个1T1R器件R0A～R3A，分别用于存储计算4位初始输入数据s0A～3A，R0A～R3A对应的字线控制信号为VWL0A～VWL3A，R0A～R3A对应的位线控制信号分别为VBL0x，R0A～R3A对应的源线控制信号分别为VSL0A～VSL3A；n个1T1R矩阵B0～B(n-1)每个矩阵包括16个1T1R器件分别用于存储中间计算结果 对应的字线控制信号为 对应的位线控制信号为VBL0x，对应的源线控制信号为n个1T1R矩阵C0～C(n-1)每个矩阵包括4个1T1R器件R0C～R3C，用于计算并存储加法运算结果S0～3，R0C～R3C对应的字线控制信号为VWL0C～VWL3C，R0C～R3C对应的位线控制信号为VBL0X，R0c～R3C对应的源线控制信号为VSL0C～VSL3C；所述的输入信号都由所述的外围电路控制及施加；所述1T1R矩阵A、B、C计算所得的中间数据和计算结果s0x～3x通过所述数据传输控制器实现数据读取输出，其中x表示第x个模块；同时保证每个模块的位线都相同，不同模块的位线则不同。
结合本发明的第五方面，本发明还提供了一种基于计算矩阵的运算电路的操作方法，具体包括如下步骤：
(S4-1)输入逻辑信号VWL0Ax＝1、VSL0Ax＝a0x以及将输入的运算数据a0x写入1T1R矩阵A1的R0Ax中；输入逻辑信号VWL1Ax＝1、VSL1Ax＝a1x以及将输入的运算数据a1x写入1T1R矩阵Ax的R1Ax中；输入逻辑信号VWL2A＝1、VSL2A＝b0x以及将输入的运算数据b0x写入1T1R矩阵Ax的R2Ax中；输入逻辑信号VWL3Ax＝1、VSL3Ax＝b1x以及将输入的运算数据b1x写入1T1R矩阵Ax的R3Ax中；
(S4-2)输入逻辑信号以及VBL0x＝1，将1T1R器件置高阻，即分别输入逻辑信号VWL0Ax～3Ax＝1、VSL0Ax～3Ax＝V0、以及分别计算输入数据a0xa1xb0xb1x的非值并将其分别存储在1T1R矩阵Bx的1T1R器件中；
(S4-3)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-4)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-5)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-6)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-7)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-8)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-9)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-10)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-11)输入逻辑信号VWL0Bx＝1、以及VSL0Bx＝0计算1T1R矩阵Bx的1T1R器件中数据 的或非值，得到二位乘法结果的第一位并将其存储在1T1R矩阵Cx的1T1R器件R0Bx中；
(S4-12)输入逻辑信号VWL1Bx＝1、以及VSL1Bx＝0计算1T1R矩阵Bx的1T1R器件中数据的或非值，得到二位乘法结果的第二位并将其分别存储在1T1R矩阵Cx的1T1R器件R1Bx中；
(S4-13)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵Bx的1T1R器件中；
输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵Bx的1T1R器件中；输入逻辑信号VWL2Bx＝1、以及计算1T1R矩阵Bx的1TlR器件中数据 的或非值得输入逻辑信号VWL2Ax＝1、VSL2Bx＝0、以及计算，得到二位乘法结果的第三位并将其存储在1T1R矩阵Cx的1T1R器件R2Bx中；
(S4-14)1T1R矩阵Bx的1T1R器件中的数据即为二位乘法结果的第四位，基于权利要求9所述运算电路的操作方法，输入逻辑信号VWL3Bx＝1、VSL3Bx＝0以及VBL0x＝1，将1T1R矩阵Cx的1T1R器件R3Bx置低阻；输入逻辑信号VSL3Bx＝V0，于是所述1T1R器件就将数据通过传递运算传输到1T1R器件R3Bx得到二位乘法结果第四位P3x＝s3x；
通过本发明提供了一种基于1T1R器件的计算矩阵结构，并构思以上技术方案，提供了多种运算电路及操作方法，可以实现实现或非布尔逻辑、二位二进制乘法器、其优化设计、多并行二位二进制乘法器等复杂运算。运算电路以基于1T1R器件的计算矩阵为基础，在进行逻辑运算的同时，能够将计算结果直接存储在计算矩阵的1T1R器件中，实现了计算与存储的融合。
附图说明
图1为本发明实施例提供的基于1T1R器件的计算矩阵示意图；
图2为本发明实施例提供的计算矩阵中的1T1R矩阵示意图；
图3为本发明实施例提供的1T1R器件的三围结构示意图及等效电路示意图；(a)为1T1R器件的三围结构示意图；(b)为1T1R器件的等效电路示意图；
图4为本发明实施例提供的基于计算矩阵的或非逻辑的运算电路等效电路图；
图5为本发明实施例提供的基于计算矩阵的二位二进制乘法器运算电路的等效电路图；(a)为电路原理图；(b)为等效电路示意图；
图6为本发明实施例提供的基于计算矩阵的优化的二位二进制乘法运算电路的等效电路图；
图7为本发明实施例提供的基于计算矩阵的多并行二位二进制乘法运算电路的等效电路图；
在所有附图中，相同的附图标记用来表示相同的元件或者结构，其中：100为源线译码器，101为源线多路选择器，102为字线多路选择器，103为字线译码器，104为数据传输控制器，105为位线多路选择器，106为位线译码器，107为时序控制器，200为位线，201为RRAM上电极，202为RRAM功能层，203为RRAM下电极，204为源线，205为晶体管栅极，206为晶体管绝缘层，207为晶体管源极，208为晶体管漏极，209为晶体管基底。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明提供的基于1T1R器件的计算矩阵，如图1所示，包括：1T1R矩阵以及外围电路；1T1R矩阵用于实现运算并存储运算结果，外围电路用于传输数据及控制信号，从而控制1T1R矩阵的运算及存储过程。
1T1R阵列，如图2所示，包括以阵列形式排布的1T1R器件、字线WL(Write Line)、位线BL(Bit Line)以及源线SL(Source Line)；1T1R器件通过不同的电阻状态实现对信息的存储和处理；位于同一行的1T1R器件连接至相同的位线，位于同一列的1T1R器件连接至相同的源线及字线，通过对字线WL、位线BL以及源线SL施加不同的信号以实现不同的运算并存储运算结果。
1T1R器件，如图3所示，包括一个晶体管和一个阻变元件；晶体管包括：基底309、源极307、漏极308、绝缘层306以及栅极305；在本实施例中，阻变元件为阻变存储器RRAM(Resistive Random Access Memory)，包括：上电极201、功能层202和下电极203；晶体管的源极207与位线200相连接，晶体管的栅极205与字线相连接，阻变存储器RRAM的上电极201与位线200相连接，阻变存储器RRAM的下电极203与晶体管的漏极208相连接；
1T1R器件的电阻状态包括：高阻态H(High Resistance)和低阻态L(LowResistance)；1T1R器件的电阻状态在外加信号激励的作用下能够发生可逆的电阻状态转变，即在一种外加信号激励方式下，1T1R器件的电阻状态可以从高阻态转变为低阻态，在另一种外加信号激励方式下，1T1R器件的电阻状态可以从低阻态转变为高阻态；利用1T1R器件的两种电阻状态即可实现对信息的存储和处理。
如图1所示，外围电路包括：数据传输控制器104、字线译码器105、源线译码器100、位线译码器103、字线多路数据选择器106、位线多路数据选择器102、源线多路数据选择器101以及时序控制电器107，其中：
数据传输控制器104由数据寄存器、数据读电路、数据写电路、单元寻址电路构成，具有数据输入端Din、输出端Dout、地址输入端Address、字线输出端、位线输出端、源线输出端；数据传输控制器的输入端Din用于输入计算数据，输出端Dout用于输出计算结果，状态控制器的地址输入端Address用于输入选定特定器件的地址信息，字线输出端、位线输出端、源线输出端用于输入字线、位线、源线地址信号以及读写电路产生的读、写信号；数据传输控制器根据输入输出的数据、地址信息需要产生控制信号输出到下一级或者读取最终的计算结果；
字线译码器105的输入端连接至数据传输控制器的字线输出端，字线译码器的输出端连接至字线多路选择器输入端；字线译码器对状态控制器产生的控制信号进行译码后，得到字线控制信号，并将字线控制信号输入到字线多路选择器输入端；
位线译码器103的输入端连接至数据传输控制器的位线输出端，位线译码器的输出端连接至位线多路选择器输入端；位线译码器对状态控制器产生的控制信号进行译码后，得到位线控制信号，并将位线控制信号输入到字线多路选择器输入端；
源线译码器100的输入端连接至数据传输控制器的位线输出端，源线译码器的输出端连接至源线多路选择器输入端；源线译码器对状态控制器产生的控制信号进行译码后，得到源线控制信号，并将源线控制信号输入到字线多路选择器输入端；
字线多路数据选择器106的输出端连接至1T1R矩阵的字线线，字线多路数据选择器根据字线译码器的信号将字线控制信号施加选通的特定字线上。
位线多路数据选择器102的输出端连接至1T1R矩阵的位线线，位线多路数据选择器根据位线译码器的信号将位线控制信号施加选通的特定位线上。
源线多路数据选择器101的输出端连接至1T1R矩阵的源线线，源线多路数据选择器根据源线译码器的信号将源线控制信号施加选通的特定源线上。
字线控制信号、位线控制信号以及源线控制信号到共同施加到1T1R矩阵，实现对1T1R矩阵中1T1R器件阻态的控制；
时序控制器107的输出端连接至字线、位线、源线多路数据选择器，时序控制器产生时钟信号、使能信号来控制电路运作。
控制1T1R器件的初始化电阻状态、字线输入信号、位线输入信号以及源线输入信号，实现或非基本布尔逻辑运算，进而实现16种布尔逻辑运算；
通过字线输入逻辑信号VWL＝1，通过源线输入逻辑信号VSL＝Vread，通过位线输入逻辑信号VBL＝0，读取1T1R器件上存储的逻辑信号；其中Vread为读取1T1R器件的电阻状态时施加的电压脉冲信号。
图4所示为本发明提供的基于计算阵列的运算电路，用于实现基本或非逻辑，具体地，根据输入的数据a、数据b计算或非值c，其特征在于，包括：2个1T1R器件R1与R2，用于计算并存储输入数据in1与in2，R1对应的字线信号为VWL1，R1对应的位线信号为VBL1，R1对应的源线信号为VSL1；R2对应的字线信号为VWL1，R2对应的位线信号为VBL1，R2对应的源线信号为VSL2；1个1T1R器件R3，用于计算并存储输出数据out，R3对应的字线信号为VWL1，R3对应的位线信号为VBL1，R3对应的源线信号为VSL3；所述的输入信号都由所述的外围电路控制及施加；所述1T1R器件R1、R2与R3计算所得in1与in2的或非结构out通过所述数据传输控制器的读模块传输给所述数据输出线路Dout。
结合图4所示的基于计算阵列的运算电路，本发明提供的操作方法包括如下步骤：
(S1-1)输入逻辑信号VWL1＝1、VSL1＝in1以及将输入的逻辑信号in1写入到1T1R器件R1中；
(S1-2)输入逻辑信号VWL1＝1、VSL2＝in2以及将输入的逻辑信号in2写入到1T1R器件R2中；
(S1-3)输入逻辑信号VWL1＝1、VSL3＝1以及VBL1＝0，将1T1R器件R3置低阻；
(S1-4)输入逻辑信号VWL1＝1、VSL1＝VSL2＝VSL1＝V0以及VBL1＝0，计算输入值in1与in2的或非值out1并写入到1T1R器件R3中；
(S1-5)读取1T1R器件R3中存储的计算结果out1。
图5所示为本发明提供的基于计算阵列的运算电路，用于实现二位二进制乘法器，具体地，根据输入的数据a0a1和b0b1，计算积值s0～3，其特征在于，包括：1T1R矩阵A1、1T1R矩阵A2以及1T1R矩阵A3；1T1R矩阵A1包括4个1T1R器件R0A～R3A，分别用于存储计算4位初始输入数据S0A～3A＝a0a1b0b1，R0A～R3A对应的字线控制信号为VWL0A～VWL3A，R0A～R3A对应的位线控制信号分别为VBL0，R0A～R3A对应的源线控制信号分别为VSL0A～VSL3A；1T1R矩阵A2包括15个1T1R器件分别用于存储中间计算结果 对应的字线控制信号为 对应的位线控制信号为VBL0，对应的源线控制信号为1T1R矩阵A3包括4个1T1R器件R0B～R3B，用于计算并存储加法运算结果s0～3，R0B～R3B对应的字线控制信号为VWL0B～VWL3B，R0B～R3B对应的位线控制信号为VBL0，R0B～R3B对应的源线控制信号为VSL0B～VSL3B；所述的输入信号都由所述的外围电路控制及施加；所述1T1R矩阵A1、A2、A3计算所得的中间数据和计算结果S0～3通过所述数据传输控制器实现数据读取输出。
结合图5所示的基于计算阵列的运算电路，本发明提供的操作方法包括如下步骤：
(S2-1)输入逻辑信号VWL0A＝1、VSL0A＝a0以及将输入的运算数据a0写入1T1R矩阵A1的R0A中；输入逻辑信号VWL1A＝1、VSL1A＝a1以及将输入的运算数据a1写入1T1R矩阵A1的R1A中；输入逻辑信号VWL2A＝1、VSL2A＝b0以及将输入的运算数据b0写入1T1R矩阵A1的R2A中；输入逻辑信号VWL3A＝1、VSL3A＝b1以及将输入的运算数据b1写入1T1R矩阵A1的R3A中；
(S2-2)输入逻辑信号以及VBL0＝1，将1T1R器件置高阻，即分别输入逻辑信号VWL0A～3A＝1、VSL0A～3A＝V0、以及分别计算输入数据a0a1b0b1的非值 并将其分别存储在1T1R矩阵A2的1T1R器件中；
(S2-3)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-4)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-5)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件由的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-6)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-7)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-8)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-9)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-10)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-11)输入逻辑信号VWL0B＝1、以及VSL0B＝0计算1T1R矩阵A2的1T1R器件中数据的或非值，得到二位乘法结果的第一位并将其存储在1T1R矩阵A3的1T1R器件R0B中；
(S2-12)输入逻辑信号VWL1B＝1、以及VSL1B＝0计算1T1R矩阵A2的1T1R器件中数据的或非值，得到二位乘法结果的第二位并将其分别存储在1T1R矩阵A3的1T1R器件R1B中；
(S2-13)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A2的1T1R器件中；
输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A2的1T1R器件中；输入逻辑信号VWL2B＝1、以及计算1T1R矩阵A2的1T1R器件中数据 的或非值得输入逻辑信号VWL2A＝1、VSL2B＝0、以及计算，得到二位乘法结果的第三位并将其存储在1T1R矩阵A3的1T1R器件R2B中；
(S2-13)1T1R矩阵A2的1T1R器件中的数据即为二位乘法结果的第四位，基于权利要求9所述运算电路的操作方法，输入逻辑信号VWL3B＝1、VSL3B＝0以及VBL0＝1，将1T1R矩阵A3的1T1R器件R3B置低阻；输入逻辑信号VSL3B＝V0，于是所述1T1R器件R1就将数据通过传递运算传输到1T1R器件R3B得到二位乘法结果第四位P3＝s3；
图6所示为本发明提供的基于计算阵列的运算电路，用于实现优化的二位二进制乘法器，具体地，根据输入的数据a0a1和b0b1，计算积值s0～3，其特征在于，包括：1T1R矩阵A1、1T1R矩阵A2以及1T1R矩阵A3；1T1R矩阵A1包括2个1T1R器件R0A～R1A，分别用于存储初始输入数据S0A～3A＝a0a1b0b1或者运算结果s0～1，R0A～R3A对应的字线控制信号为VWL0A～VWL1A，R0A～R1A对应的位线控制信号分别为VBL0，R0A～R1A对应的源线控制信号分别为VSL0A～VSLlA；1T1R矩阵A2包括8个1T1R器件分别用于存储中间计算结果 对应的字线控制信号为 对应的位线控制信号为VBL0，对应的源线控制信号为1T1R矩阵A3包括2个1T1R器件R0B～R1B，用于计算并存储加法运算结果s2～3，R0B～R1B对应的字线控制信号为VWL0B～VWL1B，R0B～R1B对应的位线控制信号为VBL0，R0B～R1B对应的源线控制信号为VSL0B～VSL1B；所述的输入信号都由所述的外围电路控制及施加；所述1T1R矩阵A1、A2、A3计算所得的中间数据和计算结果s0～3通过所述数据传输控制器实现数据读取输出。
结合图6所示的基于计算阵列的运算电路，本发明提供的操作方法包括如下步骤：
(S3-1)输入逻辑信号VWL0A＝1、VSL0A＝a0以及将输入的运算数据a0写入1T1R矩阵A1的R0A中，即s0A＝a0；输入逻辑信号VWL1A＝1、VSL0A＝0以及VBL0＝1，将1T1R矩阵A1的R1A置高阻，即s1A＝0；
输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝a0取非并存储在1T1R矩阵A2的中，即
(S3-2)输入逻辑信号VWL0A＝1、VSL0A＝a1以及将输入的运算数据a1写入1T1R矩阵A1的R0A中，即s0A＝a1；输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝a1取非并存储在1T1R矩阵A2的中，即
(S3-3)输入逻辑信号VWL0A＝1、VSL0A＝b0以及将输入的运算数据b0写入1T1R矩阵A1的R0A中，即s0A＝b0；输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝b0取非并存储在1T1R矩阵A2的中，即
(S3-4)输入逻辑信号VWL0A＝1、VSL0A＝b1以及将输入的运算数据b1写入1T1R矩阵A1的R0A中，即s0A＝b1；输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝b1取非并存储在1T1R矩阵A2的中，即
(S3-5)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-6)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-7)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-8)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中，即为二位二进制乘法结果的第四位
(S3-9)输入逻辑信号VWL1A＝1、VSL1A＝V0以及计算1T1R矩阵A2的1T1R器件由的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-10)输入逻辑信号VWL1A＝1、VSL1A＝V0以及计算1T1R矩阵A2的1T1R器件中的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-11)输入逻辑信号VWL0A＝1、以及VSL0A＝0计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A1的1T1R器件R0中；
(S3-12)输入逻辑信号VWL1A＝1、以及VSL1A＝0计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A1的1T1R器件R1中；
(S3-13)输入逻辑信号以及VBL0＝1，将1T1R矩阵A2的置高阻，即输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及计算1T1R矩阵A1的1T1R器件R0、R1中数据的或非值输入逻辑信号VWL0A＝1、 VSL0A＝V0、以及计算得到二位乘法结果的第三位并将其分别存储在1T1R矩阵A1的1T1R器件R0中；
(S3-14)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-15)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-16)输入逻辑信号VWL1A＝1、以及VSL1A＝V0，计算第一位1T1R矩阵A2的1T1R器件得到二位乘法结果的第一位并将其存储在1T1R矩阵A1的1T1R器件R1中；
(S3-17)输入逻辑信号以及计算第一位1T1R矩阵A2的1T1R器件得到二位乘法结果的第二位并将其存储在1T1R矩阵A2的1T1R器件中；
图7所示为本发明提供的基于计算阵列的运算电路，用于实现多并行二位二进制乘法器，具体地，根据输入的数据a00a10b00b10～a0(n-1)a1(n-1)b0(n-1)b1(n-1)，计算积值s00s10S20S30～s0(n-1)S1(n-1)s2(n-1)S3(n-1)，其中n代表模块数，其特征在于，包括：n个1T1R矩阵A0～A(n-1)、n个1T1R矩阵B0～B(n-1)以及n个1T1R矩阵C0～C(n-1)；n个1T1R矩阵A0～A(n-1)中每个矩阵包括4个1T1R器件R0A～R3A，分别用于存储计算4位初始输入数据s0A～3A，R0A～R3A对应的字线控制信号为VWL0A～VWL3A，R0A～R3A对应的位线控制信号分别为VBL0x，R0A～R3A对应的源线控制信号分别为VSL0A～VSL3A；n个1T1R矩阵B0～B(n-1)每个矩阵包括16个1T1R器件分别用于存储中间计算结果 对应的字线控制信号为 对应的位线控制信号为VBL0x，对应的源线控制信号为n个1T1R矩阵C0～C(n-1)每个矩阵包括4个1T1R器件R0C～R3C，用于计算并存储加法运算结果S0～3，R0C～R3C对应的字线控制信号为VWL0C～VWL3C，R0C～R3C对应的位线控制信号为VBL0X，R0C～R3C对应的源线控制信号为VSL0C～VSL3C；所述的输入信号都由所述的外围电路控制及施加；所述1T1R矩阵A、B、C计算所得的中间数据和计算结果S0x～3x通过所述数据传输控制器实现数据读取输出，其中x表示第x个模块；同时保证每个模块的位线都相同，不同模块的位线则不同。
结合图7所示的基于计算阵列的运算电路，本发明提供的操作方法包括如下步骤：
(S4-1)输入逻辑信号VWL0Ax＝1、VSL0Ax＝a0x以及将输入的运算数据a0x写入1T1R矩阵A1的R0Ax中；输入逻辑信号VWL1Ax＝1、VSL1Ax＝a1x以及将输入的运算数据a1x写入1T1R矩阵Ax的R1Ax中；输入逻辑信号VWL2A＝1、VSL2A＝b0x以及将输入的运算数据b0x写入1T1R矩阵Ax的R2Ax中；输入逻辑信号VWL3Ax＝1、VSL3Ax＝b1x以及将输入的运算数据b1x写入1T1R矩阵Ax的R3Ax中；
(S4-2)输入逻辑信号以及VBL0x＝1，将1T1R器件置高阻，即分别输入逻辑信号VWL0Ax～3Ax＝1、VSL0Ax～3Ax＝V0、以及分别计算输入数据a0xa1xb0xb1x的非值并将其分别存储在1T1R矩阵Bx的1T1R器件中；
(S4-3)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-4)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-5)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-6)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-7)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-8)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-9)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-10)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-11)输入逻辑信号VWL0Bx＝1、以及VSL0Bx＝0计算1T1R矩阵Bx的1T1R器件中数据 的或非值，得到二位乘法结果的第一位并将其存储在1T1R矩阵Cx的1T1R器件R0Bx中；
(S4-12)输入逻辑信号VWL1Bx＝1、以及VSL1Bx＝0计算1T1R矩阵Bx的1T1R器件中数据的或非值，得到二位乘法结果的第二位并将其分别存储在1T1R矩阵Cx的1T1R器件R1Bx中；
(S4-13)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵Bx的1T1R器件中；
输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵Bx的1T1R器件中；输入逻辑信号VWL2Bx＝1、以及计算1T1R矩阵Bx的1T1R器件中数据 的或非值得输入逻辑信号VWL2Ax＝1、VSL2Bx＝0、以及计算，得到二位乘法结果的第三位并将其存储在1T1R矩阵Cx的1T1R器件R2Bx中；
(S4-14)1T1R矩阵Bx的1T1R器件中的数据即为二位乘法结果的第四位，基于权利要求9所述运算电路的操作方法，输入逻辑信号VWL3Bx＝1、VSL3Bx＝0以及VBL0x＝1，将1T1R矩阵Cx的1T1R器件R3Bx置低阻；输入逻辑信号VSL3Bx＝V0，于是所述1T1R器件就将数据通过传递运算传输到1T1R器件R3Bx得到二位乘法结果第四位P3x＝s3x；
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于1T1R存储器的乘法器，用于实现二位乘法，根据输入的数据a0a1和b0b1，计算积值s0～3，其特征在于，所述乘法器包括：1T1R矩阵A1、1T1R矩阵A2、1T1R矩阵A3以及外围电路；
1T1R矩阵A1包括：4个1T1R器件R0A～R3A，分别用于存储计算4位初始输入数据S0A～3A＝a0a1b0b1，R0A～R3A对应的字线控制信号为VWL0A～VWL3A，R0A～R3A对应的位线控制信号分别为VBL0，R0A～R3A对应的源线控制信号分别为VSL0A～VSL3A；
1T1R矩阵A2包括：15个1T1R器件分别用于存储中间计算结果 对应的字线控制信号为 对应的位线控制信号为VBL0，对应的源线控制信号为
1T1R矩阵A3包括：4个1T1R器件R0B～R3B，用于计算并存储加法运算结果s0～3，R0B～R3B对应的字线控制信号为VWL0B～VWL3B，R0B～R3B对应的位线控制信号为VBL0，R0B～R3B对应的源线控制信号为VSL0B～VSL3B；
所述的输入信号都由所述的外围电路控制及施加；所述1T1R矩阵A1、A2、A3计算所得的中间数据和计算结果s0～3通过所述外围电路中的数据传输控制器实现数据读取输出。
2.一种基于权利要求1所述的乘法器的运算方法，其特征在于，包括如下步骤：
(S2-1)输入逻辑信号VWL0A＝1、VSL0A＝a0以及将输入的运算数据a0写入1T1R矩阵A1的R0A中；输入逻辑信号VWL1A＝1、VSL1A＝a1以及将输入的运算数据a1写入1T1R矩阵A1的R1A中；输入逻辑信号VWL2A＝1、VSL2A＝b0以及将输入的运算数据b0写入1T1R 矩阵A1的R2A中；输入逻辑信号VWL3A＝1、VSL3A＝b1以及将输入的运算数据b1写入1T1R矩阵A1的R3A中；
(S2-2)输入逻辑信号以及VBL0＝1，将1T1R器件置高阻，即分别输入逻辑信号VWL0A～3A＝1、VSL0A～3A＝V0、以及分别计算输入数据a0a1b0b1的非值 并将其分别存储在1T1R矩阵A2的1T1R器件中；
(S2-3)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-4)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-5)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-6)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-7)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-8)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-9)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-10)输入逻辑信号VWL0B＝1、VSL0B＝V0以及计算1T1R矩阵A2的1T1R器件中数据的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S2-11)输入逻辑信号VWL0B＝1、以及VSL0B＝0计算1T1R矩阵A2的1T1R器件中数据的或非值，得到二位乘法结果的第一位并将其存储在1T1R矩阵A3的1T1R器件R0B中；
(S2-12)输入逻辑信号VWL1B＝1、以及VSL1B＝0计算1T1R矩阵A2的1T1R器件中数据的或非值，得到二位乘法结果的第二位并将其分别存储在1T1R矩阵A3的1T1R器件R1B中；
(S2-13)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A2的1T1R器件中；
输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A2的1T1R器件中；输入逻辑信号VWL2B＝1、以及计算1T1R矩阵A2的1T1R器件中数据 的或非值得输入逻辑信号VWL2A＝1、VSL2B＝0、以及计算，得到二位乘法结果的第三位并将其存储在1T1R矩阵A3的1T1R器件R2B中；
(S2-14)1T1R矩阵A2的1T1R器件中的数据即为二位乘法结果的第四位，基于权利要求9所述运算电路的操作方法，输入逻辑信号VWL3B＝1、VSL3B＝0以及VBL0＝1，将1T1R矩阵A3的1T1R器件R3B置低阻；输入逻辑信号VSL3B＝V0，于是所述1T1R器件R1就将数据通过传递运算传输到1T1R器件R3B得到二位乘法结果第四位P3＝s3。
3.一种基于1T1R存储器的乘法器，用于实现优化的二位二进制乘法，根据输入的数据a0a1和b0b1，计算积值s0～3，其特征在于，包括：1T1R矩阵A1、1T1R矩阵A2、1T1R矩阵A3以及外围电路；
1T1R矩阵A1包括2个1T1R器件R0A～R1A，分别用于存储初始输入数据s0A～3A＝a0a1b0b1或者运算结果s0～1，R0A～R3A对应的字线控制信号为VWL0A～VWL1A，R0A～R1A对应的位线控制信号分别为VBL0，R0A～R1A对应的源线控制信号分别为VSL0A～VSL1A；
1T1R矩阵A2包括8个1T1R器件分别用于存储中间计算结果 对应的字线控制信号为 对应的位线控制信号为VBL0，对应的源线控制信号为
1T1R矩阵A3包括2个1T1R器件R0B～R1B，用于计算并存储加法运算结果s2～3，R0B～R1B对应的字线控制信号为VWL0B～VWL1B，R0B～R1B对应的位线控制信号为VBL0，R0B～R1B对应的源线控制信号为VSL0B～VSL1B；
所述的输入信号都由所述的外围电路控制及施加；所述1T1R矩阵A1、A2、A3计算所得的中间数据和计算结果s0～3通过所述外围电路中的数据传输控制器实现数据读取输出。
4.一种基于权利要求3所述乘法器的运算方法，其特征在于，包括如下步骤：
(S3-1)输入逻辑信号VWL0A＝1、VSL0A＝a0以及将输入的运算数据a0写入1T1R矩阵A1的R0A中，即s0A＝a0；输入逻辑信号VWL1A＝1、VSL0A＝0以及VBL0＝1，将1T1R矩阵A1的R1A置高阻，即s1A＝0；
输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝a0取非并存储在1T1R矩阵A2的中，即
(S3-2)输入逻辑信号VWL0A＝1、VSL0A＝a1以及将输入的运算数据a1写入1T1R矩阵A1的R0A中，即s0A＝a1；输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝a1取非并存储在1T1R矩阵A2的中，即
(S3-3)输入逻辑信号VWL0A＝1、VSL0A＝b0以及将输入的运算数据b0写入1T1R矩阵A1的R0A中，即s0A＝b0；输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝b0取非并存储在1T1R矩阵A2的中，即
(S3-4)输入逻辑信号VWL0A＝1、VSL0A＝b1以及将输入的运算数据b1写入1T1R矩阵A1的R0A中，即s0A＝b1；输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及将1T1R矩阵A1的1T1R器件R0A中数据s0A＝b1取非并存储在1T1R矩阵A2的中，即
(S3-5)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-6)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-7)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-8)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的或非值并将其存储在1T1R矩阵A2的1T1R器件中，即为二位二进制乘法结果的第四位
(S3-9)输入逻辑信号VWL1A＝1、VSL1A＝V0以及计算1T1R矩阵A2的1T1R器件中的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-10)输入逻辑信号VWL1A＝1、VSL1A＝V0以及计算1T1R矩阵A2的1T1R器件中的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-11)输入逻辑信号VWL0A＝1、以及VSL0A＝0计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A1的1T1R器件R0中；
(S3-12)输入逻辑信号VWL1A＝1、以及VSL1A＝0计算1T1R矩阵A2的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵A1的1T1R器件R1中；
(S3-13)输入逻辑信号以及VBL0＝1，将1T1R矩阵A2的置高阻，即输入逻辑信号VWL0A＝1、VWL1A＝1、VSL0A＝V0、VSL1A＝V0以及计算1T1R矩阵A1的1T1R器件R0、R1中数据的或非值输入逻辑信号VWL0A＝1、 VSL0A＝V0、以及计算得到二位乘法结果的第三位并将其分别存储在1T1R矩阵A1的1T1R器件R0中；
(S3-14)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-15)输入逻辑信号以及计算1T1R矩阵A2的1T1R器件中的非值并将其存储在1T1R矩阵A2的1T1R器件中；
(S3-16)输入逻辑信号VWL1A＝1、以及VSL1A＝V0，计算第一位1T1R矩阵A2的1T1R器件得到二位乘法结果的第一位并将其存储在1T1R矩阵A1的1T1R器件R1中；
(S3-17)输入逻辑信号以及计算第一位1T1R矩阵A2的1T1R器件得到二位乘法结果的第二位并将其存储在1T1R矩阵A2的1T1R器件中。
5.一种基于1T1R存储器的乘法器，用于实现多并行二位二进制乘法器，根据输入的数据a00a10b00b10～a0(n-1)a1(n-1)b0(n-1)b1(n-1)，计算积值s00s10s20s30～s0(n-1)s1(n-1)s2(n-1)s3(n-1)，其中n代表模块数，其特征在于，包括：n个1T1R矩阵A0～A(n-1)、n个1T1R矩阵B0～B(n-1)、n个1T1R矩阵C0～C(n-1)以及外围电路；
n个1T1R矩阵A0～A(n-1)中每个矩阵包括4个1T1R器件R0A～R3A，分别用于存储计算4位初始输入数据s0A～3A，R0A～R3A对应的字线控制信号为VWL0A～VWL3A，R0A～R3A对应的位线控制信号分别为VBL0x，R0A～R3A对应的源线控制信号分别为VSL0A～VSL3A；n个1T1R矩阵B0～B(n-1)每个矩阵包括16个1T1R器件分别用于存储中间计算结果 对应的字线控制信号为 对应的位线控制信号为VBL0x，对应的源线控制信号为n个1T1R矩阵C0～C(n-1)每个矩阵包括4个1T1R器件R0C～R3C，用于计算并存储加法运算结果s0～3，R0C～R3C对应的字线控制信号为VWL0C～VWL3C，R0C～R3C对应的位线控制信号为VBL0X，R0C～R3C对应的源线控制信号为VSL0C～VSL3C；所述的输入信号都由所述的外围电路控制及施加；所述1T1R矩阵A、B、C计算所得的中间数据和计算结果s0x～3x通过所述外围电路中数据传输控制器实现数据读取输出；其中x表示第x个模块；同时保证每个模块的位线都相同，不同模块的位线则不同。
6.一种基于权利要求5所述的乘法器的运算方法，其特征在于，包括如下步骤：
(S4-1)输入逻辑信号VWL0Ax＝1、VSL0Ax＝a0x以及将输入的运算数据a0x写入1T1R矩阵A1的R0Ax中；输入逻辑信号VWL1Ax＝1、VSL1Ax＝a1x以及将输入的运算数据a1x写入1T1R矩阵Ax的R1Ax中；输入逻辑信号VWL2A＝1、VSL2A＝b0x以及将输入的运算数据b0x写入1T1R矩阵Ax的R2Ax中；输入逻辑信号VWL3Ax＝1、VSL3Ax＝b1x以及将输入的运算数据b1x写入1T1R矩阵Ax的R3Ax中；
(S4-2)输入逻辑信号以及VBL0x＝1，将1T1R器件置高阻，即分别输入逻辑信号VWL0Ax～3Ax＝1、VSL0Ax～3Ax＝V0、以及分别计算输入数据a0xa1xb0xb1x的非值并将其分别存储在1T1R矩阵Bx的1T1R器件中；
(S4-3)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-4)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-5)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-6)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中的或非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-7)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-8)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-9)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-10)输入逻辑信号VWL0Bx＝1、VSL0Bx＝V0以及计算1T1R矩阵Bx的1T1R器件中数据的非值并将其存储在1T1R矩阵Bx的1T1R器件中；
(S4-11)输入逻辑信号VWL0Bx＝1、以及VSL0Bx＝0计算1T1R矩阵Bx的1T1R器件中数据 的或非值，得到二位乘法结果的第一位并将其存储在1T1R矩阵Cx的1T1R器件R0Bx中；
(S4-12)输入逻辑信号VWL1Bx＝1、以及VSL1Bx＝0计算1T1R矩阵Bx的1T1R器件中数据的或非值，得到二位乘法结果的第二位并将其分别存储在1T1R矩阵Cx的1T1R器件R1Bx中；
(S4-13)输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵Bx的1T1R器件中；
输入逻辑信号以及计算1T1R矩阵Bx的1T1R器件中数据的或非值并将其分别存储在1T1R矩阵Bx的1T1R器件中；输入逻辑信号VWL2Bx＝1、以及计算1T1R矩阵Bx的1T1R器件中数据 的或非值得输入逻辑信号VWL2Ax＝1、VSL2Bx＝0、以及计算，得到二位乘法结果的第三位并将其存储在1T1R矩阵Cx的1T1R器件R2Bx中；
(S4-14)1T1R矩阵Bx的1T1R器件中的数据即为二位乘法结果的第四位，基于权利要求9所述运算电路的操作方法，输入逻辑信号VWL3Bx＝1、VSL3Bx＝0以及VBL0x＝1，将1T1R矩阵Cx的1T1R器件R3Bx置低阻；输入逻辑信号VSL3Bx＝V0，于是所述1T1R器件就将数据通过传递运算传输到1T1R器件R3Bx得到二位乘法结果第四位P3x＝s3x。
7.如权利要求1、3或5所述的乘法器，其特征在于，所述外围电路包括：数据传输控制器、字线译码器、源线译码器、位线译码器、字线多路数据选择器、位线多路数据选择器、源线多路数据选择器以及时序控制电器；
所述数据传输控制器由数据寄存器、数据读电路、数据写电路、单元寻址电路构成，具有数据输入端Din、输出端Dout、地址输入端Address、字线输出端、位线输出端、源线输出端；所述数据传输控制器的输入端Din用于输入计算数据，输出端Dout用于输出计算结果，所述状态控制器的地址输入端Address用于输入选定特定器件的地址信息，所述字线输出端、位线输出端、源线输出端用于输入字线、位线、源线地址信号以及读写电路产生的读、写信号；所述数据传输控制器根据输入输出的数据、地址信息需要产生控制信号输出到下一级或者读取最终的计算结果；
所述字线译码器的输入端连接至所述数据传输控制器的字线输出端，所述字线译码器的输出端连接至所述字线多路选择器输入端；所述字线译码器对所述状态控制器产生的控制信号进行译码后，得到字线控制信号，并将字线控制信号输入到字线多路选择器输入端；
所述位线译码器的输入端连接至所述数据传输控制器的位线输出端，所述位线译码器的输出端连接至所述位线多路选择器输入端；所述位线译码器对所述状态控制器产生的控制信号进行译码后，得到位线控制信号，并将位线控制信号输入到字线多路选择器输入端；
所述源线译码器的输入端连接至所述数据传输控制器的位线输出端，所述源线译码器的输出端连接至所述源线多路选择器输入端；所述源线译码器对所述状态控制器产生的控制信号进行译码后，得到源线控制信号，并将源线控制信号输入到字线多路选择器输入端；
所述字线多路数据选择器的输出端连接至所述1T1R矩阵的字线线，所述字线多路数据选择器根据所述字线译码器的信号将字线控制信号施加选通的特定字线上；
所述位线多路数据选择器的输出端连接至所述1T1R矩阵的位线线，所述位线多路数据选择器根据所述位线译码器的信号将位线控制信号施加选通的特定位线上；
所述源线多路数据选择器的输出端连接至所述1T1R矩阵的源线线，所述源线多路数据选择器根据所述源线译码器的信号将源线控制信号施加选通的特定源线上；
所述字线控制信号、所述位线控制信号以及所述源线控制信号到共同施加到所述1T1R矩阵，实现对所述1T1R矩阵中1T1R器件阻态的控制；
所述时序控制器的输出端连接至所述字线、位线、源线多路数据选择器，所述时序控制器产生时钟信号、使能信号来控制电路运作。
8.如权利要求7所述的乘法器，其特征在于，所述数据传输控制器的数据输入端Din、输出端Dout、地址输入端Address、时钟信号输入端clk signal以及使能信号输入端enablesignal分别作为所述计算矩阵的数据输入输出端、地址输入端、时钟信号输入端以及使能信号输入端。
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