CN105027212B - 用于使用感测电路执行逻辑运算的设备及方法 - Google Patents

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Abstract

本发明包含与使用感测电路执行逻辑运算有关的设备及方法。实例性设备包括存储器单元阵列及耦合到所述阵列的感测电路。所述感测电路经配置以使用存储于耦合到感测线的第一存储器单元中的数据值作为第一输入及使用存储于耦合到所述感测线的第二存储器单元中的数据值作为第二输入来执行逻辑运算。所述感测电路经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算。

Description

用于使用感测电路执行逻辑运算的设备及方法
技术领域
本发明一般来说涉及半导体存储器及方法，且更特定来说涉及与使用感测电路执行逻辑运算有关的设备及方法。
背景技术
存储器装置通常作为内部半导体集成电路提供于计算机或其它电子系统中。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)以及其它存储器。非易失性存储器可通过在未经供电时保持所存储数据而提供永久数据且可包含NAND快闪存储器、NOR快闪存储器及例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM)(例如自旋扭矩转移随机存取存储器(STT RAM))的电阻可变存储器以及其它存储器。
电子系统通常包含若干个处理资源(例如，一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储到适合位置。处理器可包括(举例来说)可用以通过对数据(例如，一或多个运算数)执行例如AND、OR、NOT、NAND、NOR及XOR逻辑运算等逻辑运算来执行指令的若干个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块。举例来说，功能单元电路(FUC)可用以对运算数执行例如加法、减法、乘法及/或除法的算术运算。
在向FUC提供指令以供执行时可涉及电子系统中的若干个组件。指令可(例如)通过例如控制器及/或主机处理器的处理资源产生。数据(例如，将对其执行指令的运算数)可存储于可由FUC存取的存储器阵列中。可在FUC开始对数据执行指令之前从存储器阵列检索且定序及/或缓冲指令及/或数据。此外，在可经由FUC在一或多个时钟周期中执行不同类型的运算时，也可定序及/或缓冲指令及/或数据的中间结果。
在许多实例中，处理资源(例如，处理器及/或相关联的FUC)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。处理性能可在存储器中处理器(PIM)装置中进行改良，其中处理器可在存储器内部及/或接近存储器(例如，直接在与存储器阵列相同的芯片上)而实施，此可在处理时节约时间及电力。然而，此类PIM装置可具有例如增大的芯片大小的各种缺陷。此外，此类PIM装置可仍然消耗与执行逻辑运算(例如，计算函数)相关联的不期望量的电力。
发明内容
在一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：存储器单元阵列，其耦合到感测电路；及控制器，其经配置以控制所述感测电路以：使用存储于耦合到感测线的第一存储器单元中的数据值作为第一输入及使用存储于耦合到所述感测线的第二存储器单元中的数据值作为第二输入来执行逻辑运算；且其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；且其中所述设备经配置以在不经由感测线地址存取传送数据的情况下将所述逻辑运算的结果存储于所述第一存储器单元、所述第二存储器单元及第三存储器单元中的至少一者中。
在另一方面中，本申请涉及一种用于执行逻辑运算的方法。所述用于执行逻辑运算的方法包括：确定存储于存储器单元阵列的第一行的若干个存储器单元中的数据值，所述若干个存储器单元中的每一者耦合到若干个感测线中的相应感测线；及使用存储于所述第一行的所述若干个存储器单元中的所述数据值作为若干个第一输入及使用存储于所述阵列的第二行的若干个存储器单元中的数据值作为若干个第二输入来并行地执行逻辑运算，其中所述第二行的所述若干个存储器单元中的每一者耦合到所述若干个感测线中的相应感测线；且其中在不经由总线传送数据的情况下并行地执行所述逻辑运算。
在另一方面中，本申请涉及一种用于执行逻辑运算的方法。所述用于执行逻辑运算的方法包括：将对应于第一输入及第二输入的数据存储于存储器单元阵列中；使用所述第一输入及所述第二输入来执行逻辑运算，及将所述逻辑运算的结果存储于所述阵列中；其中执行所述逻辑运算且在不经由感测线地址存取传送数据的情况下将所述结果存储于所述阵列中。
在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：存储器单元阵列；控制器，其耦合到所述阵列且经配置以：将控制信号施加到耦合到所述阵列的感测电路以使用一对互补感测线上的数据作为逻辑运算的输入来执行所述逻辑运算；及将控制信号施加到所述感测电路以在不经由耦合到所述感测电路的本地输入/输出I/O线传送数据的情况下将所述逻辑运算的结果存储于所述阵列中。
在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：读出放大器，其耦合到存储器单元阵列的一对互补感测线；及累加器，其耦合到所述读出放大器，所述累加器包括：第一传递晶体管，其具有耦合到所述一对互补感测线中的第一感测线的第一源极/漏极区域；第二传递晶体管，其具有耦合到所述一对互补感测线中的第二感测线的第一源极/漏极区域；第一对交叉耦合的晶体管及第二对交叉耦合的晶体管；且其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行逻辑运算，所述逻辑运算包括对由所述一对互补感测线中的至少一者上的信号表示的数据值执行累加运算。
在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：读出放大器，其耦合到存储器单元阵列的一对互补感测线；及计算组件，其耦合到所述读出放大器且包括：第一传递晶体管，其第一源极/漏极区域耦合到所述一对互补感测线中的第一感测线；及第二传递晶体管，其第一源极/漏极区域耦合到所述一对互补感测线中的第二感测线；一对交叉耦合的n沟道晶体管中的第一n沟道晶体管，其第一源极/漏极区域耦合到所述第一传递晶体管的第二源极/漏极区域；及所述一对交叉耦合的n沟道晶体管中的第二n沟道晶体管，其第一源极/漏极区域耦合到所述第二传递晶体管的第二源极/漏极区域；一对交叉耦合的p沟道晶体管中的第一p沟道晶体管，其第一源极/漏极区域耦合到所述第一传递晶体管的所述第二源极/漏极区域；及所述一对交叉耦合的p沟道晶体管中的第二p沟道晶体管，其第一源极/漏极区域耦合到所述第二传递晶体管的所述第二源极/漏极区域；第一下拉晶体管，其第一源极/漏极区域耦合到所述第一感测线；及第二下拉晶体管，其第一源极/漏极区域耦合到所述第二感测线；第三下拉晶体管，其第一源极/漏极区域耦合到所述第一下拉晶体管的第二源极/漏极区域且其栅极耦合到所述第二n沟道晶体管的栅极，所述第二n沟道晶体管耦合到所述第二p沟道晶体管的栅极；及第四下拉晶体管，其第一源极/漏极区域耦合到所述第二下拉晶体管的第二源极/漏极区域且其栅极耦合到所述第一n沟道晶体管的栅极，所述第一n沟道晶体管耦合到所述第一p沟道晶体管的栅极，其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行逻辑运算。
在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：存储器单元阵列；及感测电路，其耦合到所述阵列且经配置以从控制器接收控制信号以在第一时间点使用耦合到所述感测电路的所述阵列的感测线上的第一数据值作为第一输入及在第二时间点使用所述感测线上的第二数据值作为第二输入来执行逻辑运算；其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；其中所述感测电路包括读出放大器及耦合到所述阵列的列的计算组件；且其中所述读出放大器及/或计算组件经配置以从另一读出放大器及/或另一计算组件接收输入，其中所述另一读出放大器及计算组件耦合到另一存储器单元列。
在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：存储器单元阵列，其耦合到感测电路；及控制器，其经配置以控制所述感测电路以：使用存储于耦合到感测线的第一存储器单元中的数据值作为第一输入及使用存储于耦合到所述感测线的第二存储器单元中的数据值作为第二输入来执行逻辑运算；其中所述设备经配置以在不启用耦合到所述感测电路的本地输入/输出I/O线的情况下执行所述逻辑运算；且其中所述设备经配置以在不启用耦合到所述感测电路的所述本地I/O线的情况下将所述逻辑运算的结果存储于所述阵列中。
在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：存储器单元阵列，其耦合到感测电路；及控制器，其经配置以控制所述感测电路以在第一时间点使用耦合到所述感测电路的所述阵列的感测线上的第一数据值作为第一输入及在第二时间点使用所述感测线上的第二数据值作为第二输入来执行逻辑运算；其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；且其中所述设备进一步经配置以在所述感测电路及所述阵列的外部传送所述逻辑运算的结果。
在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：存储器单元阵列，其耦合到感测电路；及控制器，其经配置以控制所述感测电路以在第一时间点使用耦合到所述感测电路的所述阵列的感测线上的第一数据值作为第一输入及在第二时间点使用所述感测线上的第二数据值作为第二输入来执行逻辑运算；其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；且其中所述设备经配置以执行逻辑运算包括：所述设备经配置以执行非布尔运算。
在另一方面中，本申请涉及一种用于执行逻辑运算的设备。所述用于执行逻辑运算的设备包括：存储器单元阵列，其耦合到感测电路；及控制器，其经配置以控制所述感测电路以在第一时间点使用耦合到所述感测电路的所述阵列的感测线上的第一数据值作为第一输入及在第二时间点使用所述感测线上的第二数据值作为第二输入来执行逻辑运算；其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；且其中所述设备经配置以提供所述感测线上的所述第一数据值及/或所述第二数据值，其中所述第一数据值及/或所述第二数据值来自另一感测电路。
附图说明
图1是根据本发明的若干个实施例的呈包含存储器系统的计算系统的形式的设备的框图。
图2A图解说明根据本发明的若干个实施例的耦合到感测电路的存储器阵列的一部分的示意图。
图2B图解说明根据本发明的若干个实施例的与使用感测电路执行逻辑运算相关联的时序图。
图3图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。
具体实施方式
本发明包含与使用感测电路执行逻辑运算有关的设备及方法。实例性设备包括存储器单元阵列及耦合到所述阵列的感测电路。所述感测电路经配置以使用存储于耦合到感测线的第一存储器单元中的数据值作为第一输入及使用存储于耦合到所述感测线的第二存储器单元中的数据值作为第二输入来执行逻辑运算。所述感测电路经配置以在不经由感测线地址存取传送数据的情况下执行逻辑运算。
如与例如先前PIM系统及具有外部处理器(例如，位于存储器阵列外部(例如在单独集成电路芯片上)的处理资源)的系统的先前系统相比，本发明的若干个实施例可提供经改进的并行性及/或与执行计算函数相关联的减小的电力消耗。例如，若干个实施例可提供(例如)在不经由总线(例如，数据总线、地址总线、控制总线)将数据传送出存储器阵列及感测电路的情况下全面地执行例如整数加法、减法、乘法、除法的完整计算函数及CAM(内容可定址存储器)功能。此类计算函数可涉及执行若干个逻辑运算(例如，AND、NOT、NOR、NAND、XOR等)。然而，实施例并不限于这些实例。例如，执行逻辑运算可包含执行例如复制、比较、销毁等若干个非布尔逻辑运算。
在先前方法中，可从阵列及感测电路(例如，经由包括输入/输出(I/O)线的总线)将数据传送到可包括ALU电路及/或经配置以执行适当逻辑运算的其它功能单元电路的处理资源，例如处理器、微处理器及/或计算引擎。然而，将数据从存储器阵列及感测电路传送到此类处理资源可涉及显著电力消耗。即使处理资源位于与存储器阵列相同的芯片上，也可在将数据从阵列移动出到计算电路时消耗显著电力，此可涉及执行感测线地址存取(例如，列解码信号的发射)以便将数据从感测线传送到I/O线上，从而将数据移动到阵列周边，且给计算函数提供数据。
此外，处理资源的电路(例如，计算引擎)可能不符合与存储器阵列相关联的间距规则。举例来说，存储器阵列的单元可具有4F2或6F2单元大小，其中“F”是对应于单元的特征大小。如此，与先前PIM系统的ALU电路相关联的装置(例如，逻辑栅极)可不能够与存储器单元成间距地形成，此可(举例来说)影响芯片大小及/或存储器密度。
在本发明的以下详细说明中，参考形成其一部分的随附图式，且在随附图式中通过图解说明的方式展示可如何实践本发明的一或多个实施例。足够详细地描述这些实施例使得所属领域的技术人员能够实践本发明的实施例，且将理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。如本文中所使用，指示符“N”(特定来说关于图式中的元件符号)指示可包含经如此设计的若干个特定特征。如本文中所使用，“若干个”特定事物可指代一或多个此类事物(例如，若干个存储器阵列可指代一或多个存储器阵列)。
本文中的图遵循其中第一数字或前几个数字对应于图式图编号且剩余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，130可指代图1中的元件“30”，且类似元件可称为图2中的230。如将了解，本文中的各种实施例中所展示的元件可经添加、交换及/或消除以便提供本发明的若干个额外实施例。另外，如将了解，图中所提供的元件的比例及相对比例尺打算图解说明本发明的特定实施例，且不应视为具有限制性意义。
图1是根据本发明的若干个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，存储器装置120、存储器阵列130及/或感测电路150也可单独地视为“设备”。
系统100包含耦合到存储器装置120的主机110，所述存储器装置包含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储器读卡器以及各种其它类型的主机。主机110可包含系统主板及/或底板且可包含若干个处理资源(例如，一或多个处理器、微处理器或某些其它类型的控制电路)。系统100可包含单独集成电路或主机110及存储器装置120两者均可在相同集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1中所展示的实例图解说明具有冯·诺伊曼(von Neumann)架构的系统，但本发明的实施例可在非冯·诺伊曼架构(例如，图灵机)中实施，非冯·诺伊曼架构可不包含通常与冯·诺伊曼架构相关联的一或多个组件(例如，CPU、ALU等)。
为清晰起见，系统100已经简化以着重于与本发明特别相关的特征。存储器阵列130可为(例如)DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成由存取线(其可在本文中称为字线或选择线)耦合的行及由感测线(其可在本文中称为数字线或数据线)耦合的列的存储器单元。尽管单个阵列130展示于图1中，但实施例并不受限于此。例如，存储器装置120可包含若干个阵列130(例如，若干个DRAM单元库)。与图2相关联地描述实例性DRAM阵列。
存储器装置120包含地址电路142，所述地址电路用以经由I/O电路144锁存经由I/O总线156(例如，数据总线)所提供的地址信号。地址信号由行解码器146及列解码器152接收并解码以存取存储器阵列130。可通过使用感测电路150感测感测线上的电压及/或电流改变从存储器阵列130读取数据。感测电路150可从存储器阵列130读取并锁存数据页(例如，行)。I/O电路144可用于经由I/O总线156与主机110进行双向数据通信。写入电路148用以将数据写入到存储器阵列130。
控制电路140解码由控制总线154从主机110提供的信号。这些信号可包含用以控制对存储器阵列130执行的运算(包含数据读取、数据写入及数据擦除运算)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制电路140负责执行来自主机110的指令。控制电路140可为状态机、定序器或某一其它类型的控制器。
下文与图2及3相关联地进一步描述感测电路150的实例。例如，在若干个实施例中，感测电路150可包括若干个读出放大器(例如，图2中所展示的读出放大器206或图3中所展示的读出放大器306)及若干个计算组件，所述计算组件可包括累加器(例如，图2中所展示的计算组件231)且可用以执行逻辑运算(例如，对与互补感测线相关联的数据)。在若干个实施例中，感测电路(例如，150)可用以使用存储于阵列130中的数据作为输入在不经由感测线地址存取传送的情况下(例如，在不发射列解码信号的情况下)执行逻辑运算且将逻辑运算的结果存储回阵列130。如此，可在感测电路150内使用所述感测电路来执行各种计算函数，而非通过所述感测电路外部的处理资源(例如，通过与主机110相关联的处理器及/或位于装置120上(例如，位于控制电路140上或其它地方)的其它处理电路(例如ALU电路))来执行计算函数。在各种先前方法中，与运算数相关联的数据(例如)将经由感测电路从存储器读取且经由本地I/O线提供到外部ALU电路。外部ALU电路将使用运算数执行计算函数且将经由本地I/O线把结果传送回阵列。相比来说，在本发明的若干个实施例中，感测电路(例如，150)经配置以对存储于存储器(例如，阵列130)中的数据执行逻辑运算且在不启用耦合到感测电路的本地I/O线的情况下将结果存储到存储器。
如此，在若干个实施例中，不需要阵列130及感测电路150外部的电路来执行计算函数，这是因为感测电路150可在不使用外部处理资源的情况下执行适当逻辑运算以执行此类计算函数。因此，可使用感测电路150至少在某种程度上补充及/或替换此外部处理资源(或至少此外部处理资源的带宽)。然而，在若干个实施例中，感测电路150可用以执行除由外部处理资源(例如，主机110)执行的逻辑运算以外的逻辑运算(例如，用以执行指令)。例如，主机110及/或感测电路150可限于仅执行特定逻辑运算及/或特定数目个逻辑运算。
图2图解说明根据本发明的若干个实施例的耦合到感测电路的存储器阵列230的一部分的示意图。在此实例中，存储器阵列230是各自由存取装置202(例如，晶体管)及存储元件203(例如，电容器)构成的1T1C(一晶体管一电容器)存储器单元的DRAM阵列。在若干个实施例中，存储器单元是破坏性读取存储器单元(例如，读取存储于单元中的数据销毁所述数据，使得最初存储于单元中的数据在读取之后被刷新)。阵列230的单元布置成由字线204-0(Row0)、204-1(Row1)、204-2(Row2)、204-3(Row3)、…、204-N(RowN)耦合的行及由感测线(例如，数字线)205-1(D)及205-2(D_)耦合的列。在此实例中，每单元列与一对互补感测线205-1(D)及205-2(D_)相关联。尽管仅在图2A中图解说明了单个存储器单元列，但实施例并不受限于此。例如，特定阵列可具有若干个存储器单元列及/或感测线(例如，4096、8192、16384个等)。特定存储器单元晶体管202的栅极耦合到其对应字线204-0、204-1、204-2、204-3、…、204-N，第一源极/漏极区域耦合到其对应感测线205-1，且特定存储器单元晶体管的第二源极/漏极区域耦合到其对应电容器203。尽管未在图2A中图解说明，但感测线205-2也可耦合到存储器单元列。
阵列230耦合到根据本发明的若干个实施例的感测电路。在此实例中，感测电路包括读出放大器206及计算组件231。感测电路可为图1中所展示的感测电路150。读出放大器206耦合到对应于特定存储器单元列的互补感测线D、D_。读出放大器206可为例如下文与图3相关联地描述的读出放大器306的读出放大器。如此，读出放大器206可经操作以确定选定单元中所存储的状态(例如，逻辑数据值)。实施例并不限于实例性读出放大器206。例如，根据本文中所描述的若干个实施例的感测电路可包含电流模式读出放大器及/或单端读出放大器(例如，耦合到一个感测线的读出放大器)。
在若干个实施例中，计算组件(例如，231)可包括若干个晶体管，所述晶体管与读出放大器(例如，206)的晶体管及/或阵列(例如，230)的存储器单元成间距地形成，此可符合特定特征大小(例如，4F2、6F2等)。如下文进一步所描述，计算组件231可结合读出放大器206一起操作以使用来自阵列230的数据作为输入在不经由感测线地址存取传送数据的情况下(例如，在不发射列解码信号使得数据经由本地I/O线传送到阵列及感测电路外部的电路的情况下)执行各种逻辑运算且将结果存储回阵列230。如此，本发明的若干个实施例可使得能够使用比各种先前方法少的电力执行逻辑运算及与其相关联的计算函数。另外，由于若干个实施例消除了对跨越本地I/O线传送数据以便执行计算函数的需要，因此若干个实施例可实现与先前方法相比增加的并行处理能力。
在图2中所图解说明的实例中，对应于计算组件231的电路包括耦合到感测线D及D_中的每一者的五个晶体管；然而，实施例并不限于此实例。晶体管207-1及207-2具有分别耦合到感测线D及D_的第一源极/漏极区域及耦合到交叉耦合的锁存器(例如，耦合到例如交叉耦合的NMOS晶体管208-1及208-2及交叉耦合的PMOS晶体管209-1及209-2的一对交叉耦合的晶体管的栅极)的第二源极/漏极区域。如本文中进一步所描述，包括晶体管208-1、208-2、209-1及209-2的交叉耦合的锁存器可称为次级锁存器(对应于读出放大器206的交叉耦合的锁存器可在本文中称为初级锁存器)。
晶体管207-1及207-2可称为传递晶体管，所述传递晶体管可经由相应信号211-1(Passd)及211-2(Passdb)启用以便将相应感测线D及D_上的电压或电流传递到包括晶体管208-1、208-2、209-1及209-2的交叉耦合的锁存器的输入(例如，次级锁存器的输入)。在此实例中，晶体管207-1的第二源极/漏极区域耦合到晶体管208-1及209-1的第一源极/漏极区域以及晶体管208-2及209-2的栅极。类似地，晶体管207-2的第二源极/漏极区域耦合到晶体管208-2及209-2的第一源极/漏极区域以及晶体管208-1及209-1的栅极。
晶体管208-1及208-2的第二源极/漏极区域通常耦合到负控制信号212-1(Accumb)。晶体管209-1及209-2的第二源极/漏极区域通常耦合到正控制信号212-2(Accum)。Accum信号212-2可为供应电压(例如，Vcc)且Accumb信号可为参考电压(例如，接地)。启用信号212-1及212-2激活对应于次级锁存器的包括晶体管208-1、208-2、209-1及209-2的交叉耦合的锁存器。经激活读出放大器对操作以放大共同节点217-1与共同节点217-2之间的差分电压，使得节点217-1被驱动到Accum信号电压及Accumb信号电压中的一者(例如，到Vcc及接地中的一者)，且节点217-2被驱动到Accum信号电压及Accumb信号电压中的另一者。如下文进一步所描述，信号212-1及212-2标记为“Accum”及“Accumb”，这是因为次级锁存器可在用以执行逻辑运算时用作累加器。在若干个实施例中，累加器包括形成次级锁存器的交叉耦合的晶体管208-1、208-2、209-1及209-2以及传递晶体管207-1及208-2。如本文中进一步所描述，在若干个实施例中，包括耦合到读出放大器的累加器的计算组件可经配置以执行包括对由一对互补感测线中的至少一者上的信号(例如，电压或电流)表示的数据值执行累加运算的逻辑运算。
计算组件231还包含具有耦合到相应数字线D及D_的第一源极/漏极区域的反相晶体管214-1及214-2。晶体管214-1及214-2的第二源极/漏极区域分别耦合到晶体管216-1及216-2的第一源极/漏极区域。晶体管214-1及214-2的栅极耦合到信号213(InvD)。晶体管216-1的栅极耦合到共同节点217-1，晶体管208-2的栅极、晶体管209-2的栅极及晶体管208-1的第一源极/漏极区域也耦合到所述共同节点。以互补方式，晶体管216-2的栅极耦合到共同节点217-2，晶体管208-1的栅极、晶体管209-1的栅极及晶体管208-2的第一源极/漏极区域也耦合到所述共同节点。如此，启用信号InvD用以使存储于次级锁存器中的数据值反相且将经反相值驱动到感测线205-1及205-2上。
在图2中，计算组件231经配置以执行AND、NAND及/或NOT(例如，反相)运算。以下实例将演示可如何使用存储于阵列230中的数据作为输入执行3输入NAND运算，及可如何经由感测电路(例如，读出放大器206及计算组件231)的运算将NAND运算的结果存储于阵列中。实例涉及使用存储于耦合到字线204-0、204-1及204-2且通常耦合到感测线205-1的存储器单元中的数据值(例如，逻辑1或逻辑0)作为NAND运算的相应输入。NAND运算的结果将存储于耦合到字线204-3且耦合到感测线205-1的存储器单元中(例如，通过重写存储于单元中的先前数据值)。
3输入NAND运算的第一运算阶段包含在Row0存储器单元上使用读出放大器206执行感测运算以确定用作NAND运算的第一输入的其所存储数据值。读出放大器206可以与下文与图3相关联地描述的读出放大器306类似的方式操作。感测运算涉及启用Row0(例如，以激活存取晶体管202)且产生感测线D上的对应于逻辑1的电压(例如，Vcc)或对应于逻辑0的电压(例如，接地)(及互补感测线D_上的其它电压)，使得所感测数据值存储于对应于读出放大器206的初级锁存器中。在感测Row0存储器单元之后，启用Passd信号211-1及Passdb信号211-2且启用Accumb信号212-1及Accum信号212-2，此导致存储于Row0存储器单元中的所感测数据值被复制到对应于计算组件231的次级锁存器。然后停用Passd及Passdb信号；然而，Accum及Accumb信号保持启用(如下文所描述在第二、第三、第四运算阶段期间)。然后停用Row0且平衡发生。如下文与图3相关联地描述，平衡可涉及(例如)在可为Vcc/2的平衡电压下使互补感测线D及D_一起短路。平衡可(例如)在存储器单元感测运算之前发生。
3输入NAND运算的第二阶段包含在Row1存储器单元上使用读出放大器206执行感测运算以确定用作NAND运算的第二输入的其所存储数据值。如此，启用Row1且将感测线D及D_各自经驱动到Vcc及接地中的不同者。在此实例中，感测线D上的Vcc电压对应于存储于存储器单元中的逻辑1且感测线D上的接地电压对应于逻辑0；然而，实施例并不限于此实例。在感测Row1存储器单元之后，启用Passd信号211-1而Passdb信号211-2保持停用(例如，仅启用Passd)。想到Accumb信号212-1及Accum信号212-2保持启用。如果存储于Row1存储器单元中的数据值为逻辑0，那么与次级锁存器相关联的所累加值被断言为低，使得次级锁存器存储逻辑0。如果存储于Row1存储器单元中的数据值并非逻辑0，那么次级锁存器保持其所存储Row0数据值(例如，逻辑1或逻辑0)。如此，在此实例中，次级锁存器用作零(0)累加器。然后停用Passd信号，停用Row1且平衡发生。
3输入NAND运算的第三阶段包含在Row2存储器单元上使用读出放大器206执行感测运算以确定用作NAND运算的第三输入的其所存储数据值。如此，启用Row2且将感测线D及D_各自驱动到Vcc及接地中的不同者。在感测Row2存储器单元之后，启用Passd信号211-1，同时Passdb信号211-2保持停用(例如，仅启用Passd)。想到Accumb信号212-1及Accum信号212-2保持启用。如果存储于Row2存储器单元中的数据值为逻辑0，那么与次级锁存器相关联的所累加值被断言为低，使得次级锁存器存储逻辑0。如果存储于Row2存储器单元中的数据值并非逻辑0，那么次级锁存器保持其先前所存储值(例如，其所存储值)。如此，存储于次级锁存器中的值(例如，累加器的输出)是存储于相应Row0、Row1及Row2存储器单元中的数据值的AND。然后停用Passd信号，停用Row2且平衡发生。
3输入NAND运算的第四阶段包含停用平衡使得感测线D及D_浮动。然后启用InvD信号213，此致使存储于次级锁存器中的数据值的反相(例如，使所累加输出反相)。如此，如果Row0到Row2的存储器单元中的任一者存储逻辑0(例如，如果NAND运算的三个输入中的任一者为逻辑0)，那么感测线D_将载运对应于逻辑0的电压(例如，接地电压)且感测线D将载运对应于逻辑1的电压(例如，Vcc)。如果Row0到Row2的所有存储器单元存储逻辑1(例如，NAND运算的所有三个输入为逻辑1)，那么感测线D_将载运对应于逻辑1的电压且感测线D将载运对应于逻辑0的电压。然后启用读出放大器206的初级锁存器且感测线D现在含有从Row0到Row2存储器单元的相应输入数据值的经NAND运算的结果。如此，如果Row0到Row2存储器单元中的任一者存储逻辑0，那么感测线D将处于Vcc，且如果所有Row0到Row2存储器单元存储逻辑1，那么感测线D将接地。然后将NAND运算的结果存储回阵列230的存储器单元。在此实例中，NAND运算的结果可存储到Row3存储器单元。将NAND运算的结果存储到Row3存储器单元仅涉及通过启用Row3激活Row3存取晶体管202。Row3存储器单元的电容器203将被驱动到对应于感测线D上的数据值(例如，逻辑1或逻辑0)的电压，此基本上重写先前存储于Row3存储器单元中的任何数据值。实施例并不受限于此。例如，在若干个实施例中，逻辑运算的结果可写入到除Row3的存储器单元以外的存储器单元。举例来说，可将结果存储回最初存储用作运算的输入的数据的存储器单元中的一者(例如，到Row0、Row1及Row2的单元中的一者)。在若干个实施例中，逻辑运算的结果可不存储回阵列。例如，在执行逻辑运算之后，可将结果从累加器(例如，计算组件231的累加器)传送到外部装置(例如，经由耦合到读出放大器的本地I/O线)。
尽管上述实例涉及3输入NAND运算，但实施例并不受限于此。例如，在若干个实施例中，输入的数目可等于与特定阵列相关联的行的数目(例如，N)。即，图2中所描述的相同感测电路可用以执行N输入NAND函数。例如图2中所描述的感测电路的感测电路也可实现并行的众多逻辑运算的执行。例如，可在阵列中具有16K个列，可在不经由总线从阵列及感测电路传送数据及/或在不经由本地I/O线从阵列及感测电路传送数据的情况下并行地执行16K个逻辑运算。
此外，所属领域的技术人员将了解，执行NAND逻辑运算的能力可实现例如加法、减法及乘法等较为复杂的计算函数以及其它主要数学函数及/或图案比较函数的性能。举例来说，一系列NAND运算可经组合以执行全加法器函数。作为实例，如果全加法器需要12个NAND门将两个数据值连同进位输入及进位输出一起相加，那么可执行总共384次NAND运算(12×32)来添加两个32位数目。本发明的实施例也可用以执行可为非布尔运算(例如，复制、比较等)及/或可比NAND运算较复杂或较不复杂的逻辑运算。
另外，在若干个实施例中，到所执行的逻辑运算的输入可并非存储于感测电路(例如，150)耦合到其的存储器阵列中的数据值。例如，到逻辑运算的若干个输入可在不激活阵列(例如，230)的行的情况下由读出放大器(例如，206)感测。作为实例，可由读出放大器206经由耦合到其的I/O线(例如，图3中所展示的I/O线334-1及334-2)接收所述若干个输入。例如，此类输入可从阵列230外部的源(例如从主机处理器(例如，主机110)及/或外部控制器)(例如，经由适当I/O线)提供到读出放大器206。作为另一实例，与执行逻辑运算相关联，到特定读出放大器(例如，206)及其对应计算组件(例如，231)的输入可从不同读出放大器/计算组件对接收。例如，存储于耦合到第一单元列的第一累加器中的数据值(例如，逻辑结果)可传送到与不同单元列(其可或可不位于与第一列相同的阵列中)相关联的不同(例如，邻近)读出放大器/计算组件对。
本发明的实施例不限于图2中所图解说明的特定感测电路配置。例如，不同计算组件电路可用以执行根据本文中所描述的若干个实施例的逻辑运算。尽管图2中未图解说明，但在若干个实施例中，控制电路可耦合到阵列230、读出放大器206及/或计算组件231。例如，此控制电路可实施于与阵列及感测电路相同的芯片上及/或实施于例如外部处理器等外部处理资源上，且可控制启用/停用对应于阵列及感测电路的各种信号以便执行如本文中所描述的逻辑运算。
图2B图解说明根据本发明的若干个实施例的与使用感测电路执行逻辑运算相关联的时序图285。作为实例，时序图285可图解说明例如上文所描述的运算的3输入NAND运算的阶段。时序图285图解说明与执行逻辑运算的第一阶段相关联的电压信号。如下文进一步所描述，执行图2B中所图解说明的逻辑运算阶段可涉及消耗比先前处理方法显著少的能量(例如，大约一半)，此可涉及提供电压轨之间(例如，供应电压与接地之间)的全摆动以执行计算函数。
在图2B中所图解说明的实例中，对应于互补逻辑值(例如，“1”及“0”)的电压轨是供应电压274(VDD)及接地电压272(Gnd)。在执行逻辑运算之前，平衡可发生，使得互补感测线D及D_在平衡电压225(VDD/2)下一起短路。下文与图3相关联地进一步描述平衡。
在时间t1处，去激活平衡信号226，且然后激活行(例如，对应于将感测其数据值的存储器单元的行)。信号204表示施加到选定行的电压信号。当行信号204达到对应于选定单元的存取晶体管(例如，202)的阈值电压(Vt)时，存取晶体管接通且将感测线D耦合到选定存储器单元(例如，如果单元是1T1C DRAM单元，那么耦合到电容器203)，此在时间t2与时间t3之间在感测线D与D_(例如，如分别由信号205-1及205-2指示)之间形成差分电压信号。选定单元的电压由信号203表示。由于能量守恒，因此在D与D_之间(例如，通过将单元耦合到D)形成差分信号不消耗能量，这是因为与激活/去激活行信号204相关联的能量可分摊于耦合到行的多个存储器单元上。
在时间t3处，读出放大器发射(例如，正控制信号231(例如，图3中所展示的PSA331)变高，且负控制信号228(例如，RNL_328)变低)，此放大差分信号。在将感测线D 205-1从VDD/2充电到VDD时发生主要能量消耗。
在时间t4处，取决于特定逻辑运算激活传递晶体管207-1及/或207-2。由于时序图285是描述NAND运算的第一阶段，因激活此传递晶体管207-1及207-2两者(如上文所描述，在累加运算期间在NAND运算的后续阶段中仅激活传递晶体管(例如，207-1)中的一者)。在时间t5处，激活累加器控制信号212-1(Accumb)及212-2(Accum)。如上文所描述，在NAND运算的后续阶段中，将已激活累加器控制信号212-1及212-2。如此，在此实例中，激活控制信号212-1及212-2激活累加器。如果先前激活了累加器，那么激活passd 211致使累加对应于电压信号205-1的数据值。
在时间t6处，去激活传递晶体管207-1及207-2；然而，由于累加器控制信号212-1及212-2保持激活，因此所累加结果存储(例如，锁存)于累加器中。在时间t7处，去激活行信号204，且在时间t8处去激活阵列读出放大器(例如，去激活读出放大器控制信号228及231)。
在时间t9处，使感测线D及D_平衡(例如，激活平衡信号226)，如由从其相应轨值移动到平衡电压225(VDD/2)的感测线电压信号205-1及205-2所图解说明。由于能量守恒定律，平衡消耗较少能量。
与图2相关联地描述的实例性逻辑运算阶段涉及累加数据值(例如，从存储器单元感测的数据值及/或对应于感测线的电压或电流的数据值)。由于能量守恒，因此在执行逻辑运算阶段时所消耗的能量大致等于在于时间t3(例如，当发射读出放大器时)开始的将感测线D或D_的电容从VDD/2充电到VDD期间所消耗的能量。如此，执行大致消耗用以将感测线(例如，数字线)从VDD/2充电到VDD的能量的逻辑运算。相比来说，各种先前处理方法消耗用以将感测线从轨到轨(例如，从接地到VDD)充电的能量的至少量。
图3图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。在此实例中，感测电路的部分包括读出放大器306。在若干个实施例中，针对阵列(例如，阵列130)中的每一存储器单元列提供一个读出放大器306(例如，“读出放大器”)。读出放大器306可为(例如)DRAM阵列的读出放大器。在此实例中，读出放大器306耦合到一对互补感测线305-1(“D”)及305-2(“D_”)。如此，读出放大器306经由感测线D及D_耦合到相应列中的所有存储器单元。
读出放大器306包含分别具有耦合到负控制信号328(RNL_)的其相应源极及耦合到感测线D及D_的其漏极的一对交叉耦合的n沟道晶体管(例如，NMOS晶体管)327-1及327-2。读出放大器306还包含分别具有耦合到正控制信号331(PSA)的其相应源极及耦合到感测线D及D_的其漏极的一对交叉耦合的p沟道晶体管(例如，PMOS晶体管)329-1及329-2。
读出放大器306包含分别耦合到感测线D及D_的一对隔离晶体管321-1及321-2。隔离晶体管321-1及321-2耦合到控制信号322(ISO)，当启用所述控制信号时，激活(例如，接通)晶体管321-1及321-2以将读出放大器306连接到存储器单元列。尽管图3中未图解说明，但读出放大器306可耦合到第一及第二存储器阵列且可包含耦合到互补控制信号(例如，ISO_)的另一对隔离晶体管，当启用ISO时停用所述互补控制信号，使得当读出放大器306耦合到第二阵列时读出放大器306与第一阵列隔离，且反之亦然。
读出放大器306还包含经配置以平衡感测线D及D_的电路。在此实例中，平衡电路包括具有耦合到平衡电压325(dvc2)的第一源极/漏极区域的晶体管324，所述平衡电压可等于Vcc/2，其中Vcc为与阵列相关联的供应电压。晶体管324的第二源极/漏极区域耦合到一对晶体管323-1及323-2的共同第一源极/漏极区域。晶体管323-1及323-2的第二源极漏极区域分别耦合到感测线D及D_。晶体管324、323-1及323-2的栅极耦合到控制信号326(EQ)。如此，启用EQ激活晶体管324、323-1及323-2，此使感测线D对感测线D_有效地短路，使得感测线D及D_被平衡到平衡电压dvc2。
读出放大器306还包含其栅极耦合到信号333(COLDEC)的晶体管332-1及332-2。信号333可称为列解码信号或列选择信号。响应于启用信号333，感测线D及D_连接到相应本地I/O线334-1(IO)及334-2(IO_)(例如，以执行例如与读取操作相关联的感测线存取的操作)。如此，可启用信号333以在I/O线334-1及334-2上将对应于正存取的存储器单元的状态的信号(例如，例如逻辑0或逻辑1的逻辑数据值)传送出阵列。
在运算中，当感测到存储器单元(例如，读取)时，感测线D、D_中的一者上的电压将稍微大于感测线D、D_中的另一者上的电压。然后PSA信号被驱动为高且RNL_信号被驱动为低以启用读出放大器306。具有较低电压的感测线D、D_将把PMOS晶体管329-1、329-2中的一者接通到与PMOS晶体管329-1、329-2中的另一者相比较大的程度，借此将具有较高电压的感测线D、D_驱动为高到与将另一感测线D、D_驱动为高相比较大的程度。类似地，具有较高电压的感测线D、D_将把NMOS晶体管327-1、327-2中的一者接通到与NMOS晶体管327-1、327-2中的另一者相比较大的程度，借此将具有较低电压的感测线D、D_驱动为低到与另一感测线D、D_驱动为低相比较大的程度。因此，在短延迟之后，具有稍微较大电压的感测线D、D_被驱动到PSA信号的电压(其可为供应电压Vcc)，且另一感测线D、D_被驱动到RNL_信号的电压(其可为例如接地电势的参考电势)。因此，交叉耦合的NMOS晶体管327-1、327-2及PMOS晶体管329-1、329-2用作读出放大器对，所述读出放大器对放大感测线D及D_上的差分电压且用以锁存从选定存储器单元感测的数据值。如本文中所使用，读出放大器306的交叉耦合的锁存器可称为初级锁存器。相比来说，且如上文连同图2一起描述，与计算组件(例如，图2中所展示的计算组件231)相关联的交叉耦合的锁存器可称为次级锁存器。
结论
本发明包含与使用感测电路执行逻辑运算有关的设备及方法。实例性设备包括存储器单元阵列及耦合到所述阵列的感测电路。所述感测电路经配置以使用存储于耦合到感测线的第一存储器单元中的数据值作为第一输入及使用存储于耦合到所述感测线的第二存储器单元中的数据值作为第二输入来执行逻辑运算。所述感测电路经配置以在不经由感测线地址存取传送数据的情况下执行逻辑运算。
尽管本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以达成相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的修改或变化。将理解，已以说明性方式且非限制性方式做出上述说明。所属领域的技术人员在阅读上述说明后将即刻明了上述实施例及本文中未具体描述的其它实施例的组合。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书以及此等权利要求书所授权的等效物的全部范围而确定。
在前述详细说明中，在单个实施例中出于简化本发明的目的将某些特征分组在一起。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比每一权利要求中所明确陈述的特征多的特征的意图。而是，如以下权利要求书所反映，发明性标的物在于少于单个所揭示的实施例的所有特征。因此，以下权利要求书特此并入到详细说明中，其中每一权利要求独立地作为单独实施例。

Claims (24)

1.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列，其耦合到感测电路；及
控制器，其经配置以控制所述感测电路以：
使用存储于耦合到感测线的第一存储器单元中的数据值作为第一输入及使用存储于耦合到所述感测线的第二存储器单元中的数据值作为第二输入来执行逻辑运算；且
其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；且
其中所述设备经配置以在不经由感测线地址存取传送数据的情况下将所述逻辑运算的结果存储于所述第一存储器单元、所述第二存储器单元及第三存储器单元中的至少一者中。
2.根据权利要求1所述的设备，其中所述感测线包括一对互补感测线中的第一感测线，且其中所述感测电路包括：
读出放大器，其耦合到所述一对互补感测线；及
计算组件，其耦合到所述读出放大器且包括：
交叉耦合的锁存器；
第一传递晶体管，其第一源极/漏极区域耦合到所述交叉耦合的锁存器且其第二源极/漏极区域耦合到所述第一感测线；及
第二传递晶体管，其第一源极/漏极区域耦合到所述交叉耦合的锁存器且其第二源极/漏极区域耦合到所述一对互补感测线中的第二感测线。
3.根据权利要求2所述的设备，其中所述计算组件的晶体管与所述阵列的存储器单元及/或与所述读出放大器的晶体管成间距地形成。
4.根据权利要求2所述的设备，其中所述计算组件进一步包括：
第一反相晶体管，其第一源极/漏极区域耦合到所述交叉耦合的锁存器且其第二源极/漏极区域耦合到所述第一感测线；及
第二反相晶体管，其第一源极/漏极区域耦合到所述交叉耦合的锁存器且其第二源极/漏极区域耦合到所述第二感测线。
5.根据权利要求4所述的设备，其中所述交叉耦合的锁存器包括一对n沟道晶体管及一对p沟道晶体管，且其中：
所述一对n沟道晶体管中的第一者的栅极及所述一对p沟道晶体管中的第一者的栅极与耦合到所述交叉耦合的锁存器且耦合到所述第一感测线的所述反相晶体管的栅极耦合；及
所述一对n沟道晶体管中的第二者的栅极及所述一对p沟道晶体管中的第二者的栅极与耦合到所述交叉耦合的锁存器且耦合到所述第二感测线的所述反相晶体管的栅极耦合。
6.根据权利要求4所述的设备，其中所述感测电路经配置以响应于施加到所述计算组件及所述读出放大器中的至少一者的特定控制信号而执行AND运算、NAND运算及反相运算中的至少一者。
7.一种用于执行逻辑运算的方法，其包括：
确定存储于存储器单元阵列的第一行的若干个存储器单元中的数据值，所述若干个存储器单元中的每一者耦合到若干个感测线中的相应感测线；及
使用存储于所述第一行的所述若干个存储器单元中的所述数据值作为若干个第一输入及使用存储于所述阵列的第二行的若干个存储器单元中的数据值作为若干个第二输入来并行地执行逻辑运算，其中所述第二行的所述若干个存储器单元中的每一者耦合到所述若干个感测线中的相应感测线；且
其中在不经由总线传送数据的情况下并行地执行所述逻辑运算。
8.根据权利要求7所述的方法，其中：
所述若干个感测线中的每一者耦合到若干个读出放大器中的相应读出放大器；
所述若干个读出放大器中的每一者耦合到若干个交叉耦合的锁存器中的相应交叉耦合的锁存器，其中所述若干个交叉耦合的锁存器中的每一者包括一对n沟道晶体管、一对p沟道晶体管、一对传递晶体管及一对反相晶体管；且
其中执行所述逻辑运算包括：
在其中启用所述传递晶体管的第一运算阶段期间将存储于所述第一行的所述若干个存储器单元中的所述数据值传送到所述若干个交叉耦合的锁存器；
在停用所述传递晶体管时确定存储于所述第二行的所述若干个存储器单元中的所述数据值；及
随后启用所述一对传递晶体管中的每一者中的仅一个相应传递晶体管，使得所述若干个交叉耦合的锁存器中的每一交叉耦合的锁存器存储相应数据值，所述相应数据值对应于存储于所述第一行的所述若干个存储器单元中的相应存储器单元中的数据值与存储于所述第二行的所述若干个存储器单元中的相应存储器单元中的数据值的AND。
9.一种用于执行逻辑运算的方法，其包括：
将对应于第一输入及第二输入的数据存储于存储器单元阵列中；
使用所述第一输入及所述第二输入来执行逻辑运算，及
将所述逻辑运算的结果存储于所述阵列中；
其中执行所述逻辑运算且在不经由感测线地址存取传送数据的情况下将所述结果存储于所述阵列中。
10.根据权利要求9所述的方法，其中存储对应于所述第一输入及所述第二输入的数据包括将对应于所述第一输入的所述数据存储于所述阵列的第一行中及将对应于所述第二输入的所述数据存储于所述阵列的第二行中；其中将所述逻辑运算的所述结果存储于所述阵列中包括将所述结果存储于所述阵列的第三行中。
11.根据权利要求9所述的方法，其中执行所述逻辑运算包括：
确定存储于存储器单元中的数据值；
经由所启用第一传递晶体管及所启用第二传递晶体管将所述所确定数据值复制到交叉耦合的锁存器中，其中所启用第一传递晶体管的第一源极/漏极区域耦合到对应于所述存储器单元的感测线，且其中所启用第二传递晶体管的第一源极/漏极区域耦合到对应于所述存储器单元的互补感测线；
通过随后执行在其期间启用所述第一传递晶体管及所述第二传递晶体管中的仅一者的若干个运算阶段而执行AND、OR、NAND及NOR逻辑运算中的至少一者。
12.根据权利要求11所述的方法，其中执行所述逻辑运算进一步包括将所述若干个运算阶段的结果累加于所述交叉耦合的锁存器中，且其中存储所述逻辑运算的所述结果包括将所述若干个运算阶段的所述结果从所述交叉耦合的锁存器传送到不同存储器单元。
13.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列；
控制器，其耦合到所述阵列且经配置以：
将控制信号施加到耦合到所述阵列的感测电路以使用一对互补感测线上的数据作为逻辑运算的输入来执行所述逻辑运算；及
将控制信号施加到所述感测电路以在不经由耦合到所述感测电路的本地输入/输出I/O线传送数据的情况下将所述逻辑运算的结果存储于所述阵列中。
14.根据权利要求13所述的设备，其进一步包括耦合到所述控制器的处理资源。
15.根据权利要求14所述的设备，其中所述控制器与所述阵列位于同一芯片上且经由I/O总线耦合到所述芯片，且其中所述处理资源包括在所述同一芯片外部的处理器。
16.根据权利要求14所述的设备，其中所述控制器与所述阵列位于同一芯片上且经由I/O总线耦合到所述芯片，且其中所述处理资源包括位于所述同一芯片上的处理器。
17.一种用于执行逻辑运算的设备，其包括：
读出放大器，其耦合到存储器单元阵列的一对互补感测线；及
累加器，其耦合到所述读出放大器，所述累加器包括：
第一传递晶体管，其具有耦合到所述一对互补感测线中的第一感测线的第一源极/漏极区域；
第二传递晶体管，其具有耦合到所述一对互补感测线中的第二感测线的第一源极/漏极区域；
第一对交叉耦合的晶体管及第二对交叉耦合的晶体管；且
其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行逻辑运算，所述逻辑运算包括对由所述一对互补感测线中的至少一者上的信号表示的数据值执行累加运算。
18.一种用于执行逻辑运算的设备，其包括：
读出放大器，其耦合到存储器单元阵列的一对互补感测线；及
计算组件，其耦合到所述读出放大器且包括：
第一传递晶体管，其第一源极/漏极区域耦合到所述一对互补感测线中的第一感测线；及第二传递晶体管，其第一源极/漏极区域耦合到所述一对互补感测线中的第二感测线；
一对交叉耦合的n沟道晶体管中的第一n沟道晶体管，其第一源极/漏极区域耦合到所述第一传递晶体管的第二源极/漏极区域；及所述一对交叉耦合的n沟道晶体管中的第二n沟道晶体管，其第一源极/漏极区域耦合到所述第二传递晶体管的第二源极/漏极区域；
一对交叉耦合的p沟道晶体管中的第一p沟道晶体管，其第一源极/漏极区域耦合到所述第一传递晶体管的所述第二源极/漏极区域；及所述一对交叉耦合的p沟道晶体管中的第二p沟道晶体管，其第一源极/漏极区域耦合到所述第二传递晶体管的所述第二源极/漏极区域；
第一下拉晶体管，其第一源极/漏极区域耦合到所述第一感测线；及第二下拉晶体管，其第一源极/漏极区域耦合到所述第二感测线；
第三下拉晶体管，其第一源极/漏极区域耦合到所述第一下拉晶体管的第二源极/漏极区域且其栅极耦合到所述第二n沟道晶体管的栅极，所述第二n沟道晶体管耦合到所述第二p沟道晶体管的栅极；及
第四下拉晶体管，其第一源极/漏极区域耦合到所述第二下拉晶体管的第二源极/漏极区域且其栅极耦合到所述第一n沟道晶体管的栅极，所述第一n沟道晶体管耦合到所述第一p沟道晶体管的栅极，
其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行逻辑运算。
19.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列；及
感测电路，其耦合到所述阵列且经配置以从控制器接收控制信号以在第一时间点使用耦合到所述感测电路的所述阵列的感测线上的第一数据值作为第一输入及在第二时间点使用所述感测线上的第二数据值作为第二输入来执行逻辑运算；
其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；
其中所述感测电路包括读出放大器及耦合到所述阵列的列的计算组件；且
其中所述读出放大器及/或计算组件经配置以从另一读出放大器及/或另一计算组件接收输入，其中所述另一读出放大器及计算组件耦合到另一存储器单元列。
20.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列，其耦合到感测电路；及
控制器，其经配置以控制所述感测电路以：
使用存储于耦合到感测线的第一存储器单元中的数据值作为第一输入及使用存储于耦合到所述感测线的第二存储器单元中的数据值作为第二输入来执行逻辑运算；
其中所述设备经配置以在不启用耦合到所述感测电路的本地输入/输出I/O线的情况下执行所述逻辑运算；且
其中所述设备经配置以在不启用耦合到所述感测电路的所述本地I/O线的情况下将所述逻辑运算的结果存储于所述阵列中。
21.根据权利要求20所述的设备，其中所述感测线包括一对互补感测线中的第一感测线，且其中所述感测电路包括：
读出放大器，其耦合到所述一对互补感测线；及
计算组件，其耦合到所述读出放大器且包括：
交叉耦合的锁存器；
第一传递晶体管，其第一源极/漏极区域耦合到所述交叉耦合的锁存器且其第二源极/漏极区域耦合到所述第一感测线；及
第二传递晶体管，其第一源极/漏极区域耦合到所述交叉耦合的锁存器且其第二源极/漏极区域耦合到所述一对互补感测线中的第二感测线。
22.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列，其耦合到感测电路；及
控制器，其经配置以控制所述感测电路以在第一时间点使用耦合到所述感测电路的所述阵列的感测线上的第一数据值作为第一输入及在第二时间点使用所述感测线上的第二数据值作为第二输入来执行逻辑运算；
其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；且
其中所述设备进一步经配置以在所述感测电路及所述阵列的外部传送所述逻辑运算的结果。
23.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列，其耦合到感测电路；及
控制器，其经配置以控制所述感测电路以在第一时间点使用耦合到所述感测电路的所述阵列的感测线上的第一数据值作为第一输入及在第二时间点使用所述感测线上的第二数据值作为第二输入来执行逻辑运算；
其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；且
其中所述设备经配置以执行逻辑运算包括：所述设备经配置以执行非布尔运算。
24.一种用于执行逻辑运算的设备，其包括：
存储器单元阵列，其耦合到感测电路；及
控制器，其经配置以控制所述感测电路以在第一时间点使用耦合到所述感测电路的所述阵列的感测线上的第一数据值作为第一输入及在第二时间点使用所述感测线上的第二数据值作为第二输入来执行逻辑运算；
其中所述设备经配置以在不经由感测线地址存取传送数据的情况下执行所述逻辑运算；且
其中所述设备经配置以提供所述感测线上的所述第一数据值及/或所述第二数据值，其中所述第一数据值及/或所述第二数据值来自另一感测电路。
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