CN106415726B - 用于比较存储器中数据模式的设备及方法 - Google Patents

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Abstract

本发明包含与比较存储器中的数据模式有关的设备及方法。实例方法可包含比较存储于存储器阵列中的数个数据模式与目标数据模式。所述方法可包含在不经由输入/输出I/O线从所述存储器阵列传送数据的情况下确定所述数个数据模式中的一个数据模式是否匹配所述目标数据模式。

Description

用于比较存储器中数据模式的设备及方法
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说，本发明涉及与比较存储于存储器中的数据模式有关的设备及方法。
背景技术
存储器装置通常是提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过在未供电时保持所存储数据而提供永久性数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻性随机存取存储器(RRAM)及磁阻性随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM))等。
电子系统通常包含数个处理资源(例如，一或多个处理器)，所述处理资源可检索及执行指令且将所述经执行指令的结果存储到合适位置。处理器可包括数个功能单元(本文中称为功能单元电路(FUC))，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块，举例来说，所述功能单元可用于通过对数据(例如，一或多个操作数)执行逻辑运算(例如AND、OR、NOT、NAND、NOR及XOR逻辑运算)而执行指令。举例来说，所述FUC可用于对操作数执行算术运算，例如加法、减法、乘法及/或除法。
在提供指令到FUC以供执行时可涉及电子系统中的数个组件。可(例如)通过处理资源(例如控制器及/或主机处理器)产生所述指令。可将数据(例如，将对其执行指令的操作数)存储于可由FUC存取的存储器阵列中。可从所述存储器阵列检索指令及/或数据，且可在FUC开始对数据执行指令之前序列化及/或缓冲指令及/或数据。此外，由于可通过FUC以一或多个时钟循环执行不同类型的运算，所以也可序列化及/或缓冲所述指令及/或数据的中间结果。
数据模式可存储于存储器中(例如，阵列的存储器单元中)。在各种例子中，确定存储于存储器中的一或多个数据模式是否匹配目标数据模式可为有益的。例如，数据结构(例如表)可存储于存储器中，且所述表的项目可经搜索(例如，与特定数据模式比较)以确定所述项目中的一或多者是否匹配所述目标数据模式。确定存储器是否存储目标数据模式可涉及执行数个比较运算(例如，比较目标数据模式与存储于存储器中的“N”个数据模式中的每一者)，这可花费大量时间及处理资源(例如，取决于存储器的大小、数据模式的大小及/或数据模式的数目)。
附图说明
图1是根据本发明的数个实施例的呈包含存储器装置的计算系统形式的设备的框图。
图2说明根据本发明的数个实施例的耦合到感测电路的存储器阵列的部分的示意图。
图3说明根据本发明的数个实施例的与使用感测电路比较数据模式的方法相关联的示意图。
图4说明根据本发明的数个实施例的耦合到感测电路的存储器阵列的部分的示意图。
图5A说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。
图5B-1及5B-2说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。
图5C-1及5C-2说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。
图6说明根据本发明的数个实施例的感测电路的部分的示意图。
图7A到7B说明根据本发明的数个实施例的存储器阵列的部分的示意图。
图8A到8B说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。
图9是说明根据本发明的数个实施例的具有可选择的逻辑运算选择逻辑的感测电路的示意图。
图10是说明根据本发明的数个实施例的通过感测电路实施的可选择逻辑运算结果的逻辑表。
具体实施方式
本发明包含用于比较存储器中数据模式的设备及方法。实例方法可包含：比较存储于存储器阵列中的数个数据模式与目标数据模式；及在不经由输入/输出(I/O)线从所述存储器阵列传送数据的情况下确定所述数个数据模式中的一个数据模式是否匹配所述目标数据模式。
本发明的数个实施例可在恒定时间中(例如，独立于待搜索的存储器的大小、待搜索的表项目的数目等等)实现存储器的搜索。举例来说，在数个实施例中，搜索时间取决于目标数据模式的数据单元(例如，位)的数目而非待与所述目标数据模式进行比较的数据模式的数目。如本文中所使用，目标数据模式是指特定数据模式，其将与存储于存储器中的一或多个数据模式进行比较以确定是否存在匹配(例如，确定所述特定数据模式是否存储于经搜索的存储器空间中的某处)。根据本文中所描述的数个实施例确定存储于存储器中的一或多个数据模式是否匹配目标数据模式可用于与执行各种功能及/或运算(例如内容可寻址存储器(CAM)功能)相关联，其中可搜索整个存储器以确定目标数据模式(例如，数据字)是否存储于所述存储器中。在各种例子中，如果发生匹配，那么可将所述目标数据模式所处的地址提供(例如，传回)到各种处理资源(例如，控制器、主机等)以供进一步使用。在各种例子中，目标数据模式(例如，地址)可指向待使用的额外数据(例如，由与后续过程执行相关联的存储器系统使用)。如本文中进一步描述，在本发明的与执行“CAM”功能相关联的实施例中，所述功能可为二进制CAM功能及/或三进制CAM功能(例如，其中可使用“任意值(don’t care)”的第三匹配状态)。
举例来说，在数个实施例中，三进制CAM功能可包含对应于每一位的两行。如果所述两行各自存储不同数据值(例如，对应于所述位的第一行存储逻辑“0”且第二行存储逻辑“1”)，那么所述位可指示其中任一数据值可经存储且仍指示匹配的“三态”及/或“任意值”状态。即，举例来说，由第一数据单元及第二数据单元组成的目标数据模式的数据单元集合可对应于待匹配于目标数据单元的数据模式中的数据单元。目标数据单元模式可包含数据单元集合。所述数据单元集合可包含第一数据单元(例如，存储逻辑“0”)及第二数据单元(例如，存储逻辑“1”)。待匹配的数据模式的数据单元可存储任一数据值(例如，逻辑“0”或逻辑“1”)以匹配所述数据单元集合。当所述数据单元集合的所述第一数据单元及所述第二数据单元两者存储相同数据值(例如，皆存储逻辑“0”或皆存储逻辑“1”)时，那么数据模式的所述数据单元可需要存储相同数据值(例如，逻辑“0”或逻辑“1”)。
如本文中将进一步描述，在数个实施例中，可在未经由输入/输出(I/O)线(例如，本地I/O线)从存储器阵列传送数据的情况下作出目标数据模式是否存储于存储器中的确定。例如，可操作感测电路(例如，图2及4中所描述的感测电路)以在不经由感测线地址存取传送数据的情况下(例如，在未触发列解码信号的情况下)执行与比较数据模式相关联的数个逻辑运算(例如，AND、OR、NAND、NOR、NOT)。使用感测电路而非通过所述感测电路外部的处理资源(例如，通过与主机相关联的处理器及/或其它处理电路，例如ALU电路)执行此类逻辑运算可提供益处，例如减少系统电力消耗以及其它益处。
在本发明的以下详细描述中，参考形成所述详细描述的部分的附图，且在附图中通过说明展示可如何实践本发明的一或多个实施例。这些实施例经足够详细描述以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不脱离本发明的范围的情况下作出过程、电及/或结构改变。如本文中所使用，指定符“N”、“T”、“U”等等(尤其关于图式中的参考数字)可指示可包含如此指定的数个特定特征。如本文中所使用，“数个”特定事物可指代此类事物中的一或多者(例如，数个存储器阵列可指代一或多个存储器阵列)。
本文中的图遵循编号惯例，其中首位或前几位数据单元对应于图式图号且剩余数据单元识别图式中的元件或组件。可通过使用类似数据单元识别不同图之间的类似元件或组件。例如，130可参考图1中的元件“30”，且类似元件可在图4中称为430。如将了解，可增加、交换及/或消除本文中的各种实施例中所展示的元件，以便提供本发明的数个额外实施例。此外，如将了解，图中所提供的元件的比例及相对尺度旨在说明本发明的某些实施例，且不应被视作限制意义。
图1是根据本发明的数个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，存储器装置120、存储器阵列130及/或感测电路150也可被单独视为“设备”。
系统100包含耦合到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储器卡读取器以及各种其它类型的主机。主机110可包含系统主板及/背板，且可包含数个处理资源(例如，一或多个处理器、微处理器或一些其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120两者可在相同集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或其部分。尽管图1中所展示的实例说明具有冯·诺伊曼(Von Neumann)架构的系统，但本发明的实施例也可以非冯·诺伊曼架构(例如，杜林机(Turing machine))实施，其可不包含通常与冯·诺伊曼架构相关联的一或多个组件(例如，CPU、ALU等)。
为清楚起见，系统100已简化以集中于与本发明特定相关的特征上。存储器阵列130可为(例如)DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成由存取线(其在本文中可称为行线、字线或选择线)耦合的行及由感测线(其在本文中可称为位线、数字线或数据线)耦合的列的存储器单元。尽管图1中展示单个阵列130，但实施例并不如此受限制。例如，存储器装置120可包含数个阵列130(例如，数个DRAM单元库)。结合图2及4描述实例DRAM阵列。
存储器装置120包含地址电路142以锁存通过I/O电路144经由I/O总线156(例如，数据总线)提供的地址信号。通过行解码器146及列解码器152接收并解码地址信号以存取存储器阵列130。可通过使用感测电路150感测在感测线上的电压及/或电流变化来从存储器阵列130读取数据。感测电路150可从存储器阵列130读取并锁存一页(例如，行)数据。可使用I/O电路144以经由I/O总线156与主机110进行双向数据通信。使用写入电路148以将数据写入到存储器阵列130。
控制电路140解码由控制总线154从主机110提供的信号。这些信号可包含芯片启用信号、写入启用信号及地址锁存信号，所述信号用于控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)。在各种实施例中，控制电路140负责执行来自主机110的指令。控制电路140可为状态机、定序器或一些其它类型的控制器(例如，裸片上控制器)。
下文结合图2到6进一步描述感测电路150的实例。例如，在数个实施例中，感测电路150可包括数个感测放大器(例如，图2中所展示的感测放大器206-1、…、206-U或图4中所展示的感测放大器406)及数个计算组件(例如，图2中所展示的计算组件231-1到231-X及图4中所展示的计算组件431)。如图4中所说明，所述计算组件可包括可用作数据锁存器且可耦合到用于执行数个逻辑运算(例如，AND、NOT、NOR、NAND、XOR等等)的其它感测电路的交叉耦合晶体管。在数个实施例中，感测电路(例如，150)可用于在不经由感测线地址存取传送数据的情况下(例如，在未触发列解码信号的情况下)根据本文中所描述的实施例执行与比较数据模式相关联的逻辑运算。因而，可使用感测电路150在阵列130内执行比较而非通过所述感测电路外部的处理资源(例如，通过与主机110相关联的处理器及/或定位于装置120上(例如，定位于控制电路140上或别处)的其它处理电路，例如ALU电路)执行所述比较。图2说明根据本发明的数个实施例的耦合到感测电路的存储器阵列201的部分的示意图。存储器阵列201的存储器单元(一般称为存储器单元203)是布置成耦合到存取线(例如，字线)204-1、204-2、204-3及204-4的行及耦合到感测线(例如，数字线)205-1、205-2、205-3、205-4、205-5、205-S的列。例如，存取线204-1包含单元203-1、203-2、203-3、203-4、203-5、…、203-T。存储器阵列201并不限于特定数目个存取线及/或感测线。尽管并未绘制，但存储器单元的每一列可与一对对应的互补感测线(例如，图4中所描述的互补感测线D 405-1及D_405-2)相关联。
存储器单元的每一列可耦合到感测电路(例如，图1中所展示的感测电路150)。在此实例中，所述感测电路包括耦合到相应感测线的数个感测放大器206-1、206-2、206-3、206-4、206-5、…、206-U。感测放大器206-1到206-U经由晶体管208-1、208-2、208-3、208-4、208-5、…、208-V耦合到输入/输出线234(I/O，例如，本地I/O)。在此实例中，感测电路还包括耦合到相应感测线的数个计算组件231-1、231-2、231-3、231-4、231-5、…、231-X。列解码线210-1到210-W耦合到晶体管208-1、208-2、208-3、208-4、208-5、…、208-V的栅极且可经选择性启用以将由相应感测放大器206-1到206-U感测及/或存储于相应计算组件231-1到231-X中的数据传送到辅助感测放大器214。
存储于阵列201中的数据值(例如，位值)可表示数个经存储的数据模式。在此实例中，存储于阵列201中的数据模式各自包括四个数据单元(例如，位)且经垂直排序使得所述四个数据单元存储于耦合到同一感测线的存储器单元中。因而，在此实例中，耦合到存取线204-1到204-4及感测线205-1到205-5的存储器单元(例如，单元203-1到203-20)存储各自包括四个位的五个数据模式，举例来说，其可表示具有各自包括四个位的五个项目的表。
在此实例中，耦合到感测线205-1的单元203-1、203-6、203-11及203-16分别存储数据值“0”、“1”、“0”及“0”(例如，数据模式“0100”)，耦合到感测线205-2的单元203-2、203-7、203-12及203-17分别存储数据值“0”、“1”、“1”及“0”(例如，数据模式“0110”)，耦合到感测线205-3的单元203-3、203-8、203-13及203-18分别存储数据值“0”、“1”、“0”及“1”(例如，数据模式“0101”)，耦合到感测线205-4的单元203-4、203-9、203-14及203-19分别存储数据值“1”、“0”、“1”及“1”(例如，数据模式“1011”)且耦合到感测线205-5的单元203-5、203-10、203-15及203-20分别存储数据值“0”、“0”、“0”及“0”(例如，数据模式“0000”)。
因而，在图2中所展示的实例中，五个数据模式中的每一者的第一位(例如，处于第一位位置的位)存储于耦合到存取线204-1的存储器单元中，所述数据模式中的每一者的第二位(例如，处于第二位位置的位)存储于耦合到存取线204-2的存储器单元中，所述数据模式的第三位(例如，处于第三位位置的位)存储于耦合到存取线204-3的存储器单元中且所述数据模式的第四位(例如，处于第四位位置的位)存储于耦合到存取线204-4的存储器单元中。因而，存储于耦合到相同存取线的存储器单元中的数据模式的位具有相同位位置。
作为实例，存储于耦合到存取线204-1的存储器单元中的位(例如，处于第一位位置的位)可对应于经存储数据模式的最低有效位(LSB)且存储于耦合到存取线204-4的存储器单元中的位(例如，处于第四位位置的位)可对应于所述经存储数据模式的最高有效位(MSB)。然而，实施例并不如此受限制。例如，在数个实施例中，处于第一位位置的位可对应于MSB且处于第四位位置的位可对应于LSB。
如下文进一步描述，本发明的数个实施例可用于确定目标数据模式是否存储于例如阵列201的阵列中。例如，感测电路(例如图2中所展示的感测电路)可用于确定存储于阵列201的单元中的一或多个数据模式是否匹配目标数据模式。实施例还可包含确定哪个(些)特定感测线(例如，感测线205-1到205-S)耦合到存储匹配所述目标数据模式的数据模式的单元。在数个实施例中，确定存储于阵列中的一或多个数据模式是否匹配目标数据模式独立于经存储数据模式的数目。例如，在数个实施例中，确定一或多个经存储数据模式是否匹配目标数据模式的时间量取决于所述目标数据模式中的数据单元(例如，位)的数量，但并非取决于存储于阵列中的数据模式的数量。作为实例，在数个实施例中，确定五个经存储数据模式(各自包括四个位)中的一或多者是否匹配特定四位位模式(例如，四位目标数据模式)所需要的时间量可与确定一百个经存储数据模式(各自包括四个位)中的一或多者是否匹配所述目标数据模式所需要的时间量相同。
图3说明根据本发明的数个实施例的与使用感测电路比较数据模式的方法相关联的示意图。阵列301对应于图2中所描述的存储器阵列201的部分。例如，感测线305-1到305-5对应于感测线205-1到205-5且存取线304-1到304-4对应于存取线204-1到204-4。图3中所展示的阵列301的存储器单元存储与存储于阵列201中的数据模式相同的数据模式。因而，耦合到感测线305-1的单元存储数据模式“0100”，耦合到感测线305-2的单元存储数据模式“0110”，耦合到感测线305-3的单元存储数据模式“0101”，耦合到感测线305-4的单元存储数据模式“1011”且耦合到感测线305-5的单元存储数据模式“0000”。举例来说，阵列301可为DRAM阵列，且尽管并未展示，但感测线305-1到305-5可包括相应互补感测线对。
尽管图3中并未展示，但如结合图2所描述，感测线305-1到305-5中的每一者可耦合到感测电路(例如，如图2中所展示的感测放大器206-1到206-U及计算组件231-1到231-X)。图3中所展示的实例说明根据本发明的数个实施例在与比较数据模式相关联的数个运算阶段352-1到352-6之后存储于耦合到相应感测线305-1到305-5的计算组件331-1到331-5中的数据值。在图3中所描述的实例中，运算阶段352-1到352-6与确定存储于阵列301中的数据模式中的一或多者是否匹配目标数据模式(例如，在此实例中为“0101”)相关联。尽管图3中展示六个运算阶段，但实施例并不如此受限制。例如，运算阶段的数量可多于或少于六个且可取决于目标数据模式的数据单元(例如，位)的数量。然而，在数个实施例中，运算阶段的数量独立于被搜索的数据模式的数量。
在数个实施例中，确定“N”个位的目标数据模式是否一或多次存储于阵列(例如，301)中可包含将计算组件(例如，331-1到331-5)复位到已知数据值(例如，逻辑“0”)。随后，可执行第一“for循环”，其中对于目标数据模式的具有特定数据值(例如，逻辑“0”)的数据单元1到N(其中“1”是第一数据单元位置且“N”是第一N单元位置)，比较所述特定数据值与经存储数据模式的具有与所述目标数据模式的具有所述特定数据值(例如，“0”)的所述数据单元的数据单元位置相同的数据单元位置的数据单元的数据值。例如，如果目标数据模式是8位模式(例如，N＝8)且处于位位置1、2、6及7的位具有数据值“0”，那么将比较经存储数据模式中的每一者的第一位的数据值与“0”，接着比较所述经存储数据模式中的每一者的第二位的数据值与“0”，接着比较所述经存储数据模式中的每一者的第六位的数据值与“0”，且接着将比较所述经存储数据模式中的每一者的第七位的数据值与“0”。可操作耦合到感测线305-1到305-5的感测电路使得计算组件(例如，331-1到331-5)存储哪些感测线耦合到匹配或不匹配经评估位位置(例如，1、2、6及7)处的数据值“0”的单元的指示。例如，在此阶段中存储“1”的计算组件可指示存储于耦合到对应感测线的单元中的位模式(例如，在经评估位位置中的一或多者处)不匹配目标数据模式，且在此阶段中存储“0”的计算组件可指示存储于耦合到对应感测线的单元中的位模式在经评估位位置中的每一者处匹配目标数据模式。继所述第一“for循环”之后，可(例如，经由如下文进一步描述的感测电路的操作)将存储于计算组件中的数据值反相，且可执行第二“for循环”，其中对于目标数据模式的具有不同特定数据值(例如，逻辑“1”)的数据单元1到N，比较所述不同特定数据值与经存储数据模式的具有与所述目标数据模式的具有所述不同特定数据值(例如，“1”)的所述数据单元的数据单元位置相同的数据单元位置的数据单元的数据值。例如，在以上实例中，如果处于位位置3、4、5及8的位具有数据值“1”，那么将比较经存储数据模式中的每一者的第三位的数据值与“1”，接着比较所述经存储数据模式中的每一者的第四位的数据值与“1”，接着比较所述经存储数据模式中的每一者的第五位的数据值与“1”且接着将比较所述经存储数据模式中的每一者的第八位的数据值与“1”。在完成所述第二“for循环”之后，存储于计算组件(例如，331-1到331-5)中的数据值可指示对应感测线的哪些感测线(如果存在)耦合到存储目标数据模式的单元。接着，可(例如)读取存储于计算组件(例如，331-1到331-5)中的数据值以确定存储于阵列(例如，301)中的数据模式中的一或多者是否匹配目标数据模式及/或哪个(些)特定感测线(例如，305-1到305-5)耦合到存储所述目标数据模式的单元。
在以上实例中，存“1”的所述计算组件将指示对应感测线具有耦合到其且存储匹配目标数据模式的数据模式的单元。然而，如果以倒序执行上文“for循环”(例如，在第一for循环之前执行第二for循环)，那么存储于计算组件中的“0”将指示数据模式匹配。
在图3中所展示的实例中，运算阶段352-1包含将已知数据值(例如，“0”或“1”)存储于计算组件331-1到331-5中的每一者中，这可称为“复位”或“清除”所述计算组件。举例来说，复位计算组件可包含通过启用耦合到单元(所述单元中的每一者耦合到感测线305-1到305-5的相应一者且存储“0”)的特定存取线(未展示)而将“0”数据值读取到所述计算组件中。因而，如图3中所展示，在运算阶段352-1之后，计算组件331-1到331-5中的每一者存储数据值“0”。下文结合图4及6进一步描述操作感测电路以执行感测(例如，读取)操作。
图3中所描述的实例包含执行数个运算以确定目标数据模式(例如，“0101”)是否存储于阵列301中。因此，作为上文所描述的第一“for循环”的部分，比较目标数据模式的具有数据值“0”的数据单元与经存储数据模式的具有与所述目标数据模式的具有所述数据值“0”的所述数据单元的数据单元位置相同的数据单元位置的数据单元。因为在此实例中，目标数据模式的第一位及第三位是逻辑“0”，所以比较经存储数据模式的第一位及第三位的数据值与“0”作为第一for循环的部分。
为比较经存储数据模式的第一位的数据值与“0”，可启用耦合到对应于第一位位置的单元的存取线(例如，存取线304-1)，且接着可激活(例如，触发)特定控制信号(例如，如结合图4进一步描述的“Passdb”)，所述特定控制信号操作感测电路以执行逻辑“OR”运算且导致更改存储于对应于并未存储“0”的第一位位置单元的所述计算组件中的数据值(例如，从“0”到“1”)。在此实例中，因为耦合到存取线304-1的仅存储“1”的单元耦合到感测线305-4，所以在运算阶段352-2之后仅存储于计算组件331-4中的数据值从“0”改变到“1”(例如，其余计算组件保持其经存储数据值“0”)。
为比较经存储数据模式的第三位的数据值与“0”，可启用耦合到对应于第三位位置的单元的存取线(例如，存取线304-3)，且(例如，结合执行逻辑“OR”运算)可再次激活特定控制信号(例如，“Passdb”)，这导致更改存储于计算组件331-2中的数据值(例如，从“0”到“1”)。尽管耦合到感测线305-4的第三位位置单元也存储“1”，但对应计算组件331-4的数据值并未改变(例如，其保持经存储数据值“1”)。因而，如所展示，在运算阶段352-3之后，存储于计算组件331-1到331-5中的数据值分别为“0”、“1”、“0”、“1”、“0”。
继比较目标数据模式的具有数据值“0”的数据单元与经存储数据模式的具有与所述目标数据模式的具有所述数据值“0”的所述数据单元的数据单元位置相同的数据单元位置的数据单元之后，可将存储于计算组件331-1到331-5中的数据值反相。如结合图4所描述，可经由激活控制信号(例如，“InvD”)而将计算组件中的数据值反相。在反相运算阶段352-4之后，计算组件331-1到331-5的相应数据值是“1”、“0”、“1”、“0”、“1”。
继所述反相运算之后且作为上文所描述的第二“for循环”的部分，比较目标数据模式(例如，0101)的具有数据值“1”的数据单元与经存储数据模式的具有与所述目标数据模式的具有所述数据值“1”的所述数据单元的数据单元位置相同的数据单元位置的数据单元。因为在此实例中，目标数据模式的第二位及第四位是逻辑“1”，所以比较经存储数据模式的第二位及第四位的数据值与“1”作为第二for循环的部分。
为比较经存储数据模式的第二位的数据值与“1”，可启用耦合到对应于第二位位置的单元的存取线(例如，存取线304-2)，且接着可激活特定控制信号(例如，如结合图4进一步描述的“Passd”)，所述特定控制信号操作感测电路以执行逻辑“AND”运算。因此，如果计算组件先前存储“1”，那么更改存储于对应于存储“0”的第二位位置单元的计算组件中的数据值(例如，从“1”到“0”)，或如果所述计算组件先前存储“0”，那么所述数据值保持“0”。因而，如所展示，在运算阶段352-5之后，计算组件331-1到331-5分别存储“1”、“0”、“1”、“0”、“0”。
为比较经存储数据模式的第四位的数据值与“1”，可启用耦合到对应于第四位位置的单元的存取线(例如，存取线304-4)，且可再次激活(例如，与执行逻辑“AND”运算相关联的)特定控制信号(例如，“Passd”)，这导致更改存储于计算组件331-1中的数据值(例如，从“1”到“0”)，而计算组件331-2到331-5中的数据值保持其先前存储的数据值。因而，如所展示，在运算阶段352-6之后，存储于计算组件331-1到331-5中的数据值分别为“0”、“0”、“1”、“0”、“0”。在此实例中，在运算阶段352-6之后，存储于计算组件331-1到331-5中的数据值指示经存储数据模式的哪些数据模式(如果存在)匹配目标数据模式(例如，0101)。例如，在运算阶段352-6之后(例如，在执行第二“for循环”之后)具有经存储数据值“1”的计算组件指示对应感测线耦合到存储目标数据模式的单元。在此实例中，在完成第二for循环之后仅计算组件331-3存储数据值“1”。因而，仅耦合到对应感测线305-3的单元存储匹配目标数据模式的数据模式。
在数个实施例中，目标数据模式的一或多个特定数据单元(例如，位)可呈现为屏蔽，使得在比较所述目标数据模式与数个经存储数据模式以确定是否存在匹配时忽视所述特定数据单元的值(例如，所述目标数据模式的一或多个特定位位置处的位值)。例如，如果目标数据模式是010X，其中“X”指示处于第四位位置的屏蔽位，那么将确定“0101”及“0100”的经存储数据模式匹配所述目标数据模式。在本发明的数个实施例中，确定一或多个经存储数据模式是否匹配包括一或多个屏蔽数据单元的目标数据模式包含不启用对应于所述屏蔽数据单元的数据单元位置的存取线。即，未比较经存储数据模式的具有与目标数据模式的屏蔽数据单元相同的数据单元位置的数据单元与所述屏蔽数据单元，这是因为在所述位置处的经存储数据单元的值是不相关的(例如，不考虑所述数据单元位置处的数据单元的值而将经存储数据模式的处于屏蔽数据单元的数据单元位置的数据单元视作匹配)。
在数个实施例中，可结合确定耦合到一或多个(例如，任何)特定感测线的存储器单元是否存储匹配目标数据模式的数据模式而执行例如“BlockOR”运算的运算。举例来说，即使在未知晓哪个(些)特定感测线耦合到存储匹配数据模式的单元的情况下，知晓与目标数据模式的一或多个匹配是否存储于阵列中可为有用信息。在此类例子中，确定任何感测线是否耦合到存储目标数据模式的匹配的单元可包含将耦合到辅助感测放大器(例如，214)的本地I/O线(例如，本地I/O线234)充电(例如，预充电)到特定电压。例如，可经由控制电路(例如图1中所展示的控制电路140)及/或感测电路(例如图1中所展示的电路150)将I/O线(例如，234)预充电到例如供应电压(例如，Vcc)或接地电压(例如，0V)的电压。
执行BlockOR运算(其可称为“AccumulatorBlockOr”)，可并行启用耦合到选定感测电路(例如，计算组件)的列解码线(例如，210-1到210-W)(例如，使得导通相应晶体管208-1到208-V)以将感测电路的组件(例如，感测放大器206及/或计算组件231)的电压传送到本地I/O线(例如，234)。辅助感测放大器(例如，SSA 214)可感测所述本地I/O线的预充电电压是否响应于列解码线的启用而改变(例如，改变大于阈值量)。
例如，如果将I/O线234预充电到接地电压且选定计算组件(例如，231-1到231-X)中的一或多者存储逻辑1(例如，0V)以表示匹配，那么SSA 214可感测I/O线234上的电压的上拉(例如，增大)以确定任何经存储数据模式是否匹配目标数据模式(例如，计算组件中的至少一者是否存储“1”)。替代性地，如果将I/O线234预充电到Vcc且选定感测电路组件(例如，计算组件)中的一或多者存储逻辑0(例如，Vcc)以表示匹配，那么SSA 214可感测I/O线234上的电压的下拉(例如，降低)以确定任何经存储数据模式是否匹配目标数据模式(例如，计算组件中的至少一者是否存储“0”)。确定耦合到选定列解码线的一或多个计算组件是否存储特定数据值(例如，匹配数据值“1”)有效地执行逻辑“OR”运算。以此方式，对应于由感测放大器206-1到206-U感测及/或存储于计算组件231-1到231-X中的数据的电压可经并行传送到本地I/O线234且由SSA 214感测作为BlockOR运算的部分。本发明的实施例并不限于本地I/O线234的特定预充电电压及/或对应于逻辑1或逻辑0的特定电压值。
图4说明根据本发明的数个实施例的耦合到感测电路的存储器阵列430的部分的示意图。在此实例中，存储器阵列430是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列，所述存储器单元各自由存取装置402(例如，晶体管)及存储元件403(例如，电容器)组成。然而，实施例并不限于此实例且可包含其它存储元件阵列类型(例如，具有PCRAM存储器元件的交叉点阵列等等)。阵列430的单元布置成由存取线404-0(行0)、404-1(行1)、404-2(行2)、404-3(行3)、…、404-N(行N)耦合的行及由感测线(例如，数字线)405-1(D)及405-2(D_)耦合的列。在此实例中，每一列的单元与一对互补感测线405-1(D)及405-2(D_)相关联。
在数个实施例中，计算组件(例如，431)可包括与感测放大器(例如，406)的晶体管及/或阵列(例如，430)的存储器单元有间距地形成的数个晶体管，所述晶体管可符合特定特征大小(例如，4F2、6F2等)。如下文进一步描述，计算组件431可连同感测放大器406一起操作以在不经由感测线地址存取传送数据的情况下(例如，在未触发列解码信号使得经由本地I/O线(例如，图2中的234)将数据从阵列及感测电路传送到外部电路的情况下)执行与比较数据模式相关联的各种运算。
在图4中所说明的实例中，对应于计算组件431的电路包括耦合到感测线D及D_中的每一者的五个晶体管；然而，实施例并不限于此实例。晶体管407-1及407-2具有分别耦合到感测线D及D_的第一源极/漏极区域，及耦合到交叉耦合锁存器(例如，耦合到一对交叉耦合晶体管(例如交叉耦合NMOS晶体管408-1及408-2以及交叉耦合PMOS晶体管409-1及409-2)的栅极)的第二源极/漏极区域。如本文中进一步描述，包括晶体管408-1、408-2、409-1及409-2的交叉耦合锁存器可称为辅助锁存器，其可用作且在本文中称为累加器(对应于感测放大器406的交叉耦合锁存器在本文中可称为主锁存器)。
晶体管407-1及407-2可称为传输晶体管，其可经由相应信号411-1(Passd)及411-2(Passdb)启用以将相应感测线D及D_上的电压或电流传递到包括晶体管408-1、408-2、409-1及409-2的交叉耦合锁存器的输入(例如，辅助锁存器的输入)。在此实例中，晶体管407-1的第二源极/漏极区域耦合到晶体管408-1及409-1的第一源极/漏极区域以及晶体管408-2及409-2的栅极。类似地，晶体管407-2的第二源极/漏极区域耦合到晶体管408-2及409-2的第一源极/漏极区域以及耦合到晶体管408-1及409-1的栅极。
晶体管408-1及408-2的第二源极/漏极区域通常耦合到负控制信号412-1(Accumb)。晶体管409-1及409-2的第二源极/漏极区域通常耦合到正控制信号412-2(Accum)。经激活Accum信号412-2可为供应电压(例如，Vcc)，且经激活Accumb信号可为参考电压(例如，接地)。激活信号412-1及412-2启用对应于辅助锁存器的包括晶体管408-1、408-2、409-1及409-2的交叉耦合锁存器。经启用的交叉耦合锁存器操作以放大共同节点417-1与共同节点417-2之间的差分电压，使得将节点417-1驱动到Accum信号电压及Accumb信号电压中的一者(例如，到Vcc及接地中的一者)，且将节点417-2驱动到Accum信号电压及Accumb信号电压中的另一者。如下文进一步描述，信号412-1及412-2被标记为“Accum”及“Accumb”，这是因为辅助锁存器在用以执行逻辑运算(例如，AND运算)时可用作累加器。在数个实施例中，计算组件包括形成辅助锁存器的交叉耦合晶体管408-1、408-2、409-1及409-2以及传输晶体管407-1及407-2。
在此实例中，计算组件431还包含反相晶体管414-1及414-2，反相晶体管414-1及414-2具有耦合到相应数字线D及D_的第一源极/漏极区域。晶体管414-1及414-2的第二源极/漏极区域分别耦合到晶体管416-1及416-2的第一源极/漏极区域。晶体管416-1及416-2的第二源极/漏极区域可耦合到接地。晶体管414-1及414-2的栅极耦合到信号413(InvD)。晶体管416-1的栅极耦合到共同节点417-1，晶体管408-2的栅极、晶体管409-2的栅极及晶体管408-1的第一源极/漏极区域也耦合到共同节点417-1。以互补方式，晶体管416-2的栅极耦合到共同节点417-2，晶体管408-1的栅极、晶体管409-1的栅极及晶体管408-2的第一源极/漏极区域也耦合到共同节点417-2。因而，可通过激活信号InvD执行反相操作，所述反相操作将存储于辅助锁存器中的数据值反相，且将经反相的值驱动到感测线405-1及405-2上。
在数个实施例中且如上文结合图2及3所指示，计算组件可用于执行(例如)与比较数据模式相关联的AND及OR运算。举例来说，可通过对应感测放大器406感测存储于特定单元中的数据值。可通过激活Passd(411-1)及Passdb(411-2)信号以及Accumb(412-1)及Accum信号(412-2)将所述数据值传送到计算组件431的数据锁存器。为了对存储于计算组件中的数据值与存储于耦合到相同感测线的不同特定单元中的数据值进行AND，可启用所述不同特定单元所耦合到的存取线。可启用(例如，触发)放大感测线405-1及405-2上的差分信号的感测放大器406。仅启用Passd(411-1)(例如，同时将Passdb(411-2)维持于停用状态)导致累加对应于感测线405-1上的电压信号的数据值(例如，Vcc对应于逻辑“1”或接地对应于逻辑“0”)。Accumb及Accum信号在AND运算期间保持激活。
因此，如果存储于不同特定单元中(且由感测放大器406感测到)的数据值是逻辑“0”，那么存储于计算组件的辅助锁存器中的值断言为低(例如，例如0V的接地电压)，使得所述辅助锁存器存储逻辑“0”。然而，如果存储于不同特定单元中(且由感测放大器406感测到)的值并非逻辑“0”，那么计算组件的辅助锁存器保持其先前值。因此，如果计算组件先前存储逻辑“1”，那么其将仅存储逻辑“1”且所述不同特定单元也存储逻辑“1”。因此，操作计算组件431以执行逻辑AND运算。如上文提及，可激活反相信号413以将由计算组件431存储的数据值反相，计算组件431可用于(例如)执行NAND运算。
图5A说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图585-1。时序图585-1说明与执行逻辑运算(例如，R输入逻辑运算)的第一运算阶段相关联的信号(例如，电压信号)。描述于图5A中的第一运算阶段可为(例如)AND、NAND、OR或NOR运算的第一运算阶段。如下文进一步描述，执行图5A中所说明的运算阶段可涉及消耗明显少于先前处理方法的能量(例如，约一半)，这可涉及在电压轨之间(例如，在供应与接地之间)提供全摆动以执行计算操作。
在图5A中所说明的实例中，对应于互补逻辑值(例如，“1”及“0”)的电压轨是供应电压574(VDD)及接地电压572(Gnd)。在执行逻辑运算之前，可发生平衡使得互补感测线D及D_在平衡电压525(VDD/2)下短接在一起。下文结合图6来进一步描述平衡。
在时间t1，撤销激活平衡信号526，且接着启用选定存取线(例如，行)(例如，对应于其数据值待感测且用作第一输入的存储器单元的行)。信号504-0表示施加到所述选定行(例如，图4中的行404-0)的电压信号。当行信号504-0达到对应于选定单元的存取晶体管(例如，402)的阈值电压(Vt)时，所述存取晶体管导通且将感测线D耦合到所述选定存储器单元(例如，如果所述单元是1T1C DRAM单元，那么耦合到电容器403)，其在时间t2与t3之间在感测线D与D_(例如，如分别由信号505-1及505-2指示)之间产生差分电压信号。由信号503表示所述选定单元的电压。归因于能量守恒，在D与D_之间产生差分信号(例如，通过将单元耦合到感测线D)并不消耗能量，这是因为与激活/撤销激活行信号504相关联的能量可在耦合到行的多个存储器单元上摊还。
在时间t3，启用感测放大器(例如，406)(例如，正控制信号531(例如，图6中所展示的PSA 631)升高，且负控制信号528(例如，RNL_628)降低)，其放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，接地)处于感测线D上(且另一电压处于互补感测线D_上)，使得经感测数据值存储于感测放大器406的主锁存器中。在将感测线D(505-1)从平衡电压VDD/2充电到轨电压VDD时发生主要能量消耗。
在时间t4，(例如，经由分别施加到图4中的控制线411-1及411-2的相应Passd及Passdb控制信号)启用传输晶体管407-1及407-2。控制信号411-1及411-2统称为控制信号511。如本文中所使用，可通过参考信号所施加到的控制线引用例如Passd及Passdb的各种控制信号。例如，Passd信号可称为控制信号411-1。在时间t5，经由相应控制线412-1及412-2激活控制信号Accumb及Accum。如下文所描述，控制信号(例如，控制信号512-1及512-2)可保持激活以用于后续运算阶段。因而，在此实例中，激活控制信号512-1及512-2启用计算组件(例如，431)的辅助锁存器。将存储于感测放大器406中的经感测数据值传送(例如，复制)到计算组件431的辅助锁存器。
在时间t6，停用(例如，关断)传输晶体管407-1及407-2；然而，因为控制信号512-1及512-2保持激活，所以将累加结果存储(例如，锁存)于计算组件431的辅助锁存器中。在时间t7，撤销激活行信号504-0，且在时间t8停用阵列感测放大器(例如，撤销激活感测放大器控制信号528及531)。
在时间t9，使感测线D及D_平衡(例如，激活平衡信号526)，如通过从其相应轨值移动到平衡电压525(VDD/2)的感测线电压信号505-1及505-2所说明。归因于能量守恒定律，所述平衡消耗极少能量。如下文结合图6所描述，平衡可涉及在平衡电压(在此实例中，其为VDD/2)下将互补感测线D及D_短接在一起。例如，平衡可发生在存储器单元感测操作之前。
图5B-1及5B-2分别说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图585-2及585-3。时序图585-2及585-3说明与执行逻辑运算(例如，R输入逻辑运算)的数个中间运算阶段相关联的信号(例如，电压信号)。例如，时序图585-2对应于R输入NAND运算或R输入AND运算的数个中间运算阶段，且时序图585-3对应于R输入NOR运算或R输入OR运算的数个中间运算阶段。举例来说，执行AND或NAND运算可包含继初始运算阶段(例如图5A中所描述的运算阶段)之后执行图5B-1中所展示的运算阶段一或多次。类似地，执行OR或NOR运算可包含继初始运算阶段(例如图5A中所描述的运算阶段)之后执行图5B-2中所展示的运算阶段一或多次。
如时序图585-2及585-3中所展示，在时间t1，停用平衡(例如，撤销激活平衡信号526)，且接着启用选定行(例如，对应于其数据值将经感测且用作例如第二输入、第三输入等等的输入的存储器单元的行)。信号504-1表示施加到所述选定行(例如，图4中的行404-1)的电压信号。当行信号504-1达到对应于选定单元的存取晶体管(例如，402)的阈值电压(Vt)时，所述存取晶体管导通且将感测线D耦合到选定存储器单元(例如，如果所述单元是1T1C DRAM单元，那么耦合到电容器403)，其在时间t2与t3之间在感测线D与D_(例如，如分别通过信号505-1及505-2指示)之间产生差分电压信号。通过信号503表示所述选定单元的电压。归因于能量守恒，在D与D_之间产生差分信号(例如，通过将所述单元耦合到感测线D)并不消耗能量，这是因为与激活/撤销激活行信号504相关联的能量可在耦合到行的多个存储器单元上摊还。
在时间t3，启用感测放大器(例如，406)(例如，正控制信号531(例如，图6中所展示的PSA631)升高，且负控制信号528(例如，RNL_628)降低)，其放大D与D_之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，接地)处于感测线D上(且另一电压处于互补感测线D_上)，使得将经感测数据值存储于感测放大器(例如，感测放大器406)的主锁存器中。在将感测线D(405-1)从平衡电压VDD/2充电到轨电压VDD时发生主要能量消耗。
如时序图585-2及585-3中所展示，在时间t4(例如，在感测选定单元之后)，取决于特定逻辑运算，仅激活控制信号411-1(Passd)及411-2(Passdb)中的一者(例如，仅启用传输晶体管407-1及407-2中的一者)。例如，因为时序图585-2对应于NAND或AND运算的中间阶段，所以在时间t4激活控制信号411-1且保持撤销激活控制信号411-2。相反地，因为时序图585-3对应于NOR或OR运算的中间阶段，所以在时间t4激活控制信号411-2且保持撤销激活控制信号411-1。回顾上文，控制信号512-1(Accumb)及512-2(Accum)在图5A中所描述的初始运算阶段期间激活，且其在所述中间运算阶段期间保持激活。
因为先前启用计算组件，所以仅激活Passd(411-1)导致累加对应于电压信号505-1的数据值。类似地，仅激活Passdb(411-2)导致累加对应于电压信号505-2的数据值。例如，在其中仅激活Passd(411-1)的实例AND/NAND运算(例如，时序图585-2)中，如果存储于选定存储器单元(例如，在此实例中为行1存储器单元)中的数据值是逻辑0，那么与辅助锁存器相关联的累加值经断言为低，使得所述辅助锁存器存储逻辑0。如果存储于行1存储器单元中的数据值并非逻辑0，那么辅助锁存器保持其存储行0数据值(例如，逻辑1或逻辑0)。因而，在此AND/NAND运算实例中，辅助锁存器用作零(0)累加器。类似地，在其中仅激活Passdb的实例OR/NOR运算(例如，时序图585-3)中，如果存储于选定存储器单元(例如，在此实例中为行1存储器单元)中的数据值是逻辑1，那么与辅助锁存器相关联的累加值经断言为高，使得辅助锁存器存储逻辑1。如果存储于行1存储器单元中的数据值并非逻辑1，那么辅助锁存器保持其存储行0数据值(例如，逻辑1或逻辑0)。因而，在此OR/NOR运算实例中，因为D_上的电压信号405-2设置累加器的真数据值，所以辅助锁存器有效地用作一(1)累加器。
在中间运算阶段(例如图5B-1及5B-2中所展示的中间运算阶段)结束时，(例如，在时间t5)撤销激活Passd信号(例如，对于AND/NAND)或Passdb信号(例如，对于OR/NOR)，(例如，在时间t6)停用选定行，(例如，在时间t7)停用感测放大器，且(例如，在时间t8)发生平衡。可重复中间运算阶段(例如图5B-1或5B-2中所说明的中间运算阶段)以累加来自数个额外行的结果。作为实例，可针对行2存储器单元后续(例如，第二)次执行时序图585-2或585-3的序列，针对行3存储器单元后续(例如，第三)次执行时序图585-2或585-3的序列等等。例如，对于10输入NOR运算，图5B-2中所展示的中间阶段可发生9次以提供所述10输入逻辑运算的9个输入，其中在初始运算阶段(例如，如图5A中所描述)期间确定第十输入。
可根据本发明的实施例执行与比较数据模式相关联的上述逻辑运算(例如，AND、OR、NAND、NOR)。例如，可执行AND及OR运算以确定目标比较模式是否一或多次存储于阵列中，如上文结合图3所描述。
图5C-1及5C-2分别说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图585-4及585-5。时序图585-4及585-5说明与执行逻辑运算(例如，R输入逻辑运算)的最后运算阶段相关联的信号(例如，电压信号)。例如，时序图585-4对应于R输入NAND运算或R输入NOR运算的最后运算阶段，且时序图585-5对应于R输入AND运算或R输入OR运算的最后运算阶段。例如，执行NAND运算可包含继结合图5B-1所描述的中间运算阶段的数个迭代之后执行图5C-1中所展示的运算阶段，执行NOR运算可包含继结合图5B-2所描述的中间运算阶段的数个迭代之后执行图5C-1中所展示的运算阶段，执行AND运算可包含继结合图5B-1所描述的中间运算阶段的数个迭代之后执行图5C-2中所展示的运算阶段，且执行OR运算可包含继结合图5B-2所描述的中间运算阶段的数个迭代之后执行图5C-2中所展示的运算阶段。下文展示的表1指示根据本文中所描述的数个实施例对应于与执行数个R输入逻辑运算相关联的运算阶段的序列的图。
表1
运算 图5A 图5B-1 图5B-2 图5C-1 图5C-2
AND 第一阶段 R-1个迭代 最后阶段
NAND 第一阶段 R-1个迭代 最后阶段
OR 第一阶段 R-1个迭代 最后阶段
NOR 第一阶段 R-1个迭代 最后阶段
结合将R输入逻辑运算的结果存储到阵列(例如，阵列430)的行描述图5C-1及5C-2的最后运算阶段。然而，在数个实施例中，除了将结果存储回到阵列之外，还可将结果存储到合适位置(例如，经由I/O线存储到与控制器及/或主机处理器相关联的外部寄存器、不同存储器装置的存储器阵列等等)。
如时序图585-4及585-5中所展示，在时间t1，停用平衡(例如，撤销激活平衡信号526)使得感测线D及D_浮动。在时间t2，取决于正在执行的逻辑运算，激活InvD信号513或Passd及Passdb信号511。在此实例中，针对NAND或NOR运算激活InvD信号513(参见图5C-1)，且针对AND或OR运算激活Passd及Passdb信号511(参见图5C-2)。
在时间t2激活InvD信号513(例如，与NAND或NOR运算相关联)启用晶体管414-1/414-2，且导致存储于计算组件(例如，431)的辅助锁存器中的数据值在感测线D或感测线D_被拉低时反相。因而，激活信号513将累加输出反相。因此，对于NAND运算，如果在先前运算阶段(例如，初始运算阶段及一或多个中间运算阶段)中感测的存储器单元中的任何者存储逻辑0(例如，如果所述NAND运算的R输入中的任何者是逻辑0)，那么感测线D_将携载对应于逻辑0的电压(例如，接地电压)，且感测线D将携载对应于逻辑1的电压(例如，供应电压，例如VDD)。对于此NAND实例，如果在先前运算阶段中感测的全部存储器单元存储逻辑1(例如，所述NAND运算的全部R输入是逻辑1)，那么感测线D_将携载对应于逻辑1的电压，且感测线D将携载对应于逻辑0的电压。在时间t3，接着启用感测放大器406的主锁存器(例如，触发感测放大器)，将D及D_驱动到适当轨，且感测线D现携载如从先前运算阶段期间感测的存储器单元确定的相应输入数据值的NAND结果。因而，如果输入数据值中的任何者是逻辑0，那么感测线D将处于VDD，且如果全部输入数据值是逻辑1，那么感测线D将处于接地。
对于NOR运算，如果在先前运算阶段(例如，初始运算阶段及一或多个中间运算阶段)中感测的存储器单元中的任何者存储逻辑1(例如，如果所述NOR运算的R输入中的任何者是逻辑1)，那么感测线D_将携载对应于逻辑1的电压(例如，VDD)，且感测线D将携载对应于逻辑0的电压(例如，接地)。对于此NOR实例，如果在先前运算阶段中感测的全部存储器单元存储逻辑0(例如，所述NOR运算的全部R输入是逻辑0)，那么感测线D_将携载对应于逻辑0的电压，且感测线D将携载对应于逻辑1的电压。在时间t3，接着启用感测放大器406的主锁存器，且感测线D现含有如从先前运算阶段期间感测的存储器单元确定的相应输入数据值的NOR结果。因而，如果输入数据值中的任何者是逻辑1，那么感测线D将处于接地，且如果全部输入数据值是逻辑0，那么感测线D将处于VDD。
参考图5C-2，激活Passd及Passdb信号511(例如，与AND或OR运算相关联)将存储于计算组件431的辅助锁存器中的累加输出传送到感测放大器406的主锁存器。例如，对于AND运算，如果在先前运算阶段(例如，图5A的第一运算阶段及图5B-1的中间运算阶段的一或多个迭代)中感测的存储器单元中的任何者存储逻辑0(例如，如果所述AND运算的R输入中的任何者是逻辑0)，那么感测线D_将携载对应于逻辑1的电压(例如，VDD)，且感测线D将携载对应于逻辑0的电压(例如，接地)。对于此AND实例，如果在先前运算阶段中感测的全部存储器单元存储逻辑1(例如，所述AND运算的全部R输入是逻辑1)，那么感测线D_将携载对应于逻辑0的电压，且感测线D将携载对应于逻辑1的电压。在时间t3，接着启用感测放大器406的主锁存器，且感测线D现携载如从先前运算阶段期间感测的存储器单元确定的相应输入数据值的AND结果。因而，如果输入数据值中的任何者是逻辑0，那么感测线D将处于接地，且如果全部输入数据值是逻辑1，那么感测线D将处于VDD。
对于OR运算，如果在先前运算阶段(例如，图5A的第一运算阶段及图5B-2中所展示的中间运算阶段的一或多个迭代)中感测的存储器单元中的任何者存储逻辑1(例如，如果所述OR运算的R输入中的任何者是逻辑1)，那么感测线D_将携载对应于逻辑0的电压(例如，接地)，且感测线D将携载对应于逻辑1的电压(例如，VDD)。对于此OR实例，如果在先前运算阶段中感测的全部存储器单元存储逻辑0(例如，所述OR运算的全部R输入是逻辑0)，那么感测线D将携载对应于逻辑0的电压，且感测线D_将携载对应于逻辑1的电压。在时间t3，接着启用感测放大器(例如，感测放大器406)的主锁存器，且感测线D现携载如从先前运算阶段期间感测的存储器单元确定的相应输入数据值的OR结果。因而，如果输入数据值中的任何者是逻辑1，那么感测线D将处于VDD，且如果全部输入数据值是逻辑0，那么感测线D将处于接地。
接着，可将R输入AND、OR、NAND及NOR运算的结果存储回到阵列(例如，阵列430)的存储器单元。在图5C-1及5C-2中所展示的实例中，将R输入逻辑运算的结果存储到耦合到行N(例如，图4中的404-N)的存储器单元。将逻辑运算的结果存储到行N存储器单元仅涉及通过启用行N而启用行N存取晶体管402。行N存储器单元的电容器403将被驱动到对应于感测线D上的数据值(例如，逻辑1或逻辑0)的电压，其基本上覆写先前存储于行N存储器单元中的任何数据值。应注意，行N存储器单元可为存储用作逻辑运算的输入的数据值的相同存储器单元。例如，可将逻辑运算的结果存储回到行0存储器单元或行1存储器单元。
时序图585-4及585-5说明，在时间t3，撤销激活正控制信号531及负控制信号528(例如，信号531升高且信号528降低)以启用感测放大器406。在时间t4，撤销激活在时间t2激活的相应信号(例如，513或511)。实施例并不限于此实例。例如，在数个实施例中，可继时间t4之后(例如，在撤销激活信号513或信号511之后)启用感测放大器406。
如图5C-1及5C-2中所展示，在时间t5，启用列R(404-R)，此将选定单元的电容器403驱动到对应于存储于计算组件中的逻辑值的电压。在时间t6，停用列R，在时间t7，停用感测放大器406(例如，撤销激活信号528及531)，且在时间t8发生平衡(例如，激活信号526且将互补感测线405-1/405-2上的电压引到平衡电压)。
在数个实施例中，例如图4中所描述的感测电路(例如，与存储器单元有间距地形成的电路)可能够并行执行多个逻辑运算。例如，在具有16K个列的阵列中，可在不经由I/O线(例如，经由总线)从阵列及感测电路传送数据的情况下并行执行16K个逻辑运算。因而，可操作感测电路以并行执行如本文中所描述与比较数据模式相关联的多个比较运算。
本发明的实施例并不限于图4中所说明的特定感测电路配置。例如，不同计算组件可用于执行根据本文中所描述的数个实施例的逻辑运算。尽管图4中并未说明，但在数个实施例中，控制电路可耦合到阵列430、感测放大器406及/或计算组件431。此控制电路可实施于与阵列及感测电路相同的芯片上及/或实施于外部处理资源(举例来说，例如外部处理器)上，且可控制激活/撤销激活对应于阵列及感测电路的各种信号以执行如本文中所描述的逻辑运算。
图6说明根据本发明的数个实施例的感测电路的部分的示意图。在此实例中，感测电路的部分包括感测放大器606。在数个实施例中，针对阵列(例如，阵列130)中的存储器单元的每一列提供感测放大器606(例如，“感测放大器”)。感测放大器606可为(例如)DRAM阵列的感测放大器。在此实例中，感测放大器606耦合到一对互补感测线605-1(“D”)及605-2(“D_”)。因而，感测放大器606通过感测线D及D_耦合到相应列中的全部存储器单元。
感测放大器606包含一对交叉耦合n沟道晶体管(例如，NMOS晶体管)627-1及627-2，所述一对交叉耦合n沟道晶体管使其相应源极耦合到负控制信号628(RNL_)且使其漏极分别耦合到感测线D及D_。感测放大器606还包含一对交叉耦合p沟道晶体管(例如，PMOS晶体管)629-1及629-2，所述一对交叉耦合p沟道晶体管使其相应源极耦合到正控制信号631(PSA)且使其漏极分别耦合到感测线D及D_。
感测放大器606包含分别耦合到感测线D及D_的一对隔离晶体管621-1及621-2。隔离晶体管621-1及621-2耦合到控制信号622(ISO)，控制信号622在经激活时启用(例如，导通)晶体管621-1及621-2以将感测放大器306连接到存储器单元的列。尽管图6中并未说明，但感测放大器606可耦合到第一存储器阵列及第二存储器阵列且可包含耦合到互补控制信号(例如，ISO_)的另一对隔离晶体管，在撤销激活ISO时撤销激活所述互补控制信号使得当感测放大器606耦合到第二阵列时感测放大器606与第一阵列隔离，且反之亦然。
感测放大器606还包含经配置以使感测线D及D_平衡的电路。在此实例中，平衡电路包括具有耦合到可等于VDD/2的平衡电压625(dvc2)的第一源极/漏极区域的晶体管624，其中VDD是与阵列相关联的供应电压。晶体管624的第二源极/漏极区域耦合到一对晶体管623-1及623-2的共同第一源极/漏极区域。晶体管623-1及623-2的第二源极/漏极区域分别耦合到感测线D及D_。晶体管624、623-1及623-2的栅极耦合到控制信号626(EQ)。因而，激活EQ启用晶体管624、623-1及623-2，其将感测线D有效地短接到感测线D_使得感测线D及D_平衡到平衡电压dvc2。
感测放大器606还包含晶体管632-1及632-2，所述晶体管的栅极耦合到信号633(COLDEC)。信号633可称为列解码信号或列选择信号。感测线D及D_响应于激活信号633而连接到相应本地I/O线634-1(IO)及634-2(IO_)(例如，以执行操作，例如与读取操作相关联的感测线存取)。因而，可激活信号633以在I/O线634-1及634-2上传送对应于从阵列存取的存储器单元的状态(例如，逻辑数据值，例如逻辑0或逻辑1)的信号。
在操作中，当感测(例如，读取)存储器单元时，感测线D、D_中的一者上的电压将略大于感测线D、D_中的另一者上的电压。接着，驱使PSA信号升高且驱使RNL_信号降低以启用感测放大器606。具有较低电压的感测线D、D_将导通PMOS晶体管629-1、629-2中的一者到大于PMOS晶体管629-1、629-2中的另一者的程度，借此驱使具有较高电压的感测线D、D_升高到大于另一感测线D、D_经驱使而升高的程度。类似地，具有较高电压的感测线D、D_将导通NMOS晶体管627-1、627-2中的一者到大于NMOS晶体管627-1、627-2中的另一者的程度，借此驱使具有较低电压的感测线D、D_降低到大于另一感测线D、D_经驱使而降低的程度。因此，在短暂延迟之后，具有稍大电压的感测线D、D_经驱动到PSA信号的电压(其可为供应电压VDD)，且另一感测线D、D_经驱动到RNL_信号的电压(其可为参考电位，例如接地电位)。因此，交叉耦合NMOS晶体管627-1、627-1及PMOS晶体管629-1、629-2用作感测放大器对，其放大感测线D及D_上的差分电压且用于锁存从选定存储器单元感测的数据值。如本文中所使用，感测放大器606的交叉耦合锁存器可称为主锁存器。相比来说且如上文结合图4所描述，与计算组件(例如，图4中所展示的计算组件431)相关联的交叉耦合锁存器可称为辅助锁存器。
图7A是说明根据本发明的数个实施例的感测电路的示意图。存储器单元包括存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，晶体管702-1及电容器703-1构成存储器单元，且晶体管702-2及电容器703-2构成存储器单元等等。在此实例中，存储器阵列730是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列。在数个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据破坏所述数据使得在读取之后刷新最初存储于单元中的数据)。存储器阵列730的单元布置成由字线704-X(行X)、704-Y(行Y)等等耦合的行及由多对互补数据线DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合的列。对应于每一对互补数据线的个别数据线还可分别称为数据线705-1(D)及705-2(D_)。尽管图7A中展示仅三对互补数据线，但本发明的实施例并不如此受限制，且存储器单元阵列可包含额外列的存储器单元及/或数据线(例如，4,096、8,192、16,384等等)。
存储器单元可耦合到不同数据线及/或字线。举例来说，晶体管702-1的第一源极/漏极区域可耦合到数据线705-1(D)，晶体管702-1的第二源极/漏极区域可耦合到电容器703-1且晶体管702-1的栅极可耦合到字线704-X。晶体管702-2的第一源极/漏极区域可耦合到数据线705-2(D_)，晶体管702-2的第二源极/漏极区域可耦合到电容器703-2且晶体管702-2的栅极可耦合到字线704-Y。如图7A中所展示的单元板可耦合到电容器703-1及703-2中的每一者。所述单元板可为共同节点，在各种存储器阵列配置中可对所述共同节点施加参考电压(例如，接地)。
根据本发明的数个实施例，存储器阵列730耦合到感测电路750。在此实例中，感测电路750包括感测放大器706及对应于相应存储器单元列(例如，耦合到相应互补数据线对)的计算组件731。感测放大器706可包括交叉耦合锁存器，其在本文中可称为主锁存器。举例来说，感测放大器706可如关于图7B所描述那样配置。
在图7A中所说明的实例中，对应于计算组件731的电路包括静态锁存器764及尤其实施动态锁存器的额外十个晶体管。计算组件731的动态锁存器及/或静态锁存器在本文中可统称为辅助锁存器，其可用作累加器。因而，计算组件731在本文中可操作为及/或称为累加器。计算组件731可耦合到数据线D 705-1及数据线D_705-2中的每一者，如图7A中所展示。然而，实施例并不限于此实例。举例来说，计算组件731的晶体管可全部为n沟道晶体管(例如，NMOS晶体管)。
在此实例中，数据线D 705-1可耦合到晶体管716-1及739-1的第一源极/漏极区域以及负载/传输晶体管718-1的第一源极/漏极区域。数据线D_705-2可耦合到晶体管716-2及739-2的第一源极/漏极区域以及负载/传输晶体管718-2的第一源极/漏极区域。
负载/传输晶体管718-1及718-2的栅极可共同耦合到LOAD控制信号，或分别耦合到PASSD/PASSDB控制信号，如下文进一步论述。负载/传输晶体管718-1的第二源极/漏极区域可直接耦合到晶体管716-1及739-2的栅极。负载/传输晶体管718-2的第二源极/漏极区域可直接耦合到晶体管716-2及739-1的栅极。
晶体管716-1的第二源极/漏极区域可直接耦合到下拉晶体管714-1的第一源极/漏极区域。晶体管739-1的第二源极/漏极区域可直接耦合到下拉晶体管707-1的第一源极/漏极区域。晶体管716-2的第二源极/漏极区域可直接耦合到下拉晶体管714-2的第一源极/漏极区域。晶体管739-2的第二源极/漏极区域可直接耦合到下拉晶体管707-2的第一源极/漏极区域。下拉晶体管707-1、707-2、714-1及714-2中的每一者的第二源极/漏极区域通常可一起耦合到参考电压791-1(例如，接地(GND))。下拉晶体管707-1的栅极可耦合到AND控制信号线，下拉晶体管714-1的栅极可耦合到ANDinv控制信号线713-1，下拉晶体管714-2的栅极可耦合到ORinv控制信号线713-2且下拉晶体管707-2的栅极可耦合到OR控制信号线。
晶体管739-1的栅极可称为节点S1且晶体管739-2的栅极可称为节点S2。图7A中所展示的电路将累加器数据动态存储于节点S1及S2上。激活LOAD控制信号致使负载/传输晶体管718-1及718-2传导且借此将互补数据加载到节点S1及S2上。可将LOAD控制信号提高到大于VDD的电压以将全VDD电平传递到S1/S2。然而，将LOAD控制信号提高到大于VDD的电压是任选的，且图7A中所展示的电路的功能性并非取决于经提高到大于VDD的电压的LOAD控制信号。
当下拉晶体管707-1、707-2、714-1及714-2在触发感测放大器706之前(例如，在感测放大器706的预点火(pre-seed)期间)传导时，图7A中所展示的计算组件731的配置具有针对功能性使感测放大器平衡的益处。如本文中所使用，触发感测放大器706是指启用感测放大器706以设置主锁存器且随后停用感测放大器706以保持所述设置主锁存器。在停用平衡(在感测放大器中)之后但在感测放大器触发之前执行逻辑运算可节省电力使用，这是因为感测放大器的锁存器不必使用全轨电压(例如，VDD、GND)“翻转”。
在执行特定逻辑运算时，反相晶体管可下拉相应数据线。举例来说，可操作与晶体管714-1(具有耦合到ANDinv控制信号线713-1的栅极)串联的晶体管716-1(具有耦合到动态锁存器的S2的栅极)以下拉数据线705-1(D)，且可操作与晶体管714-2(具有耦合到ORinv控制信号线713-2的栅极)串联的晶体管716-2(具有耦合到动态锁存器的S1的栅极)以下拉数据线705-2(D_)。
锁存器764可通过耦合到有效负控制信号线712-1(ACCUMB)及有效正控制信号线712-2(ACCUM)而可控制地启用而非经配置以通过耦合到接地及VDD而连续启用。在各种实施例中，负载/传输晶体管708-1及708-2可各自具有耦合到LOAD控制信号或PASSD/PASSDB控制信号中的一者的栅极。
根据一些实施例，负载/传输晶体管718-1及718-2的栅极可共同耦合到LOAD控制信号。在其中负载/传输晶体管718-1及718-2的栅极共同耦合到所述LOAD控制信号的配置中，晶体管718-1及718-2可为负载晶体管。激活LOAD控制信号致使所述负载晶体管传导且借此将互补数据加载到节点S1及S2上。可将LOAD控制信号提高到大于VDD的电压以将全VDD电平传递到S1/S2。然而，无需将LOAD控制信号提高到大于VDD的电压，且图7A中所展示的电路的功能性并非取决于经提高到大于VDD的电压的LOAD控制信号。
根据一些实施例，负载/传输晶体管718-1的栅极可耦合到PASSD控制信号，且负载/传输晶体管718-2的栅极可耦合到PASSDb控制信号。在其中晶体管718-1及718-2的栅极分别耦合到PASSD及PASSDb控制信号中的一者的配置中，晶体管718-1及718-2可为传输晶体管。传输晶体管可以不同于负载晶体管的方式(例如，在不同时间及/或在不同电压/电流条件下)操作。因而，传输晶体管的配置可不同于负载晶体管的配置。
举例来说，负载晶体管经构造以处置与将数据线耦合到本地动态节点S1及S2相关联的负载。传输晶体管经构造以处置与(例如，通过如图7A中所展示的移位电路723)将数据线耦合到邻近累加器相关联的较重负载。根据一些实施例，负载/传输晶体管718-1及718-2可经配置以适应对应于传输晶体管的较重负载但耦合及操作为负载晶体管。经配置为传输晶体管的负载/传输晶体管718-1及718-2还可用作负载晶体管。然而，经配置为负载晶体管的负载/传输晶体管718-1及718-2可能无法用作传输晶体管。
在数个实施例中，包含锁存器764的计算组件731可包括数个晶体管，所述数个晶体管与其耦合到的阵列(例如，图7A中所展示的阵列730)的对应存储器单元的晶体管有间距地形成，其可符合特定特征大小(例如，4F2、6F2等等)。根据各种实施例，锁存器764包含通过负载/传输晶体管718-1及718-2耦合到一对互补数据线D 705-1及D_705-2的四个晶体管708-1、708-2、709-1及709-2。然而，实施例并不限于此配置。锁存器764可为交叉耦合锁存器(例如，例如n沟道晶体管(例如，NMOS晶体管)709-1及709-2的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)708-1及708-2的另一对晶体管的栅极交叉耦合)。如本文中进一步描述，交叉耦合锁存器764可称为静态锁存器。
相应数据线D及D_上的电压或电流可提供到交叉耦合锁存器764的相应锁存器输入717-1及717-2(例如，辅助锁存器的输入)。在此实例中，锁存器输入717-1耦合到晶体管708-1及709-1的第一源极/漏极区域以及晶体管708-2及709-2的栅极。类似地，锁存器输入717-2可耦合到晶体管708-2及709-2的第一源极/漏极区域以及耦合到晶体管708-1及709-1的栅极。
在此实例中，晶体管709-1及709-2的第二源极/漏极区域通常耦合到负控制信号线712-1(例如，接地(GND)或ACCUMB控制信号，类似于图7B中关于主锁存器所展示的控制信号RnIF)。晶体管708-1及708-2的第二源极/漏极区域通常耦合到正控制信号线712-2(例如，VDD或ACCUM控制信号，类似于图7B中关于主锁存器所展示的控制信号ACT)。正控制信号712-2可提供供应电压(例如，VDD)且负控制信号712-1可为参考电压(例如，接地)以启用交叉耦合锁存器764。根据一些实施例，晶体管708-1及708-2的第二源极/漏极区域可通常直接耦合到供应电压(例如，VDD)，且晶体管709-1及709-2的第二源极/漏极区域可通常直接耦合到参考电压(例如，接地)以便连续启用锁存器764。
经启用的交叉耦合锁存器764操作以放大锁存器输入717-1(例如，第一共同节点)与锁存器输入717-2(例如，第二共同节点)之间的差分电压使得将锁存器输入717-1驱动到经激活的正控制信号电压(例如，VDD)或经激活的负控制信号电压(例如，接地)，且将锁存器输入717-2驱动到经激活的正控制信号电压(例如，VDD)或经激活的负控制信号电压(例如，接地)中的另一者。
如图7A中所展示，感测放大器706及计算组件731可经由移位电路723耦合到阵列730。在此实例中，移位电路723包括一对隔离装置(例如，分别耦合到数据线705-1(D)及705-2(D_)的隔离晶体管721-1及721-2)。隔离晶体管721-1及721-2耦合到控制信号722(NORM)，控制信号722在经激活时启用(例如，导通)隔离晶体管721-1及721-2以将对应感测放大器706及计算组件731耦合到对应存储器单元列(例如，耦合到一对对应的互补数据线705-1(D)及705-2(D_))。根据各种实施例，隔离晶体管721-1及721-2的传导可称为移位电路723的“正常”配置。
在图7A中所说明的实例中，移位电路723包含耦合到互补控制信号719(SHIFT)的另一(例如，第二)对隔离装置(例如，隔离晶体管721-3及721-4)，控制信号719可在(例如)撤销激活NORM时激活。可(例如，经由控制信号719)操作隔离晶体管721-3及721-4使得特定感测放大器706及计算组件731耦合到一对不同的的互补数据线(例如，与隔离晶体管721-1及721-2将特定感测放大器706及计算组件731耦合到的所述一对互补数据线不同的一对互补数据线)，或可将特定感测放大器706及计算组件731耦合到另一存储器阵列(且使特定感测放大器706及计算组件731与第一存储器阵列隔离)。根据各种实施例，举例来说，移位电路723可经布置为感测放大器706(例如，感测放大器706内)的部分。
尽管图7A中所展示的移位电路723包含用以将特定感测电路750(例如，特定感测放大器706及对应计算组件731)耦合到一对特定互补数据线705-1(D)及705-2(D_)(例如，DIGIT(n)及DIGIT(n)_)的隔离晶体管721-1及721-2及经布置以在特定方向上将特定感测电路750耦合到一对邻近互补数据线(例如，在图7A中的右侧展示的邻近数据线DIGIT(n+1)及DIGIT(n+1)_)的隔离晶体管721-3及721-4，但本发明的实施例并不如此受限制。例如，移位电路可包含用于将特定感测电路耦合到特定一对互补数据线(例如，DIGIT(n)及DIGIT(n)_)的隔离晶体管721-1及721-2，及经布置以便用于在另一特定方向上将所述特定感测电路耦合到一对邻近互补数据线(例如，在图7A中的左侧展示的邻近数据线DIGIT(n-1)及DIGIT(n-1)_)的隔离晶体管721-3及721-4。
本发明的实施例并不限于图7A中所展示的移位电路723的配置。在数个实施例中，例如，例如图7A中所展示的移位电路723可(例如，连同感测放大器706及计算组件731一起)经操作而与在不经由I/O线(例如，本地I/O线(IO/IO_))从感测电路750传送数据的情况下执行计算功能(例如加法及减法功能)相关联。
尽管图7A中未展示，但存储器单元的每一列可耦合到列解码线，所述列解码线可经激活以经由本地I/O线将数据值从对应感测放大器706及/或计算组件731传送到阵列外部的控制组件，例如外部处理资源(例如，主机处理器及/或其它功能单元电路)。所述列解码线可耦合到列解码器(例如，列解码器)。然而，如本文中所描述，在数个实施例中，无需经由此类I/O线传送数据以执行根据本发明的实施例的逻辑运算。在数个实施例中，可连同感测放大器706及计算组件731一起操作移位电路723以在不将数据传送到(例如)阵列外部的控制组件的情况下执行计算功能(例如加法及减法功能)。
图7B是说明根据本发明的数个实施例的感测电路的部分的示意图。根据各种实施例，感测放大器706可包括交叉耦合锁存器。然而，感测放大器706的实施例并不限于交叉耦合锁存器。作为实例，感测放大器706可为电流模式感测放大器及/或单端感测放大器(例如，耦合到一个数据线的感测放大器)。此外，本发明的实施例并不限于折叠数据线架构。
在数个实施例中，感测放大器(例如，706)可包括数个晶体管，所述数个晶体管与对应计算组件731的晶体管及/或所述数个晶体管耦合到的阵列(例如，图7A中所展示的阵列730)的存储器单元有间距地形成，其可符合特定特征大小(例如，4F2、6F2等等)。感测放大器706包括锁存器715，锁存器715包含耦合到一对互补数据线D 705-1及D_705-2的四个晶体管。锁存器715可为交叉耦合锁存器(例如，例如n沟道晶体管(例如，NMOS晶体管)727-1及727-2的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)729-1及729-2的另一对晶体管的栅极交叉耦合)。如本文中进一步描述，包括晶体管727-1、727-2、729-1及729-2的锁存器715可称为主锁存器。然而，实施例并不限于此实例。
可将相应数据线D及D_上的电压或电流提供到交叉耦合锁存器715的相应锁存器输入733-1及733-2(例如，辅助锁存器的输入)。在此实例中，锁存器输入733-1耦合到晶体管727-1及729-1的第一源极/漏极区域以及晶体管727-2及729-2的栅极。类似地，锁存器输入733-2可耦合到晶体管727-2及729-2的第一源极/漏极区域以及晶体管727-1及729-1的栅极。如所展示，计算组件731(例如，累加器)可耦合到交叉耦合锁存器715的锁存器输入733-1及733-2；然而，实施例并不限于图7B中所展示的实例。
在此实例中，晶体管727-1及727-2的第二源极/漏极区域通常耦合到有效负控制信号728(RnIF)。晶体管729-1及729-2的第二源极/漏极区域通常耦合到有效正控制信号790(ACT)。所述ACT信号790可为供应电压(例如，VDD)，且所述RnIF信号可为参考电压(例如，接地)。激活信号728及790启用交叉耦合锁存器715。
经启用的交叉耦合锁存器715操作以放大锁存器输入733-1(例如，第一共同节点)与锁存器输入733-2(例如，第二共同节点)之间的差分电压，使得将锁存器输入733-1驱动到ACT信号电压及RnIF信号电压中的一者(例如，驱动到VDD及接地中的一者)，且将锁存器输入733-2驱动到ACT信号电压及RnIF信号电压中的另一者。
感测放大器706还可包含经配置以(例如，与使感测放大器为感测操作作准备相关联)使数据线D与D_平衡的电路。在此实例中，所述平衡电路包括晶体管724，晶体管724具有耦合到晶体管725-1的第一源极/漏极区域及数据线D 705-1的第一源极/漏极区域。晶体管724的第二源极/漏极区域可耦合到晶体管725-2的第一源极/漏极区域及数据线D_705-2。晶体管724的栅极可耦合到晶体管725-1及725-2的栅极。
晶体管725-1及725-2的第二源极/漏极区域耦合到可等于VDD/2的平衡电压738(例如，VDD/2)，其中VDD是与阵列相关联的供应电压。晶体管724、725-1及725-2的栅极可耦合到控制信号726(EQ)。因而，激活EQ启用晶体管724、725-1及725-2，其将数据线D有效地短接到数据线D_，使得数据线D及D_平衡到平衡电压VDD/2。根据本发明的各种实施例，可使用感测放大器执行数个逻辑运算且将结果存储于计算组件(例如，累加器)中。
感测电路750可以若干模式操作以执行逻辑运算，所述模式包含其中将逻辑运算的结果最初存储于感测放大器706中的第一模式及其中将逻辑运算的结果最初存储于计算组件731中的第二模式。下文参考图8A及8B来描述感测电路750以第一模式操作，且下文参考图5A到5C-2来描述感测电路750以第二模式操作。此外，关于所述第一操作模式，可以感测前(例如，在逻辑运算控制信号有效之前触发感测放大器)模式及感测后(例如，在逻辑运算控制信号有效之后触发感测放大器)模式两者来操作感测电路750，其中将逻辑运算的结果最初存储于感测放大器706中。
如下文进一步描述，感测放大器706可连同计算组件731一起操作，以使用来自阵列的数据作为输入而执行各种逻辑运算。在数个实施例中，可在不经由数据线地址存取传送数据的情况下(例如，在未触发列解码信号使得经由本地I/O线将数据从阵列及感测电路传送到外部电路的情况下)，将逻辑运算的结果存储回到所述阵列。因而，本发明的数个实施例可能够使用少于各种先前方法的电力来执行逻辑运算及与所述逻辑运算相关联的计算功能。此外，因为数个实施例无需跨I/O线传送数据以执行计算功能(例如，在存储器与离散处理器之间)，所以与先前方法相比，数个实施例可实现增大的并行处理能力。
在下文描述且在下文表1中概述图7A的感测电路750的关于执行逻辑运算且将结果最初存储于感测放大器706中的功能性。与其中结果可最初驻留于计算组件731的辅助锁存器(例如，累加器)中且接着随后被传送到(例如)感测放大器706的先前方法相比，将特定逻辑运算的结果最初存储于感测放大器706的主锁存器中可提供改进的多功能性。
<u>运算</u> <u>累加器</u> <u>感测放大器</u>
AND 不变 结果
OR 不变 结果
NOT 不变 结果
SHIFT 不变 经移位数据
表1
将特定运算的结果最初存储于感测放大器706中(例如，不必执行额外操作以将所述结果从计算组件731(例如，累加器)移动到感测放大器706)是有利的，举例来说，这是因为可在不(例如，对互补数据线705-1(D)及/或705-2(D_))执行预充电循环的情况下将所述结果写入到(存储器单元的阵列的)行或写入回到累加器中。
图8A说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。图8A说明与对第一操作数及第二操作数起始AND逻辑运算相关联的时序图。在此实例中，所述第一操作数存储于耦合到第一存取线(例如，行X)的存储器单元中且所述第二操作数存储于耦合到第二存取线(例如，行Y)的存储器单元中。尽管所述实例是指对存储于对应于特定列的单元中的数据执行AND，但实施例并不如此受限制。例如，整行的数据值可与不同行的数据值并行AND。举例来说，如果阵列包括2,048个列，那么可并行执行2,048个AND运算。
图8A说明与操作感测电路(例如，750)以执行AND逻辑运算相关联的数个控制信号。“EQ”对应于施加到感测放大器706的平衡信号，“ROW X”对应于施加到存取线704-X的激活信号，“ROW Y”对应于施加到存取线704-Y的激活信号，“Act”及“RnIF”对应于施加到感测放大器706的相应有效正及负控制信号，“LOAD”对应于负载控制信号(例如，图7A中所展示的LOAD/PASSD及LOAD/PASSDb)且“AND”对应于图7A中所展示的AND控制信号。图8A还说明展示在针对行X及行Y数据值的各种数据值组合的AND逻辑运算期间在对应于感测放大器706的数字线D及D_及对应于计算组件731(例如，累加器)的节点S1及S2上的信号(例如，电压信号)的波形图(例如，对应于相应数据值组合00、10、01、11的图)。下文关于与图7A中所展示的电路的AND运算相关联的伪码论述特定时序图波形。
与将存储于耦合到行704-X的单元中的第一数据值加载(例如，复制)到累加器中相关联的伪码的实例可如下概述：
Copy Row X into the Accumulator:
Deactivate EQ
Open Row X
Fire Sense Amps(after which Row X data resides in the sense amps)
Activate LOAD(sense amplifier data(Row X)is transferred to nodes S1and S2 of the Accumulator and resides there dynamically)
Deactivate LOAD
Close Row X
Precharge
在以上伪码中，“Deactivate EQ”指示如图8A中所展示在t1停用对应于感测放大器706的平衡信号(图8A中所展示的EQ信号)(例如，使得互补数据线(例如，705-1(D)及705-2(D_)不再短接到VDD/2)。在停用平衡之后，如通过伪码中的“Open Row X”所指示及针对图8A中的信号Row X在t2所展示，启用(例如，例如通过激活信号以选择特定行而选择、开启)选定行(例如，行X)。当施加到行X的电压信号达到对应于选定单元的存取晶体管(例如，702-2)的阈值电压(Vt)时，所述存取晶体管导通且将数据线(例如，705-2(D_))耦合到所述选定单元(例如，耦合到电容器703-2)，其在数据线之间产生差分电压信号。
在启用(例如，激活)行X之后，在以上伪码中，“Fire Sense Amps”指示感测放大器706经启用以设置主锁存器且随后经停用。例如，如在图8A中的t3所展示，ACT正控制信号(例如，图7B中所展示的790)升高且RnIF负控制信号(例如，图7B中所展示的728)降低，其放大705-1(D)与D_705-2之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，GND)处于数据线705-1(D)上(且对应于另一逻辑状态的电压处于互补数据线705-2(D_)上)。经感测数据值存储于感测放大器706的主锁存器中。在将数据线(例如，705-1(D)或705-2(D_))从平衡电压VDD/2充电到轨电压VDD时发生主要能量消耗。
图8A中所说明的可能感测放大器及累加器信号的四个集合(例如，一个集合用于行X及行Y数据值的每一组合)展示数据线D及D_上的信号的行为。行X数据值存储于感测放大器的主锁存器中。应注意，图7A展示对应于行X的包含存储元件702-2的存储器单元耦合到互补数据线D_，而对应于行Y的包含存储元件702-1的存储器单元耦合到数据线D。然而，如图7A中可见，存储于对应于“0”数据值的存储器单元702-2(对应于行X)中的电荷致使数据线D_(存储器单元702-2耦合到所述数据线D_)上的电压升高且存储于对应于“1”数据值的存储器单元702-2中的电荷致使数据线D_上的电压降低，这是数据状态与存储于耦合到数据线D的对应于行Y的存储器单元702-1中的电荷之间的相反对应。在将数据值写入到相应存储器单元时适当考虑将电荷存储于耦合到不同数据线的存储器单元中的这些差异。
在触发感测放大器之后，在以上伪码中，“Activate LOAD”指示LOAD控制信号升高(如在图8A中的t4所展示)，从而致使负载/传输晶体管718-1及718-2传导。以此方式，激活LOAD控制信号启用计算组件731的累加器中的辅助锁存器。将存储于感测放大器706中的经感测数据值传送(例如，复制)到所述辅助锁存器。如针对图8A中所说明的可能感测放大器及累加器信号的四个集合中的每一者所展示，在累加器的辅助锁存器的输入处的行为指示所述辅助锁存器经加载有行X数据值。如图8A中所展示，累加器的辅助锁存器可取决于先前存储于动态锁存器中的数据值而翻转(例如，参见针对列行X＝“0”「0」且行Y＝“0”及针对行X＝“1”且行Y＝“0”的累加器信号)，或不翻转(例如，参见针对行X＝“0”且行Y＝“1”及针对行X＝“1”且行Y＝“1”的累加器信号)。
在从存储于感测放大器中(及存在于数据线705-1(D)及705-2(D_)上)的数据值设置辅助锁存器之后，在以上伪码中，“Deactivate LOAD”指示LOAD控制信号再次降低(如在图8A中的t5所展示)以致使负载/传输晶体管718-1及718-2停止传导且借此使动态锁存器与互补数据线隔离。然而，数据值保持动态存储于累加器的辅助锁存器中。
在将数据值存储于辅助锁存器上之后，如通过“Close Row X”所指示及在图8A中的t6所指示，停用(例如，例如通过撤销激活针对特定行的选择信号而取消选择、关闭)选定行(例如，行X)，这可通过关断存取晶体管以使选定单元与对应数据线解除耦合来完成。一旦关闭选定行且使存储器单元与数据线隔离，便可如通过以上伪码中的“Precharge”所指示那样对数据线预充电。数据线的预充电可通过平衡操作来完成，如图8A中通过在t7升高的EQ信号所指示。如在图8A中在t7所说明的可能感测放大器及累加器信号的四个集合中的每一者中所展示，所述平衡操作致使数据线D及D_上的电压各自返回到VDD/2。例如，平衡可发生在存储器单元感测操作或逻辑运算(下文描述)之前。
与对第一数据值(现存储于感测放大器706及计算组件731的辅助锁存器中)及第二数据值(存储于耦合到行Y 704-Y的存储器单元702-1中)执行AND或OR运算相关联的后续运算阶段包含执行取决于是否将执行AND或OR的特定步骤。在下文概述与对驻留于累加器中的数据值(例如，存储于耦合到行X 704-X的存储器单元702-2中的第一数据值)及第二数据值(例如，存储于耦合到行Y 704-Y的存储器单元702-1中的数据值)进行“AND”及“OR”相关联的伪码的实例。与对数据值进行“AND”相关联的实例伪码可包含：
Deactivate EQ
Open Row Y
Fire Sense Amps(after which Row Y data resides in the sense amps)
Close Row Y
The result of the logic operation,in the next operation,will beplaced on the sense amp,which will overwrite any row that is active.
Even when Row Y is closed,the sense amplifier still contains the RowY data value.
Activate AND
This results in the sense amplifier being written to the value of thefunction(e.g.,Row X AND Row Y)
If the accumulator contains a“0”(i.e.,a voltage corresponding to a“0”on node S2 and a voltage corresponding to a“1”on node S1),the sense amplifierdata is written to a“0”
If the accumulator contains a“1”(i.e.,a voltage corresponding to a“1”on node S2 and a voltage corresponding to a“0”on node S1),the sense amplifierdata remains unchanged(Row Y data)
This operation leaves the data in the accumulator unchanged.
Deactivate AND
Precharge
在以上伪码中，“Deactivate EQ”指示停用对应于感测放大器706的平衡信号(例如，使得互补数据线705-1(D)及705-2(D_)不再短接到VDD/2)，这在图8A中t8处进行说明。在停用平衡之后，如在以上伪码中通过“Open Row Y”所指示及在图8A中t9处所展示，启用选定行(例如，行Y)。当施加到行Y的电压信号达到对应于选定单元的存取晶体管(例如，702-1)的阈值电压(Vt)时，所述存取晶体管导通且将数据线(例如，705-1(D))耦合到所述选定单元(例如，耦合到电容器703-1)，这在数据线之间产生差分电压信号。
在启用行Y之后，在以上伪码中，“Fire Sense Amps”指示感测放大器706经启用以放大705-1(D)与705-2(D_)之间的差分信号，从而导致对应于逻辑1的电压(例如，VDD)或对应于逻辑0的电压(例如，GND)处于数据线705-1(D)上(且对应于另一逻辑状态的电压处于互补数据线705-2(D_)上)。如图8A中t10处所展示，ACT正控制信号(例如，图7B中所展示的790)升高且RnIF负控制信号(例如，图7B中所展示的728)降低以触发感测放大器。来自存储器单元702-1的经感测数据值存储于感测放大器706的主锁存器中，如先前所描述。辅助锁存器仍对应于来自存储器单元702-2的数据值，这是因为动态锁存器不变。
在将从耦合到行Y的存储器单元702-1感测的第二数据值存储于感测放大器706的主锁存器之后，在以上伪码中，“Close Row Y”指示在不期望将AND逻辑运算的结果存储回到对应于行Y的存储器单元中的情况下可停用选定行(例如，行Y)。然而，图8A展示使行Y保持启用使得逻辑运算的结果可被存储回到对应于行Y的存储器单元中。使对应于行Y的存储器单元隔离可通过关断存取晶体管以使选定单元702-1与数据线705-1(D)解除耦合来完成。在配置选定行Y(例如，以使存储器单元隔离或不使存储器单元隔离)之后，以上伪码中的“Activate AND”指示AND控制信号升高(如图8A中t11处所展示)，以致使传输晶体管707-1传导。以此方式，激活AND控制信号致使将函数(例如，行X AND行Y)的值写入到感测放大器。
在第一数据值(例如，行X)存储于累加器731的动态锁存器中且第二数据值(例如，行Y)存储于感测放大器706中的情况下，如果计算组件731的动态锁存器含有“0”(即，节点S2上对应于“0”的电压及节点S1上对应于“1”的电压)，那么感测放大器数据被写入到“0”(与先前存储于感测放大器中的数据值无关)，这是因为节点S1上对应于“1”的电压致使晶体管709-1传导，借此通过晶体管709-1、传输晶体管707-1及数据线705-1(D)将感测放大器706耦合到接地。当AND运算的任一数据值是“0”时，结果是“0”。此处，当第二数据值(在动态锁存器中)是“0”时，AND运算的结果是“0”而与第一数据值的状态无关，且因此感测电路的配置致使所述“0”结果被写入且最初存储于感测放大器706中。此运算使累加器中(例如，来自行X)的数据值保持不变。
如果累加器的辅助锁存器含有(例如，来自行X的)“1”，那么AND运算的结果取决于存储于感测放大器706中(例如，来自行Y)的数据值。如果存储于感测放大器706中(例如，来自行Y)的数据值为“1”，那么AND运算的结果也应为“1”，但如果存储于感测放大器706中(例如，来自行Y)的数据值为“0”，那么AND运算的结果也应为“0”。感测电路750经配置使得在累加器的动态锁存器含有“1”(即，节点S2上对应于“1”的电压及节点S1上对应于“0”的电压)的情况下，晶体管709-1不传导，感测放大器不耦合到接地(如上所述)且先前存储于感测放大器706中的数据值保持不变(例如，行Y数据值，因此如果行Y数据值是“1”，那么AND运算结果是“1”且如果行Y数据值是“0”，那么AND运算结果是“0”)。此运算使累加器中(例如，来自行X)的数据值保持不变。
在将AND运算的结果最初存储于感测放大器706中之后，在以上伪码中的“Deactivate AND”指示AND控制信号降低(如图8A中的t12处所展示)，从而致使传输晶体管707-1停止传导以使感测放大器706(及数据线705-1(D))与接地隔离。如果先前未完成，那么可(如图8A中的t13处所展示)关闭行Y且可(如图8A中t14处通过降低的ACT正控制信号及升高的RnIF负控制信号所展示)停用感测放大器。在数据线经隔离的情况下，以上伪码中的“Precharge”可通过平衡操作致使数据线的预充电，如先前所描述(例如，开始于图8A中所展示的t14)。
图8A针对涉及操作数的可能组合(例如，行X/行Y数据值00、10、01及11)中的每一者的AND逻辑运算交替展示耦合到感测放大器(例如，图7A中所展示的706)的数据线(例如，图7A中所展示的705-1(D)及705-2(D_))上的电压信号的行为及计算组件(例如，图7A中所展示的731)的辅助锁存器的节点S1及S2上的电压信号的行为。
尽管图8A中所说明的时序图及上文所描述的伪码指示在开始将第二操作数(例如，行Y数据值)加载到感测放大器中之后起始AND逻辑运算，但图7A中所展示的电路可通过在开始将第二操作数(例如，行Y数据值)加载到感测放大器中之前起始AND逻辑运算而成功操作。
图8B说明根据本发明的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。图8B说明与在开始将第二操作数(例如，行Y数据值)加载到感测放大器中之后起始OR逻辑运算相关联的时序图。图8B说明用于第一及第二操作数数据值的各种组合的感测放大器及累加器信号。下文关于与图7A中所展示的电路的AND逻辑运算相关联的伪码论述特定时序图信号。
后续运算阶段可替代地与对第一数据值(现存储于感测放大器706及计算组件731的辅助锁存器中)及第二数据值(存储于耦合到行Y 704-Y的存储器单元702-1中)执行OR运算相关联。未关于图8B重复先前关于图8A中所展示的时间t1到t7所描述的将行X数据加载到感测放大器及累加器中的操作。与对运算数据值进行“OR”相关联的实例伪码可包含：
Deactivate EQ
Open Row Y
Fire Sense Amps(after which Row Y data resides in the sense amps)
Close Row Y
When Row Y is closed,the sense amplifier still contains the Row Ydata value.
Activate OR
This results in the sense amplifier being written to the value of thefunction(e.g.,Row X OR Row Y),which may overwrite the data value from Row Ypreviously stored in the sense amplifier as follows:
If the accumulator contains a“0”(i.e.,a voltage corresponding to a“0”on node S2 and a voltage corresponding to a“1”on node S1),the sense amplifierdata remains unchanged(Row Y data)
If the accumulator contains a“1”(i.e.,a voltage corresponding to a“1”on node S2 and a voltage corresponding to a“0”on node S1),the sense amplifierdata is written to a“1”
This operation leaves the data in the accumulator unchanged.
Deactivate OR
Precharge
以上伪码中所展示的“Deactivate EQ”(展示于图8B中的t8处)、“Open Row Y”(展示于图8B中的t9处)、“Fire Sense Amps”(展示于图8B中的t10处)及“Close Row Y”(展示于图8B中的t13处，且其可发生在起始特定逻辑函数控制信号之前)指示相同于先前关于AND运算伪码所描述的功能性。一旦适当配置选定行Y的配置(例如，如果逻辑运算结果将存储于对应行Y的存储器单元中，那么启用行Y或如果逻辑运算结果不存储于对应于行Y的存储器单元中，那么关闭行Y以使存储器单元隔离)，以上伪码中的“Activate OR”可指示OR控制信号升高(如图8B中的t11处所展示)，其致使传输晶体管707-2传导。以此方式，激活OR控制信号致使将函数(例如，行X OR行Y)的值写入到感测放大器。
在第一数据值(例如，行X)存储于计算组件731的辅助锁存器中且第二数据值(例如，行Y)存储于感测放大器706中的情况下，如果累加器的动态锁存器含有“0”(即，在节点S2上对应于“0”的电压及在节点S1上对应于“1”的电压)，那么OR运算的结果取决于存储于感测放大器706中(例如，来自行Y)的数据值。如果存储于感测放大器706中(例如，来自行Y)的数据值是“1”，那么OR运算的结果应为“1”，但如果存储于感测放大器706中(例如，来自行Y)的数据值为“0”，那么OR运算的结果也应为“0”。感测电路750经配置使得在累加器的动态锁存器含有“0”(其中节点S2上的电压对应于“0”)的情况下，晶体管709-2断开且不传导(且传输晶体管707-1也断开，这是因为AND控制信号未经断言)，因此感测放大器706不耦合到接地(任一侧)，且先前存储于感测放大器706中的数据值保持不变(例如，行Y数据值，使得如果行Y数据值是“1”，那么OR运算结果是“1”且如果行Y数据值是“0”，那么OR运算结果是“0”)。
如果累加器的动态锁存器含有“1”(即，在节点S2上对应于“1”的电压及在节点S1上对应于“0”的电压)，那么晶体管709-2确实传导(如传输晶体管707-2传导那样，这是因为OR控制信号经断言)，且耦合到数据线705-2(D_)的感测放大器706输入耦合到接地，这是因为节点S2上对应于“1”的电压致使晶体管709-2以及传输晶体管707-2(其也传导，这是因为OR控制信号经断言)传导。以此方式，当累加器的辅助锁存器含有“1”时(与先前存储于感测放大器中的数据值无关)，将“1”最初存储于感测放大器706中作为OR运算的结果。此运算使累加器中的数据保持不变。图8B针对涉及操作数的可能组合(例如，行X/行Y数据值00、10、01及11)中的每一者的OR逻辑运算交替展示耦合到感测放大器(例如，图7A中所展示的706)的数据线(例如，图7A中所展示的705-1(D)及705-2(D_))上的电压信号的行为及计算组件731的辅助锁存器的节点S1及S2上的电压信号的行为。
在将OR运算的结果最初存储于感测放大器706中之后，以上伪码中的“DeactivateOR”指示OR控制信号降低(如图8B中的t12处所展示)，从而致使传输晶体管707-2停止传导以使感测放大器706(及数据线705-2(D_))与接地隔离。如果先前未完成，那么可(如图8B中的t13处所展示)关闭行Y且可(如图8B中t14处通过降低的ACT正控制信号及升高的RnIF负控制信号所展示)停用感测放大器。在数据线经隔离的情况下，以上伪码中的“Precharge”可通过平衡操作致使数据线的预充电，如先前所描述且在图8B中t14处所展示。
图7A中所说明的感测电路750可提供如下额外逻辑运算灵活性。通过在上述AND及OR运算中用ANDinv控制信号的操作代替AND控制信号的操作，及/或用ORinv控制信号的操作代替OR控制信号的操作，可将逻辑运算从{行X AND行Y}改变到{～行X AND行Y}(其中“～行X”指示行X数据值的相反值，例如，非行X)且可从{行XOR行Y}改变到{～行X OR行Y}。举例来说，在涉及经反相数据值的AND运算期间，可断言ANDinv控制信号来代替AND控制信号，且在涉及经反相数据值的OR运算期间，可断言ORInv控制信号来代替OR控制信号。激活ANDinv控制信号致使晶体管714-1传导且激活ORinv控制信号致使晶体管714-2传导。在每一情况中，断言适当反相控制信号可使感测放大器翻转且致使最初存储于感测放大器706中的结果成为使用经反相行X及真行Y数据值的AND运算的结果或成为使用经反相行X及真行Y数据值的OR运算的结果。一个数据值的真或互补版本可用于累加器中以(例如)通过首先加载待反相的数据值且接着加载未经反相的数据值来执行逻辑运算(例如，AND、OR)。
在类似于上文关于将用于上述AND及OR运算的数据值反相所描述的方法的方法中，图7A中所展示的感测电路可通过将未反相的数据值放入到累加器的动态锁存器中及使用所述数据以将感测放大器706中的数据值反相来执行NOT(例如，反相)运算。如先前所提及，激活ANDinv控制信号致使晶体管714-1传导且激活ORinv控制信号致使晶体管714-2传导。所述ORinv及/或ANDinv控制信号用于实施NOT函数，如下文进一步描述：
Copy Row X into the Accumulator
Deactivate EQ
Open Row X
Fire Sense Amps(after which Row X data resides in the sense amps)
Activate LOAD(sense amplifier data(Row X)is transferred to nodes S1and S2 of the Accumulator and resides there dynamically
Deactivate LOAD
Activate ANDinv and ORinv(which puts the compliment data value on thedata lines)
This results in the data value in the sense amplifier being inverted(e.g.,the sense amplifier latch is flipped)
This operation leaves the data in the accumulator unchanged
Deactivate ANDinv and ORinv
Close Row X
Precharge
以上伪码中所展示的“Deactivate EQ”、“Open Row X”、“Fire Sense Amps”、“Activate LOAD”及“Deactivate LOAD”指示与在用于AND运算及OR运算的伪码之前的用于上文所描述的“Copy Row X into the Accumulator”初始运算阶段的伪码中的相同运算相同的功能性。然而，累加器的动态锁存器中的数据值的互补版本可放置于数据线上且因此通过启用(例如，致使晶体管传导)及停用反相晶体管(例如，ANDinv及ORinv)而传送到感测放大器706，而非在将行X数据加载到感测放大器706中且复制到动态锁存器中之后关闭行X及预充电。这导致感测放大器706从先前存储于所述感测放大器中的真数据值翻转到存储于感测放大器中的互补数据值(例如，经反相数据值)。即，累加器中的数据值的真或互补版本可通过激活及撤销激活ANDinv及ORinv而传送到感测放大器。此运算使累加器中的数据保持不变。
因为图7A中所展示的感测电路750最初将AND、OR及NOT逻辑运算的结果存储于感测放大器706中(例如，在感测放大器节点上)，所以可简单及快速地将这些逻辑运算结果传达到任何经启用行、在完成逻辑运算之后激活的任何行及/或传达到计算组件731的辅助锁存器中。也可通过在感测放大器706触发之前适当触发AND、OR、ANDinv及/或ORinv控制信号(及具有耦合到特定控制信号的栅极的对应晶体管的操作)而互换感测放大器706及AND、OR及/或NOT逻辑运算的定序。
当以此方式执行逻辑运算时，感测放大器706可用来自累加器的动态锁存器的数据值预点火以降低所利用的总电流，这是因为在将累加器函数复制到感测放大器706时所述感测放大器706并非处于全轨电压(例如，供应电压或接地/参考电压)。使用预点火感测放大器706的运算序列迫使数据线中的一者到参考电压(使互补数据线处于VDD/2，或使互补数据线保持不变)。当感测放大器706触发时，感测放大器706将相应数据线拉到全轨电压。使用此运算序列将覆写经启用行中的数据。
可通过使用传统DRAM隔离(ISO)方案多路复用(“muxing”)两个相邻数据线互补对来完成SHIFT运算。根据本发明的实施例，移位电路723可用于将存储于耦合到特定对的互补数据线的存储器单元中的数据值移位到对应于一对不同的互补数据线的感测电路750(例如，感测放大器706)(举例来说，例如对应于一对左或右邻近互补数据线的感测放大器706)。如本文中所使用，感测放大器706对应于在隔离晶体管721-1及721-2传导时所述感测放大器所耦合到的互补数据线对。SHIFT运算(右或左)并未将行X数据值预复制到累加器中。右移位行X的运算可如下概述：
Deactivate Norm and Activate Shift
Deactivate EQ
Open Row X
Fire Sense Amps(after which shifted Row X data resides in the senseamps)
Activate Norm and Deactivate Shift
Close Row X
Precharge
在以上伪码中，“Deactivate Norm and Activate Shift”指示NORM控制信号降低，从而致使移位电路723的隔离晶体管721-1及721-2不传导(例如，使感测放大器与对应互补数据线对隔离)。SHIFT控制信号升高，从而致使隔离晶体管721-3及721-4传导，借此使感测放大器706耦合到左邻近的互补数据线对(例如，在针对左邻近互补数据线对的非传导隔离晶体管721-1及721-2的存储器阵列侧上)。
在配置移位电路723之后，以上伪码中所展示的“Deactivate EQ”、“Open Row X”及“Fire Sense Amp”指示与在用于AND运算及OR运算的伪码之前的用于上文所描述的“Copy Row X into the Accumulator”初始运算阶段的伪码中的相同运算相同的功能性。在这些运算之后，用于耦合到左邻近互补数据线对的存储器单元的行X数据值经右移位且存储于感测放大器706中。
在以上伪码中，“Activate Norm and Deactivate Shift”指示NORM控制信号升高，从而致使移位电路723的隔离晶体管721-1及721-2传导(例如，使感测放大器耦合到对应对的互补数据线)，且SHIFT控制信号降低，从而致使隔离晶体管721-3及721-4不传导且使感测放大器706与左邻近互补数据线对隔离(例如，在针对左邻近互补数据线对的非传导隔离晶体管721-1及721-2的存储器阵列侧上)。因为行X仍有效，所以通过隔离晶体管721-1及721-1将经右移位的行X数据值传送到对应对的互补数据线的行X。
在将行X数据值右移位到对应对的互补数据线之后，如通过以上伪码中的“CloseRow X”所指示停用选定行(例如，行X)，其可通过关断存取晶体管以使选定单元与对应数据线解除耦合来完成。一旦关闭选定行且使存储器单元与数据线隔离，便可如通过以上伪码中的“Precharge”所指示对数据线预充电。数据线的预充电可通过平衡操作来完成，如上所述。
左移位行X的运算可如下概述：
Activate Norm and Deactivate Shift
Deactivate EQ
Open Row X
Fire Sense Amps(after which Row X data resides in the sense amps)
Deactivate Norm and Activate Shift
Sense amplifier data(shifted left Row X)is transferred to Row X
Close Row X
Precharge
在以上伪码中，“Activate Norm and Deactivate Shift”指示NORM控制信号升高，从而致使移位电路723的隔离晶体管721-1及721-2传导，且SHIFT控制信号降低，从而致使隔离晶体管721-3及721-4不传导。此配置使感测放大器706耦合到一对对应的互补数据线且使所述感测放大器与左邻近互补数据线对隔离。
在配置移位电路之后，以上伪码中所展示的“Deactivate EQ”、“Open Row X”及“Fire Sense Amp”指示与在用于AND运算及OR运算的伪码之前的用于上文所描述的“CopyRow X into the Accumulator”初始运算阶段的伪码中的相同运算相同的功能性。在这些运算之后，将用于耦合到对应于感测电路750的互补数据线对的存储器单元的行X数据值存储于感测放大器706中。
在以上伪码中，“Deactivate Norm and Activate Shift”指示NORM控制信号降低，从而致使移位电路723的隔离晶体管721-1及721-2不传导(例如，使感测放大器与对应互补数据线对隔离)，且SHIFT控制信号升高，从而致使隔离晶体管721-3及721-4传导以使感测放大器耦合到左邻近互补数据线对(例如，在针对左邻近互补数据线对的非传导隔离晶体管721-1及721-2的存储器阵列侧上)。因为行X仍有效，所以将经左移位的行X数据值传送到左邻近互补数据线对的行X。
在将行X数据值左移位到左邻近互补数据线对之后，如通过“Close Row X”所指示停用选定行(例如，行X)，这可通过关断存取晶体管以使选定单元与对应数据线解除耦合来完成。一旦关闭选定行且使存储器单元与数据线隔离，便可如通过以上伪码中的“Precharge”所指示对数据线预充电。数据线的预充电可通过平衡操作来完成，如上所述。
图9是说明根据本发明的数个实施例的具有可选择逻辑运算选择逻辑的感测电路的示意图。图9展示耦合到一对互补感测线905-1及905-2的感测放大器906及经由传递门907-1及907-2耦合到感测放大器906的计算组件931。传递门907-1及907-2的栅极可通过可从逻辑运算选择逻辑913-5输出的逻辑运算选择逻辑信号PASS控制。图9展示标记为“A”的计算组件931及标记为“B”的感测放大器906以指示存储于计算组件931中的数据值涉及图10所说明的逻辑表中所展示的“A”数据值且存储于感测放大器906中的数据值是“B”数据值。
图9中所说明的感测电路950包含逻辑运算选择逻辑913-5。在此实例中，逻辑913-5包括通过逻辑运算选择逻辑信号PASS*控制的交换门942。逻辑运算选择逻辑913-5还包括四个逻辑选择晶体管：耦合于交换晶体管942的栅极与TF信号控制线之间的逻辑选择晶体管962；耦合于传递门907-1及907-2的栅极与TT信号控制线之间的逻辑选择晶体管952；耦合于传递门907-1及907-2的栅极与FT信号控制线之间的逻辑选择晶体管954；及耦合于交换晶体管942的栅极与FF信号控制线之间的逻辑选择晶体管964。逻辑选择晶体管962及952的栅极通过隔离晶体管950-1(其具有耦合到ISO信号控制线的栅极)耦合到真感测线(例如，905-1)，且逻辑选择晶体管964及954的栅极通过隔离晶体管950-2(其还具有耦合到ISO信号控制线的栅极)耦合到互补感测线(例如，905-2)。
逻辑选择晶体管952及954分别类似于如图7A中所展示的晶体管707-1(其耦合到AND信号控制线)及晶体管707-2(其耦合到OR信号控制线)进行布置。基于TT及FT选择信号的状态及在断言ISO信号时在相应互补感测线上的数据值，逻辑选择晶体管952及954的操作是类似的。逻辑选择晶体管962及964也以类似方式操作以控制交换晶体管942的连续性。即，为开启(即，导通)交换晶体管942，在真感测线上的数据值为“1”的情况下激活TF控制信号(例如，高)或在互补感测线上的数据值为“1”的情况下激活FF控制信号(例如，高)。如果对应感测线(例如，特定逻辑选择晶体管的栅极所耦合到的感测线)上的相应控制信号或数据值并非高，那么交换晶体管942将不通过特定逻辑选择晶体管而开启。
PASS*控制信号并不一定与PASS控制信号互补。例如，可同时激活或撤销激活PASS及PASS*控制信号两者。然而，同时激活PASS及PASS*控制信号两者将互补感测线对短接在一起，其可为应避免的破坏性配置。在图10中所说明的逻辑表中概述用于图9中所说明的感测电路的逻辑运算结果。
图10是说明根据本发明的数个实施例的通过图9中所展示的感测电路实施的可选择逻辑运算结果的逻辑表。四个逻辑选择控制信号(例如，TF、TT、FT及FF)连同存在于互补感测线上的特定数据值一起可用于选择涉及存储于感测放大器906及计算组件931中的起始数据值的多个逻辑运算中的一者来实施。所述四个控制信号连同存在于互补感测线上的特定数据值一起控制传递门907-1及907-2以及交换晶体管942的连续性，这又影响在触发之前/之后在计算组件931及/或感测放大器906中的数据值。可选择地控制交换晶体管942的连续性的能力促进实施涉及反相数据值(例如，反相操作数及/或反相结果)等的逻辑运算。
图10中所说明的逻辑表展示在1044处的栏A中所展示的存储于计算组件931中的起始数据值及在1045处的栏B中所展示的存储于感测放大器906中的起始数据值。图10的逻辑表中的另外3个顶栏标头(NOT OPEN、OPEN TRUE及OPEN INVERT)是指传递门907-1及907-2以及交换晶体管942的连续性，取决于四个逻辑选择控制信号(例如，TF、TT、FT及FF)的状态以及在断言ISO控制信号时存在于互补感测线对905-1及905-2上的特定数据值，传递门907-1及907-2以及交换晶体管942可分别被控制为开启或关闭。“Not Open”栏对应于皆处于非传导条件下的传递门907-1及907-2以及交换晶体管942，“Open True”对应于处于传导条件下的传递门907-1及907-2且“Open Invert”对应于处于传导条件下的交换晶体管942。在图10的逻辑表中并未反映对应于皆处于传导条件下的传递门907-1及907-2以及交换晶体管942的配置，因为这导致感测线短接在一起。
经由传递门907-1及907-2以及交换晶体管942的连续性的选择性控制，图10的逻辑表的上部分的两行的第一集合的三列中的每一者可与所述第一集合下方的两行的第二集合的三列中的每一者组合以提供3x 3＝9个不同结果组合(对应于九个不同逻辑运算)，如通过1075处所展示的各种连接路径所指示。在图10中所说明的逻辑表中概述可通过感测电路950实施的九个不同可选择逻辑运算。
图10中所说明的逻辑表的下部分的列展示包含逻辑选择控制信号的状态的标头1080。举例来说，在行1076中提供第一逻辑选择控制信号的状态，在行1077中提供第二逻辑选择控制信号的状态，在行1078中提供第三逻辑选择控制信号的状态且在行1079中提供第四逻辑选择控制信号的状态。在行1047中概述对应于结果的特定逻辑运算。
因而，图9中所展示的感测电路可用于执行如图10中所展示的各种逻辑运算。举例来说，可操作感测电路950以执行根据本发明的数个实施例与比较存储器中的数据模式相关联的各种逻辑运算(例如，AND及OR逻辑运算)。
根据各种实施例，可在存储器中处理器(PIM)装置(举例来说，例如DRAM，每存储器单元一个晶体管(例如，1T1C)配置，存储器单元大小为6F^2或4F^2)的存储器阵列核心中启用一般计算。本文中所描述的设备及方法的优点在单指令速度方面未实现，但在可通过在从未从存储器阵列(例如，DRAM)传送数据或触发列解码的情况下并行计算的整个数据库实现的累积速度方面得以实现。换句话说，可消除数据传送时间。举例来说，本发明的设备可使用耦合到数据线的存储器单元(例如，16K个存储器单元的列)中的数据值同时执行AND或OR。
在其中移出数据以用于逻辑运算处理的先前方法感测电路(例如，使用32或64位寄存器)中，可并行执行少于本发明的设备的运算。以此方式，有效地提供显著高于涉及与存储器离散使得可在其之间传送数据的中央处理单元(CPU)的常规配置的处理能力。根据本发明的设备及/或方法也可使用少于其中CPU与存储器离散的配置的能量/面积。此外，本发明的设备及/或方法可改进较小能量/面积优点，这是因为存储器阵列中逻辑运算通过消除特定数据值传送而节省能量。
尽管已在本文中说明及描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可代替所展示的特定实施例。本发明希望涵盖本发明的一或多个实施例的调适或变动。应理解，已以说明性方式而非限制性方式做出上述描述。所属领域的技术人员在检视上述描述后将明白在本文中未具体描述的上述实施例的组合及其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书以及此权利要求书所授权的等效物的全范围确定本发明的一或多个实施例的范围。
在前述具体实施方式中，出于简化本发明的目的，将一些特征集中于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用多于每一权利要求中明确叙述的特征的意图。而是，如所附权利要求书反映，本发明标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入具体实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (23)

1.一种用于比较数据模式的方法，其包括：
通过以下步骤在感测电路(150、750、950)中比较存储于存储器阵列(130、201、301、430、730)中的数个数据模式与目标数据模式：
在计算组件(231、331、431、731、931)中存储所述目标数据模式的第一数据单元的第一数据值；
对所述数个数据模式中的第一数据模式的第一数据单元的数据值与存储于所述计算组件中的所述第一数据值进行逻辑OR，并且在所述计算组件中存储所述逻辑OR的运算结果；
其中经存储的所述数据模式的所述第一数据单元与所述目标数据模式的所述第一数据单元具有相同的数据单元位置；
通过以下操作比较所述目标数据模式的第二数据单元与经存储的所述数据模式的第二数据单元：
将存储于所述计算组件中的所述逻辑OR的所述运算结果反相；以及
对经反相的所述逻辑OR的所述运算结果与经存储的所述第一数据模式的所述第二数据单元的数据值执行逻辑AND，并且在所述计算组件中存储所述逻辑AND的运算结果；
所述目标数据模式的所述第二数据单元具有第二数据值，且其中经存储的所述数据模式的所述第二数据单元与所述目标数据模式的所述第二数据单元具有相同的数据单元位置；以及
确定所述数个数据模式中的一个数据模式是否匹配所述目标数据模式。
2.根据权利要求1所述的方法，其中在不经由输入/输出I/O线从所述存储器阵列传送数据的情况下确定所述数个数据模式中的所述数据模式是否匹配所述目标数据模式。
3.根据权利要求1所述的方法，其中比较存储于所述存储器阵列(130、201、301、430、730)中的所述数个数据模式与所述目标数据模式包括使用所述感测电路(150、750、950)执行特定数目个运算，其中运算的所述特定数目是基于所述目标数据模式的数据单元的数目。
4.根据权利要求1所述的方法，其中比较存储于所述存储器阵列(130、201、301、430、730)中的所述数个数据模式与所述目标数据模式的时间量独立于数据模式的数目。
5.根据权利要求1到4中的一个权利要求所述的方法，其中：
所述数个数据模式各自包括多个数据单元，且
所述数个数据模式中的一个特定数据模式的所述多个数据单元中的每一者存储于所述阵列(130、201、301、430、730)的耦合到同一感测线(205、305、405、605、705、905)的不同存储器单元(203)中。
6.根据权利要求5所述的方法，其中所述数个数据模式中的每一者的所述多个数据单元中的第一数据单元存储于所述阵列(130、201、301、430、730)的耦合到第一存取线(204、304、404、704)的相应存储器单元(203)中，且所述数个数据模式中的每一者的第二数据单元存储于耦合到第二存取线(204、304、404、704)的相应存储器单元(203)中。
7.根据权利要求1到4中的一个权利要求所述的方法，其中比较所述数个数据模式包括比较存储于耦合到存取线(204、304、404、704)的存储器单元(203)中的所述数据模式的每一数据单元的数据值与所述目标数据模式的第一数据值。
8.根据权利要求7所述的方法，其中所述存取线(204、304、404、704)对应于所述目标数据模式的具有所述第一数据值的数据单元。
9.根据权利要求8所述的方法，其包括重复比较存储于所述存储器阵列(130、201、301、430、730)的耦合到额外存取线(204、304、404、704)的存储器单元(203)中而对应于所述目标数据模式的具有所述第一数据值的数据单元的数据单元的数据值。
10.根据权利要求9所述的方法，其包括：
累加来自耦合到所述存储器阵列(130、201、301、430、730)的感测电路(150、750、950)中的所述重复比较的值；以及
将耦合到所述存储器阵列(130、201、301、430、730)的感测电路(150、750、950)中的经累加的所述值反相。
11.根据权利要求10所述的方法，其中比较所述数个数据模式包括比较存储于耦合到另一存取线(204、304、404、704)的存储器单元(203)中的所述数据模式的每一数据单元的数据值与所述目标数据模式的不同于所述第一数据值的第二数据值。
12.根据权利要求11所述的方法，其中比较所述数个数据模式包括比较存储于耦合到另一额外存取线(204、304、404、704)的存储器单元(203)中而对应于所述目标数据模式的具有所述第二数据值的数据单元的每一数据单元的数据值。
13.根据权利要求11所述的方法，其包括重复比较存储于所述存储器阵列(130、201、301、430、730)的耦合到其它额外存取线(204、304、404、704)的存储器单元(203)中的所述数据模式的对应于所述目标数据模式的具有所述第二数据值的数据单元的数据单元的数据值。
14.根据权利要求13所述的方法，其中确定数据模式是否匹配所述目标数据模式包括响应于所述比较动作而在所述感测电路(150、750、950)中确定所述数个数据模式中的一个数据模式是否匹配所述目标数据模式。
15.一种用于比较数据模式的设备，其包括：
存储器单元(203)阵列(130、201、301、430、730)，其经配置以将数据模式存储于耦合到感测线(205、305、405、605、705、905)的数个存储器单元(203)中；
感测电路(150、750、950)，其耦合到所述阵列(130、201、301、430、730)且由控制器(140)控制以致使：
通过以下操作比较目标数据模式的第一数据单元与经存储的所述数据模式的第一数据单元：
在计算组件中存储所述目标数据模式的所述第一数据单元的第一数据值；
以及
对经存储的所述第一数据模式的所述第一数据单元的数据值与存储于所述计算组件中的所述第一数据值进行逻辑OR，并且在所述计算组件中存储所述逻辑OR的运算结果；
其中经存储的所述数据模式的所述第一数据单元与所述目标数据模式的所述第一数据单元具有相同数据单元位置；
通过以下操作比较所述目标数据模式的第二数据单元与经存储的所述数据模式的第二数据单元；
将存储于所述计算组件中的所述逻辑OR的所述运算结果反相；以及
对经反相的所述逻辑OR的所述运算结果与经存储的所述第一数据模式的所述第二数据单元的数据值执行逻辑AND，并且在所述计算组件中存储所述逻辑AND的运算结果；
所述目标数据模式的所述第二数据单元具有第二数据值，且其中经存储的所述数据模式的所述第二数据单元与所述目标数据模式的所述第二数据单元具有相同数据单元位置；以及
基于所述比较来确定所述数据模式是否匹配所述目标数据模式。
16.根据权利要求15所述的设备，其中所述感测电路(150、750、950)包括对应于所述感测线(205、305、405、605、705、905)的感测放大器(206、406、606、706、906)及计算组件(231、331、431、731、931)。
17.根据权利要求16所述的设备，其中所述计算组件(231、331、431、731、931)包括：
与所述感测放大器(206、406、606、706、906)的晶体管有间距地形成的数个晶体管；以及
与所述阵列(130、201、301、430、730)的所述存储器单元(203)有间距地形成的数个晶体管。
18.根据权利要求15所述的设备，其中所述感测电路(150、750、950)进一步由所述控制器(140)控制以致使通过控制所述感测电路(150、750、950)以进行以下操作来比较所述第二数据单元：
将存储于所述计算组件(231、331、431、731、931)中的所述逻辑OR的所述运算结果反相；以及
对经反相的所述逻辑OR的所述运算结果与经存储的所述数据模式的所述第二数据单元的数据值进行逻辑AND，且将所述逻辑AND的运算结果存储于所述计算组件(231、331、431、731、931)中。
19.根据权利要求15到18中的一个权利要求所述的设备，其中所述感测电路(150、750、950)进一步由所述控制器(140)控制以致使不启用对应于所述目标数据模式的包含屏蔽数据单元的数据单元位置的存取线(204、304、404、704)。
20.根据权利要求19所述的设备，其中耦合到所述阵列(130、201、301、430、730)的所述感测电路(150、750、950)进一步由所述控制器(140)控制以基于所述比较，通过排除来自对应于所述目标数据模式的屏蔽数据单元的数据单元的比较来确定经存储的所述数据模式是否匹配所述目标数据模式。
21.根据权利要求15所述的设备，其进一步包括耦合到包含所述存储器单元(203)阵列(130、201、301、430、730)及所述感测电路(150、750、950)的存储器装置(120)的处理资源。
22.一种用于比较数据模式的设备，其包括：
存储器单元阵列，其经配置以将数据模式存储于耦合到感测线的数个存储器单元中；
感测电路，其耦合到所述存储器单元阵列；以及
控制器，其经配置以控制所述感测电路以进行以下操作：
将目标数据模式的第一数据单元集合中的第一数据单元和第二数据单元与经存储的所述数据模式的第一数据单元进行比较，其中经存储的所述数据模式的所述第一数据单元对应于所述目标数据模式的所述第一数据单元集合；
在所述感测电路中存储用于指示经比较的所述目标数据模式的所述第一数据单元和所述第二数据单元中的每一者是否匹配经存储的所述数据模式的对应的第一数据单元的相应数据值；
将所述相应数据值反相；
随后比较经反相的所述相应数据值与所述目标数据模式的第二数据单元集合中的第三数据单元和第四数据单元；以及
基于所述比较，确定所述随后比较的数据值中的每一者是否匹配所述目标数据模式。
23.根据权利要求22所述的设备，其中当所述第一数据单元集合中的所述第一数据单元包括第一数据值且当所述第一数据单元集合中的所述第二数据单元包括第二数据值时，响应于经存储的所述数据模式的所述第一数据单元包含所述第一数据值和所述第二数据值中的至少一者而确定经存储的所述数据模式的所述第一数据单元与所述目标数据模式相匹配。
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