CN110325972A - 存储器阵列页面表格寻选 - Google Patents

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Abstract

本发明揭示一种实例存储器阵列页面表格寻选，其可包含使用经配置以存储页面表格的存储器单元阵列。所述页面表格寻选可包含使用经耦合到所述阵列的感测电路。所述页面表格寻选可包含使用经耦合到所述阵列的控制器。所述控制器可经配置以操作所述感测电路以通过存取所述存储器单元阵列中的所述页面表格而确定数据的一部分的物理地址。所述控制器可经配置以操作所述感测电路将数据的所述部分存储于缓冲器中。

Description

存储器阵列页面表格寻选
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说，涉及与页面表格相关的设备及方法。
背景技术
存储器装置通常被提供为计算系统中的内部、半导体、集成电路。存在许多不同类型的存储器，其包含易失性存储器及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)与可控硅随机存取存储器(TRAM)等等。非易失性存储器可通过在未供电时留存所存储数据而提供永久性数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻性随机存取存储器(MRAM)(例如自旋力矩转移随机存取存储器(STT RAM))等等。
计算系统通常包含数个处理资源(例如，一或多个处理器)，其可检索及执行指令且将所执行指令的结果存储到合适位置。处理资源可包括数个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，例如，所述功能单元可用于通过对数据(例如，一或多个操作数)执行例如与(AND)、或(OR)、非(NOT)、与非、或非及互斥或(XOR)逻辑运算及逆(例如，反转)逻辑运算而执行指令。例如，功能单元电路可用于经由数个逻辑运算对操作数执行例如加法、减法、乘法及除法的算术运算。
在将指令提供到功能单元电路以供执行中可涉及计算系统中的数个组件。例如，指令可由例如控制器及/或主机处理器的处理资源执行。数据(例如，将对其执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。指令及数据可从存储器阵列检索且可在功能单元电路开始对数据执行指令之前定序及/或缓冲。此外，由于可通过功能单元电路在一个或多个时钟循环中执行不同类型的运算，所以也可定序及/或缓冲指令及数据的中间结果。
在许多例子中，处理资源(例如，处理器及/或相关联的功能单元电路)可使用虚拟地址来存取物理地址。可使用转译后备缓冲器(translation lookaside buffer；TLB)来将虚拟地址映射到物理地址。响应于TLB中不含虚拟地址映射，可执行页面表格寻选以便确定与虚拟地址相关联的物理地址。可由控制器起始及/或控制页面表格寻选，其中页面表格寻选的每一运算可包含控制器接收中间结果且发送针对页面表格寻选的下一运算的额外指令。在整个页面表格寻选过程中，页面表格寻选可消耗控制器的大量操作资源，例如电力。
附图说明
图1是根据本发明的实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图2是说明根据本发明的实施例的存储器系统的示意图。
图3是说明根据本发明的实施例的页面表格寻址的示意图。
图4是说明根据本发明的实施例的页面表格寻选的实例的示意图。
图5是说明根据本发明的实施例的感测电路的示意图。
图6是说明根据本发明的实施例的具有可选逻辑运算选择逻辑的感测电路的示意图。
图7是说明根据本发明的实施例的由感测电路实施的可选逻辑运算结果的逻辑表。
图8说明根据本发明的实施例的与使用感测电路执行逻辑运算及移位运算相关联的时序图。
图9说明根据本发明的实施例的与使用感测电路执行逻辑运算及移位运算相关联的时序图。
具体实施方式
本发明包含与存储器阵列页面表格寻选相关的设备及方法。实例设备包括存储器单元阵列。实例设备可包括耦合到阵列的感测电路。控制器可经耦合到阵列且控制器可经配置以操作感测电路以使页面表格存储于阵列中。控制器可经配置以通过存取存储器单元阵列中的页面表格而确定数据的一部分的物理地址。控制器可经配置以操作感测电路以使数据的所述部分存储于缓冲器中。
在至少一个实施例中，主机可存取转译后备缓冲器(TLB)以确定与已知虚拟地址相关联的物理地址。响应于TLB中不存在到物理地址的虚拟地址映射，可执行页面表格寻选以确定物理地址。例如，使用虚拟存储器的操作系统给人所述存储器是存储器的较大、连续区段的印象。在物理上，存储器可跨物理存储器的不同区域散布。当由主机操作的过程请求对存储器中的数据的存取时，操作系统可被赋予将由过程提供的虚拟地址映射到定位或存储数据的物理存储器的物理地址的任务。转译后备缓冲器(TLB)可为用于改进到物理地址的虚拟地址转译的高速缓存。TLB可经实施为内容可寻址存储器(CAM)。CAM的搜索键可为虚拟地址且搜索结果可为物理地址。如果TLB中存在所请求虚拟地址，那么TLB可指示匹配且检索对应物理地址。如果所请求地址非定位于TLB中(指示为未命中)，那么可通过使用页面表格来执行遍及页面表格的页面表格寻选而将虚拟地址转译成物理地址。页面表格是操作系统用来存储虚拟地址到物理地址的映射的表格，其中每一映射被称为页面表格条目(PTE)。TLB可存储虚拟到物理地址的更易存取转译，而页面表格寻选可需要额外时间及资源来确定对应物理地址。
在一些先前方法中，主机可发送命令到存储器阵列的主机控制器以供页面表格寻选的第一运算，从第一运算接收输入，且发送额外命令以供页面表格寻选的额外运算。如此，主机控制器可在页面表格寻选的每一运算期间从主机接收命令及/或发送命令到主机。在页面表格寻选期间的主机与页面表格之间的往返可为费时且耗能的。在本发明的至少一个实施例中，如下文描述，页面表格可经存储于存储器阵列中且存储器阵列可由存储器控制器操作以独立于从存储器阵列发送中间结果到主机(例如，到主机控制器)(例如，在未发送的情况下)且在未从主机发送中间指令到存储器阵列的情况下执行页面表格寻选运算。例如，存储器阵列可包含在每一中间指令期间未来回于主机发送输入及/或输出数据的情况下执行存储器内的页面表格寻选的每一运算。如此，可释放主机控制器资源及/或电力以便使用主机控制器以供额外运算。
例如，请求已知虚拟地址的物理地址的命令可从主机控制器发送到存储器阵列。可执行物理地址是否在转译后备缓冲器(TLB)中的确定。响应于TLB中不存在虚拟到物理映射，存储器阵列可执行存储器阵列内的页面表格寻选且在页面表格寻选完成时发送物理地址到控制器。存储器中的页面表格寻选的运算可包含数个存储器中处理运算(如下文相关联于图5到9描述)，以便执行存储器中的页面表格寻选。
在本发明的以下详细描述中，参考形成本发明的一部分且其中通过说明展示可如何实践本发明的一或多个实施例的随附图式。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且在不脱离本发明的范围的情况下可做出过程、电及/或结构改变。如在本文中使用，例如“n”的标示符(尤其关于图式中的参考数字)指示可包含如此指定的数个特定特征。如在本文中使用，“数个”特定事物指代一或多个此类事物(例如，数个存储器阵列可指代一或多个存储器阵列)。“多个”希望指代一个以上此类事物。
本文中的图遵循编号惯例，其中首位或前几位数字对应于图式图号且剩余数字识别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。例如，134可参考图1中的元件“34”，且类似元件可在图2中参考为234。如将了解，可添加、交换及/或消除在本文的各种实施例中展示的元件，以便提供本发明的数个额外实施例。另外，如将了解，在图式中提供的元件的比例及相对尺寸希望说明本发明的特定实施例，且不应被视为限制意义。
图1是根据本发明的数个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如在本文中使用，存储器装置120、存储器阵列130、控制器140及/或感测电路150也可被单独视为“设备”。
计算系统100可包含经耦合到存储器装置120的主机110，包含计算存储器装置110(例如，包含存储器阵列111及/或感测电路124)。存储器装置120可充当常规存储器及/或计算存储器。主机110可为主机系统，例如个人膝上型计算机、桌面计算机、数字相机、移动电话或存储器卡读取器以及各种其它类型的主机。主机110可包含系统主板及/或背板且可包含数个处理资源(例如，一或多个处理器、微处理器或一些其它类型的控制电路)，例如中央处理单元(CPU)122。大容量存储器(未说明)可用作存储装置或无法由CPU 122直接存取的其它媒体，例如硬盘驱动器、固态磁盘驱动器、光盘驱动器，且可为非易失性存储器。在一些实施例中，大容量存储器可在主机110外部。主机110可经配置为具有操作系统。操作系统是管理硬件资源且对在操作系统上运行的其它可执行指令(应用程序)提供服务的可执行指令(软件)。操作系统可实施虚拟存储器系统。
CPU 122可包含经耦合到转译后备缓冲器(TLB)126及CPU高速缓存128的逻辑单元124。逻辑单元124的实例是算术逻辑单元(ALU)，其是可对二进制整数执行算术及按位逻辑运算的电路。数个ALU可用于用作浮点单元(FPU)(其是对浮点数进行运算的电路)及/或图形处理单元(GPU)(其是加速预期用于输出到显示器的帧缓冲器中的图像的产生的电路)。TLB 126是存储器管理硬件可用来改进虚拟地址转译速度的高速缓存。TLB 126可为内容可寻址存储器，其中搜索键是虚拟地址且搜索结果是物理地址。TLB 126可包含操作系统页面表格条目，其将虚拟地址映射到物理地址，且操作系统页面表格可经存储于存储器中(例如，存储器阵列130中)。CPU高速缓存128可为相对更快的寄存器与相对更缓慢的主存储器(未特定说明)之间的中间级。待由CPU 122运算的数据可在被放置在寄存器中之前被复制到CPU高速缓存128，其中所述运算可通过逻辑单元124实现。虽然未特定说明，但CPU高速缓存128可为多级阶层高速缓存。
计算系统100可包含单独集成电路，或主机110及存储器阵列130及感测电路150都可位于相同集成电路上。计算系统100可(例如)为服务器系统及/或高性能计算系统及/或其一部分。尽管在图1中展示的实例说明具有冯·诺依曼(Von Neumann)架构的系统，但本发明的实施例可以非冯·诺依曼架构(例如，图灵机(Turing machine)，其可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等))实施。
为明确起见，系统100已经简化以集中于与本发明特定相关的特征。例如，存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成通过存取线(在本文中可被称为字线或选择线)耦合的行及通过感测线耦合的列的存储器单元。尽管在图1中展示单个阵列130，但实施例并不如此受限制。例如，存储器装置120可包含数个阵列130(例如，数个DRAM单元库)。相关联于图2描述实例DRAM阵列。
存储器装置120包含地址电路142以锁存经由I/O总线156(例如，数据总线)通过I/O电路144提供的地址信号。地址信号还可经接收到控制器140(例如，经由地址电路142及/或经由总线154)。通过行解码器146及列解码器152接收及解码地址信号以存取存储器阵列130。可通过使用感测电路150感测数据线上的电压及/或电流改变而从存储器阵列130读取数据。感测电路150可读取及锁存来自存储器阵列130的一页(例如，行)数据。I/O电路144可用于经由I/O总线156与主机110的双向数据通信。写入电路148用于将数据写入到存储器阵列130。
控制器140解码通过控制总线154从主机110提供的信号。这些信号可包含用于控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制器140负责执行来自主机110的指令。控制器140可为状态机、序列发生器或一些其它类型的控制电路。控制器140可以硬件、固件及/或软件实施。控制器140还可控制移位电路，其可根据各种实施例实施于(例如)感测电路150中。
在下文进一步描述感测电路150的实例。举例来说，在数个实施例中，感测电路150可包括数个感测放大器(例如，在图5中展示为506且在图6中展示为606的感测放大器)及可用于执行逻辑运算(例如，例如对与互补数据线相关联的数据的页面表格寻选运算)的数个计算组件(例如，在图5中展示为531且在图6中展示为631的计算组件)。感测放大器可包括(例如)静态锁存器，其可在本文中被称为初级锁存器。计算组件531可包括(例如)动态及/或静态锁存器，其可在本文中被称为次级锁存器，且其可充当且被称为累加器。
在数个实施例中，感测电路(例如，150)可用于使用存储于阵列130中的数据作为输入执行逻辑运算(例如，页面表格寻选运算)且在不经由感测线地址存取传送数据(例如，不触发列解码信号)的情况下将逻辑运算的结果存储回到阵列130。因而，各种逻辑功能可使用感测电路150执行且在感测电路150内执行而非(或相关联于)通过感测电路外部的处理资源(例如，通过与主机110相关联的处理器及/或定位于装置120上(例如在控制器140上或别处)的其它处理电路，例如ALU电路)执行。
在各种先前方法中，例如，与操作数相关联的数据将经由感测电路从存储器读取且经由I/O线(例如，经由本地I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含数个寄存器且将使用操作数执行逻辑功能，且结果将经由I/O线传送回到阵列(例如，130)。相比之下，在本发明的数个实施例中，感测电路(例如，150)经配置以对存储于存储器(例如，阵列130)中的数据执行逻辑运算且在不启用耦合到感测电路的I/O线(例如，本地I/O线)(其可形成于与阵列的存储器单元的间距上)的情况下将结果存储回到存储器。启用I/O线可包含启用(例如，开启)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。实施例不限于此。例如，在数个实施例中，感测电路(例如，150)可用于在不启用阵列的列解码线的情况下执行逻辑运算；然而，可启用(若干)本地I/O线以便将结果传送到除返回到阵列以外的合适位置(例如，到外部寄存器)。
因而，在数个实施例中，由于感测电路150可在不使用外部处理资源的情况下执行适当逻辑运算以执行此类逻辑功能，所以在阵列130及感测电路150外部的各种电路(例如，与ALU相关联的外部寄存器)无需执行逻辑功能。因此，感测电路150可用于(至少在一定程度上)补充及/或替换此外部处理资源(或至少此外部处理资源的带宽)。然而，在数个实施例中，感测电路150可用于执行除通过外部处理资源(例如，主机110)执行的逻辑运算以外的逻辑运算(例如，执行指令)。例如，主机110及/或感测电路150可限于仅执行特定逻辑运算及/或特定数目个逻辑运算。
在至少一个实施例中，主机110可确定虚拟地址是否定位于主机110的TLB 126中。响应于TLB 126包含虚拟地址，对应物理地址可经定位于TLB 126中且用于定位与原始虚拟地址相关联的数据。响应于TLB 126不包含虚拟地址(例如，由TLB 126指示的未命中)，主机110可发送命令到存储器装置120以定位存储器阵列130的页面表格134中的虚拟地址。可在存储器中执行如下文描述的数个存储器中处理运算以执行页面表格寻选以定位页面表格134中的物理地址。
图2是说明根据本发明的数个实施例的存储器系统的示意图。图2包含虚拟地址232、页面表格234及物理存储器230(例如，例如图1中的存储器阵列130)。物理存储器230可将数据存储在物理地址237-1、237-2、237-3、…、237-Q。在一些实例中，控制器(例如，图1中的控制器140)可使用虚拟地址(例如虚拟地址232)确定数据的一部分的物理位置。例如，可请求由控制器使用与虚拟地址232相关联的数据的一部分以执行数个运算。数据的所述部分可经定位于存储器230中的物理位置处。虚拟地址232可用于确定数据的所述部分的物理位置。
虚拟地址232可指示存储数据的一部分的对应物理页面。虚拟地址232可用于搜索页面表格234(例如，查找页面表格)。页面表格234可为用于在虚拟地址(例如，虚拟地址232)与存储于物理存储器230中的数据的物理地址(例如，物理地址237-3)之间映射的数据结构。在至少一个实施例中，由系统100执行的过程可请求存取与虚拟地址232相关联的数据的一部分。可通过硬件或更具体来说通过RAM系统使用对应于虚拟地址232的物理地址。响应于页面表格指示与虚拟地址232相关联的数据的所述部分非定位于存储器阵列230中，数据的所述部分可经定位于额外存储器阵列(例如，不在存储器装置120上的外部存储器阵列)中。页面表格234可包含数个页面表格条目(PTE)235。例如，第一PTE条目235-1可为虚拟地址到物理地址237-3的第一映射。有效位“1”233-1可指示第一PTE 235-1经定位于物理存储器230中。第二PTE条目235-2可为虚拟地址到物理地址237-1的第二映射，通过有效位“1”233-2指示为定位于物理存储器230中。物理地址237-2经说明为不与页面表格234中的PTE相关联。
每一对应PTE条目235可与有效位233相关联。第二PTE条目235-2可与有效位233-2相关联。有效位233-2可为“1”且可指示对应虚拟地址经映射到有效物理地址。第三PTE条目235-3可与有效位233-3相关联。有效位233-3可为“0”且可指示对应虚拟地址未映射到有效物理地址(由对应物理地址237位置中的“INVALID”指示)。页面表格234可包含在从第一PTE条目235-1到第P PTE条目235-P的范围中的P个PTE条目及第N有效位233-N。
图3是说明根据本发明的数个实施例的页面表格寻址的示意图。页面表格可包含用于将虚拟地址映射到物理地址的多个级。转译表格基址(translation table base)339可指示第一级页面表格334-1内的位置以开始将虚拟地址映射到物理地址。第一级页面表格334-1可通过在地址位31到20的范围(例如，“31:20”)中的虚拟地址339-1索引。无效位345-1可指示特定虚拟地址未映射到物理地址。与有效位“01”相关联的虚拟地址可指示粗略页面表格334-2内的特定位置。
来自第一级页面表格334-1的虚拟地址(VA)的基址341-1(例如，“L1D[31:10]”，指示在位31到10的范围中的第一级数据)可指示粗略页面表格334-2内的位置以继续确定物理地址。粗略页面表格334-2可通过所述地址的位19到12(例如，“19:12”)339-2索引。无效位345-2(例如，“00”)可指示特定虚拟地址未映射到粗略页面表格334-2中的物理地址，其通过粗略页面表格334-2与大页面343-1之间不存在箭头所指示。VA的基址341-2来自粗略页面表格334-2(例如，“L2D[31:16]”，指示在位31到16的范围中的第二级数据)。
粗略页面表格334-2的中间位“01”可指示虚拟地址经定位于数据的大页面(例如，64KB)343-1内。大页面343-1可通过虚拟地址的位15到0(例如，“15:0”)339-3索引。粗略页面表格334-2的高位“1XN”可指示虚拟地址经定位于小页面(例如，4KB扩展小页面)343-2内。VA的基址341-3来自粗略页面表格334-2(例如，“L2D[31:12]”，指示在位31到12的范围中的第二级数据)。小页面343-2可通过虚拟地址的位11到0(例如，“11:0”)339-4索引。
在至少一个实施例中，页面表格可经存储于存储器(例如，图1中的存储器阵列130)中。使用存储器中的页面表格来从虚拟地址确定物理位置的指令可从主机(例如，主机110)发送到存储器(例如，130)，使得存储器可在存储器内执行页面表格寻选。如此，存储器可在无来自主机的完成页面表格寻选的额外指令及/或控制的情况下使用存储器内的页面表格来执行页面表格寻选。
在存储器中执行的页面表格寻选的实例在下文由以下伪代码(pseudocode)说明：
1.第一级页面表格提领:
a.在寄存器R1中存储虚拟地址；
b.遮蔽R1的位0…19且存储在R2中；
c.在寄存器R3中存储转译基址；
d.对R2和R3执行AND且存储在R4中；
e.读取由R4指示的地址且将结果存储在R4中；
2.第二级页面表格提领:
a.遮蔽R1的位0…11、20…31且存储在R2中；
b.对R2和R4执行AND且将结果存储在R4中；
作为用于执行页面表格寻选的以上伪代码的实例，可提领(de-reference)第一级页面表格。与伪代码1.a(例如，“在寄存器R1中存储虚拟地址”)相关联，虚拟地址可经存储于第一寄存器(例如，与ROW Y相关联的存储器单元的第一行，如在下文图5中说明)中。与伪代码1.b(例如，“遮蔽R1的位0…19且存储在R2中”)相关联，可遮蔽存储于第一寄存器中的虚拟地址的第0位(例如，最低有效位)到第19位(例如，第19最高有效位)。因此，第20到第31位(如在图3中的实例中说明)可保持未经遮蔽，如图3中针对第一级页面表格334-1的“INDEXED BY VA[31:20]”339-1指示。此外，具有经遮蔽的第0到第19位的虚拟地址可经存储于第二寄存器(例如，阵列530中的第二行存储器单元，未说明)中。
与伪代码1.c(例如，“在寄存器R3中存储转译基址”)相关联，转译表格基址(例如，图3中的BASE ADDRESS FROM L1D[31:10]341-1)可经存储于第三寄存器(例如，阵列530中的第三行存储器单元，未说明)中。转译表格基址可指示含有区段或页面描述符或两者的物理存储器中的表格的基址。页面描述符可提供(例如)含有用于大页面或小页面存取的第二级描述符的页面表格的基址。与伪代码1.d(例如，“对R2和R3执行AND且存储在R4中”)相关联，可对存储于第二寄存器中的经遮蔽虚拟地址执行AND运算，且可将转译表格基址存储于第三寄存器中。与伪代码1.e(例如，读取由R4指示的地址且将结果存储于R4中)相关联，存储于第四寄存器“R4”(例如，阵列530中的第四行存储器单元，未说明)中的数据可指示待使用的读取地址，且可读取存储在读取地址位置处的数据且将其存储于第四寄存器中。
与伪代码2.(例如，“第二级页面表格提领”)相关联，可提领第二级页面表格。与伪代码2.a(例如，“遮蔽R1的位0…11、20…31且存储在R2中”)相关联，可遮蔽第0位(例如，最低有效位)到第11位且可遮蔽第20位到第31位。借此，第12位到第19位保持未经遮蔽(例如，如由图3中的“INDEXED BY VA[19:12]”339-2指示)。具有经遮蔽的第0到第11位及第20到第31位的地址可经存储于第二寄存器(例如，阵列530中的第二行存储器单元)中。与伪代码2.b(例如，“对R2和R4执行AND且将结果存储在R4中”)相关联，可对存储于第二寄存器及第四寄存器中的数据执行AND运算。例如，可使用包含在伪代码2.a的运算期间经遮蔽的第0到第11位及第20到第31位的数据对在伪代码1.e的运算期间存储于第四寄存器中的读取地址进行AND运算。可将AND运算的结果存储于第四寄存器中。
虽然此实例说明具有第一级及第二级页面表格提领的实例，但实例不限于此。例如，可执行第三级页面表格提领等等。重点在于可由主机传输从虚拟地址识别物理地址的指令，且可由存储器自身执行在存储器中执行页面表格寻选的运算，而非在执行页面表格寻选整个过程中从主机接收额外指令。例如，如下文相关联于图5到9描述，可在存储器中执行数个运算(包含AND及OR运算)。
图4是说明根据本发明的数个实施例的页面表格寻选的实例的示意图。如在图4中说明，可对全关联高速缓存执行页面表格寻选。全关联高速缓存是指其中来自任何地址的数据可经存储于任何高速缓存位置中的高速缓存。整个地址被用作标签且所有标签同时(相关联地)与所请求地址比较。响应于匹配所请求地址，存取相关联的数据。此可解决对高速缓存位置的争用，因为在整个高速缓存已满时可清除块，且可以更有效的方式选择待清除的块。
页面表格寻选可包含输入地址451的第一数据部分467-1、第二数据部分467-2及第三数据部分467-3。第一数据部分467-1可包含输入地址451的第30位。第一数据部分467-1可用于确定描述符地址455的一部分。由第一数据部分467-1确定的描述符地址455的所述部分可包含描述符地址455的第n-1位。转译表格基址寄存器453(包含第0位到第63位)可用于确定描述符地址455的第n位到第39位。描述符地址455可用作第一级查找471以确定第一级表格描述符457。
第二数据部分467-2可包含输入地址451的第21位到第29位。第二数据部分467-2可用于确定第一级表格描述符457的描述符地址459的一部分。第一级表格描述符457的描述符地址459的所述部分可包含描述符地址459的第3位到第11位。第一级表格描述符457的第12位到第39位可用于确定描述符地址459的第12位到第39位。描述符地址459可用作第二级查找475以确定第二级表格描述符461。
第三数据部分467-3可包含输入地址451的第12位到第20位。第三数据部分467-3可用于确定第二级表格描述符461的描述符地址463的一部分。第二级表格描述符461的描述符地址463的所述部分可包含描述符地址463的第3位到第11位。第二级表格描述符461的第12位到第39位可用于确定第三级表格描述符465的第0位到第63位。描述符地址463可用作第三级查找479以确定第三级表格描述符465。第三级表格描述符465的输出地址481可用于确定最初用作输入地址451的虚拟地址的物理地址。可响应于接收到请求物理地址的主机命令在存储器中执行此页面表格寻选。可在无指示如何在存储器中执行页面表格寻选的主机的进一步指令的情况下执行页面表格。存储器可用于执行运算以完成页面表格寻选。例如，如相关联于图3描述，可执行数个遮蔽运算及/或AND运算以便确定第一级457、第二级461及/或第三级463表格描述符。虽然图4中的实例包含额外标记(例如，“IGNORED”等等)，但额外标记被用作页面表格寻选描述的实例且不限于这些额外标记及/或描述。另外，虽然输入地址451包含位0到39，但实施例不限于此且可包含任何数目个位。同样地，描述符地址455、459、463及表格描述符457、461、465的大小不限于在此实例中说明且描述的那些。
图5是说明根据本发明的数个实施例的感测电路的示意图。存储器单元包括存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，晶体管502-1及电容器503-1构成存储器单元，且晶体管502-2及电容器503-2构成存储器单元等等。在此实例中，存储器阵列530是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列。在数个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据破坏数据，使得最初存储于单元中的数据在被读取之后被刷新)。
存储器阵列530的单元可布置成通过字线504-X(ROW X)、504-Y(ROW Y)等等耦合的行及通过互补感测线对(例如，数据线DIGIT(n)/DIGIT(n)_)耦合的列。对应于每一对互补感测线的个别感测线还可分别被称为数据线505-1(D)及505-2(D_)。尽管在图5中仅展示一对互补数据线(例如，一个列)，但本发明的实施例不限于此，且存储器单元阵列可包含额外存储器单元列及/或数据线(例如，4,096个、8,192个、16,384个等等)。
存储器单元可耦合到不同数据线及/或字线。例如，晶体管502-1的第一源极/漏极区可耦合到数据线505-1(D)，晶体管502-1的第二源极/漏极区可耦合到电容器503-1，且晶体管502-1的栅极可耦合到字线504-Y。晶体管502-2的第一源极/漏极区可耦合到数据线505-2(D_)，晶体管502-2的第二源极/漏极区可耦合到电容器503-2，且晶体管502-2的栅极可耦合到字线504-X。如在图5中展示，单元板可耦合到电容器503-1及503-2中的每一者。单元板可为共同节点，在各种存储器阵列配置中可将参考电压(例如，接地)施加到所述节点。
根据本发明的数个实施例，存储器阵列530经耦合到感测电路550。在此实例中，感测电路550包括对应于存储器单元的相应列(例如，耦合到相应互补数据线对)的感测放大器506及计算组件531。感测电路550可对应于(例如)在图1中展示的感测电路150。感测放大器506可耦合到互补感测线505-1及505-2对。计算组件531可经由传递栅极507-1及507-2耦合到感测放大器506。传递栅极507-1及507-2的栅极可耦合到逻辑运算选择逻辑513。
逻辑运算选择逻辑513可经配置以包含：传递栅极逻辑，其用于控制耦合未在感测放大器506与计算组件531之间转置的互补感测线505-1及505-2对的传递栅极(如在图5中展示)；及/或交换栅极逻辑，其用于控制耦合在感测放大器506与计算组件531之间转置的互补感测线对的交换栅极。逻辑运算选择逻辑513还可耦合到所述对互补感测线505-1及505-2。逻辑运算选择逻辑513可经配置以基于所选择的逻辑运算控制传递栅极507-1及507-2(例如，控制传递栅极507-1及507-2处于导电状态或不导电状态)，如下文针对逻辑运算选择逻辑513的各种配置详细描述。
可操作感测放大器506以确定存储于所选择的存储器单元中的数据值(例如，逻辑状态)。感测放大器506可包括交叉耦合锁存器，其在本文中可被称为初级锁存器。在图5中说明的实例中，对应于感测放大器506的电路包括锁存器515，其包含耦合到所述对互补数据线505-1及505-2的四个晶体管。然而，实施例不限于此实例。锁存器515可为交叉耦合锁存器(例如，一对晶体管(例如n沟道晶体管(例如，NMOS晶体管)527-1及527-2)的栅极与另一对晶体管(例如p沟道晶体管(例如PMOS晶体管)529-1及529-2)的栅极交叉耦合)。
在操作中，当感测(例如，读取)存储器单元时，数据线505-1(D)或505-2(D_)的一者上的电压将略大于数据线505-1(D)或505-2(D_)的另一者上的电压。ACT信号可被驱动为高且RNL*信号可被驱动为低以启用(例如，触发)感测放大器506。具有较低电压的数据线505-1(D)或505-2(D_)将接通PMOS晶体管529-1或529-2的一者到比PMOS晶体管529-1或529-2的另一者更大的程度，借此将具有较高电压的数据线505-1(D)或505-2(D_)驱动为高到比另一数据线505-1(D)或505-2(D_)被驱动为高更大的程度。
类似地，具有较高电压的数据线505-1(D)或505-2(D_)将接通NMOS晶体管527-1或527-2的一者到比NMOS晶体管527-1或527-2的另一者更大的程度，借此将具有较低电压的数据线505-1(D)或505-2(D_)驱动为低到比另一数据线505-1(D)或505-2(D_)被驱动为低更大的程度。因此，在短暂延迟后，具有略大电压的数据线505-1(D)或505-2(D_)(例如，通过源极晶体管(未展示))被驱动到供应电压VDD的电压，且另一数据线505-1(D)或505-2(D_)被驱动到参考电压(例如，通过汲入晶体管(未展示)被驱动到接地(GND))的电压。因此，交叉耦合的NMOS晶体管527-1及527-2及PMOS晶体管529-1及529-2充当感测放大器对，其放大数据线505-1(D)及505-2(D_)上的差分电压且操作以锁存从所选择的存储器单元感测的数据值。
实施例不限于在图5中说明的感测放大器506配置。作为实例，感测放大器506可为电流模式感测放大器及/或单端感测放大器(例如，耦合到一个数据线的感测放大器)。而且，本发明的实施例不限于例如在图5中展示的折叠数据线架构。
感测放大器506可连同计算组件531一起操作以使用来自阵列的数据作为输入而执行各种逻辑运算。在数个实施例中，可将逻辑运算的结果存储回到阵列而不经由数据线地址存取传送数据(例如，不触发列解码信号，使得经由本地I/O线将数据传送到阵列及感测电路外部的电路)。因而，本发明的数个实施例可实现使用少于各种先前方法的电力执行与其相关联的逻辑运算。另外，由于数个实施例可免除跨I/O线传送数据以便执行逻辑功能(例如，在存储器与离散处理器之间)的需要，所以与先前方法相比，数个实施例可实现增大的并行处理能力。
感测放大器506可进一步包含平衡电路514，所述平衡电路514可经配置以平衡数据线505-1(D)及505-2(D_)。在此实例中，平衡电路514包括耦合于数据线505-1(D)与505-2(D_)之间的晶体管524。平衡电路514还包括各自具有耦合到平衡电压(例如，VDD/2)的第一源极/漏极区的晶体管525-1及525-2，其中VDD是与阵列相关联的供应电压。晶体管525-1的第二源极/漏极区可耦合数据线505-1(D)，且晶体管525-2的第二源极/漏极区可耦合数据线505-2(D_)。晶体管524、525-1及525-2的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线526。因而，激活EQ启用晶体管524、525-1及525-2，此将数据线505-1(D)及505-2(D_)有效地短接在一起且短接到平衡电压(例如，VDD/2)。
尽管图5展示包括平衡电路514的感测放大器506，但实施例不限于此，且平衡电路514可与感测放大器506离散地实施、以不同于在图5中展示的配置实施或完全不实施。
如下文进一步描述，在数个实施例中，可操作感测电路(例如，感测放大器506及计算组件531)以执行所选择的逻辑运算且最初将结果存储于感测放大器506或计算组件531的一者中，而不经由I/O线从感测电路传送数据(例如，不经由例如列解码信号的激活执行数据线地址存取)。
逻辑运算的执行(例如，涉及数据值的布尔(Boolean)逻辑函数)是基本且常用的。在许多更高级函数中使用布尔逻辑函数。因此，可使用改进逻辑运算实现的速度及/或功率效率，此可转化为具有高级功能性的速度及/或功率效率。本文中描述用于在不经由输入/输出(I/O)线传送数据的情况下及/或在不传送数据到阵列外部的控制组件的情况下执行逻辑运算的设备及方法。取决于存储器阵列架构，用于执行逻辑运算的设备及方法可不需要感测线(例如，数据线、数字线、位线)对的放大。
如在图5中展示，计算组件531还可包括锁存器564，所述锁存器564在本文中可被称为次级锁存器。次级锁存器564可以类似于在上文关于初级锁存器515描述的方式配置及操作，除包括次级锁存器的交叉耦合p沟道晶体管(例如，PMOS晶体管)对可使其相应源极耦合到供应电压(例如，VDD)且次级锁存器的交叉耦合n沟道晶体管(例如，NMOS晶体管)对可使其相应源极选择性地耦合到参考电压(例如，接地)，使得次级锁存器被连续启用外。计算组件的配置不限于在图5中展示为531的配置，且在下文进一步描述各种其它实施例。
图6是说明根据本发明的数个实施例的具有可选逻辑运算选择逻辑的感测电路的示意图。图6展示耦合到相应互补感测线605-1及605-2对的数个感测放大器606及经由传递栅极607-1及607-2耦合到感测放大器606的对应数目个计算组件631。可通过逻辑运算选择逻辑信号PASS控制传递栅极607-1及607-2的栅极。例如，逻辑运算选择逻辑613-6的输出可耦合到传递栅极607-1及607-2的栅极。
根据在图6中说明的实施例，计算组件631可包括经配置以向左及向右移位数据值的可载入移位寄存器的相应级(例如，移位单元)。根据一些实施例，计算组件631可具有双向移位能力。根据本发明的各种实施例，计算组件631可包括经配置以在多个方向上(例如，向右及向左)移位的可载入移位寄存器(例如，具有充当相应移位级的每一计算组件631)。根据本发明的各种实施例，计算组件631可包括经配置以在一个方向上移位的可载入移位寄存器的相应级(例如，移位单元)。可载入移位寄存器可经耦合到互补感测线605-1及605-2对，其中每一级的节点ST2经耦合到传送真数据值的感测线(例如，DIGIT(n))且其中每一级的节点SF2经耦合到传送互补(例如，假)数据值的感测线(例如，DIGIT(n)_)。
根据一些实施例且如在图6中说明，移位寄存器的每一计算组件631(例如，级)包括一对右移位晶体管681及686、一对左移位晶体管689及690以及一对反相器687及688。可将信号PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L施加到相应控制线682、683、691及692以相关联于根据本文中描述的实施例执行逻辑运算及/或使数据移位而启用/停用对应计算组件631的锁存器上的反馈。在下文关于图8及9进一步描述使数据移位(例如，从特定计算组件631移位到相邻计算组件631)的实例。
可载入移位寄存器的计算组件631(例如，级)可包括具有经耦合到第一右移位控制线680的栅极(例如，“PHASE 1R”)的第一右移位晶体管681及具有经耦合到第二右移位控制线682的栅极(例如，“PHASE 2R”)的第二右移位晶体管686。可载入移位寄存器的每一级的节点ST2经耦合到第一反相器687的输入。第一反相器687的输出(例如，节点SF1)经耦合到第二右移位晶体管686的一个源极/漏极，且第二右移位晶体管686的另一源极/漏极经耦合到第二反相器688的输入(例如，节点SF2)。第二反相器688的输出(例如，节点ST1)经耦合到第一右移位晶体管681的一个源极/漏极，且第一右移位晶体管681的另一源极/漏极针对相邻计算组件631耦合到第二反相器的输入(例如，节点SF2)。锁存器晶体管685具有经耦合到LATCH控制信号684的栅极。锁存器晶体管685的一个源极/漏极经耦合到节点ST2，且锁存器晶体管685的另一源极/漏极经耦合到节点ST1。
感测放大器606可经耦合到相应互补感测线605-1及605-2对，且对应计算组件631可经由相应传递栅极607-1及607-2耦合到感测放大器606。可通过相应逻辑运算选择逻辑信号“Passd”及“Passdb”控制传递栅极607-1及607-2的栅极，所述信号可从逻辑运算选择逻辑(为清楚起见未展示)输出。
第一左移位晶体管689经耦合于一个可载入移位寄存器的节点SF2与对应于相邻计算组件631的可载入移位寄存器的节点SF1之间。第二左移位晶体管690的通道从节点ST2耦合到节点ST1。第一左移位晶体管689的栅极经耦合到第一左移位控制线691(例如，“PHASE 1L”)，且第二左移位晶体管690的栅极经耦合到第二左移位控制线692(例如，“PHASE 2L”)。
逻辑运算选择逻辑613-6包含交换栅极642以及控制传递栅极607-1及607-2及交换栅极642的逻辑。逻辑运算选择逻辑613-6包含四个逻辑选择晶体管：逻辑选择晶体管662，其耦合在交换晶体管642的栅极与TF信号控制线之间；逻辑选择晶体管652，其耦合在传递栅极607-1及607-2的栅极与TT信号控制线之间；逻辑选择晶体管654，其耦合在传递栅极607-1及607-2的栅极与FT信号控制线之间；及逻辑选择晶体管664，其耦合在交换晶体管642的栅极与FF信号控制线之间。通过隔离晶体管650-1(具有耦合到ISO信号控制线的栅极)将逻辑选择晶体管662及652的栅极耦合到真感测线。通过隔离晶体管650-2(也具有耦合到ISO信号控制线的栅极)将逻辑选择晶体管664及654的栅极耦合到互补感测线。图8及9说明与使用在图6中展示的感测电路执行逻辑运算及移位运算相关联的时序图。
可通过使传递栅极607-1及607-2导电(例如通过使Passd控制信号升高)而将相应互补感测线605-1及605-2对上的数据值加载到对应计算组件631(例如，可载入移位寄存器)中。受控制以具有连续性(例如，通过通道的电连续性)的栅极是导电的，且可在本文中被称为OPEN。受控制不具有连续性(例如，通过通道的电连续性)的栅极据称是不导电的，且可在本文中被称为CLOSED。例如，连续性是指其中栅极导电的低电阻条件。可通过感测放大器606强于(overpower)对应计算组件631(例如，重写计算组件631中的现有数据值)及/或通过关闭PHASE 1R及PHASE 2R控制信号680及682及LATCH控制信号684而将数据值加载到相应计算组件631中。第一锁存器(例如，感测放大器)可经配置以在由第一锁存器提供且呈递给第二锁存器(例如，计算组件)的电流足以翻转第二锁存器时强于第二锁存器。
感测放大器606可经配置以通过将互补感测线605-1及605-2对上的电压驱动到对应于数据值的最大电力供应电压(例如，将互补感测线605-1及605-2对驱动到导轨)而强于计算组件631，此可改变存储于计算组件631中的数据值。根据数个实施例，计算组件631可经配置以在不将互补感测线605-1及605-2对的电压驱动到导轨(例如，到VDD或GND)的情况下传送数据值到互补感测线605-1及605-2对。因而，计算组件631可经配置以不强于感测放大器606(例如，来自计算组件631的互补感测线605-1及605-2对上的数据值不会改变存储于感测放大器606中的数据值，直到启用感测放大器)。
一旦将数据值加载到可载入移位寄存器的计算组件631中，便通过第一反相器687分离真数据值与互补数据值。可通过第一右移位晶体管681及第二右移晶体管686的交替运算而将数据值向右移位(例如，到相邻计算组件631)，此可在第一右移位控制线680及第二右移控制线682具有彼此异相升高的周期性信号(例如，彼此异相180度的不重叠交替矩形波)时实现。可激活LATCH控制信号684以使锁存器晶体管685导电，借此将数据值锁存于可载入移位寄存器的对应计算组件631中(例如，同时信号PHASE 1R保持低且PHASE 2R保持高以使数据值维持锁存于计算组件631中)。
图7是说明根据本发明的数个实施例的通过感测电路(例如，在图5中展示的感测电路550)实施的可选逻辑运算结果的逻辑表格。四个逻辑选择控制信号(例如，TF、TT、FT及FF)连同存在于互补感测线上的特定数据值可用于选择多个逻辑运算的一者以实施涉及存储于感测放大器506及计算组件531中的起始数据值。四个控制信号(例如，TF、TT、FT及FF)连同存在于互补感测线上(例如，节点S及S*上)的特定数据值控制传递栅极607-1及607-2及交换晶体管642，此又影响在触发之前/之后的计算组件631及/或感测放大器606中的数据值。可选择地控制交换晶体管642的能力促进实施尤其涉及反相数据值(例如，反相操作数及/或反相结果)的逻辑运算。
在图7中说明的逻辑表格7-1展示存储于计算组件531中的起始数据值(在744处的列A中展示)及存储于感测放大器506中的起始数据值(在745处的列B中展示)。逻辑表格7-1中的其它3个列标题是指传递栅极507-1及507-2及交换晶体管542的状态，其可取决于四个逻辑选择控制信号(例如，TF、TT、FT及FF)的状态连同当ISO控制信号经断言时存在于所述对互补感测线505-1及505-2上的特定数据值而分别经控制为OPEN或CLOSED。“NOT OPEN”列对应于传递栅极507-1及507-2及交换晶体管542都处于不导电条件中，“OPEN TRUE”列对应于传递栅极507-1及507-2处于导电条件中，且“OPEN INVERT”列对应于交换晶体管542处于导电条件中。对应于传递栅极507-1及507-2及交换晶体管542都处于导电条件中的配置未在逻辑表格7-1中反映，这是由于此导致感测线短接在一起。
经由传递栅极507-1及507-2及交换晶体管542的选择性控制，逻辑表格7-1的上部的三个列中的每一者可与逻辑表格7-1的下部的三个列中的每一者组合以提供对应于九个不同逻辑运算的九个(例如，3x3)不同结果组合，如通过在775处展示的各种连接路径指示。在逻辑表格7-2中总结可通过感测电路550实施的九个不同可选逻辑运算。
逻辑表格7-2的列展示标题780，所述标题780包含逻辑选择控制信号(例如，FF、FT、TF、TT)的状态。举例来说，在行776中提供第一逻辑选择控制信号(例如，FF)的状态，在行777中提供第二逻辑选择控制信号(例如，FT)的状态，在行778中提供第三逻辑选择控制信号(例如，TF)的状态，且在行779中提供第四逻辑选择控制信号(例如，TT)的状态。在行747中总结对应于结果的特定逻辑运算。
图8说明根据本发明的数个实施例的与使用感测电路执行逻辑AND运算及移位运算相关联的时序图。图8包含对应于信号EQ、ROW X、ROW Y、SENSE AMP、TF、TT、FT、FF、PHASE1R、PHASE 2R、PHASE 1L、PHASE 2L、ISO、Pass、Pass*、DIGIT及DIGIT_的波形。EQ信号对应于与感测放大器相关联的平衡信号(例如，在图5中展示的EQ 226)。ROW X及ROW Y信号对应于施加到相应存取线(例如，在图5中展示的存取线504-X及504-Y)以存取所选择的单元(或单元的行)的信号。SENSE AMP信号对应于用于启用/停用感测放大器(例如，感测放大器606)的信号。TF、TT、FT及FF信号对应于例如在图6中展示的逻辑选择控制信号(例如，耦合到逻辑选择晶体管662、652、654及664的信号)。PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L信号对应于提供到在图6中展示的相应控制线682、683、691及692的控制信号(例如，时钟信号)。ISO信号对应于耦合到在图6中展示的隔离晶体管650-1及650-2的栅极的信号。PASS信号对应于耦合到在图6中展示的传递晶体管607-1及607-2的栅极的信号，且PASS*信号对应于耦合到交换晶体管642的栅极的信号。DIGIT及DIGIT_信号对应于存在于相应感测线605-1上的信号(例如，DIGIT(n))及605-2上的信号(例如，DIGIT(n)_)。
在图8中展示的时序图与对存储于阵列的第一存储器单元中的数据值及存储于第二存储器单元中的数据值执行逻辑AND运算相关联。存储器单元可对应于阵列的特定列(例如，包括一对互补感测线的一列)且可耦合到相应存取线(例如，ROW X及ROW Y)。在描述图8中展示的逻辑AND运算时，将参考在图5中描述的感测电路。例如，在图8中描述的逻辑运算可包含：将ROW X存储器单元的数据值(例如，“ROW X数据值”)存储于对应计算组件631(其可被称为累加器631)的锁存器中(例如，“A”数据值)；将ROW Y存储器单元的数据值(例如，“ROW Y数据值”)存储于对应感测放大器606的锁存器中(例如，“B”数据值)；及对ROW X数据值及ROW Y数据值执行所选择的逻辑运算(例如，此实例中的逻辑AND运算)，其中将所选择的逻辑运算的结果存储于计算组件631的锁存器中。
如在图8中展示，在时间T1，停用感测放大器606的平衡(例如，EQ降低)。在时间T2，ROW X升高以存取(例如，选择)ROW X存储器单元。在时间T3，启用感测放大器606(例如，SENSE AMP升高)，此响应于ROW X数据值(例如，如通过DIGIT及DIGIT_信号展示)而将互补感测线605-1及605-2驱动到适当导轨电压(例如，VDD及GND)，且将ROW X数据值锁存于感测放大器606中。在时间T4，PHASE 2R及PHASE 2L信号降低，此停用计算组件631的锁存器上的反馈(例如，通过分别关断晶体管686及690)，使得可在逻辑运算期间重写存储于计算组件中的值。而且，在时间T4，ISO降低，此停用隔离晶体管650-1及650-2。在时间T5，启用TT及FT(例如，升高)，此导致PASS升高(例如，由于晶体管652或654将取决于节点ST2(对应于图5中的节点“S”)或节点SF2(对应于图5中的节点“S*”)的哪一者在时间T4停用ISO时为高而导电)(回想起当ISO停用时，节点ST2及SF2的电压动态地驻存于相应启用晶体管652及654的栅极上)。PASS升高启用传递晶体管607-1及607-2，使得将对应于ROW X数据值的DIGIT及DIGIT_信号提供到相应计算组件节点ST2及SF2。在时间T6，停用TT及FT，此导致PASS降低，从而停用传递晶体管607-1及607-2。注意，由于TF及FF信号保持低，所以PASS*在时间T5与T6之间保持低。在时间T7，停用ROW X，且启用PHASE 2R、PHASE 2L及ISO。在时间T7启用PHASE2R及PHASE 2L启用计算组件631的锁存器上的反馈，使得ROW X数据值锁存于其中。在时间T7启用ISO再次将节点ST2及SF2耦合到启用晶体管652、654、662及664的栅极。在时间T8，启用平衡(例如，EQ升高，使得DIGIT及DIGIT_经驱动到例如VDD/2的平衡电压)且停用感测放大器606(例如，SENSE AMP降低)。
在ROW X数据值锁存于计算组件631中的情况下，停用平衡(例如，EQ在时间T9降低)。在时间T10，ROW Y升高以存取(例如，选择)ROW Y存储器单元。在时间T11，启用感测放大器606(例如，SENSE AMP升高)，此响应于ROW Y数据值(例如，如通过DIGIT及DIGIT_信号展示)而将互补感测线605-1及605-2驱动到适当导轨电压(例如，VDD及GND)，且将ROW Y数据值锁存于感测放大器606中。在时间T12，PHASE 2R及PHASE 2L信号降低，此停用计算组件631的锁存器上的反馈(例如，通过分别关断晶体管686及690)，使得可在逻辑运算期间重写存储于计算组件中的值。而且，在时间T12，ISO降低，此停用隔离晶体管650-1及650-2。由于此实例中的所要逻辑运算是AND运算，所以在时间T13，启用TT而TF、FT及FF保持停用(如在表7-2中展示，FF＝0，FT＝0，TF＝0且TT＝1对应于逻辑AND运算)。启用TT是否导致PASS升高取决于当ISO在时间T12停用时存储于计算组件631中的值。例如，如果节点ST2在停用ISO时为高，那么启用晶体管652将导电，且如果节点ST2在时间T12停用ISO时为低，那么启用晶体管将不导电。
在此实例中，如果PASS在时间T13升高，那么启用传递晶体管607-1及607-2，使得将对应于ROW Y数据值的DIGIT及DIGIT_信号提供到相应计算组件节点ST2及SF2。因而，存储于计算组件631中的值(例如，ROW X数据值)可取决于DIGIT及DIGIT_的值(例如，ROW Y数据值)而翻转。在此实例中，如果PASS在时间T13保持低，那么不启用传递晶体管607-1及607-2，使得对应于ROW Y数据值的DIGIT及DIGIT_信号保持与计算组件631的节点ST2及SF2隔离。因而，计算组件中的数据值(例如，ROW X数据值)将保持相同。
在时间T14，停用TT，此导致PASS降低(或保持低)，使得停用传递晶体管607-1及607-2。注意，由于TF及FF信号保持低，所以PASS*在时间T13与T14之间保持低。在时间T15，停用ROW Y，且启用PHASE 2R、PHASE 2L及ISO。在时间T15启用PHASE 2R及PHASE 2L启用计算组件631的锁存器上的反馈，使得AND运算(例如，“A”AND“B”)的结果锁存于其中。在时间T15启用ISO再次将节点ST2及SF2耦合到启用晶体管652、654、662及664的栅极。在时间T16，启用平衡(例如，EQ升高，使得DIGIT及DIGIT_经驱动到平衡电压)且停用感测放大器606(例如，SENSE AMP降低)。
可经由I/O线将AND运算的结果(在此实例中，其最初存储于计算组件631中)传送回到存储器阵列(例如，到经由互补感测线耦合到ROW X、ROW Y及/或不同行的存储器单元)及/或到外部位置(例如，外部处理组件)。
图8还包含(例如，在801处)与移位数据(例如，从计算组件631到相邻计算组件631)相关联的信令。在图8中展示的实例说明两个左移位，使得存储于对应于列“N”的计算组件中的数据值向左移位到对应于列“N-2”的计算组件。如在时间T16展示，停用PHASE 2R及PHASE 2L，此停用计算组件锁存器上的反馈，如在上文描述。为执行第一左移位，在时间T17启用PHASE 1L且在时间T18停用PHASE 1L。启用PHASE 1L导致晶体管689导电，此导致节点SF1处的数据值向左移动到左相邻计算组件631的节点SF2。随后在时间T19启用PHASE 2L且在时间T20停用PHASE 2L。启用PHASE 2L导致晶体管690导电，此导致来自节点ST1的数据值向左移动到节点ST2以完成左移位。
上述序列(例如，启用/停用PHASE 1L且随后启用/停用PHASE 2L)可经重复以实现所要数目个左移位。例如，在此实例中，通过在时间T21启用PHASE 1L且在时间T22停用PHASE1L而执行第二左移位。随后在时间T23启用PHASE 2L以完成第二左移位。在第二左移位之后，PHASE 2L保持启用且PHASE 2R经启用(例如，在时间T24)，使得启用反馈以将数据值锁存于计算组件锁存器中。
图9说明根据本发明的数个实施例的与使用感测电路执行逻辑XOR运算及移位运算相关联的时序图。图9包含在上文图8中描述的相同波形。然而，在图9中展示的时序图与对ROW X数据值及ROW Y数据值执行逻辑XOR运算(例如，而非逻辑AND运算)相关联。将再次参考在图6中描述的感测电路。
针对图9在时间T0到T9指示的信令相同于图8且将不在此处重复。因而，在时间T9，停用EQ，其中将ROW X数据值锁存于计算组件631中。在时间T10，ROW Y升高以存取(例如，选择)ROW Y存储器单元。在时间T11，启用感测放大器606(例如，SENSE AMP升高)，此响应于ROWY数据值(例如，如通过DIGIT及DIGIT_信号展示)而将互补感测线605-1及605-2驱动到适当导轨电压(例如，VDD及GND)，且将ROW Y数据值锁存于感测放大器606中。在时间T12，PHASE2R及PHASE 2L信号降低，此停用计算组件531的锁存器上的反馈(例如，通过分别关断晶体管686及690)，使得可在逻辑运算期间重写存储于计算组件631中的值。而且，在时间T12，ISO降低，此停用隔离晶体管650-1及650-2。由于此实例中的所要逻辑运算是XOR运算，所以在时间T13，启用TF及FT，而TT及FF保持停用(如在表7-2中展示，FF＝0，FT＝1，TF＝1且TT＝0对应于逻辑XOR(例如，“AXB”)运算)。启用TF及FT是否导致PASS或PASS*升高取决于当在时间T12停用ISO时存储于计算组件631中的值。例如，如果节点ST2在停用ISO时为高，那么启用晶体管662将导电，且如果节点ST2在时间T12停用ISO时为低，那么启用晶体管662将不导电。类似地，如果节点SF2在停用ISO时为高，那么启用晶体管654将导电，且如果节点SF2在停用ISO时为低，那么启用晶体管654将不导电。
在此实例中，如果PASS在时间T13升高，那么启用传递晶体管607-1及607-2，使得将对应于ROW Y数据值的DIGIT及DIGIT_信号提供到相应计算组件节点ST2及SF2。因而，存储于计算组件631中的值(例如，ROW X数据值)可取决于DIGIT及DIGIT_的值(例如，ROW Y数据值)而翻转。在此实例中，如果PASS在时间T13保持低，那么不启用传递晶体管607-1及607-2，使得对应于ROW Y数据值的DIGIT及DIGIT_信号保持与计算组件631的节点ST2及SF2隔离。因而，计算组件中的数据值(例如，ROW X数据值)将保持相同。在此实例中，如果PASS*在时间T13升高，那么启用交换晶体管642，使得以转置方式将对应于ROW Y数据值的DIGIT及DIGIT_信号提供到相应计算组件节点ST2及SF2(例如，DIGIT(n)上的“真”数据值将被提供到节点SF2且DIGIT(n)_上的“互补”数据值将被提供到节点ST2)。因而，存储于计算组件631中的值(例如，ROW X数据值)可取决于DIGIT及DIGIT_的值(例如，ROW Y数据值)而翻转。在此实例中，如果PASS*在时间T13保持低，那么不启用交换晶体管642，使得对应于ROW Y数据值的DIGIT及DIGIT_信号保持与计算组件631的节点ST2及SF2隔离。因而，计算组件中的数据值(例如，ROW X数据值)将保持相同。
在时间T14，停用TF及FT，此导致PASS及PASS*降低(或保持低)，使得停用传递晶体管607-1及607-2以及交换晶体管642。在时间T15，停用ROW Y，且启用PHASE 2R、PHASE 2L及ISO。在时间T15启用PHASE 2R及PHASE 2L启用计算组件631的锁存器上的反馈，使得XOR运算(例如，“A”XOR“B”)的结果锁存于其中。在时间T15启用ISO再次将节点ST2及SF2耦合到启用晶体管652、654、662及664的栅极。在时间T16，启用平衡(例如，EQ升高，使得DIGIT及DIGIT_经驱动到平衡电压)且停用感测放大器606(例如，SENSE AMP降低)。
可经由I/O线将XOR运算的结果(在此实例中，其最初存储于计算组件631中)传送回到存储器阵列(例如，到经由互补感测线耦合到ROW X、ROW Y及/或不同行的存储器单元)及/或到外部位置(例如，外部处理组件)。
图9还包含(例如，在901处)与移位数据(例如，从计算组件631到相邻计算组件631)相关联的信令。在图9中展示的实例说明两个右移位，使得存储于对应于列“N”的计算组件中的数据值向右移位到对应于列“N+2”的计算组件。如在时间T16展示，停用PHASE 2R及PHASE 2L，此停用计算组件锁存器上的反馈，如在上文描述。为执行第一右移位，在时间T17启用PHASE 1R且在时间T18停用PHASE 1R。启用PHASE 1R导致晶体管681导电，此导致节点ST1处的数据值向右移动到右相邻计算组件631的节点ST2。随后在时间T19启用PHASE 2R且在时间T20停用PHASE 2R。启用PHASE 2R导致晶体管686导电，此导致来自节点SF1的数据值向右移动到节点SF2以完成右移位。
上述序列(例如，启用/停用PHASE 1R且随后启用/停用PHASE 2R)可经重复以实现所要数目个右移位。例如，在此实例中，通过在时间T21启用PHASE 1R且在时间T22停用PHASE1R而执行第二右移位。随后在时间T23启用PHASE 2R以完成第二右移位。在第二右移位之后，PHASE 1R保持停用，PHASE 2R保持启用且PHASE 2L经启用(例如，在时间T24)，使得启用反馈以将数据值锁存于计算组件锁存器中。
尽管在图8及9中描述的实例包含存储于计算组件(例如，631)中的逻辑运算结果，但根据本文中描述的实施例的感测电路可经操作以执行逻辑运算，其中将结果最初存储于感测放大器中(例如，如在图8中说明)。而且，实施例不限于在图8及9中分别描述的“AND”及“XOR”逻辑运算实例。例如，根据本发明的实施例的感测电路(例如，在图6中展示的650)可经控制以执行例如在表7-2中展示的各种其它逻辑运算。
虽然已在本文中说明及描述包含感测电路、感测放大器、计算组件、动态锁存器、隔离装置及/或移位电路的各种组合及配置的实例实施例，但本发明的实施例不限于本文中明确叙述的所述组合。本文揭示的感测电路、感测放大器、计算组件、动态锁存器、隔离装置及/或移位电路的其它组合及配置明确包含于本发明的范围内。
尽管已在本文中说明且描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可取代展示的特定实施例。本发明希望涵盖本发明的一或多个实施例的调适或变化。应理解，已以说明性方式而非限制性方式做出上述描述。所属领域的技术人员在检视以上描述后将明白上述实施例的组合及在本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书以及此类权利要求所授权的等效物的全范围确定本发明的一或多个实施例的范围。
在前述实施方式中，出于简化本发明的目的，将一些特征集中于单个实施例中。本发明的此方法不应被解释为反映本发明的所揭示实施例必须使用多于每一权利要求中明确叙述的特征的意图。实情是，如所附权利要求反映，本发明标的物在于少于单个所揭示实施例的所有特征。因此，借此将所附权利要求书并入实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (24)

1.一种设备，其包括：
存储器单元阵列；
感测电路，其耦合到所述阵列；及
控制器，其经耦合到所述阵列，其中所述控制器经配置以操作所述感测电路以：
引起将页面表格存储于所述阵列中；
通过存取所述页面表格而确定数据的一部分的物理地址；及
引起将数据的所述部分存储于缓冲器中。
2.根据权利要求1所述的设备，其中所述缓冲器是转译后备缓冲器TLB。
3.根据权利要求1所述的设备，其中所述控制器经配置以操作所述感测电路以确定所述物理地址包括所述控制器经配置以独立于从主机接收执行页面寻选的中间指令而进行遍及所述阵列中的所述页面表格的所述页面表格寻选。
4.根据权利要求3所述的设备，其中所述控制器经配置以引起将所述页面表格存储于所述阵列中包括所述控制器经配置以使用指示数据的所述部分的位置的分层级来存储一系列描述符。
5.根据权利要求4所述的设备，其中所述分层级中的每一者是对所述分层级的随后下一级的子区段的指针。
6.根据权利要求5所述的设备，其中所述分层级的最后分层级指示数据的所述部分的所述物理地址。
7.根据权利要求1到6中任一权利要求所述的设备，其中所述存储器单元阵列经配置以存储所述页面表格而非与所述存储器单元阵列相关联的主存储器。
8.一种方法，其包括：
搜索对应于后备转译缓冲器TLB中的虚拟地址的物理地址；
确定所述虚拟地址非定位于所述TLB中；
独立于来自主机的中间页面表格寻选指令在存储器阵列中执行页面表格寻选；及
基于所述页面表格寻选定位所述物理地址。
9.根据权利要求8所述的方法，其中执行所述页面表格寻选包括解析所述页面表格的第一级以确定所述页面表格的第二级中的位置。
10.根据权利要求9所述的方法，其包括解析所述第二级以确定所述页面表格的第三级中的位置。
11.根据权利要求10所述的方法，其包括解析所述页面表格的所述第三级以确定所述页面表格的第四级中的位置。
12.根据权利要求11所述的方法，其包括解析所述页面表格的所述第四级以确定对应于所述虚拟地址的所述物理地址。
13.根据权利要求8所述的方法，其中响应于确定所述物理地址，发送定位在待存储于所述TLB中的所述物理地址处的数据的所述部分。
14.根据权利要求8到13中任一权利要求所述的方法，其中执行所述页面表格寻选包括同时比较所述虚拟地址与所述页面表格的多个元素中的每一者。
15.根据权利要求14所述的方法，其中比较所述虚拟地址与所述多个元素中的每一者包括使用多个第一感测组件来比较所述虚拟地址与所述多个元素的第一者。
16.根据权利要求15所述的方法，其中所使用的所述多个第一感测组件是对应于所述虚拟地址及所述多个元素的所述第一者的长度的数量。
17.根据权利要求15所述的方法，其中比较所述虚拟地址与所述多个元素中的每一者包括与比较所述虚拟地址与所述多个元素的所述第一者同时使用多个第二感测组件来比较所述虚拟地址与所述多个元素的第二者。
18.根据权利要求17所述的方法，其中所述方法包含将所述存储器阵列及所述感测电路用作全关联高速缓存以在解析所述页面表格级的同时定位所述物理地址。
19.一种设备，其包括：
存储器单元阵列，其经配置以存储页面表格；
感测电路，其耦合到所述阵列；及
控制器，其经耦合到所述阵列，其中所述控制器经配置以操作所述感测电路以：
搜索转译后备缓冲器TLB中的地址，其中所述地址与数据的一部分相关联；
响应于所述TLB中不存在所述地址，执行遍及所述页面表格的寻选；
基于所述页面表格寻选而确定数据的所述部分的物理地址；及
引起将数据的所述部分存储于所述TLB中。
20.根据权利要求19所述的设备，其中所述存储器单元阵列及所述感测电路经配置为全关联高速缓存以确定所述物理地址。
21.根据权利要求19到20中任一权利要求所述的设备，其中所述控制器经配置以响应于数据的所述部分不在所述存储器单元阵列中而指示主机在额外存储器位置中定位数据的所述部分。
22.一种方法，其包括：
响应于确定与数据的一部分相关联的虚拟地址非定位于转译后备缓冲器TLB中而对存储于存储器阵列中的页面表格执行页面表格寻选以确定与数据的所述部分相关联的物理地址；
其中执行所述页面表格寻选包括使用所述感测电路同时解析页面表格级。
23.根据权利要求22所述的方法，其中使用所述感测电路同时解析所述页面表格级包括比较所述虚拟地址与所述页面表格中的多个元素中的每一者。
24.根据权利要求23所述的方法，其中在比较所述虚拟地址与所述多个元素中的每一者时，存储于所述存储器阵列中的所述页面表格用作全关联高速缓存。
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