TWI699651B - 記憶體裝置及其操作方法 - Google Patents

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Abstract

本發明揭示一種例示性記憶體頁面表格尋選，其可包含使用經組態以儲存一頁面表格之一記憶體胞陣列。該頁面表格尋選可包含使用經耦合至該陣列之感測電路。該頁面表格尋選可包含使用經耦合至該陣列之一控制器。該控制器可經組態以操作該感測電路以藉由存取該記憶體胞陣列中之該頁面表格而判定資料之一部分之一實體位址。該控制器可經組態以操作該感測電路將資料之該部分儲存於一緩衝器中。

Description

記憶體裝置及其操作方法
本發明大體上係關於半導體記憶體及方法，且更特定言之，係關於與頁面表格相關之裝置及方法。
記憶體器件通常被提供為計算系統中之內部、半導體、積體電路。存在諸多不同類型之記憶體，其等包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力以維持其資料(例如，主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)等等。非揮發性記憶體可藉由在未供電時留存所儲存資料而提供永久性資料且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM))及磁阻性隨機存取記憶體(MRAM)(諸如自旋力矩轉移隨機存取記憶體(STT RAM))等等。
計算系統通常包含數個處理資源(例如，一或多個處理器)，其等可擷取及執行指令且將所執行指令之結果儲存至一合適位置。一處理資源可包括數個功能單元，諸如算術邏輯單元(ALU)電路、浮點單元(FPU)電路及一組合邏輯區塊，例如，該等功能單元可用於藉由對資料(例如，一或多 個運算元)執行諸如及(AND)、或(OR)、非(NOT)、反及、反或及互斥或(XOR)邏輯運算及逆(例如，反轉)邏輯運算而執行指令。例如，功能單元電路可用於經由數個邏輯運算對運算元執行諸如加法、減法、乘法及除法之算術運算。
在將指令提供至功能單元電路以供執行中可涉及一計算系統中之數個組件。例如，指令可由諸如一控制器及/或主機處理器之一處理資源執行。資料(例如，將對其執行指令之運算元)可儲存於可藉由功能單元電路存取之一記憶體陣列中。指令及資料可自記憶體陣列擷取且可在功能單元電路開始對資料執行指令之前序列化及/或緩衝。此外，由於可透過功能單元電路在一或多個時脈循環中執行不同類型之運算，故亦可序列化及/或緩衝指令及資料之中間結果。
在諸多例項中，處理資源(例如，處理器及/或相關聯之功能單元電路)可使用虛擬位址來存取實體位址。可使用一轉譯旁看緩衝器(translation lookaside buffer；TLB)來將一虛擬位址映射至一實體位址。回應於一TLB中不含虛擬位址映射，可執行一頁面表格尋選以便判定與虛擬位址相關聯之實體位址。可由一控制器起始及/或控制一頁面表格尋選，其中頁面表格尋選之各運算可包含控制器接收中間結果且發送針對頁面表格尋選之一下一運算之額外指令。在整個頁面表格尋選程序中，頁面表格尋選可消耗控制器之大量操作資源，諸如電力。
100:計算系統
110:主機
120:記憶體器件
122:中央處理單元(CPU)
124:邏輯單元
126:轉譯旁看緩衝器(TLB)
128:CPU快取區
130:記憶體陣列
134:頁面表格
140:控制器
142:位址電路
144:I/O電路
146:列解碼器
148:寫入電路
150:感測電路
152:行解碼器
154:匯流排
156:I/O匯流排
230:實體記憶體
232:虛擬位址
233至233-N:有效位元
234:頁面表格
235:PTE項目
235-1至235-P:PTE項目
237至237-Q:實體位址
334-1:第一級頁面表格
334-2:粗略頁面表格
339:轉譯表格基址
339-1:虛擬位址
339-2:藉由VA[19：12]索引
339-3:藉由VA[15：0]索引
339-4:藉由VA[11：0]索引
341-1:基址
341-2:基址
341-3:基址
343-1:大頁面
343-2:小頁面
345-1:無效位元
345-2:無效位元
451:輸入位址
453:轉譯表格基址暫存器
455:描述符位址
457:第一級表格描述符
459:描述符位址
461:第二級表格描述符
463:描述符位址
465:第三級表格描述符
467-1:第一資料部分
467-2:第二資料部分
467-3:第三資料部分
471:第一級查找
475:第二級查找
479:第三級查找
481:輸出位址
502-1:電晶體
502-2:電晶體
503-1:電容器
503-2:電容器
504-X:字線
504-Y:字線
505-1:資料線/感測線
505-2:資料線/感測線
506:感測放大器
507-1:傳遞閘極
507-2:傳遞閘極
512-1:參考電壓
512-2:供應電壓
513:邏輯運算選擇邏輯
514:平衡電路
515:鎖存器
517-1:節點
517-2:節點
524:電晶體
525-1:電晶體
525-2:電晶體
526:平衡(EQ)控制信號線
527-1:NMOS電晶體
527-2:NMOS電晶體
529-1:PMOS電晶體
529-2:PMOS電晶體
530:陣列
531:計算組件
550:感測電路
564:鎖存器
605-1:互補感測線
605-2:互補感測線
606:感測放大器
607-1:傳遞閘極
607-2:傳遞閘極
613-6:邏輯運算選擇邏輯
631:計算組件
642:交換閘極/交換電晶體
650-1:隔離電晶體
650-2:隔離電晶體
652:邏輯選擇電晶體
654:邏輯選擇電晶體
662:邏輯選擇電晶體
664:邏輯選擇電晶體
681:第一右移位電晶體
682:第二右移位控制線
683:控制線
686:第二右移位電晶體
687:第一反相器
688:第二反相器
689:第一左移位電晶體
690:第二左移位電晶體
691:第一左移位控制線
692:第二左移位控制線
744:起始資料值
745:起始資料值
747:列
756:行
770:行
771:行
775:連接路徑
776:列
777:列
778:列
779:列
780:標題
801:發信
901:發信
SF1:節點
SF2:節點
ST1:節點
ST2:節點
圖1係根據本發明之實施例之呈包含一記憶體器件之一計算系統之形式之一裝置之一方塊圖。
圖2係繪示根據本發明之實施例之一記憶體系統之一示意圖。
圖3係繪示根據本發明之實施例之頁面表格定址之一示意圖。
圖4係繪示根據本發明之實施例之一頁面表格尋選之一實例之一示意圖。
圖5係繪示根據本發明之實施例之感測電路之一示意圖。
圖6係繪示根據本發明之實施例之具有可選邏輯運算選擇邏輯之感測電路之一示意圖。
圖7係繪示根據本發明之實施例之藉由一感測電路實施之可選邏輯運算結果之一邏輯表。
圖8繪示根據本發明之實施例之與使用感測電路執行一邏輯運算及一移位運算相關聯之一時序圖。
圖9繪示根據本發明之實施例之與使用感測電路執行一邏輯運算及一移位運算相關聯之一時序圖。
本發明包含與一記憶體陣列頁面表格尋選相關之裝置及方法。一例示性裝置包括一記憶體胞陣列。例示性裝置可包括耦合至陣列之感測電路。一控制器可經耦合至陣列且控制器可經組態以操作感測電路以使一頁面表格儲存於陣列中。控制器可經組態以藉由存取記憶體胞陣列中之頁面表格而判定資料之一部分之一實體位址。控制器可經組態以操作感測電路以使資料之該部分儲存於一緩衝器中。
在至少一項實施例中，一主機可存取一轉譯旁看緩衝器(TLB)以判定與一已知虛擬位址相關聯之一實體位址。回應於TLB中不存在至實體位址之虛擬位址映射，可執行一頁面表格尋選以判定實體位址。例如，使用虛 擬記憶體之一作業系統給人該記憶體係記憶體之一較大、連續區段之印象。在實體上，記憶體可跨實體記憶體之不同區域散佈。當由主機操作之一程序請求對記憶體中之資料之存取時，作業系統可被賦予將由程序提供之虛擬位址映射至定位或儲存資料之實體記憶體之一實體位址的任務。一轉譯旁看緩衝器(TLB)可為用於改良至實體位址之虛擬位址轉譯之一快取區。TLB可經實施為一內容可定址記憶體(CAM)。CAM之搜尋鍵可為虛擬位址且搜尋結果可為實體位址。若TLB中存在所請求虛擬位址，則TLB可指示一匹配且擷取對應實體位址。若所請求位址非定位於TLB中(指示為一未命中)，則可藉由使用一頁面表格來執行遍及頁面表格之一頁面表格尋選而將虛擬位址轉譯成實體位址。一頁面表格係作業系統用來儲存虛擬位址至實體位址之映射之一表格，其中各映射被稱為一頁面表格項目(PTF)。TLB可儲存虛擬至實體位址之更易存取轉譯，而頁面表格尋選可需要額外時間及資源來判定對應實體位址。
在一些先前方法中，主機可發送命令至一記憶體陣列之一主機控制器以供頁面表格尋選之一第一運算，自第一運算接收輸入，且發送額外命令以供頁面表格尋選之一額外運算。如此，主機控制器可在頁面表格尋選之各運算期間自主機接收命令及/或發送命令至主機。在頁面表格尋選期間的主機與頁面表格之間的往返可係費時且耗能的。在本發明之至少一項實施例中，如下文描述，頁面表格可經儲存於一記憶體陣列中且記憶體陣列可由一記憶體控制器操作以獨立於自記憶體陣列發送中間結果至主機(例如，至主機控制器)(例如，在未發送的情況下)且在未自主機發送中間指令至記憶體陣列的情況下執行頁面表格尋選運算。例如，記憶體陣列可包含在各中間指令期間未來回於主機發送輸入及/或輸出資料的情況下執 行記憶體內之一頁面表格尋選之各運算。如此，可釋放主機控制器資源及/或電力以便使用主機控制器以供額外運算。
例如，請求一已知虛擬位址之一實體位址之一命令可自一主機控制器發送至一記憶體陣列。可執行實體位址是否在一轉譯旁看緩衝器(TLB)中之一判定。回應於TLB中不存在虛擬至實體映射，記憶體陣列可執行記憶體陣列內之一頁面表格尋選且在頁面表格尋選完成時發送實體位址至控制器。記憶體中之頁面表格尋選之運算可包含數個記憶體中處理運算(如下文相關聯於圖5至圖9描述)，以便執行記憶體中之頁面表格尋選。
在本發明之以下詳細描述中，參考形成本發明之一部分且其中藉由繪示展示可如何實踐本發明之一或多項實施例之隨附圖式。足夠詳細地描述此等實施例以使一般技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且在不脫離本發明之範疇之情況下可做出程序、電及/或結構改變。如在本文中使用，諸如「n」之標示符(尤其關於圖式中之參考數字)指示可包含如此指定之數個特定特徵。如在本文中使用，「數個」特定事物指代一或多個此等事物(例如，數個記憶體陣列可指代一或多個記憶體陣列)。「複數個」意在指代超過一個此等事物。
本文中之圖遵循一編號慣例，其中首位或前幾位數字對應於圖式圖號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字識別不同圖之間的類似元件或組件。例如，134可參考圖1中之元件「34」，且一類似元件可在圖2中參考為234。如將暸解，可添加、交換及/或消除在本文之各種實施例中展示之元件，以便提供本發明之數個額外實施例。另外，如將暸解，在圖式中提供之元件之比例及相對尺寸旨在圖解說明本發明之特定實施例，且不應被視為一限制意義。
圖1係根據本發明之數項實施例之呈包含一記憶體器件120之一計算系統100之形式之一裝置之一方塊圖。如在本文中使用，一記憶體器件120、一記憶體陣列130、一控制器140及/或感測電路150亦可被單獨視為一「裝置」。
計算系統100可包含經耦合至記憶體器件120之一主機110，包含一計算記憶體器件110(例如，包含一記憶體陣列111及/或感測電路150)。記憶體器件120可充當一習知記憶體及/或一計算記憶體。主機110可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一行動電話或一記憶體卡讀取器以及各種其他類型之主機。主機110可包含一系統主機板及/或背板且可包含數個處理資源(例如，一或多個處理器、微處理器或一些其他類型之控制電路)，諸如中央處理單元(CPU)122。一大容量儲存器(未繪示)可用作一儲存器件或無法由CPU 122直接存取之其他媒體，諸如硬碟機、固態磁碟機、光碟機，且可為非揮發性記憶體。在一些實施例中，大容量儲存器可在主機110外部。主機110可經組態為具有一作業系統。作業系統係管理硬體資源且對在作業系統上運行之其他可執行指令(應用程式)提供服務之可執行指令(軟體)。作業系統可實施一虛擬記憶體系統。
CPU 122可包含經耦合至一轉譯旁看緩衝器(TLB)126及CPU快取區128之一邏輯單元124。一邏輯單元124之一實例係一算術邏輯單元(ALU)，其係可對二進位整數執行算術及按位元邏輯運算之一電路。數個ALU可用於用作一浮點單元(FPU)(其係對浮點數進行運算之一電路)及/或一圖形處理單元(GPU)(其係加速預期用於輸出至一顯示器之一圖框緩衝器中之影像之產生之一電路)。TLB 126係記憶體管理硬體可用來改良虛 擬位址轉譯速度之一快取區。TLB 126可為一內容可定址記憶體，其中搜尋鍵係一虛擬位址且搜尋結果係一實體位址。TLB 126可包含作業系統頁面表格項目，其等將虛擬位址映射至實體位址，且作業系統頁面表格可經儲存於記憶體中(例如，記憶體陣列130中)。CPU快取區128可為相對更快之暫存器與相對更緩慢之主記憶體(未特定繪示)之間的一中間階段。待由CPU 122運算之資料可在被放置在一暫存器中之前被複製至CPU快取區128，其中該等運算可藉由邏輯單元124實現。雖然未特定繪示，但CPU快取區128可為一多級階層快取區。
計算系統100可包含單獨積體電路，或主機110及記憶體陣列130及感測電路150皆可位於相同積體電路上。計算系統100可(例如)為一伺服器系統及/或一高效能計算系統及/或其之一部分。儘管在圖1中展示之實例繪示具有一范紐曼(Von Neumann)架構之一系統，但本發明之實施例可以非范紐曼架構(例如，一杜林機(Turing machine)，其可不包含通常與一范紐曼架構相關聯之一或多個組件(例如，CPU、ALU等))實施。
為明確起見，系統100已經簡化以集中於與本發明特定相關之特徵。例如，記憶體陣列130可為DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/NOR快閃陣列。陣列130可包括配置成藉由存取線(在本文中可被稱為字線或選擇線)耦合之列及藉由感測線耦合之行之記憶體胞。儘管在圖1中展示一單一陣列130，但實施例並不如此受限制。例如，記憶體器件120可包含數個陣列130(例如，數個DRAM胞組)。相關聯於圖2描述一例示性DRAM陣列。
記憶體器件120包含位址電路142以鎖存經由一I/O匯流排156(例 如，一資料匯流排)透過I/O電路144提供之位址信號。位址信號亦可經接收至控制器140(例如，經由位址電路142及/或經由匯流排154)。藉由一列解碼器146及一行解碼器152接收及解碼位址信號以存取記憶體陣列130。可藉由使用感測電路150感測資料線上之電壓及/或電流改變而自記憶體陣列130讀取資料。感測電路150可讀取及鎖存來自記憶體陣列130之一頁(例如，列)資料。I/O電路144可用於經由I/O匯流排156與主機110之雙向資料通信。寫入電路148用於將資料寫入至記憶體陣列130。
控制器140解碼藉由控制匯流排154自主機110提供之信號。此等信號可包含用於控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料擦除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制器140負責執行來自主機110之指令。控制器140可為一狀態機、一定序器或一些其他類型之控制電路。控制器140可以硬體、韌體及/或軟體實施。控制器140亦可控制移位電路，其可根據各種實施例實施於(例如)感測電路150中。
在下文進一步描述感測電路150之實例。舉例而言，在數項實施例中，感測電路150可包括數個感測放大器(例如，在圖5中展示為506且在圖6中展示為606之感測放大器)及可用於執行邏輯運算(例如，諸如對與互補資料線相關聯之資料之頁面表格尋選運算)之數個計算組件(例如，在圖5中展示為531且在圖6中展示為631之計算組件)。感測放大器可包括(例如)一靜態鎖存器，其可在本文中被稱為主鎖存器。計算組件531可包括(例如)一動態及/或靜態鎖存器，其可在本文中被稱為次鎖存器，且其可充當且被稱為一累加器。
在數項實施例中，感測電路(例如，150)可用於使用儲存於陣列130 中之資料作為輸入執行邏輯運算(例如，頁面表格尋選運算)且在不經由一感測線位址存取傳送資料(例如，不觸發一行解碼信號)之情況下將邏輯運算之結果儲存回至陣列130。因而，各種邏輯功能可使用感測電路150執行且在感測電路150內執行而非(或相關聯於)藉由感測電路外部之處理資源(例如，藉由與主機110相關聯之一處理器及/或定位於器件120上(諸如在控制器140上或別處)之其他處理電路，諸如ALU電路)執行。
在各種先前方法中，例如，與一運算元相關聯之資料將經由感測電路自記憶體讀取且經由I/O線(例如，經由本地I/O線及/或全域I/O線)提供至外部ALU電路。外部ALU電路可包含數個暫存器且將使用運算元執行邏輯功能，且結果將經由I/O線傳送回至陣列(例如，130)。相比之下，在本發明之數項實施例中，感測電路(例如，150)經組態以對儲存於記憶體(例如，陣列130)中之資料執行邏輯運算且在不啟用耦合至感測電路之一I/O線(例如，一本地I/O線)(其可形成於與陣列之記憶體胞之間距上)之情況下將結果儲存回至記憶體。啟用一I/O線可包含啟用(例如，開啟)具有耦合至一解碼信號(例如，一行解碼信號)之一閘極及耦合至I/O線之一源極/汲極之一電晶體。實施例不限於此。例如，在數項實施例中，感測電路(例如，150)可用於在不啟用陣列之行解碼線之情況下執行邏輯運算；然而，可啟用(若干)本地I/O線以便將一結果傳送至除返回至陣列以外之一合適位置(例如，至一外部暫存器)。
因而，在數項實施例中，由於感測電路150可在不使用一外部處理資源之情況下執行適當邏輯運算以執行此等計算功能，故在陣列130及感測電路150外部之各種電路(例如，與一ALU相關聯之外部暫存器)無需執行邏輯功能。因此，感測電路150可用於(至少在一定程度上)補充及/或替換 此一外部處理資源(或至少此一外部處理資源之頻寬)。然而，在數項實施例中，感測電路150可用於執行除藉由一外部處理資源(例如，主機110)執行之邏輯運算以外之邏輯運算(例如，執行指令)。例如，主機110及/或感測電路150可限於僅執行特定邏輯運算及/或特定數目個邏輯運算。
在至少一項實施例中，主機110可判定一虛擬位址是否定位於主機110之TLB 126中。回應於TLB 126包含虛擬位址，對應實體位址可經定位於TLB 126中且用於定位與原始虛擬位址相關聯之資料。回應於TLB 126不包含虛擬位址(例如，由TLB 126指示之一未命中)，主機110可發送一命令至記憶體器件120以定位記憶體陣列130之一頁面表格134中之虛擬位址。可在記憶體中執行如下文描述之數個記憶體中處理運算以執行一頁面表格尋選以定位頁面表格134中之實體位址。
圖2係繪示根據本發明之數項實施例之一記憶體系統之一示意圖。圖2包含一虛擬位址232、一頁面表格234及一實體記憶體230(例如，諸如圖1中之記憶體陣列130)。實體記憶體230可將資料儲存在實體位址237-1、237-2、237-3、...、237-Q。在一些實例中，一控制器(例如，圖1中之控制器140)可使用一虛擬位址(諸如虛擬位址232)判定資料之一部分之一實體位置。例如，可請求由控制器使用與虛擬位址232相關聯之資料之一部分以執行數個運算。資料之該部分可經定位於一記憶體230中之一實體位置處。虛擬位址232可用於判定資料之該部分之實體位置。
一虛擬位址232可指示儲存資料之一部分之一對應實體頁面。虛擬位址232可用於搜尋一頁面表格234(例如，一查找頁面表格)。一頁面表格234可為用於在一虛擬位址(例如，虛擬位址232)與儲存於實體記憶體230中之資料之一實體位址(例如，實體位址237-3)之間映射之一資料結構。 在至少一項實施例中，由系統100執行之一程序可請求存取與虛擬位址232相關聯之資料之一部分。可藉由硬體或更具體言之藉由一RAM系統使用對應於虛擬位址232之一實體位址。回應於頁面表格指示與虛擬位址232相關聯之資料之該部分非定位於記憶體陣列230中，資料之該部分可經定位於一額外記憶體陣列(例如，不在記憶體器件120上之一外部記憶體陣列)中。頁面表格234可包含數個頁面表格項目(PTE)235。例如，一第一PTE項目235-1可為一虛擬位址至一實體位址237-3之一第一映射。一有效位元「1」233-1可指示第一PTE 235-1經定位於實體記憶體230中。一第二PTE項目235-2可為一虛擬位址至一實體位址237-1之一第二映射，藉由一有效位元「1」233-2指示為定位於實體記憶體230中。一實體位址237-2經繪示為不與頁面表格234中之一PTE相關聯。
各對應PTE項目235可與一有效位元233相關聯。第二PTE項目235-2可與一有效位元233-2相關聯。有效位元233-2可為一「1」且可指示一對應虛擬位址經映射至一有效實體位址。一第三PTE項目235-3可與一有效位元233-3相關聯。有效位元233-3可為一「0」且可指示一對應虛擬位址未映射至一有效實體位址(由一對應實體位址237位置中之「INVALID」指示)。頁面表格234可包含在自一第一PTE項目235-1至一第P PTE項目235-P之範圍中之P個PTE項目及一第N有效位元233-N。
圖3係繪示根據本發明之數項實施例之頁面表格定址之一示意圖。一頁面表格可包含用於將一虛擬位址映射至一實體位址之多個級。一轉譯表格基址(translation table base)339可指示一第一級頁面表格334-1內之一位置以開始將一虛擬位址映射至一實體位址。第一級頁面表格334-1可藉由在位址位元31至20之範圍(例如，「31：20」)中之虛擬位址339-1索引。 一無效位元345-1可指示一特定虛擬位址未映射至一實體位址。與一有效位元「01」相關聯之一虛擬位址可指示一粗略頁面表格334-2內之一特定位置。
來自第一級頁面表格334-1之虛擬位址(VA)之一基址341-1(例如，「L1D[31：10]」，指示在位元31至10之範圍中之第一級資料)可指示一粗略頁面表格334-2內之一位置以繼續判定一實體位址。粗略頁面表格334-2可藉由該位址之位元19至12(例如，「19：12」)339-2索引。一無效位元345-2(例如，「00」)可指示一特定虛擬位址未映射至粗略頁面表格334-2中之一實體位址，其藉由粗略頁面表格334-2與大頁面343-1之間不存在箭頭所指示。VA之一基址341-2來自粗略頁面表格334-2(例如，「L2D[31：16]」，指示在位元31至16之範圍中之第二級資料)。
粗略頁面表格334-2之一中間位元「01」可指示一虛擬位址經定位於資料之一大頁面(例如，64KB)343-1內。大頁面343-1可藉由虛擬位址之位元15至0(例如，「15：0」)339-3索引。粗略頁面表格334-2之一上位元「1XN」可指示一虛擬位址經定位於一小頁面(例如，4KB擴展小頁面)343-2內。VA之一基址341-3來自粗略頁面表格334-2(例如，「L2D[31：12]」，指示在位元31至12之範圍中之第二級資料)。小頁面343-2可藉由虛擬位址之位元11至0(例如，「11：0」)339-4索引。
在至少一項實施例中，一頁面表格可經儲存於記憶體(例如，圖1中之記憶體陣列130)中。使用記憶體中之頁面表格來從一虛擬位址判定一實體位置之指令可從一主機(例如，主機110)發送至一記憶體(例如，130)，使得記憶體可在記憶體內執行一頁面表格尋選。如此，記憶體可在無來自主機之完成頁面表格尋選的額外指令及/或控制的情況下使用記憶體內之 一頁面表格來執行頁面表格尋選。
在記憶體中執行之一頁面表格尋選之一實例在下文由以下虛擬程式碼(pseudocode)繪示：1. 1st Level page table deference：a. Store virtual address in register R1；b. Mask bits 0...19 of R1 and store in R2；c. Store translation base address in register R3；d. Perform AND on R2 and R3 and store in R4；e. Read address indicated by R4 and store result in R4；2. 2nd Level page table dereference：a. Mask bits 0...11, 20...31 of R1 and store in R2；b. Perform AND on R2 and R4 and store result in R4；作為用於執行一頁面表格尋選之以上虛擬程式碼之一實例，可提領(de-reference)一第一級頁面表格。與虛擬程式碼1.a(例如，「Store virtual address in register R1」)相關聯，一虛擬位址可經儲存於一第一暫存器(例如，與ROW Y相關聯之記憶體胞之一第一列，如在下文圖5中繪示)中。與虛擬程式碼1.b(例如，「Mask bits 0...19 of R1 and store in R2」)相關聯，可遮蔽儲存於第一暫存器中之虛擬位址之第0位元(例如，一最低有效位元)至一第19位元(例如，第19最高有效位元)。因此，第20至第31位元(如在圖3中之實例中繪示)可保持未經遮蔽，如圖3中針對第一級頁面表格334-1之「INDEXED BY VA[31：20]」339-1指示。此外，具有經遮蔽之第0至第19位元之虛擬位址可經儲存於一第二暫存器(例如，陣列530中之第二列記憶體胞，未繪示)中。
與虛擬程式碼1.c(例如，「Store translation base address in register R3」)相關聯，一轉譯表格基址(例如，圖3中之BASE ADDRESS FROM L1D[31：10]341-1)可經儲存於一第三暫存器(例如，陣列530中之第三列記憶體胞，未繪示)中。一轉譯表格基址可指示含有區段或頁面描述符或兩者之實體記憶體中之一表格之一基址。一頁面描述符可提供(例如)含有用於大頁面抑或小頁面存取之第二級描述符之一頁面表格之一基址。與虛擬程式碼1.d(例如，「Perform AND on R2 and R3 and store in R4」)相關聯，可對儲存於第二暫存器中之經遮蔽虛擬位址執行一AND運算，且可將轉譯表格基址儲存於第三暫存器中。與虛擬程式碼1.e(例如，讀取由R4指示之位址且將結果儲存於R4中)相關聯，儲存於第四暫存器「R4」(例如，陣列530中之第四列記憶體胞，未繪示)中之資料可指示待使用之一讀取位址，且可讀取儲存在讀取位址位置處之資料且將其儲存於第四暫存器中。
與虛擬程式碼2.(例如，「2nd Level page table dereference」)相關聯，可提領一第二級頁面表格。與虛擬程式碼2.a(例如，「Mask bits 0...11,20...31 of R1 and store in R2」)相關聯，可遮蔽第0位元(例如，最低有效位元)至第11位元且可遮蔽第20位元至第31位元。藉此，第12位元至第19位元保持未經遮蔽(例如，如由圖3中之「INDEXED BY VA[19：12]」339-2指示)。具有經遮蔽之第0至第11位元及第20至第31位元之位址可經儲存於一第二暫存器(例如，陣列530中之第二列記憶體胞)中。與虛擬程式碼2.b(例如，「Perform AND on R2 and R4 and store result in R4」)相關聯，可對儲存於第二暫存器及第四暫存器中之資料執行一AND運算。例如，可使用包含在虛擬程式碼2.a之運算期間經遮蔽之第0至第11位元及第20至第31位元之資料對在虛擬程式碼1.e之運算期間儲存於第四暫存器中之讀取位址進行AND運算。可將AND運算之結果儲存於第 四暫存器中。
雖然此實例繪示具有一第一級及一第二級頁面表格提領之實例，但實例不限於此。例如，可執行一第三級頁面表格提領等等。重點在於可由一主機傳輸自一虛擬位址識別一實體位址之指令且可由記憶體自身執行在記憶體中執行頁面表格尋選之運算，而非在執行頁面表格尋選整個過程中自主機接收額外指令。例如，如下文相關聯於圖5至圖9描述，可在記憶體中執行數個運算(包含AND及OR運算)。
圖4係繪示根據本發明之數項實施例之一頁面表格尋選之一實例之一示意圖。如在圖4中繪示，可對一全關聯快取區執行頁面表格尋選。一全關聯快取區係指其中來自任何位址之資料可經儲存於任何快取位置中之一快取區。一整個位址被用作標籤且所有標籤同時(相關聯地)與一所請求位址比較。回應於匹配所請求位址，存取一相關聯之資料。此可解決對快取位置之爭用，因為在整個快取區已滿時可清除一區塊，且可以一更效率之方式選擇待清除之一區塊。
頁面表格尋選可包含一輸入位址451之一第一資料部分467-1、一第二資料部分467-2及一第三資料部分467-3。第一資料部分467-1可包含輸入位址451之一第30位元。第一資料部分467-1可用於判定一描述符位址455之一部分。由第一資料部分467-1判定之描述符位址455之該部分可包含描述符位址455之第n-1位元。如469所示，一轉譯表格基址暫存器453(包含一第0位元至一第63位元)可用於判定描述符位址455之一第n位元至一第39位元。描述符位址455可用作一第一級查找471以判定第一級表格描述符457。
第二資料部分467-2可包含輸入位址451之一第21位元至一第29位 元。第二資料部分467-2可用於判定一第一級表格描述符457之一描述符位址459之一部分。第一級表格描述符457之描述符位址459之該部分可包含描述符位址459之一第3位元至一第11位元。如473所示，第一級表格描述符457之一第12位元至一第39位元可用於判定描述符459之一第12位元至一第39位元。描述符位址459可用作一第二級查找475以判定第二級表格描述符461。
第三資料部分467-3可包含輸入位址451之一第12位元至一第20位元。第三資料部分467-3可用於判定一第二級表格描述符461之一描述符位址463之一部分。第二級表格描述符461之描述符位址463之該部分可包含描述符位址463之一第3位元至一第11位元。如477所示，第二級表格描述符461之一第12位元至一第39位元可用於判定該描述符位址463之一第12位元至一第39位元。描述符位址463可用作一第三級查找479以判定第三級表格描述符465。第三級表格描述符465之一輸出位址481可用於判定最初用作輸入位址451之虛擬位址之實體位址。可回應於接收請求一實體位址之一主機命令在記憶體中執行此頁面表格尋選。可在無指示如何在記憶體中執行頁面表格尋選之主機之進一步指令的情況下執行頁面表格。記憶體可用於執行運算以完成頁面表格尋選。例如，如相關聯於圖3描述，可執行數個遮蔽運算及/或AND運算以便判定第一級457、第二級461及/或第三級463表格描述符。雖然圖4中之實例包含額外標記(例如，「IGNORED」等等)，但額外標記被用作一頁面表格尋選描述之一實例且不限於此等額外標記及/或描述。另外，雖然輸入位址451包含位元0至39，但實施例不限於此且可包含任何數目個位元。同樣地，描述符位址455、459、463及表格描述符457、461、465之大小不限於在此實例中繪 示且描述之彼等。
圖5係繪示根據本發明之數項實施例之感測電路之一示意圖。一記憶體胞包括一儲存元件(例如，電容器)及一存取器件(例如，電晶體)。例如，電晶體502-1及電容器503-1包括一記憶體胞，且電晶體502-2及電容器503-2包括一記憶體胞等等。在此實例中，記憶體陣列530係ITIC(一個電晶體一個電容器)記憶體胞之一DRAM陣列。在數項實施例中，記憶體胞可為破壞性讀取記憶體胞(例如，讀取儲存於記憶體胞中之資料破壞資料，使得最初儲存於胞中之資料在被讀取之後被刷新)。
記憶體陣列530之胞配置成藉由字線504-X(ROW X)、504-Y(ROW Y)等等耦合之列及藉由互補感測線對(例如，資料線DIGIT(n)/DIGIT(n)_)耦合之行。對應於各對互補感測線之個別感測線亦可分別被稱為資料線505-1(D)及505-2(D_)。儘管在圖5中僅展示一對互補資料線(例如，一個行)，但本發明之實施例不限於此，且一記憶體胞陣列可包含額外記憶體胞行及/或資料線(例如，4,096個、8,192個、16,384個等等)。
記憶體胞可耦合至不同資料線及/或字線。例如，一電晶體502-1之一第一源極/汲極區可耦合至資料線505-1(D)，電晶體502-1之一第二源極/汲極區可耦合至電容器503-1，且一電晶體502-1之一閘極可耦合至字線504-Y。一電晶體502-2之一第一源極/汲極區可耦合至資料線505-2(D_)，電晶體502-2之一第二源極/汲極區可耦合至電容器503-2，且一電晶體502-2之一閘極可耦合至字線504-X。如在圖5中展示，胞板可耦合至電容器503-1及503-2之各者。胞板可為一共同節點，在各種記憶體陣列組態中可將一參考電壓(例如，接地)施加至該節點。
根據本發明之數項實施例，記憶體陣列530經耦合至感測電路550。 在此實例中，感測電路550包括對應於記憶體胞之各自行(例如，耦合至各自互補資料線對)之一感測放大器506及一計算組件531。感測電路550可對應於(例如)在圖1中展示之感測電路150。感測放大器506可耦合至互補感測線505-1及505-2對。計算組件531可經由傳遞閘極507-1及507-2耦合至感測放大器506。傳遞閘極507-1及507-2之閘極可耦合至邏輯運算選擇邏輯513。
邏輯運算選擇邏輯513可經組態以包含：傳遞閘極邏輯，其用於控制耦合未在感測放大器506與計算組件531之間轉置之互補感測線505-1及505-2對之傳遞閘極(如在圖5中展示)；及/或交換閘極邏輯，其用於控制耦合在感測放大器506與計算組件531之間轉置之互補感測線對之交換閘極。邏輯運算選擇邏輯513亦可耦合至該對互補感測線505-1及505-2。邏輯運算選擇邏輯513可經組態以基於一選定邏輯運算控制傳遞閘極507-1及507-2(例如，控制傳遞閘極507-1及507-2處於一導電狀態或一不導電狀態)，如下文針對邏輯運算選擇邏輯513之各種組態詳細描述。
可操作感測放大器506以判定儲存於一選定記憶體胞中之一資料值(例如，邏輯狀態)。感測放大器506可包括一交叉耦合鎖存器，其在本文中可被稱為一初級鎖存器。在圖5中繪示之實例中，對應於感測放大器506之電路包括一鎖存器515，其包含耦合至該對互補資料線505-1及505-2之四個電晶體。然而，實施例不限於此實例。鎖存器515可為一交叉耦合鎖存器(例如，一對電晶體(諸如n通道電晶體(例如，NMOS電晶體)527-1及527-2)之閘極與另一對電晶體(諸如p通道電晶體(例如PMOS電晶體)529-1及529-2)之閘極經由節點517-1及517-2交叉耦合)。
在操作中，當感測(例如，讀取)一記憶體胞時，資料線505-1(D)或 505-2(D_)之一者上之電壓將略大於資料線505-1(D)或505-2(D_)之另一者上之電壓。一ACT信號可被驅動為高且一RNL*信號可被驅動為低以啟用(例如，觸發)感測放大器506。具有較低電壓之資料線505-1(D)或505-2(D_)將接通PMOS電晶體529-1或529-2之一者至比PMOS電晶體529-1或529-2之另一者更大的程度，藉此將具有較高電壓之資料線505-1(D)或505-2(D_)驅動為高至比被驅動為高之資料線505-1(D)或505-2(D_)更大的程度。
類似地，具有較高電壓之資料線505-1(D)或505-2(D_)將接通NMOS電晶體527-1或527-2之一者至比NMOS電晶體527-1或527-2之另一者更大的程度，藉此將具有較低電壓之資料線505-1(D)或505-2(D_)驅動為低至比另一資料線505-1(D)或505-2(D_)被驅動為低更大的程度。因此，在一短暫延遲後，具有略大電壓之資料線505-1(D)或505-2(D_)(例如，透過一源極電晶體(未展示))被驅動至供應電壓VDD之電壓，且另一資料線505-1(D)或505-2(D_)被驅動至參考電壓(例如，透過一汲入電晶體(未展示)被驅動至接地(GND))之電壓。因此，交叉耦合之NMOS電晶體527-1及527-2及PMOS電晶體529-1及529-2充當一感測放大器對，其等放大資料線505-1(D)及505-2(D_)上之差分電壓且操作以鎖存自選定記憶體胞感測之一資料值。
實施例不限於在圖5中繪示之感測放大器506組態。作為一實例，感測放大器506可為電流模式感測放大器及/或單端感測放大器(例如，耦合至一個資料線之感測放大器)。而且，本發明之實施例不限於諸如在圖5中展示之一摺疊資料線架構。
感測放大器506可連同計算組件531一起操作以使用來自一陣列之資 料作為輸入而執行各種邏輯運算。在數項實施例中，可將一邏輯運算之結果儲存回至陣列而不經由一資料線位址存取傳送資料(例如，不觸發一行解碼信號，使得經由本端I/O線將資料傳送至陣列及感測電路外部之電路)。因而，本發明之數項實施例可實現使用少於各種先前方法之電力執行與其相關聯之邏輯運算。另外，由於數項實施例可免除跨I/O線傳送資料以便執行邏輯功能(例如，在記憶體與離散處理器之間)的需要，故與先前方法相比，數項實施例可實現增大的平行處理能力。
感測放大器506可進一步包含平衡電路514，該平衡電路514可經組態以平衡資料線505-1(D)及505-2(D_)。在此實例中，平衡電路514包括耦合於資料線505-1(D)與505-2(D_)之間的一電晶體524。平衡電路514亦包括各具有耦合至一平衡電壓(例如，VDD/2)之一第一源極/汲極區之電晶體525-1及525-2，其中VDD係與陣列相關聯之一供應電壓。電晶體525-1之一第二源極/汲極區可耦合資料線505-1(D)，且電晶體525-2之一第二源極/汲極區可耦合資料線505-2(D_)。電晶體524、525-1及525-2之閘極可耦合在一起，且耦合至一平衡(EQ)控制信號線526。因而，啟動EQ啟用電晶體524、525-1及525-2，此將資料線505-1(D)及505-2(D_)有效地短接在一起且短接至平衡電壓(例如，VDD/2)。
儘管圖5展示包括平衡電路514之感測放大器506，但實施例不限於此，且平衡電路514可與感測放大器506離散地實施、以不同於在圖5中展示之一組態實施或完全不實施。
如下文進一步描述，在數項實施例中，可操作感測電路(例如，感測放大器506及計算組件531)以執行一選定邏輯運算且最初將結果儲存於感測放大器506或計算組件531之一者中，而不經由一I/O線自感測電路傳送 資料(例如，不經由例如一行解碼信號之啟動執行一資料線位址存取)。
邏輯運算之執行(例如，涉及資料值之布林(Boolean)邏輯函數)係基本且常用的。在諸多更高階函數中使用布林邏輯函數。因此，可使用改良邏輯運算實現之速度及/或功率效率，此可轉化為具有高階功能性之速度及/或功率效率。本文中描述用於在不經由一輸入/輸出(I/O)線傳送資料的情況下及/或在不傳送資料至陣列外部之一控制組件的情況下執行邏輯運算之裝置及方法。取決於記憶體陣列架構，用於執行邏輯運算之裝置及方法可不需要一感測線(例如，資料線、數位線、位元線)對之放大。
如在圖5中展示，計算組件531亦可包括一鎖存器564，該鎖存器564在本文中可被稱為一次級鎖存器。次級鎖存器564可以類似於在上文關於初級鎖存器515描述之一方式組態及操作，惟包括次級鎖存器之交叉耦合p通道電晶體(例如，PMOS電晶體)對可使其等各自源極耦合至一供應電壓512-2(例如，VDD)且次級鎖存器之交叉耦合n通道電晶體(例如，NMOS電晶體)對可使其等各自源極選擇性地耦合至一參考電壓512-1(例如，接地「GND」)，使得次級鎖存器被連續啟用除外。計算組件之組態不限於在圖5中展示為531之組態，且在下文進一步描述各種其他實施例。
圖6係繪示根據本發明之數項實施例之具有可選邏輯運算選擇邏輯之感測電路之一示意圖。圖6展示耦合至各自互補感測線605-1及605-2對之數個感測放大器606及經由傳遞閘極607-1及607-2耦合至感測放大器606之對應數目個計算組件631。可藉由一邏輯運算選擇邏輯信號PASS控制傳遞閘極607-1及607-2之閘極。例如，邏輯運算選擇邏輯613-6之一輸出可耦合至傳遞閘極607-1及607-2之閘極。
根據在圖6中繪示之實施例，計算組件631可包括經組態以向左及向 右移位資料值之一可載入移位暫存器之各自階(例如，移位胞)。根據一些實施例，計算組件631可具有雙向移位能力。根據本發明之各種實施例，計算組件631可包括經組態以在多個方向上(例如，向右及向左)移位之一可載入移位暫存器(例如，具有充當一各自移位階之各計算組件631)。根據本發明之各種實施例，計算組件631可包括經組態以在一個方向上移位之一可載入移位暫存器之各自階(例如，移位胞)。可載入移位暫存器可經耦合至互補感測線605-1及605-2對，其中各階之節點ST2經耦合至傳送一真資料值之感測線(例如，DIGIT(n))且其中各階之節點SF2經耦合至傳送一互補(例如，假)資料值之感測線(例如，DIGIT(n)_)。
根據一些實施例且如在圖6中繪示，移位暫存器之各計算組件631(例如，階)包括一對右移位電晶體681及686、一對左移位電晶體689及690以及一對反相器687及688。可將信號PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L施加至各自控制線682、683、691及692以相關聯於根據本文中描述之實施例執行邏輯運算及/或使資料移位而啟用/停用對應計算組件631之鎖存器上之回饋。在下文關於圖8及圖9進一步描述使資料移位(例如，自一特定計算組件631移位至一相鄰計算組件631)之實例。
可載入移位暫存器之計算組件631(例如，階)可包括具有經耦合至一第一右移位控制線680之一閘極(例如，「PHASE 1R」)之一第一右移位電晶體681及具有經耦合至一第二右移位控制線682之一閘極(例如，「PHASE 2R」)之一第二右移位電晶體686。可載入移位暫存器之各階之節點ST2經耦合至一第一反相器687之一輸入。第一反相器687之輸出(例如，節點SF1)經耦合至第二右移位電晶體686之一個源極/汲極，且第二右移位電晶體686之另一源極/汲極經耦合至一第二反相器688之一輸入(例 如，節點SF2)。第二反相器688之輸出(例如，節點ST1)經耦合至第一右移位電晶體681之一個源極/汲極，且第一右移位電晶體681之另一源極/汲極針對一相鄰計算組件631耦合至一第二反相器之一輸入(例如，節點SF2)。鎖存器電晶體685具有經耦合至一LATCH控制信號684之一閘極。鎖存器電晶體685之一個源極/汲極經耦合至節點ST2，且鎖存器電晶體685之另一源極/汲極經耦合至節點ST1。
感測放大器606可經耦合至各自互補感測線605-1及605-2對，且對應計算組件631可經由各自傳遞閘極607-1及607-2耦合至感測放大器606。可藉由各自邏輯運算選擇邏輯信號「Passd」及「Passdb」控制傳遞閘極607-1及607-2之閘極，該等信號可自邏輯運算選擇邏輯(為清楚起見未展示)輸出。
一第一左移位電晶體689經耦合於一個可載入移位暫存器之節點SF2與對應於一相鄰計算組件631之一可載入移位暫存器之節點SF1之間。第二左移位電晶體690之通道自節點ST2耦合至節點ST1。第一左移位電晶體689之閘極經耦合至一第一左移位控制線691(例如，「PHASE 1L」)，且第二左移位電晶體690之閘極經耦合至一第二左移位控制線692(例如，「PHASE 2L」)。
邏輯運算選擇邏輯613-6包含交換閘極642以及控制傳遞閘極607-1及607-2及交換閘極642之邏輯。邏輯運算選擇邏輯613-6包含四個邏輯選擇電晶體：邏輯選擇電晶體662，其耦合在交換電晶體642之閘極與一TF信號控制線之間；邏輯選擇電晶體652，其耦合在傳遞閘極607-1及607-2之閘極與一TT信號控制線之間；邏輯選擇電晶體654，其耦合在傳遞閘極607-1及607-2之閘極與一FT信號控制線之間；及邏輯選擇電晶體664，其 耦合在交換電晶體642之閘極與一FF信號控制線之間。透過隔離電晶體650-1(具有耦合至一ISO信號控制線之一閘極)將邏輯選擇電晶體662及652之閘極耦合至真感測線。透過隔離電晶體650-2(亦具有耦合至一ISO信號控制線之一閘極)將邏輯選擇電晶體664及654之閘極耦合至互補感測線。圖8及圖9繪示與使用在圖6中展示之感測電路執行邏輯運算及移位運算相關聯之時序圖。
可藉由使傳遞閘極607-1及607-2導電(諸如藉由使Passd控制信號升高)而將各自互補感測線605-1及605-2對上之資料值載入至對應計算組件631(例如，可載入移位暫存器)中。受控制以具有連續性(例如，通過一通道之電連續性)之閘極係導電的，且可在本文中被稱為OPEN。受控制不具有連續性(例如，通過一通道之電連續性)之閘極據稱係不導電的，且可在本文中被稱為CLOSED。例如，連續性係指其中一閘極導電之一低電阻條件。可藉由感測放大器606強於(overpower)對應計算組件631(例如，覆寫計算組件631中之一現有資料值)及/或藉由關閉PHASE 1R及PHASE 2R控制信號680及682及LATCH控制信號684而將資料值載入至各自計算組件631中。一第一鎖存器(例如，感測放大器)可經組態以在由第一鎖存器提供且呈遞給一第二鎖存器(例如，計算組件)之電流足以翻轉第二鎖存器時強於第二鎖存器。
感測放大器606可經組態以藉由將互補感測線605-1及605-2對上之電壓驅動至對應於一資料值之最大電力供應電壓(例如，將互補感測線605-1及605-2對驅動至導軌)而強於計算組件631，此可改變儲存於計算組件631中之資料值。根據數項實施例，計算組件631可經組態以在不將互補感測線605-1及605-2對之電壓驅動至導軌(例如，至VDD或GND)的情況下傳送 一資料值至互補感測線605-1及605-2對。因而，計算組件631可經組態以不強於感測放大器606(例如，來自計算組件631之互補感測線605-1及605-2對上之資料值不會改變儲存於感測放大器606中之資料值，直至啟用感測放大器)。
一旦將一資料值載入可載入移位暫存器之一計算組件631中，便藉由第一反相器687分離真資料值與互補資料值。可藉由第一右移位電晶體681及第二右移電晶體686之交替運算而將資料值移位至右(例如，至一相鄰計算組件631)，此可在第一右移位控制線680及第二右移控制線682具有彼此異相升高之週期性信號(例如，彼此異相180度之不重疊交替矩形波)時實現。可啟動LATCH控制信號684以使鎖存器電晶體685導電，藉此將資料值鎖存於可載入移位暫存器之一對應計算組件631中(例如，同時信號PHASE 1R保持低且PHASE 2R保持高以使資料值維持鎖存於計算組件631中)。
圖7係繪示根據本發明之數項實施例之藉由一感測電路(例如，在圖5中展示之感測電路550)實施之可選邏輯運算結果之一邏輯表格。四個邏輯選擇控制信號(例如，TF、TT、FT及FF)連同存在於互補感測線上之一特定資料值可用於選擇複數個邏輯運算之一者以實施涉及儲存於感測放大器506及計算組件531中之起始資料值。四個控制信號(例如，TF、TT、FT及FF)連同存在於互補感測線上(例如，節點S及S*上)之一特定資料值控制傳遞閘極607-1及607-2及交換電晶體642，此繼而影響觸發之前/之後的計算組件631及/或感測放大器606中之資料值。可選擇地控制交換電晶體642之能力促進實施尤其涉及反相資料值(例如，反相運算元及/或反相結果)之邏輯運算。
在圖7中繪示之邏輯表格7-1展示儲存於計算組件531中之起始資料值(在744處之行A中展示)及儲存於感測放大器506中之起始資料值(在745處之行B中展示)。邏輯表格7-1中之其他3個行標題係指傳遞閘極507-1及507-2及交換電晶體542之狀態，其等可取決於四個邏輯選擇控制信號(例如，TF、TT、FT及FF)之狀態連同當ISO控制信號經確證時存在於該對互補感測線505-1及505-2上之一特定資料值而分別經控制為OPEN或CLOSED。「NOT OPEN」行756對應於傳遞閘極507-1及507-2及交換電晶體542皆處於一不導電條件中，「OPEN TRUE」行770對應於傳遞閘極507-1及507-2處於一導電條件中，且「OPEN INVERT」行771對應於交換電晶體542處於一導電條件中。對應於傳遞閘極507-1及507-2及交換電晶體542皆處於一導電條件中之組態未在邏輯表格7-1中反映，此係由於此導致感測線短接在一起。
經由傳遞閘極507-1及507-2及交換電晶體542之選擇性控制，邏輯表格7-1之上部之三個行之各者可與邏輯表格7-1之下部之三個行之各者組合以提供對應於九個不同邏輯運算之九個(例如，3x3)不同結果組合，如藉由在775處展示之各種連接路徑指示。在邏輯表格7-2中總結可藉由感測電路550實施之九個不同可選邏輯運算。
邏輯表格7-2之行展示一標題780，該標題780包含邏輯選擇控制信號(例如，FF、FT、TF、TT)之狀態。舉例而言，在列776中提供一第一邏輯選擇控制信號(例如，FF)之狀態，在列777中提供一第二邏輯選擇控制信號(例如，FT)之狀態，在列778中提供一第三邏輯選擇控制信號(例如，TF)之狀態，且在列779中提供一第四邏輯選擇控制信號(例如，TT)之狀態。在列747中總結對應於結果之特定邏輯運算。
圖8繪示根據本發明之數項實施例之與使用感測電路執行一邏輯AND運算及一移位運算相關聯之一時序圖。圖8包含對應於信號EQ、ROW X、ROW Y、SENSE AMP、TF、TT、FT、FF、PHASE 1R、PHASE 2R、PHASE 1L、PHASE 2L、ISO、Pass、Pass*、DIGIT及DIGIT_之波形。EQ信號對應於與一感測放大器相關聯之一平衡信號(例如，在圖5中展示之EQ 226)。ROW X及ROW Y信號對應於施加至各自存取線(例如，在圖5中展示之存取線504-X及504-Y)以存取一選定胞(或胞之列)之信號。SENSE AMP信號對應於用於啟用/停用一感測放大器(例如，感測放大器606)之一信號。TF、TT、FT及FF信號對應於諸如在圖6中展示之邏輯選擇控制信號(例如，耦合至邏輯選擇電晶體662、652、654及664之信號)。PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L信號對應於提供至在圖6中展示之各自控制線682、683、691及692之控制信號(例如，時脈信號)。ISO信號對應於耦合至在圖6中展示之隔離電晶體650-1及650-2之閘極之信號。PASS信號對應於耦合至在圖6中展示之傳遞電晶體607-1及607-2之閘極之信號，且PASS*信號對應於耦合至交換電晶體642之閘極之信號。DIGIT及DIGIT_信號對應於存在於各自感測線605-1之信號(例如，DIGIT(n))及605-2上之信號(例如，DIGIT(n)_)。
在圖8中展示之時序圖與對儲存於一陣列之一第一記憶體胞中之一資料值及儲存於一第二記憶體胞中之一資料值執行一邏輯AND運算相關聯。記憶體胞可對應於一陣列之一特定行(例如，包括一對互補感測線之一行)且可耦合至各自存取線(例如，ROW X及ROW Y)。在描述圖8中展示之邏輯AND運算時，將參考在圖5中描述之感測電路。例如，在圖8中描述之邏輯運算可包含：將ROW X記憶體胞之資料值(例如，「ROW X 資料值」)儲存於對應計算組件631(其可被稱為累加器631)之鎖存器中(例如，「A」資料值)；將ROW Y記憶體胞之資料值(例如，「ROW Y資料值」)儲存於對應感測放大器606之鎖存器中(例如，「B」資料值)；及對ROW X資料值及ROW Y資料值執行一選定邏輯運算(例如，此實例中之一邏輯AND運算)，其中將選定邏輯運算之結果儲存於計算組件631之鎖存器中。
如在圖8中展示，在時間T1，停用感測放大器606之平衡(例如，EQ降低)。在時間T2，ROW X升高以存取(例如，選擇)ROW X記憶體胞。在時間T3，啟用感測放大器606(例如，SENSE AMP升高)，此回應於ROW X資料值(例如，如藉由DIGIT及DIGIT_信號展示)而將互補感測線605-1及605-2驅動至適當導軌電壓(例如，VDD及GND)，且將ROW X資料值鎖存於感測放大器606中。在時間T4，PHASE 2R及PHASE 2L信號降低，此停用計算組件631之鎖存器上之回饋(例如，藉由分別關斷電晶體686及690)，使得可在邏輯運算期間覆寫儲存於計算組件中之值。而且，在時間T4，ISO降低，此停用隔離電晶體650-1及650-2。在時間T5，啟用TT及FT(例如，升高)，此導致PASS升高(例如，由於電晶體652抑或654將取決於節點ST2(對應於圖5中的節點「S」)或節點SF2(對應於圖5中的節點「S*」)之哪一者在時間T4停用ISO時為高而導電)(回想起當ISO停用時，節點ST2及SF2之電壓動態地駐存於各自啟用電晶體652及654之閘極上)。PASS升高啟用傳遞電晶體607-1及607-2，使得將對應於ROW X資料值之DIGIT及DIGIT_信號提供至各自計算組件節點ST2及SF2。在時間T6，停用TT及FT，此導致PASS降低，從而停用傳遞電晶體607-1及607-2。注意，由於TF及FF信號保持低，故PASS*在時間T5與T6之間保持低。 在時間T7，停用ROW X，且啟用PHASE 2R、PHASE 2L及ISO。在時間T7啟用PHASE 2R及PHASE 2L啟用計算組件631之鎖存器上之回饋，使得ROW X資料值鎖存於其中。在時間T7啟用ISO再次將節點ST2及SF2耦合至啟用電晶體652、654、662及664之閘極。在時間T8，啟用平衡(例如，EQ升高，使得DIGIT及DIGIT_經驅動至諸如VDD/2之一平衡電壓)且停用感測放大器606(例如，SENSE AMP降低)。
在ROW X資料值鎖存於計算組件631中之情況下，停用平衡(例如，EQ在時間T9降低)。在時間T10，ROW Y升高以存取(例如，選擇)ROW Y記憶體胞。在時間T11，啟用感測放大器606(例如，SENSE AMP升高)，此回應於ROW Y資料值(例如，如藉由DIGIT及DIGIT_信號展示)而將互補感測線605-1及605-2驅動至適當導軌電壓(例如，VDD及GND)，且將ROW Y資料值鎖存於感測放大器606中。在時間T12，PHASE 2R及PHASE 2L信號降低，此停用計算組件631之鎖存器上之回饋(例如，藉由分別關斷電晶體686及690)，使得可在邏輯運算期間覆寫儲存於計算組件中之值。而且，在時間T12，ISO降低，此停用隔離電晶體650-1及650-2。由於此實例中之所要邏輯運算係一AND運算，故在時間T13，啟用TT而TF、FT及FF保持停用(如在表7-2中展示，FF=0，FT=0，TF=0且TT=1對應於一邏輯AND運算)。啟用TT是否導致PASS升高取決於當ISO在時間T12停用時儲存於計算組件631中之值。例如，若節點ST2在停用ISO時為高，則啟用電晶體652將導電，且若節點ST2在時間T12停用ISO時為低，則啟用電晶體將不導電。
在此實例中，若PASS在時間T13升高，則啟用傳遞電晶體607-1及607-2，使得將對應於ROW Y資料值之DIGIT及DIGIT_信號提供至各自 計算組件節點ST2及SF2。因而，儲存於計算組件631中之值(例如，ROW X資料值)可取決於DIGIT及DIGIT_之值(例如，ROW Y資料值)而翻轉。在此實例中，若PASS在時間T13保持低，則不啟用傳遞電晶體607-1及607-2，使得對應於ROW Y資料值之DIGIT及DIGIT_信號保持與計算組件631之節點ST2及SF2隔離。因而，計算組件中之資料值(例如，ROW X資料值)將保持相同。
在時間T14，停用TT，此導致PASS降低(或保持低)，使得停用傳遞電晶體607-1及607-2。注意，由於TF及FF信號保持低，故PASS*在時間T13與T14之間保持低。在時間T15，停用ROW Y，且啟用PHASE 2R、PHASE 2L及ISO。在時間T15啟用PHASE 2R及PHASE 2L啟用計算組件631之鎖存器上之回饋，使得AND運算(例如，「A」AND「B」)之結果鎖存於其中。在時間T15啟用ISO再次將節點ST2及SF2耦合至啟用電晶體652、654、662及664之閘極。在時間T16，啟用平衡(例如，EQ升高，使得DIGIT及DIGIT_經驅動至一平衡電壓)且停用感測放大器606(例如，SENSE AMP降低)。
可經由I/O線將AND運算之結果(在此實例中，其最初儲存於計算組件631中)傳送回至記憶體陣列(例如，至經由互補感測線耦合至ROW X、ROW Y及/或一不同列之一記憶體胞)及/或至一外部位置(例如，一外部處理組件)。
圖8亦包含(例如，在801處)與移位資料(例如，自一計算組件631至一相鄰計算組件631)相關聯之發信。在圖8中展示之實例繪示兩個左移位，使得儲存於對應於行「N」之一計算組件中之一資料值向左移位至對應於行「N-2」之一計算組件。如在時間T16展示，停用PHASE 2R及 PHASE 2L，此停用計算組件鎖存器上之回饋，如在上文描述。為執行一第一左移位，在時間T17啟用PHASE 1L且在時間T18停用PHASE 1L。啟用PHASE 1L導致電晶體689導電，此導致節點SF1處之資料值向左移動至一左相鄰計算組件631之節點SF2。隨後在時間T19啟用PHASE 2L且在時間T20停用PHASE 2L。啟用PHASE 2L導致電晶體690導電，此導致來自節點ST1之資料值向左移動至節點ST2以完成一左移位。
上述序列(例如，啟用/停用PHASE 1L且隨後啟用/停用PHASE 2L)可經重複以達成所要數目個左移位。例如，在此實例中，藉由在時間T21啟用PHASE 1L且在時間T22停用PHASE 1L而執行一第二左移位。隨後在時間T23啟用PHASE 2L以完成第二左移位。繼第二左移位之後，PHASE 2L保持啟用且PHASE 2R經啟用(例如，在時間T24)，使得啟用回饋以將資料值鎖存於計算組件鎖存器中。
圖9繪示根據本發明之數項實施例之與使用感測電路執行一邏輯XOR運算及一移位運算相關聯之一時序圖。圖9包含在上文圖8中描述之相同波形。然而，在圖9中展示之時序圖與對一ROW X資料值及一ROW Y資料值執行一邏輯XOR運算(例如，而非一邏輯AND運算)相關聯。將再次參考在圖6中描述之感測電路。
針對圖9在時間T0至T9指示之發信相同於圖8且將不在此處重複。因而，在時間T9，停用EQ，其中將ROW X資料值鎖存於計算組件631中。在時間T10，ROW Y升高以存取(例如，選擇)ROW Y記憶體胞。在時間T11，啟用感測放大器606(例如，SENSE AMP升高)，此回應於ROW Y資料值(例如，如藉由DIGIT及DIGIT_信號展示)而將互補感測線605-1及605-2驅動至適當導軌電壓(例如，VDD及GND)，且將ROW Y資料值鎖存 於感測放大器606中。在時間T12，PHASE 2R及PHASE 2L信號降低，此停用計算組件531之鎖存器上之回饋(例如，藉由分別關斷電晶體686及690)，使得可在邏輯運算期間覆寫儲存於計算組件631中之值。而且，在時間T12，ISO降低，此停用隔離電晶體650-1及650-2。由於此實例中之所要邏輯運算係一XOR運算，故在時間T13，啟用TF及FT而TT及FF保持停用(如在表7-2中展示，FF=0，FT=1，TF=1且TT=0對應於一邏輯XOR(例如，「AXB」)運算)。啟用TF及FT是否導致PASS或PASS*升高取決於當在時間T12停用ISO時儲存於計算組件631中之值。例如，若節點ST2在停用ISO時為高，則啟用電晶體662將導電，且若節點ST2在時間T12停用ISO時為低，則啟用電晶體662將不導電。類似地，若節點SF2在停用ISO時為高，則啟用電晶體654將導電，且若節點SF2在停用ISO時為低，則啟用電晶體654將不導電。
在此實例中，若PASS在時間T13升高，則啟用傳遞電晶體607-1及607-2，使得將對應於ROW Y資料值之DIGIT及DIGIT_信號提供至各自計算組件節點ST2及SF2。因而，儲存於計算組件631中之值(例如，ROW X資料值)可取決於DIGIT及DIGIT_之值(例如，ROW Y資料值)而翻轉。在此實例中，若PASS在時間T13保持低，則不啟用傳遞電晶體607-1及607-2，使得對應於ROW Y資料值之DIGIT及DIGIT_信號保持與計算組件631之節點ST2及SF2隔離。因而，計算組件中之資料值(例如，ROW X資料值)將保持相同。在此實例中，若PASS*在時間T13升高，則啟用交換電晶體642，使得以一轉置方式將對應於ROW Y資料值之DIGIT及DIGIT_信號提供至各自計算組件節點ST2及SF2(例如，DIGIT(n)上之「真」資料值將被提供至節點SF2且DIGIT(n)_上之「互補」資料值將被 提供至節點ST2)。因而，儲存於計算組件631中之值(例如，ROW X資料值)可取決於DIGIT及DIGIT_之值(例如，ROW Y資料值)而翻轉。在此實例中，若PASS*在時間T13保持低，則不啟用交換電晶體642，使得對應於ROW Y資料值之DIGIT及DIGIT_信號保持與計算組件631之節點ST2及SF2隔離。因而，計算組件中之資料值(例如，ROW X資料值)將保持相同。
在時間T14，停用TF及FT，此導致PASS及PASS*降低(或保持低)，使得停用傳遞電晶體607-1及607-2以及交換電晶體642。在時間T15，停用ROW Y，且啟用PHASE 2R、PHASE 2L及ISO。在時間T15啟用PHASE 2R及PHASE 2L啟用計算組件631之鎖存器上之回饋，使得XOR運算(例如，「A」XOR「B」)之結果鎖存於其中。在時間T15啟用ISO再次將節點ST2及SF2耦合至啟用電晶體652、654、662及664之閘極。在時間T16，啟用平衡(例如，EQ升高，使得DIGIT及DIGIT_經驅動至一平衡電壓)且停用感測放大器606(例如，SENSE AMP降低)。
可經由I/O線將XOR運算之結果(在此實例中，其最初儲存於計算組件631中)傳送回至記憶體陣列(例如，至經由互補感測線耦合至ROW X、ROW Y及/或一不同列之一記憶體胞)及/或至一外部位置(例如，一外部處理組件)。
圖9亦包含(例如，在901處)與移位資料(例如，自一計算組件631至一相鄰計算組件631)相關聯之發信。在圖9中展示之實例繪示兩個右移位，使得儲存於對應於行「N」之一計算組件中之一資料值向右移位至對應於行「N+2」之一計算組件。如在時間T16展示，停用PHASE 2R及PHASE 2L，此停用計算組件鎖存器上之回饋，如在上文描述。為執行一 第一右移位，在時間T17啟用PHASE 1R且在時間T18停用PHASE 1R。啟用PHASE 1R導致電晶體681導電，此導致節點ST1處之資料值向右移動至一右相鄰計算組件631之節點ST2。隨後在時間T19啟用PHASE 2R且在時間T20停用PHASE 2R。啟用PHASE 2R導致電晶體686導電，此導致來自節點SF1之資料值向右移動至節點SF2以完成一右移位。
上述序列(例如，啟用/停用PHASE 1R且隨後啟用/停用PHASE 2R)可經重複以達成所要數目個右移位。例如，在此實例中，藉由在時間T21啟用PHASE 1R且在時間T22停用PHASE 1R而執行一第二右移位。隨後在時間T23啟用PHASE 2R以完成第二右移位。繼第二右移位之後，PHASE 1R保持停用，PHASE 2R保持啟用且PHASE 2L經啟用(例如，在時間T24)，使得啟用回饋以將資料值鎖存於計算組件鎖存器中。
儘管在圖8及圖9中描述之實例包含儲存於計算組件(例如，631)中之邏輯運算結果，但根據本文中描述之實施例之感測電路可經操作以執行邏輯運算，其中將結果最初儲存於感測放大器中(例如，如在圖8中繪示)。而且，實施例不限於在圖8及圖9中分別描述之「AND」及「XOR」邏輯運算實例。例如，根據本發明之實施例之感測電路(例如，在圖6中展示之650)可經控制以執行諸如在表7-2中展示之各種其他邏輯運算。
雖然已在本文中繪示及描述包含感測電路、感測放大器、計算組件、動態鎖存器、隔離器件及/或移位電路之各種組合及組態之例示性實施例，但本發明之實施例不限於本文中明確敘述之該等組合。本文揭示之感測電路、感測放大器、計算組件、動態鎖存器、隔離器件及/或移位電路之其他組合及組態明確包含於本發明之範疇內。
儘管已在本文中繪示且描述特定實施例，但一般技術者將暸解，經 計算以達成相同結果之一配置可取代展示之特定實施例。本發明旨在涵蓋本發明之一或多項實施例之調適或變動。應理解，已以一闡釋性方式而非一限制性方式做出上述描述。熟習此項技術者在檢視以上描述後將明白上述實施例之組合及在本文中未具體描述之其他實施例。本發明之一或多項實施例之範疇包含其中使用上述結構及方法之其他應用。因此，應參考隨附發明申請專利範圍以及此等發明申請專利範圍所授權之等效物之全範圍判定本發明之一或多項實施例之範疇。
在前述實施方式中，出於簡化本發明之目的，將一些特徵集中於一單一實施例中。本發明之此方法不應被解釋為反映本發明之所揭示實施例必須使用多於各發明申請專利範圍中明確敘述之特徵之一意圖。實情係，如以下發明申請專利範圍反映，本發明標的物在於少於一單一所揭示實施例之所有特徵。因此，藉此將以下發明申請專利範圍併入實施方式中，其中各發明申請專利範圍獨立地作為一單獨實施例。
451:輸入位址
453:轉譯表格基址暫存器
455:描述符位址
457:第一級表格描述符
459:描述符位址
461:第二級表格描述符
463:描述符位址
465:第三級表格描述符
467-1:第一資料部分
467-2:第二資料部分
467-3:第三資料部分
471:第一級查找
475:第二級查找
479:第三級查找
481:輸出位址

Claims (24)

  1. 一種記憶體裝置，其包括：一陣列，其包括經配置成藉由存取線耦合之列及藉由感測線耦合之行之記憶體胞；感測電路，其耦合至該陣列且包括：感測放大器，該等感測放大器之各者對應於不同感測線；及計算組件，該等計算組件之各者對應於不同感測線；及一記憶體控制器，其經耦合至該陣列，其中該記憶體控制器經組態以操作該感測電路以：引起將一頁面表格儲存於該陣列中；藉由存取該頁面表格而於該陣列中且在未發送資料至該陣列外之情況下判定資料之一部分之一實體位址；及引起將資料之該部分儲存於一緩衝器中。
  2. 如請求項1之裝置，其中該緩衝器係一轉譯旁看緩衝器(TLB)。
  3. 如請求項1之裝置，其中該控制器經組態以操作該感測電路以判定該實體位址包括該控制器經組態以獨立於自一主機接收執行一頁面尋選之中間指令而進行遍及該陣列中之該頁面表格之該頁面表格尋選。
  4. 如請求項3之裝置，其中該控制器經組態以引起將該頁面表格儲存於該陣列中包括該控制器經組態以使用指示資料之該部分之一位置之分層級 來儲存一系列描述符。
  5. 如請求項4之裝置，其中該等分層級之各者係對該等分層級之一隨後下一級之一子區段之一指標。
  6. 如請求項5之裝置，其中該等分層級之一最後分層級指示資料之該部分之該實體位址。
  7. 如請求項1之裝置，其中該記憶體胞陣列經組態以儲存該頁面表格而非與該記憶體胞陣列相關聯之一主記憶體。
  8. 一種用於操作一記憶體裝置之方法，該方法包括：搜尋對應於一轉譯旁看緩衝器(TLB)中之一虛擬位址之一實體位址；判定該虛擬位址非定位於該TLB中；在包括經配置成藉由存取線耦合之列及藉由感測線耦合之行之記憶體胞之一記憶體陣列中執行一頁面表格尋選，其中該頁面表格尋選之執行係：在獨立於來自一主機之中間頁面表格尋選指令且在未發送資料至該記憶體陣列外之情況下；及以感測線為基礎藉由使用該記憶體陣列之感測電路之計算組件執行數個邏輯運算之各者於一感測線上，其中該等計算組件對應於不同個別感測線；及基於該頁面表格尋選定位該實體位址。
  9. 如請求項8之方法，其中執行該頁面表格尋選包括解析該頁面表格之一第一級以判定該頁面表格之一第二級中之一位置。
  10. 如請求項9之方法，其包括解析該第二級以判定該頁面表格之一第三級中之一位置。
  11. 如請求項10之方法，其包括解析該頁面表格之該第三級以判定該頁面表格之一第四級中之一位置。
  12. 如請求項11之方法，其包括解析該頁面表格之該第四級以判定對應於該虛擬位址之該實體位址。
  13. 如請求項8之方法，其中回應於判定該實體位址，發送定位在待儲存於該TLB中之該實體位址處之資料之一部分。
  14. 如請求項8之方法，其中執行該頁面表格尋選包括同時比較該虛擬位址與該頁面表格之複數個元素之各者。
  15. 如請求項14之方法，其中比較該虛擬位址與該複數個元素之各者包括使用複數個第一感測組件來比較該虛擬位址與該複數個元素之一第一者。
  16. 如請求項15之方法，其中所使用之該複數個第一感測組件係對應於該虛擬位址及該複數個元素之該第一者之一長度之一數量。
  17. 如請求項15之方法，其中比較該虛擬位址與該複數個元素之各者包括與比較該虛擬位址與該複數個元素之該第一者同時使用複數個第二感測組件來比較該虛擬位址與該複數個元素之一第二者。
  18. 如請求項17之方法，其中該方法包含將該記憶體陣列及該感測電路用作一全關聯快取區以在解析一頁面表格之級的同時定位該實體位址。
  19. 一種記憶體裝置，其包括：一記憶體胞陣列，其經組態以儲存一頁面表格且經配置成藉由存取線耦合之列及藉由感測線耦合之行；感測電路，其耦合至該陣列且包括：感測放大器，該等感測放大器之各者對應於不同感測線；及計算組件，該等計算組件之各者對應於不同感測線；及一控制器，其經耦合至該陣列，其中該控制器經組態以操作該感測電路以：搜尋一轉譯旁看緩衝器(TLB)中之一位址，其中該位址與資料之一部分相關聯；回應於該TLB中不存在該位址，在未發送資料至該陣列外之情況下執行遍及該頁面表格之一尋選； 基於該頁面表格尋選而判定資料之該部分之一實體位址；及引起將資料之該部分儲存於該TLB中。
  20. 如請求項19之裝置，其中該記憶體胞陣列及該感測電路經組態為一全關聯快取區以判定該實體位址。
  21. 如請求項19之裝置，其中該控制器經組態以回應於資料之該部分不在該記憶體胞陣列中而指示一主機在一額外記憶體位置中定位資料之該部分。
  22. 一種用於操作一記憶體裝置之方法，該方法包括：回應於判定與資料之一部分相關聯之一虛擬位址非定位於一轉譯旁看緩衝器(TLB)中而對儲存於一記憶體陣列中之一頁面表格執行一頁面表格尋選以判定與資料之該部分相關聯之一實體位址，其中該記憶體陣列包括經配置成藉由存取線耦合之列及藉由感測線耦合之行；其中執行該頁面表格尋選包括解析頁面表格級同時：以感測線為基礎使用一感測電路之計算組件以執行數個邏輯運算之各者於一感測線上，其中該等計算組件對應於不同個別感測線；且在未發送資料至該記憶體陣列外之情況下。
  23. 如請求項22之方法，其中使用該感測電路同時解析該等頁面表格級包括比較該虛擬位址與該頁面表格中之複數個元素之各者。
  24. 如請求項23之方法，其中在比較該虛擬位址與該複數個元素之各者時，儲存於該記憶體陣列中之該頁面表格用作一全關聯快取區。
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