CN107832081A - 更新存储器中的寄存器的设备及方法 - Google Patents

更新存储器中的寄存器的设备及方法 Download PDF

Info

Publication number
CN107832081A
CN107832081A CN201710762787.9A CN201710762787A CN107832081A CN 107832081 A CN107832081 A CN 107832081A CN 201710762787 A CN201710762787 A CN 201710762787A CN 107832081 A CN107832081 A CN 107832081A
Authority
CN
China
Prior art keywords
data
register
stored
memory cell
cell array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710762787.9A
Other languages
English (en)
Other versions
CN107832081B (zh
Inventor
I·克劳福德二世
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN107832081A publication Critical patent/CN107832081A/zh
Application granted granted Critical
Publication of CN107832081B publication Critical patent/CN107832081B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Software Systems (AREA)
  • Memory System (AREA)
  • Dram (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

本发明包含更新存储器中的寄存器的设备及方法。实例包含：存储器单元阵列；及控制器，其耦合到所述存储器单元阵列、经配置以使用寄存器对存储于所述存储器单元阵列中的数据执行逻辑运算，所述寄存器经更新以存取存储于所述存储器单元阵列中的所述数据。

Description

更新存储器中的寄存器的设备及方法
技术领域
本发明一般来说涉及半导体存储器及方法，且更特定来说涉及用于更新存储器中的 寄存器的设备及方法。
背景技术
存储器装置通常经提供为计算机或其它电子系统中的内部半导体集成电路。存在许 多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且尤其包含随机存取存储器(RAM)、动态随机存 取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM) 及晶闸管随机存取存储器(TRAM)。非易失性存储器可在不被供电时通过存留所存储数 据而提供永久数据，且可尤其包含NAND快闪存储器、NOR快闪存储器及电阻可变存 储器(例如相变随机存取存储器(PCRAM))、电阻式随机存取存储器(RRAM)及磁阻式随 机存取存储器(MRAM)(例如自旋转矩转移随机存取存储器(STT RAM))。
电子系统通常包含若干个处理资源(例如，一或多个处理器)，所述处理资源可检索 并执行指令且将经执行指令的结果存储到适合位置。处理器可包括(举例来说)可用于通 过对数据(例如，一或多个操作数)执行运算而执行指令的若干个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块。如本文中所使用，运算可为(举 例来说)布尔运算(例如AND、OR、NOT、NAND、NOR及XOR)及/或其它运算(例如， 反相、移位、算术、统计以及许多其它可能运算)。举例来说，功能单元电路可用于经由 若干个运算对操作数执行算术运算，例如加法、减法、乘法及除法。
在将指令提供到功能单元电路以用于执行中可涉及电子系统中的若干个组件。所述 指令可(例如)由处理资源(例如，控制器及/或主机处理器)产生。数据(例如，将对其执行 指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。在功能单元电路开始对 数据执行指令之前，可从存储器阵列检索指令及/或数据并对其进行定序及/或缓冲。此外，由于可在一个或多个时钟周期中通过功能单元电路执行不同类型的运算，因此也可 对指令及/或数据的中间结果进行定序及/或缓冲。在一或多个时钟周期中完成运算的序 列可称为运算周期。就计算设备及/或系统的处理及计算性能以及电力消耗来说，完成运 算周期所消耗的时间是代价高的。
在许多实例中，处理资源(例如，处理器及相关联功能单元电路)可在存储器阵列外 部，且经由处理资源与存储器阵列之间的总线存取数据以执行指令集。可改进存储器中处理器装置的处理性能，其中可在存储器内部及附近(例如，直接在与存储器阵列相同的芯片上)实施处理器。存储器中处理装置可通过减少及消除外部通信而节省时间，且还可节约电力。
发明内容
附图说明
图1A是根据本发明的若干个实施例的呈包含存储器装置的计算系统的形式的设备 的框图。
图1B是根据本发明的若干个实施例的图1A中所展示的控制器的详细框图。
图2是根据本发明的若干个实施例的寄存器的框图。
图3是根据本发明的若干个实施例的解析指令集的框图。
图4A是图解说明根据本发明的若干个实施例的作为垂直元素存储于存储器阵列中 的若干个位向量(例如，元素)的框图。
图4B是图解说明根据本发明的若干个实施例的作为水平元素存储于存储器阵列中 的若干个位向量(例如，元素)的框图。
图5是图解说明根据本发明的若干个实施例的感测电路到存储器装置的示意图。
图6是图解说明根据本发明的若干个实施例的感测电路到存储器装置的示意图。
图7是图解说明根据本发明的若干个实施例的由感测电路实施的可选择逻辑运算结 果的逻辑表。
具体实施方式
本发明包含更新存储器中的寄存器的设备及方法。实例包含：存储器单元阵列；及控制器，其耦合到所述存储器单元阵列、经配置以使用寄存器对存储于所述存储器单元 阵列中的数据执行逻辑运算，所述寄存器经更新以存取存储于所述存储器单元阵列中的 所述数据。
如下文更详细地描述，所述寄存器可包含参考，所述参考经更新且用于在对所述存 储器装置执行逻辑运算时存取数据，因此所述逻辑运算可基于所述存储器阵列中的数据 的位置而存取数据且可从所述存储器阵列中的多个位置存取数据。所述寄存器中的所述 参考可通过执行例如解析指令(举例来说)以及可达成所述寄存器的更新的其它指令的指 令来更新。所述解析指令可更新所述寄存器中的所述参考以迭代遍历存储于所述存储器 阵列中的若干个位置中的数据。可在没有干预的情况下通过除所述存储器装置上的控制 器以外的系统或处理器实现由解析指令执行的参考信息的传送。所述解析指令可包含比 在主机上执行的对应指令少的位以存取所述存储器阵列中的相同存储器位置。随后，可通过以下操作存取邻近存储器位置：在没有干预的情况下通过除所述存储器装置上的控制器以外的系统或处理器对存储体寄存器内容执行算术运算。
在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示 可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使所属领域 的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及结构改变。
如本文中所使用，特定来说关于图式中的元件符号的指定符(例如“X”、“Y”、 “N”、“M”等)指示可包含如此指定的若干个特定特征。也应理解，本文中所使用的 术语仅出于描述特定实施例的目的，而非打算为限制性。除非上下文另外明确指出，否 则如本文中所使用的单数形式“一(a、an)”及“所述(the)”可包含单个及多个指示物两 者。另外，“若干个”、“至少一个”及“一或多个”(例如，若干个存储器阵列)可指 代一或多个存储器阵列，然而“多个”打算指代一个以上此类事物。此外，词语“可(can)” 及“可(may)”贯穿此申请案以容许意义(即，具有…的可能性、能够…)使用，而非以强 制意义(即，必须)使用。术语“包含”及其派生词意指“包含但不限于”。术语“经耦 合”及“耦合”意指直接或间接物理地连接或用于对命令及/或数据的存取以及命令及/ 或数据的移动(发射)(视上下文情况而定)。术语“数据”及“数据值”在本文中互换地 使用且可具有相同含义(视上下文情况而定)。
本文中的图遵循其中第一个数字或前几个数字对应于图编号且剩余数字识别图中 的元件或组件的编号惯例。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，在图1A中150可指代元件“50”，且在图4中类似元件可指代为450。如 将了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的 若干个额外实施例。另外，图中所提供的元件的比例及/或相对标度打算图解说明本发明 的特定实施例且不应被视为具限制意义。
图1A是根据本发明的若干个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，存储器装置120、控制器140、存储器阵列130、感 测电路150、逻辑电路170及/或高速缓冲存储器171也可单独被视为“设备”。
系统100包含耦合(例如，连接)到存储器装置120的主机110，存储器装置120包 含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、 数字相机、智能电话或存储卡读取器以及各种其它类型的主机。主机110可包含系统母 板及/或底板且可包含若干个处理资源(例如，一或多个处理器、微处理器等)。
系统100可包含单独集成电路，或主机110及存储器装置120两者均可位于同一集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或其一部分。 尽管图1中所展示的实例图解说明具有冯·诺依曼架构的系统，但可以非冯·诺依曼架 构实施本发明的实施例，所述非冯·诺依曼架构可不包含通常与冯·诺依曼架构相关联 的一或多个组件(例如，CPU、ALU等)。
为清楚起见，系统100已经简化以着重于与本发明特定相关的特征上。例如，存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵 列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括配置成由存取 线(其在本文中可称为字线及/或选择线)耦合的行以及由感测线(其在本文中可称为数据 线及/或数字线)耦合的列的存储器单元。尽管在图1中展示单个阵列130，但实施例并不 如此受限制。例如，存储器装置120可包含若干个阵列130(例如，DRAM单元、NAND 快闪单元等的若干个存储体)。另外，尽管未展示，但多个存储器装置120可经由相应多 个存储器通道耦合到主机110。
在各种实施例中，存储器装置120可为位向量运算装置(例如，存储器(PIM)装置中的处理)。存储器装置120包含地址电路142以锁存通过I/O电路144经由总线156提供 的地址信号。总线156可用作数据总线(例如，I/O总线)且用作地址总线；然而，实施例 并不如此受限制。状态及/或异常信息可通过高速接口(HSI)从存储器装置120上的控制 器140提供到主机110，所述高速接口可包含带外总线157。地址信号可通过地址电路 142接收且由行解码器146及列解码器152解码以存取存储器阵列130。可通过使用感 测电路150感测数据线上的电压及/或电流改变而从存储器阵列130读取数据。感测电路 150可读取且锁存来自存储器阵列130的数据页(例如，行)。I/O电路144可用于经由数 据总线156与主机110双向数据通信。写入电路148可用于将数据写入到存储器阵列130。
控制器140解码通过控制总线154从主机110提供的信号。这些信号可包含用于控制对存储器阵列130执行的操作的芯片启用信号、写入启用信号及地址锁存信号，所述 操作包含存储器操作(例如，数据读取、数据写入及/或数据擦除操作以及其它操作，举 例来说)及/或逻辑运算(例如，AND、OR及/或NOR运算以及其它运算，举例来说)。在 各种实施例中，控制器140负责执行来自主机110的指令且将对阵列130的存取定序以 及其它功能。举例来说，执行来自主机110的指令可包含使用对应于感测电路150及/ 或逻辑170的处理资源执行操作(例如，通过执行微代码指令)，如本文中进一步描述。 控制器140可包含状态机(例如，呈专用集成电路(ASIC)的形式的固件及/或硬件)、定序 器及/或某一其它类型的控制电路。在图1A中所展示的实例中，控制器140包含高速缓 冲存储器171，高速缓冲存储器171可根据本文中所描述的若干个实施例存储(例如，至 少暂时)可执行(例如，由与控制器140及/或主机110相关联的处理资源)以执行操作的微 代码指令。在图1A中所展示的实例中，控制器140包含寄存器136。寄存器136可包 含对存储于存储器阵列130中的数据的参考。寄存器136中的参考可为对存储器装置120 执行的逻辑运算中的操作数。寄存器136中的参考可在执行逻辑运算时经更新，使得可 存取存储于存储器阵列130中的数据。与图1B相关联地描述控制器140的一个实例的 更详细图式。
如下文进一步描述，在若干个实施例中，感测电路150可包括若干个感测放大器及若干个计算组件，所述计算组件可用作且在本文中称为累加器，且可用于执行各种运算(例如，用于对与互补感测线相关联的数据执行逻辑运算)。在若干个实施例中，对应于 计算组件的存储位置(例如，锁存器)可用作移位寄存器的级。举例来说，时钟信号可施 加到计算组件以将数据从一个计算组件移位到邻近计算组件。
在若干个实施例中，感测电路150可用于使用存储于阵列130中的数据作为输入来执行逻辑运算且在不经由感测线地址存取传送数据的情况下(例如，在不激发列解码信号的情况下)将逻辑运算的结果往回存储到阵列130。如此，各种计算函数可使用感测电路150且在感测电路150内执行，而非通过在感测电路外部的处理资源(例如，通过与主机 110相关联的处理器及/或位于装置120上(例如，位于控制电路140上或别处)的其它处 理电路，例如ALU电路)执行。
在各种先前方法中，例如与操作数相关联的数据将经由感测电路从存储器读取且经 由I/O线(例如，经由局部I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电 路可包含若干个寄存器且将使用操作数执行计算函数，且经由I/O线将结果往回传送到 阵列。相比之下，在本发明的若干个实施例中，感测电路150经配置以对存储于存储器 阵列130中的数据执行逻辑运算且在不启用耦合到感测电路150的I/O线(例如，局部I/O 线)的情况下将结果往回存储到存储器阵列130。感测电路150可与阵列的存储器单元同 间距地形成。额外逻辑电路170可耦合到感测电路150且可用于存储(例如，快取及/或 缓冲)本文中所描述的运算的结果。
如此，在若干个实施例中，不需要在阵列130及感测电路150外部的电路执行计算函数，因为感测电路150可执行适当逻辑运算以在不使用外部处理资源的情况下执行此 些计算函数。因此，感测电路150可用于至少在某种程度上补充及/或替换此外部处理资 源(或至少此外部处理资源的带宽消耗)。
然而，在若干个实施例中，感测电路150可用于执行除由外部处理资源(例如，主机110)执行的逻辑运算之外的逻辑运算(例如，用于执行指令)。例如，主机110及/或感测 电路150可限于仅执行特定逻辑运算及/或特定数目个逻辑运算。
启用I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极 及耦合到I/O线的源极/漏极的晶体管。然而，实施例不限于在不启用阵列的列解码线的情况下使用感测电路(例如，150)执行逻辑运算。无论是否与经由感测电路150执行逻辑 运算相关联地使用局部I/O线，均可启用局部I/O线以便将结果传送到适合位置而非往 回传送到阵列130(例如，传送到外部寄存器)。
图1B是根据本发明的若干个实施例的图1A中所展示的控制器140的详细框图。在图1B中所展示的实例中，控制器140经展示具有控制逻辑131、定序器132及定时电 路133作为存储器装置120的控制器140的一部分。存储器装置120可包含在存储器装 置的每一存储体上的控制器140且可称为存储体过程控制单元(BPCU)。
在图1B的实例中，存储器装置120可包含高速接口(HSI)以在存储器装置120处接收数据、地址、控制信号及/或命令。在各种实施例中，HSI可耦合到与存储器装置120 相关联的存储体仲裁器。HSI可经配置以从主机(例如，如图1A中的110)接收命令及/ 或数据。存储体仲裁器可耦合到存储器装置120中的多个存储体。
在图1B中所展示的实例中，控制逻辑131可呈经微编码引擎的形式，所述经微编码引擎负责从存储器单元阵列(例如，如图1A中的阵列130的阵列)提取机器指令(例如， 微代码指令)且执行所述机器指令。定序器132也可呈经微编码引擎及/或ALU电路的形 式。或者，控制逻辑131可呈特大指令字(VLIW)类型处理资源的形式，且定序器132及 定时电路133可呈状态机及晶体管电路的形式。
控制逻辑131可从高速缓冲存储器171接收微代码指令且可将微代码指令解码成由 定序器132实施的函数调用，例如，微代码函数调用(uCODE)。微代码函数调用可为定 序器132接收且执行以致使存储器装置120使用感测电路(例如图1A中的感测电路150) 执行特定逻辑运算的运算。定时电路133可提供定时以协调逻辑运算的执行且负责提供 对例如图1A中的阵列130的阵列的无冲突存取。
在图1B中所展示的实例中，定序器132包含寄存器136。寄存器136可包含对存 储于存储器阵列中的数据的参考。寄存器136中的参考可用作对存储器装置执行的逻辑 运算中的操作数。寄存器136中的参考可通过迭代遍历存取存储于存储器阵列中的数据 的参考的索引来更新。举例来说，参考可包含通过迭代遍历若干个行索引而更新的行索 引，其中第一行索引用于存取存储器阵列的第一行中的数据且第二行索引用于存取存储 器阵列的第二行中的数据，以此类推。参考可经更新，使得逻辑运算可基于存储器阵列 中的数据的位置而存取且使用数据。而且，参考可经更新，使得逻辑运算可存取位于存 储器阵列中的若干个位置中的数据。
如结合图1A所描述，控制器140可经由图1A中所展示的控制线及数据路径耦合 到感测电路150及/或额外逻辑电路170(包含与存储器单元阵列相关联的高速缓冲存储 器、缓冲器、感测放大器、扩展行地址(XRA)锁存器及/或寄存器)。如此，图1A中所展 示的感测电路150及逻辑170可使用数据I/O与存储器单元阵列130相关联。控制器140 可控制阵列的正规DRAM操作，例如读取、写入、拷贝及/或擦除操作等。然而，另外， 由控制逻辑131检索且执行的微代码指令及由定序器132接收且执行的微代码函数调用 可致使图1A中所展示的感测电路150执行额外逻辑运算，例如加法、乘法或(作为更特 定实例)比正规DRAM读取及写入操作复杂的布林运算，例如AND、OR、XOR等。因 此，在此存储器装置120实例中，对存储器装置120执行微代码指令执行及逻辑运算。
如此，控制逻辑131、定序器132及定时电路133可操作以产生DRAM阵列的运算 周期序列。在存储器装置120实例中，每一序列可经设计以执行共同实现特定函数的运 算，例如布林逻辑运算AND、OR、XOR等。举例来说，运算序列可针对一(1)位加法重 复地执行逻辑运算以便计算多位和。每一运算序列可馈送到耦合到定时电路133的先进 /先出(FIFO)缓冲器中以提供与相关联于图1A中所展示的存储器单元阵列130(例如， DRAM阵列)的感测电路150及/或额外逻辑电路170的定时协调。
在图1B中所展示的实例性存储器装置220中，定时电路133提供定时且提供从四个(4)FIFO队列对阵列的无冲突存取。在此实例中，一个FIFO队列可支持阵列计算， 一个可用于指令提取，一个用于微代码(例如，Ucode)指令提取，且一个用于DRAM I/O。 控制逻辑131及定序器132两者可产生经由FIFO接口往回路由到存储体仲裁器的状态 信息。存储体仲裁器可汇总此状态数据且经由HSI将其往回报告给主机110。
图2是根据本发明的若干个实施例的寄存器236的框图。寄存器236可包含行索引(R)235、列索引(C)237及子阵列索引(S)239。寄存器236可包含对存储器阵列中的数 据的参考，所述参考包含行索引235、列索引237及子阵列索引239以及其它信息。寄 存器236的参考可包含64个数据位，其中位0到9为行索引235，位10到19为列索引， 且位20到29为子阵列索引，举例来说。
行索引235可用于基于数据存储于其中的存储器阵列中的行而存取数据。寄存器236 中的行索引235可通过迭代遍历行索引以存取存储于存储器单元阵列中的水平位向量中 的数据来更新。寄存器236可通过修改与为寄存器236中的参考的一部分的特定索引相关联的位来更新。列索引237可用于基于数据存储于其中的存储器阵列中的列而存取数据。寄存器236中的列索引237可通过迭代遍历列索引以存取存储于存储器单元阵列中 的垂直位向量中的数据来更新。子阵列索引239可用于基于数据存储于其中的存储器阵 列中的子阵列而存取数据。寄存器236中的子阵列索引239可通过迭代遍历子阵列索引 以存取存储于存储器单元阵列中的特定子阵列位置中的数据来更新。
图3是根据本发明的若干个实施例的解析指令集的框图。解析指令可用于更新寄存 器中的参考。在图3中所展示的实例中，若干个解析指令341-0、341-1、341-2、341-3 及341-4可用于迭代遍历在对存储器装置执行的逻辑运算中使用的数据行。解析指令可 包含64个数据位，因此经由解析指令更新寄存器中的参考以针对逻辑运算存取存储器 阵列中的数据可涉及传送比经由来自主机的命令(其可包含64k的数据)定位存储器阵列 中的数据少的数据。解析指令可发送到定序器且经执行以更新定序器上的寄存器中的参 考且寄存器中的参考可用作对存储器装置执行的逻辑运算中的操作数。
在图3中所展示的实例中，图解说明五个解析指令以展示迭代遍历存储于存储器阵 列中的五个行上的数据。解析指令341-0可更新寄存器中的参考以存取存储于存储器阵列的行0(R0)、列0(C0)及子阵列(S0)中的位向量中的数据。解析指令341-1可更新寄存 器中的参考以存取存储于存储器阵列的行1(R1)、列0(C0)及子阵列(S0)中的位向量中 的数据。解析指令341-2可更新寄存器中的参考以存取存储于存储器阵列的行2(R2)、 列0(C0)及子阵列(S0)中的位向量中的数据。解析指令341-3可更新寄存器中的参考以 存取存储于存储器阵列的行3(R3)、列0(C0)及子阵列(S0)中的位向量中的数据。解析 指令341-4可更新寄存器中的参考以存取存储于存储器阵列的行4(R4)、列0(C0)及子 阵列(S0)中的位向量中的数据。
在图3中所展示的实例中，解析指令341-0、341-1、341-2、341-3及341-4可经实 施以迭代遍历存储于存储器阵列中的连续行中的数据，但实例不限于连续行。举例来说， 存取存储于包含32个位的垂直位向量中的数据可包含通过以下方式迭代遍历数据：存 取在行0中开始的位向量中的数据且接着存取在行32中开始的位向量中的数据，以此 类推。
图4A是图解说明根据本发明的若干个实施例的作为垂直元素存储于存储器阵列中 的若干个位向量(例如，元素)的框图。存储器阵列可包含若干个行(r1-rM)及若干个列(c1- cN-1)，其中位可存储于每一行/列交叉点处。在图4A中，数目8个位元素存储于存储器阵列中。元素465-0(元素0)为具有存储于行2、列2中的第一位及存储于行9、列2中 的最后位的垂直位向量。元素465-1(元素1)类似地经定向，其中元素465-1的第一位在 行2、列3中，且元素465-1的最后位在行9、列3中。每一列可包含存储于列的行2 到行9中的8位元素。在图4A中，元素465-N(元素N)为具有存储于行10、列2中的 第一位及存储于行17、列2中的最后位的垂直位向量。元素465-N+9(元素N+9)类似地 经定向，其中元素465-N+9的第一位在行10、列11中且元素465-1的最后位在行17、 列11中。每一列可包含存储于列的行10到行17中的8位元素。
在若干个实施例中，可经由指令(例如，解析指令)更新寄存器以存储对存储器阵列 中的元素的参考，其中寄存器中的参考可为针对在阵列的行2中开始的元素(例如元素465-0、…、465-9)中的每一者。可在一及/或若干运算(例如关于在行512中开始的元素 及在寄存器中引用的元素的运算)中使用存储于寄存器中的参考。在执行关于在寄存器中 引用的元素的运算之后，寄存器可通过后续指令(例如，解析指令)来更新以递增8，使 得寄存器存储对被指派开始地址的元素的参考，所述开始地址比先前由寄存器引用的元 素(例如元素465-k、…、465-2k+1)多8个单位。在经更新寄存器中引用的元素可接着 用于后续运算(例如关于在行512中开始的元素的运算)中。
图4B是图解说明根据本发明的若干个实施例的作为水平元素存储于存储器阵列中 的若干个位向量(例如，元素)的框图。存储器阵列可包含若干个行及若干个列，其中位可存储于每一行/列交叉点处。在图4B中，数目16个位元素存储于存储器阵列中。元 素465-0(元素0)为具有存储于行2、列1中的第一位及存储于行2、列16中的最后位的 垂直位向量。元素465-1(元素1)及465-2(元素2)类似地经定向，其中元素465-1的第 一位在行2、列17中且元素465-1的最后位在行2、列32中且元素465-2的第一位在行 2、列33中且元素465-2的最后位在行2、列48中(未展示)。每一行可包含以16个列为 增量而存储的数目16个位元素(k-1个元素)，其中行(k-1)中的元素数目取决于阵列中的 列数目。在图4B中，元素465-K为具有存储于行3、列1中的第一位及存储于行3、列 16中的最后位的水平位向量。元素465-K+1(元素K+1)及465-K+2(元素K+2)类似地经 定向，其中元素465-K+1的第一位在行2、列17中且元素465-1的最后位在行3、列32 中且元素465-K+2的第一位在行2、列33中且元素465-K+2的最后位在行3、列48中(未 展示)。
在若干个实施例中，可经由指令(例如，解析指令)更新寄存器以存储对存储器阵列 中的元素的参考，其中寄存器中的参考可为针对阵列的行2中的元素(例如元素 465-0、…、465-K-1)中的每一者。可在一及/或若干运算(例如关于在行512中开始的元 素及在寄存器中引用的元素的运算)中使用存储于寄存器中的参考。在执行关于在寄存器 中引用的元素的运算之后，寄存器可通过后续指令(例如，解析指令)来更新以递增1， 使得寄存器存储对在列中开始的元素的参考，所述列被指派比先前由寄存器引用的元素 (例如元素465-K、…、465-2K-1)多1个单位。在经更新寄存器中引用的元素可接着用于 后续运算(例如关于在行512中开始的元素的运算)中。
图5是图解说明根据本发明的若干个实施例的感测电路550的示意图。感测电路550 可对应于图1中所展示的感测电路150。
存储器单元包含存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，第一存 储器单元可包含晶体管502-1及电容器503-1，且第二存储器单元可包含晶体管502-2及电容器503-2等。在此实施例中，存储器阵列530为1T1C(一个晶体管一个电容器) 存储器单元的DRAM阵列，但可使用配置的其它实施例(例如，具有每存储器单元两个 晶体管及两个电容器的2T2C)。在若干个实施例中，存储器单元可为破坏性读取存储器 单元(例如，读取存储于单元中的数据会破坏数据，使得原本存储于单元中的数据在被读 取之后再新)。
存储器阵列530的单元可布置成由存取(字)线504-X(行X)、504-Y(行Y)等耦合的行及由互补感测线对(例如，图5中所展示的数字线DIGIT(D)及DIGIT(D)_以及图5中 所展示数字线DIGIT_0及DIGIT_0*)耦合的列。对应于每一互补感测线对的个别感测线 也可分别称为用于DIGIT(D)的数字线505-1及用于DIGIT(D)_的数字线505-2，或图5 中的对应参考编号。尽管图5中展示仅一个互补数字线对，但本发明的实施例不如此受 限制，且存储器单元阵列可包含额外存储器单元列及数字线(例如，4,096、8,192、16,384 等)。
尽管行及列经图解说明为正交定向于平面中，但实施例并不如此受限制。举例来说， 行及列可相对于彼此以任一可行三维配置定向。举例来说，行及列可相对于彼此以任一 角度定向，可定向于基本上水平平面或基本上垂直平面中，及/或可定向于折叠拓扑中以 及其它可能三维配置。
存储器单元可耦合到不同数字线及字线。举例来说，晶体管502-1的第一源极/漏极 区域可耦合到数字线505-1(D)，晶体管502-1的第二源极/漏极区域可耦合到电容器503-1，且晶体管502-1的栅极可耦合到字线504-Y。晶体管502-2的第一源极/漏极区域 可耦合到数字线505-2(D)_，晶体管502-2的第二源极/漏极区域可耦合到电容器503-2， 且晶体管502-2的栅极可耦合到字线504-X。如图5中所展示的单元板可耦合到电容器 503-1及503-2中的每一者。单元板可为可在各种存储器阵列配置中将参考电压(例如， 接地)施加到其的共同节点。
根据本发明的若干个实施例，存储器阵列530经配置以耦合到感测电路550。在此实施例中，感测电路550包括对应于相应存储器单元列(例如，耦合到相应互补数字线对)的感测放大器506及计算组件531。感测放大器506可耦合到互补感测线对505-1及 505-2。计算组件531可经由通过栅极507-1及507-2耦合到感测放大器506。通过栅极 507-1及507-2的栅极可耦合到运算选择逻辑513。
运算选择逻辑513可经配置以包含：通过栅极逻辑，其用于控制耦合未在感测放大器506与计算组件531之间转置的互补数字线对的通过栅极；及交换栅极逻辑，其用于 控制耦合在感测放大器506与计算组件531之间转置的互补数字线对的交换栅极。运算 选择逻辑513还可耦合到互补数字线对505-1及505-2。运算选择逻辑513可经配置以 基于选定操作而控制通过栅极507-1及507-2的连续性。
感测放大器506可经操作以确定存储于选定存储器单元中的数据值(例如，逻辑状态)。感测放大器506可包括可在本文中称为初级锁存器的交叉耦合的锁存器。在图5 中所图解说明的实例中，对应于感测放大器506的电路包括锁存器515，锁存器515包 含耦合到一对互补数字线D 505-1及D_505-2的四个晶体管。然而，实施例并不限于此 实例。锁存器515可为交叉耦合的锁存器(例如，例如n通道晶体管(例如，NMOS晶体 管)527-1及527-2的一对晶体管的栅极与例如p通道晶体管(例如，PMOS晶体管)529-1 及529-2的另一对晶体管的栅极交叉耦合)。
在操作中，当正感测(例如，读取)存储器单元时，数字线505-1(D)或505-2(D)_中的一者上的电压将稍微大于数字线505-1(D)或505-2(D)_中的另一者上的电压。可将 ACT信号及RNL*信号驱动为低以启用(例如，激发)感测放大器506。具有较低电压的数 字线505-1(D)或505-2(D)_将接通PMOS晶体管529-1或529-2中的一者达到大于PMOS 晶体管529-1或529-2中的另一者的程度，借此将具有较高电压的数字线505-1(D)或 505-2(D)_驱动为高以达到大于将另一数字线505-1(D)或505-2(D)_驱动为高的程度。
类似地，具有较高电压的数字线505-1(D)或505-2(D)_将接通NMOS晶体管527-1或527-2中的一者达到大于NMOS晶体管527-1或527-2中的另一者的程度，借此将具 有较低电压的数字线505-1(D)或505-2(D)_驱动为低以达到大于将另一数字线505-1(D) 或505-2(D)_驱动为低的程度。因此，在短延迟之后，通过源极晶体管将具有稍微较大 电压的数字线505-1(D)或505-2(D)_驱动到供应电压VCC的电压，且通过槽式晶体管将 另一数字线505-1(D)或505-2(D)_驱动到参考电压的电压(例如，接地)。因此，交叉耦 合的NMOS晶体管527-1及527-2以及PMOS晶体管529-1及529-2用作感测放大器对， 所述感测放大器对放大数字线505-1(D)及505-2(D)_上的差分电压且操作以锁存从选定 存储器单元感测到的数据值。
实施例并不限于图5中图解说明的感测放大器506配置。作为实例，感测放大器506可为电流模式感测放大器及单端感测放大器(例如，耦合到一个数字线的感测放大器)。 而且，本发明的实施例不限于例如图5中所展示的折叠式数字线架构。
可连同计算组件531操作感测放大器506以使用来自阵列的数据作为输入来执行各 种运算。在若干个实施例中，可在不经由数字线地址存取传送数据的情况下将运算的结果往回存储到阵列及/或在不使用外部数据总线的情况下(例如，在不激发列解码信号的情况下，使得经由局部I/O线将数据传送到阵列及感测电路外部的电路)在存储体之间移动运算的结果。如此，本发明的若干个实施例可达成使用少于各种先前方法的功率执行 运算及与其相关联的计算函数。另外，由于若干个实施例消除对跨越局部及全局I/O线 及/或外部数据总线传送数据以便执行计算函数(例如，在存储器与离散处理器之间)的需 要，因此若干个实施例可达成与先前方法相比较经增加(更快)的处理能力。
感测放大器506可进一步包含可经配置以平衡数字线505-1(D)与505-2(D)_的平衡 电路514。在此实例中，平衡电路514包括耦合于数字线505-1(D)与505-2(D)_之间的 晶体管524。平衡电路514也包括各自具有耦合到平衡电压(例如，VDD/2)的第一源极/ 漏极区域的晶体管525-1及525-2，其中VDD为与所述阵列相关联的供应电压。晶体管 525-1的第二源极/漏极区域可耦合到数字线505-1(D)，且晶体管525-2的第二源极/漏极 区域可耦合到数字线505-2(D)_。晶体管524、525-1及525-2的栅极可耦合在一起，且 耦合到平衡(EQ)控制信号线526。如此，启动EQ会启用晶体管524、525-1及525-2， 此有效地将数字线505-1(D)及505-2(D)_短接在一起且短接到平衡电压(例如，VDD/2)。
尽管图5展示包括平衡电路514的感测放大器506，但实施例并不如此受限制，且平衡电路514可与感测放大器506分开实施，以不同于图5中展示的配置的配置实施， 或者根本不实施。
如下文进一步描述，在若干个实施例中，感测电路550(例如，感测放大器506及计算组件531)可经操作以执行选定运算，且最初在不经由局部或全局I/O线传送来自感测 电路的数据的情况下将结果存储于感测放大器506或计算组件531中的一者中且在不使 用外部数据总线的情况下(例如，在不经由例如列解码信号的启动执行感测线地址存取的 情况下)在存储体之间移动所述结果。
执行运算(例如，涉及数据值的布林逻辑运算)是基本且常用的。在许多较高阶运算 中使用布林逻辑运算。因此，可借助经改进运算实现的速度及/或功率效率可转化为较高 阶函数性的速度及/或功率效率。
如图5中所展示，计算组件531还可包括锁存器，所述锁存器可在本文中称为次级锁存器564。次级锁存器564可以类似于上文关于初级锁存器515所描述的方式经配置 及操作，除了包含于次级锁存器中的交叉耦合p沟道晶体管(例如，PMOS晶体管)对可 使其相应源极耦合到供应电压(例如，VDD)，且次级锁存器的交叉耦合n沟道晶体管(例 如，NMOS晶体管)对可使其相应源极选择性地耦合到参考电压(例如，接地)，使得连续 地启用次级锁存器。计算组件531的配置不限于图5中所展示的配置，且各种其它实施 例为可行的。
存储器装置可包含感测条带，所述感测条带经配置以包含可对应于存储器单元的所 述多个列(例如，图6中的622以及图5中的505-1及505-2)的多个感测放大器及计算组件(例如，分别为606-0、606-1、…、606-7及631-0、631-1、…、631-7，如图6中所展 示)，其中所述数目的感测放大器及/或计算组件可可选择地耦合到多个共享I/O线(例如， 经由列选择电路658-1及658-2)。列选择电路可经配置以通过可选择地耦合到多个(例如， 四个、八个及十六个以及其它可能性)感测放大器及/或计算组件而可选择地感测子阵列 的特定存储器单元列中的数据。
如本文中所描述，存储器单元阵列可包含DRAM存储器单元的实施方案，其中控 制器响应于命令经配置以经由共享I/O线将数据从源位置移动(例如，拷贝、传送及/或 输送)到目的地位置。根据实施例，可使数据移动，如结合图1所描述。
如本文中所描述，设备可经配置以将数据从源位置移动(例如，拷贝、传送及/或输送)到共享I/O线，所述源位置包含与第一数目个感测放大器及计算组件相关联的特定行(例如，图6中的619)与列地址。另外，设备可经配置以将数据移动到目的地位置，所 述目的地位置包含与第二数目个感测放大器及计算组件相关联的特定行与列地址。如读 者将了解，每一共享I/O线(例如，655)可实际上包含互补共享I/O线对(例如，如图5的 实例性配置中所展示的共享I/O线及共享I/O线*)。在本文中所描述的一些实施例中， 2048个共享I/O线(例如，互补共享I/O线对)可配置为2048位宽的共享I/O线。
图6是图解说明根据本发明的若干个实施例的能够实施XOR逻辑运算的感测电路的示意图。图6展示耦合到一对互补感测线605-1及605-2的感测放大器606，及经由 通过栅极607-1及607-2耦合到感测放大器606的计算组件631。图6中所展示的感测 放大器606可对应于图5中所展示的感测放大器506。举例来说，图6中所展示的计算 组件631可对应于图1A中所展示的感测电路150(包含计算组件)。图6中所展示的逻 辑运算选择逻辑613可对应于图5中所展示的逻辑运算选择逻辑513。
通过栅极607-1及607-2的栅极可由逻辑运算选择逻辑信号Pass控制。举例来说，逻辑运算选择逻辑的输出可耦合到通过栅极607-1及607-2的栅极。计算组件631可包 括经配置以使数据值左右移位的可加载移位寄存器。
根据图6中所图解说明的实施例，计算组件631可包括经配置使数据值左右移位的可载入移位寄存器的相应级(例如，移位单元)。举例来说，如图6中所图解说明，移位 寄存器的每一计算组件631(例如，级)包括一对右移位晶体管681及686、一对左移位 晶体管689及690以及一对反相器687及688。信号PHASE 1R、PHASE 2R、PHASE 1L 及PHASE 2L可施加到相应控制线682、683、691及692以根据本文中所描述的实施例 启用/停用与执行逻辑运算及/或将数据移位相关联的对应计算组件631的锁存器上的反 馈。
图6中所展示的感测电路也展示耦合到若干个逻辑选择控制输入控制线(包含ISO、 TF、TT、FT及FF)的逻辑运算选择逻辑613。当经由断言ISO控制信号启用隔离晶体管650-1及650-2时，依据逻辑选择控制输入控制线上的逻辑选择控制信号的状况以及存 在于互补感测线对605-1及605-2上的数据值而确定从多个逻辑运算选择逻辑运算。
根据各种实施例，逻辑运算选择逻辑613可包含四个逻辑选择晶体管：逻辑选择晶体管662，其耦合于交换晶体管642的栅极与TF信号控制线之间；逻辑选择晶体管652， 其耦合于通过栅极607-1及607-2的栅极与TT信号控制线之间；逻辑选择晶体管654， 其耦合于通过栅极607-1及607-2的栅极与FT信号控制线之间；及逻辑选择晶体管664， 其耦合于交换晶体管642的栅极与FF信号控制线之间。逻辑选择晶体管662及652的 栅极通过隔离晶体管650-1(使栅极耦合到ISO信号控制线)耦合到真实感测线。逻辑选 择晶体管664及654的栅极通过隔离晶体管650-2(也使栅极耦合到ISO信号控制线)耦 合到互补感测线。
存在于互补感测线对605-1及605-2上的数据值可经由通过栅极607-1及607-2加载 到计算组件631中。计算组件631可包括可加载移位寄存器。当通过栅极607-1及607-2开通时，互补感测线对605-1及605-2上的数据值传递到计算组件631且因此加载到可 加载移位寄存器中。互补感测线对605-1及605-2上的数据值可为在激发感测放大器时 存储于感测放大器606中的数据值。逻辑运算选择逻辑信号Pass为高的以开通通过栅极 607-1及607-2。
ISO、TF、TT、FT及FF控制信号可操作以基于感测放大器606中的数据值(“B”) 及计算组件631中的数据值(“A”)而选择逻辑功能来实施。特定来说，ISO、TF、TT、 FT及FF控制信号经配置以独立于存在于互补感测线对605-1及605-2上的数据值而选 择逻辑功能来实施，但所实施逻辑运算的结果可取决于存在于互补感测线对605-1及 605-2上的数据值。也就是说，ISO、TF、TT、FT及FF控制信号选择逻辑运算来直接 实施，因为存在于互补感测线对605-1及605-2上的数据值不通过逻辑传递以操作通过 栅极607-1及607-2的栅极。
另外，图6展示经配置以在感测放大器606与计算组件631之间交换互补感测线对605-1及605-2的定向的交换晶体管642。当交换晶体管642开通时，交换晶体管642的 感测放大器606侧上的互补感测线对605-1及605-2上的数据值相反地耦合到交换晶体 管642的计算组件631侧上的互补感测线对605-1及605-2，且因此加载到计算组件631 的可加载移位寄存器中。
当启动ISO控制信号线且启动TT控制信号(例如，为高)且真实感测线上的数据值为“1”或者启动FT控制信号(例如，为高)且互补感测线上的数据值为“1”时，可启动 逻辑运算选择逻辑信号Pass(例如，为高)以开通通过栅极607-1及607-2(例如，导通)。
真实感测线上的数据值为“1”会开通逻辑选择晶体管652及662。互补感测线上的数据值为“1”会开通逻辑选择晶体管654及664。如果ISO控制信号或相应TT/FT控 制信号或对应感测线上的数据值(例如，特定逻辑选择晶体管的栅极所耦合的感测线)并 非高的，那么将不由特定逻辑选择晶体管开通通过栅极607-1及607-2。
当启动ISO控制信号线且启动TF控制信号(例如，为高)且真实感测线上的数据值为“1”或者启动FF控制信号(例如，为高)且互补感测线上的数据值为“1”时，可启动 逻辑运算选择逻辑信号Pass*(例如，为高)以开通交换晶体管642(例如，导通)。如果对 应感测线(例如，特定逻辑选择晶体管的栅极所耦合的感测线)上的相应控制信号或数据 值并非高的，那么将不由特定逻辑选择晶体管开通交换晶体管642。
Pass*控制信号未必与Pass控制信号互补。Pass及Pass*控制信号两者可能同时经启 动或同时经撤销启动。然而，同时启动Pass及Pass*控制信号两者使互补感测线对短接在一起，此可为待避免的破坏性配置。
图6中所图解说明的感测电路经配置以直接依据四个逻辑选择控制信号选择多个逻 辑运算中的一者来实施(例如，逻辑运算选择不取决于存在于互补感测线对上的数据值)。 逻辑选择控制信号的一些组合可致使通过栅极607-1及607-2以及交换晶体管642同时 开通，此使互补感测线对605-1及605-2短接在一起。根据本发明的若干个实施例，可 由图6中所图解说明的感测电路实施的逻辑运算可为在图7中所展示的逻辑表中总结的 逻辑运算。
图7是图解说明根据本发明的若干个实施例的可由图6中所展示的感测电路实施的 可选择逻辑运算结果的逻辑表。四个逻辑选择控制信号(例如，TF、TT、FT及FF)连同 存在于互补感测线上的特定数据值可用于选择涉及存储于感测放大器606及计算组件 631中的开始数据值的多个逻辑运算中的一者来实施。所述四个控制信号连同存在于互 补感测线上的特定数据值控制通过栅极607-1及607-2以及交换晶体管642的连续性， 此又在激发之前/之后影响计算组件631及/或感测放大器606中的数据值。可选择地控 制交换晶体管642的连续性的能力促进实施涉及反向数据值(例如，反向操作数及/或反 向结果)的逻辑运算以及其它。
图7中所图解说明的逻辑表7-1展示存储于在744处的列A中展示的计算组件631中的开始数据值，及存储于在745处的列B中所展示的感测放大器606中的开始数据值。 逻辑表7-1中的其它3列标题指代通过栅极607-1及607-2以及交换晶体管642(其可分 别取决于四个逻辑选择控制信号(例如，TF、TT、FT及FF)的状态连同存储于互补感测 线对605-1及605-2上的特定数据值而控制为开通或关闭)的连续性。“非开通”列756 对应于通过栅极607-1及607-2以及交换晶体管642两者处于导通条件中，“真实开通” 列770对应于通过栅极607-1及607-2处于导通条件中，且“反相开通”列773对应于 交换晶体管642处于导通条件中。逻辑表7-1中不反映对应于通过栅极607-1及607-2 以及交换晶体管642两者处于导通条件中的配置，因为此导致感测线被短接在一起。
经由对通过栅极607-1及607-2以及交换晶体管642的连续性的选择性控制，逻辑表7-1的上部部分的三个列中的每一者可与逻辑表7-1的下部部分的三个列中的每一者 组合以提供对应于九个不同逻辑运算的3×3＝9个不同结果组合，如由在775处所展 示的各种连接路径所指示。在图7中所图解说明的逻辑表7-2中概述可通过感测电路(例 如，图1A中的150)实施的九个不同可选择逻辑运算，包含XOR逻辑运算。
图7中所图解说明的逻辑表7-2的列展示包含逻辑选择控制信号的状态的标题780。 举例来说，第一逻辑选择控制信号的状态提供于行776中，第二逻辑选择控制信号的状 态提供于行777中，第三逻辑选择控制信号的状态提供于行778中，且第四逻辑选择控制信号的状态提供于行779中。在行747中总结对应于结果的特定逻辑运算。
尽管本文中已图解说明及描述包含感测电路、感测放大器、计算电路、动态锁存器、 隔离装置及/或移位电路的各种组合及配置的实例性实施例，但本发明的实施例不限于本 文中明确陈述的那些组合。本文中所揭示的感测电路、感测放大器、计算组件、动态锁存器、隔离装置及/或移位电路的其它组合及配置明确地包含于本发明的范围内。
虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，旨在 实现相同结果的配置可替代所展示的特定实施例。本发明打算涵盖本发明的一或多个实 施例的改编或变化。应理解，已以说明性方式而非限制性方式做出以上说明。在审阅以上说明后，所属领域的技术人员将即刻明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及方法的其它应用。 因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权此权利要求书的 等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，将一些特征一起集合于单个实施例中。 本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权 利要求中更多的特征的意图。而是，如所附权利要求书所反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方式中，其中 每一权利要求独立地作为单独实施例。

Claims (21)

1.一种设备，其包括：
存储器单元阵列(130、530)；及
控制器(140)，其耦合到所述存储器单元阵列(130、530)，经配置以：
使用寄存器(136、236)对存储于所述存储器单元阵列(130、530)中的数据执行逻辑运算，所述寄存器经更新以存取存储于所述存储器单元阵列(130、530)中的所述数据。
2.根据权利要求1所述的设备，其中所述控制器(140)经配置以存储对在执行所述逻辑运算时使用的所述寄存器(136、236)中的操作数的参考。
3.根据权利要求1所述的设备，其中所述控制器(140)经配置以将对存储于所述存储器单元阵列(130、530)中的所述数据的参考包含于所述寄存器中。
4.根据权利要求1到3中任一权利要求所述的设备，其中所述控制器(140)经配置以更新所述寄存器(136、236)以基于存储于所述存储器单元阵列(130、530)中的所述数据的位置而存取存储于所述存储器单元阵列(130、530)中的所述数据。
5.根据权利要求1到3中任一权利要求所述的设备，其中所述控制器(140)经配置以通过基于所述数据的位置迭代遍历所述数据而在执行所述逻辑运算时更新所述寄存器(136、236)。
6.根据权利要求1到3中任一权利要求所述的设备，其中所述控制器(140)经配置以更新所述寄存器(136)以迭代遍历所述存储器单元阵列(130、530)中存储有所述数据的列。
7.根据权利要求1到3中任一权利要求所述的设备，其中所述控制器(140)经配置以更新所述寄存器(136、236)以迭代遍历所述存储器单元阵列(130、530)中存储有所述数据的子阵列。
8.一种设备，其包括：
存储器单元阵列(130、530)；及
控制器(140)，其耦合到所述存储器单元阵列(130、530)，经配置以：
更新寄存器(136、236)以存取存储于所述存储器单元阵列(130、530)中的数据，其中在使用存储于所述存储器单元阵列(130、530)中的所述数据执行逻辑运算时使用所述寄存器(136、236)。
9.根据权利要求8所述的设备，其中指令(341-0…340-4)用于更新所述寄存器(136、236)。
10.根据权利要求8所述的设备，其中通过执行布尔运算来更新所述寄存器(136、236)以存取作为位向量存储于所述存储器单元阵列(130、530)中的数据。
11.根据权利要求8所述的设备，其中更新所述寄存器(136、236)以迭代遍历存储于所述存储器单元阵列(130、530)中的数据。
12.根据权利要求8所述的设备，其中更新所述寄存器(136、236)以存取作为水平位向量(465-K)存储于所述存储器单元阵列(130、530)中的数据。
13.一种用于操作存储器装置(120、220)的方法，其包括：
对存储于所述存储器装置(120、220)中的数据执行逻辑运算，其中执行所述逻辑运算包含：
将对用于所述逻辑运算的操作数的参考存储于寄存器(136、236)中；及
更新所述寄存器(136、236)中的参考以存取存储于所述存储器装置(120、220)中的所述数据。
14.根据权利要求13所述的方法，其中更新所述参考包含更新所述寄存器(136、236)中的所述参考的行索引(235)。
15.根据权利要求13所述的方法，其中更新所述参考包含更新所述寄存器(136、236)中的所述参考的列索引(237)。
16.根据权利要求13所述的方法，其中所述方法包含更新所述寄存器(136、236)中的所述参考的子阵列索引(239)。
17.根据权利要求13到16中任一权利要求所述的方法，其中更新所述参考包含在主机(110)不进行干预的情况下更新所述寄存器(136、236)中的所述参考。
18.一种用于操作存储器装置(120、220)的方法，其包括：
更新寄存器中的参考以基于存储于所述存储器装置(120、220)中的数据的位置而存取存储于所述存储器装置(120、220)中的所述数据；及
使用存储于所述存储器装置(120、220)中的所述数据执行逻辑运算，其中所述寄存器(136、236)中的所述参考为所述逻辑运算中的操作数。
19.根据权利要求18所述的方法，其中更新所述参考包含基于所述数据的所述位置而迭代遍历存储于所述存储器装置(120、220)中的数据。
20.根据权利要求19所述的方法，其中所述方法包含通过使所述寄存器(136、236)中的所述参考递增而迭代遍历存储于所述存储器装置(120、220)中的所述数据。
21.根据权利要求19所述的方法，其中所述方法包含通过使所述寄存器(136、236)中的所述参考递减而迭代遍历存储于所述存储器装置(120、220)中的所述数据。
CN201710762787.9A 2016-09-15 2017-08-30 更新存储器中的寄存器的设备及方法 Active CN107832081B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/265,965 US10466928B2 (en) 2016-09-15 2016-09-15 Updating a register in memory
US15/265,965 2016-09-15

Publications (2)

Publication Number Publication Date
CN107832081A true CN107832081A (zh) 2018-03-23
CN107832081B CN107832081B (zh) 2022-06-28

Family

ID=61559975

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710762787.9A Active CN107832081B (zh) 2016-09-15 2017-08-30 更新存储器中的寄存器的设备及方法

Country Status (2)

Country Link
US (3) US10466928B2 (zh)
CN (1) CN107832081B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113805841A (zh) * 2020-06-15 2021-12-17 美光科技公司 多个寄存器中的位串累加
CN114830136A (zh) * 2019-12-19 2022-07-29 高通股份有限公司 功率高效的近存储器模拟乘法和累加（mac）

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10466928B2 (en) * 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
CN108563463B (zh) * 2018-03-29 2020-11-13 深圳市国微电子有限公司 寄存器及其初始化方法
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10483978B1 (en) * 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11579802B2 (en) * 2019-10-04 2023-02-14 Fungible, Inc. Pipeline using match-action blocks
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11487548B2 (en) * 2019-11-26 2022-11-01 Sandisk Technologies Llc Dynamic re-evaluation of parameters for non-volatile memory using microcontroller
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory

Family Cites Families (309)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US5276643A (en) 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
DE69132495T2 (de) 1990-03-16 2001-06-13 Texas Instruments Inc Verteilter Verarbeitungsspeicher
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JP3361825B2 (ja) 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JPH06215160A (ja) 1992-08-25 1994-08-05 Texas Instr Inc <Ti> データ処理方法および装置
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JPH0831168A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体記憶装置
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US6311280B1 (en) * 1999-02-22 2001-10-30 Nband Communications Low-power memory system with incorporated vector processing
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
WO2001057875A1 (fr) 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
AU2001239907A1 (en) 2000-02-29 2001-09-12 Stephen J. Guerreri Method and apparatus for building a memory image
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
CN1307647C (zh) 2000-07-07 2007-03-28 睦塞德技术公司 动态随机存取存储器、存储器器件及其执行读命令的方法
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
WO2002017262A2 (en) 2000-08-21 2002-02-28 United States Postal Services Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
GB2382676B (en) * 2001-10-31 2005-09-07 Alphamosaic Ltd Data access in a processor
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
WO2003088033A1 (en) 2002-04-09 2003-10-23 University Of Rochester Multiplier-based processor-in-memory architectures for image and graphics processing
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
WO2004059651A2 (en) 2002-12-27 2004-07-15 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
EP1665286B8 (en) 2003-09-04 2007-09-12 Nxp B.V. Integrated circuit and a method of cache remapping
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US8006074B1 (en) * 2003-12-24 2011-08-23 Altera Corporation Methods and apparatus for executing extended custom instructions
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
JP4804479B2 (ja) 2005-12-13 2011-11-02 スパンション エルエルシー 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US8095745B1 (en) * 2006-08-07 2012-01-10 Marvell International Ltd. Non-sequential transfer of data from a memory
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US8051124B2 (en) * 2007-07-19 2011-11-01 Itt Manufacturing Enterprises, Inc. High speed and efficient matrix multiplication hardware module
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
US8156299B2 (en) 2007-10-19 2012-04-10 Virident Systems Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US20090254694A1 (en) 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US9076527B2 (en) 2009-07-16 2015-07-07 Mikamonu Group Ltd. Charge sharing in a TCAM array
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
JP5568133B2 (ja) 2009-08-18 2014-08-06 ダウ コーニング コーポレーション 多層経皮パッチ
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
WO2011048522A2 (en) 2009-10-21 2011-04-28 Zikbit Ltd. Neighborhood operations for parallel processing
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
KR101649395B1 (ko) 2009-12-02 2016-08-19 마이크론 테크놀로지, 인크. 비휘발성 메모리에 대한 리프레시 아키텍처 및 알고리즘
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
EP2564306A4 (en) 2010-04-27 2017-04-26 Cornell University System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553482B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
WO2012104674A1 (en) 2011-01-31 2012-08-09 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
US20120221788A1 (en) * 2011-02-28 2012-08-30 Microsoft Corporation Multi-dimensional array manipulation
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
CN102629191B (zh) * 2011-04-25 2014-07-30 中国电子科技集团公司第三十八研究所 数字信号处理器寻址方法
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
US20140247673A1 (en) 2011-10-28 2014-09-04 Naveen Muralimanohar Row shifting shiftable memory
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
WO2013078085A1 (en) 2011-11-22 2013-05-30 Mips Technologies, Inc. Processor with kernel mode access to user space virtual addresses
CN105955704B (zh) 2011-11-30 2018-12-04 英特尔公司 用于提供向量横向比较功能的指令和逻辑
US20140108480A1 (en) 2011-12-22 2014-04-17 Elmoustapha Ould-Ahmed-Vall Apparatus and method for vector compute and accumulate
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
US9305614B2 (en) * 2012-12-21 2016-04-05 Cypress Semiconductor Corporation Memory device with internal combination logic
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US9513907B2 (en) 2013-08-06 2016-12-06 Intel Corporation Methods, apparatus, instructions and logic to provide vector population count functionality
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9639458B2 (en) * 2013-09-26 2017-05-02 Emu Solutions, Inc. Reducing memory accesses for enhanced in-memory parallel operations
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US20150270015A1 (en) 2014-03-19 2015-09-24 Micron Technology, Inc. Memory mapping
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
EP3140743B1 (en) 2014-05-08 2021-11-24 Micron Technology, INC. Hybrid memory cube system interconnect directory-based cache coherence methodology
CN106415522B (zh) 2014-05-08 2020-07-21 美光科技公司 存储器内轻量一致性
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10466928B2 (en) * 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
青岛东合信息技术有限公司编著: "《嵌入式Linux开发技术及实践》", 31 January 2014 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114830136A (zh) * 2019-12-19 2022-07-29 高通股份有限公司 功率高效的近存储器模拟乘法和累加（mac）
CN113805841A (zh) * 2020-06-15 2021-12-17 美光科技公司 多个寄存器中的位串累加

Also Published As

Publication number Publication date
US11055026B2 (en) 2021-07-06
US10466928B2 (en) 2019-11-05
US20200065030A1 (en) 2020-02-27
US20210326076A1 (en) 2021-10-21
CN107832081B (zh) 2022-06-28
US20180074754A1 (en) 2018-03-15
US11625194B2 (en) 2023-04-11

Similar Documents

Publication Publication Date Title
CN107832081A (zh) 更新存储器中的寄存器的设备及方法
CN108780656B (zh) 用于逻辑/存储器装置的设备及方法
CN105684087B (zh) 数据移位
US10658017B2 (en) Shifting data
CN108885887B (zh) 用于数据移动的设备及方法
CN108780432A (zh) 用于高速缓存无效的设备及方法
CN108713196A (zh) 使用位向量运算装置进行的数据传送
US10733089B2 (en) Apparatuses and methods for write address tracking
TWI710975B (zh) 用於操作神經網路的裝置及方法
CN107783783A (zh) 与微代码指令有关的设备及方法
CN107209665A (zh) 产生并执行控制流
CN105027212B (zh) 用于使用感测电路执行逻辑运算的设备及方法
CN106663460A (zh) 使用感测电路执行逻辑操作
CN107408404A (zh) 用于存储器装置的设备及方法以作为程序指令的存储
CN109003640A (zh) 存储器中子阵列之间的数据传送
CN107430874A (zh) 用于数据移动的设备及方法
CN107077877A (zh) 用于使用感测电路执行逻辑操作的设备及方法
TWI659427B (zh) 用於資料路徑內計算操作之裝置及方法
CN107683505A (zh) 用于计算启用的高速缓冲存储器的设备及方法
CN110326045A (zh) 用于存储器内操作的设备及方法
CN106471582A (zh) 用于使用感测电路来执行逻辑操作的设备及方法
TW201835906A (zh) 用於在資料路徑中計算之裝置及方法
CN107408408A (zh) 用于移位决定的装置及方法
US9805772B1 (en) Apparatuses and methods to selectively perform logical operations
CN109427384A (zh) 存储器内处理

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant