CN110326045A - 用于存储器内操作的设备及方法 - Google Patents

用于存储器内操作的设备及方法 Download PDF

Info

Publication number
CN110326045A
CN110326045A CN201880013192.6A CN201880013192A CN110326045A CN 110326045 A CN110326045 A CN 110326045A CN 201880013192 A CN201880013192 A CN 201880013192A CN 110326045 A CN110326045 A CN 110326045A
Authority
CN
China
Prior art keywords
subarray
subset
sensing
data value
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880013192.6A
Other languages
English (en)
Inventor
P·V·莱亚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110326045A publication Critical patent/CN110326045A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

本发明包含用于存储器内操作的设备及方法。一种实例性设备包含存储器装置，所述存储器装置包含存储器单元的多个子阵列，其中所述多个子阵列包含所述相应多个子阵列的第一子集及所述相应多个子阵列的第二子集。所述存储器装置包含耦合到所述第一子集的感测电路，所述感测电路包含感测放大器及计算组件。所述设备还包含控制器，所述控制器经配置以引导：一定数目个数据值从所述第二子集中的子阵列到所述第一子集中的子阵列的第一移动，以及由耦合到所述第一子集的第一感测电路对所述数目个数据值执行多个顺序存储器内操作。

Description

用于存储器内操作的设备及方法
技术领域
本发明一般来说涉及半导体存储器及方法，且更特定来说涉及用于存储器内操作的设备及方法。
背景技术
存储器装置通常经提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)，且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)，以及闸流管随机存取存储器(TRAM)。非易失性存储器可通过在未供电时保留所存储数据而提供永久数据，且可尤其包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)。
电子系统通常包含一定数目个处理资源(例如，一或多个处理器)，其可检索并执行指令且将所述所执行指令的结果存储到适合位置。处理器可包括一定数目个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，举例来说，所述数目个功能单元可用于通过对数据(例如，一或多个操作数)执行操作而执行指令。如本文中所使用，操作可为(举例来说)布尔操作(例如AND、OR、NOT、NOT、NAND、NOR及XOR)及/或其它操作(例如，反相、移位、算术、统计以及许多其它可能操作)。举例来说，功能单元电路可用于经由一定数目个逻辑操作对操作数执行算术操作，例如加法、减法、乘法及除法。
在将指令提供到功能单元电路以供执行时可涉及电子系统中的一定数目个组件。可(例如)由处理资源(例如控制器及/或主机处理器)执行所述指令。数据(例如，将被执行所述指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。在功能单元电路开始对数据执行指令之前可从存储器阵列检索指令及/或数据并对所述指令及/或数据进行定序及/或缓冲。此外，由于可在一个或多个时钟周期中通过功能单元电路执行不同类型的操作，因此还可对指令及/或数据的中间结果进行定序及/或缓冲。在一或多个时钟周期中完成操作的序列可称为操作周期。就计算设备及/或系统的处理与计算性能及/或电力消耗来说，完成操作周期所消耗的时间可为代价高的。
在许多例子中，处理资源(例如，处理器及相关联功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行指令集。可改进存储器内处理装置的处理性能，其中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理器。存储器内处理装置可通过减少或消除外部通信而节省时间且还可省电。
附图说明
图1A是根据本发明的一定数目个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图1B是根据本发明的一定数目个实施例的存储器装置的库区段的框图。
图1C是根据本发明的一定数目个实施例的存储器装置的库的框图。
图2是图解说明根据本发明的一定数目个实施例的存储器装置的感测电路的示意图。
图3是图解说明根据本发明的一定数目个实施例的用于存储器装置中的数据移动的电路的示意图。
图4A及4B是图解说明根据本发明的一定数目个实施例的用于存储器装置中的数据移动的电路的另一示意图。
具体实施方式
在一些实施方案中，存储器装置可经配置以将数据值从存储存储器单元移动(例如，拷贝、传送及/或传输)到高速缓冲存储器中以用于对所述数据值执行操作。单个操作可后续接着将由执行所述单个操作产生的数据值往回移动到存储存储器单元。在此实施方案中，如果将对结果数据值执行另一操作，那么所述结果数据值将被往回移动到高速缓冲存储器以用于执行其它操作，且在第二操作之后再次被移动到存储存储器单元。照此，如本文中所描述的多个顺序操作(例如，由与高速缓冲存储器的存储器单元相关联的感测电路执行的多个布尔操作的序列)的执行可涉及原始及/或部分结果数据值去往第一子阵列中的一定数目个存储存储器单元及从所述数目个存储存储器单元到所述高速缓冲存储器子阵列的重复移动。原始及/或部分结果数据值的此些重复移动可减小数据处理的速度、速率及/或效率及/或可增加电力消耗。
相比之下，本发明包含用于存储器内操作(例如，用于存储器内处理(PIM)结构)的设备及方法。在至少一个实施例中，所述设备包含存储器装置，所述存储器装置包含存储器单元的多个子阵列，其中所述多个子阵列包含所述相应多个子阵列的第一子集及所述相应多个子阵列的第二子集。所述存储器装置包含耦合到所述第一子集的感测电路，所述感测电路包含感测放大器及计算组件。所述设备还包含控制器，所述控制器经配置以引导一定数目个数据值从所述第二子集中的子阵列到所述第一子集中的子阵列的第一移动。所述控制器还经配置以引导由耦合到所述第一子集的第一感测电路的所述感测放大器及/或所述计算组件对所述数目个数据值执行多个顺序存储器内操作。
所述控制器还可经配置以引导数据值从所述第一子集中的所述子阵列到所述第二子集中的子阵列的第二移动。举例来说，所述控制器可经配置以引导执行所述数据值的所述第二移动，所述数据值为对从所述第二子集中的所述子阵列移动的所述数目个数据值执行的所述多个顺序操作的结果。在一些实施例中，可将所述结果数据值往回移动到所述第二子集中的所述子阵列中的存储器，所述数据值先前存储于所述存储器中。举例来说，可由所述第一子集中的高速缓冲存储器子阵列的所述感测放大器及/或所述计算组件执行所述多个顺序操作而不在由所述高速缓冲存储器子阵列的所述感测放大器及/或所述计算组件完成所述多个顺序操作中的最后操作之前将所述多个顺序操作的结果移动到所述第二子集的所述存储子阵列。
对所述第一子集(例如，高速缓冲存储器)中而非所述第二子集(例如，存储器)中的所述数据值执行的数据移动及/或操作的此序列可由经配置以在数据处理操作期间独立于主机而如此操作的控制器来引导。举例来说，尽管可不按与包含控制器(例如，图1A中的140)的存储器装置相同的间距及/或在与所述存储器装置相同的芯片上定位的主机(例如，图1A中的110)可已命令数据处理操作且命令可已由控制器140的处理器/定序器执行，但可将刚刚描述的数据移动及/或操作委派给所述控制器来执行。在一些实施例中，控制器140可形成于芯片上且运作，例如，执行操作，如结合图1A所展示及描述。如本文中所描述，与其它事物一起位于芯片上打算意味形成于与对应子阵列中的存储器单元相同的芯片上。然而，实施例并不如此受限制。举例来说，在一些实施例中，控制器140可经定位及/或执行与主机110相关联的操作，例如，所述主机可按照将被执行操作的数据值来指令所述控制器。
例如第一及第二的序数在本文中用于辅助将类似组件(例如，存储器单元的子阵列、其子集等)区分开，且不用于指示所述组件之间的特定排序及/或关系，除非上下文另外明确指出(例如，通过使用例如邻近等术语)。举例来说，第一子阵列可为相对于子阵列库中的子阵列0的子阵列4且第二子阵列可为任何其它后续子阵列，例如，子阵列5、子阵列8、子阵列61以及其它可能性，或所述第二子阵列可为任何其它先前子阵列，例如，子阵列3、2、1或0。此外，将数据值从第一子阵列移动到第二子阵列经提供为此数据移动的非限制性实例。举例来说，在一些实施例中，所述数据值可从每一子阵列顺序地及/或在每一子阵列中并行地移动到同一库中的另一子阵列(例如，其可为邻近子阵列及/或由一定数目个其它子阵列分开)或不同库。
主机系统及控制器可对程序指令(例如，PIM命令指令)与数据的整个块执行地址分辨且引导(例如，控制)数据及命令到目的地(例如，目标)库内的经分配位置(例如，子阵列及子阵列的部分)中的分配、存储及/或移动(例如，流动)。如本文中所描述，写入数据且执行命令(例如，执行操作)可利用到DRAM装置的正常DRAM写入路径。如读者将了解，虽然关于本文中所呈现的实例论述DRAM式样PIM装置，但实施例不限于PIM DRAM实施方案。
如本文中所描述，实施例可允许主机系统最初在一或多个DRAM库中分配一定数目个位置，例如，子阵列(sub-array)(或“子阵列(subarray)”)及子阵列的部分，以将数据保存(例如，存储)(例如)于第二子阵列子集中。然而，为了数据处理(例如，对数据值执行的操作)的经增加速度、速率及/或效率，可将所述数据值移动(例如，拷贝、传送及/或传输)到(例如)第一子阵列子集中的另一子阵列，其经配置以达成数据处理的经增加速度、速率及/或效率，如本文中所描述。
PIM系统的性能可受存储器存取时间(例如，行周期时间)影响。用于数据处理的操作可包含：打开(存取)库中的存储器单元的行；对所述存储器单元进行读取及/或写入；及然后关闭所述行。针对此些操作花费的时间周期可取决于每计算组件(例如，图2中的感测电路250中的计算组件231)的存储器单元数目及/或将列中的所有存储器单元连接到相应计算组件的数字线的长度。较短数字线可提供每计算组件的相对经改进性能，但由于数字线较短而还可每存储器单元具有更多计算组件且因此存储器单元的密度较低。此较低密度可促成相对较高功率及/或裸片面积要求。通过比较，较长数字线可针对相同存储器单元密度具有较少计算组件，但较长数字线可促成每计算组件的相对较低性能。因此，组合短数字线的性能益处以及长数字线的存储器单元密度益处可为有益的。
存储器装置(例如，PIM DRAM存储器装置)在本文中经描述为包含多个子阵列，其中所述子阵列中的至少一者配置有比所述存储器装置内的其它子阵列(例如，在同一存储器库中)的数字线短(例如，每存储器单元列具有较少存储器单元及/或所述列物理长度较短)的数字线。具有较短数字线的子阵列可得出对存储器单元的较快存取时间且感测电路可配置有将连同较快存取时间使用的PIM功能性(如本文中所描述)。
照此，具有较短数字线及PIM功能性的子阵列可用作高速缓冲存储器以针对配置有较长数字线(例如，因此具有较慢存取时间)的子阵列以经增加速度、速率及/或效率执行操作。具有较长数字线的子阵列可用于数据存储以利用其较长数字线中的相对较高数目个存储器单元。在一些实施例中，具有较长数字线的子阵列可进一步针对存储器单元的较高密度而配置以达成更高效数据存储。举例来说，可通过在感测电路中不具有PIM功能性而促成较高密度，因为在将数据值移动到高速缓冲存储器之后而非对存储器中的数据值执行操作。替代地或以组合形式，可使用较高密度存储器架构(例如，1T1C存储器单元)配置(例如，形成)较长数字线子阵列，同时可使用较低密度架构(例如，2T2C存储器单元)配置较短数字线子阵列。可对所述架构做出其它改变以对比较长数字线子阵列而增加较短数字线子阵列中的数据存取的速度、速率及/或效率，例如，在短及长数字线子阵列中使用不同存储器阵列架构(例如DRAM、SRAM等)、使字线长度变化以及其它可能改变。
因此，多个子阵列可包含于存储器装置的库中，例如，在各种实施例中相互混合，其中所述多个子阵列的第一子集具有相对较短数字线且所述多个子阵列的第二子集具有相对较长数字线，如本文中所描述。具有较短数字线的子阵列可用作高速缓冲存储器以针对具有较长数字线的子阵列执行操作。可主要或仅在具有较短数字线的子阵列中发生计算，例如，操作的执行，从而致使性能相对于具有较长数字线的子阵列而增加。具有较长数字线的子阵列可主要或仅用于数据存储，且照此，可针对存储器密度而配置。在一些实施例中，(例如)为了提供将在第一子集的子阵列中被执行几个累加操作的大量数据的移动的替代方案以及其它原因，具有较长数字线的子阵列可配置有至少一些PIM功能性。然而，不管较长数字线是否可配置有至少一些PIM功能性，将数据移动(例如，拷贝、传送及/或传输)到较短数字线子阵列且从较短数字线子阵列移动(例如，拷贝、传送及/或传输)数据以执行相对较高速度单个操作及/或操作序列可为优选的。照此，在一些实施例中，仅第一子集的短数字线子阵列可具有任何PIM功能性，因此可能节省裸片面积及/或电力消耗。
举例来说，可利用短数字线子阵列中的存储器单元行作为长数字线(例如，存储)子阵列的一定数目个高速缓冲存储器。控制器可管理两个类型的子阵列之间的数据移动且可将信息存储到从特定存储子阵列的源行移动到特定高速缓冲存储器子阵列的目的地行的文档数据，且反之亦然。在一些实施例中，短数字线子阵列可操作为回写高速缓冲存储器，所述控制器在完成对数据值或一系列数据值的操作之后从所述回写高速缓冲存储器自动传回所述数据值或所述系列数据值。然而，如本文中所描述，所述控制器可经配置以引导由与操作为高速缓冲存储器的短数字线子阵列相关联的感测电路执行多个顺序操作而不在完成所述多个顺序操作中的最后操作之前将所述相应多个操作的结果往回移动到长数字线(例如，存储)子阵列。
存储器装置中的库可包含存储器单元的多个子阵列，其中多个分割区可各自包含所述多个所述子阵列的相应分组。在各种实施例中，如本文中所描述的由多个分割区共享的I/O线(例如，用于分割区间及/或分割区内数据移动的数据总线)可经配置以通过以下方式将所述多个子阵列分成所述多个分割区：使用与所述共享I/O线相关联的隔离电路将所述分割区可选择性地连接及断开连接以形成所述共享I/O线的分开部分。照此，与沿着其长度的多个位置处的隔离电路相关联的共享I/O线可用于将子阵列的分割区分成在每一分割区中的各种组合(例如，数目)的子阵列中的有效分开块，此取决于各种子阵列及/或分割区是否经由共享I/O线的部分连接等，如由控制器所引导。此可使得能够基本上并行发生个别分割区内的块数据移动。
分割区的隔离可通过在每一分割区或分割区组合中并行(例如，基本上在同一时间点)执行数据移动而增加每一分割区内及多个分割区(例如，一些或所有分割区)的组合中的数据移动的速度、速率及/或效率。举例来说，此可减少使数据在沿着存储器单元阵列中的共享I/O线可选择性地耦合的各种短及/或长数字线子阵列之间顺序地移动(例如，拷贝、传送及/或传输)原本所花费的时间。此数据移动的并行本质可允许所有或大多数数据值在分割区的子阵列中的局域移动，使得移动可快数倍。举例来说，移动可快出大约为分割区数目的倍数，例如，关于四个分割区，可在不使用本文中所描述的分割区所花费的时间的大致四分之一内执行数据值在每一分割区的子阵列中的并行移动。
在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可做出过程、电及结构改变而不背离本发明的范围。
如本文中所使用，例如“X”、“Y”、“N”、“M”等(特定来说关于图式中的元件符号)的标志符指示可包含如此指定的一定数目个特定特征。还应理解，本文中所使用的术语仅出于描述特定实施例的目的，而非打算为限制性的。如本文中所使用，单数形式“一(a、an)”及“所述(the)”可包含单个指示物及多个指示物两者，除非上下文另外明确指出。另外，“一定数目个”、“至少一个”及“一或多个”(例如，一定数目个)存储器阵列可能是指一或多个存储器阵列，然而“多个”打算是指这些事物中的一者以上。此外，词语“可(may)”及“可(may)”贯穿此申请案在准许意义(也就是说，具有可能性、能够)上而非在强制意义(也就是说，必须)上使用。术语“包含(include)”及其派生词意味“包含但不限于”。视上下文情况而定，术语“耦合(coupled)”及“耦合(coupling)”意味将直接或间接物理地连接或者用于对命令及数据的存取以及命令及数据的移动(传输)。视上下文情况而定，术语“数据”及“数据值”在本文中互换地使用且可具有相同涵义。
如本文中所使用，数据移动为包含(例如)将数据值从源位置拷贝、传送及/或传输到目的地位置的包含性术语。举例来说，可经由长及短数字线子阵列的相应感测组件条带所共享的I/O线将数据从长数字线(例如，存储)子阵列移动到短数字线(例如，高速缓冲存储器)子阵列，如本文中所描述。拷贝所述数据值可指示经由共享I/O线将存储(高速缓存)于感测组件条带中的数据值拷贝且移动到另一子阵列且存储于子阵列的行中的原始数据值可保持不变。传送所述数据值可指示经由共享I/O线将存储(高速缓存)于感测组件条带中的数据值拷贝且移动到另一子阵列且存储于子阵列的行中的原始数据值中的至少一者可(例如)通过经擦除及/或通过后续写入操作而改变，如本文中所描述。传输所述数据值可用于指示(例如)通过将数据值从源位置放置在共享I/O线上且传输到目的地位置而使所拷贝及/或所传送数据值移动的过程。
本文中的各图遵循其中第一个数字或前几个数字对应于图编号且剩余数字识别图中的元件或组件的编号惯例。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，在图1中108可指代元件“08”，且在图2中可将类似元件指代为208。如将了解，可添加、交换及消除本文中的各种实施例中所展示的元件以便提供本发明的数个额外实施例。另外，图中所提供的元件的比例及相对标度打算图解说明本发明的特定实施例且不应被视为具有限制性意义。
图1A是根据本发明的一定数目个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，存储器装置120、控制器140、通道控制器143、存储器阵列130、感测电路150(包含感测放大器及计算组件)及外围感测放大器与逻辑170还可各自单独被视为相应“设备”。
在先前方法中，可(例如)经由包括输入/输出(I/O)线的总线将数据从阵列及感测电路传送到可包括ALU电路及经配置以执行适当操作的其它功能单元电路的处理资源，例如处理器、微处理器及计算引擎。然而，将数据从存储器阵列及感测电路传送到此(些)处理资源可涉及显著电力消耗。即使处理资源位于与存储器阵列相同的芯片上，在将数据从阵列移出到计算电路中也可消耗显著电力，将数据从阵列移出到计算电路可涉及：执行感测线(其可在本文中称为数字线或数据线)地址存取，例如，激发列解码信号，以便将数据从感测线传送到I/O线(例如，局域及全局I/O线)上；将数据移动到阵列外围；及将数据提供到计算函数。
此外，处理资源(例如，计算引擎)的电路可不符合与存储器阵列相关联的间距规则。举例来说，存储器阵列的单元可具有4F2或6F2单元大小，其中“F”是与单元对应的特征大小。照此，与先前PIM系统的ALU电路相关联的装置(例如，逻辑门)可不能够与存储器单元同间距地形成，此可影响芯片大小及存储器密度，举例来说。
举例来说，本文中所描述的感测电路150可按与一对互补感测线相同的间距而形成。作为实例，一对互补存储器单元可具有具6F2间距(例如，3F×2F)的单元大小。如果互补存储器单元的一对互补感测线的间距为3F，那么感测电路同间距指示感测电路(例如，每相应对互补感测线的感测放大器及对应计算组件)经形成以装配在互补感测线的3F间距内。
此外，各种先前系统的处理资源(例如，计算引擎，例如ALU)的电路可不符合与存储器阵列相关联的间距规则。举例来说，存储器阵列的存储器单元可具有4F2或6F2单元大小。照此，与先前系统的ALU电路相关联的装置(例如，逻辑门)可不能够与存储器单元同间距地(按与感测线相同的间距)形成，此可影响芯片大小及/或存储器密度，举例来说。在一些计算系统及子系统(例如，中央处理单元(CPU))的上下文中，可在不与存储器(例如，阵列中的存储器单元)同间距及/或同芯片的位置中处理数据，如本文中所描述。数据可由与主机相关联(例如)而非与存储器同间距的处理资源处理。
相比之下，本发明的一定数目个实施例可包含与阵列的存储器单元同间距地形成的感测电路150，例如，包含感测放大器及/或计算组件。感测电路150可经配置以用于(例如，能够)执行计算函数，例如，逻辑操作。
能够PIM装置操作可使用基于位向量的操作。如本文中所使用，术语“位向量”打算意味位向量存储器装置(例如，PIM装置)上的一定数目个位，所述数目个位存储于存储器单元阵列的行中及/或感测电路中。因此，如本文中所使用，“位向量操作”打算意味对为(例如)由PIM装置使用的虚拟地址空间及/或物理地址空间的一部分的位向量执行的操作。在一些实施例中，所述位向量可为位向量存储器装置上的物理上连续存储于行中及/或感测电路中的物理上连续数目个位，使得对为虚拟地址空间及/或物理地址空间的连续部分的位向量执行位向量操作。举例来说，PIM装置中的虚拟地址空间的行可具有16K个位的位长度，例如，与DRAM配置中的16K个互补存储器单元对对应。如本文中针对此16K位行所描述的感测电路150可包含对应16K个处理元件，例如，计算组件，如本文中所描述，其与可选择性地耦合到16位行中的对应存储器单元的感测线同间距地形成。PIM装置中的计算组件可作为单位处理元件对由感测电路150感测(例如，由与所述计算组件配对的感测放大器感测及/或存储于所述感测放大器中)的存储器单元行的位向量的单个位进行操作，如本文中所描述。
在本文中所描述的各种实施例中，一定数目个位向量可存储于存储器装置120的存储器中。在一些实施例中，所述位向量可包含在存储器装置120的存储器阵列130中执行多个顺序存储器内操作的结果。举例来说，替代及/或除了存储于存储器阵列130中，由执行所述多个顺序操作得出的结果数据值还可从存储器阵列130移动以存储于向量寄存器159(例如，多个向量寄存器159的特定行及/或寄存器)中。在一些实施例中，向量寄存器159可与控制器140相关联，例如，可选择性地耦合到控制器140。在一些实施例中，向量寄存器159可表示可由主机110(例如)经由控制器140存取的虚拟及/或物理寄存器。向量寄存器159中的特定文件可存储存储器装置120的元件的虚拟地址(例如，基虚拟地址)。存储器元件(还称为计算元件)可存储在如本文中所描述的多个顺序操作中的一个逻辑操作(例如)中被操作的一定量的数据。所述存储器元件还可能是指存储所述量的数据的一定数目个存储器单元。在各种实施例中，除了由所述多个顺序操作执行的那些操作，所述向量寄存器还可经配置以达成对结果数据值的操作。举例来说，结果数据值(例如，形成位向量的多个位)的存储可相对于相应数据值在存储器阵列130(例如，第一子集(例如，高速缓冲存储器子阵列125-0)的源行中的对应数目个存储器单元)中的存储而在向量寄存器中的选定目的地中可选择性地偏移一定数目个存储器单元。
本发明的一定数目个实施例包含与对应存储器单元阵列的感测线同间距地形成的感测电路。所述感测电路可能够执行数据感测及/或计算函数(例如，取决于所述感测电路与短数字线子阵列还是长数字线子阵列相关联)以及数据在存储器单元阵列本地的存储。
为了了解本文中所描述的经改进数据移动(例如，拷贝、传送及/或传输)技术，下文为对用于实施这些技术的设备(例如，具有PIM能力的存储器装置及相关联主机)的论述。根据各种实施例，涉及具有PIM能力的存储器装置的程序指令(例如，PIM命令)可经由可实施操作的多个感测电路分配所述PIM命令及/或数据的实施，及/或可使PIM命令及/或数据移动且将PIM命令及/或数据存储在存储器阵列内，例如，而不必须经由主机与所述存储器装置之间的地址与控制(A/C)与数据总线将此些PIM命令及/或数据来回传送。因此，可在较少时间内及/或使用较少电力来存取且使用用于具有PIM能力的存储器装置的数据。举例来说，时间及/或电力优势可通过以下方式来实现：增加使数据四处移动且将数据存储于计算系统中以便处理所请求存储器阵列操作(例如，读取、写入、逻辑操作等)的速度、速率及/或效率。
图1A中所图解说明的系统100可包含耦合(例如，连接)到包含存储器阵列130的存储器装置120的主机110。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、平板计算机、数字相机、智能电话及/或存储卡读取器以及各种其它类型的主机。主机110可包含系统母板及/或底板且可包含一定数目个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120两者均可在同一集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1A中所展示的实例图解说明具有冯纽曼型架构的系统，但可以非冯纽曼型架构实施本发明的实施例，所述非冯纽曼型架构可不包含通常与冯纽曼型架构相关联的一或多个组件(例如，CPU、ALU等)。
为了清晰，对系统100的描述已经简化以集中于与本发明特定相关的特征。举例来说，在各种实施例中，存储器阵列130可为(例如)DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。存储器阵列130可包含存储器单元，所述存储器单元经布置成通过存取线(其在本文中可称为字线或选择线)耦合的行及通过感测线(其在本文中可称为数字线或数据线)耦合的列。尽管单个存储器阵列130展示于图1A中，但实施例并不如此受限制。例如，除了一定数目个子阵列，存储器装置120还可包含一定数目个存储器阵列130，例如，DRAM单元、NAND快闪单元等的一定数目个库，如本文中所描述。
存储器装置120可包含地址电路142以锁存由I/O电路144经由数据总线156(例如，来自主机110的I/O总线)提供(例如，经由局域I/O线及全局I/O线提供到外部ALU电路且提供到DRAM数据线(DQ))的地址信号。如本文中所使用，DRAM DQ可达成经由总线(例如，数据总线156)将数据从(例如)控制器140及/或主机110输入到库以及将数据从所述库输出到控制器140及/或主机110。在写入操作期间，电压及/或电流变化(例如)可施加到DQ，例如，接脚。这些变化可转化成适当信号且存储于选定存储器单元中。在读取操作期间，一旦完成存取且启用输出，从选定存储器单元读取的数据值便可出现在DQ处。在其它时间处，DQ可处于某种状态中，使得DQ不拉出或灌入电流且不将信号呈现给系统。当两个或两个以上装置(例如，库)共享数据总线时，此还可减少DQ争用，如本文中所描述。
状态与异常信息可(举例来说)通过带外总线157从存储器装置120上的控制器140提供到通道控制器143，所述状态与异常信息又可从通道控制器143提供到主机110。通道控制器143可包含逻辑组件160以在每一相应库的阵列中分配多个位置(例如，用于子阵列的控制器)以存储与多个存储器装置(例如，120-0、120-1、…、120-N)中的每一者的操作相关联的用于各种库的库命令、应用程序指令(例如，作为操作序列)及引数(PIM命令)。通道控制器143可将命令(例如，PIM命令)分派给所述多个存储器装置120-1、…、120-N以将所述程序指令存储于存储器装置的给定库内。
地址信号通过地址电路142来接收且由行解码器146及列解码器152解码以存取存储器阵列130。可通过使用感测电路150的一定数目个感测放大器(如本文中所描述)来感测感测线(数字线)上的电压及/或电流改变而从存储器阵列130感测(读取)数据。感测放大器可读取且锁存来自存储器阵列130的数据页(例如，行)。如本文中所描述的额外计算组件可耦合到感测放大器且可与感测放大器组合使用以感测、存储(例如，高速缓存且缓冲)、执行计算函数(例如，操作)及/或移动数据。I/O电路144可用于经由数据总线156(例如，64位宽的数据总线)与主机110进行双向数据通信。写入电路148可用于将数据写入到存储器阵列130。然而，列解码器152电路的功能可与本文中所描述的列选择电路358区分开，行选择电路358经配置以实施关于(举例来说)子阵列的特定列及操作条带中的对应操作单元的数据移动操作。
控制器140(例如，库控制逻辑及/或定序器)可解码由控制总线154从主机110提供的信号(例如，命令)。这些信号可包含可用于控制对存储器阵列130执行的操作的芯片启用信号、写入启用信号及/或地址锁存信号，所述操作包含数据感测、数据存储、数据移动、数据写入及/或数据擦除操作以及其它操作。在各种实施例中，控制器140可负责执行来自主机110的指令且存取存储器阵列130。控制器140可为状态机、定序器或某一其它类型的控制器。控制器140可控制将数据移位(例如，向右或向左)于阵列(例如，存储器阵列130)的行中。
下文(例如)在图2及3中进一步描述感测电路150的实例。举例来说，在一定数目个实施例中，感测电路150可包含一定数目个感测放大器及/或一定数目个计算组件，所述数目个计算组件可用作累加器且可用于(例如)对与互补感测线相关联的数据执行操作，如由控制器140及/或每一子阵列的相应子阵列控制器(未展示)所引导。
在一定数目个实施例中，感测电路150可用于使用存储于存储器阵列130中的数据作为输入来执行操作且参与将用于传送、写入、逻辑及存储操作的数据移动到存储器阵列130中的不同位置而不经由感测线地址存取传送数据(例如，而不激发列解码信号)。照此，各种计算函数可使用感测电路150且在感测电路150内执行，而非(或相关联于)由在感测电路150外部的处理资源执行，例如，由与主机110相关联的处理器及位于装置120上(例如，位于控制器140上或其它处)的其它处理电路(例如ALU电路)执行。
在各种先前方法中，例如与操作数相关联的数据将经由感测电路从存储器读取且经由I/O线(例如，经由局域I/O线及全局I/O线)提供到外部ALU电路。外部ALU电路可包含一定数目个寄存器且将使用操作数执行计算函数，且经由I/O线将结果往回传送到阵列。
相比之下，在本发明的一定数目个实施例中，感测电路150经配置以对存储于存储器阵列130中的数据执行操作且将结果往回存储到存储器阵列130而不启用耦合到感测电路150的局域I/O线及全局I/O线。感测电路150可与用于阵列的存储器单元的感测线同间距地形成。额外外围感测放大器及/或逻辑170(例如，各自执行用于执行相应操作的指令的子阵列控制器)可耦合到感测电路150。根据本文中所描述的一些实施例，感测电路150及外围感测放大器与逻辑170可在执行操作时协作。
照此，在一定数目个实施例中，不需要在存储器阵列130及感测电路150外部的电路来执行计算函数，因为感测电路150可执行适当操作以便在不使用外部处理资源的情况下在指令序列中执行此些计算函数。因此，感测电路150可用于至少在某种程度上补充或替换此外部处理资源(或至少减小将数据传送到此外部处理资源及/或从此外部处理资源传送数据的带宽消耗)。
在一定数目个实施例中，感测电路150可用于执行除由外部处理资源(例如，主机110)执行的操作以外的操作(例如，执行指令序列)。举例来说，主机110及感测电路150中的任一者可限于仅执行特定操作及/或特定数目个操作。
启用局域I/O线及全局I/O线可包含启用(例如，接通、激活)使栅极耦合到解码信号(例如，列解码信号)且使源极/漏极耦合到I/O线的晶体管。然而，实施例不限于启用局域I/O线及全局I/O线。例如，在一定数目个实施例中，感测电路150可用于在不启用阵列的列解码线的情况下执行操作。然而，可启用(若干)局域I/O线及(若干)全局I/O线以便将结果传送到除往回到存储器阵列130以外的适合位置，例如，传送到外部寄存器。
图1B是根据本发明的一定数目个实施例的存储器装置的库区段123的框图。库区段123可表示存储器装置的库的一定数目个库区段(例如，库区段0、库区段1、…、库区段M)中的实例性区段。如图1B中所展示，库区段123可包含在实例性DRAM库及库区段中水平地经展示为X(例如，16,384)列的多个存储器列122。另外，库区段123可划分成子阵列0、子阵列1、…及子阵列N-1，例如，32、64、128或各种偶数数目个子阵列，如在125-0及125-1处展示为两个短数字线(例如，高速缓冲存储器)子阵列的实例及在126-0、…、126-N-1处展示为在同一库区段中的一定数目个长数字线(例如，存储)子阵列的实例。图1B中所图解说明的实施例的配置(例如，短及长数字线子阵列的数目及/或定位)出于清晰目的而经展示且不限于这些配置。
短及长数字线子阵列分别由经配置以耦合到数据路径(例如，本文中所描述的共享I/O线)的放大区域分开。照此，短数字线子阵列125-0及125-1以及长数字线子阵列126-0、…、126-N-1可各自具有分别与感测组件条带0、感测组件条带1、…及感测组件条带N-1对应的放大区域124-0、124-1、…、124-N-1。
每一列122可经配置以耦合到感测电路150，如结合图1A且在本文中别处所描述。照此，子阵列中的每一列可个别地耦合到贡献于所述子阵列的感测组件条带的感测放大器及/或计算组件中的至少一者。举例来说，如图1B中所展示，库区段123可包含各自具有感测电路150的感测组件条带0、感测组件条带1、…、感测组件条带N-1，感测电路150至少具有可在各种实施例中用作寄存器、高速缓冲存储器及/或数据缓冲区等且耦合到子阵列125-0及125-1以及126-0、…、126-N-1中的每一列122的感测放大器。
在一些实施例中，计算组件可耦合到在耦合到短数字线子阵列的每一相应感测组件条带中(例如，在分别耦合到短数字线子阵列125-0及125-1的感测组件条带124-0及124-1中)的感测电路150内的每一感测放大器。然而，实施例并不如此受限制。举例来说，在一些实施例中，可不存在感测放大器数目与计算组件数目之间的1:1关系，例如，可每计算组件存在一个以上感测放大器或每感测放大器存在一个以上计算组件，此可在子阵列、分割区、库等之间变化。
短数字线子阵列125-0及125-1中的每一者可包含垂直地经展示为Y的多个行119，例如，每一子阵列可在实例性DRAM库中包含512行。长数字线子阵列126-0、…、126-N-1中的每一者可包含垂直地经展示为Z的多个行118，例如，每一子阵列可在实例性DRAM库中包含1024行。实例性实施例不限于本文中所描述的实例性水平及垂直行定向及/或列数目。
PIM DRAM架构的实施方案可在(例如)感测组件条带中的感测放大器及计算组件层级处执行处理。PIM DRAM架构的实施方案可允许有限数目个存储器单元(例如，大约1K或1024个存储器单元)连接到每一感测放大器。感测组件条带可包含从大约8K到大约16K个感测放大器。举例来说，长数字线子阵列的感测组件条带可包含16K个感测放大器且可经配置以耦合到1K行及大约16K列的阵列，其中存储器单元在行与列的每一交叉点处以便每列产生1K(1024)个存储器单元。通过比较，短数字线子阵列的感测组件条带可包含16K个感测放大器及计算组件且可经配置以耦合到(举例来说)长数字线子阵列的1K行的至多一半的阵列以便每列产生512个存储器单元。在一些实施例中，相应感测组件条带中的感测放大器及/或计算组件数目(例如，对应于行中的存储器单元数目)可在至少一些短数字线子阵列与长数字线子阵列之间变化。
通过实例方式而非限制方式提供行、列及每列的存储器单元的数目及/或刚刚呈现的长及短数字线子阵列中的行之间的存储器单元数目的比率。举例来说，长数字线子阵列可具有各自具有相应1024个存储器单元的列，且短数字线子阵列可具有各自具有相应512、256或128个存储器单元以及小于512的其它可能数目的列。在各种实施例中，长数字线子阵列可每列具有少于或多于1024个存储器单元，其中短数字线子阵列中的每列的存储器单元数目如刚刚所描述而配置。替代地或另外，高速缓冲存储器子阵列可形成有小于、等于或大于长数字线子阵列(存储子阵列)的数字线长度的数字线长度，使得高速缓冲存储器子阵列并非刚刚所描述的短数字线子阵列。举例来说，高速缓冲存储器子阵列的数字线及/或存储器单元的配置可提供比存储子阵列(例如，替代1T1C的2T2C，替代DRAM的SRAM等)的配置快的计算。
因此，高速缓冲存储器子阵列中的存储器单元行数目及/或每数字线的对应存储器单元数目可小于、等于或大于存储子阵列中的存储器单元行数目及/或存储子阵列的每数字线的对应存储器单元数目。在一些实施例中，长数字线子阵列的行中的存储器单元数目可不同于短数字线子阵列的行中的存储器单元数目。举例来说，经配置为2T2C的短数字线子阵列的存储器单元可为经配置为1T1C的长数字线子阵列的存储器单元的大致两倍宽，因为2T2C存储器单元具有两个晶体管及两个电容器而1T1C存储器单元具有一个晶体管及一个电容器。为了将子阵列的此两个配置的宽度集成在芯片及/或库架构上，可调整行中的存储器单元数目，例如，使得短数字线子阵列可(举例来说)具有与长数字线子阵列的行中的存储器单元的大约一半一样多的存储器单元。控制器可具有用以适应数据值在子阵列的此两个配置之间的移动的指令或由所述指令引导。
在一些实施例中，长数字线子阵列126-N-1可为128个子阵列中的子阵列32且在子阵列的四个分割区中的第一分割区中可为在第一方向上的最后子阵列，如本文中所描述。隔离条带(未展示)可包含经配置以将选定共享I/O线的部分可选择性地(例如，如由控制器140引导)连接及断开连接的一定数目个隔离晶体管。可选择性地启用(例如，激活及撤销激活)隔离晶体管将去往及来自(例如)感测组件条带中的感测放大器及/或计算组件的数据值经由共享I/O线在分割区之间的移动连接及断开连接，如本文中所描述。
照此，所述多个子阵列125-0及125-1及126-0、…、126-N-1、所述多个感测组件条带124-0、124-1、…、124-N-1以及隔离条带172可被视为单个分割区128。然而，在一些实施例中，取决于数据移动的方向，单个隔离条带可由两个邻近分割区共享。
如图1B中所展示，库区段123可与控制器140相关联。在各种实例中，图1B中所展示的控制器140可表示由图1A中所展示的控制器140体现且含纳于控制器140中的功能性的至少一部分。控制器140可连同对库区段123中的数据移动的控制一起引导(例如，控制)将命令及/或数据141输入到库区段123且将数据从库区段123输出(例如)到主机110，如本文中所描述。库区段123可包含到DRAM DQ的数据总线156，例如，64位宽的数据总线，其可对应于结合图1A所描述的数据总线156。例如，响应于命令，可委派控制器140负责引导在本文中所描述的存储器内操作中对数据值执行的移动及/或操作。
图1C是根据本发明的一定数目个实施例的存储器装置的库121的框图。库121可表示存储器装置的实例性库，例如，库0、库1、…、库M-1。如图1C中所展示，库121可包含耦合到控制器140的A/C路径153，例如，总线。再次，在各种实例中，图1C中所展示的控制器140可表示由图1A及1B中所展示的控制器140体现且含纳于控制器140中的功能性的至少一部分。
如图1C中所展示，库121可包含多个库区段，例如，库区段123。如图1C中进一步展示，库区段123可细分成针对短数字线子阵列在125-0、125-1及125-3处展示及针对长数字线子阵列在126-0、126-1、…、126-N-1处展示的多个子阵列，例如，子阵列0、子阵列1、…、子阵列N-1。图1C中所图解说明的短及长数字线子阵列的数目及/或定位的配置出于清晰目的而经展示且不限于这些配置。尽管库区段123可如所展示而配置有在长数字线子阵列126-0的顶部上的短数字线子阵列125-0，然后后续接着在另一长数字线子阵列126-1的顶部上的另一短数字线子阵列125-1，其中总共四个子阵列以1:1比率均匀地散布(例如)在分割区128-0中，但其它数目及/或比率的短及/或长数字线子阵列也是可能的。举例来说，任何可行数目个短及/或长数字线子阵列可以经确定为适合用于特定实施方案的任何排序布置(例如，其中短数字线子阵列与长数字线子阵列的比率为1:1、1:2、1:4、1:8等，其中一或多个短数字线子阵列的每一分组邻近一或多个长数字线子阵列的群组而定位)以及其它配置包含于库区段123及/或其分割区128中。因此，在一些实施例中，一个以上短数字线子阵列可彼此邻近地串联定位及/或一个以上长数字线子阵列可彼此邻近地串联定位。
针对短数字线子阵列在125-0、125-1及125-3处展示及针对长数字线子阵列在126-0、126-1、…、126-N-1处展示的所述多个子阵列可各自耦合到可包含感测电路150及逻辑电路170的感测组件条带124-0、124-1、…、124-N-1及/或由感测组件条带124-0、124-1、…、124-N-1分开。如所述，感测组件条带124-0、124-1、…、124-N-1各自包含感测电路150，感测电路150至少具有经配置以耦合到每一子阵列中的每一存储器单元列的感测放大器，如图2中所展示且结合图3、4A及4B进一步描述。子阵列及相关联感测组件条带可划分成共享I/O线155的一定数目个分割区，例如，128-0、128-1、…、128-M-1，如本文中进一步描述。
如图1C中示意性地展示，库121及所述库的每一区段123可包含耦合到指令及/或数据(例如，程序指令(PIM命令))读取路径中的多个控制/数据寄存器且耦合到特定库121中的多个库区段(例如，库区段123)的共享I/O线155作为数据路径(例如，总线)。控制器140可经配置以接收命令以开始执行给定库(例如，库121-1)中的操作。控制器140可经配置以(例如)使用耦合到控制与数据寄存器151的共享I/O线155从特定库的所述多个位置检索指令及/或常数数据且使用感测电路150的计算组件执行操作。控制器140可将在特定库本地的所检索指令及/或常数数据高速缓存(例如)于指令高速缓冲存储器171及/或逻辑电路170中。
如本文中所描述，I/O线可由存储器单元的多个分割区、子阵列、行及/或特定列经由耦合到子阵列中的每一者的感测组件条带可选择性地共享。举例来说，一定数目个列的可选择子集(例如，总数目个列的八个列子集)中的每一者的感测放大器及/或计算组件可以可选择性地耦合到所述多个共享I/O线中的每一者以使存储(高速缓存)于感测组件条带中的数据值移动(例如，传送、传输及/或馈送)到所述多个共享I/O线中的每一者。由于单数形式“一(a、an)”及“所述(the)”可在本文中包含单数及复数指示物两者，因此“共享I/O线”可用于是指“多个共享I/O线”，除非上下文另外明确指出。此外，“共享I/O线”为“多个共享I/O线”的缩写。
在一些实施例中，控制器140可经配置以经由耦合到控制与数据寄存器151的共享I/O线155将指令(命令)及数据引导(例如，提供)到存储器阵列130中的特定库121的多个位置且引导到感测组件条带124-0、124-1、…、124-N-1。举例来说，控制与数据寄存器151可中继将由感测组件条带124-0、124-1、…、124-N-1中的感测电路150的感测放大器及/或计算组件执行的指令。举例来说，图1C将控制器140图解说明为与指令高速缓冲存储器171相关联且经由写入路径149耦合到库121中的短数字线子阵列125-0、125-1及125-3、长数字线子阵列126-0、126-1、…、126-N-1及/或感测组件条带124-0、124-1、…、124-N-1中的每一者。
然而，本文中所描述的共享I/O线155及/或连接电路232可经配置(例如，经形成及/或启用)以将多个顺序操作的执行的结果移动到除往回到存储器阵列130的子阵列的第一子集125及/或第二子集126以外的适合位置。举例来说，在各种实施例中，可经由共享I/O线155及/或连接电路232将结果数据值移动到外部寄存器。如图1C中所展示，此些外部寄存器的实施例可包含与存储器装置120的库121的控制器140相关联(例如，可选择性地耦合到存储器装置120的库121的控制器140)的一定数目个库寄存器158及/或向量寄存器159。
如结合图1B所描述，多个子阵列(例如，在图1C中通过实例方式展示的四个子阵列125-0、125-1、126-0及126-1)及其相应感测组件条带可构成第一分割区128-0。隔离条带(未展示)可定位于子阵列3(126-1)与子阵列4(125-2)之间，使得子阵列126-1为第一分割区128-0的在第一方向上(例如，在图1C的上下文中向下)的最后子阵列且子阵列125-2为第二分割区128-1的在所述第一方向上的第一子阵列。一定数目个子阵列及其相应感测组件条带可在第一方向上进一步延伸直到第二隔离条带(未展示)定位于第二分割区128-1与第三分割区128-M-1的第一子阵列126-N-1之间为止。如先前所指示，所述子阵列可以任一次序布置于每一库区段123及/或分割区128中，使得(举例来说)短数字线子阵列125-0及125-2可为分别在分割区128-0及128-1中的第一子阵列，然而长数字线子阵列126-N-1可为在分割区128-M-1中的第一子阵列以及其它可能配置。
然而，实施例并不如此受限制。举例来说，在各种实施例中，库区段123中可存在可通过隔离条带分成任一数目个分割区的任一数目个短数字线子阵列125及任一数目个长数字线子阵列126，例如，只要在各种分割区中存在至少一个短数字线子阵列与至少一个长数字线子阵列的组合。在各种实施例中，所述分割区可取决于实施方案而各自包含相同数目或不同数目个短及/或长数字线子阵列、感测组件条带等。
图2是图解说明根据本发明的一定数目个实施例的感测电路250的示意图。感测电路250可对应于图1A中所展示的感测电路150。
存储器单元可包含存储元件(例如，电容器)及存取装置(例如，晶体管)。举例来说，第一存储器单元可包含晶体管202-1及电容器203-1，且第二存储器单元可包含晶体管202-2及电容器203-2等。在此实施例中，存储器阵列230为1T1C(单晶体管单电容器)存储器单元的DRAM阵列，尽管可使用配置的其它实施例，例如，每存储器单元具有两个晶体管及两个电容器的2T2C。在一定数目个实施例中，存储器单元可为破坏性读取存储器单元，例如，读取存储于单元中的数据会破坏数据，使得原本存储于单元中的数据可在被读取之后经刷新。
存储器阵列230的单元可布置成由存取(字)线204-X(行X)、204-Y(行Y)等耦合的行及由若干对互补感测线(例如，图2中所展示的数字线DIGIT(D)及DIGIT(D)_以及图3及4A到4B中所展示的DIGIT_0及DIGIT_0*)耦合的列。与每一对互补感测线对应的个别感测线分别针对DIGIT(D)称为数字线205-1且针对DIGIT(D)_称为数字线205-2或者称为图3及4A到4B中的对应元件符号。尽管图2中展示仅一对互补数字线，但本发明的实施例并不如此受限制，且存储器单元阵列可包含额外存储器单元列及数字线(例如，4,096、8,192、16,384等)。
尽管行及列经图解说明为正交地定向于平面中，但实施例并不如此受限制。举例来说，所述行及列可相对于彼此以任一可行三维配置来定向。所述行及列可相对于彼此以任一角度来定向，可定向于基本上水平平面或基本上垂直平面中，及/或可以折叠拓扑来定向，以及其它可能三维配置。
存储器单元可耦合到不同数字线及字线。举例来说，晶体管202-1的第一源极/漏极区域可耦合到数字线205-1(D)，晶体管202-1的第二源极/漏极区域可耦合到电容器203-1，且晶体管202-1的栅极可耦合到字线204-Y。晶体管202-2的第一源极/漏极区域可耦合到数字线205-2(D)_，晶体管202-2的第二源极/漏极区域可耦合到电容器203-2，且晶体管202-2的栅极可耦合到字线204-X。如图2中所展示，单元板可耦合到电容器203-1及203-2中的每一者。所述单元板可为可在各种存储器阵列配置中被施加参考电压(例如，接地)的共同节点。
根据本发明的一定数目个实施例，存储器阵列230经配置以耦合到感测电路250。在此实施例中，感测电路250包括对应于相应存储器单元列(例如，耦合到短数字线子阵列中的相应对互补数字线)的感测放大器206及计算组件231。感测放大器206可耦合到所述对互补数字线205-1及205-2。计算组件231可经由传递门207-1及207-2耦合到感测放大器206。传递门207-1及207-2的栅极可耦合到操作选择逻辑213。
操作选择逻辑213可经配置以包含：传递门逻辑，其用于控制传递门，所述传递门耦合在感测放大器206与计算组件231之间转置的所述对互补数字线；及交换门逻辑，其用于控制交换门，所述交换门耦合在感测放大器206与计算组件231之间转置的所述对互补数字线。操作选择逻辑213还可耦合到所述对互补数字线205-1及205-2。操作选择逻辑213可经配置以基于选定操作而控制传递门207-1及207-2的连续性。
感测放大器206可经操作以确定存储于选定存储器单元中的数据值(例如，逻辑状态)。感测放大器206可包括可在本文中称为初级锁存器的交叉耦合锁存器。在图2中所图解说明的实例中，对应于感测放大器206的电路包括锁存器215，锁存器215包含耦合到一对互补数字线D 205-1及(D)_205-2的四个晶体管。然而，实施例并不限于此实例。锁存器215可为交叉耦合锁存器。举例来说，一对晶体管(例如n通道晶体管(例如，NMOS晶体管)227-1及227-2)的栅极与另一对晶体管(例如p通道晶体管(例如，PMOS晶体管)229-1及229-2)的栅极交叉耦合。包括晶体管227-1、227-2、229-1及229-2的交叉耦合锁存器215可称为初级锁存器。
在操作中，当正感测(例如，读取)存储器单元时，数字线205-1(D)或205-2(D)_中的一者上的电压将稍微大于数字线205-1(D)或205-2(D)_中的另一者上的电压。可将ACT信号及RNL*信号(举例来说)驱动为低以启用(例如，激发)感测放大器206。具有较低电压的数字线205-1(D)或205-2(D)_将接通PMOS晶体管229-1或229-2中的一者达到大于PMOS晶体管229-1或229-2中的另一者的程度，因而将具有较高电压的数字线205-1(D)或205-2(D)_驱动为高达到大于将另一数字线205-1(D)或205-2(D)_驱动为高的程度。
类似地，具有较高电压的数字线205-1(D)或205-2(D)_将接通NMOS晶体管227-1或227-2中的一者达到大于NMOS晶体管227-1或227-2中的另一者的程度，因而将具有较低电压的数字线205-1(D)或205-2(D)_驱动为低达到大于将另一数字线205-1(D)或205-2(D)_驱动为低的程度。因此，在短延迟之后，具有稍微较大电压的数字线205-1(D)或205-2(D)_通过源极晶体管经驱动到供应电压VCC的电压，且另一数字线205-1(D)或205-2(D)_通过槽式晶体管经驱动到参考电压(例如，接地)的电压。因此，交叉耦合的NMOS晶体管227-1及227-2以及PMOS晶体管229-1及229-2用作感测放大器对，所述感测放大器对放大数字线205-1(D)及205-2(D)_上的差分电压且操作以锁存从选定存储器单元感测到的数据值。如本文中所使用，感测放大器206的交叉耦合锁存器可称为初级锁存器215。
实施例并不限于图2中图解说明的感测放大器206配置。作为实例，感测放大器206可为电流模式感测放大器及单端感测放大器(例如，耦合到一个数字线的感测放大器)。而且，本发明的实施例不限于例如图2中所展示的折叠式数字线架构。
可操作感测放大器206连同计算组件231以使用来自阵列的数据作为输入来执行各种操作。在一定数目个实施例中，操作的结果可往回存储到阵列而不经由数字线地址存取传送数据(例如，不激发列解码信号)使得数据经由局域I/O线从阵列及感测电路传输到电路外部。照此，本发明的一定数目个实施例可达成使用少于各种先前方法的电力执行操作及与其相关联的计算函数。另外，由于一定数目个实施例减少或消除跨越局域及全局I/O线传送数据以便执行操作及相关联计算函数(例如，在存储器与离散处理器之间传送数据)，因此一定数目个实施例可达成与先前方法相比较经增加(例如，较快)的处理能力。
感测放大器206可进一步包含可经配置以平衡数字线205-1(D)与205-2(D)_的平衡电路214。在此实例中，平衡电路214包括耦合于数字线205-1(D)与205-2(D)_之间的晶体管224。平衡电路214还包括各自使第一源极/漏极区域耦合到平衡电压(例如，VDD/2)的晶体管225-1及225-2，其中VDD为与所述阵列相关联的供应电压。晶体管225-1的第二源极/漏极区域可耦合到数字线205-1(D)，且晶体管225-2的第二源极/漏极区域可耦合到数字线205-2(D)_。晶体管224、225-1及225-2的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线234。照此，激活EQ会启用晶体管224、225-1及225-2，此有效地将数字线205-1(D)及205-2(D)_短接在一起且短接到平衡电压(例如，VCC/2)。
尽管图2展示包括平衡电路214的感测放大器206，但实施例并不如此受限制，且平衡电路214可与感测放大器206离散地实施，以不同于图2中展示的配置的配置实施，或者根本不实施。
如下文进一步描述，在一定数目个实施例中，感测电路250(例如，感测放大器206及计算组件231)可经操作以执行选定操作，且最初将结果存储于感测放大器206或计算组件231中的一者中而不经由局域或全局I/O线传送来自感测电路的数据，例如，不经由(例如)激活列解码信号来执行感测线地址存取。
可实施各种类型的操作的执行。举例来说，在许多较高阶应用中使用布尔操作，例如，涉及数据值的布尔逻辑函数。因此，可借助操作的经改进执行来实现的速度及功率效率可为这些应用提供经改进速度及/或功率效率。
如图2中所展示，计算组件231还可包括可在本文中称为次级锁存器264的锁存器。次级锁存器264可以与上文关于初级锁存器215所描述的方式类似的方式来配置及操作，除了包含于次级锁存器中的交叉耦合p通道晶体管(例如，PMOS晶体管)对可使其相应源极耦合到供应电压(例如，VDD)，且次级锁存器的交叉耦合n通道晶体管(例如，NMOS晶体管)对可使其相应源极选择性地耦合到参考电压(例如，接地)，使得连续地启用次级锁存器。计算组件231的配置并不限于图2中所展示的配置，且各种其它实施例也是可行的。
在各种实施例中，连接电路232-1可(举例来说)在217-1处且连接电路232-2可在217-1处耦合到初级锁存器215以达成所感测及/或所存储数据值的移动。所述所感测及/或所存储数据值可经由共享I/O线移动到另一子阵列的特定行及/或列中的选定存储器单元，如本文中所描述，及/或经由连接电路232-1及232-2直接移动到所述另一子阵列的所述特定行及/或列中的所述选定存储器单元。尽管图2展示连接电路232-1及232-2分别在初级锁存器215的217-1及217-2处经耦合，但实施例并不如此受限制。举例来说，连接电路232-1及232-2可(举例来说)耦合到次级锁存器264以达成所感测及/或所存储数据值的移动，以及用于耦合连接电路232-1及232-2的其它可能位置。
在各种实施例中，连接电路(例如，232-1及232-2)可经配置以将耦合到第一子阵列中的特定列的感测电路连接到第二子阵列中的对应列中的一定数目个行，例如，所述第二子阵列可为邻近子阵列及/或由一定数目个其它子阵列分开。照此，连接电路可经配置以将数据值(例如)从选定行及特定列移动(例如，拷贝、传送及/或传输)到第二子阵列中的选定行及对应列，例如，可将数据值拷贝到其中的选定存储器单元，以用于在短数字线子阵列中执行操作及/或用于将数据值存储于长数字线子阵列中。在一些实施例中，可由执行指令集的控制器140引导数据值的移动以将数据值存储于感测电路250(例如，感测放大器206及/或所耦合计算组件231)中，且控制器140可选择由第二子阵列中的对应列交叉的特定行及/或特定存储器单元以通过数据值的移动(例如，拷贝、传送及/或传输)而接收数据值。
图3是图解说明根据本发明的一定数目个实施例的用于存储器装置中的数据移动的电路的示意图。图3展示八个感测放大器，例如，分别在306-0、306-1、…、306-7处展示的感测放大器0、1、…、7，每一感测放大器耦合到相应对互补感测线，例如，数字线305-1及305-2。图3还展示八个计算组件，例如，在331-0、331-1、…、331-7处展示的计算组件0、1、…、7，每一计算组件经由相应传递门307-1及307-2以及数字线305-1及305-2耦合到相应感测放大器，例如，如针对感测放大器0在306-0处所展示。举例来说，所述传递门可如图2中所展示而连接且可由操作选择信号Pass控制。选择逻辑的输出可耦合到传递门307-1及307-2的栅极以及数字线305-1及305-2。感测放大器及计算组件的对应对可促成在350-0、350-1、…、350-7处指示的感测电路的形成。
存在于所述对互补数字线305-1及305-2上的数据值可加载到计算组件331-0中，如结合图2所描述。举例来说，当启用传递门307-1及307-2时，可将所述对互补数字线305-1及305-2上的数据值从感测放大器传递到计算组件，例如，从306-0传递到331-0。所述对互补数字线305-1及305-2上的数据值可为在激发感测放大器306-0时存储于所述感测放大器中的数据值。
图3中的感测放大器306-0、306-1、…、306-7可各自对应于图2中所展示的感测放大器206。图3中所展示的计算组件331-0、331-1、…、331-7可各自对应于图2中所展示的计算组件231。图3中所图解说明的感测放大器306及计算组件331的大小出于清晰目的而展示。然而，如图2中所展示，感测放大器306及/或计算组件331可经形成以装配在对应互补数字线305-1及305-2内，例如，与对应互补数字线305-1及305-2同间距地装配。一个感测放大器与一个计算组件的组合可促成DRAM存储器子阵列325(例如，如在图1B及1C中在125处所展示的短数字线子阵列)的一部分的感测电路(例如，350-0、350-1、…、350-7)，所述感测电路经配置以耦合到由一定数目个子阵列及/或分割区共享的I/O线355，如本文中所描述。图3中所展示的感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7的成对组合可包含于如在图1B及1C中在124处且在图4A及4B中在424处所展示的感测组件条带中。
图3中所图解说明的实施例的配置出于清晰目的而展示且不限于这些配置。举例来说，图3中针对感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7组合及共享I/O线355所图解说明的配置不限于感测电路的感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7的组合的一半形成于存储器单元的列322(未展示)上面且一半形成于存储器单元的列322下面。形成经配置以耦合到共享I/O线的感测电路的感测放大器与计算组件的这些组合的数目不限于8。另外，共享I/O线355的配置不限于分裂成两个以用于单独耦合两组互补数字线305-1及305-2中的每一者，共享I/O线355的定位也不限于在形成感测电路的感测放大器与计算组件的组合的中间，例如，并非在感测放大器与计算组件的组合的任一端处。
图3中所图解说明的电路还展示经配置以关于子阵列325的特定列322、与其相关联的互补数字线305-1及305-2以及共享I/O线355而实施数据移动操作(例如，如由图1A到1C中所展示的控制器140引导)的列选择电路358-1及358-2。举例来说，列选择电路358-1具有选择线0、2、4及6，其经配置以与对应列(例如列0、列2、列4及列6)耦合。列选择电路358-2具有选择线1、3、5及7，其经配置以与对应列(例如列1、列3、列5及列7)耦合。在各种实施例中，结合图3所图解说明的列选择电路358可表示由结合图4A及4B所图解说明的多路复用器460体现且含纳于多路复用器460中的功能性的至少一部分。
控制器140可耦合到列选择电路358以控制选择线(例如，选择线0)，从而在经由来自选择线0的信号激活选择晶体管359-1及359-2时存取存储于感测放大器、计算组件中及/或存在于互补数字线对(例如，305-1及305-2)上的数据值。激活选择晶体管359-1及359-2(例如，如由控制器140引导)达成列0(322-0)的感测放大器306-0、计算组件331-0及/或互补数字线305-1及305-2的耦合以使数据值在数字线0及数字线0*上移动到共享I/O线355。举例来说，经移动数据值可为存储(高速缓存)于短数字线子阵列的感测组件条带的感测放大器306-0及/或计算组件331-0中的来自特定行319的数据值。可通过控制器140激活适当选择晶体管而类似地选择来自列0到7中的每一者的数据值。
此外，启用(例如，激活)选择晶体管(例如，选择晶体管359-1及359-2)可启用特定感测放大器及/或计算组件(例如，分别306-0及/或331-0)以与共享I/O线355耦合，使得由放大器及/或计算组件存储的数据值可移动到共享I/O线355，例如，放置于共享I/O线355上、传送及/或传输到共享I/O线355。在一些实施例中，一次选择一个列(例如，列322-0)以耦合到特定共享I/O线355从而移动(例如，拷贝、传送及/或传输)所存储数据值。在图3的实例性配置中，共享I/O线355经图解说明为共享差分I/O线对，例如，共享I/O线及共享I/O线*。因此，列0(322-0)的选择可产生两个数据值，例如，具有值0及/或1的两个位，所述两个数据值来自行(例如，行319)及/或存储于与互补数字线305-1及305-2相关联的感测放大器及/或计算组件中。这些数据值可并行输入到共享差分I/O线355的每一共享差分I/O对，例如，共享I/O及共享I/O*。
如本文中所描述，存储器装置(例如，图1A中的120)可经配置以经由数据总线(例如，156)及控制总线(例如，154)耦合到主机(例如，110)。存储器装置中的库121(例如，图1B中的库区段123)可包含存储器单元的多个子阵列(例如，图1B及1C中的125-0及125-1以及126-0、…、126-N-1)。库121可包含经由存储器单元的多个列(例如，图1B中的122)耦合到所述多个子阵列的感测电路(例如，图1A中的150以及图2、3、4A及4B中的对应元件符号)。所述感测电路可包含耦合到所述列中的每一者的感测放大器及/或计算组件(例如，在图2中分别为206及231)。
库121可包含多个分割区(例如，图1C中的128-0、128-1、…、128-M-1)，每一分割区包含所述多个子阵列的相应分组。耦合到库的控制器140可经配置以与从第二分割区中的第一子阵列到第二子阵列(例如，从图1C中的分割区128-1中的子阵列125-2到子阵列126-2(未展示))的第二数据移动并行地引导从第一分割区中的第一子阵列到第二子阵列(例如，从图1C中的分割区128-0中的子阵列125-0到子阵列126-0)的第一数据移动。
在各种实施例中，第一子阵列的感测电路(例如，图1A中的150及图2、3、4A及4B中的对应元件符号)可经由共享I/O线355的第一部分耦合到第一分割区内的第二子阵列的感测电路且第二分割区内的第一子阵列的感测电路可经由共享I/O线355的第二部分耦合到第二子阵列的感测电路。举例来说，如结合图3、4A及4B所描述，感测组件条带124中的感测放大器及/或计算组件可经由选择电路358及/或多路复用器460可选择性地耦合。控制器140可经配置以与多个数据值从第二分割区的第一子阵列到所述第二分割区的第二子阵列中的多个存储器单元的移动并行地引导多个数据值从(举例来说)第一分割区的第一子阵列到所述第一分割区的第二子阵列中的多个存储器单元的移动。
在一些实施例中，所述多个短数字线子阵列125可各自经配置以包含存储器单元的相同数目的多个行(例如，图1B中的119及图3中的319)，所述多个长数字线子阵列126可各自经配置以包含存储器单元的相同数目的多个行(例如，图1B中的118)，及/或所述多个分割区可各自经配置以在每一分组中包含相同数目的所述多个短及长数字线子阵列。然而，实施例并不如此受限制。举例来说，在各种实施例中，取决于实施方案，至少一个子阵列中的行数目及/或至少一个分割区中的子阵列数目可不同于其它子阵列及/或分割区。
存储器装置120可包含经配置以耦合到所述多个子阵列的感测电路的共享I/O线(例如，图1C中的155)，例如以可选择性地实施数据值从第一子阵列中的存储器单元到第二子阵列中的存储器单元的移动。在各种实施例中，存储器装置120可包含由分割区共享的多个I/O线(例如，图3中的355及图4A及4B中的455-1、455-2、…、455-M)，例如以可选择性地实施多个数据值从(例如)同一分割区或不同分割区中的第一子阵列到第二子阵列的并行移动。控制器140可经配置以响应于(例如)来自主机110的命令而使用DRAM协议以及DRAM逻辑及电接口使数据值在存储器单元库中的子阵列之间移动(拷贝、传送及/或传输)(使用本文中所描述的并行经分割数据移动)。举例来说，控制器140可经配置以使用所存储指令来实施DRAM协议以及DRAM逻辑及电接口。
如本文中所描述，存储器单元阵列可包含DRAM存储器单元的实施方案，其中控制器140经配置以响应于命令而经由共享I/O线将数据从源位置移动到目的地位置。源位置可在存储器装置中的第一库中且目的地位置可在第二库中及/或源位置可在存储器装置中的一个库的第一子阵列中且目的地位置可在同一库的第二子阵列中。第一子阵列及第二子阵列可在库的同一分割区中或所述子阵列可在库的不同分割区中。
存储器装置120可包含存储器单元的多个子阵列。在各种实施例中，所述多个子阵列包含所述相应多个子阵列的第一子集(例如，图1B及1C中的短数字线子阵列125以及图3、4A及4B中的对应元件符号处)及所述相应多个子阵列的第二子集(例如，图1B及1C中的长数字线子阵列126以及图4A及4B中的对应元件符号处)。所述存储器装置可包含耦合到第一子集125的第一感测电路(例如，图1A中的150以及图2、3、4A及4B中的对应元件符号处)，所述第一感测电路包含感测放大器及计算组件(例如，在图2中分别为206及231以及图3、4A及4B中的对应元件符号处)。第一子集125可经配置为(例如)一定数目个高速缓冲存储器子阵列，以对从第二子集126移动的数据执行多个顺序存储器内操作。
存储器装置120还可包含控制器(例如，图1A到1C中的140)，所述控制器经配置以引导一定数目个数据值(例如，初始数据值及/或额外数据值)从第二子集中的子阵列(例如，一或多个子阵列)(例如，从图1B及1C中的长数字线(存储)子阵列126-0以及图4A及4B中的对应元件符号处)到第一子集中的子阵列(例如，到图1B及1C中的短数字线(高速缓冲存储器)子阵列125-0以及图3、4A及4B中的对应元件符号处)的第一移动。控制器140还可经配置以引导由耦合到第一子集125的第一感测电路的感测放大器206及/或计算组件231对所述数目个数据值执行所述多个顺序操作。
控制器140还可经配置以引导数据值从第一子集中的子阵列(例如，从图1B及1C中的短数字线(高速缓冲存储器)子阵列125-0以及图3、4A及4B中的对应元件符号处)到第二子集中的子阵列(例如，到图1B及1C中的长数字线(存储)子阵列126-0以及图4A及4B中的对应元件符号处)的第二移动。举例来说，控制器140可经配置以引导数据值的第二移动的执行，所述数据值为对从第二子集中的子阵列移动的所述数目个数据值执行的所述多个顺序操作的结果。举例来说，可由第一子集中的高速缓冲存储器子阵列的感测放大器及计算组件执行所述多个顺序操作而不在由高速缓冲存储器子阵列的感测放大器及计算组件完成所述多个顺序操作中的最后操作之前将所述多个顺序操作的结果移动到第二子集的存储子阵列。
在一些实施例中，如本文中所描述，控制器140可经配置以引导已被执行所述多个顺序操作的结果数据值从高速缓冲存储器子阵列往回到第二子集中的原始子阵列中的存储器的第二移动，在第一移动中从所述存储器发送所述数目个数据值及/或所述数目个数据值先前存储于所述存储器中。然而，实施例并不如此受限制。举例来说，在本文中所描述的各种实施例中，控制器140还可经配置以引导已被执行所述多个顺序操作的结果数据值从特定位置(例如，高速缓冲存储器子阵列(例如，125-0)的感测电路及/或特定行)到一定数目个替代目的地位置的第二移动。所述替代目的地位置可包含高速缓冲存储器子阵列125-0中的不同行，及/或不同高速缓冲存储器子阵列(例如，125-1)中的特定行，及/或原始存储子阵列(例如，126-0)中的不同行，及/或不同存储子阵列(例如，126-1)中的特定行。在各种实施例中，所述替代目的地位置可进一步在其中包含与控制器140相关联(例如，可选择性地耦合到控制器140)的所述数目个库寄存器158及/或所述数目个向量寄存器159中的特定寄存器及/或行。
在一些实施例中，感测电路150可经由存储器单元的列122耦合到第一子集中的第一子阵列125，所述感测电路包含耦合到所述列的感测放大器206及计算组件231。在一些实施例中，第一子集中的第一子阵列125的列中的存储器单元的数目可为第二子集中的第一子阵列126的列中的存储器单元的数目的至多一半。替代地或另外，在一些实施例中，第一子集中的第一子阵列125的感测线(例如，一对互补感测线)的第一物理长度可为第二子集中的第一子阵列126的感测的第二物理长度的至多一半。替代地或另外，在一些实施例中，第一子集中的第一子阵列125的列的第一物理长度可为第二子集中的第一子阵列126的列的第二物理长度的至多一半。短数字线子阵列相对于长数字线子阵列中的存储器单元的比较性数目及/或短数字线子阵列相对于长数字线子阵列的列的比较性物理长度由图1B中的相应行119及118的跨度且由图1C、4A及4B中的子阵列及/或数字线的比较性长度来表示。
在各种实施例中，相应多个顺序操作中的每一者的结果可由第一子集中的子阵列(例如，如图1C中所展示且结合图1C所描述的短数字线子阵列125-0)存储，直到完成所述多个顺序操作的执行以便计算出所述多个顺序操作中的最后操作的结果为止。所述相应多个顺序操作中的每一者的结果可由耦合到第一子集的第一感测电路150(例如，感测组件条带124-0的感测电路)存储，直到完成所述多个顺序操作的执行以便计算出所述多个顺序操作中的所述最后操作的所述结果为止。
存储器装置120可包含耦合到子阵列(例如，如图1C中所展示且结合图1C所描述的长数字线子阵列126-0)的第二子集的感测电路150。在一些实施例中，耦合到所述第二子集的所述感测电路可包含感测放大器但不包含计算组件(例如，如分别在206及231处展示且结合图2所描述)。尽管第二子集的感测电路在一些实施例中可包含感测放大器及计算组件两者，但为区分其中不包含计算组件的实施例，所述实施例被称为第二子集的第二感测电路且包含计算组件的第一子集的感测电路被称为第一感测电路。照此，第二子阵列子集可用于存储可被第一感测电路执行多个顺序操作的一定数目个数据值。举例来说，可在数据值到第一子阵列子集的第一感测电路的第一移动之前将一定数目个所感测数据值存储于第二感测电路中。
存储器装置的第一感测电路及第二感测电路可与所述多个子阵列的相应第一及第二子集的感测线同间距地形成，例如，如图1B、1C、3、4A及4B中所展示。在一些实施例中，列选择电路(例如，图3中的358-1及358-2)可用于通过可选择性地耦合到至少感测放大器而可选择性地感测第一及第二子集中的任一者中的子阵列325的存储器单元的特定列(例如，322-0)中的数据，所述感测放大器耦合到所述特定列的相应感测线(例如，305-1及305-2)。
子阵列的第二子集(例如，长数字线子阵列126的存储器单元)可用于在数据值到子阵列的第一子集的第一移动之前存储可被第一感测电路执行操作的数据值。另外，子阵列的第二子集(例如，相同或不同长数字线子阵列126的相同或不同存储器单元)可用于继数据值的第二移动之后存储已被第一感测电路执行所述多个顺序操作的结果数据值。替代地或另外，第一子集中的子阵列(例如，短数字线子阵列125)可继数据值的第二移动之后存储已被第一感测电路执行所述多个顺序操作的结果数据值。举例来说，替代或除了结果数据值(例如)经由感测组件条带124-1从短数字线子阵列125-0的感测组件条带124-0移动到长数字线子阵列126-0的行118中的存储器单元，所述结果数据值还可从短数字线子阵列125-0的感测组件条带124-0移动到短数字线子阵列的行119(例如，短数字线子阵列125-0、125-1、…、125-N-1中的一或多者中的一或多个行119)中的存储器单元。
本文中所描述的控制器140可经配置以引导所述数目个数据值从第二子集中的第一子阵列(例如，长数字线子阵列126)中的选定行到第一子集中的第一子阵列(例如，长数字线子阵列126)中的选定行的第一移动。本文中所描述的控制器140可进一步经配置以引导为所述多个顺序操作的执行的结果的数据值从第一子集中的第一子阵列(例如，长数字线子阵列126)到第二子集中的第一子阵列中的选定行的第二移动。举例来说，在一些实施例中，可将数据值从第二子阵列的选定行(或选定存储器单元)移动到第一子阵列的选定行(或选定存储器单元)，可由第一子阵列的感测电路对数据值执行多个顺序操作，且然后在已对所述数据值执行所述多个顺序操作之后可将结果数据值(例如)从感测电路及/或第一子阵列的行往回移动到第二子集的第一子阵列的相同选定行(或相同选定存储器单元)。
替代地或另外，控制器可进一步经配置以引导为所述多个顺序操作的执行的结果的数据值(例如)从感测电路及/或第一子阵列的行到不同于第一子阵列(通过第一移动使所述数目个数据值从其移动)的第二子集中的第二子阵列的第二移动。举例来说，可已通过第一移动从长数字线子阵列126-0的一或多个行移动所述数目个数据值且可通过第二移动将结果数据值移动到长数字线子阵列126-1、126-2、…、126-N-1中的任一者。替代地或另外，控制器可进一步经配置以引导到图1C中所展示且结合图1C所描述的一定数目个库寄存器158及/或向量寄存器159的第二移动。
存储器装置120可包含控制器(例如，图1A到1C中的140)。控制器140可耦合到存储器装置的库121。控制器可经配置以从主机110接收指令集以执行多个顺序数据处理操作，且传递命令指令以在存储器装置120的库中执行多个顺序数据处理操作。
在一些实施例中，存储器装置120可包含连接电路(例如，如在232-1及232-2处展示且结合图2所描述)，所述连接电路经配置以将耦合到第一子集中的第一子阵列中的特定列的感测电路连接到第二子集中的第一子阵列中的对应列中的一定数目个行。举例来说，所述连接电路可经配置以将数据值移动到第一子集中的第一子阵列(例如，短数字线子阵列125)中的一或若干选定行及对应列，以用于在(例如)相应感测组件条带中执行所述多个顺序操作。
(例如)经由共享I/O线及/或连接电路移动数据值可由执行指令集的控制器140引导以用于将数据值从第二子集中的第一子阵列(例如，长数字线子阵列126)移动到第一子集中的第一子阵列中的所述选定行及所述对应列。第一子集中的第一子阵列中的所述选定行及所述对应列可经配置以接收(例如，高速缓存)数据值。控制器140然后可引导在第一子集中的第一子阵列的感测电路中对数据值执行所述多个顺序操作。
控制器140可进一步经配置以引导(例如)经由共享I/O线及/或连接电路将已被执行所述多个顺序操作的数据值从第一子集中的第一子阵列(例如，短数字线子阵列125)中的所述选定列及所述对应列移动到第二子集中的第一子阵列(例如，长数字线子阵列126)中的对应列中的一定数目个行。在各种实施例中，在已对数据值执行所述多个顺序操作之后所述数据值所移动到的行、列及/或子阵列可不同于数据值在从长数字线子阵列发送到短数字线子阵列时所源自的行、列及/或子阵列。举例来说，所述数据值可移动到一或多个长数字线子阵列中的不同行、列及/或子阵列及/或移动到一或多个短数字线子阵列中的不同行、列及/或子阵列。
在一些实施例中，当(举例来说)执行短数字线(例如，高速缓冲存储器)子阵列中的PIM命令的控制器尝试存取未在所述短数字线子阵列中经高速缓存的行时，所述控制器可将数据从适当长数字线(例如，存储)子阵列移动到高速缓冲存储器子阵列的一定数目个行中。当行并非空闲的及/或可用于将数据值移动到高速缓冲存储器子阵列中时，一或若干行数据值可至少暂时从高速缓冲存储器子阵列移动，例如，存储于另一位置中，在此之后加载(例如，写入)所述经移动行的数据值。此还可涉及将数据值从短数字线(例如，高速缓冲存储器)子阵列移动到长数字线(例如，存储)子阵列中。在一些实施例中，例如，当不预先对数据值执行任何操作时，可直接从长数字线子阵列检索数据值。替代地或另外，对在短数字线子阵列中经高速缓存的行的存储器请求可(例如)在已执行操作之后触发对长数字线子阵列的回写，可随后从所述长数字线子阵列检索数据值。
对存储于长数字线子阵列的行中的数据值(已经移动到短数字线子阵列，例如，在短数字线子阵列中经高速缓存)的所尝试主机、控制器及/或其它存取可经重新引导以使用在短数字线子阵列中经高速缓存的版本(例如)来达成一致性、效率、速度等。特定短数字线(例如，高速缓冲存储器)子阵列还可与一或多个(例如，一组)长数字线(例如，存储)子阵列相关联。举例来说，来自存储子阵列的相同行可在高速缓冲存储器子阵列的对应相同行中跨越经分割子阵列的数个对应群组(例如，分割区)经高速缓存。此可降低控制器确定用于数据移动的源及目的地位置的复杂度及/或可允许在分割区中的一或多者中的长数字线子阵列与短数字线子阵列之间执行并行数据移动，如本文中所描述。
在各种实施例中，存储器装置120可包含隔离电路(未展示)，所述隔离电路经配置以将对应于第一分割区的共享I/O线355的第一部分与对应于第二分割区的同一共享I/O线355的第二部分断开连接。控制器140可经配置以引导隔离电路在数据值在第一分割区内及在第二分割区内的并行移动期间将共享I/O线355的第一部分与第二部分断开连接。将共享I/O线355的部分断开连接可隔离数据值在第一分割区内的移动与数据值在第二分割区内的并行移动。
图4A及4B表示图解说明根据本发明的一定数目个实施例的用于存储器装置中的数据移动的电路的另一示意图。如图1B及1C中所图解说明且在图4A及4B中更详细地展示，DRAM存储器装置的库区段可包含多个子阵列，所述多个子阵列在图4A及4B中在425-0处经指示为短数字线子阵列0且在426-N-1处经指示为长数字线子阵列N-1。
将被视为水平地连接的图4A及4B图解说明各自在图4A中部分地展示且在图4B中部分地展示的每一子阵列(例如，短数字线子阵列425-0及长数字线子阵列426-N-1)可至少具有一定数目个相关联感测放大器406-0、406-1、…、406-X-1。另外，至少短数字线子阵列425-0可具有计算组件431-0、431-1、…、431-X-1。在一些实施例中，每一子阵列425-0、…、426-N-1可具有一或多个相关联感测组件条带(例如，图1B及1C中的124-0、…、124-N-1)。根据本文中所描述的实施例，每一子阵列425-0、…、426-N-1可分裂成部分462-1(图4A中所展示)、462-2、…、462-M(图4B中所展示)。部分462-1、…、462-M可各自分别连同对应列(例如)422-0、422-1、…、422-7(在可以可选择性地耦合到给定共享I/O线(例如，455-1、455,2、…、455-M)的列422-0、…、422-X-1当中)一起包含特定数目个(例如，2、4、8、16等)个感测放大器及/或计算组件(例如，感测电路150)。至少对于短数字线子阵列425-0，感测放大器及计算组件的对应对可促成在图4A及4B中在450-0、450-1、…、450-X-1处指示的感测电路的形成。
在一些实施例中，如图3、4A及4B中所展示，连同对应列一起可选择性地耦合到共享I/O线455(其可为一对共享差分线)的感测放大器及/或计算组件的特定数目可为八。子阵列的部分462-1、462-2、…、462-M的数目可与可耦合到子阵列的共享I/O线455-1、455-2、…、455-M的数目相同。所述子阵列可根据各种DRAM架构来布置以用于在子阵列425-0、…、426-N-1之间耦合共享I/O线455-1、455,2、…、455-M。
举例来说，图4A中的子阵列0(425-0)的部分462-1可对应于图3中所图解说明的子阵列的部分。照此，感测放大器0(406-0)及计算组件0(431-0)可耦合到列422-0。如本文中所描述，列可经配置以包含称为数字线0及数字线0*的一对互补数字线。然而，替代实施例可包含用于单个存储器单元列的单个数字线405-0(感测线)。实施例并不如此受限制。
如图1B及1C中所图解说明且在图4A及4B中更详细地展示，在各种实施例中，感测组件条带可从子阵列的一个端延伸到所述子阵列的相对端。举例来说，如针对子阵列0(425-0)所展示，在折叠式感测线架构中示意性地经展示为在DRAM列上面及下面的感测组件条带0(424-0)可包含在子阵列0(425-0)的部分462-1中的感测放大器0(406-0)及计算组件0(431-0)到在部分462-M中的感测放大器X-1(406-X-1)及计算组件X-1(431-X-1)且从感测放大器0(406-0)及计算组件0(431-0)延伸到感测放大器X-1(406-X-1)及计算组件X-1(431-X-1)。
如结合图3所描述，图4A及4B中针对感测放大器406-0、406-1、…、406-X-1与计算组件431-0、431-1、…、431-X-1组合及共享I/O线0(455-1)到共享I/O线M-1(455-M)所图解说明的配置不限于在折叠式DRAM架构中感测电路(450)的感测放大器与计算组件的组合的一半形成于存储器单元的列上面且一半形成于存储器单元的列422-0、422-1、…、422-X-1下面。举例来说，在各种实施例中，特定短数字线子阵列425的感测组件条带424可在感测组件条带的任一数目个感测放大器及计算组件形成于存储器单元列上面及/或下面的情况下形成。类似地，在各种实施例中，特定长数字线子阵列426的感测组件条带424可在感测组件条带的任一数目个感测放大器形成于存储器单元列上面及/或下面的情况下形成。因此，在如图1B及1C中所图解说明的一些实施例中，感测电路及对应感测组件条带的所有感测放大器及/或计算组件可形成于存储器单元列上面或下面。
如结合图3所描述，每一子阵列可具有列选择电路(例如，358)，所述列选择电路经配置以关于子阵列(例如子阵列425-0)的特定列422及将所存储数据值从感测放大器406及/或计算组件431耦合到给定共享I/O线455-1、…、455-M(例如，图3中的互补共享I/O线355)的其互补数字线来实施数据移动操作。举例来说，控制器140可引导长数字线子阵列426-N-1的特定行(例如，选自图1B中的行118)中的存储器单元的数据值经感测且移动到相同或不同编号的列中的一或多个短数字线子阵列425的相同或不同编号的行。举例来说，在一些实施例中，所述数据值可从第一子阵列的一部分移动到第二子阵列的不同部分，例如，未必从长数字线子阵列N-1的部分462-1移动到短数字线子阵列0的部分462-1。在一些实施例中，数据值可使用移位技术从部分462-1中的列移动到部分462-M中的列。
列选择电路(例如，图3中的358)可引导子阵列的部分(例如，短数字线子阵列425-0或长数字线子阵列426-N-1的部分462-1)中的八个列(例如，digit/digit*)中的每一者的移动(例如，顺序移动)，使得所述相应部分的感测组件条带424-0的感测放大器及/或计算组件可以特定次序(例如，以感测列的次序)将所有数据值存储(高速缓存)且移动到共享I/O线。在针对八个列中的每一者具有互补数字线digit/digit*及互补共享I/O线355的情况下，可存在从子阵列的一个部分定序到共享I/O线的16个数据值(例如，位)，使得将一个数据值(例如，位)从感测放大器及/或计算组件中的每一者一次输入到互补共享I/O线中的每一者。
照此，在子阵列的2048个部分(例如，子阵列425-0、…、426-N-1中的每一者的子阵列部分462-1)各自具有八个列且各自经配置以耦合到不同共享I/O线(例如，455-1到455-M)的情况下，2048个数据值(例如，位)可在基本上相同时间点(例如，并行地)移动到所述多个共享I/O线。因此，所述多个共享I/O线可为(举例来说)至少一千位宽，例如，2048位宽，以便(例如)相对于64位宽数据路径增加DRAM实施方案中的数据移动的速度、速率及/或效率。
如图4A及4B中所图解说明，针对每一子阵列(例如，短数字线子阵列425-0及长数字线子阵列426-N-1)，一或多个多路复用器460-1及460-2可耦合到子阵列的感测组件条带424的每一部分462-1、462-2、…、462-M的感测放大器及/或计算组件。在各种实施例中，结合图4A及4B所图解说明的多路复用器460可至少包含由结合图3所图解说明的列选择电路358体现且含纳于列选择电路358中的功能性。多路复用器460-1及460-2可经配置以存取、选择、接收、协调、组合由子阵列的一部分(例如，部分462-1)中的所述数目个选定感测放大器及/或计算组件存储的数据值(例如，位)且将所述数据值移动(例如，拷贝、传送及/或传输)到共享I/O线(例如，共享I/O线455-1)。所述多路复用器可形成于感测放大器及/或计算组件与共享I/O线之间。照此，如本文中所描述的共享I/O线可经配置以将源位置及目的地位置耦合在若干对库区段子阵列之间以达成经改进数据移动。
如本文中所描述，控制器140可耦合到存储器装置(例如，120)的库(例如，121)以执行命令以(例如)继对库中的数据执行操作之后将所述数据从源位置(例如，长数字线子阵列426-N-1)移动到目的地位置(例如，短数字线子阵列425-0)，且反之亦然。在各种实施例中，库区段可包含所述库区段中的存储器单元的多个子阵列，例如，子阵列125-0到126-N-1及425-0到426-N-1。在各种实施例中，所述库区段可进一步包含经由所述存储器单元的多个列(例如，322-0、422-0及422-1)耦合到所述多个子阵列的感测电路(例如，150)。所述感测电路可包含耦合到列中的每一者且经配置以实施命令以使数据移动的感测放大器及/或计算组件(例如，在图2中分别为206及231以及图3、4A及4B中的对应元件符号处)。
在各种实施例中，所述库区段可进一步包含共享I/O线(例如，155、355、455-1及455-M)以耦合源位置与目的地位置以使数据移动。另外，控制器140可经配置以引导所述多个子阵列及所述感测电路对经移动数据执行到库区段中的目的地位置(例如，不同选定子阵列的特定行及/或列中的选定存储器单元)的数据写入操作。
在各种实施例中，设备可包含感测组件条带(例如，124及424)，所述感测组件条带包含数目与存储器单元的列的数目对应的感测放大器及/或计算组件，例如，其中每一存储器单元列经配置以耦合到感测放大器及/或计算组件。库区段中的感测组件条带(例如，424-0到424-N-1)的数目可对应于库区段中的子阵列(例如，425-0到426-N-1)的数目。
所述数目个感测放大器及/或计算组件可选择性地(例如，顺序地)耦合到共享I/O线(例如，如由在图3中的358-1、358-2、359-1及359-2处的列选择电路所展示)。列选择电路可经配置以将共享I/O线可选择性地耦合到(举例来说)源位置(例如，如图3中的子阵列325以及图4A及4B中的子阵列部分462-1到462-M中所展示)中的八个感测放大器及计算组件中的一或多者。照此，源位置中的八个感测放大器及/或计算组件可顺序地耦合到共享I/O线。根据一些实施例，形成于阵列中的共享I/O线的数目可对应于阵列中的列的数目除以可选择性地耦合到共享I/O线中的每一者的感测放大器及/或计算组件的数目(例如，8)。举例来说，当阵列(例如，库区段)或其每一子阵列中存在16,384列且每列存在一个感测放大器及/或计算组件时，16,384列除以8产生2048个共享I/O线。
源感测组件条带(例如，124及424)可包含可经选择且经配置以使从源位置的行感测的数据值(例如，一定数目个位)并行移动到多个共享I/O线的一定数目个感测放大器及/或计算组件。举例来说，回应于用于通过列选择电路进行顺序感测的命令，存储于子阵列的行的选定列的存储器单元中的数据值可由感测组件条带的感测放大器及/或计算组件感测且存储(高速缓存)于所述感测放大器及/或计算组件中直到数据值的数目(例如，位的数目)达到存储于行中的数据值的数目及/或阈值(例如，感测组件条带中的感测放大器及/或计算组件的数目)为止，且然后经由所述多个共享I/O线移动所述数据值。在一些实施例中，阈值量的数据可对应于所述多个共享I/O线的至少一千位宽度。
如本文中所描述，控制器140可经配置以经由共享I/O线将数据值从源位置中的选定行及选定列移动到目的地位置中的选定行及选定列。在各种实施例中，所述数据值可回应于耦合到特定子阵列425-0、…、426-N-1及/或相应子阵列的特定感测组件条带424-0、…、424-N-1的控制器140的命令而移动。源(例如，第一)子阵列的行中的数据值可顺序地移动到目的地(例如，第二)子阵列的相应行。在各种实施例中，取决于特定子阵列是短数字线子阵列还是长数字线子阵列，每一子阵列可包含128、256、512、1024行以及其它数目行。举例来说，在一些实施例中，所述数据值可从源子阵列的第一行移动到目的地子阵列的相应第一行，然后从源子阵列的第二行移动到目的地子阵列的相应第二行，后续接着从源子阵列的第三行移动到目的地子阵列的相应第三行，依此类推直到到达(举例来说)源子阵列的最后行或目的地子阵列的最后行为止。如本文中所描述，相应子阵列可在同一分割区中或在不同分割区中。
在各种实施例中，输入到控制器140的源位置(例如，第一子阵列)中的选定行及选定列可不同于目的地位置(例如，第二子阵列)中的选定行及选定列。照此，源子阵列中的选定行及选定列的存储器单元中的数据的位置可不同于移动到目的地子阵列中的选定行及选定列的存储器单元的数据的位置。举例来说，源位置可为图4A中的长数字线子阵列426-N-1的部分462-1的特定行及若干数字线且目的地可为图4B中的短数字线子阵列425-0中的部分462-M的不同行及若干数字线。
如本文中所描述，目的地感测组件条带(例如，124及424)可与源感测组件条带相同。举例来说，多个感测放大器及/或计算组件可经选择且经配置(例如，取决于来自控制器140的命令及/或引导)以将所感测数据可选择性地移动到所耦合共享I/O线且从多个所耦合共享I/O线中的一者可选择性地接收(例如)将移动到目的地位置的数据。可使用列选择电路(例如，图3中的358-1、358-2、359-1及359-2)及/或本文中所描述的多路复用器(例如，图4A及4B中的460-1及460-2)执行目的地感测组件条带中的感测放大器及/或计算组件的选择。
在一些实施例中，控制器140可经配置以将由目的地感测组件条带中的所述多个选定感测放大器及/或计算组件可选择性地接收的一定量的数据(例如，一定数目个数据位)写入到目的地子阵列中的目的地位置的选定行及若干列。在一些实施例中，将写入的所述数据量对应于多个共享I/O线的至少一千位宽度。
根据一些实施例，目的地感测组件条带可包含多个选定感测放大器及/或计算组件，所述多个选定感测放大器及/或计算组件经配置以在所接收数据值(例如，位)的量(例如，数据位数目)超过所述多个共享I/O线的至少一千位宽度时存储所接收数据值。在各种实施例中，控制器140可经配置以将所存储数据值(例如，所述数目个数据位)写入到目的地位置中的选定行及若干列作为多个子集。在一些实施例中，所写入数据的至少第一子集的数据值量可对应于所述多个共享I/O线的至少一千位宽度。根据一些实施例，控制器140可经配置以将所存储数据值(例如，所述数目个数据位)写入到目的地位置中的所述选定行及列作为单个集，例如，而非作为数据值的若干子集。
如本文中所描述，控制器140可耦合到存储器装置(例如，120)的库(例如，121)以执行用于库中的并行经分割数据移动的命令。存储器装置中的库可包含多个分割区(例如，图1C中的128-0、128-1、…、128-M-1)，每一分割区包含相应多个子阵列(例如，如图1B及1C中所展示的125-0及125-1及126-0、…、126-N-1以及如图4A及4B中所展示的425-0、…、426-N-1)。
库可包含与所述多个子阵列的感测线同间距且经由多个感测线(例如，图2中的205-1及205-2、305-1及305-2以及图3、4A及4B中的对应元件符号处)耦合到所述多个子阵列的感测电路(例如，图1A中的150及图2中的250)。包含感测放大器及/或计算组件(例如，在图2中分别为206及231以及图3、4A及4B中的对应元件符号处)的所述感测电路可耦合到感测线。
库还可包含多个共享I/O线(例如，图3中的355以及图4A及4B中的455-1、455-2、…、455-M)，所述多个共享I/O线经配置以耦合到所述多个子阵列的感测电路以与多个数据值在第二分割区(例如，分割区128-1)的子阵列之间(例如，在短数字线子阵列125-2与长数字线子阵列126-2(未展示)之间)的移动并行地可选择性地实施多个数据值在第一分割区(例如，图1C中的分割区128-0)的子阵列之间(例如，在图1C中的短数字线子阵列125-0与长数字线子阵列126-0之间)的移动。隔离电路(未展示)可经配置以将由各种分割区(例如，第一128-0分割区及第二分割区128-1)共享的一(若干)I/O线的部分可选择性地连接或断开连接。
行可由控制器140经由适当选择线针对第一感测组件条带经选择(例如，打开)，且可感测所述行中的存储器单元的数据值。在感测之后，可连同将第二感测组件条带耦合到共享I/O线一起将第一感测组件条带耦合到同一共享I/O线。第二感测组件条带可仍在预充电状态中，例如，准备接受数据。在来自第一感测组件条带的数据已移动(例如，驱动)到第二感测组件条带中之后，第二感测组件条带可激发(例如，锁存)以将数据存储到相应感测放大器及/或计算组件中。可(例如)在锁存数据之后打开耦合到第二感测组件条带的行，且可将驻存于感测放大器及/或计算组件中的数据写入到所述行的目的地位置中。
在一些实施例中，2048个共享I/O线可经配置为2048位宽共享I/O线。根据一些实施例，用于将数据从源位置中的第一行移动到目的地位置中的第二行的周期的数目可通过将由阵列中的存储器单元列交叉的所述阵列中的行的数目除以所述多个共享I/O线的2048位宽度而确定。举例来说，阵列(例如，库、库区段或其子阵列)可具有16,384列(其可对应于行中的16,384个数据值)，16,384行在除以与所述行交叉的所述多个共享I/O线的2048位宽度时可产生八个周期，每一单独周期为在基本上相同时间点(例如，并行的)以用于行中的数据的每一2048位分率的移动，使得在完成八个周期之后移动所述行中的所有16,384个数据位。举例来说，源位置的感测电路中的感测放大器或计算组件中的多个感测放大器或计算组件(例如，八个感测放大器或计算组件的子集，如图4A及4B中所展示)中的仅一者可一次耦合到相应共享I/O线。在具有16,384个共享I/O线的实施例中，可并行移动所有16,384个数据位。
替代地或另外，用于将数据从源位置中的第一行移动到目的地位置中的第二行的带宽可通过将由阵列中的存储器单元列交叉的阵列中的行的数目除以所述多个共享I/O线的2048位宽度且将所述结果乘以控制器的时钟速率而确定。在一些实施例中，确定阵列的行中的数据值的数目可基于阵列中的所述多个感测(数字)线。
在一些实施例中，第一子阵列中的源位置及第二子阵列中的目的地位置可在存储器装置的单个库区段中，例如，如图1B到1C及图4A到4B中所展示。替代地或另外，第一子阵列中的源位置及第二子阵列中的目的地位置可在耦合到多个共享I/O线及/或连接电路(例如，如在232-1及232-2处所展示且结合图2所描述)的存储器装置的单独库及库区段中。照此，所述数据值可经由所述多个共享I/O线及/或连接电路从第一子阵列的第一感测组件条带移动(例如，并行地)到第二子阵列的第二感测组件条带。
在各种实施例中，控制器140可经由适当选择线选择(例如，打开)第一感测组件条带的第一存储器单元行(其对应于源位置)，以感测存储于其中的数据，将所述多个共享I/O线耦合到第一感测组件条带，且将第二感测组件条带耦合到所述多个共享I/O线，例如，经由列选择电路358-1、358-2、359-1及359-2及/或多路复用器460-1及460-2。照此，可经由所述多个共享I/O线将数据值从第一感测组件条带并行移动到第二感测组件条带。第一感测组件条带可存储(例如，高速缓存)所感测数据且第二感测组件条带可存储(例如，高速缓存)所移动数据。
控制器140可经由适当选择线选择(例如，打开)第二感测组件条带的第二存储器单元行(其对应于目的地位置)，例如，经由列选择电路358-1、358-2、359-1及359-2及/或多路复用器460-1及460-2。控制器140然后可引导将移动到第二感测组件条带的数据写入到第二存储器单元行中的目的地位置。
共享I/O线可在一些或所有感测组件条带之间共享。在各种实施例中，(例如)耦合源位置与目的地位置的一个感测组件条带或一对感测组件条带可在任一给定时间借助共享I/O线通信。如本文中所描述，源子阵列的源行(例如，512行中的任何一个列)可不同于(例如，不需要匹配)目的地子阵列的目的地行，其中在各种实施例中源及目的地子阵列可在存储器单元的相同或不同库及库区段中。此外，经配置以耦合到特定共享I/O线的选定源列(例如，八个列中的任何一个列)可不同于(例如，不需要匹配)目的地子阵列的选定目的地列。
如本文中所描述，I/O线455可由第二子集(例如，长数字线子阵列426)及第一子集(例如，短数字线子阵列425)的感测电路424共享。共享I/O线可经配置以可选择性地耦合到第一子集的感测电路以使得存储于第二子集中的选定行中的选定存储器单元中的数据值能够移动到第一子集中的选定子阵列的感测电路。
控制器140可经配置以引导在第一子集中的选定子阵列的感测电路中对数据值执行多个顺序操作。在一些实施例中，所述控制器可经配置以引导在由感测电路对数据值执行所述多个顺序操作之前将数据值从第一子集中的选定子阵列425的感测电路450移动到选定子阵列中的选定行中的选定存储器单元。举例来说，可在已对数据值执行所述多个顺序操作之前从感测电路450移动数据值以存储于短数字线子阵列425中的存储器单元中。在一些实施例中，控制器可经配置以引导继由感测电路对数据值执行所述多个顺序操作之后将数据值从第一子集中的选定子阵列425的感测电路450移动到选定子阵列中的选定行中的选定存储器单元。举例来说，可在已对感测电路450中的数据值执行所述多个顺序操作之后从感测电路450移动数据值以存储于短数字线子阵列425中的存储器单元中。此可为数据值第一次存储于短数字线子阵列425中的存储器单元中或被执行所述多个顺序操作的数据值可通过对先前存储于存储器单元中的数据值进行覆写而存储。
控制器140可经配置以引导经由共享I/O线455将已被执行所述多个顺序操作的数据值从第一子集中的选定子阵列(例如，选定短数字线子阵列425)的感测电路450移动到第二子集中的选定子阵列(例如，选定长数字线子阵列426)中的选定行。多个共享I/O线455-1、455,2、…、455-M可经配置以可选择性地耦合到所述多个子阵列的感测电路450以可选择性地使得存储于第二子集的行中的多个数据值能够并行移动到第一子集的可选择性地经耦合感测电路中的对应多个感测放大器及/或计算组件。在一些实施例中，所述多个共享I/O线455-1、455,2、…、455-M可经配置以可选择性地耦合到所述多个子阵列的感测电路450以可选择性地使得多个数据值能够从感测存储于第二子集的行中的所述多个数据值的对应多个感测放大器并行移动到第一子集的经可选择性地耦合感测电路。在一些实施例中，所述多个感测放大器可在不具有经耦合计算组件的情况下包含于第二子集的感测电路中。在一些实施例中，多个共享I/O线的数目可对应于共享I/O线的位数目宽度。
本文中所描述的感测电路450可包含于多个感测组件条带424-0、…、424-N-1中且每一感测组件条带可与库中的所述多个子阵列的第一子集及第二子集的相应子阵列425-0、…、426-N-1物理地相关联。存储器装置的库中的多个感测组件条带的数目可对应于库中的第一子集及第二子集中的所述多个子阵列的数目。每一感测组件条带可耦合到所述多个子阵列的第一子集及第二子集的所述相应子阵列且I/O线可由所述多个感测组件条带的经耦合对中的感测电路450可选择性地共享。
如与短数字线子阵列425-0相关联的感测组件条带424-0中所展示，感测组件条带可经配置以包含数目与经配置以用于存储器内操作的第一子集中的存储器单元的多个列422的数目对应的多个感测放大器406及计算组件431。感测组件条带424-0中的所述数目个感测放大器及计算组件可选择性地耦合到共享I/O线，例如，相应感测放大器及/或计算组件中的每一者可选择性地耦合到共享I/O线455-1、455,2、…、455-M中的一者。
如与长数字线子阵列426-N-1相关联的感测组件条带424-N-1中所展示，感测组件条带可经配置以包含数目与经配置以用于数据存储的第二子集中的存储器单元的多个列422的数目对应的多个感测放大器406(例如，不具有计算组件)。感测组件条带424-N-1中的所述数目个感测放大器可选择性地耦合到共享I/O线，例如，相应感测放大器中的每一者可选择性地耦合到共享I/O线455-1、455,2、…、455-M中的一者。
在一些实施例中，所述多个子阵列的第一子集(例如，短数字线子阵列425)可为PIM DRAM单元的一定数目个子阵列。通过比较，在一些实施例中，所述多个子阵列的第二子集(例如，长数字线子阵列426)可为或可包含除PIM DRAM单元以外的存储器单元的一定数目个子阵列。举例来说，如先前所描述，第二子集的存储器单元可与未形成有计算组件的感测电路相关联，使得降低或消除处理功能性。替代地或另外，可在用于存储数据的长数字线子阵列中利用除DRAM以外的一或若干类型的存储器单元。
在各种实施例中，如图1B及1C中所展示，第一子集中的子阵列的数目可与第二子集中的子阵列的数目对应，例如，以1:1比率来配置。举例来说，如图1C中所展示，第一子集中的所述数目个子阵列中的每一者可与第二子集中的相应子阵列物理地相关联。替代地或另外，如图1B中所展示，第一子集中的所述数目个子阵列可作为第一块而彼此物理地相关联且第二子集中的所述数目个子阵列也可作为第二块而彼此物理地相关联。这些替代配置可在库及/或库的分割区之间变化。在一些实施例中，第一子集中的子阵列的数目可对应于第二子集中的子阵列的相应复数，例如，其中第一子集中的子阵列相对于第二子集中的所述多个子阵列以1:2、1:4及/或1:8等比率来配置。举例来说，第一子集中的所述数目个子阵列中的每一者可与第二子集中的所述相应多个子阵列物理地相关联，例如，第一子集中的一个子阵列可邻近第二集中的四个子阵列，此可后续接着第一子集中的另一子阵列邻近于第二集中的四个子阵列等。
本文中所描述的存储器装置120可包含多个子阵列的第一子集、所述多个子阵列的第二子集及多个分割区(例如，图1C中的128-0、128-1、…、128-M-1)，其中在一些实施例中所述多个分割区中的每一分割区可包含来自相应第一子集125的至少一个子阵列及来自相应第二子集126的至少一个子阵列。存储器装置120可包含由分割区共享的I/O线155。共享I/O线155可包含多个部分，例如，所述多个部分可对应于分割区128-0、128-1、…、128-M-1的长度。隔离电路可经配置以可选择性地连接共享I/O线的所述多个部分中的第一部分与共享I/O线的第二部分，其中所述第一部分对应于所述多个分割区中的第一分割区(例如，128-0)且所述第二部分对应于所述多个分割区中的第二分割区(例如，128-1)。
在一些实施例中，可将已在短数字线高速缓冲存储器子阵列中被执行多个顺序操作的结果数据值传回到数据值原本从其发送的相同长数字线存储子阵列及/或可传回已被执行操作的数据值以用于存储于不同于数据值原本从其发送的存储子阵列的长数字线子阵列中。因此，可传回已被执行所述多个顺序操作的结果数据值以用于存储于一个以上长数字线子阵列中。替代地或另外，原始数据值可从本文中所描述的所述数目个库寄存器158及/或向量寄存器159中的至少一者获得及/或结果数据值可发送到所述数目个库寄存器158及/或向量寄存器159中的至少一者。
如本文中所描述，控制器140可耦合到存储器装置(例如，120)的库(例如，121)以执行命令以执行多个顺序操作。I/O线(例如，图4A及4B中的455-1、455-2、…、455-M)可由第二子集426及第一子集425的感测电路450共享。共享I/O线可经配置以可选择性地耦合到第一子集的感测电路以使得存储于第二子集中的一定数目个数据值能够移动到第一子集中的选定子阵列的感测电路。如本文中所描述，控制器140经配置以引导在第一子集中的选定子阵列(例如，425-0)的感测电路450中对所述数目个数据值执行多个顺序存储器内操作。
在一些实施例中，控制器140可经配置以引导在由感测电路对数据值执行所述多个顺序操作之前将所述数目个数据值从第一子集中的选定子阵列(例如，425-0)的感测电路(例如，450-0、450-1、…、450-X-1)移动到选定子阵列的一定数目个选定行119。替代地或另外，控制器140可经配置以引导继由感测电路对数据值执行所述多个顺序操作之后将所述数目个数据值从第一子集中的选定子阵列的感测电路移动到选定子阵列的一定数目个选定行。
在一些实施例中，控制器140可经配置以引导经由共享I/O线(例如，455-1)将由执行所述多个顺序操作产生的数据值从第一子集中的选定子阵列(例如，425-0)的感测电路(例如，450-、450-1、…、450-X-1)移动到第二子集中的选定子阵列(例如，425-N-1)。多个共享I/O线(例如，455-1、455-2、…、455-M)可经配置以可选择性地耦合到所述多个子阵列的感测电路(例如，子阵列425-0及426-N-1的感测电路450-0、450-1、…、450-X-1)以可选择性地使得存储于第二子集中的多个数据值能够并行移动到第一子集的可选择性地经耦合感测电路中的对应多个感测放大器及/或计算组件。所述多个共享I/O线可经配置以可选择性地耦合到所述多个子阵列的感测电路以可选择性地使得所述多个数据值能够从感测存储于第二子集426中的所述多个数据值的对应多个感测放大器(例如，406-0、406-1、…、406-X-1)并行移动到第一子集425的可选择性地经耦合感测电路(例如，包含感测放大器406及计算组件431)。所述多个感测放大器(例如，406-0、406-1、…、406-X-1)可包含于第二子集426的感测电路(例如，450-0、450-1、…、450-X-1)中。在一些实施例中，与第一子集425的感测电路相比较，第二子集426的感测电路可不包含计算组件431。
在一些实施例中，存储器装置120可包含可选择性地耦合到控制器140的一定数目个(例如，一或多个)库寄存器158。如本文中所描述，控制器140可经配置以引导在第一子集中的选定子阵列的感测电路中对所述数目个数据值执行多个顺序存储器内操作且将由执行所述多个顺序操作产生的数据值从感测电路移动到选定目的地。举例来说，所述选定目的地可为第一子集425的选定子阵列中的选定行119、第二子集426的选定子阵列中的选定行118及/或选定库寄存器158中的选定行(未展示)。
在一些实施例中，存储器装置120可包含由第一子集的选定子阵列的感测电路(例如，图4A及4B中的感测组件条带424-0)及第二子集的选定子阵列的感测电路(例如，图4A及4B中的感测组件条带424-N-1)以及选定库寄存器158共享的I/O线(例如，如在155处所展示且结合图1C所描述)。所述共享I/O线可经配置以可选择性地耦合到第一子集的感测电路以使得存储于第一子集425中的一定数目个结果数据值能够移动到选定目的地(例如，第二子集426的选定子阵列中的选定行118及/或选定库寄存器158中的选定行)。
在一些实施例中，存储器装置120可包含可选择性地耦合到控制器140的一定数目个(例如，一或多个)向量寄存器159。因此，如图1C中所展示且结合图1C所描述，由第一子集的选定子阵列的感测电路及第二子集的选定子阵列的感测电路以及选定库寄存器共享的I/O线可进一步由选定向量寄存器159共享。在一些实施例中，存储于第一子集中的所述数目个结果数据值可移动到选定目的地，除了第二子集426的选定子阵列中的选定行118，所述选定目的地还可包含选定库寄存器158中的选定行及/或向量寄存器159中的选定行(未展示)。
在一些实施例中，控制逻辑(例如，连接到控制器140及/或逻辑电路170及/或控制器140及/或逻辑电路170的一部分)可呈负责从图1A及1B中的指令高速缓冲存储器171、阵列130及/或主机110提取及执行机器指令(例如，微代码指令)的微代码引擎(未展示)的形式。所述微代码引擎还可呈一定数目个微代码引擎及/或ALU电路的形式。所述微代码引擎可经配置以执行指令集以引导将一定数目个数据值从选自所述多个子阵列的第一子集中的源行(例如，子集425中的行119)或第二子集中的源列(例如，子集426中的行118)的对应数目个存储器单元移动到选定库寄存器158中的选定行及/或选定向量寄存器159中的选定行中的对应数目个存储器单元。
所述微代码引擎可进一步经配置以执行指令集以可选择性地引导将数据值存储于第二子集426中的选定子阵列、选定库寄存器158中的选定行及/或向量寄存器159中的选定行中。相应数据值的存储可相对于相应数据值在第一子集425的源行119中的存储器单元中的存储而在选定目的地中可选择性地偏移一定数目个存储器单元。在一些实施例中，第一子集中的选定源行119中的存储器单元的第一数目可不同于第二子集426中的源行118、选定库寄存器158中的选定行及/或向量寄存器159中的选定行中的至少一者中的存储器单元的第二数目。
在一些实施例中，存储器装置120可包含由第一子集的选定子阵列(例如，425-0)的感测电路450及第二子集的选定子阵列(例如，426-N-1)的感测电路450、选定库寄存器158及选定向量寄存器159共享的I/O线，例如，455-1、455-2、…、455-M。所述微代码引擎可经配置以执行指令集以引导共享I/O线可选择性地耦合到第一子集及第二子集的感测电路从而可选择性地使得存储于第一子集425及/或第二子集426中的一定数目个结果数据值能够移动到选定目的地。在各种实施例中，选定目的地可为选定库寄存器158中的选定行及/或选定向量寄存器159中的选定行。
在一些实施例中，除了或替代本文中所描述的共享I/O线，存储器装置120还可包含连接电路(例如，如在232-1及232-2处所展示且结合图2所描述)。所述连接电路可经配置以将耦合到第二子集中的一定数目个子阵列(例如，如图1C中所展示且结合图1C所描述的长数字线子阵列126-0、126-1、…、126-N-1)中的特定列(例如，图4A及4B中的列422-0、422-1、…、422-X-1)的感测电路连接(例如，如在217-1及217-2处所展示)到第一子集中的第一子阵列(例如，短数字线子阵列125-0)中的对应列中的一定数目个行。所述微代码引擎可经配置以执行指令集以引导连接电路将多个数据值从第二子集中的所述数目个子阵列移动到第一子集中的第一子阵列中的对应多个选定行119及对应列以用于执行所述多个顺序操作。第一子集中的第一子阵列中的所述多个选定行及对应列可经配置(例如，打开)以接收所述多个数据值。
控制器140可引导在第一子集中的第一子阵列(例如，125-0)的感测电路250中对所述多个数据值执行所述多个顺序操作。举例来说，在一些实施例中，存储器装置120可经配置以将多个数据值从长数字线子阵列126-0、126-1、…、126-N-1中的一或多者移动(例如，顺序地或并行地)到选定短数字线子阵列125-0的选定行119以使得能够对数据值执行所述多个顺序操作。
连接电路232可进一步经配置以可选择性地耦合到第一子集425的感测电路(例如，感测放大器206及计算组件231)及第二子集426的感测电路(例如，感测放大器206)以可选择性地使得存储于第一子集425及第二子集426中的一定数目个结果数据值能够移动到选定目的地。类似于共享I/O线，选定目的地可为选定库寄存器158中的选定行及/或选定向量寄存器159中的选定行。
照此，继由第一子阵列的感测电路对第一数据值执行多个顺序操作之后，经由共享I/O线的第一部分(例如，对应于分割区128-0)进行的经引导数据移动可为从第一子集中的第一子阵列(例如，短数字线子阵列125-0)到第二子集中的第三子阵列(例如，长数字线子阵列126-1)。在一些实施例中，继由第二子阵列的感测电路对第二数据值执行所述多个顺序操作之后，经由共享I/O线的第二部分(例如，对应于分割区128-1)进行的经引导数据移动可为从第一子集中的第二子阵列(例如，短数字线子阵列125-2)到第二子集中的第四子阵列(例如，长数字线子阵列126-2(未展示))。举例来说，所述经引导数据移动可在第一分割区(例如，128-0)内，及/或所述经引导数据移动可(例如)在第二分割区(例如，128-1)内并行地执行。
在各种实施例中，控制器140可经配置以可选择性地引导隔离电路(未展示)在经引导数据移动期间将第一部分(例如，对应于分割区128-0)连接到第二部分(例如，对应于任一分割区128-1、…、128-M-1)。经由共享I/O线的经连接第一部分及第二部分进行的所述经引导数据移动可为从第二部分中的第二子集中的子阵列(例如，长数字线子阵列126-N-1)到第一部分中的第一子集中的子阵列(例如，短数字线子阵列125-0)。在各种实施例中，控制器140还可经配置以可选择性地引导隔离电路在经引导数据移动期间将第一部分连接到第二部分，其中继对数据值执行所述多个顺序操作之后，经由共享I/O线的经连接第一部分及第二部分进行的所述经引导数据移动可为从第一部分中的第一子集中的子阵列(例如，短数字线子阵列125-0)到第二部分中的第二子集中的子阵列(例如，数据值原本从其发送的长数字线子阵列126-N-1)及/或到分割区128-1、…、128-M-1中的任何其它长数字线子阵列。
在各种实施例中，所述数目个子阵列可在库中的多个分割区之间及/或在库之间不同。长数字线子阵列与短数字线子阵列的比率或任一类型的子阵列在连接分割区之前是否存在于分割区中还可在库中的多个分割区之间及/或在库之间不同。
如本文中所描述，感测组件条带(例如，424-N-1)可包含一定数目个感测放大器，所述数目个感测放大器经配置以将一定量的数据从第二子集中的第一子阵列(例如，长数字线子阵列426-N-1)的行(例如，行118中的一或多者)并行移动到多个共享I/O线(例如，455-1、455-2、…、455-M)，其中所述数据量对应于所述多个共享I/O线的至少一千位宽度。与第一子集中的第一子阵列(例如，短数字线子阵列425-0)相关联的感测组件条带(例如，424-0)可包含经配置以接收(例如，高速缓存)从第二子集中的第一子阵列的行感测且经由所述多个共享I/O线并行移动的一定量的数据的一定数目个感测放大器406及计算组件431。控制器140可经配置以引导由与短数字线子阵列相关联的感测组件条带中的至少一个计算组件对所述量的所接收数据中的至少一个数据值执行多个顺序操作。
尽管本文中的描述已出于清晰目的而提及几个部分及分割区，但本文中所呈现的设备及方法可调适到任一数目个共享I/O线的部分、分割区、子阵列及/或其中的行。举例来说，控制器140可发送信号以引导经由共享I/O线的相应部分的隔离电路将库中的第一子阵列与所述库中的最后子阵列连接及断开连接以使得数据能够从任一分割区中的子阵列移动到任一其它分割区中的子阵列，例如，所述分割区可为邻近的及/或由一定数目个其它分割区分开。另外，尽管共享I/O线的两个经断开连接部分经描述以达成两个相应成对分割区内的并行数据移动，但控制器140可发送信号以引导经由共享I/O线的任一数目个部分的隔离电路进行连接及断开连接以达成任一数目个相应成对分割区内的并行数据移动。此外，可使数据在共享I/O线的相应部分中在第一方向及/或第二方向中的任一者上可选择性地并行移动。
如本文中所描述，提供用于操作存储器装置120以通过由处理资源执行非暂时性指令而执行存储器内操作的方法。所述方法可包含对多个数据值执行多个顺序存储器内操作。所述多个数据值的数目可对应于第一感测组件条带(例如，424-0)中的感测放大器406及/或计算组件431的数目，感测放大器406及/或计算组件431经耦合以接收从选定第二子阵列(例如，426-0)移动到选定第一子阵列(例如，425-0)的所述多个数据值及/或对所述多个数据值进行操作。可继感测选定第二子阵列中的所述多个数据值且将所述多个所感测数据值移动到耦合到选定第一子阵列的第一感测组件条带之后执行所述多个顺序操作。
举例来说，可在存储器装置的库121中的选定第二子阵列(例如，长数字线子阵列426-N-1)的选定第一行(例如，行118中的一或多者)中的选定存储器单元中感测数据值。所述所感测数据值可移动到耦合到库中的选定第一子阵列(例如，短数字线子阵列425-0)的第一感测组件条带(例如，424-0)。在一些实施例中，所述选定第一子阵列可在所述选定第一子阵列的列中配置有数目为所述选定第二子阵列的列中的存储器单元的数目的至多一半的存储器单元。可对耦合到选定第一子阵列的第一感测组件条带中的所感测数据值执行多个顺序操作。如本文中所描述，已被执行所述多个顺序操作的结果数据值可从第一感测组件条带(例如，424-0)移动到选定子阵列(例如，短数字线子阵列425及/或长数字线子阵列426)中的选定行中的存储器单元及/或移动到寄存器(例如，库寄存器158及/或向量寄存器159)中的选定行中的存储器单元。
在各种实施例中，所述方法可包含将所述多个所感测数据值顺序地存储于耦合到选定第二(例如，短数字线)子阵列426-N-1的库中的第二感测组件条带(例如，424-N-1)中，且将所述多个所感测数据值从第二感测组件条带移动到耦合到选定第一子阵列的第一感测组件条带。
由执行所述多个顺序操作产生的第一数据值可从短数字线阵列425-0的第一感测组件条带(例如，424-0)移动到选定第一子阵列的选定第一行119。所得第一数据值可存储于选定第一子阵列(例如，短数字线子阵列425-0)的选定第一行119中。
在一些实施例中，所述方法可进一步包含由耦合到选定第一子阵列的第一感测组件条带对从选定第一行移动的所得第一数据值执行另一操作。由执行其它操作产生的第二数据值可存储于选定第一子阵列的选定第二行中。在一些实施例中，所述方法可进一步包含将所得第一数据值从选定第一子阵列的选定第一行移动到选定第一子阵列的选定第二行。继将所得第一数据值移动到选定第一子阵列的所述选定第二行之后，可由耦合到选定第一子阵列的第一感测组件条带(例如，短数字线阵列425-0的感测组件条带424-0)对所得第一数据值执行另一操作。
替代地或另外，所述方法可进一步包含在耦合到选定第一子阵列的第一感测组件条带(例如，短数字线阵列425-0的感测组件条带424-0)中对所述多个所感测数据值执行所述多个顺序操作。由执行所述多个顺序操作产生的数据值可从第一感测组件条带移动到第二子阵列中的选定行(例如，长数字线子阵列425-N-1中的行118)。
在各种实施例中，已被执行所述多个顺序操作的结果数据值可选择性地移动到一定数目个位置，其中结果数据值移动到一个位置不排除结果数据值移动到一或多个其它位置。举例来说，结果数据值可从感测组件条带(例如，424-0)移动到存储器装置的同一库中的选定第一子阵列的选定第一行中的选定存储器单元。举例来说，已被执行所述多个顺序操作的结果数据值可传回到结果数据值原本从其发送的存储器单元。结果数据值可从感测组件条带移动到同一库中的选定第二子阵列的选定第二行中的选定存储器单元。举例来说，结果数据值可传回到结果数据值从其发送的子阵列中的不同行中的存储器单元。结果数据值可从感测组件条带移动到同一库中的选定第二子阵列中的选定行中的选定存储器单元。举例来说，结果数据值可传回到为不同子阵列的结果数据值从其发送的子阵列的行中的存储器单元。
结果数据值可从感测组件条带移动到同一库中的选定第二子阵列的多个选定行中的每一者中的选定存储器单元。举例来说，结果数据值可传回到结果数据值从其发送的子阵列中的一个以上行中的每一者中的存储器单元。结果数据值可从感测组件条带移动到多个选定行中的每一者中的选定存储器单元，其中每一选定行在同一库中的多个子阵列中的相应子阵列中。举例来说，结果数据值可传回到一个以上行中的每一者中的存储器单元，其中每一行在结果数据值从其发送的库中的不同子阵列中。
在一些实施例中，结果数据值可从感测组件条带移动到不同库中的选定子阵列中的选定行中的选定存储器单元。举例来说，已被执行所述多个顺序操作的结果数据值可传回到在存储器装置的不同库中的结果数据值从其发送的子阵列中的存储器单元。尽管经由共享I/O线进行的数据值移动可在同一库中，但可利用结合图2所描述的连接电路232-1及232-2以用于库之间的数据移动。
如本文中所描述，在一些实施例中，所述方法可包含将所感测数据值存储于耦合到选定第二子阵列(例如，426-N-1)的第二感测组件条带(例如，424-N-1)中。所述所感测数据值可从所述第二感测组件条带移动到耦合到选定第一子阵列(例如，425-0)的第一感测组件条带(例如，424-0)。所述所感测数据值可存储于选定第一子阵列的选定第二行(例如，行119中的一或多者)中的存储器单元中。在各种实施例中，可在对所感测数据值执行操作之前及/或继对所感测数据值执行操作之后将所感测数据值存储于选定第一子阵列中。
所述方法可包含在耦合到选定第一子阵列的感测组件条带中对所感测数据值执行多个操作(例如，操作序列)。举例来说，一定数目个数据值可从长数字线子阵列(例如，426-N-1)的行移动到短数字线子阵列(例如，425-0)，以用于以相对于操作序列中的每一操作的结果传回到长数字线子阵列而改进的速度、速率及/或效率来执行所述序列。可在耦合到短数字线子阵列的感测组件条带中以经改进速度、速率及/或效率执行每一操作且所述优点可随着操作序列中的每一额外操作成比例地增加。已被执行所述多个操作的结果数据值可从感测组件条带移动到在一定数目个位置中的选定子阵列及/或寄存器中的选定行中的存储器单元，如本文中所描述。
在一些实施例中，所述方法可包含经由由第一及第二感测组件条带共享的I/O线(例如，455-1)使耦合到选定第一子阵列(例如，425-0)的第一感测组件条带(例如，424-0)与耦合到选定第二子阵列(例如，426-N-1)的第二感测组件条带(例如，424-N-1)可选择性地耦合。所述方法可包含经由共享I/O线使所述多个所感测数据值从耦合到选定第二子阵列的第二感测组件条带移动到耦合到选定第一子阵列的第一感测组件条带。在各种实施例中，所述方法可包含由第一感测组件条带执行所述多个顺序操作而不在完成所述多个顺序操作中的最后操作之前将所述相应多个操作的结果移动到第二子阵列的第二感测组件条带或存储器单元。所述方法可包含经由共享I/O线(例如，其可不同于先前共享I/O线)将由完成所述多个顺序操作中的所述最后操作产生的数据值从第一感测组件条带(例如，424-0)移动到第二子阵列(例如，选自426-0、…、426-N-1的一或多个子阵列)的第二感测组件条带(例如，424-N-1)或存储器单元。可将由完成所述多个顺序操作产生的数据值写入到选定第一子阵列中的至少一个选定行118的至少一个选定存储器单元。
虽然已在本文中图解说明且描述包含控制器、短数字线子阵列、长数字线子阵列、库寄存器、向量寄存器、感测电路、感测放大器、计算组件、感测组件条带、共享I/O线、列选择电路、多路复用器、连接电路等的各种组合及配置的实例性实施例，但本发明的实施例不限于本文中明确地陈述的那些组合。本文中所揭示的控制器、短数字线子阵列、长数字线子阵列、库寄存器、向量寄存器、感测电路、感测放大器、计算组件、感测组件条带、共享I/O线、列选择电路、多路复用器、连接电路等的其它组合及配置明确地包含在本发明的范围内。
虽然本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，旨在达成相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本本发明的一或多个实施例的更改或变化。应理解，已以说明性方式而非限定性方式做出以上说明。在审阅以上说明之后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及过程的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权此些权利要求书的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，将一些特征一起集合于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如所附权利要求书所反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (25)

1.一种设备，其包括：
存储器装置，其包括：
存储器单元的多个子阵列，所述多个子阵列包含所述相应多个子阵列的第一子集及所述相应多个子阵列的第二子集；
第一感测电路，其耦合到所述第一子集，所述第一感测电路包含感测放大器及计算组件；及
控制器，其经配置以引导：
一定数目个数据值从所述第二子集中的子阵列到所述第一子集中的子阵列的第一移动；及
由耦合到所述第一子集的所述第一感测电路的所述感测放大器及所述计算组件对所述数目个数据值执行多个顺序存储器内操作。
2.根据权利要求1所述的设备，其中所述控制器进一步经配置以引导：
数据值从所述第一子集中的所述子阵列到所述第二子集中的子阵列的第二移动；且
其中所述数据值为对从所述第二子集中的所述子阵列移动的所述数目个数据值执行的所述多个顺序操作的结果。
3.根据权利要求1到2中任一权利要求所述的设备，其中所述相应多个顺序操作中的每一者的结果由所述第一子集中的所述子阵列存储直到完成所述多个顺序操作的所述执行以计算出所述多个顺序操作中的最后操作的结果为止。
4.根据权利要求1到2中任一权利要求所述的设备，其中所述相应多个顺序操作中的每一者的结果由耦合到所述第一子集的所述第一感测电路存储直到完成所述多个顺序操作的所述执行以计算出所述多个顺序操作中的最后操作的结果为止。
5.根据权利要求1到2中任一权利要求所述的设备，其中所述存储器装置进一步包括：
第二感测电路，其耦合到所述第二子集；且其中：
所述第二感测电路包含感测放大器且不包含计算组件；且
在将被所述第一感测电路执行所述多个顺序操作的所述数目个数据值的所述第一移动之前，所述第二子集将所述数目个数据值作为一定数目个所感测数据值存储于所述第二感测电路中。
6.根据权利要求1到2中任一权利要求所述的设备，其中继所述数据值的第二移动之后，所述第二子集中的子阵列存储已被所述第一感测电路执行所述多个顺序操作的结果数据值。
7.根据权利要求1到2中任一权利要求所述的设备，其中继所述数据值的第二移动之后，所述第一子集中的子阵列存储已被所述第一感测电路执行所述多个顺序操作的结果数据值。
8.一种设备，其包括：
控制器，其耦合到存储器装置以执行命令以执行多个顺序操作，其中所述存储器装置包括：
多个存储器单元子阵列的第一子集；
所述多个存储器单元子阵列的第二子集；
感测电路，其可选择性地耦合到所述第一子集及所述第二子集，所述感测电路包含耦合到所述第一子集的相应感测线的感测放大器及计算组件；及
I/O线，其由所述第二子集及所述第一子集的所述感测电路共享，所述共享I/O线经配置以可选择性地耦合到所述第一子集的所述感测电路以使得存储于所述第二子集中的一定数目个数据值能够移动到所述第一子集中的选定子阵列的所述感测电路；且
其中所述控制器经配置以引导所述在所述第一子集中的所述选定子阵列的所述感测电路中对所述数目个数据值执行所述多个顺序存储器内操作。
9.根据权利要求8所述的设备，其中所述控制器进一步经配置以引导经由所述共享I/O线将由执行所述多个顺序操作产生的数据值从所述第一子集中的所述选定子阵列的所述感测电路移动到所述第二子集中的选定子阵列。
10.根据权利要求8到9中任一权利要求所述的设备，其中：
多个共享I/O线经配置以：
可选择性地耦合到所述多个子阵列的所述感测电路以可选择性地使得存储于所述第二子集中的多个数据值能够并行移动到所述第一子集的可选择性地经耦合感测电路中的对应多个感测放大器及/或计算组件。
11.根据权利要求8到9中任一权利要求所述的设备，其中：
多个共享I/O线经配置以：
可选择性地耦合到所述多个子阵列的所述感测电路以可选择性地使得多个数据值能够从感测存储于所述第二子集中的所述多个数据值的对应多个感测放大器并行移动到所述第一子集的可选择性地经耦合感测电路；且
其中所述多个感测放大器包含于所述第二子集的所述感测电路中。
12.根据权利要求8到9中任一权利要求所述的设备，其中所述存储器装置进一步包括：
多个感测组件条带，其中所述多个感测组件条带中的每一感测组件条带耦合到所述多个子阵列的所述第一子集及所述第二子集的相应子阵列；且
所述I/O线由所述多个感测组件条带的经耦合对中的所述感测电路可选择性地共享。
13.根据权利要求8到9中任一权利要求所述的设备，其中：
所述多个子阵列的所述第一子集为存储器内处理PIM动态随机存取存储器DRAM单元的一定数目个子阵列；且
所述多个子阵列的所述第二子集为除PIM DRAM单元以外的存储器单元的一定数目个子阵列。
14.根据权利要求8到9中任一权利要求所述的设备，其中所述第一子集中的第一子阵列的感测线的第一长度为所述第二子集中的第一子阵列的感测线的第二长度的至多一半。
15.一种设备，其包括：
控制器，其耦合到存储器装置，其中所述存储器装置包括：
多个存储器单元子阵列的第一子集；
所述多个存储器单元子阵列的第二子集；
感测电路，其耦合到所述第一子集及所述第二子集，所述感测电路包含耦合到所述第一子集的多个感测线中的相应感测线的感测放大器及计算组件；及
一定数目个库寄存器，其可选择性地耦合到所述控制器；且
其中所述控制器经配置以引导：
在所述第一子集中的所述选定子阵列的所述感测电路中对所述数目个数据值执行多个顺序存储器内操作；及
将由所述执行所述多个顺序操作产生的数据值从所述感测电路移动到选定目的地；且
其中所述选定目的地包括所述第一子集的选定子阵列中的选定行、所述第二子集的选定子阵列中的选定行及选定库寄存器中的选定行。
16.根据权利要求15所述的设备，其中所述存储器装置进一步包括：
I/O线，其由所述第一子集的选定子阵列的所述感测电路及所述第二子集的选定子阵列的所述感测电路以及所述选定库寄存器共享；且其中：
所述共享I/O线经配置以可选择性地耦合到所述第一子集的所述感测电路以使得存储于所述第一子集中的一定数目个结果数据值能够移动到所述选定目的地；且
所述选定目的地包括所述第二子集的所述选定子阵列中的所述选定行及选定库寄存器中的所述选定行。
17.根据权利要求15所述的设备，其中所述存储器装置进一步包括：
一定数目个向量寄存器，其可选择性地耦合到所述控制器；
I/O线，其由所述第一子集的选定子阵列的所述感测电路及所述第二子集的选定子阵列的所述感测电路、所述选定库寄存器以及选定向量寄存器共享；且其中：
所述共享I/O线经配置以可选择性地耦合到所述第一子集的所述感测电路以使得存储于所述第一子集中的一定数目个结果数据值能够移动到所述选定目的地；且
其中所述选定目的地包括所述第二子集的所述选定子阵列中的所述选定行、所述选定库寄存器中的所述选定行及所述选定向量寄存器中的选定行。
18.根据权利要求15到17中任一权利要求所述的设备，其中所述存储器装置进一步包括：
I/O线，其由所述第一子集的选定子阵列的所述感测电路及所述第二子集的选定子阵列的所述感测电路、所述选定库寄存器以及选定向量寄存器共享；及
微代码引擎，其经配置以执行指令集以引导：
所述共享I/O线可选择性地耦合到所述第一子集的所述感测电路及所述第二子集以可选择性地使得存储于所述第一子集及所述第二子集中的一定数目个结果数据值能够移动到所述选定目的地；且
其中所述选定目的地包括所述选定库寄存器中的所述选定行及所述选定向量寄存器中的所述选定行。
19.根据权利要求15到17中任一权利要求所述的设备，其中所述存储器装置进一步包括：
连接电路，其经配置以将耦合到所述第二子集中的一定数目个子阵列中的特定列的感测电路连接到所述第一子集中的第一子阵列中的对应列中的一定数目个行；及
微代码引擎，其经配置以执行指令集以引导：
所述连接电路将多个数据值从所述第二子集中的所述数目个子阵列引导到所述第一子集中的所述第一子阵列中的对应多个选定行及所述对应列以用于执行所述多个顺序操作；
所述第一子集中的所述第一子阵列中的所述多个选定行及所述对应列接收所述多个数据值；且
所述控制器引导所述在所述第一子集中的所述第一子阵列的所述感测电路中对所述多个数据值执行所述多个顺序操作。
20.根据权利要求19所述的设备，其中：
所述连接电路进一步经配置以：
可选择性地耦合到所述第一子集及所述第二子集的所述感测电路以可选择性地使得存储于所述第一子集及所述第二子集中的一定数目个结果数据值能够移动到所述选定目的地；且
其中所述选定目的地包括所述选定库寄存器中的所述选定行及所述选定向量寄存器中的所述选定行。
21.一种用于操作存储器装置的方法，其包括：
继以下操作之后由耦合到所述存储器装置中的选定第一子阵列的第一感测组件条带对多个数据值执行多个顺序存储器内操作：
感测所述存储器装置中的选定第二子阵列中的所述多个数据值；且
将所述多个所感测数据值移动到耦合到选定第一子阵列的所述第一感测组件条带；且
其中所述选定第一子阵列在列中包括数目为所述选定第二子阵列的列中的存储器单元的数目的至多一半的存储器单元。
22.根据权利要求21所述的方法，其中所述方法进一步包括：
将所述多个所感测数据值顺序地存储于耦合到所述选定第二子阵列的第二感测组件条带中；
将所述多个所感测数据值从所述第二感测组件条带移动到耦合到所述选定第一子阵列的所述第一感测组件条带；及
将由所述执行所述多个顺序操作产生的第一数据值从所述第一感测组件条带移动到所述选定第一子阵列的选定第一行。
23.根据权利要求22所述的方法，其中所述方法进一步包括：
由耦合到所述选定第一子阵列的所述第一感测组件条带对从所述选定第一行移动的所述所得第一数据值执行另一操作；及
将由执行所述另一操作产生的第二数据值存储于所述选定第一子阵列的选定第二行中。
24.根据权利要求21到23中任一权利要求所述的方法，其中所述方法进一步包括：
在耦合到所述选定第一子阵列的所述第一感测组件条带中对所述多个所感测数据值执行所述多个顺序操作；及
将由所述执行所述多个顺序操作产生的数据值从所述第一感测组件条带移动到所述第二子阵列中的选定行。
25.根据权利要求21到23中任一权利要求所述的方法，其中所述方法进一步包括：
经由耦合到所述选定第一子阵列的第一感测组件条带及耦合到所述选定第二子阵列的第二感测组件条带所共享的I/O线可选择性地耦合所述第一感测组件条带与所述第二感测组件条带；
经由所述共享I/O线将所述多个所感测数据值从所述第二感测组件条带移动到所述第一感测组件条带；
由所述第一感测组件条带执行所述多个顺序操作而不在完成所述多个顺序操作中的最后操作之前将所述相应多个操作的结果移动到所述第二子阵列的所述第二感测组件条带或存储器单元；
经由所述共享I/O线将由完成所述多个顺序操作中的所述最后操作产生的数据值从所述第一感测组件条带移动到所述第二子阵列的所述第二感测组件条带或所述存储器单元；及
将由完成所述多个顺序操作产生的所述数据值写入到所述第二子阵列中的选定行的所述存储器单元。
CN201880013192.6A 2017-02-22 2018-02-15 用于存储器内操作的设备及方法 Pending CN110326045A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/439,522 US10268389B2 (en) 2017-02-22 2017-02-22 Apparatuses and methods for in-memory operations
US15/439,522 2017-02-22
PCT/US2018/018290 WO2018156410A1 (en) 2017-02-22 2018-02-15 Apparatuses and methods for in-memory operations

Publications (1)

Publication Number Publication Date
CN110326045A true CN110326045A (zh) 2019-10-11

Family

ID=63167147

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880013192.6A Pending CN110326045A (zh) 2017-02-22 2018-02-15 用于存储器内操作的设备及方法

Country Status (6)

Country Link
US (3) US10268389B2 (zh)
EP (1) EP3586335A4 (zh)
KR (1) KR102292449B1 (zh)
CN (1) CN110326045A (zh)
TW (1) TWI666645B (zh)
WO (1) WO2018156410A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113467711A (zh) * 2020-03-31 2021-10-01 华邦电子股份有限公司 用于人工智能操作的存储器装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8971124B1 (en) * 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10048888B2 (en) * 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US10908820B2 (en) * 2017-09-14 2021-02-02 Samsung Electronics Co., Ltd. Host-based and client-based command scheduling in large bandwidth memory systems
US10871992B2 (en) * 2018-05-30 2020-12-22 Texas Instruments Incorporated Level two first-in-first-out transmission
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US10825526B1 (en) * 2019-06-24 2020-11-03 Sandisk Technologies Llc Non-volatile memory with reduced data cache buffer
CN110537259A (zh) 2019-06-28 2019-12-03 长江存储科技有限责任公司 三维存储器件中的存储器内计算
WO2020258197A1 (en) * 2019-06-28 2020-12-30 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US10896722B1 (en) * 2019-11-15 2021-01-19 Micron Technology, Inc. Integrated assemblies having sense-amplifier-circuitry distributed amongst two or more locations, and having circuitry configured to isolate local column-select-structures from a global structure
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US11152056B1 (en) * 2020-09-14 2021-10-19 Micron Technology, Inc. Integrated assemblies
US11567868B2 (en) 2020-11-13 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for copying data within memory device, memory device, and electronic device thereof
US11551746B2 (en) * 2020-11-19 2023-01-10 Micron Technology, Inc. Apparatuses including memory regions having different access speeds and methods for using the same
US11893278B2 (en) 2021-02-08 2024-02-06 Samsung Electronics Co., Ltd. Memory controller and memory control method for generating commands based on a memory request
KR20220142875A (ko) * 2021-04-15 2022-10-24 에스케이하이닉스 주식회사 인메모리 연산을 수행하는 반도체 장치 및 그 동작 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040246787A1 (en) * 2002-06-05 2004-12-09 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and method for fabricating the same
US20050141312A1 (en) * 2003-12-30 2005-06-30 Sinclair Alan W. Non-volatile memory and method with non-sequential update block management
CN1841553A (zh) * 2005-03-31 2006-10-04 海力士半导体有限公司 具有高速操作的存储器芯片架构
US20080273384A1 (en) * 2007-05-02 2008-11-06 Vishal Sarin Non-volatile multilevel memory cells with data read of reference cells
US20140146589A1 (en) * 2012-11-29 2014-05-29 Samsung Electronics Co., Ltd. Semiconductor memory device with cache function in dram
US20160063284A1 (en) * 2014-09-03 2016-03-03 Micron Technology, Inc. Multiplication operations in memory
WO2016144726A1 (en) * 2015-03-12 2016-09-15 Micron Technology, Inc. Apparatuses and methods for data movement
US20160365129A1 (en) * 2015-06-12 2016-12-15 Micron Technology, Inc. Simulating access lines

Family Cites Families (309)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US5276643A (en) 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
DE69132495T2 (de) 1990-03-16 2001-06-13 Texas Instruments Inc Verteilter Verarbeitungsspeicher
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JP3361825B2 (ja) 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
US5546343A (en) * 1990-10-18 1996-08-13 Elliott; Duncan G. Method and apparatus for a single instruction operating multiple processors on a memory chip
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JPH06215160A (ja) 1992-08-25 1994-08-05 Texas Instr Inc <Ti> データ処理方法および装置
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JPH0831168A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体記憶装置
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
WO2001057875A1 (fr) 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
WO2001065359A2 (en) 2000-02-29 2001-09-07 Peter Petrov Method and apparatus for building a memory image
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
KR100869870B1 (ko) 2000-07-07 2008-11-24 모사이드 테크놀로지스, 인코포레이티드 메모리 소자에서의 읽기 명령 수행 방법 및 ｄｒａｍ액세스 방법
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
US7302582B2 (en) 2000-08-21 2007-11-27 United States Postal Service Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6643755B2 (en) * 2001-02-20 2003-11-04 Koninklijke Philips Electronics N.V. Cyclically sequential memory prefetch
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
AU2002238325A1 (en) * 2001-03-02 2002-09-19 Atsana Semiconductor Corp. Data processing apparatus and system and method for controlling memory access
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
AU2003221680A1 (en) * 2002-04-09 2003-10-27 The Research Foundation Of State University Of New York Multiplier-based processor-in-memory architectures for image and graphics processing
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
WO2004059651A2 (en) 2002-12-27 2004-07-15 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
JP2007504548A (ja) 2003-09-04 2007-03-01 コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． 集積回路およびキャッシュ・リマッピングの方法
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
WO2007069295A1 (ja) 2005-12-13 2007-06-21 Spansion Llc 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
US8156299B2 (en) 2007-10-19 2012-04-10 Virident Systems Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US20090254694A1 (en) * 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
US9076527B2 (en) 2009-07-16 2015-07-07 Mikamonu Group Ltd. Charge sharing in a TCAM array
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
US20120135225A1 (en) 2009-08-18 2012-05-31 Andre Colas Multi-layer Transdermal Patch
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
WO2011048522A2 (en) 2009-10-21 2011-04-28 Zikbit Ltd. Neighborhood operations for parallel processing
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
EP2564306A4 (en) 2010-04-27 2017-04-26 Cornell University System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553482B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
US9165023B2 (en) 2011-01-31 2015-10-20 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
CN103907157B (zh) 2011-10-28 2017-10-17 慧与发展有限责任合伙企业 进行行移位的可移位存储器
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
WO2013078085A1 (en) 2011-11-22 2013-05-30 Mips Technologies, Inc. Processor with kernel mode access to user space virtual addresses
CN103959237B (zh) 2011-11-30 2016-09-28 英特尔公司 用于提供向量横向比较功能的指令和逻辑
CN104011657B (zh) 2011-12-22 2016-10-12 英特尔公司 用于向量计算和累计的装置和方法
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
US8667368B2 (en) * 2012-05-04 2014-03-04 Winbond Electronics Corporation Method and apparatus for reading NAND flash memory
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
JP5667143B2 (ja) * 2012-10-11 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9536577B2 (en) 2013-09-26 2017-01-03 Intel Corporation Data movement in memory devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US20150270015A1 (en) 2014-03-19 2015-09-24 Micron Technology, Inc. Memory mapping
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
CN106415522B (zh) 2014-05-08 2020-07-21 美光科技公司 存储器内轻量一致性
JP6637906B2 (ja) 2014-05-08 2020-01-29 マイクロン テクノロジー，インク． ハイブリッドメモリキューブシステム相互接続ディレクトリベースキャッシュコヒーレンス方法
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US20160068771A1 (en) 2014-09-04 2016-03-10 Ag Energy Solutions, Inc. Apparatuses, systems, cooling augers, and methods for cooling biochar
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US20160147667A1 (en) * 2014-11-24 2016-05-26 Samsung Electronics Co., Ltd. Address translation in memory
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US10474581B2 (en) * 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040246787A1 (en) * 2002-06-05 2004-12-09 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and method for fabricating the same
US20050141312A1 (en) * 2003-12-30 2005-06-30 Sinclair Alan W. Non-volatile memory and method with non-sequential update block management
CN1841553A (zh) * 2005-03-31 2006-10-04 海力士半导体有限公司 具有高速操作的存储器芯片架构
US20080273384A1 (en) * 2007-05-02 2008-11-06 Vishal Sarin Non-volatile multilevel memory cells with data read of reference cells
US20140146589A1 (en) * 2012-11-29 2014-05-29 Samsung Electronics Co., Ltd. Semiconductor memory device with cache function in dram
US20160063284A1 (en) * 2014-09-03 2016-03-03 Micron Technology, Inc. Multiplication operations in memory
WO2016144726A1 (en) * 2015-03-12 2016-09-15 Micron Technology, Inc. Apparatuses and methods for data movement
US20160365129A1 (en) * 2015-06-12 2016-12-15 Micron Technology, Inc. Simulating access lines

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113467711A (zh) * 2020-03-31 2021-10-01 华邦电子股份有限公司 用于人工智能操作的存储器装置

Also Published As

Publication number Publication date
WO2018156410A1 (en) 2018-08-30
US20190115063A1 (en) 2019-04-18
US20200150864A1 (en) 2020-05-14
KR20190123746A (ko) 2019-11-01
TWI666645B (zh) 2019-07-21
US10540097B2 (en) 2020-01-21
US10268389B2 (en) 2019-04-23
EP3586335A1 (en) 2020-01-01
US10915249B2 (en) 2021-02-09
US20180239531A1 (en) 2018-08-23
EP3586335A4 (en) 2020-12-30
KR102292449B1 (ko) 2021-08-25
TW201835903A (zh) 2018-10-01

Similar Documents

Publication Publication Date Title
CN110326045A (zh) 用于存储器内操作的设备及方法
CN108885595B (zh) 用于高速缓冲存储操作的设备及方法
CN107683505B (zh) 用于计算启用的高速缓冲存储器的设备及方法
CN108885887A (zh) 用于数据移动的设备及方法
US11513713B2 (en) Apparatuses and methods for partitioned parallel data movement
CN108701473A (zh) 用于数据移动的设备及方法
CN107408405A (zh) 用于并行写入到多个存储器装置位置的设备及方法
CN109147842B (zh) 同时进行数据路径中计算操作的设备及方法
CN109416918A (zh) 库到库数据传送
CN110326046B (zh) 用于在数据路径中计算的设备及方法
CN107430874A (zh) 用于数据移动的设备及方法
CN108780432A (zh) 用于高速缓存无效的设备及方法
CN110462738B (zh) 用于数据路径内计算操作的设备及方法
CN108713196A (zh) 使用位向量运算装置进行的数据传送
CN107408404A (zh) 用于存储器装置的设备及方法以作为程序指令的存储
CN110476210A (zh) 用于存储器内操作的设备及方法
CN110476212B (zh) 用于存储器中数据交换网络的设备及方法
CN109003640A (zh) 存储器中子阵列之间的数据传送

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20231017

AD01 Patent right deemed abandoned