TW201835903A - 用於記憶體內操作之裝置及方法 - Google Patents

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Abstract

本發明包含用於記憶體內操作之裝置及方法。一種實例性裝置包含一記憶體器件，該記憶體器件包含記憶體胞元之複數個子陣列，其中該複數個子陣列包含該各別複數個子陣列之一第一子集及該各別複數個子陣列之一第二子集。該記憶體器件包含耦合至該第一子集之感測電路，該感測電路包含一感測放大器及一計算組件。該裝置亦包含一控制器，該控制器經組態以引導：一定數目個資料值自該第二子集中之一子陣列至該第一子集中之一子陣列之一第一移動，以及藉由耦合至該第一子集之第一感測電路對該數目個資料值執行複數個順序記憶體內操作。

Description

用於記憶體內操作之裝置及方法
本發明一般而言係關於半導體記憶體及方法，且更特定而言係關於用於記憶體內操作之裝置及方法。
記憶體器件通常經提供為電腦或其他電子系統中之內部半導體積體電路。存在諸多不同類型之記憶體，包含揮發性及非揮發性記憶體。揮發性記憶體可需要電力來維持其資料(例如，主機資料、錯誤資料等)，且尤其包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)，以及閘流體隨機存取記憶體(TRAM)。非揮發性記憶體可藉由在未供電時保留所儲存資料而提供永久資料，且可尤其包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM)。 電子系統通常包含一定數目個處理資源(例如，一或多個處理器)，其可擷取並執行指令且將該等所執行指令之結果儲存至一適合位置。一處理器可包括一定數目個功能單元，諸如算術邏輯單元(ALU)電路、浮動點單元(FPU)電路及一組合邏輯區塊，舉例而言，該數目個功能單元可用於藉由對資料(例如，一或多個運算元)執行一操作而執行指令。如本文中所使用，一操作可係(舉例而言)一布林操作(諸如AND、OR、NOT、NAND、NOR及XOR)及/或其他操作(例如，反相、移位、算術、統計以及諸多其他可能操作)。舉例而言，功能單元電路可用於經由一定數目個邏輯操作對運算元執行算術操作，諸如加法、減法、乘法及除法。 在將指令提供至功能單元電路以供執行時可涉及一電子系統中之一定數目個組件。可(例如)由一處理資源(諸如一控制器及/或主機處理器)執行該等指令。資料(例如，將被執行該等指令之運算元)可儲存於可由功能單元電路存取之一記憶體陣列中。在功能單元電路開始對資料執行指令之前可自記憶體陣列擷取指令及/或資料並對該等指令及/或資料進行定序及/或緩衝。此外，由於可在一個或多個時脈週期中透過功能單元電路執行不同類型之操作，因此亦可對指令及/或資料之中間結果進行定序及/或緩衝。在一或多個時脈週期中完成一操作之一序列可稱為一操作週期。就一計算裝置及/或系統之處理與計算效能及/或電力消耗而言，完成一操作週期所消耗之時間可係代價高的。 在諸多例項中，處理資源(例如，處理器及相關聯功能單元電路)可在記憶體陣列外部，且經由處理資源與記憶體陣列之間的一匯流排存取資料以執行一指令集。可改良一記憶體內處理器件之處理效能，其中可在一記憶體內部及/或附近(例如，直接在與記憶體陣列相同之一晶片上)實施一處理器。一記憶體內處理器件可藉由減少或消除外部通信而節省時間且亦可省電。
在某些實施方案中，一記憶體器件可經組態以將一資料值自一儲存記憶體胞元移動(例如，複製、傳送及/或傳輸)至一快取記憶體中以用於對該資料值執行一操作。一單個操作可後續接著將由執行該單個操作產生之一資料值往回移動至一儲存記憶體胞元。在此一實施方案中，若將對結果資料值執行另一操作，則將要將該結果資料值往回移動至快取記憶體以用於執行其他操作，且在第二操作之後再次將該結果資料值移動至一儲存記憶體胞元。如此，如本文中所闡述之複數個順序操作(例如，由與快取記憶體之記憶體胞元相關聯之感測電路執行之複數個布林操作之一序列)之執行可涉及原始及/或部分結果資料值自一快取記憶體子陣列至一第一子陣列中之一定數目個儲存記憶體胞元及自該數目個儲存記憶體胞元至該快取記憶體子陣列之重複移動。原始及/或部分結果資料值之此等重複移動可減小資料處理之一速度、速率及/或效率及/或可增加電力消耗。 相比之下，本發明包含用於記憶體內操作(例如，用於記憶體內處理(PIM)結構)之裝置及方法。在至少一項實施例中，該裝置包含一記憶體器件，該記憶體器件包含記憶體胞元之複數個子陣列，其中該複數個子陣列包含該各別複數個子陣列之一第一子集及該各別複數個子陣列之一第二子集。該記憶體器件包含耦合至該第一子集之感測電路，該感測電路包含一感測放大器及一計算組件。該裝置亦包含一控制器，該控制器經組態以引導一定數目個資料值自該第二子集中之一子陣列至該第一子集中之一子陣列之一第一移動。該控制器亦經組態以引導由耦合至該第一子集之第一感測電路之該感測放大器及/或該計算組件對該數目個資料值執行複數個順序記憶體內操作。 該控制器亦可經組態以引導一資料值自該第一子集中之該子陣列至該第二子集中之一子陣列之一第二移動。舉例而言，該控制器可經組態以引導執行該資料值之該第二移動，該資料值係對自該第二子集中之該子陣列移動之該數目個資料值執行之該複數個順序操作之一結果。在某些實施例中，可將該結果資料值往回移動至該第二子集中之該子陣列中之儲存器，該資料值先前儲存於該儲存器中。舉例而言，可由該第一子集中之一快取記憶體子陣列之該感測放大器及/或該計算組件執行該複數個順序操作，而在由該快取記憶體子陣列之該感測放大器及/或該計算組件完成該複數個順序操作中之一最後操作之前不將該複數個順序操作之一結果移動至該第二子集之該儲存子陣列。 對該第一子集(例如，快取記憶體)而非該第二子集(例如，儲存器)中之該資料值執行之資料移動及/或操作之此一序列可由經組態以如此操作之一控制器在一資料處理操作期間獨立於一主機來引導。舉例而言，儘管可不位於與包含控制器(例如，圖1A中之140)之記憶體器件相同之間距及/或晶片上之主機(例如，圖1A中之110)可已命令資料處理操作且命令可已由控制器140之一處理器/定序器執行，但可將剛剛闡述之資料移動及/或操作委派給該控制器來執行。在某些實施例中，控制器140可形成於晶片上且運作，例如，執行操作，如結合圖1A所展示及闡述。如本文中所闡述，與其他事物一起位於晶片上意欲意味形成於與對應子陣列中之記憶體胞元相同之晶片上。然而，實施例並不如此受限制。舉例而言，在某些實施例中，控制器140可與主機110相關聯地經定位及/或執行操作，例如，該主機可按照將被執行操作之資料值指令該控制器。 諸如第一及第二之序數在本文中用於輔助將類似組件(例如，記憶體胞元之子陣列、其子集等)區分開，且不用於指示該等組件之間的一特定排序及/或關係，除非內容脈絡(例如)藉由使用諸如毗鄰等術語而另外明確指出。舉例而言，一第一子陣列可相對於子陣列之一記憶組中之子陣列0而係子陣列4且第二子陣列可係任何其他後續子陣列，例如，子陣列5、子陣列8、子陣列61以及其他可能性，或該第二子陣列可係任何其他先前子陣列，例如，子陣列3、2、1或0。此外，將資料值自一第一子陣列移動至一第二子陣列經提供為此資料移動之一非限制性實例。舉例而言，在某些實施例中，該等資料值可自每一子陣列順序地及/或並行地移動至一相同記憶組或一不同記憶組中之另一子陣列，例如，該另一子陣列可係一毗鄰子陣列及/或由一定數目個其他子陣列分開。 一主機系統及一控制器可對程式指令(例如，PIM命令指令)與資料之一整個區塊執行位址解析且引導(例如，控制)資料及命令至一目的地(例如，目標)記憶組內之經分配位置(例如，子陣列及子陣列之部分)中之分配、儲存及/或移動(例如，流動)。如本文中所闡述，寫入資料且執行命令(例如，執行操作)可利用至DRAM器件之一正常DRAM寫入路徑。如讀者將瞭解，雖然關於本文中所呈現之實例論述一DRAM式樣PIM器件，但實施例不限於一PIM DRAM實施方案。 如本文中所闡述，實施例可允許一主機系統最初在一或多個DRAM記憶組中分配一定數目個位置，例如，子陣列(sub-array)(或「子陣列(subarray)」)及子陣列之部分，以將資料保存(例如，儲存)(例如)於第二子陣列子集中。然而，為了資料處理(例如，對資料值執行之操作)之經增加速度、速率及/或效率，可將該等資料值移動(例如，複製、傳送及/或傳輸)至(例如)第一子陣列子集中之另一子陣列，其經組態以用於資料處理之經增加速度、速率及/或效率，如本文中所闡述。 PIM系統之效能可受記憶體存取時間(例如，列週期時間)影響。用於資料處理之一操作可包含：打開(存取)一記憶組中之記憶體胞元之一列；對該等記憶體胞元進行讀取及/或寫入；及然後關閉該列。針對此等操作花費之時間週期可取決於每計算組件(例如，圖2中之感測電路250中之計算組件231)之記憶體胞元數目及/或將一行中之所有記憶體胞元連接至一各別計算組件之數位線之長度。較短數位線可提供每計算組件之相對經改良效能，但由於數位線較短，因此亦可每記憶體胞元具有更多計算組件且因此具有記憶體胞元之一較低密度。此較低密度可促成相對較高功率及/或晶粒面積要求。藉由比較，較長數位線可針對相同記憶體胞元密度具有較少計算組件，但較長數位線可促成每計算組件之相對較低效能。因此，組合短數位線之效能益處以及長數位線之記憶體胞元密度益處可係有益的。 一記憶體器件(例如，一PIM DRAM記憶體器件)在本文中經闡述為包含複數個子陣列，其中該等子陣列中之至少一者組態有比該記憶體器件內之其他子陣列(例如，在同一記憶體記憶組中)之數位線短(例如，每記憶體胞元行具有較少記憶體胞元及/或具有該行之一較短實體長度)之數位線。具有較短數位線之子陣列可具有對記憶體胞元之結果較快存取時間且感測電路可組態有將連同較快存取時間使用之PIM功能性(如本文中所闡述)。 如此，具有較短數位線及PIM功能性之子陣列可用作一快取記憶體以針對組態有較長數位線(例如，因此具有較慢存取時間)之子陣列以一經增加速度、速率及/或效率執行操作。具有較長數位線之子陣列可用於資料儲存以利用其較長數位線中之相對較高數目個記憶體胞元。在某些實施例中，具有較長數位線之子陣列可進一步經組態以用於記憶體胞元之一較高密度以達成更高效資料儲存。舉例而言，可藉由在感測電路中不具有PIM功能性而促成一較高密度，此乃因在將資料值移動至快取記憶體之後而非對儲存器中之資料值執行操作。另一選擇係或以組合形式，可使用一較高密度記憶體架構(例如，1T1C記憶體胞元)組態(例如，形成)較長數位線子陣列，同時可使用一較低密度架構(例如，2T2C記憶體胞元)組態較短數位線子陣列。可對該架構做出其他改變以對比較長數位線子陣列而增加較短數位線子陣列中之資料存取之速度、速率及/或效率，例如，在短及長數位線子陣列中使用不同記憶體陣列架構(諸如DRAM、SRAM等)、使字線長度變化以及其他可能改變。 因此，複數個子陣列可包含於一記憶體器件之一記憶組中，例如，在各種實施例中相互混合，其中該複數個子陣列之一第一子集具有相對較短數位線且該複數個子陣列之一第二子集具有相對較長數位線，如本文中所闡述。針對具有較長數位線之子陣列，具有較短數位線之子陣列可用作快取記憶體以執行操作。可主要或僅在具有較短數位線之子陣列中發生計算，例如，操作之執行，從而相對於具有較長數位線之子陣列產生經增加效能。具有較長數位線之子陣列可主要或僅用於資料儲存，且如此，可針對記憶體密度而組態。在某些實施例中，(例如)為了提供將在第一子集之子陣列中被執行幾個累加操作之大量資料之移動之一替代方案以及其他原因，具有較長數位線之子陣列可組態有至少某些PIM功能性。然而，不管較長數位線是否可組態有至少某些PIM功能性，將資料移動(例如，複製、傳送及/或傳輸)至較短數位線子陣列且自較短數位線子陣列移動(例如，複製、傳送及/或傳輸)資料以執行相對較高速度單個操作及/或操作序列可係較佳的。如此，在某些實施例中，僅第一子集之短數位線子陣列可具有任何PIM功能性，因此可能節省晶粒面積及/或電力消耗。 舉例而言，針對長數位線(例如，儲存)子陣列，可利用一短數位線子陣列中之記憶體胞元列作為一定數目個快取記憶體。一控制器可管理兩個類型之子陣列之間的資料移動且可將資訊儲存至自特定儲存子陣列之源列移動至特定快取記憶體子陣列之目的地列之文件資料，且反之亦然。在某些實施例中，短數位線子陣列可操作為回寫快取記憶體，該控制器在完成對一資料值或一系列資料值之一操作之後自該等回寫快取記憶體自動傳回該資料值或該系列資料值。然而，如本文中所闡述，該控制器可經組態以引導由與操作為一快取記憶體之一短數位線子陣列相關聯之感測電路執行複數個順序操作而在完成該複數個順序操作中之一最後操作之前不將該各別複數個操作之一結果往回移動至一長數位線(例如，儲存)子陣列。 一記憶體器件中之一記憶組可包含記憶體胞元之複數個子陣列，其中複數個分割區可各自包含該複數個該等子陣列之一各別分組。在各種實施例中，如本文中所闡述之由複數個分割區共用之一I/O線(例如，用於分割區間及/或分割區內資料移動之一資料匯流排)可經組態以藉由以下方式將該複數個子陣列分成該複數個分割區：使用與該共用I/O線相關聯之隔離電路將該等分割區可選擇性地連接及斷開連接以形成該共用I/O線之分開部分。如此，與沿著其長度之複數個位置處之隔離電路相關聯之一共用I/O線可用於將子陣列之分割區分成在每一分割區中之各種組合(例如，數目)之子陣列中之有效分開區塊，此取決於各種子陣列及/或分割區是否經由共用I/O線之部分連接等，如由一控制器所引導。此可使得能夠實質上並行發生個別分割區內之區塊資料移動。 分割區之隔離可藉由在每一分割區或分割區組合中並行(例如，實質上在同一時間點)執行資料移動而增加每一分割區內及複數個分割區(例如，某些或所有分割區)之一組合中之資料移動之速度、速率及/或效率。舉例而言，此可減少使資料在沿著一記憶體胞元陣列中之一共用I/O線可選擇性地耦合之各種短及/或長數位線子陣列之間順序地移動(例如，複製、傳送及/或傳輸)而以其他方式花費之時間。此資料移動之並行本質可允許所有或大多數資料值在分割區之子陣列中之區域移動，使得移動可快數倍。舉例而言，移動可快約計分割區數目之一倍數，例如，關於四個分割區，可於在不使用本文中所闡述之分割區之情況下所花費之時間之大致四分之一內執行每一分割區之子陣列中之資料值之並行移動。 在本發明之以下詳細說明中，參考形成本發明之一部分且其中以圖解說明方式展示可如何實踐本發明之一或多項實施例之附圖。充分詳細地闡述此等實施例以使得熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可做出程序、電及結構改變而不背離本發明之範疇。 如本文中所使用，諸如「X」、「Y」、「N」、「M」等(特定而言關於圖式中之元件符號)之標誌符指示可包含如此指定之一定數目個特定特徵。亦應理解，本文中所使用之術語僅出於闡述特定實施例之目的，而非意欲為限制性的。如本文中所使用，單數形式「一(a、an)」及「該(the)」可包含單個指示物及複數個指示物兩者，除非內容脈絡另外明確指出。另外，「一定數目個」、「至少一個」及「一或多個」(例如，一定數目個)記憶體陣列可係指一或多個記憶體陣列，然而「複數個」意欲係指此等事物中之一者以上。此外，措辭「可(can)」及「可(may)」貫穿此申請案在一准許意義(亦即，具有可能性、能夠)上而非在一強制意義(亦即，必須)上使用。術語「包含(include)」及其派生詞意味「包含但不限於」。視內容脈絡情況而定，術語「耦合(coupled)」及「耦合(coupling)」意味將直接或間接實體地連接或者用於對命令及資料之存取以及命令及資料之移動(傳輸)。視內容脈絡情況而定，術語「資料」及「資料值」在本文中互換地使用且可具有相同涵義。 如本文中所使用，資料移動係包含(例如)將資料值自一源位置複製、傳送及/或傳輸至一目的地位置之一包含性術語。舉例而言，可經由長及短數位線子陣列之各別感測組件條帶所共用之一I/O線將資料自一長數位線(例如，儲存)子陣列移動至一短數位線(例如，快取記憶體)子陣列，如本文中所闡述。複製該等資料值可指示經由共用I/O線將儲存(快取)於一感測組件條帶中之資料值複製且移動至另一子陣列且儲存於子陣列之列中之原始資料值可保持不變。傳送該等資料值可指示經由共用I/O線將儲存(快取)於感測組件條帶中之資料值複製且移動至另一子陣列且儲存於子陣列之列中之原始資料值中之至少一者可(例如)藉由經抹除及/或藉由一後續寫入操作而改變，如本文中所闡述。傳輸該等資料值可用於指示(例如)藉由將資料值自源位置放置在共用I/O線上且傳輸至目的地位置而使所複製及/或所傳送資料值移動之程序。 本文中之各圖遵循其中第一個數字或前幾個數字對應於圖編號且剩餘數字識別圖中之一元件或組件之一編號慣例。可藉由使用類似數字來識別不同圖之間的類似元件或組件。舉例而言，在圖1中108可指代元件「08」，且在圖2中可將一類似元件指代為208。如將瞭解，可添加、交換及消除本文中之各種實施例中所展示之元件以便提供本發明之數個額外實施例。另外，圖中所提供之元件之比例及相對標度意欲圖解說明本發明之特定實施例且不應被視為具有一限制性意義。 圖1A係根據本發明之一定數目項實施例之呈包含一記憶體器件120之一計算系統100之形式之一裝置之一方塊圖。如本文中所使用，一記憶體器件120、控制器140、通道控制器143、記憶體陣列130、感測電路150 (包含感測放大器及計算組件)及周邊感測放大器與邏輯170亦可各自單獨被視為一各別「裝置」。 在先前方法中，可(例如)經由包括輸入/輸出(I/O)線之一匯流排將資料自陣列及感測電路傳送至可包括ALU電路及經組態以執行適當操作之其他功能單元電路之一處理資源，諸如一處理器、微處理器及計算引擎。然而，將資料自一記憶體陣列及感測電路傳送至此(等)處理資源可涉及顯著電力消耗。即使處理資源位於與記憶體陣列相同之一晶片上，在將資料自陣列移出至計算電路中亦可消耗顯著電力，將資料自陣列移出至計算電路可涉及：執行一感測線(其可在本文中稱為一數位線或資料線)位址存取，例如，激發一行解碼信號，以便將資料自感測線傳送至I/O線(例如，區域及全域I/O線)上；將資料移動至陣列周邊；及將資料提供至計算函數。 此外，處理資源(例如，一計算引擎)之電路可不符合與一記憶體陣列相關聯之間距規則。舉例而言，一記憶體陣列之胞元可具有一4F2 或6F2 胞元大小，其中「F」係對應於胞元之一特徵大小。如此，與先前PIM系統之ALU電路相關聯之器件(例如，邏輯閘)可不能夠與記憶體胞元同間距地形成，此可影響晶片大小及記憶體密度，舉例而言。 舉例而言，本文中所闡述之感測電路150可按與一對互補感測線相同之一間距而形成。作為一實例，一對互補記憶體胞元可具有具一6F2 間距(例如，3F × 2F)之一胞元大小。若互補記憶體胞元之一對互補感測線之間距係3F，則感測電路同間距指示感測電路(例如，每各別對互補感測線之一感測放大器及對應計算組件)經形成以裝配在互補感測線之3F間距內。 此外，各種先前系統之處理資源(例如，一計算引擎，諸如一ALU)之電路可不符合與一記憶體陣列相關聯之間距規則。舉例而言，一記憶體陣列之記憶體胞元可具有一4F2 或6F2 胞元大小。如此，與先前系統之ALU電路相關聯之器件(例如，邏輯閘)可不能夠與記憶體胞元同間距地(按與感測線相同之一間距)形成，此可影響晶片大小及/或記憶體密度，舉例而言。在某些計算系統及子系統(例如，一中央處理單元(CPU))之內容脈絡中，可在不與記憶體(例如，陣列中之記憶體胞元)同間距及/或同晶片之一位置中處理資料，如本文中所闡述。資料可由與一主機相關聯(例如)而非與記憶體同間距之一處理資源處理。 相比之下，本發明之一定數目項實施例可包含與陣列之記憶體胞元同間距地形成之感測電路150，例如，包含感測放大器及/或計算組件。感測電路150可經組態以用於(例如，能夠)執行計算函數，例如，邏輯操作。 能夠PIM器件操作可使用基於位元向量之操作。如本文中所使用，術語「位元向量」意欲意味一位元向量記憶體器件(例如，一PIM器件)上之一定數目個位元，該數目個位元儲存於記憶體胞元之一陣列之一列中及/或感測電路中。因此，如本文中所使用，一「位元向量操作」意欲意味對係(例如)由一PIM器件使用之虛擬位址空間及/或實體位址空間之一部分之一位元向量執行之一操作。在某些實施例中，該位元向量可係位元向量記憶體器件上之實體上連續儲存於一列中及/或感測電路中之實體上連續數目個位元，使得對係虛擬位址空間及/或實體位址空間之一連續部分之一位元向量執行位元向量操作。舉例而言，PIM器件中之虛擬位址空間之一列可具有16K個位元之一位元長度，例如，對應於一DRAM組態中之16K個互補記憶體胞元對。如本文中針對此一16K位元列所闡述之感測電路150可包含對應16K處理元件，例如，計算組件，如本文中所闡述，其與可選擇性地耦合至16位元列中之對應記憶體胞元之感測線同間距地形成。PIM器件中之一計算組件可在由感測電路150感測(例如，由與該計算組件配對之一感測放大器感測及/或儲存於該感測放大器中)的記憶體胞元列之位元向量之一單個位元上操作為一單位元處理元件，如本文中所闡述。 在本文中所闡述之各種實施例中，一定數目個位元向量可儲存於記憶體器件120之記憶體中。在某些實施例中，該等位元向量可包含在記憶體器件120之記憶體陣列130中執行複數個順序記憶體內操作之一結果。舉例而言，替代及/或除了儲存於記憶體陣列130中，由執行該複數個順序操作得出之結果資料值亦可自記憶體陣列130移動以儲存於一向量暫存器159 (例如，複數個向量暫存器159之一特定列及/或暫存器)中。在某些實施例中，向量暫存器159可與控制器140相關聯，例如，可選擇性地耦合至控制器140。在某些實施例中，向量暫存器159可表示可由主機110 (例如)經由控制器140存取之虛擬及/或實體暫存器。向量暫存器159中之一特定檔案可儲存記憶體器件120之元件之虛擬位址(例如，基底虛擬位址)。一記憶體元件(亦稱為一計算元件)可儲存在如本文中所闡述之複數個順序操作中之一個邏輯操作(例如)中被操作之一定量之資料。該記憶體元件亦可係指儲存該量之資料之一定數目個記憶體胞元。在各種實施例中，除了由該複數個順序操作執行之彼等操作，該向量暫存器亦可經組態以達成對結果資料值之操作。舉例而言，結果資料值(例如，形成位元向量之複數個位元)之儲存可相對於各別資料值在記憶體陣列130 (例如，第一子集(例如，快取記憶體子陣列125-0)之一源列中之對應數目個記憶體胞元)中之儲存在向量暫存器中之選定目的地中可選擇性地偏移一定數目個記憶體胞元。 本發明之一定數目項實施例包含與一對應記憶體胞元陣列之感測線同間距地形成之感測電路。該感測電路可能夠執行資料感測及/或計算函數(例如，取決於該感測電路與一短數位線子陣列還是一長數位線子陣列相關聯)以及資料在記憶體胞元陣列本端之儲存。 為了瞭解本文中所闡述之經改良資料移動(例如，複製、傳送及/或傳輸)技術，下文係對用於實施此等技術之一裝置(例如，具有PIM能力之一記憶體器件及一相關聯主機)之一論述。根據各種實施例，涉及具有PIM能力之一記憶體器件之程式指令(例如，PIM命令)可經由可實施操作之多個感測電路分配該等PIM命令及/或資料之實施，及/或可使PIM命令及/或資料移動且將PIM命令及/或資料儲存在記憶體陣列內，例如，而不必須經由一主機與該記憶體器件之間的一位址與控制(A/C)與資料匯流排將此等PIM命令及/或資料來回傳送。因此，可在較少時間內及/或使用較少電力來存取且使用用於具有PIM能力之一記憶體器件之資料。舉例而言，一時間及/或電力優勢可藉由以下方式來實現：增加使資料四處移動且將資料儲存於一計算系統中以便處理所請求記憶體陣列操作(例如，讀取、寫入、邏輯操作等)之速度、速率及/或效率。 圖1A中所圖解說明之系統100可包含耦合(例如，連接)至包含記憶體陣列130之記憶體器件120之一主機110。主機110可係一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一平板電腦、一數位相機、一智慧型電話及/或一記憶卡讀取器以及各種其他類型之主機。主機110可包含一系統母板及/或底板且可包含一定數目個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含單獨積體電路，或主機110及記憶體器件120兩者皆可在同一積體電路上。系統100可係(例如)一伺服器系統及/或一高效能計算(HPC)系統及/或其一部分。儘管圖1A中所展示之實例圖解說明具有一範紐曼型架構之一系統，但可以非範紐曼型架構實施本發明之實施例，該等非範紐曼型架構可不包含通常與一範紐曼型架構相關聯之一或多個組件(例如，CPU、ALU等)。 為了清晰，對系統100之闡述已經簡化以集中於與本發明特定相關之特徵。舉例而言，在各種實施例中，記憶體陣列130可係(例如)一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。記憶體陣列130可包含記憶體胞元，該等記憶體胞元經配置成藉由存取線(其在本文中可稱為字線或選擇線)耦合之列及藉由感測線(其在本文中可稱為數位線或資料線)耦合之行。儘管一單個記憶體陣列130展示於圖1A中，但實施例並不如此受限制。例如，除了一定數目個子陣列，記憶體器件120亦可包含一定數目個記憶體陣列130，例如，DRAM胞元、NAND快閃胞元等之一定數目個記憶組，如本文中所闡述。 記憶體器件120可包含位址電路142以鎖存由I/O電路144經由一資料匯流排156 (例如，來自主機110之一I/O匯流排)提供(例如，經由區域I/O線及全域I/O線提供至外部ALU電路且提供至DRAM資料線(DQ))之位址信號。如本文中所使用，DRAM DQ可達成經由一匯流排(例如，資料匯流排156)將資料自(例如)控制器140及/或主機110輸入至一記憶組以及將資料自該記憶組輸出至控制器140及/或主機110。在一寫入操作期間，電壓及/或電流變化(例如)可施加至一DQ，例如，一接腳。此等變化可轉化成一適當信號且儲存於一選定記憶體胞元中。在一讀取操作期間，一旦完成存取且啟用輸出，自一選定記憶體胞元讀取之一資料值可便出現在DQ處。在其他時間處，DQ可處於某種狀態中，使得DQ不拉出或灌入電流且不將一信號呈現給系統。當兩個或兩個以上器件(例如，記憶組)共用資料匯流排時，此亦可減少DQ爭用，如本文中所闡述。 狀態與異常資訊可(舉例而言)透過一帶外匯流排157自記憶體器件120上之控制器140提供至一通道控制器143，該狀態與異常資訊又可自通道控制器143提供至主機110。通道控制器143可包含一邏輯組件160以在每一各別記憶組之陣列中分配複數個位置(例如，用於子陣列之控制器)以儲存與複數個記憶體器件(例如，120-0、120-1、…、120-N)中之每一者之操作相關聯之用於各種記憶組之記憶組命令、應用程式指令(例如，作為操作序列)及引數(PIM命令)。通道控制器143可將命令(例如，PIM命令)分派給該複數個記憶體器件120-1、…、120-N以將彼等程式指令儲存於一記憶體器件之一給定記憶組內。 位址信號透過位址電路142來接收且由一列解碼器146及一行解碼器152解碼以存取記憶體陣列130。可藉由使用感測電路150之一定數目個感測放大器(如本文中所闡述)來感測感測線(數位線)上之電壓及/或電流改變而自記憶體陣列130感測(讀取)資料。一感測放大器可讀取且鎖存來自記憶體陣列130之一頁(例如，一列)資料。如本文中所闡述之額外計算組件可耦合至感測放大器且可與感測放大器組合使用以感測、儲存(例如，快取且緩衝)、執行計算函數(例如，操作)及/或移動資料。I/O電路144可用於經由資料匯流排156 (例如，一64位元寬之資料匯流排)與主機110進行雙向資料通信。寫入電路148可用於將資料寫入至記憶體陣列130。然而，行解碼器152電路之功能可與本文中所闡述之行選擇電路358區分開，行選擇電路358經組態以實施關於(舉例而言)一子陣列之特定行及一操作條帶中之對應操作單元的資料移動操作。 控制器140 (例如，記憶組控制邏輯及/或定序器)可解碼由控制匯流排154自主機110提供之信號(例如，命令)。此等信號可包含可用於控制對記憶體陣列130執行之操作之晶片啟用信號、寫入啟用信號及/或位址鎖存信號，該等操作包含資料感測、資料儲存、資料移動、資料寫入及/或資料抹除操作以及其他操作。在各種實施例中，控制器140可負責執行來自主機110之指令且存取記憶體陣列130。控制器140可係一狀態機、一定序器或某一其他類型之控制器。控制器140可控制將資料移位(例如，向右或向左)於一陣列(例如，記憶體陣列130)之一列中。 下文(例如)在圖2及圖3中進一步闡述感測電路150之實例。舉例而言，在一定數目項實施例中，感測電路150可包含一定數目個感測放大器及/或一定數目個計算組件，該數目個計算組件可用作一累加器且可用於(例如)對與互補感測線相關聯之資料執行如由一控制器140及/或每一子陣列之一各別子陣列控制器(未展示)所引導之操作。 在一定數目項實施例中，感測電路150可用於使用儲存於記憶體陣列130中之資料作為輸入來執行操作且參與將用於傳送、寫入、邏輯及儲存操作之資料移動至記憶體陣列130中之一不同位置而不經由一感測線位址存取傳送資料(例如，而不激發一行解碼信號)。如此，各種計算函數可使用感測電路150且在感測電路150內執行，而非(或相關聯於)由在感測電路150外部之處理資源執行，例如，由與主機110相關聯之一處理器及位於器件120上(諸如，位於控制器140上或其他處)之其他處理電路(諸如ALU電路)執行。 在各種先前方法中，例如與一運算元相關聯之資料將經由感測電路自記憶體讀取且經由I/O線(例如，經由區域I/O線及全域I/O線)提供至外部ALU電路。外部ALU電路可包含一定數目個暫存器且將使用運算元執行計算函數，且經由I/O線將結果往回傳送至陣列。 相比之下，在本發明之一定數目項實施例中，感測電路150經組態以對儲存於記憶體陣列130中之資料執行操作且將結果往回儲存至記憶體陣列130而不啟用耦合至感測電路150之一區域I/O線及全域I/O線。感測電路150可與用於陣列之記憶體胞元之感測線同間距地形成。額外周邊感測放大器及/或邏輯170 (例如，各自執行用於執行一各別操作之指令之子陣列控制器)可耦合至感測電路150。根據本文中所闡述之某些實施例，感測電路150及周邊感測放大器與邏輯170可在執行操作時協作。 如此，在一定數目項實施例中，不需要在記憶體陣列130及感測電路150外部之電路來執行計算函數，此乃因感測電路150可執行適當操作以便在不使用一外部處理資源之情況下在一指令序列中執行此等計算函數。因此，感測電路150可用於至少在某種程度上補充或替換此一外部處理資源(或至少減小將資料傳送至此一外部處理資源及/或自此一外部處理資源傳送資料之頻寬消耗)。 在一定數目項實施例中，感測電路150可用於執行除由一外部處理資源(例如，主機110)執行之操作以外之操作(例如，執行一指令序列)。舉例而言，主機110及感測電路150中之任一者可限於僅執行特定操作及/或特定數目個操作。 啟用一區域I/O線及全域I/O線可包含啟用(例如，接通、啟動)使一閘極耦合至一解碼信號(例如，一行解碼信號)且使一源極/汲極耦合至I/O線之一電晶體。然而，實施例不限於啟用一區域I/O線及全域I/O線。例如，在一定數目項實施例中，感測電路150可用於在不啟用陣列之行解碼線之情況下執行操作。然而，可啟用(若干)區域I/O線及(若干)全域I/O線以便將一結果傳送至除往回至記憶體陣列130以外之一適合位置，例如，傳送至一外部暫存器。 圖1B係根據本發明之一定數目項實施例之一記憶體器件之一記憶組區段123之一方塊圖。記憶組區段123可表示一記憶體器件之一記憶組之一定數目個記憶組區段(例如，記憶組區段0、記憶組區段1、…、記憶組區段M)中之一實例性區段。如圖1B中所展示，一記憶組區段123可包含在一實例性DRAM記憶組及記憶組區段中水平地經展示為X (例如，16,384)行之複數個記憶體行122。另外，記憶組區段123可劃分成子陣列0、子陣列1、 …及子陣列N-1，例如，32、64、128或各種偶數數目個子陣列，如在125-0及125-1處展示為兩個短數位線(例如，快取記憶體)子陣列之實例及在126-0、…、126-N-1處展示為在同一記憶組區段中之一定數目個長數位線(例如，儲存)子陣列之實例。圖1B中所圖解說明之實施例之組態(例如，短及長數位線子陣列之數目及/或定位)出於清晰目的而經展示且不限於此等組態。 短及長數位線子陣列分別由經組態以耦合至一資料路徑(例如，本文中所闡述之共用I/O線)之放大區域分開。如此，短數位線子陣列125-0及125-1以及長數位線子陣列126-0、…、126-N-1可各自具有分別對應於感測組件條帶0、感測組件條帶1、…及感測組件條帶N-1之放大區域124-0、124-1、…、124-N-1。 每一行122可經組態以耦合至感測電路150，如結合圖1A且在本文中別處所闡述。如此，一子陣列中之每一行可個別地耦合至貢獻於彼子陣列之一感測組件條帶之一感測放大器及/或一計算組件中之至少一者。舉例而言，如圖1B中所展示，記憶組區段123可包含各自具有感測電路150之感測組件條帶0、感測組件條帶1、…、感測組件條帶N-1，感測電路150至少具有可在各種實施例中用作暫存器、快取記憶體及/或資料緩衝區等且耦合至子陣列125-0及125-1以及126-0、…、126-N-1中之每一行122之感測放大器。 在某些實施例中，一計算組件可耦合至在耦合至一短數位線子陣列之每一各別感測組件條帶中(例如，在分別耦合至短數位線子陣列125-0及125-1之感測組件條帶124-0及124-1中)之感測電路150內之每一感測放大器。然而，實施例並不如此受限制。舉例而言，在某些實施例中，可不存在感測放大器數目與計算組件數目之間的一1:1關係，例如，可每計算組件存在一個以上感測放大器或每感測放大器存在一個以上計算組件，此可在子陣列、分割區、記憶組等之間變化。 短數位線子陣列125-0及125-1中之每一者可包含垂直地經展示為Y之複數個列119，例如，每一子陣列可在一實例性DRAM記憶組中包含512列。長數位線子陣列126-0、…、126-N-1中之每一者可包含垂直地經展示為Z之複數個列118，例如，每一子陣列可在一實例性DRAM記憶組中包含1024列。實例性實施例不限於本文中所闡述之實例性水平及垂直行定向及/或列數目。 PIM DRAM架構之實施方案可以(例如)一感測組件條帶中之感測放大器及計算組件位準執行處理。PIM DRAM架構之實施方案可允許有限數目個記憶體胞元(例如，大約1K或1024個記憶體胞元)連接至每一感測放大器。一感測組件條帶可包含自大約8K至大約16K個感測放大器。舉例而言，一長數位線子陣列之一感測組件條帶可包含16K個感測放大器且可經組態以耦合至1K列及大約16K行之一陣列，其中一記憶體胞元在列與行之每一交叉點處以便每行產生1K (1024)個記憶體胞元。藉由比較，一短數位線子陣列之一感測組件條帶可包含16K個感測放大器及計算組件且可經組態以耦合至(舉例而言)長數位線子陣列之1K列之至多一半之一陣列以便每行產生512個記憶體胞元。在某些實施例中，各別感測組件條帶中之感測放大器及/或計算組件數目(例如，對應於一列中之一記憶體胞元數目)可在至少某些短數位線子陣列與長數位線子陣列之間變化。 藉由實例方式而非限制方式提供列、行及每行之記憶體胞元之數目及/或剛剛呈現之長及短數位線子陣列中之行之間的記憶體胞元數目之比率。舉例而言，長數位線子陣列可具有各自具有一各別1024個記憶體胞元之行，且短數位線子陣列可具有各自具有一各別512、256或128個記憶體胞元以及小於512之其他可能數目之行。在各種實施例中，長數位線子陣列可每行具有少於或多於1024個記憶體胞元，其中短數位線子陣列中之每行之記憶體胞元數目如剛剛所闡述而組態。另一選擇係或另外，快取記憶體子陣列可形成有小於、等於或大於長數位線子陣列(儲存子陣列)之數位線長度之一數位線長度，使得快取記憶體子陣列並非剛剛所闡述之短數位線子陣列。舉例而言，快取記憶體子陣列之數位線及/或記憶體胞元之組態可提供比儲存子陣列(例如，2T2C而非1T1C，SRAM而非DRAM等)之組態快之計算。 因此，一快取記憶體子陣列中之記憶體胞元列數目及/或每數位線之對應記憶體胞元數目可小於、等於或大於一儲存子陣列中之記憶體胞元列數目及/或儲存子陣列之每數位線之對應記憶體胞元數目。在某些實施例中，一長數位線子陣列之一列中之一記憶體胞元數目可不同於一短數位線子陣列之一列中之一記憶體胞元數目。舉例而言，經組態為2T2C之一短數位線子陣列之一記憶體胞元可係經組態為1T1C之一長數位線子陣列之一記憶體胞元之大致兩倍寬，此乃因2T2C記憶體胞元具有兩個電晶體及兩個電容器而1T1C記憶體胞元具有一個電晶體及一個電容器。為了將子陣列之此兩個組態之寬度整合在一晶片及/或記憶組架構上，可調整列中之記憶體胞元數目，例如，使得一短數位線子陣列可(舉例而言)具有與一長數位線子陣列之一列中之記憶體胞元之大約一半一樣多之記憶體胞元。一控制器可具有用以適應資料值在子陣列之此兩個組態之間之移動之指令或由該等指令引導。 在某些實施例中，長數位線子陣列126-N-1可係128個子陣列中之子陣列32且在子陣列之四個分割區中之一第一分割區中可係在一第一方向上之一最後子陣列，如本文中所闡述。隔離條帶(未展示)可包含經組態以將一選定共用I/O線之部分可選擇性地(例如，如由控制器140引導)連接及斷開連接之一定數目個隔離電晶體。可選擇性地啟用(例如，啟動及撤銷啟動)隔離電晶體將去往及來自(例如)感測組件條帶中之感測放大器及/或計算組件之資料值經由共用I/O線在分割區之間的移動連接及斷開連接，如本文中所闡述。 如此，該複數個子陣列125-0及125-1及126-0、…、126-N-1、該複數個感測組件條帶124-0、124-1、…、124-N-1以及隔離條帶可被視為一單個分割區128。然而，在某些實施例中，取決於資料移動之方向，一單個隔離條帶可由兩個毗鄰分割區共用。 如圖1B中所展示，記憶組區段123可與控制器140相關聯。在各種實例中，圖1B中所展示之控制器140可表示由圖1A中所展示之控制器140體現且含納於控制器140中之功能性之至少一部分。控制器140可連同對記憶組區段123中之資料移動之控制一起引導(例如，控制)將命令及/或資料141輸入至記憶組區段123且將資料自記憶組區段123輸出(例如)至主機110，如本文中所闡述。記憶組區段123可包含至DRAM DQ之一資料匯流排156，例如，一64位元寬之資料匯流排，其可對應於結合圖1A所闡述之資料匯流排156。例如，響應於一命令，可委派控制器140負責引導在本文中所闡述之記憶體內操作中對資料值執行之移動及/或操作。 圖1C係根據本發明之一定數目項實施例之一記憶體器件之一記憶組121之一方塊圖。記憶組121可表示一記憶體器件之一實例性記憶組，例如，記憶組0、記憶組1、…、記憶組M-1。如圖1C中所展示，一記憶組121可包含耦合至一控制器140之一A/C路徑153，例如，一匯流排。再次，在各種實例中，圖1C中所展示之控制器140可表示由圖1A及圖1B中所展示之控制器140體現且含納於控制器140中之功能性之至少一部分。 如圖1C中所展示，一記憶組121可包含複數個記憶組區段，例如，記憶組區段123。如圖1C中進一步展示，一記憶組區段123可細分成針對短數位線子陣列在125-0、125-1及125-3處展示及針對長數位線子陣列在126-0、126-1、…、126-N-1處展示之複數個子陣列，例如，子陣列0、子陣列1、…、子陣列N-1。圖1C中所圖解說明之短及長數位線子陣列之數目及/或定位之組態出於清晰目的而經展示且不限於此等組態。儘管一記憶組區段123可如所展示而組態有在一長數位線子陣列126-0之頂部上之一短數位線子陣列125-0，然後後續接著在另一長數位線子陣列126-1之頂部上之另一短數位線子陣列125-1，其中總共四個子陣列以1:1比率均勻地散佈(例如)在一分割區128-0中，但其他數目及/或比率之短及/或長數位線子陣列亦係可能的。舉例而言，任何可行數目個短及/或長數位線子陣列可以經判定為適合用於一特定實施方案之任何排序配置(例如，其中短數位線子陣列與長數位線子陣列之比率為1:1、1:2、1:4、1:8等，其中一或多個短數位線子陣列之每一分組毗鄰一或多個長數位線子陣列之一群組而定位)以及其他組態包含於一記憶組區段123及/或其一分割區128中。因此，在某些實施例中，一個以上短數位線子陣列可彼此毗鄰地串聯定位及/或一個以上長數位線子陣列可彼此毗鄰地串聯定位。 針對短數位線子陣列在125-0、125-1及125-3處展示及針對長數位線子陣列在126-0、126-1、…、126-N-1處展示之該複數個子陣列可各自耦合至可包含感測電路150及邏輯電路170之感測組件條帶124-0、124-1、…、124-N-1及/或由感測組件條帶124-0、124-1、…、124-N-1分開。如所述，感測組件條帶124-0、124-1、…、124-N-1各自包含感測電路150，感測電路150至少具有經組態以耦合至每一子陣列中之每一記憶體胞元行之感測放大器，如圖2中所展示且結合圖3、圖4A及圖4B進一步闡述。子陣列及相關聯感測組件條帶可劃分成共用一I/O線155之一定數目個分割區，例如，128-0、128-1、…、128-M-1，如本文中進一步闡述。 如圖1C中示意性地展示，一記憶組121及該記憶組之每一區段123可包含耦合至一指令及/或資料(例如，程式指令(PIM命令))讀取路徑161中之複數個控制/資料暫存器且耦合至一特定記憶組121中之複數個記憶組區段(例如，記憶組區段123)之一共用I/O線155作為一資料路徑(例如，匯流排)。控制器140可經組態以接收一命令以開始執行一給定記憶組(例如，記憶組121-1)中之一操作。控制器140可經組態以(例如)使用耦合至控制與資料暫存器151之共用I/O線155自特定記憶組之該複數個位置擷取指令及/或常數資料且使用感測電路150之計算組件執行一操作。控制器140可將在特定記憶組本端之所擷取指令及/或常數資料快取(例如)於指令快取記憶體171及/或邏輯電路170中。 如本文中所闡述，一I/O線可由記憶體胞元之複數個分割區、子陣列、列及/或特定行經由耦合至子陣列中之每一者之感測組件條帶可選擇性地共用。舉例而言，一定數目個行之一可選擇子集(例如，總數目個行之八個行子集)中之每一者之感測放大器及/或計算組件可選擇性地耦合至該複數個共用I/O線中之每一者以使儲存(快取)於感測組件條帶中之資料值移動(例如，傳送、傳輸及/或饋送)至該複數個共用I/O線中之每一者。由於單數形式「一(a、an)」及「該(the)」可在本文中包含單數及複數指示物兩者，因此「一共用I/O線」可用於係指「複數個共用I/O線」，除非內容脈絡另外明確指出。此外，「共用I/O線」係「複數個共用I/O線」之一縮寫。 在某些實施例中，控制器140可經組態以經由耦合至控制與資料暫存器151之共用I/O線155將指令(命令)及資料引導(例如，提供)至記憶體陣列130中之一特定記憶組121之複數個位置且引導至感測組件條帶124-0、124-1、…、124-N-1。舉例而言，控制與資料暫存器151可中繼將由感測組件條帶124-0、124-1、…、124-N-1中之感測電路150之感測放大器及/或計算組件執行之指令。舉例而言，圖1C將控制器140圖解說明為與指令快取記憶體171相關聯且經由一寫入路徑149耦合至記憶組121中之短數位線子陣列125-0、125-1及125-3、長數位線子陣列126-0、126-1、…、126-N-1及/或感測組件條帶124-0、124-1、…、124-N-1中之每一者。 然而，本文中所闡述之共用I/O線155及/或連接電路232可經組態(例如，經形成及/或啟用)以將複數個順序操作之執行之一結果移動至除往回至記憶體陣列130之子陣列之第一子集125及/或第二子集126以外之一適合位置。舉例而言，在各種實施例中，可經由共用I/O線155及/或連接電路232將結果資料值移動至一外部暫存器。如圖1C中所展示，此等外部暫存器之實施例可包含相關聯於(例如，可選擇性地耦合至)記憶體器件120之記憶組121之控制器140之一定數目個記憶組暫存器158及/或向量暫存器159。 如結合圖1B所闡述，複數個子陣列(例如，在圖1C中藉由實例方式展示之四個子陣列125-0、125-1、126-0及126-1)及其各別感測組件條帶可構成一第一分割區128-0。一隔離條帶(未展示)可定位於子陣列3 (126-1)與子陣列4 (125-2)之間，使得子陣列126-1係第一分割區128-0之在一第一方向上(例如，在圖1C之內容脈絡中向下)之一最後子陣列且子陣列125-2係一第二分割區128-1之在該第一方向上之一第一子陣列。一定數目個子陣列及其各別感測組件條帶可在第一方向上進一步延伸直至一第二隔離條帶(未展示)定位於第二分割區128-1與一第三分割區128-M-1之一第一子陣列126-N-1之間為止。如先前所指示，該等子陣列可以任一次序配置於每一記憶組區段123及/或分割區128中，使得(舉例而言)短數位線子陣列125-0及125-2可係分別在分割區128-0及128-1中之第一子陣列，而長數位線子陣列126-N-1則可係在分割區128-M-1中之第一子陣列以及其他可能組態。 然而，實施例並不如此受限制。舉例而言，在各種實施例中，記憶組區段123中可存在可藉由隔離條帶分成任一數目個分割區之任一數目個短數位線子陣列125及任一數目個長數位線子陣列126，例如，只要在各種分割區中存在至少一個短數位線子陣列與至少一個長數位線子陣列之一組合。在各種實施例中，該等分割區可取決於實施方案而各自包含相同數目或不同數目個短及/或長數位線子陣列、感測組件條帶等。 圖2係圖解說明根據本發明之若干實施例之感測電路250之一示意圖。感測電路250可對應於圖1A中所展示之感測電路150。 一記憶體胞元可包含一儲存元件(例如，電容器)及一存取器件(例如，電晶體)。舉例而言，一第一記憶體胞元可包含電晶體202-1及電容器203-1，且一第二記憶體胞元可包含電晶體202-2及電容器203-2等。在此實施例中，記憶體陣列230係1T1C (單電晶體單電容器)記憶體胞元之一DRAM陣列，儘管可使用其他組態之實施例，例如，每記憶體胞元具有兩個電晶體及兩個電容器之2T2C。在若干實施例中，記憶體胞元可係破壞性讀取記憶體胞元，例如，讀取儲存於胞元中之資料會破壞資料，使得原本儲存於胞元中之資料可在經讀取之後經再新。 記憶體陣列230之胞元可配置成由存取(字)線204-X (列X)、204-Y (列Y)等耦合之列及由若干對互補感測線(例如，圖2中所展示之數位線DIGIT(D)及DIGIT(D)_以及圖3及圖4A至圖4B中所展示之DIGIT_0及DIGIT_0*)耦合之行。對應於每一對互補感測線之個別感測線分別針對DIGIT (D)及DIGIT (D)_或圖3及圖4A至圖4B中之對應元件符號亦可稱為數位線205-1及數位線205-2。儘管圖2中展示僅一對互補數位線，但本發明之實施例並不如此受限制，且一記憶體胞元陣列可包含額外記憶體胞元行及數位線(例如，4,096、8,192、16,384等)。 儘管列及行經圖解說明為正交地定向於一平面中，但實施例並不如此受限制。舉例而言，該等列及行可相對於彼此以任一可行三維組態來定向。該等列及行可相對於彼此以任一角度來定向，可定向於一實質上水平平面或一實質上垂直平面中，及/或可以一摺疊拓撲來定向，以及其他可能三維組態。 記憶體胞元可耦合至不同數位線及字線。舉例而言，一電晶體202-1之一第一源極/汲極區域可耦合至數位線205-1 (D)，電晶體202-1之一第二源極/汲極區域可耦合至電容器203-1，且一電晶體202-1之一閘極可耦合至字線204-Y。一電晶體202-2之一第一源極/汲極區域可耦合至數位線205-2 (D_)，電晶體202-2之一第二源極/汲極區域可耦合至電容器203-2，且一電晶體202-2之一閘極可耦合至字線204-X。如圖2中所展示，一胞元板可耦合至電容器203-1及203-2中之每一者。該胞元板可係可在各種記憶體陣列組態中被施加一參考電壓(例如，接地)之一共同節點。 根據本發明之一定數目項實施例，記憶體陣列230經組態以耦合至感測電路250。在此實施例中，感測電路250包括對應於各別記憶體胞元行(例如，耦合至一短數位線子陣列中之各別對互補數位線)之一感測放大器206及一計算組件231。感測放大器206可耦合至該對互補數位線205-1及205-2。計算組件231可經由通過閘207-1及207-2耦合至感測放大器206。通過閘207-1及207-2之閘極可耦合至操作選擇邏輯213。 操作選擇邏輯213可經組態以包含：通過閘邏輯，其用於控制通過閘，該等通過閘耦合在感測放大器206與計算組件231之間轉置之該對互補數位線；及交換閘邏輯，其用於控制交換閘，該等交換閘耦合在感測放大器206與計算組件231之間轉置之該對互補數位線。操作選擇邏輯213亦可耦合至該對互補數位線205-1及205-2及在節點「S」及「S*」處耦合至鎖存器264。操作選擇邏輯213可經組態以基於一選定操作而控制通過閘207-1及207-2之連續性。 感測放大器206可經操作以判定儲存於一選定記憶體胞元中之一資料值(例如，邏輯狀態)。感測放大器206可包括可在本文中稱為一初級鎖存器之一交叉耦合鎖存器。在圖2中所圖解說明之實例中，對應於感測放大器206之電路包括一鎖存器215，鎖存器215包含耦合至(217-1、217-2)一對互補數位線D 205-1及(D)_ 205-2之四個電晶體。然而，實施例並不限於此實例。鎖存器215可係一交叉耦合鎖存器。舉例而言，一對電晶體(諸如n通道電晶體(例如，NMOS電晶體) 227-1及227-2)之閘極與另一對電晶體(諸如p通道電晶體(例如，PMOS電晶體) 229-1及229-2)之閘極交叉耦合。包括電晶體227-1、227-2、229-1及229-2之交叉耦合鎖存器215可稱為一初級鎖存器。 在操作中，當正感測(例如，讀取)一記憶體胞元時，數位線205-1(D)或205-2(D_)中之一者上之電壓將稍微大於數位線205-1(D)或205-2(D_)中之另一者上之電壓。可將一ACT信號及一RNL*信號(舉例而言)驅動為低以啟用(例如，激發)感測放大器206。具有較低電壓之數位線205-1(D)或205-2(D_)將接通PMOS電晶體229-1或229-2中之一者達到大於PMOS電晶體229-1或229-2中之另一者之一程度，藉此將具有較高電壓之數位線205-1(D)或205-2(D_)驅動為高達到大於將另一數位線205-1(D)或205-2(D_)驅動為高之一程度。 類似地，具有較高電壓之數位線205-1(D)或205-2(D_)將接通NMOS電晶體227-1或227-2中之一者達到大於NMOS電晶體227-1或227-2中之另一者之一程度，藉此將具有較低電壓之數位線205-1(D)或205-2(D_)驅動為低達到大於將另一數位線205-1(D)或205-2(D_)驅動為低之一程度。因此，在一短延遲之後，具有稍微較大電壓之數位線205-1 (D)或205-2 (D_)透過一源極電晶體經驅動至供應電壓VCC 之電壓，且另一數位線205-1 (D)或205-2 (D_)透過一槽式電晶體經驅動至參考電壓(例如，接地)之電壓。因此，交叉耦合之NMOS電晶體227-1及227-2以及PMOS電晶體229-1及229-2用作一感測放大器對，該感測放大器對放大數位線205-1 (D)及205-2 (D_)上之差動電壓且操作以鎖存自選定記憶體胞元感測到之一資料值。如本文中所使用，感測放大器206之交叉耦合鎖存器可稱為初級鎖存器215。 實施例並不限於圖2中圖解說明之感測放大器206組態。作為一實例，感測放大器206可係一電流模式感測放大器及一單端感測放大器(例如，耦合至一個數位線之感測放大器)。而且，本發明之實施例不限於諸如圖2中所展示之一摺疊式數位線架構。 可操作感測放大器206連同計算組件231以使用來自一陣列之資料作為輸入來執行各種操作。在一定數目項實施例中，一操作之結果可往回儲存至陣列而不經由一數位線位址存取傳送資料(例如，不激發一行解碼信號)使得資料經由區域I/O線自陣列及感測電路傳輸至電路外部。如此，本發明之一定數目項實施例可達成使用少於各種先前方法之電力執行操作及與其相關聯之計算函數。另外，由於一定數目項實施例減少或消除跨越區域及全域I/O線傳送資料以便執行操作及相關聯計算函數(例如，在記憶體與一離散處理器之間傳送資料)，因此一定數目項實施例可達成與先前方法相比較經增加(例如，較快)之一處理能力。 感測放大器206可進一步包含可經組態以平衡數位線205-1(D)與205-2(D_)之平衡電路214。在此實例中，平衡電路214包括耦合於數位線205-1 (D)與205-2 (D_)之間的一電晶體224。平衡電路214亦包括各自具有耦合至一平衡電壓(例如，VDD /2)之一第一源極/汲極區域之電晶體225-1及225-2，其中VDD 係與該陣列相關聯之一供應電壓。電晶體225-1之一第二源極/汲極區域可耦合至數位線205-1(D)，且電晶體225-2之一第二源極/汲極區域可耦合至數位線205-2(D_)。電晶體224、225-1及225-2之閘極可耦合在一起，且耦合至一平衡(EQ)控制信號線226。如此，啟動EQ會啟用電晶體224、225-1及225-2，此有效地將數位線205-1 (D)及205-2 (D_)短接在一起且短接至一平衡電壓(例如，VCC /2)。 儘管圖2展示包括平衡電路214之感測放大器206，但實施例並不如此受限制，且平衡電路214可與感測放大器206離散地實施，以不同於圖2中展示之組態之一組態實施，或者根本不實施。 如下文進一步闡述，在一定數目項實施例中，感測電路250(例如，感測放大器206及計算組件231)可經操作以執行一選定操作，且最初將結果儲存於感測放大器206或計算組件231中之一者中而不經由一區域或全域I/O線傳送來自感測電路之資料(例如，不經由(例如)啟動一行解碼信號執行一感測線位址存取)。 可實施各種類型之操作之執行。舉例而言，在諸多較高階應用中使用布林操作，例如，涉及資料值之布林邏輯函數。因此，可藉助操作之經改良執行實現之速度及功率效率可為此等應用提供經改良速度及/或功率效率。 如圖2中所展示，計算組件231亦可包括可在本文中稱為一次級鎖存器264之一鎖存器。次級鎖存器264可以與上文關於初級鎖存器215所闡述之方式類似之一方式來組態及操作，除了包含於次級鎖存器中之交叉耦合p通道電晶體(例如，PMOS電晶體)對可使其各別源極耦合至一供應電壓(例如，VDD 212-2)，且次級鎖存器之交叉耦合n通道電晶體(例如，NMOS電晶體)對可使其各別源極可選擇性地耦合至一參考電壓(例如，接地(GND)212-1)，使得連續地啟用次級鎖存器。計算組件231之組態並不限於圖2中所展示之組態，且各種其他實施例係可行的。 在各種實施例中，連接電路232-1可(舉例而言)在217-1處且連接電路232-2可在217-2處耦合至初級鎖存器215(「B」)以使所感測及/或所儲存資料值移動。該等所感測及/或所儲存資料值可經由一共用I/O線移動至另一子陣列之一特定列及/或行中之一選定記憶體胞元，如本文中所闡述，及/或經由連接電路232-1及232-2直接移動至該另一子陣列之該特定列及/或行中之該選定記憶體胞元。儘管圖2展示連接電路232-1及232-2分別在初級鎖存器215之217-1及217-2處經耦合，但實施例並不如此受限制。舉例而言，連接電路232-1及232-2可(舉例而言)耦合至次級鎖存器264(「A)」)以使所感測及/或所儲存資料值移動，以及用於耦合連接電路232-1及232-2之其他可能位置。 在各種實施例中，連接電路(例如，232-1及232-2)可經組態以將耦合至一第一子陣列中之一特定行之感測電路連接至一第二子陣列中之一對應行中之一定數目個列，例如，該第二子陣列可係一毗鄰子陣列及/或由一定數目個其他子陣列分開。如此，連接電路可經組態以將一資料值(例如)自一選定列及特定行移動(例如，複製、傳送及/或傳輸)至第二子陣列中之一選定列及對應行，例如，可將資料值複製至其中之一選定記憶體胞元，以用於在一短數位線子陣列中執行一操作及/或用於將資料值儲存於一長數位線子陣列中。在某些實施例中，可由執行一指令集之控制器140引導資料值之移動以將資料值儲存於感測電路250 (例如，感測放大器206及/或所耦合計算組件231)中，且控制器140可選擇由第二子陣列中之對應行交叉之一特定列及/或一特定記憶體胞元以藉由資料值之移動(例如，複製、傳送及/或傳輸)而接收資料值。 圖3係圖解說明根據本發明之一定數目項實施例之用於一記憶體器件中之資料移動之電路之一示意圖。圖3展示八個感測放大器，例如，分別在306-0、306-1、…、306-7處展示之感測放大器0、1、…、7，每一感測放大器耦合至一各別對互補感測線，例如，數位線305-1及305-2。圖3亦展示八個計算組件，例如，在331-0、331-1、…、331-7處展示之計算組件0、1、…、7，每一計算組件經由各別通過閘307-1及307-2以及數位線305-1及305-2耦合至一各別感測放大器，例如，如針對感測放大器0在306-0處所展示。舉例而言，該等通過閘可如圖2中所展示而連接且可由一操作選擇信號Pass控制。選擇邏輯之一輸出可耦合至通過閘307-1及307-2之閘極以及數位線305-1及305-2。感測放大器及計算組件之對應對可促成在350-0、350-1、…、350-7處指示之感測電路之形成。 存在於該對互補數位線305-1及305-2上之資料值可載入至計算組件331-0中，如結合圖2所闡述。舉例而言，當啟用通過閘307-1及307-2時，可將該對互補數位線305-1及305-2上之資料值自感測放大器傳遞至計算組件，例如，自306-0傳遞至331-0。該對互補數位線305-1及305-2上之資料值可係在激發感測放大器306-0時儲存於該感測放大器中之資料值。 圖3中之感測放大器306-0、306-1、…、306-7可各自對應於圖2中之感測放大器206。圖3中所展示之計算組件331-0、331-1、…、331-7可各自對應於圖2中所展示之計算組件231。圖3中所圖解說明之感測放大器306及計算組件331之大小出於清晰目的而展示。然而，如圖2中所展示，感測放大器306及/或計算組件331可經形成以裝配在對應互補數位線305-1及305-2內，例如，與對應互補數位線305-1及305-2同間距地裝配。一個感測放大器與一個計算組件之一組合可促成一DRAM記憶體子陣列325 (例如，如在圖1B及圖1C中在125處所展示之一短數位線子陣列)之一部分之感測電路(例如，350-0、350-1、…、350-7)，該感測電路經組態以耦合至由一定數目個子陣列及/或分割區共用之一I/O線355，如本文中所闡述。圖3中所展示之感測放大器306-0、306-1、…、306-7與計算組件331-0、331-1、…、331-7之成對組合可包含於如在圖1B及圖1C中在124處且在圖4A及圖4B中在424處所展示之一感測組件條帶中。 圖3中所圖解說明之實施例之組態出於清晰目的而展示且不限於此等組態。舉例而言，圖3中針對感測放大器306-0、306-1、…、306-7與計算組件331-0、331-1、…、331-7組合及共用I/O線355所圖解說明之組態不限於感測電路之感測放大器306-0、306-1、…、306-7與計算組件331-0、331-1、…、331-7之組合之一半形成於記憶體胞元之行322 (未展示)上面且一半形成於記憶體胞元之行322下面。形成經組態以耦合至一共用I/O線之感測電路之感測放大器與計算組件之此等組合之數目不限於8。另外，共用I/O線355之組態不限於分裂成兩個以用於單獨耦合兩組互補數位線305-1及305-2中之每一者，共用I/O線355之定位亦不限於在形成感測電路之感測放大器與計算組件之組合之中間，例如，並非在感測放大器與計算組件之組合之任一端處。 圖3中所圖解說明之電路亦展示經組態以關於一子陣列325之特定行322、與其相關聯之互補數位線305-1及305-2以及共用I/O線355而實施資料移動操作(例如，如由圖1A至圖1C中所展示之控制器140引導)之行選擇電路358-1及358-2。舉例而言，行選擇電路358-1具有選擇線0、2、4及6，其經組態以與對應行(諸如行0、行2、行4及行6)耦合。行選擇電路358-2具有選擇線1、3、5及7，其經組態以與對應行(諸如行1、行3、行5及行7)耦合。在各種實施例中，結合圖3所圖解說明之行選擇電路358可表示由結合圖4A及圖4B所圖解說明之多工器460體現且含納於多工器460中之功能性之至少一部分。如圖3所示，每一行COL 0至COL 7包含一各別對互補數位線digit_0-7及digit 0*-7*。 控制器140可耦合至行選擇電路358以控制選擇線(例如，選擇線0)，從而在經由來自選擇線0之信號啟動選擇電晶體359-1及359-2時存取儲存於感測放大器、計算組件中及/或存在於成對互補數位線(例如，305-1及305-2)上之資料值。啟動選擇電晶體359-1及359-2 (例如，如由控制器140引導)達成行0 (322-0)之感測放大器306-0、計算組件331-0及/或互補數位線305-1及305-2之耦合以使資料值在數位線0及數位線0*上移動至共用I/O線355。舉例而言，經移動資料值可係儲存(快取)於一短數位線子陣列之感測組件條帶之感測放大器306-0及/或計算組件331-0中之來自一特定列319之資料值。可藉由控制器140啟動適當選擇電晶體而類似地選擇來自行0至7中之每一者之資料值。 此外，啟用(例如，啟動)選擇電晶體(例如，選擇電晶體359-1及359-2)可啟用一特定感測放大器及/或計算組件(例如，分別306-0及/或331-0)以與一共用I/O線355耦合，使得由一放大器及/或計算組件儲存之資料值可移動至共用I/O線355，例如，放置於共用I/O線355上、傳送及/或傳輸至共用I/O線355。在某些實施例中，一次選擇一個行(例如，行322-0)以耦合至一特定共用I/O線355從而移動(例如，複製、傳送及/或傳輸)所儲存資料值。在圖3之實例性組態中，共用I/O線355經圖解說明為一共用差動I/O線對，例如，共用I/O線及共用I/O線*。因此，行0 (322-0)之選擇可產生兩個資料值，例如，具有值0及/或1之兩個位元，該兩個資料值來自一列(例如，列319)及/或儲存於與互補數位線305-1及305-2相關聯之感測放大器及/或計算組件中。此等資料值可並行輸入至共用差動I/O線355之每一共用差動I/O對，例如，共用I/O及共用I/O*。 如本文中所闡述，一記憶體器件(例如，圖1A中之120)可經組態以經由一資料匯流排(例如，156)及一控制匯流排(例如，154)耦合至一主機(例如，110)。記憶體器件中之一記憶組121 (例如，圖1B中之記憶組區段123)可包含記憶體胞元之複數個子陣列(例如，圖1B及圖1C中之125-0及125-1以及126-0、…、126-N-1)。記憶組121可包含經由記憶體胞元之複數個行(例如，圖1B中之122)耦合至該複數個子陣列之感測電路(例如，圖1A中之150以及圖2、圖3、圖4A及圖4B中之對應元件符號)。該感測電路可包含耦合至該等行中之每一者之一感測放大器及/或一計算組件(例如，在圖2中分別為206及231)。 記憶組121可包含複數個分割區(例如，圖1C中之128-0、128-1、…、128-M-1)，每一分割區包含該複數個子陣列之一各別分組。耦合至記憶組之一控制器140可經組態以與自一第二分割區中之一第一子陣列至一第二子陣列(例如，自圖1C中之分割區128-1中之子陣列125-2至子陣列126-2 (未展示))之一第二資料移動並行地引導自一第一分割區中之一第一子陣列至一第二子陣列(例如，自圖1C中之分割區128-0中之子陣列125-0至子陣列126-0)之一第一資料移動。 在各種實施例中，一第一子陣列之感測電路(例如，圖1A中之150及圖2、圖3、圖4A及圖4B中之對應元件符號)可經由共用I/O線355之第一部分耦合至第一分割區內之第二子陣列之感測電路且第二分割區內之一第一子陣列之感測電路可經由共用I/O線355之第二部分耦合至第二子陣列之感測電路。舉例而言，如結合圖3、圖4A及圖4B所闡述，一感測組件條帶124中之感測放大器及/或計算組件可經由選擇電路358及/或多工器460可選擇性地耦合。控制器140可經組態以與複數個資料值自一第二分割區之一第一子陣列至該第二分割區之一第二子陣列中之複數個記憶體胞元之一移動並行地引導複數個資料值自(舉例而言)一第一分割區之一第一子陣列至該第一分割區之一第二子陣列中之複數個記憶體胞元之一移動。 在某些實施例中，該複數個短數位線子陣列125可各自經組態以包含記憶體胞元之相同數目之複數個列(例如，圖1B中之119及圖3中之319)，該複數個長數位線子陣列126可各自經組態以包含記憶體胞元之相同數目之複數個列(例如，圖1B中之118)，及/或該複數個分割區可各自經組態以在每一分組中包含相同數目之該複數個短及長數位線子陣列。然而，實施例並不如此受限制。舉例而言，在各種實施例中，取決於實施方案，至少一個子陣列中之列數目及/或至少一個分割區中之子陣列數目可不同於其他子陣列及/或分割區。 記憶體器件120可包含經組態以耦合至該複數個子陣列之感測電路之一共用I/O線(例如，圖1C中之155)，諸如以可選擇性地實施一資料值自一第一子陣列中之一記憶體胞元至一第二子陣列中之一記憶體胞元之移動。在各種實施例中，記憶體器件120可包含由分割區共用之複數個I/O線(例如，圖3中之355及圖4A及圖4B中之455-1、455-2、…、455-M)，諸如以可選擇性地實施複數個資料值自(例如)同一分割區或一不同分割區中之一第一子陣列至一第二子陣列之並行移動。控制器140可經組態以響應於(例如)來自主機110之一命令而使用一DRAM協定以及DRAM邏輯及電介面使資料值在記憶體胞元之記憶組中之子陣列之間移動(複製、傳送及/或傳輸) (使用本文中所闡述之並行經分割資料移動)。舉例而言，控制器140可經組態以使用所儲存指令來實施DRAM協定以及DRAM邏輯及電介面。 如本文中所闡述，記憶體胞元之陣列可包含DRAM記憶體胞元之一實施方案，其中控制器140經組態以響應於一命令而經由一共用I/O線將資料自源位置移動至目的地位置。源位置可在記憶體器件中之一第一記憶組中且目的地位置可在一第二記憶組中及/或源位置可在記憶體器件中之一個記憶組之一第一子陣列中且目的地位置可在同一記憶組之一第二子陣列中。第一子陣列及第二子陣列可在記憶組之同一分割區中或該等子陣列可在記憶組之不同分割區中。 一記憶體器件120可包含記憶體胞元之複數個子陣列。在各種實施例中，該複數個子陣列包含該各別複數個子陣列之一第一子集(例如，圖1B及圖1C中之短數位線子陣列125以及圖3、圖4A及圖4B中之對應元件符號處)及該各別複數個子陣列之一第二子集(例如，圖1B及圖1C中之長數位線子陣列126以及圖4A及圖4B中之對應元件符號處)。該記憶體器件可包含耦合至第一子集125之第一感測電路(例如，圖1A中之150以及圖2、圖3、圖4A及圖4B中之對應元件符號處)，該第一感測電路包含一感測放大器及一計算組件(例如，圖2中之分別206及231以及圖3、圖4A及圖4B中之對應元件符號處)。第一子集125可經組態為(例如)一定數目個快取記憶體子陣列，以對自第二子集126移動之資料執行複數個順序記憶體內操作。 記憶體器件120亦可包含一控制器(例如，圖1A至圖1C中之140)，該控制器經組態以引導一定數目個資料值(例如，一初始資料值及/或額外資料值)自第二子集中之一子陣列(例如，一或多個子陣列) (例如，自圖1B及圖1C中之長數位線(儲存)子陣列126-0以及圖4A及圖4B中之對應元件符號處)至第一子集中之一子陣列(例如，至圖1B及圖1C中之短數位線(快取記憶體)子陣列125-0以及圖3、圖4A及圖4B中之對應元件符號處)之一第一移動。控制器140亦可經組態以引導由耦合至第一子集125之第一感測電路之感測放大器206及/或計算組件231對該數目個資料值執行該複數個順序操作。 控制器140亦可經組態以引導一資料值自第一子集中之子陣列(例如，自圖1B及圖1C中之短數位線(快取記憶體)子陣列125-0以及圖3、圖4A及圖4B中之對應元件符號處)至第二子集中之一子陣列(例如，至圖1B及圖1C中之長數位線(儲存)子陣列126-0以及圖4A及圖4B中之對應元件符號處)之一第二移動。舉例而言，控制器140可經組態以引導資料值之第二移動之執行，該資料值係對自第二子集中之子陣列移動之該數目個資料值執行之該複數個順序操作之一結果。舉例而言，可由第一子集中之一快取記憶體子陣列之感測放大器及計算組件執行該複數個順序操作而在由快取記憶體子陣列之感測放大器及計算組件完成該複數個順序操作中之一最後操作之前不將該複數個順序操作之一結果移動至第二子集之儲存子陣列。 在某些實施例中，如本文中所闡述，控制器140可經組態以引導已被執行該複數個順序操作之結果資料值自快取記憶體子陣列往回至第二子集中之原始子陣列中之儲存器之第二移動，在第一移動中自該儲存器發送該數目個資料值及/或該數目個資料值先前儲存於該儲存器中。然而，實施例並不如此受限制。舉例而言，在本文中所闡述之各種實施例中，控制器140亦可經組態以引導已被執行該複數個順序操作之結果資料值自一特定位置(例如，快取記憶體子陣列(例如，125-0)之感測電路及/或一特定列)至一定數目個替代目的地位置之第二移動。該等替代目的地位置可包含快取記憶體子陣列125-0中之一不同列，及/或一不同快取記憶體子陣列(例如，125-1)中之一特定列，及/或原始儲存子陣列(例如，126-0)中之一不同列，及/或一不同儲存子陣列(例如，126-1)中之一特定列。在各種實施例中，該等替代目的地位置可進一步在其中包含與控制器140相關聯(例如，可選擇性地耦合至控制器140)之該數目個記憶組暫存器158及/或該數目個向量暫存器159中之一特定暫存器及/或列。 在某些實施例中，感測電路150可經由記憶體胞元之一行122耦合至第一子集中之一第一子陣列125，該感測電路包含耦合至該行之感測放大器206及計算組件231。在某些實施例中，第一子集中之第一子陣列125之一行中之記憶體胞元之一數目可係第二子集中之一第一子陣列126之一行中之記憶體胞元之一數目之至多一半。另一選擇係或另外，在某些實施例中，第一子集中之第一子陣列125之一感測線(例如，一對互補感測線)之一第一實體長度可係第二子集中之一第一子陣列126之一感測線之一第二實體長度之至多一半。另一選擇係或另外，在某些實施例中，第一子集中之第一子陣列125之一行之一第一實體長度可係第二子集中之一第一子陣列126之一行之一第二實體長度之至多一半。短數位線子陣列相對於長數位線子陣列中之記憶體胞元之比較性數目及/或短數位線子陣列相對於長數位線子陣列之行之比較性實體長度由圖1B中之各別列119及118之跨度且由圖1C、圖4A及圖4B中之子陣列及/或數位線之比較性長度來表示。 在各種實施例中，各別複數個順序操作中之每一者之結果可由第一子集中之一子陣列(例如，如圖1C中所展示且結合圖1C所闡述之短數位線子陣列125-0)儲存，直至完成該複數個順序操作之執行以便計算出該複數個順序操作中之一最後操作之一結果為止。該各別複數個順序操作中之每一者之結果可由耦合至第一子集之第一感測 電路150 (例如，感測組件條帶124-0之感測電路)儲存，直至完成該複數個順序操作之執行以便計算出該複數個順序操作中之該最後操作之該結果為止。 記憶體器件120可包含耦合至子陣列(例如，如圖1C中所展示且結合圖1C所闡述之長數位線子陣列126-0)之第二子集之感測電路150。在某些實施例中，耦合至該第二子集之該感測電路可包含一感測放大器但不包含計算組件(例如，如分別在206及231處展示且結合圖2所闡述)。儘管第二子集之感測電路在某些實施例中可包含感測放大器及計算組件兩者，但為區分其中不包含計算組件之實施例，彼實施例被稱為第二子集之第二感測電路且包含計算組件的第一子集之感測電路被稱為第一感測電路。如此，子陣列之第二子集可用於儲存可被第一感測電路執行複數個順序操作之一定數目個資料值。舉例而言，可在資料值至子陣列之第一子集之第一感測電路之第一移動之前將一定數目個所感測資料值儲存於第二感測電路中。 記憶體器件之第一感測電路及第二感測電路可與該複數個子陣列之各別第一及第二子集之感測線同間距地形成，例如，如圖1B、圖1C、圖3、圖4A及圖4B中所展示。在某些實施例中，行選擇電路(例如，圖3中之358-1及358-2)可用於藉由可選擇性地耦合至至少一感測放大器而可選擇性地感測第一及第二子集中之任一者中之一子陣列325之記憶體胞元之一特定行(例如，322-0)中之資料，該感測放大器耦合至該特定行之一各別感測線(例如，305-1及305-2)。 子陣列之第二子集(例如，長數位線子陣列126之記憶體胞元)可用於在資料值至子陣列之第一子集之第一移動之前儲存可被第一感測電路執行操作之一資料值。另外，子陣列之第二子集(例如，相同或不同長數位線子陣列126之相同或不同記憶體胞元)可用於繼資料值之第二移動之後儲存已被第一感測電路執行該複數個順序操作之一結果資料值。另一選擇係或另外，第一子集中之一子陣列(例如，一短數位線子陣列125)可繼資料值之一第二移動之後儲存已被第一感測電路執行該複數個順序操作之一結果資料值。舉例而言，替代或除了一結果資料值(例如)經由感測組件條帶124-1自短數位線子陣列125-0之感測組件條帶124-0移動至長數位線子陣列126-0之一列118中之一記憶體胞元，該結果資料值亦可自短數位線子陣列125-0之感測組件條帶124-0移動至一短數位線子陣列之一列119 (例如，短數位線子陣列125-0、125-1、…、125-N-1中之一或多者中之一或多個列119)中之一記憶體胞元。 本文中所闡述之控制器140可經組態以引導該數目個資料值自第二子集中之一第一子陣列(例如，一長數位線子陣列126)中之一選定列至第一子集中之一第一子陣列(例如，一長數位線子陣列126)中之一選定列之第一移動。本文中所闡述之控制器140可進一步經組態以引導係該複數個順序操作之執行之一結果之資料值自第一子集中之第一子陣列(例如，一長數位線子陣列126)至第二子集中之第一子陣列中之一選定列之一第二移動。舉例而言，在某些實施例中，可將資料值自第二子陣列之一選定列(或一選定記憶體胞元)移動至第一子陣列之一選定列(或一選定記憶體胞元)，可由第一子陣列之感測電路對資料值執行複數個順序操作，且然後在已對該資料值執行該複數個順序操作之後可將結果資料值(例如)自感測電路及/或第一子陣列之一列往回移動至第二子集之第一子陣列之相同選定列(或相同選定記憶體胞元)。 另一選擇係或另外，控制器可進一步經組態以引導係該複數個順序操作之執行之一結果之一資料值(例如)自感測電路及/或第一子陣列之一列至不同於第一子陣列(藉由第一移動使該數目個資料值自其移動)的第二子集中之一第二子陣列之一第二移動。舉例而言，可已藉由第一移動自長數位線子陣列126-0之一或多個列移動該數目個資料值且可藉由第二移動將結果資料值移動至長數位線子陣列126-1、126-2、…、126-N-1中之任一者。另一選擇係或另外，控制器可進一步經組態以引導至圖1C中所展示且結合圖1C所闡述之一定數目個記憶組暫存器158及/或向量暫存器159之第二移動。 記憶體器件120可包含一控制器(例如，圖1A至圖1C中之140)。控制器140可耦合至記憶體器件之一記憶組121。控制器可經組態以自一主機110接收一指令集以執行複數個順序資料處理操作，且傳遞命令指令以在記憶體器件120之記憶組中執行複數個順序資料處理操作。 在某些實施例中，記憶體器件120可包含連接電路(例如，如在232-1及232-2處展示且結合圖2所闡述)，該連接電路經組態以將耦合至第一子集中之一第一子陣列中之一特定行之感測電路連接至第二子集中之一第一子陣列中之一對應行中之一定數目個列。舉例而言，該連接電路可經組態以將資料值移動至第一子集中之第一子陣列(例如，短數位線子陣列125)中之一或若干選定列及對應行，以用於在(例如)各別感測組件條帶中執行該複數個順序操作。 (例如)經由一共用I/O線及/或連接電路移動一資料值可由執行一指令集之控制器140引導以用於將資料值自第二子集中之第一子陣列(例如，長數位線子陣列126)移動至第一子集中之第一子陣列中之該或該等選定列及該對應行。第一子集中之第一子陣列中之該或該等選定列及該對應行可經組態以接收(例如，快取)資料值。控制器140可然後引導在第一子集中之第一子陣列之感測電路中對資料值執行該複數個順序操作。 控制器140可進一步經組態以引導(例如)經由共用I/O線及/或連接電路將已被執行該複數個順序操作之資料值自第一子集中之第一子陣列(例如，短數位線子陣列125)中之該或該等選定列及該對應行移動至第二子集中之第一子陣列(例如，長數位線子陣列126)中之對應行中之一定數目個列。在各種實施例中，在已對資料值執行該複數個順序操作之後該等資料值所移動至之列、行及/或子陣列可不同於資料值在自長數位線子陣列發送至短數位線子陣列時所源自的列、行及/或子陣列。舉例而言，該等資料值可移動至一或多個長數位線子陣列中之不同列、行及/或子陣列及/或移動至一或多個短數位線子陣列中之不同列、行及/或子陣列。 在某些實施例中，當(舉例而言)執行一短數位線(例如，快取記憶體)子陣列中之一PIM命令之一控制器嘗試存取未在彼短數位線子陣列中經快取之一列時，該控制器可將資料自適當長數位線(例如，儲存)子陣列移動至快取記憶體子陣列之一定數目個列中。當無列係空閒的及/或可用於將資料值移動至快取記憶體子陣列中時，一或若干列資料值可至少暫時自快取記憶體子陣列移動，例如，儲存於另一位置中，在此之後載入(例如，寫入)該或該等經移動列之資料值。此亦可涉及將資料值自短數位線(例如，快取記憶體)子陣列移動至一長數位線(例如，儲存)子陣列中。在某些實施例中，例如，當不預先對資料值執行任何操作時，可直接自一長數位線子陣列擷取一資料值。另一選擇係或另外，對在短數位線子陣列中經快取之一列之一記憶體請求可(例如)在已執行一操作之後觸發至長數位線子陣列之一回寫，可隨後自該長數位線子陣列擷取資料值。 對儲存於長數位線子陣列之列中之資料值(已經移動至短數位線子陣列，例如，在短數位線子陣列中經快取)之經嘗試主機、控制器及/或其他存取可經重新引導以使用在短數位線子陣列中經快取之版本(例如)來達成一致性、效率、速度等。一特定短數位線(例如，快取記憶體)子陣列亦可與一或多個(例如，一組)長數位線(例如，儲存)子陣列相關聯。舉例而言，來自一儲存子陣列之一相同列可跨越經分割子陣列之數個對應群組(例如，分割區)而在一快取記憶體子陣列之一對應相同列中經快取。此可減小控制器判定用於資料移動之源及目的地位置之複雜度及/或可允許在分割區中之一或多者中之長數位線子陣列與短數位線子陣列之間執行並行資料移動，如本文中所闡述。 在各種實施例中，記憶體器件120可包含隔離電路(未展示)，該隔離電路經組態以將對應於一第一分割區的一共用I/O線355之一第一部分與對應於一第二分割區的同一共用I/O線355之一第二部分斷開連接。控制器140可經組態以引導隔離電路在資料值在第一分割區內及在第二分割區內之並行移動期間將共用I/O線355之第一部分與第二部分斷開連接。將共用I/O線355之部分斷開連接可隔離資料值在一第一分割區內之移動與資料值在一第二分割區內之並行移動。 圖4A及圖4B表示圖解說明根據本發明之一定數目項實施例之用於一記憶體器件中之資料移動之電路之另一示意圖。如圖1B及圖1C中所圖解說明且在圖4A及圖4B中更詳細地展示，一DRAM記憶體器件之一記憶組區段可包含複數個子陣列，該複數個子陣列在圖4A及圖4B中在425-0處經指示為短數位線子陣列0且在426-N-1處經指示為長數位線子陣列N-1。 將被視為水平地連接之圖4A及圖4B圖解說明各自在圖4A中部分地展示且在圖4B中部分地展示之每一子陣列(例如，短數位線子陣列425-0及長數位線子陣列426-N-1)可至少具有一定數目個相關聯感測放大器406-0、406-1、…、406-X-1。另外，至少短數位線子陣列425-0可具有計算組件431-0、431-1、…、431-X-1。在某些實施例中，每一子陣列425-0、…、426-N-1可具有一或多個相關聯感測組件條帶(例如，圖1B及圖1C中之124-0、…、124-N-1)。根據本文中所闡述之實施例，每一子陣列425-0、…、426-N-1可分裂成部分462-1 (圖4A中所展示)、462-2、…、462-M (圖4B中所展示)。部分462-1、…、462-M可各自分別連同對應行(例如) 422-0、422-1、…、422-7 (在可選擇性地耦合至一給定共用I/O線(例如，455-1、455-2、…、455-M)之行422-0、…、422-X-1當中)一起包含特定數目個(例如，2、4、8、16等)個感測放大器及/或計算組件(例如，感測電路150)。至少對於短數位線子陣列425-0，感測放大器及計算組件之對應對可促成在圖4A及圖4B中在450-0、450-1、…、450-X-1處指示之感測電路之形成。 在某些實施例中，如圖3、圖4A及圖4B中所展示，連同對應行一起可選擇性地耦合至一共用I/O線455 (其可係一對共用差動線)之感測放大器及/或計算組件之特定數目可係八。子陣列之部分462-1、462-2、…、462-M之數目可與可耦合至子陣列之共用I/O線455-1、455-2、…、455-M之數目相同。該等子陣列可根據各種DRAM架構來配置以用於在子陣列425-0、…、426-N-1之間耦合共用I/O線455-1、455-2、…、455-M。 舉例而言，圖4A中之子陣列0 (425-0)之部分462-1可對應於圖3中所圖解說明之子陣列之部分。如此，感測放大器0 (406-0)及計算組件0 (431-0)可耦合至行422-0。如本文中所闡述，一行可經組態以包含稱為數位線0及數位線0*之一對互補數位線。然而，替代實施例可包含用於一單個記憶體胞元行之一單個數位線(感測線)。實施例並不如此受限制。 如圖1B及圖1C中所圖解說明且在圖4A及圖4B中更詳細地展示，在各種實施例中，一感測組件條帶可自一子陣列之一端延伸至該子陣列之一相對端。舉例而言，如針對子陣列0 (425-0)所展示，在一摺疊式感測線架構中示意性地經展示為在DRAM行上面及下面之感測組件條帶0 (424-0)可包含在子陣列 0 (425-0)之部分462-1中之感測放大器0 (406-0)及計算組件0 (431-0)至在部分462-M中之感測放大器X-1 (406-X-1)及計算組件X-1 (431-X-1)且自感測放大器0 (406-0)及計算組件0 (431-0)延伸至感測放大器X-1 (406-X-1)及計算組件X-1 (431-X-1)。 如結合圖3所闡述，圖4A及圖4B中針對感測放大器406-0、406-1、…、406-X-1與計算組件431-0、431-1、…、431-X-1組合及共用I/O線 0 (455-1)至共用I/O線M-1 (455-M)所圖解說明之組態不限於在一摺疊式DRAM架構中感測電路(450)之感測放大器與計算組件之組合之一半形成於記憶體胞元之行上面且一半形成於記憶體胞元之行422-0、422-1、…、422-X-1下面。舉例而言，在各種實施例中，一特定短數位線子陣列425之一感測組件條帶424可在感測組件條帶之任一數目個感測放大器及計算組件形成於記憶體胞元行上面及/或下面之情況下而形成。類似地，在各種實施例中，一特定長數位線子陣列426之一感測組件條帶424可在感測組件條帶之任一數目個感測放大器形成於記憶體胞元行上面及/或下面之情況下而形成。因此，在如圖1B及圖1C中所圖解說明之某些實施例中，感測電路及對應感測組件條帶之所有感測放大器及/或計算組件可形成於記憶體胞元行上面或下面。 如結合圖3所闡述，每一子陣列可具有行選擇電路(例如，358)，該行選擇電路經組態以關於一子陣列(諸如子陣列425-0)之特定行422及將所儲存資料值自感測放大器406及/或計算組件431耦合至給定共用I/O線455-1、…、455-M (例如，圖3中之互補共用I/O線355)之其互補數位線實施資料移動操作。舉例而言，控制器140可引導長數位線子陣列426-N-1之一特定列(例如，選自圖1B中之列118)中之記憶體胞元之資料值經感測且移動至一相同或不同編號之行中之一或多個短數位線子陣列425之一相同或不同編號之列。舉例而言，在某些實施例中，該等資料值可自一第一子陣列之一部分移動至一第二子陣列之一不同部分，例如，未必自長數位線子陣列N-1之部分462-1移動至短數位線子陣列0之部分462-1。在某些實施例中，資料值可使用移位技術自部分462-1中之一行移動至部分462-M中之一行。 行選擇電路(例如，圖3中之358)可引導子陣列之部分(例如，短數位線子陣列425-0或長數位線子陣列426-N-1之部分462-1)中之八個行(例如，digit/digit*)中之每一者之移動(例如，順序移動)，使得彼各別部分之感測組件條帶424-0之感測放大器及/或計算組件可以一特定次序(例如，以感測行之一次序)將所有資料值儲存(快取)且移動至共用I/O線。在針對八個行中之每一者具有互補數位線digit/digit*及互補共用I/O線355之情況下，可存在自子陣列之一個部分定序至共用I/O線之16個資料值(例如，位元)，使得自感測放大器及/或計算組件中之每一者一次輸入一個資料值(例如，位元)至互補共用I/O線中之每一者。 如此，在子陣列之2048個部分(例如，子陣列425-0、…、426-N-1中之每一者之子陣列部分462-1)各自具有八個行且各自經組態以耦合至一不同共用I/O線(例如，455-1至455-M)之情況下，2048個資料值(例如，位元)可在實質上相同時間點(例如，並行地)移動至該複數個共用I/O線。因此，該複數個共用I/O線可係(舉例而言)至少一千位元寬，例如，2048位元寬，諸如以(例如)相對於一64位元寬資料路徑增加一DRAM實施方案中之資料移動之速度、速率及/或效率。 如圖4A及圖4B中所圖解說明，針對每一子陣列(例如，短數位線子陣列425-0及長數位線子陣列426-N-1)，一或多個多工器460-1及460-2可耦合至子陣列之感測組件條帶424之每一部分462-1、462-2、…、462-M之感測放大器及/或計算組件。在各種實施例中，結合圖4A及圖4B所圖解說明之多工器460可至少包含由結合圖3所圖解說明之行選擇電路358體現且含納於行選擇電路358中之功能性。多工器460-1及460-2可經組態以存取、選擇、接收、協調、組合由子陣列之一部分(例如，部分462-1)中之該數目個選定感測放大器及/或計算組件儲存之資料值(例如，位元)且將該等資料值移動(例如，複製、傳送及/或傳輸)至共用I/O線(例如，共用I/O線455-1)。該等多工器可形成於感測放大器及/或計算組件與共用I/O線之間。如此，如本文中所闡述之一共用I/O線可經組態以將一源位置及一目的地位置耦合在若干對記憶組區段子陣列之間以用於經改良資料移動。 如本文中所闡述，一控制器140可耦合至一記憶體器件(例如，120)之一記憶組(例如，121)以執行一命令以(例如)繼對記憶組中之資料執行一操作之後將該資料自一源位置(例如，長數位線子陣列426-N-1)移動至一目的地位置(例如，短數位線子陣列425-0)，且反之亦然。在各種實施例中，一記憶組區段可包含該記憶組區段中之記憶體胞元之複數個子陣列，例如，子陣列125-0至126-N-1及425-0至426-N-1。在各種實施例中，該記憶組區段可進一步包含經由該等記憶體胞元之複數個行(例如，322-0、422-0及422-1)耦合至該複數個子陣列之感測電路(例如，150)。該感測電路可包含耦合至行中之每一者且經組態以實施命令以使資料移動之一感測放大器及/或一計算組件(例如，在圖2中之分別206及231以及圖3、圖4A及圖4B中之對應元件符號處)。 在各種實施例中，該記憶組區段可進一步包含一共用I/O線(例如，155、355、455-1及455-M)以耦合源位置與目的地位置以使資料移動。另外，控制器140可經組態以引導該複數個子陣列及該感測電路對經移動資料執行至記憶組區段中之目的地位置(例如，一不同選定子陣列之一特定列及/或行中之一選定記憶體胞元)之一資料寫入操作。 在各種實施例中，裝置可包含一感測組件條帶(例如，124及424)，該感測組件條帶包含數目與記憶體胞元之行之數目對應之感測放大器及/或計算組件，例如，其中每一記憶體胞元行經組態以耦合至一感測放大器及/或一計算組件。記憶組區段中之感測組件條帶(例如，424-0至424-N-1)之數目可對應於記憶組區段中之子陣列(例如，425-0至426-N-1)之數目。 該數目個感測放大器及/或計算組件可選擇性地(例如，順序地)耦合至共用I/O線(例如，如由在圖3中之358-1、358-2、359-1及359-2處之行選擇電路所展示)。行選擇電路可經組態以將一共用I/O線可選擇性地耦合至(舉例而言)源位置(例如，如圖3中之子陣列325以及圖4A及圖4B中之子陣列部分462-1至462-M中所展示)中之八個感測放大器及計算組件中之一或多者。如此，源位置中之八個感測放大器及/或計算組件可順序地耦合至共用I/O線。根據某些實施例，形成於陣列中之共用I/O線之數目可對應於陣列中之行之數目除以可選擇性地耦合至共用I/O線中之每一者之感測放大器及/或計算組件之數目(例如，8)。舉例而言，當陣列(例如，記憶組區段)或其每一子陣列中存在16,384行且每行存在一個感測放大器及/或計算組件時，16,384行除以8產生2048個共用I/O線。 一源感測組件條帶(例如，124及424)可包含可經選擇且經組態以使自源位置之一列感測之資料值(例如，一定數目個位元)並行移動至複數個共用I/O線之一定數目個感測放大器及/或計算組件。舉例而言，回應於用於透過行選擇電路進行順序感測之命令，儲存於子陣列之一列之選定行之記憶體胞元中之資料值可由感測組件條帶之感測放大器及/或計算組件感測且儲存(快取)於該等感測放大器及/或計算組件中直至資料值之一數目(例如，位元之數目)達到儲存於列中之資料值之數目及/或一臨限值(例如，感測組件條帶中之感測放大器及/或計算組件之數目)為止，且然後經由該複數個共用I/O線移動該等資料值。在某些實施例中，臨限值量之資料可對應於該複數個共用I/O線之至少一千位元寬度。 如本文中所闡述，控制器140可經組態以經由共用I/O線將資料值自源位置中之一選定列及一選定行移動至目的地位置中之一選定列及一選定行。在各種實施例中，該等資料值可回應於耦合至一特定子陣列425-0、…、426-N-1及/或各別子陣列之一特定感測組件條帶424-0、…、424-N-1之控制器140之命令而移動。一源(例如，第一)子陣列之列中之資料值可順序地移動至一目的地(例如，第二)子陣列之各別列。在各種實施例中，取決於一特定子陣列是一短數位線子陣列還是一長數位線子陣列，每一子陣列可包含128、256、512、1024列以及其他數目列。舉例而言，在某些實施例中，該等資料值可自源子陣列之一第一列移動至目的地子陣列之一各別第一列，然後自源子陣列之一第二列移動至目的地子陣列之一各別第二列，後續接著自源子陣列之一第三列移動至目的地子陣列之一各別第三列，依此類推直至到達(舉例而言)源子陣列之一最後列或目的地子陣列之一最後列為止。如本文中所闡述，各別子陣列可在同一分割區中或在不同分割區中。 在各種實施例中，輸入至控制器140的源位置(例如，一第一子陣列)中之一選定列及一選定行可不同於目的地位置(例如，一第二子陣列)中之一選定列及一選定行。如此，源子陣列中之選定列及選定行之記憶體胞元中之資料之一位置可不同於移動至目的地子陣列中之選定列及選定行之記憶體胞元之資料之一位置。舉例而言，源位置可係圖4A中之長數位線子陣列426-N-1之部分462-1之一特定列及若干數位線且目的地可係圖4B中之短數位線子陣列425-0中之部分462-M之一不同列及若干數位線。 如本文中所闡述，一目的地感測組件條帶(例如，124及424)可與一源感測組件條帶相同。舉例而言，複數個感測放大器及/或計算組件可經選擇且經組態(例如，取決於來自控制器140之命令及/或引導)以將所感測資料可選擇性地移動至所耦合共用I/O線且自複數個所耦合共用I/O線中之一者可選擇性地接收(例如)將移動至目的地位置之資料。可使用行選擇電路(例如，圖3中之358-1、358-2、359-1及359-2)及/或本文中所闡述之多工器(例如，圖4A及圖4B中之460-1及460-2)執行目的地感測組件條帶中之感測放大器及/或計算組件之選擇。 在某些實施例中，控制器140可經組態以將由目的地感測組件條帶中之該複數個選定感測放大器及/或計算組件可選擇性地接收之一定量之資料(例如，一定數目個資料位元)寫入至目的地子陣列中之目的地位置之一選定列及若干行。在某些實施例中，將寫入之該資料量對應於複數個共用I/O線之至少一千位元寬度。 根據某些實施例，目的地感測組件條帶可包含複數個選定感測放大器及/或計算組件，該複數個選定感測放大器及/或計算組件經組態以在所接收資料值(例如，位元)之一量(例如，資料位元數目)超過該複數個共用I/O線之至少一千位元寬度時儲存所接收資料值。在各種實施例中，控制器140可經組態以將所儲存資料值(例如，該數目個資料位元)寫入至目的地位置中之一選定列及若干行作為複數個子集。在某些實施例中，所寫入資料之至少一第一子集之資料值量可對應於該複數個共用I/O線之至少一千位元寬度。根據某些實施例，控制器140可經組態以將所儲存資料值(例如，該數目個資料位元)寫入至目的地位置中之該選定列及該等行作為一單個集，例如，而非作為資料值之若干子集。 如本文中所闡述，控制器140可耦合至一記憶體器件(例如，120)之一記憶組(例如，121)以執行用於記憶組中之並行經分割資料移動之一命令。記憶體器件中之一記憶組可包含複數個分割區(例如，圖1C中之128-0、128-1、…、128-M-1)，每一分割區包含各別複數個子陣列(例如，如圖1B及圖1C中所展示之125-0及125-1及126-0、…、126-N-1以及如圖4A及圖4B中所展示之425-0、…、426-N-1)。 記憶組可包含與該複數個子陣列之感測線同間距且經由複數個感測線(例如，圖2中之205-1及205-2、圖3中之305-1及305-2以及圖4A及圖4B中之對應元件符號處)耦合至該複數個子陣列之感測電路(例如，圖1A中之150及圖2中之250)。包含一感測放大器及/或一計算組件(例如，在圖2中之分別206及231以及圖3、圖4A及圖4B中之對應元件符號處)之該感測電路可耦合至一感測線。 記憶組亦可包含複數個共用I/O線(例如，圖3中之355以及圖4A及圖4B中之455-1、455-2、…、455-M)，該複數個共用I/O線經組態以耦合至該複數個子陣列之感測電路以與複數個資料值在一第二分割區(例如，分割區128-1)之子陣列之間(例如，在短數位線子陣列125-2與長數位線子陣列126-2 (未展示)之間)的移動並行地可選擇性地實施複數個資料值在一第一分割區(例如，圖1C中之分割區128-0)之子陣列之間(例如，在圖1C中之短數位線子陣列125-0與長數位線子陣列126-0之間)的移動。隔離電路(未展示)可經組態以將由各種分割區(例如，第一分割區128-0及第二分割區128-1)共用之一(若干) I/O線之部分可選擇性地連接或斷開連接。 一列可由控制器140經由一適當選擇線針對第一感測組件條帶經選擇(例如，打開)，且可感測該列中之記憶體胞元之資料值。在感測之後，可連同將第二感測組件條帶耦合至共用I/O線一起將第一感測組件條帶耦合至同一共用I/O線。第二感測組件條帶可仍在一預充電狀態中，例如，準備接受資料。在來自第一感測組件條帶之資料已移動(例如，驅動)至第二感測組件條帶中之後，第二感測組件條帶可激發(例如，鎖存)以將資料儲存至各別感測放大器及/或計算組件中。可(例如)在鎖存資料之後打開耦合至第二感測組件條帶之一列，且可將駐存於感測放大器及/或計算組件中之資料寫入至彼列之目的地位置中。 在某些實施例中，2048個共用I/O線可經組態為一2048位元寬共用I/O線。根據某些實施例，用於將資料自源位置中之一第一列移動至目的地位置中之一第二列之週期之一數目可藉由將由陣列中之一記憶體胞元列交叉的該陣列中之行之一數目除以該複數個共用I/O線之2048位元寬度而判定。舉例而言，一陣列(例如，一記憶組、一記憶組區段或其一子陣列)可具有16,384行(其可對應於一列中之16,384個資料值)，16,384行在除以與該列交叉之該複數個共用I/O線之2048位元寬度時可產生八個週期，每一單獨週期係在實質上相同時間點(例如，並行的)以用於列中之資料之每一2048位元分率之移動，使得在完成八個週期之後移動該列中之所有16,384個資料位元。舉例而言，源位置之感測電路中之感測放大器或計算組件中之複數個感測放大器或計算組件(例如，八個感測放大器或計算組件之一子集，如圖4A及圖4B中所展示)中之僅一者可一次耦合至一各別共用I/O線。在具有16,384個共用I/O線之實施例中，可並行移動所有16,384個資料位元。 另一選擇係或另外，用於將資料自源位置中之一第一列移動至目的地位置中之一第二列之一頻寬可藉由將由陣列中之記憶體胞元列交叉的陣列中之行之數目除以該複數個共用I/O線之2048位元寬度且將該結果乘以控制器之一時鐘速率而判定。在某些實施例中，判定陣列之一列中之資料值之一數目可基於陣列中之該複數個感測(數位)線。 在某些實施例中，第一子陣列中之源位置及第二子陣列中之目的地位置可在一記憶體器件之一單個記憶組區段中，例如，如圖1B至圖1C及圖4A至圖4B中所展示。另一選擇係或另外，第一子陣列中之源位置及第二子陣列中之目的地位置可在耦合至複數個共用I/O線及/或連接電路(例如，如在232-1及232-2處所展示且結合圖2所闡述)的記憶體器件之單獨記憶組及記憶組區段中。如此，該等資料值可經由該複數個共用I/O線及/或連接電路自第一子陣列之第一感測組件條帶移動(例如，並行地)至第二子陣列之第二感測組件條帶。 在各種實施例中，控制器140可經由一適當選擇線選擇(例如經由行選擇電路358-1、358-2、359-1及359-2及/或多工器460-1及460-2) (例如，打開)第一感測組件條帶之一第一記憶體胞元列(其對應於源位置)，以感測儲存於其中之資料，將該複數個共用I/O線耦合至第一感測組件條帶，且將第二感測組件條帶耦合至該複數個共用I/O線。如此，可經由該複數個共用I/O線將資料值自第一感測組件條帶並行移動至第二感測組件條帶。第一感測組件條帶可儲存(例如，快取)所感測資料且第二感測組件條帶可儲存(例如，快取)所移動資料。 控制器140可經由一適當選擇線(例如，經由行選擇電路358-1、358-2、359-1及359-2及/或多工器460-1及460-2)選擇(例如，打開)第二感測組件條帶之一第二記憶體胞元列(其對應於目的地位置)。控制器140可然後引導將移動至第二感測組件條帶之資料寫入至第二記憶體胞元列中之目的地位置。 共用I/O線可在某些或所有感測組件條帶之間共用。在各種實施例中，(例如)耦合一源位置與一目的地位置之一個感測組件條帶或一對感測組件條帶可在任一給定時間藉助共用I/O線通信。如本文中所闡述，一源子陣列之一源列(例如，512列中之任何一個列)可不同於(例如，不需要匹配)一目的地子陣列之一目的地列，其中在各種實施例中源及目的地子陣列可在記憶體胞元之相同或不同記憶組及記憶組區段中。此外，經組態以耦合至一特定共用I/O線之一選定源行(例如，八個行中之任何一個行)可不同於(例如，不需要匹配)一目的地子陣列之一選定目的地行。 如本文中所闡述，一I/O線455可由第二子集(例如，長數位線子陣列426)及第一子集(例如，短數位線子陣列425)之感測電路424共用。共用I/O線可經組態以可選擇性地耦合至第一子集之感測電路以使得儲存於第二子集中之一選定列中之選定記憶體胞元中之一資料值能夠移動至第一子集中之一選定子陣列之感測電路。 控制器140可經組態以引導在第一子集中之選定子陣列之感測電路中對資料值執行複數個順序操作。在某些實施例中，該控制器可經組態以引導在由感測電路對資料值執行該複數個順序操作之前將資料值自第一子集中之選定子陣列425之感測電路450移動至選定子陣列中之一選定列中之一選定記憶體胞元。舉例而言，可在已對資料值執行該複數個順序操作之前自感測電路450移動資料值以儲存於短數位線子陣列425中之一記憶體胞元中。在某些實施例中，控制器可經組態以引導繼由感測電路對資料值執行該複數個順序操作之後將資料值自第一子集中之選定子陣列425之感測電路450移動至選定子陣列中之一選定列中之一選定記憶體胞元。舉例而言，可在已對感測電路450中之資料值執行該複數個順序操作之後自感測電路450移動資料值以儲存於短數位線子陣列425中之記憶體胞元中。此可係資料值第一次儲存於短數位線子陣列425中之記憶體胞元中或可藉由對先前儲存於記憶體胞元中之資料值進行覆寫而儲存被執行該複數個順序操作之資料值。 控制器140可經組態以引導經由共用I/O線455將已被執行該複數個順序操作之資料值自第一子集中之選定子陣列(例如，一選定短數位線子陣列425)之感測電路450移動至第二子集中之選定子陣列(例如，一選定長數位線子陣列426)中之一選定列。複數個共用I/O線455-1、455-2、…、455-M可經組態以可選擇性地耦合至該複數個子陣列之感測電路450以可選擇性地使得儲存於第二子集之一列中之複數個資料值能夠並行移動至第一子集之可選擇性地經耦合感測電路中之對應複數個感測放大器及/或計算組件。在某些實施例中，該複數個共用I/O線455-1、455-2、…、455-M可經組態以可選擇性地耦合至該複數個子陣列之感測電路450以可選擇性地使得複數個資料值能夠自感測儲存於第二子集之一列中之該複數個資料值之對應複數個感測放大器並行移動至第一子集之經可選擇性地耦合感測電路。在某些實施例中，該複數個感測放大器可包含於第二子集之感測電路中而不具有經耦合計算組件。在某些實施例中，複數個共用I/O線之數目可對應於共用I/O線之位元數目寬度。 本文中所闡述之感測電路450可包含於複數個感測組件條帶424-0、…、424-N-1中且每一感測組件條帶可與記憶組中之該複數個子陣列之第一子集及第二子集之一各別子陣列425-0、…、426-N-1實體地相關聯。記憶體器件之一記憶組中之複數個感測組件條帶之一數目可對應於記憶組中之第一子集及第二子集中之該複數個子陣列之一數目。每一感測組件條帶可耦合至該複數個子陣列之第一子集及第二子集之該各別子陣列且I/O線可由該複數個感測組件條帶之一經耦合對中之感測電路450可選擇性地共用。 如與短數位線子陣列425-0相關聯之感測組件條帶424-0中所展示，一感測組件條帶可經組態以包含數目與經組態以用於記憶體內操作之第一子集中之記憶體胞元之複數個行422之數目對應之複數個感測放大器406及計算組件431。感測組件條帶424-0中之該數目個感測放大器及計算組件可選擇性地耦合至一共用I/O線，例如，各別感測放大器及/或計算組件中之每一者可選擇性地耦合至共用I/O線455-1、455-2、…、455-M中之一者。 如與長數位線子陣列426-N-1相關聯之感測組件條帶424-N-1中所展示，一感測組件條帶可經組態以包含數目與經組態以用於資料儲存之第二子集中之記憶體胞元之複數個行422之數目對應之複數個感測放大器406 (例如，不具有計算組件)。感測組件條帶424-N-1中之該數目個感測放大器可選擇性地耦合至一共用I/O線，例如，各別感測放大器中之每一者可選擇性地耦合至共用I/O線455-1、455-2、…、455-M中之一者。 在某些實施例中，該複數個子陣列之第一子集(例如，短數位線子陣列425)可係PIM DRAM胞元之一定數目個子陣列。藉由比較，在某些實施例中，該複數個子陣列之第二子集(例如，長數位線子陣列426)可係或可包含除PIM DRAM胞元以外之記憶體胞元之一定數目個子陣列。舉例而言，如先前所闡述，第二子集之記憶體胞元可與未形成有計算組件之感測電路相關聯，使得降低或消除處理功能性。另一選擇係或另外，可在用於儲存資料之長數位線子陣列中利用除DRAM以外之一或若干類型之記憶體胞元。 在各種實施例中，如圖1B及圖1C中所展示，第一子集中之子陣列之數目可與第二子集中之子陣列之數目對應，例如，以一1:1比率來組態。舉例而言，如圖1C中所展示，第一子集中之該數目個子陣列中之每一者可與第二子集中之一各別子陣列實體地相關聯。另一選擇係或另外，如圖1B中所展示，第一子集中之該數目個子陣列可作為一第一區塊而彼此實體地相關聯且第二子集中之該數目個子陣列亦可作為一第二區塊而彼此實體地相關聯。此等替代組態可在記憶組及/或記憶組之分割區之間變化。在某些實施例中，第一子集中之子陣列之數目可對應於第二子集中之子陣列之各別複數，例如，其中第一子集中之一子陣列相對於第二子集中之該複數個子陣列以1:2、1:4及/或1:8等比率來組態。舉例而言，第一子集中之該數目個子陣列中之每一者可與第二子集中之該各別複數個子陣列實體地相關聯，例如，第一子集中之一個子陣列可毗鄰第二集中之四個子陣列，此可後續接著第一子集中之另一子陣列毗鄰於第二集中之四個子陣列等。 本文中所闡述之記憶體器件120可包含複數個子陣列之第一子集、該複數個子陣列之第二子集及複數個分割區(例如，圖1C中之128-0、128-1、…、128-M-1)，其中在某些實施例中該複數個分割區中之每一分割區可包含來自各別第一子集125之至少一個子陣列及來自各別第二子集126之至少一個子陣列。記憶體器件120可包含由分割區共用之一I/O線155。共用I/O線155可包含複數個部分，例如，該複數個部分可對應於分割區128-0、128-1、…、128-M-1之長度。隔離電路可經組態以可選擇性地連接共用I/O線之該複數個部分中之一第一部分與共用I/O線之一第二部分，其中該第一部分對應於該複數個分割區中之一第一分割區(例如，128-0)且該第二部分對應於該複數個分割區中之一第二分割區(例如，128-1)。 在某些實施例中，可將已在一短數位線快取記憶體子陣列中被執行複數個順序操作之結果資料值傳回至資料值原本自其發送之相同長數位線儲存子陣列及/或可傳回已被執行操作之資料值以用於儲存於不同於資料值原本自其發送之儲存子陣列之一長數位線子陣列中。因此，可傳回已被執行該複數個順序操作之結果資料值以用於儲存於一個以上長數位線子陣列中。另一選擇係或另外，原始資料值可自本文中所闡述之該數目個記憶組暫存器158及/或向量暫存器159中之至少一者獲得及/或結果資料值可發送至該數目個記憶組暫存器158及/或向量暫存器159中之至少一者。 如本文中所闡述，控制器140可耦合至一記憶體器件(例如，120)之一記憶組(例如，121)以執行一命令以執行複數個順序操作。一I/O線(例如，圖4A及圖4B中之455-1、455-2、…、455-M)可由第二子集426及第一子集425之感測電路450共用。共用I/O線可經組態以可選擇性地耦合至第一子集之感測電路以使得儲存於第二子集中之一定數目個資料值能夠移動至第一子集中之一選定子陣列之感測電路。如本文中所闡述，控制器140經組態以引導在第一子集中之選定子陣列(例如，425-0)之感測電路450中對該數目個資料值執行複數個順序記憶體內操作。 在某些實施例中，控制器140可經組態以引導在由感測電路對資料值執行該複數個順序操作之前將該數目個資料值自第一子集中之選定子陣列(例如，425-0)之感測電路(例如，450-0、450-1、…、450-X-1)移動至選定子陣列之一定數目個選定列119。另一選擇係或另外，控制器140可經組態以引導繼由感測電路對資料值執行該複數個順序操作之後將該數目個資料值自第一子集中之選定子陣列之感測電路移動至選定子陣列之一定數目個選定列。 在某些實施例中，控制器140可經組態以引導經由共用I/O線(例如，455-1)將由執行該複數個順序操作產生之一資料值自第一子集中之選定子陣列(例如，425-0)之感測電路(例如，450-0、450-1、 …、450-X-1)移動至第二子集中之一選定子陣列(例如，425-N-1)。複數個共用I/O線(例如，455-1、455-2、…、455-M)可經組態以可選擇性地耦合至該複數個子陣列之感測電路(例如，子陣列425-0及426-N-1之感測電路450-0、450-1、…、450-X-1)以可選擇性地使得儲存於第二子集中之複數個資料值能夠並行移動至第一子集之可選擇性地經耦合感測電路中之對應複數個感測放大器及/或計算組件。該複數個共用I/O線可經組態以可選擇性地耦合至該複數個子陣列之感測電路以可選擇性地使得該複數個資料值能夠自感測儲存於第二子集426中之該複數個資料值之對應複數個感測放大器(例如，406-0、406-1、…、406-X-1)並行移動至第一子集425之可選擇性地經耦合感測電路(例如，包含感測放大器406及計算組件431)。該複數個感測放大器(例如，406-0、406-1、…、406-X-1)可包含於第二子集426之感測電路(例如，450-0、450-1、…、450-X-1)中。在某些實施例中，與第一子集425之感測電路相比較，第二子集426之感測電路可不包含計算組件431。 在某些實施例中，記憶體器件120可包含可選擇性地耦合至控制器140之一定數目個(例如，一或多個)記憶組暫存器158。如本文中所闡述，控制器140可經組態以引導在第一子集中之選定子陣列之感測電路中對該數目個資料值執行複數個順序記憶體內操作且將由執行該複數個順序操作產生之一資料值自感測電路移動至一選定目的地。舉例而言，該選定目的地可係第一子集425之一選定子陣列中之一選定列119、第二子集426之一選定子陣列中之一選定列118及/或一選定記憶組暫存器158中之一選定列(未展示)。 在某些實施例中，記憶體器件120可包含由第一子集之一選定子陣列之感測電路(例如，圖4A及圖4B中之感測組件條帶424-0)及第二子集之一選定子陣列之感測電路(例如，圖4A及圖4B中之感測組件條帶424-N-1)以及選定記憶組暫存器158共用之一I/O線(例如，如在155處所展示且結合圖1C所闡述)。該共用I/O線可經組態以可選擇性地耦合至第一子集之感測電路以使得儲存於第一子集425中之一定數目個結果資料值能夠移動至選定目的地(例如，第二子集426之選定子陣列中之選定列118及/或一選定記憶組暫存器158中之選定列)。 在某些實施例中，記憶體器件120可包含可選擇性地耦合至控制器140之一定數目個(例如，一或多個)向量暫存器159。因此，如圖1C中所展示且結合圖1C所闡述，由第一子集之選定子陣列之感測電路及第二子集之選定子陣列之感測電路以及選定記憶組暫存器共用之I/O線可進一步由一選定向量暫存器159共用。在某些實施例中，儲存於第一子集中之該數目個結果資料值可移動至選定目的地，除了第二子集426之選定子陣列中之選定列118，該選定目的地亦可包含一選定記憶組暫存器158中之選定列及/或向量暫存器159中之一選定列(未展示)。 在某些實施例中，控制邏輯(例如，連接至控制器140及/或邏輯電路170及/或控制器140及/或邏輯電路170之一部分)可呈負責自圖1A及圖1B中之一指令快取記憶體171、陣列130及/或主機110提取及執行機器指令(例如，微碼指令)之一微碼引擎(未展示)之形式。該微碼引擎亦可呈一定數目個微碼引擎及/或ALU電路之形式。該微碼引擎可經組態以執行一指令集以引導將一定數目個資料值自選自該複數個子陣列之第一子集中之一源列(例如，子集425中之列119)或第二子集中之一源列(例如，子集426中之列118)之對應數目個記憶體胞元移動至選定記憶組暫存器158中之選定列及/或一選定向量暫存器159中之一選定列中之對應數目個記憶體胞元。 該微碼引擎可進一步經組態以執行一指令集以可選擇性地引導將資料值儲存於第二子集426中之選定子陣列、選定記憶組暫存器158中之選定列及/或向量暫存器159中之選定列中。各別資料值之儲存可相對於各別資料值在第一子集425之一源列119中之一記憶體胞元中之儲存在選定目的地中可選擇性地偏移一定數目個記憶體胞元。在某些實施例中，第一子集中之選定源列119中之記憶體胞元之一第一數目可不同於第二子集426中之源列118、選定記憶組暫存器158中之選定列及/或向量暫存器159中之選定列中之至少一者中之記憶體胞元之一第二數目。 在某些實施例中，記憶體器件120可包含由第一子集之一選定子陣列(例如，425-0)之感測電路450及第二子集之一選定子陣列(例如，426-N-1)之感測電路450、選定記憶組暫存器158及一選定向量暫存器159共用之一I/O線，例如，455-1、455-2、…、455-M。該微碼引擎可經組態以執行一指令集以引導共用I/O線可選擇性地耦合至第一子集及第二子集之感測電路從而可選擇性地使得儲存於第一子集425及/或第二子集426中之一定數目個結果資料值能夠移動至選定目的地。在各種實施例中，選定目的地可係選定記憶組暫存器158中之選定列及/或選定向量暫存器159中之選定列。 在某些實施例中，除了或替代本文中所闡述之共用I/O線，記憶體器件120亦可包含連接電路(例如，如在232-1及232-2處所展示且結合圖2所闡述)。該連接電路可經組態以將耦合至第二子集中之一定數目個子陣列(例如，如圖1C中所展示且結合圖1C所闡述之長數位線子陣列126-0、126-1、…、126-N-1)中之一特定行(例如，圖4A及圖4B中之行422-0、422-1、…、422-X-1)之感測電路連接(例如，如在217-1及217-2處所展示)至第一子集中之一第一子陣列(例如，短數位線子陣列125-0)中之一對應行中之一定數目個列。該微碼引擎可經組態以執行一指令集以引導連接電路將複數個資料值自第二子集中之該數目個子陣列移動至第一子集中之第一子陣列中之對應複數個選定列119及對應行以用於執行該複數個順序操作。第一子集中之第一子陣列中之該複數個選定列及對應行可經組態(例如，打開)以接收該複數個資料值。 控制器140可引導在第一子集中之第一子陣列(例如，125-0)之感測電路250中對該複數個資料值執行該複數個順序操作。舉例而言，在某些實施例中，記憶體器件120可經組態以將複數個資料值自長數位線子陣列126-0、126-1、 …、126-N-1中之一或多者移動(例如，順序地或並行地)至選定短數位線子陣列125-0之選定列119以使得能夠對資料值執行該複數個順序操作。 連接電路232可進一步經組態以可選擇性地耦合至第一子集425之感測電路(例如，感測放大器206及計算組件231)及第二子集426之感測電路(例如，感測放大器206)以可選擇性地使得儲存於第一子集425及第二子集426中之一定數目個結果資料值能夠移動至選定目的地。類似於共用I/O線，選定目的地可係選定記憶組暫存器158中之選定列及/或選定向量暫存器159中之選定列。 如此，繼由第一子陣列之感測電路對一第一資料值執行複數個順序操作之後，經由共用I/O線之第一部分(例如，對應於分割區128-0)進行之一經引導資料移動可係自第一子集中之一第一子陣列(例如，短數位線子陣列125-0)至第二子集中之一第三子陣列(例如，長數位線子陣列126-1)。在某些實施例中，繼由第二子陣列之感測電路對一第二資料值執行該複數個順序操作之後，經由共用I/O線之第二部分(例如，對應於分割區128-1)進行之一經引導資料移動可係自第一子集中之一第二子陣列(例如，短數位線子陣列125-2)至第二子集中之一第四子陣列(例如，長數位線子陣列126-2 (未展示))。舉例而言，該經引導資料移動可在第一分割區(例如，128-0)內，及/或該經引導資料移動可(例如)在第二分割區(例如，128-1)內並行地執行。 在各種實施例中，控制器140可經組態以可選擇性地引導隔離電路(未展示)在一經引導資料移動期間將第一部分(例如，對應於分割區128-0)連接至第二部分(例如，對應於任一分割區128-1、…、128-M-1)。經由共用I/O線之經連接第一部分及第二部分進行之該經引導資料移動可係自第二部分中之第二子集中之一子陣列(例如，長數位線子陣列126-N-1)至第一部分中之第一子集中之一子陣列(例如，短數位線子陣列125-0)。在各種實施例中，控制器140亦可經組態以可選擇性地引導隔離電路在一經引導資料移動期間將第一部分連接至第二部分，其中繼對一資料值執行該複數個順序操作之後，經由共用I/O線之經連接第一部分及第二部分進行之該經引導資料移動可係自第一部分中之第一子集中之子陣列(例如，短數位線子陣列125-0)至第二部分中之第二子集中之一子陣列(例如，資料值原本自其發送之長數位線子陣列126-N-1)及/或至分割區128-1、…、128-M-1中之任何其他長數位線子陣列。 在各種實施例中，該數目個子陣列可在一記憶組中之複數個分割區之間及/或在記憶組之間不同。長數位線子陣列與短數位線子陣列之比率或任一類型之子陣列在連接分割區之前是否存在於一分割區中在一記憶組中之複數個分割區之間及/或在記憶組之間亦可不同。 如本文中所闡述，一感測組件條帶(例如，424-N-1)可包含一定數目個感測放大器，該數目個感測放大器經組態以將一定量之資料自第二子集中之一第一子陣列(例如，長數位線子陣列426-N-1)之一列(例如，列118中之一或多者)並行移動至複數個共用I/O線(例如，455-1、455-2、…、455-M)，其中該資料量對應於該複數個共用I/O線之至少一千位元寬度。與第一子集中之一第一子陣列(例如，短數位線子陣列425-0)相關聯之一感測組件條帶(例如，424-0)可包含經組態以接收(例如，快取)自第二子集中之第一子陣列之列感測且經由該複數個共用I/O線並行移動之一定量之資料之一定數目個感測放大器406及計算組件431。控制器140可經組態以引導由與短數位線子陣列相關聯之感測組件條帶中之至少一個計算組件對該量之所接收資料中之至少一個資料值執行複數個順序操作。 儘管本文中之闡述已出於清晰目的而提及幾個部分及分割區，但本文中呈現之裝置及方法可調適至任一數目個共用I/O線之部分、分割區、子陣列及/或其中之列。舉例而言，控制器140可發送信號以引導經由共用I/O線之各別部分之隔離電路將一記憶組中之一第一子陣列與該記憶組中之一最後子陣列連接及斷開連接以達成自任一分割區中之一子陣列至任一其他分割區中之一子陣列之資料移動，例如，該等分割區可係毗鄰的及/或由一定數目個其他分割區分開。另外，儘管共用I/O線之兩個經斷開連接部分經闡述以達成兩個各別成對分割區內之並行資料移動，但控制器140可發送信號以引導經由共用I/O線之任一數目個部分之隔離電路進行連接及斷開連接以達成任一數目個各別成對分割區內之並行資料移動。此外，可使資料在共用I/O線之各別部分中在第一方向及/或第二方向中之任一者上可選擇性地並行移動。 如本文中所闡述，提供用於操作一記憶體器件120以藉由由一處理資源執行非暫時性指令而執行記憶體內操作之一方法。該方法可包含對複數個資料值執行複數個順序記憶體內操作。該複數個資料值之數目可對應於一第一感測組件條帶(例如，424-0)中之感測放大器406及/或計算組件431之一數目，感測放大器406及/或計算組件431經耦合以接收自一選定第二子陣列(例如，426-0)移動至一選定第一子陣列(例如，425-0)之該複數個資料值及/或對該複數個資料值進行操作。可繼感測選定第二子陣列中之該複數個資料值且將該複數個所感測資料值移動至耦合至選定第一子陣列之第一感測組件條帶之後執行該複數個順序操作。 舉例而言，可在記憶體器件之一記憶組121中之一選定第二子陣列(例如，長數位線子陣列426-N-1)之一選定第一列(例如，列118中之一或多者)中之一選定記憶體胞元中感測一資料值。該所感測資料值可移動至耦合至記憶組中之一選定第一子陣列(例如，短數位線子陣列425-0)之一第一感測組件條帶(例如，424-0)。在某些實施例中，該選定第一子陣列可在該選定第一子陣列之一行中組態有數目為該選定第二子陣列之一行中之記憶體胞元之數目之至多一半之記憶體胞元。可對耦合至選定第一子陣列之第一感測組件條帶中之所感測資料值執行複數個順序操作。如本文中所闡述，已被執行該複數個順序操作之一結果資料值可自第一感測組件條帶(例如，424-0)移動至一選定子陣列(例如，短數位線子陣列425及/或長數位線子陣列426)中之一選定列中之一記憶體胞元及/或移動至一暫存器(例如，記憶組暫存器158及/或向量暫存器159)中之一選定列中之一記憶體胞元。 在各種實施例中，該方法可包含將該複數個所感測資料值順序地儲存於耦合至選定第二(例如，長數位線)子陣列426-N-1的記憶組中之一第二感測組件條帶(例如，424-N-1)中，且將該複數個所感測資料值自第二感測組件條帶移動至耦合至選定第一子陣列之第一感測組件條帶。 由執行該複數個順序操作產生之一第一資料值可自短數位線陣列425-0之第一感測組件條帶(例如，424-0)移動至選定第一子陣列之一選定第一列119。所得第一資料值可儲存於選定第一子陣列(例如，短數位線子陣列425-0)之選定第一列119中。 在某些實施例中，該方法可進一步包含由耦合至選定第一子陣列之第一感測組件條帶對自選定第一列移動之所得第一資料值執行另一操作。由執行其他操作產生之一第二資料值可儲存於選定第一子陣列之一選定第二列中。在某些實施例中，該方法可進一步包含將所得第一資料值自選定第一子陣列之選定第一列移動至選定第一子陣列之一選定第二列。繼將所得第一資料值移動至選定第一子陣列之該選定第二列之後，可由耦合至選定第一子陣列之第一感測組件條帶(例如，短數位線陣列425-0之感測組件條帶424-0)對所得第一資料值執行另一操作。 另一選擇係或另外，該方法可進一步包含在耦合至選定第一子陣列之第一感測組件條帶(例如，短數位線陣列425-0之感測組件條帶424-0)中對該複數個所感測資料值執行該複數個順序操作。由執行該複數個順序操作產生之一資料值可自第一感測組件條帶移動至第二子陣列中之一選定列(例如，長數位線子陣列425-N-1中之列118)。 在各種實施例中，已被執行該複數個順序操作之結果資料值可選擇性地移動至一定數目個位置，其中結果資料值移動至一個位置不排除結果資料值移動至一或多個其他位置。舉例而言，結果資料值可自感測組件條帶(例如，424-0)移動至記憶體器件之一相同記憶組中之選定第一子陣列之選定第一列中之選定記憶體胞元。舉例而言，已被執行該複數個順序操作之結果資料值可傳回至結果資料值原本自其發送之記憶體胞元。結果資料值可自感測組件條帶移動至同一記憶組中之選定第二子陣列之一選定第二列中之一選定記憶體胞元。舉例而言，結果資料值可傳回至結果資料值自其發送之子陣列中之一不同列中之一記憶體胞元。結果資料值可自感測組件條帶移動至相同記憶組中之一選定第二子陣列中之一選定列中之一選定記憶體胞元。舉例而言，結果資料值可傳回至係結果資料值自其發送之一不同子陣列之一子陣列之一列中之一記憶體胞元。 結果資料值可自感測組件條帶移動至相同記憶組中之選定第二子陣列之複數個選定列中之每一者中之一選定記憶體胞元。舉例而言，結果資料值可傳回至結果資料值自其發送之子陣列中之一個以上列中之每一者中之一記憶體胞元。結果資料值可自感測組件條帶移動至複數個選定列中之每一者中之一選定記憶體胞元，其中每一選定列在相同記憶組中之複數個子陣列中之一各別子陣列中。舉例而言，結果資料值可傳回至一個以上列中之每一者中之一記憶體胞元，其中每一列在結果資料值自其發送的記憶組中之一不同子陣列中。 在某些實施例中，結果資料值可自感測組件條帶移動至一不同記憶組中之一選定子陣列中之一選定列中之一選定記憶體胞元。舉例而言，已被執行該複數個順序操作之結果資料值可傳回至在記憶體器件之一不同記憶組中之結果資料值自其發送之一子陣列中之一記憶體胞元。儘管經由共用I/O線之資料值移動可在相同記憶組中，但可利用結合圖2所闡述之連接電路232-1及232-2以用於記憶組之間的資料移動。 如本文中所闡述，在某些實施例中，該方法可包含將所感測資料值儲存於耦合至選定第二子陣列(例如，426-N-1)之一第二感測組件條帶(例如，424-N-1)中。該所感測資料值可自該第二感測組件條帶移動至耦合至選定第一子陣列(例如，425-0)之一第一感測組件條帶(例如，424-0)。該所感測資料值可儲存於選定第一子陣列之一選定第二列(例如，列119中之一或多者)中之一記憶體胞元中。在各種實施例中，可在對所感測資料值執行操作之前及/或繼對所感測資料值執行操作之後將所感測資料值儲存於選定第一子陣列中。 該方法可包含在耦合至選定第一子陣列之感測組件條帶中對所感測資料值執行複數個操作(例如，一操作序列)。舉例而言，一定數目個資料值可自一長數位線子陣列(例如，426-N-1)之一列移動至一短數位線子陣列(例如，425-0)，以用於以相對於一操作序列中之每一操作之一結果至一長數位線子陣列之傳回而改良之一速度、速率及/或效率執行該序列。可在耦合至短數位線子陣列之感測組件條帶中以經改良速度、速率及/或效率執行每一操作且彼優點可隨著操作序列中之每一額外操作成比例地增加。已被執行該複數個操作之結果資料值可自感測組件條帶移動至在一定數目個位置中之一選定子陣列及/或暫存器中之一選定列中之 一記憶體胞元，如本文中所闡述。 在某些實施例中，該方法可包含經由由第一及第二感測組件條帶共用之一I/O線(例如，455-1)使耦合至選定第一子陣列(例如，425-0)之一第一感測組件條帶(例如，424-0)與耦合至選定第二子陣列(例如，426-N-1)之一第二感測組件條帶(例如，424-N-1)可選擇性地耦合。該方法可包含經由共用I/O線使該複數個所感測資料值自耦合至選定第二子陣列之第二感測組件條帶移動至耦合至選定第一子陣列之第一感測組件條帶。在各種實施例中，該方法可包含由第一感測組件條帶執行該複數個順序操作而在完成該複數個順序操作中之一最後操作之前不將該各別複數個操作之一結果移動至第二子陣列之第二感測組件條帶或一記憶體胞元。該方法可包含經由共用I/O線(例如，其可不同於先前共用I/O線)將由完成該複數個順序操作中之該最後操作產生之一資料值自第一感測組件條帶(例如，424-0)移動至第二子陣列(例如，選自426-0、…、426-N-1之一或多個子陣列)之第二感測組件條帶(例如，424-N-1)或記憶體胞元。可將由完成該複數個順序操作產生之資料值寫入至選定第一子陣列中之至少一個選定列118之至少一個選定記憶體胞元。 雖然已在本文中圖解說明且闡述包含控制器、短數位線子陣列、長數位線子陣列、記憶組暫存器、向量暫存器、感測電路、感測放大器、計算組件、感測組件條帶、共用I/O線、行選擇電路、多工器、連接電路等之各種組合及組態之實例性實施例，但本發明之實施例不限於本文中明確地陳述之彼等組合。本文中所揭示之控制器、短數位線子陣列、長數位線子陣列、記憶組暫存器、向量暫存器、感測電路、感測放大器、計算組件、感測組件條帶、共用I/O線、行選擇電路、多工器、連接電路等之其他組合及組態明確地包含在本發明之範疇內。 雖然本文中已圖解說明及闡述特定實施例，但熟習此項技術者將瞭解，旨在達成相同結果之一配置可替代所展示之特定實施例。本發明意欲涵蓋本本發明之一或多項實施例之更改或變化。應理解，已以一說明性方式而非一限定性方式做出以上說明。在審閱以上說明之後，熟習此項技術者將旋即明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一或多項實施例之範疇包含其中使用以上結構及程序之其他應用。因此，本發明之一或多項實施例之範疇應參考所附申請專利範圍連同授權此等申請專利範圍之等效內容之全部範疇來判定。 在前述實施方式中，出於簡化本發明之目的，將某些特徵一起集合於一單項實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之一意圖。而是，如所附申請專利範圍所反映，發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，特此將所附申請專利範圍併入至實施方式中，其中每一請求項獨立地作為一單獨實施例。
100‧‧‧計算系統/系統
110‧‧‧主機
118‧‧‧列/選定列/源列
119‧‧‧列/選定列/源列/選定源列/選定第一列
120‧‧‧記憶體器件/器件
121‧‧‧記憶組/特定記憶組
122‧‧‧記憶體行/行
123‧‧‧記憶組區段/區段
124-0至124-N-1‧‧‧放大區域/感測組件條帶
125-0‧‧‧快取記憶體子陣列/子陣列/短數位線子陣列/第一子陣列
125-1‧‧‧子陣列/短數位線子陣列/快取記憶體子陣列
125-2‧‧‧子陣列/短數位線子陣列
126-0至126-N-1‧‧‧長數位線子陣列/子陣列
128‧‧‧分割區
128-0‧‧‧分割區/第一分割區
128-1‧‧‧分割區/第二分割區
128-M-1‧‧‧分割區/第三分割區
130‧‧‧記憶體陣列/陣列
140‧‧‧控制器
141‧‧‧命令/資料
142‧‧‧位址電路
143‧‧‧通道控制器
144‧‧‧輸入/輸出電路
146‧‧‧列解碼器
148‧‧‧寫入電路
149‧‧‧寫入路徑
150‧‧‧感測電路/第一感測電路
151‧‧‧控制與資料暫存器
152‧‧‧行解碼器
153‧‧‧位址與控制路徑
154‧‧‧控制匯流排
155‧‧‧輸入/輸出線/共用輸入/輸出線
156‧‧‧資料匯流排
157‧‧‧帶外匯流排
158‧‧‧記憶組暫存器/選定記憶組暫存器
159‧‧‧向量暫存器/選定向量暫存器
160‧‧‧邏輯組件
161‧‧‧讀取路徑
170‧‧‧邏輯/邏輯電路/周邊感測放大器與邏輯
171‧‧‧指令快取記憶體
202-1‧‧‧電晶體
202-2‧‧‧電晶體
203-1‧‧‧電容器
203-2‧‧‧電容器
204-X‧‧‧存取線/字線
204-Y‧‧‧存取線/字線
205-1‧‧‧數位線/感測線
205-2‧‧‧數位線
206‧‧‧感測放大器
207-1‧‧‧通過閘
207-2‧‧‧通過閘
212-1‧‧‧接地(GND)
212-2‧‧‧VDD
213‧‧‧操作選擇邏輯
214‧‧‧平衡電路
215‧‧‧鎖存器/交叉耦合鎖存器/初級鎖存器
224‧‧‧電晶體
225-1‧‧‧電晶體
225-2‧‧‧電晶體
226‧‧‧平衡(EQ)控制信號線
227-1‧‧‧N通道電晶體/NMOS電晶體/電晶體
227-2‧‧‧N通道電晶體/NMOS電晶體/電晶體
229-1‧‧‧P通道電晶體/PMOS電晶體/電晶體
229-2‧‧‧P通道電晶體/PMOS電晶體/電晶體
230‧‧‧記憶體陣列
231‧‧‧計算組件
232-1‧‧‧連接電路
232-2‧‧‧連接電路
250‧‧‧感測電路
264‧‧‧次級鎖存器
305-1‧‧‧數位線/感測線
305-2‧‧‧數位線/感測線
306-0至306-7‧‧‧感測放大器
307-1‧‧‧通過閘
307-2‧‧‧通過閘
319‧‧‧特定列/列
322-0‧‧‧行/特定行
331-0至331-7‧‧‧計算組件
350-0至350-7‧‧‧感測電路
355‧‧‧輸入/輸出線/共用輸入/輸出線/共用差動輸入/輸出線
358-1‧‧‧行選擇電路
358-2‧‧‧行選擇電路
359-1‧‧‧選擇電晶體/行選擇電路
359-2‧‧‧選擇電晶體/行選擇電路
405-0‧‧‧數位線
406-0至406-X-1‧‧‧感測放大器
422-0至422-X-1‧‧‧行
424-0‧‧‧感測組件條帶/第一感測組件條帶
424-N-1‧‧‧感測組件條帶/第二感測組件條帶
425-0‧‧‧短數位線子陣列/子陣列/第一子陣列
426-N-1‧‧‧長數位線子陣列/子陣列/第二子陣列
431-0至431-X-1‧‧‧計算組件
450-0至450-X-1‧‧‧感測電路
455-1至455-M‧‧‧輸入/輸出線/共用輸入/輸出線
460-1‧‧‧多工器
460-2‧‧‧多工器
462-1至462-M‧‧‧部分/子陣列部分
ACT‧‧‧信號
COL0-COL7‧‧‧行
DIGIT(D)‧‧‧數位線
DIGIT(D)_‧‧‧數位線
DIGIT_0-7‧‧‧感測線
DIGIT_0*-7*‧‧‧感測線
EQ‧‧‧平衡
PASS‧‧‧操作選擇信號
RNL*‧‧‧信號
S‧‧‧節點
S*‧‧‧節點
VDD‧‧‧供應電壓
VDD/2‧‧‧平衡電壓
圖1A係根據本發明之一定數目項實施例之呈包含一記憶體器件之一計算系統之形式之一裝置之一方塊圖。 圖1B係根據本發明之一定數目項實施例之一記憶體器件之一記憶組區段之一方塊圖。 圖1C係根據本發明之一定數目項實施例之一記憶體器件之一記憶組之一方塊圖。 圖2係圖解說明根據本發明之一定數目項實施例之一記憶體器件之感測電路之一示意圖。 圖3係圖解說明根據本發明之一定數目項實施例之用於一記憶體器件中之資料移動之電路之一示意圖。 圖4A及圖4B係圖解說明根據本發明之一定數目項實施例之用於一記憶體器件中之資料移動之電路之另一示意圖。

Claims (25)

  1. 一種裝置，其包括： 一記憶體器件，其包括：記憶體胞元之複數個子陣列，該複數個子陣列包含該各別複數個子陣列之一第一子集及該各別複數個子陣列之一第二子集；第一感測電路，其耦合至該第一子集，該第一感測電路包含一感測放大器及一計算組件；及一控制器，其經組態以引導：一定數目個資料值自該第二子集中之一子陣列至該第一子集中之一子陣列之一第一移動；及藉由耦合至該第一子集之該第一感測電路之該感測放大器及該計算組件對該數目個資料值執行複數個順序記憶體內操作。
  2. 如請求項1之裝置，其中該控制器進一步經組態以引導： 一資料值自該第一子集中之該子陣列至該第二子集中之一子陣列之一第二移動；且其中該資料值係對自該第二子集中之該子陣列移動之該數目個資料值執行之該複數個順序操作之一結果。
  3. 如請求項1之裝置，其中該各別複數個順序操作中之每一者之結果由該第一子集中之該子陣列儲存直至完成該複數個順序操作之該執行以計算出該複數個順序操作中之一最後操作之一結果為止。
  4. 如請求項1之裝置，其中該各別複數個順序操作中之每一者之結果由耦合至該第一子集之該第一感測電路儲存直至完成該複數個順序操作之該執行以計算出該複數個順序操作中之一最後操作之一結果為止。
  5. 如請求項1之裝置，其中該記憶體器件進一步包括： 第二感測電路，其耦合至該第二子集；且其中：該第二感測電路包含一感測放大器且不包含計算組件；且在將被該第一感測電路執行該複數個順序操作之該數目個資料值之該第一移動之前，該第二子集將該數目個資料值作為一定數目個所感測資料值儲存於該第二感測電路中。
  6. 如請求項1之裝置，其中繼該資料值之一第二移動之後，該第二子集中之一子陣列儲存已被該第一感測電路執行該複數個順序操作之一結果資料值。
  7. 如請求項1之裝置，其中繼該資料值之一第二移動之後，該第一子集中之一子陣列儲存已被該第一感測電路執行該複數個順序操作之一結果資料值。
  8. 一種裝置，其包括： 一控制器，其耦合至一記憶體器件以執行一命令以執行複數個順序操作，其中該記憶體器件包括：複數個記憶體胞元子陣列之一第一子集；該複數個記憶體胞元子陣列之一第二子集；感測電路，其可選擇性地耦合至該第一子集及該第二子集，該感測電路包含耦合至該第一子集之一各別感測線之一感測放大器及一計算組件；及一I/O線，其由該第二子集及該第一子集之該感測電路共用，該共用I/O線經組態以可選擇性地耦合至該第一子集之該感測電路以使得儲存於該第二子集中之一定數目個資料值能夠移動至該第一子集中之一選定子陣列之該感測電路；且其中該控制器經組態以引導該在該第一子集中之該選定子陣列之該感測電路中對該數目個資料值執行該複數個順序記憶體內操作。
  9. 如請求項8之裝置，其中該控制器進一步經組態以引導經由該共用I/O線將由執行該複數個順序操作產生之一資料值自該第一子集中之該選定子陣列之該感測電路移動至該第二子集中之一選定子陣列。
  10. 如請求項8之裝置，其中： 複數個共用I/O線經組態以：可選擇性地耦合至該複數個子陣列之該感測電路以可選擇性地使得儲存於該第二子集中之複數個資料值能夠並行移動至該第一子集之可選擇性地經耦合感測電路中之對應複數個感測放大器及/或計算組件。
  11. 如請求項8之裝置，其中： 複數個共用I/O線經組態以：可選擇性地耦合至該複數個子陣列之該感測電路以可選擇性地使得複數個資料值能夠自感測儲存於該第二子集中之該複數個資料值之對應複數個感測放大器並行移動至該第一子集之可選擇性地經耦合感測電路；且其中該複數個感測放大器包含於該第二子集之該感測電路中。
  12. 如請求項8之裝置，其中該記憶體器件進一步包括： 複數個感測組件條帶，其中該複數個感測組件條帶中之每一感測組件條帶耦合至該複數個子陣列之該第一子集及該第二子集之一各別子陣列；且 該I/O線由該複數個感測組件條帶之一經耦合對中之該感測電路可選擇性地共用。
  13. 如請求項8之裝置，其中： 該複數個子陣列之該第一子集係記憶體內處理(PIM)動態隨機存取記憶體(DRAM)胞元之一定數目個子陣列；且 該複數個子陣列之該第二子集係除PIM DRAM胞元以外之記憶體胞元之一定數目個子陣列。
  14. 如請求項8之裝置，其中該第一子集中之一第一子陣列之一感測線之一第一長度係該第二子集中之一第一子陣列之一感測線之一第二長度之至多一半。
  15. 一種裝置，其包括： 一控制器，其耦合至一記憶體器件，其中該記憶體器件包括：複數個記憶體胞元子陣列之一第一子集；該複數個記憶體胞元子陣列之一第二子集；感測電路，其耦合至該第一子集及該第二子集，該感測電路包含耦合至該第一子集之複數個感測線中之一各別感測線之一感測放大器及一計算組件；及一定數目個記憶組暫存器，其可選擇性地耦合至該控制器；且其中該控制器經組態以引導：在該第一子集中之該選定子陣列之該感測電路中對一定數目個資料值執行複數個順序記憶體內操作；及將由該執行該複數個順序操作產生之一資料值自該感測電路移動至一選定目的地；且其中該選定目的地包括該第一子集之一選定子陣列中之一選定列、該第二子集之一選定子陣列中之一選定列、及一選定記憶組暫存器中之一選定列。
  16. 如請求項15之裝置，其中該記憶體器件進一步包括： 一I/O線，其由該第一子集之一選定子陣列之該感測電路及該第二子集之一選定子陣列之該感測電路以及該選定記憶組暫存器共用；且其中： 該共用I/O線經組態以可選擇性地耦合至該第一子集之該感測電路以使得儲存於該第一子集中之一定數目個結果資料值能夠移動至該選定目的地；且 該選定目的地包括該第二子集之該選定子陣列中之該選定列及一選定記憶組暫存器中之該選定列。
  17. 如請求項15之裝置，其中該記憶體器件進一步包括： 一定數目個向量暫存器，其可選擇性地耦合至該控制器； 一I/O線，其由該第一子集之一選定子陣列之該感測電路及該第二子集之一選定子陣列之該感測電路、該選定記憶組暫存器以及一選定向量暫存器共用；且其中： 該共用I/O線經組態以可選擇性地耦合至該第一子集之該感測電路以使得儲存於該第一子集中之一定數目個結果資料值能夠移動至該選定目的地；且 其中該選定目的地包括該第二子集之該選定子陣列中之該選定列、該選定記憶組暫存器中之該選定列、及該選定向量暫存器中之一選定列。
  18. 如請求項15之裝置，其中該記憶體器件進一步包括： 一I/O線，其由該第一子集之一選定子陣列之該感測電路及該第二子集之一選定子陣列之該感測電路、該選定記憶組暫存器以及一選定向量暫存器共用；及一微碼引擎，其經組態以執行一指令集以引導：該共用I/O線可選擇性地耦合至該第一子集之該感測電路及該第二子集以可選擇性地使得儲存於該第一子集及該第二子集中之一定數目個結果資料值能夠移動至該選定目的地；且其中該選定目的地包括該選定記憶組暫存器中之該選定列及該選定向量暫存器中之該選定列。
  19. 如請求項15之裝置，其中該記憶體器件進一步包括： 連接電路，其經組態以將耦合至該第二子集中之一定數目個子陣列中之一特定行之感測電路連接至該第一子集中之一第一子陣列中之一對應行中之一定數目個列；及一微碼引擎，其經組態以執行一指令集以引導：該連接電路將複數個資料值自該第二子集中之該數目個子陣列引導至該第一子集中之該第一子陣列中之對應複數個選定列及該對應行以用於執行該複數個順序操作；該第一子集中之該第一子陣列中之該複數個選定列及該對應行接收該複數個資料值；且該控制器引導該在該第一子集中之該第一子陣列之該感測電路中對該複數個資料值執行該複數個順序操作。
  20. 如請求項19之裝置，其中： 該連接電路進一步經組態以：可選擇性地耦合至該第一子集及該第二子集之該感測電路以可選擇性地使得儲存於該第一子集及該第二子集中之一定數目個結果資料值能夠移動至該選定目的地；且其中該選定目的地包括該選定記憶組暫存器中之該選定列及該選定向量暫存器中之該選定列。
  21. 一種用於操作一記憶體器件之方法，其包括： 繼以下操作之後由耦合至該記憶體器件中之一選定第一子陣列之一第一感測組件條帶對複數個資料值執行複數個順序記憶體內操作：感測該記憶體器件中之一選定第二子陣列中之該複數個資料值；且將該複數個所感測資料值移動至耦合至一選定第一子陣列之該第一感測組件條帶；且其中該選定第一子陣列在一行中包括數目為該選定第二子陣列之一行中之記憶體胞元之數目之至多一半之記憶體胞元。
  22. 如請求項21之方法，其中該方法進一步包括： 將該複數個所感測資料值順序地儲存於耦合至該選定第二子陣列之一第二感測組件條帶中； 將該複數個所感測資料值自該第二感測組件條帶移動至耦合至該選定第一子陣列之該第一感測組件條帶；及 將由該執行該複數個順序操作產生之一第一資料值自該第一感測組件條帶移動至該選定第一子陣列之一選定第一列。
  23. 如請求項22之方法，其中該方法進一步包括： 由耦合至該選定第一子陣列之該第一感測組件條帶對自該選定第一列移動之該所得第一資料值執行另一操作；及 將由執行該另一操作產生之一第二資料值儲存於該選定第一子陣列之一選定第二列中。
  24. 如請求項21之方法，其中該方法進一步包括： 在耦合至該選定第一子陣列之該第一感測組件條帶中對該複數個所感測資料值執行該複數個順序操作；及 將由該執行該複數個順序操作產生之一資料值自該第一感測組件條帶移動至該第二子陣列中之一選定列。
  25. 如請求項21之方法，其中該方法進一步包括： 經由耦合至該選定第一子陣列之一第一感測組件條帶及耦合至該選定第二子陣列之一第二感測組件條帶所共用之一I/O線可選擇性地耦合該第一感測組件條帶與該第二感測組件條帶； 經由該共用I/O線將該複數個所感測資料值自該第二感測組件條帶移動至該第一感測組件條帶； 由該第一感測組件條帶執行該複數個順序操作而在完成該複數個順序操作中之一最後操作之前不將該各別複數個操作之一結果移動至該第二子陣列之該第二感測組件條帶或一記憶體胞元； 經由該共用I/O線將由完成該複數個順序操作中之該最後操作產生之一資料值自該第一感測組件條帶移動至該第二子陣列之該第二感測組件條帶或該記憶體胞元；及 將由完成該複數個順序操作產生之該資料值寫入至該第二子陣列中之一選定列之該記憶體胞元。
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