KR102292449B1 - 메모리내 연산을 위한 장치 및 방법 - Google Patents

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Abstract

본 발명은 메모리내 연산을 위한 장치 및 방법을 포함한다. 예시적 장치는 메모리 셀의 복수의 서브어레이를 포함하는 메모리 디바이스를 포함하고, 복수의 서브어레이는 복수의 서브어레이의 제1 서브세트 및 복수의 서브어레이의 제2 서브세트를 포함한다. 메모리 디바이스는 제1 서브세트에 연결된 감지 회로를 포함하고, 감지 회로는 감지 증폭기 및 계산 구성요소를 포함한다. 장치는 다수의 데이터 값의 제2 서브세트 내 서브어레이로부터 제1 서브세트 내 서브어레이로의 제1 이동 및 제1 서브세트에 연결된 제1 감지 회로에 의한 다수의 데이터 값에 대한 순차적인 복수의 메모리내 연산의 수행을 지시하도록 구성된 제어기를 더 포함한다.

Description

메모리내 연산을 위한 장치 및 방법
본 발명은 일반적으로 반도체 메모리 및 방법과 관련되고, 더 구체적으로, 메모리내 연산(in-memory operation)을 위한 장치 및 방법과 관련된다.
메모리 디바이스는 일반적으로 컴퓨터 또는 그 밖의 다른 전자 시스템 내 내부, 반도체, 집적 회로로서 제공된다. 휘발성 및 비-휘발성 메모리를 포함하여 여러 상이한 유형의 메모리가 존재한다. 휘발성 메모리는 자신의 데이터, 가령, 호스트 데이터, 에러 데이터 등을 유지하기 위해 전력을 필요로 할 수 있고, 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 및 사이리스터 랜덤 액세스 메모리(TRAM) 등을 포함한다. 비-휘발성 메모리는 전력 공급되지 않을 때 저장된 데이터를 유지함으로써 영속 데이터(persistent data)를 제공할 수 있고 NAND 플래시 메모리, NOR 플래시 메모리, 및 저항 가변 메모리, 가령, 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 및 자기저항성 랜덤 액세스 메모리(MRAM), 가령, 스핀 토크 전달 랜덤 액세스 메모리(STT RAM) 등을 포함할 수 있다.
전자 시스템은 종종 명령을 불러오고 실행하며 실행된 명령의 결과를 적절한 위치에 저장할 수 있는 많은 프로세싱 자원, 가령, 하나 이상의 프로세서를 포함한다. 프로세서는 많은 기능 유닛, 가령, 산술 논리 유닛(ALU) 회로, 부동 소수점 유닛(FPU) 회로, 및 가령, 데이터, 가령, 하나 이상의 피연산자에 대한 연산을 수행함으로써 명령을 실행하는 데 사용될 수 있는 조합 논리 블록을 포함할 수 있다. 본 명세서에서 사용될 때, 연산은 예를 들어, 부울 연산, 가령, AND, OR, NOT, NOT, NAND, NOR, 및 XOR 및/또는 그 밖의 다른 연산일 수 있고, 가령, 반전(invert), 이동(shift), 산술, 통계 등이 그 밖의 다른 가능한 연산일 수 있다. 예를 들어, 기능 유닛 회로는 많은 논리 연산을 통해 피연산자에 대한 산술 연산, 가령, 덧셈, 뺄셈, 곱셈, 및 나눗셈을 수행하도록 사용될 수 있다.
전자 시스템 내 다수의 구성요소가 실행을 위해 기능 유닛 회로에 명령을 제공하는 데 관련될 수 있다. 명령은, 예를 들어, 프로세싱 자원, 가령, 제어기 및/또는 호스트 프로세서에 의해 실행될 수 있다. 명령이 실행될 데이터, 가령, 피연산자가 기능 유닛 회로에 의해 액세스 가능한 메모리 어레이에 저장될 수 있다. 명령 및/또는 데이터가 메모리 어레이로부터 불러와질 수 있으며 기능 유닛 회로가 데이터에 대해 명령을 실행하기 시작하기 전에 시퀀싱 및/또는 버퍼링될 수 있다. 또한, 상이한 유형의 연산이 기능 유닛 회로를 통해 하나 또는 복수의 클록 사이클에서 실행될 수 있기 때문에, 명령 및/또는 데이터의 중간 결과가 또한 시퀀싱 및/또는 버퍼링될 수 있다. 하나 이상의 클록 사이클에서 연산을 완료하기 위한 하나의 시퀀스가 연산 사이클이라 지칭될 수 있다. 연산 사이클을 완료하는 데 걸리는 시간이 프로세싱 및 컴퓨팅 성능 및/또는 컴퓨팅 장치 및/또는 시스템의 전력 소비량 측면에서 비쌀 수 있다.
많은 경우에서, 프로세싱 자원, 가령, 프로세서 및 연관된 기능 유닛 회로가 메모리 어레이 외부에 있을 수 있고, 데이터는 프로세싱 자원과 메모리 어레이 사이의 버스를 통해 액세스되어 명령 세트를 실행할 수 있다. 프로세싱 성능이 프로세서가 메모리 내부 및/또는 메모리 근처, 가령, 메모리 어레이와 동일한 칩 상에서 직접 구현될 수 있는 메모리내 프로세싱(processing-in-memory) 디바이스에서 개선될 수 있다. 메모리내 프로세싱 디바이스는 외부 통신을 감소 및 제거함으로서 시간을 절약할 수 있고 또한 전력을 절약할 수 있다.
도 1a는 본 발명의 다수의 실시예에 따르는 메모리 디바이스를 포함하는 컴퓨팅 시스템의 형태로 된 장치의 블록도이다.
도 1b는 본 발명의 다수의 실시예에 따르는 메모리 디바이스의 뱅크 섹션의 블록도이다.
도 1c는 본 발명의 다수의 실시예에 따르는 메모리 디바이스의 뱅크의 블록도이다.
도 2는 본 발명의 다수의 실시예에 따르는 메모리 디바이스의 감지 회로를 도시하는 개략도이다.
도 3은 본 발명의 다수의 실시예에 따르는 메모리 디바이스 내 데이터 이동을 위한 회로를 도시하는 개략도이다.
도 4a 및 4b는 본 발명의 다수의 실시예에 따르는 메모리 디바이스 내 데이터 이동을 위한 회로를 도시하는 또 다른 개략도이다.
일부 구현예에서, 메모리 디바이스는 데이터 값에 대한 연산의 수행을 위해 저장 메모리 셀로부터 캐시로 데이터 값을 이동, 가령, 복사, 전송, 및/또는 이송하도록 구성될 수 있다. 단일 연산 후에 상기 단일 연산의 수행의 결과인 데이터 값의 저장 메모리 셀로의 이동이 뒤 따를 수 있다. 결과 데이터 값에 또 다른 연산이 수행되는 경우, 결과 데이터 값은 다른 연산의 수행을 위해 다시 캐시로 이동되고, 이러한 구현예에서 두 번째 연산 후에 저장 메모리 셀로 다시 이동될 것이다. 따라서, 순차적인 복수의 연산의 수행, 가령, 캐시의 메모리 셀과 연관된 감지 회로에 의해 수행되는 복수의 부울 연산의 시퀀스가, 본 명세서에 기재되는 바와 같이, 원래의 및/또는 부분 결과 데이터 값을 제1 서브어레이 내 다수의 저장 메모리 셀과 캐시 서브어레이 간에 반복적으로 이동시키는 것을 포함할 수 있다. 원래의 및/또는 부분 결과 데이터 값의 이러한 반복되는 이동이 데이터 프로세싱의 속도, 율, 및/또는 효율을 감소시키거나 및/또는 전력 소모량을 증가시킬 수 있다.
이와 달리, 본 발명은, 가령, 메모리내 프로세싱(PIM) 구조를 위한 메모리내 연산을 위한 장치 및 방법을 포함한다. 적어도 하나의 실시예에서, 장치는 메모리 셀의 복수의 서브어레이를 포함하는 메모리 디바이스를 포함하며, 여기서 복수의 서브어레이는 각자의 복수의 서브어레이의 제1 서브세트 및 각자의 복수의 서브어레이의 제2 서브세트를 포함한다. 메모리 디바이스는 제1 서브세트에 연결된 감지 회로를 포함하며, 감지 회로는 감지 증폭기 및 계산 구성요소를 포함한다. 장치는 제2 서브세트의 서브어레이로부터 제1 서브세트의 서브어레이로의 다수의 데이터 값의 제1 이동을 지시하도록 구성된 제어기를 더 포함한다. 제어기는 제1 서브세트에 연결된 제1 감지 회로의 감지 증폭기 및/또는 계산 구성요소에 의해 다수의 데이터 값에 대해 순차적인 복수의 메모리내 연산의 직접 수행을 지시하도록 더 구성된다.
제어기는 제1 서브세트의 서브어레이로부터 제2 서브세트의 서브어레이로 데이터 값의 제2 이동을 지시하도록 더 구성될 수 있다. 예를 들어, 제어기는 제2 서브세트의 서브어레이로부터 이동된 다수의 데이터 값에 대해 수행되는 순차적인 복수의 연산의 결과인 데이터 값의 제2 이동의 수행을 지시하도록 구성될 수 있다. 일부 실시예에서, 결과 데이터 값은, 데이터 값이 이전에 저장되었던 제2 서브세트의 서브어레이의 저장소로 다시 이동될 수 있다. 예를 들어, 캐시 서브어레이의 감지 증폭기 및/또는 계산 구성요소에 의한 순차적인 복수의 연산 중 마지막 연산의 완료 전에 제2 서브세트의 저장 서브어레이로 순차적인 복수의 연산의 결과의 이동 없이, 제1 서브세트의 캐시 서브어레이의 감지 증폭기 및/또는 계산 구성요소에 의해 순차적인 복수의 연산이 수행될 수 있다.
제2 서브세트, 가령, 저장소에서가 아니라 제1 서브세트, 가령, 캐시에서의 데이터 값에 수행되는 연산 및/또는 데이터 이동의 이러한 시퀀스가, 호스트에 독립적으로, 데이터 프로세싱 연산 동안 이렇게 하도록 구성된 제어기에 의해 지시될 수 있다. 예를 들어, 제어기, 가령, 도 1a의 제어기(140)를 포함하는 메모리 디바이스와 동일한 피치 및/또는 칩 상에 위치하지 않을 수 있는 호스트, 가령, 도 1a의 호스트(110)가 데이터 프로세싱 연산을 명령했을 수 있으며, 명령은 제어기(140)의 프로세서/시퀀서에 의해 실행됐을 수 있으며, 이러한 데이터 이동 및/또는 연산이 수행되도록 제어기에게 위임될 수 있다. 일부 실시예에서, 도 1a과 관련하여 도시 및 기재된 바와 같이 제어기(140)는 칩 상에 형성되고 작동, 가령, 연산을 수행할 수 있다. 본 명세서에 기재된 바와 같이, 그 외 다른 것과 칩 상에 있다는 것은 대응하는 서브어레이 내 메모리 셀과 동일한 칩 상에 형성됨을 의미하는 의도를 가진다. 그러나 실시예는 이에 한정되지 않는다. 예를 들어, 일부 실시예에서, 제어기(140)는 호스트(110)와 연계되어 위치 및/또는 연산을 수행할 수 있는데, 가령, 호스트가 제어기에게 연산이 수행될 데이터 값에 대해 명령할 수 있다.
서수, 가령, 제1 및 제2는 유사한 구성요소, 가령, 메모리 셀의 서브어레이, 이의 서브세트 등을 구별하는 것을 보조하도록 사용되며, 가령, 용어, 가령 형용사 등을 이용함으로써, 문맥상 명백히 지시되지 않는 한 구성요소들 간 특정 순서 및/또는 관계를 지시하도록 사용되지 않는다. 예를 들어, 제1 서브어레이는 서브어레이의 뱅크 내 서브어레이 0에 비교되는 서브어레이 4일 수 있고 제2 서브어레이는 그 밖의 다른 임의의 후속 서브어레이, 가령, 그 밖의 다른 가능성 중에서 서브어레이 5, 서브어레이 8, 서브어레이 61이거나, 제2 서브어레이는 그 밖의 다른 임의의 선행 서브어레이, 가령, 서브어레이 3, 2, 1, 또는 0일 수 있다. 덧붙여, 제1 서브어레이에서 제2 서브어레이로 데이터 값을 이동하는 것이 이러한 데이터 이동의 비제한적 예시로서 제공된다. 예를 들어, 일부 실시예에서, 데이터 값은 각각의 서브어레이로부터, 가령, 인접 서브어레이거나 및/또는 다수의 다른 서브어레이만큼 이격된 동일한 또는 상이한 뱅크 내 또 다른 서브어레이로 순차적으로 및/또는 병렬로 이동될 수 있다.
호스트 시스템 및 제어기는 프로그램 명령, 가령, PIM 커맨드 명령의 전체 블록, 및 데이터 및 지시, 가령, 제어, 할당, 저장 및/또는 이동, 가령, 데이터 및 커맨드의 도착지, 가령, 타깃, 뱅크 내 할당된 위치, 가령, 서브어레이 및 서브어레이의 일부분으로의 흐름에 대해 주소 결정을 수행할 수 있다. 본 명세서에 기재된 바와 같이, 데이터를 쓰고 커맨드를 실행하는 것, 가령, 연산을 수행하는 것은 DRAM 디바이스로의 정규 DRAM 쓰기 경로를 이용할 수 있다. 본 명세서에 제공된 예시와 관련하여 DRAM-스타일 PIM 디바이스가 언급되지만, 실시예는 PIM DRAM 구현예에 한정되지 않음이 자명할 것이다.
본 명세서에 기재된 바와 같이, 실시예에서 호스트 시스템이 초기에 하나 이상의 DRAM 뱅크에서 다수의 위치, 가령, 서브-어레이(또는 "서브어레이") 및 서브어레이의 일부분을 할당하여, 데이터를, 가령, 서브어레이의 제2 서브세트에 유지, 가령, 저장할 수 있다. 그러나, 데이터 프로세싱, 가령, 데이터 값에 수행되는 연산의 증가된 속도, 율 및/또는 효율을 위해, 데이터 값이, 가령, 본 명세서에 기재된 바와 같이, 데이터 프로세싱의 증가된 속도, 율 및/또는 효율을 위해 구성된 서브어레이의 제1 서브세트 내 또 다른 서브어레이로 이동, 가령, 복사, 전송, 및/또는 이송될 수 있다.
PIM 시스템의 성능이 메모리 액세스 시간, 가령, 로우 사이클 시간(row cycle time)에 의해 영향 받을 수 있다. 데이터 프로세싱을 위한 연산은 뱅크 내 메모리 셀의 로우가 개방(액세스)되고, 메모리 셀이 읽히거나 및/또는 써지며, 그런 다음 로우가 폐쇄되는 것을 포함할 수 있다. 이러한 연산에 걸리는 시간의 주기는 계산 구성요소(compute component), 가령, 도 2의 감지 회로(250) 내 계산 구성요소(231)별 메모리 셀의 개수 및/또는 컬럼 내 모든 메모리 셀을 각자의 계산 구성요소에 연결하는 디지트 라인의 길이에 따라 달라질 수 있다. 짧은 디지트 라인이 계산 구성요소별 비교적 개선된 성능을 제공할 수 있지만, 디지트 라인이 짧아진 결과로, 메모리 셀당 더 많은 계산 구성요소를 가질 수 있고, 따라서 더 낮은 메모리 셀 밀도를 가질 수 있다. 이러한 낮은 밀도일수록 비교적 높은 전력 및/또는 다이 영역 요건에 기여할 수 있다. 비교하자면, 긴 디지트 라인일수록 동일한 메모리 셀 밀도에 대해 더 적은 계산 구성요소를 가질 수 있지만, 상기 긴 디지트 라인은 계산 구성요소당 비교적 더 낮은 성능에 기여할 수 있다. 따라서, 짧은 디지트 라인의 성능 혜택과 긴 디지트 라인의 메모리 셀 밀도 혜택을 조합하는 것이 유익할 수 있다.
본 명세서에서, 메모리 디바이스, 가령, PIM DRAM 메모리 디바이스는, 적어도 하나의 서브어레이가, 가령, 동일 메모리 뱅크 내 메모리 디바이스 내 타 서브어레이의 디지트 라인보다 더 짧은, 가령, 메모리 셀의 컬럼당 더 적은 메모리 셀을 갖거나 및/또는 컬럼의 더 짧은 물리적 길이를 갖는 디지트 라인으로 구성되는 복수의 서브어레이를 포함하는 것으로 기재된다. 더 짧은 디지트 라인을 갖는 서브어레이는 메모리 셀로의 결과적으로 더 빠른 액세스 시간을 가질 수 있고 감지 회로는 본 명세서에 기재되는 바와 같이 PIM 기능을 갖도록 구성되어 더 빠른 액세스 시간과 함께 사용될 수 있다.
따라서, 더 짧은 디지트 라인 및 PIM 기능을 갖는 서브어레이가 더 긴 디지트 라인으로 구성된, 가령, 더 느린 액세스 시간을 갖는 서브어레이에 대한 증가된 속도, 율, 및/또는 효율로 연산을 수행하기 위한 캐시로서 사용될 수 있다. 더 긴 디지트 라인을 갖는 서브어레이가 데이터 저장을 위해 사용되어 더 긴 디지트 라인 내 비교적 더 많은 메모리 셀을 이용할 수 있다. 일부 실시예에서, 더 긴 디지트 라인을 갖는 서브어레이가 더 효율적인 데이터 저장을 위한 더 높은 메모리 셀 밀도를 위해 더 구성될 수 있다. 예를 들어, 연산이 저장소에서 데이터 값에 수행되기 보다는 데이터 값이 캐시로 이동된 후 수행되기 때문에, 감지 회로에서 PIM 기능을 갖지 않는 것이 더 높은 밀도에 기여할 수 있다. 대안으로 또는 조합하여, 더 긴 디지트 라인 서브어레이는 더 높은 밀도의 메모리 아키텍처, 가령, 1T1C 메모리 셀을 이용하여 구성, 가령, 형성될 수 있고, 반면에 더 짧은 디지트 라인 서브어레이는 더 낮은 밀도의 아키텍처, 가령, 2T2C 메모리 셀을 이용해 구성될 수 있다. 더 긴 디지트 라인 서브어레이에 대해 더 짧은 디지트 라인 서브어레이에서의 데이터 액세스의 속도, 율, 및/또는 효율을 증가시키기 위해 그 밖의 다른 아키텍처의 변경, 가령, 짧은 디지트 라인 서브어레이와 긴 디지트 라인 서브어레이에서 상이한 메모리 어레이 아키텍처, 가령, DRAM, SRAM 등을 이용하는 것, 워드 라인 길이를 변화시키는 것, 그 밖의 다른 가능한 변경이 이뤄질 수 있다.
따라서 본 명세서에 기재된 다양한 실시에서, 비교적 더 짧은 디지트 라인을 갖는 제1 서브세트와 비교적 더 긴 디지트 라인을 갖는 제2 서브세트를 갖는 복수의 서브어레이가 메모리 디바이스의 뱅크에 포함, 가령, 혼합될 수 있다. 더 짧은 디지트 라인을 갖는 서브어레이가 더 긴 디지트 라인을 갖는 서브어레이에 대한 연산을 수행하기 위한 캐시로서 사용될 수 있다. 계산, 가령, 연산의 수행이 더 짧은 디지트 라인을 갖는 서브어레이에서 주로 또는 여기서만 발생하여, 더 긴 디지트 라인을 갖는 서브어레이에 비해 증가된 성능을 도출할 수 있다. 더 긴 디지트 라인을 갖는 서브어레이가 데이터 저장을 위해 주로 또는 이를 위해서만 사용될 수 있으며, 따라서 메모리 밀도를 위해 구성될 수 있다. 일부 실시예에서, 더 긴 디지트 라인을 갖는 서브어레이가 적어도 일부 PIM 기능을 갖도록, 가령, 제1 서브세트의 서브어레이에서 적은 누적 연산이 수행될 많은 양의 데이터의 이동에 대한 대안을 제공 등을 하도록 구성될 수 있다. 그러나 더 긴 디지트 라인이 적어도 일부 PIM 기능을 갖도록 구성될 수 있는지 여부와 무관하게, 데이터를 더 짧은 디지트 라인 서브어레이로 이동, 가령, 복사, 전송, 및/또는 이송하여, 비교적 더 높은 속도의 단일 연산 및/또는 연산 시퀀스를 수행하는 것이 바람직할 수 있다. 따라서, 일부 실시예에서, 제1 서브세트의 짧은 디지트 라인 서브어레이가 임의의 PIM 기능을 가질 수 있고, 이로써 다이 영역 및/또는 전력 소모량을 절약할 수 있다.
예를 들어, 짧은 디지트 라인 서브어레이의 메모리 셀의 로우가 긴 디지트 라인, 가령, 저장, 서브어레이를 위한 다수의 캐시로서 사용될 수 있다. 제어기는 두 유형의 서브어레이 간 데이터 이동을 관리할 수 있고 특정 저장 서브어레이의 출발 로우에서 특정 캐시 서브어레이의 도착 로우로, 그리고 그 반대 방향으로 이동하는 데이터를 기록(document)하기 위해 정보를 저장할 수 있다. 일부 실시예에서, 짧은 디지트 라인 서브어레이는 제어기가 연산의 완료 후 데이터 값 또는 데이터 값 시리즈를 자동으로 반환하는 후쓰기 캐시(write-back cache)로서 동작할 수 있다. 그러나, 본 명세서에 기재된 바와 같이, 제어기는, 순차적인 복수의 연산의 마지막 연산의 완료 전에는 각각의 복수의 연산의 결과의 긴 디지트 라인, 가령, 저장 서브어레이로의 이동 없이 캐시로서 동작하는 짧은 디지트 라인 서브어레이와 연관된 감지 회로에 의해 순차적인 복수의 연산을 수행하는 것을 지시하도록 구성될 수 있다.
메모리 디바이스 내 뱅크는 복수의 파티션이 각각 복수의 서브어레이의 각자의 그룹을 포함할 수 있는 메모리 셀의 복수의 서브어레이를 포함할 수 있다. 다양한 실시예에서, 복수의 파티션에 의해 공유되는 I/O 라인, 가령, 인터-파티션 및/또는 인트라-파티션 데이터 이동을 위한 데이터 버스가, 본 명세서에 기재된 바와 같이, 공유 I/O 라인과 연관된 고립 회로를 이용해 공유 I/O 라인의 개별 부분들을 형성하여 파티션들을 선택적으로 연결 및 연결해제함으로써 복수의 서브어레이를 복수의 파티션으로 분리하도록 구성될 수 있다. 따라서, 자신의 길이방향을 따르는 복수의 위치에서 고립 회로와 연관된 공유 I/O 라인이, 제어기에 의해 지시되는 바와 같이, 다양한 서브어레이 및/또는 파티션이 공유 I/O 라인 등을 통해 연결되는지 여부에 따라, 서브어레이의 파티션을 다양한 조합으로, 가령, 각각의 파티션 내 서브어레이의 수의 조합으로, 효과적인 개별 블록으로 분리하도록 사용될 수 있다. 이로 인해, 개별 파티션 내에서의 블록 데이터 이동이 실질적으로 병렬로 발생할 수 있다.
파티션의 고립은, 각각의 파티션 또는 파티션 조합으로 데이터 이동을 병렬로, 가령, 실질적으로 동시에 수행되게 함으로써, 각각의 파티션 내에서 그리고 복수의 파티션의 조합, 가령, 일부 또는 모든 파티션 내에서의 데이터 이동의 속도, 율, 및/또는 효율을 증가시킬 수 있다. 이는, 예를 들어, 다른 경우라면 다양한 메모리 셀의 어레이 내 공유 I/O 라인을 따라 선택적으로 연결되는 짧은 및/또는 긴 디지트 라인 서브어레이 간 순차적인 데이터의 이동, 가령, 복사, 전송 및/또는 이송에 사용됐을 시간을 감소시킬 수 있다. 이러한 데이터 이동의 병렬 속성은 파티션의 서브어레이 내 모든 또는 대부분의 데이터 값의 로컬 이동을 가능하게 하여 이동이 몇 배 빨라질 수 있다. 예를 들어, 이동은, 파티션의 수에 근사하는 배율로 빨라질 수 있는데, 가령, 4개의 파티션의 경우, 각각의 파티션의 서브어레이 내 데이터 값의 병렬 이동이 본 명세서에 기재된 파티션을 이용하지 않는 경우에 걸리는 시간의 약 4분의 1로 수행될 수 있다.
이하의 발명의 상세한 설명에서, 본 발명의 일부를 형성하며 본 발명의 하나 이상의 실시예가 실시될 수 있는 방식을 예시로서 도시하는 첨부된 도면이 참조된다. 이들 실시예는 해당 분야의 통상의 기술자가 본 발명의 실시예를 실시하게 할 수 있도록 충분히 상세히 기재되어 있으며, 그 밖의 다른 실시예가 사용될 수 있고 이 프로세스적, 전기적, 및 구조적 변경이 본 발명의 범위 내에서 이뤄질 수 있다.
본 명세서에서 사용될 때, "X", "Y", "N", "M" 등의 지정자가, 특히 도면의 도면 부호와 관련하여, 이렇게 지정된 다수의 특정 특징부가 포함될 수 있음을 나타낸다. 본 명세서에서 사용되는 용어는 특정 실시예를 설명하기 위한 것에 불과하며 한정을 의도하지 않음이 또한 이해되어야 한다. 본 명세서에서 사용될 때, 단수 형 "a", "an", 및 "the"는 문맥상 달리 언급되지 않는 한 단수와 복수를 모두 지칭하는 것을 포함할 수 있다. 덧붙여, "다수", "적어도 하나", 및 "하나 이상", 가령, 복수의 메모리 어레이는 하나 이상의 메모리 어레이를 지칭할 수 있고, 반면에 "복수"는 둘 이상의 이러한 것을 지칭하는 의도를 가진다. 또한, 단어 "~일 수 있다(may)" 및 "~일 수 있다(may)"는 본 출원 전체에서 의무의 의미(즉, 반드시 ~이다)가 아니라 허용의 의미(즉, 가능성을 가진다, 할 수 있다)로 사용된다. 용어 "포함하다(include)" 및 이의 파생어는 "~를 포함하나, 이에 한정되는 것은 아님(including, but not limited to)"의 의미를 가진다. 용어 "연결된(coupled)" 및 "연결하는(coupling)"은, 문맥에 적절하게, 직접 또는 간접 연결, 또는 커맨드 및 데이터의 액세스 및 이동(전송)을 의미한다. 용어 "데이터(data)" 및 "데이터 값(data value)"은 본 명세서에서 상호 교환 가능하게 사용되며 문맥에 따라 동일한 의미를 가질 수 있다.
본 명세서에서 사용될 대, 데이터 이동은 가령, 데이터 값의 출발 위치에서 도착 위치로의 복사(copying), 전송(transferring), 및/또는 이송(transporting)을 포함하는 포괄적 용어이다. 데이터는, 예를 들어, 본 명세서에 기재된 바와 같이, 긴 디지트 라인, 가령, 저장소, 서브어레이로부터, 긴 및 짧은 디지트 라인 서브어레이의 각자의 감지 구성요소 스트라이프에 의해 공유되는 I/O 라인을 통해, 짧은 디지트 라인, 가령, 캐시, 서브어레이로 이동될 수 있다. 데이터 값의 복사(copy)는 감지 구성요소 스트라이프에 저장(캐싱)된 데이터 값이 공유 I/O 라인을 통해 또 다른 서브어레이로 복사 및 이동되고 서브어레이의 로우에 저장된 원래의 데이터 값은 변경되지 않은 채 유지될 수 있음을 나타낼 수 있다. 데이터 값의 전송(transfer)은 감지 구성요소 스트라이프에 저장(캐싱)된 데이터 값이 공유 I/O 라인을 통해 또 다른 서브어레이로 복사 및 이동되며, 가령, 본 명세서에 기재된 바와 같이, 소거에 의해 및/또는 후속 쓰기 연산에 의해, 서브어레이의 로우에 저장된 원래의 데이터 값 중 적어도 하나가 변경될 수 있음을 나타낼 수 있다. 데이터 값의 이송(transport)은 복사 및/또는 전송된 데이터 값이, 가령, 데이터 값이 공유 I/O 라인 상에 위치함으로써, 출발 위치로부터 이동되고 도착 위치로 전송되게 하는 프로세스를 나타낼 때 사용될 수 있다.
본 명세서의 도면은 첫 번째 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자가 도면 내 요소 또는 구성요소를 식별하는 번호 매기기 법칙을 따른다. 상이한 도면들 간 유사한 요소 또는 구성요소가 유사한 숫자를 사용해 식별될 수 있다. 예를 들어, 108은 도 1의 요소 "08"을 지칭할 수 있고, 유사한 요소가 도 2의 208로 지칭될 수 있다. 알다시피, 본 명세서의 다양한 실시예에서 나타난 요소들은 추가, 교환, 및 삭제되어 본 발명의 복수의 추가 실시예를 제공할 수 있다. 덧붙여, 도면에 제공되는 요소의 비율의 상대 축적은 본 발명의 특정 실시예를 설명하기 위해 의도된 것이며 한정으로 간주되지 않아야 한다.
도 1a는 본 발명의 다수의 실시예에 따르는 메모리 디바이스(120)를 포함하는 컴퓨팅 시스템(100)의 형태로 된 장치의 블록도이다. 본 명세서에서 사용될 때, 메모리 디바이스(120), 제어기(140), 채널 제어기(143), 메모리 어레이(130), 감지 회로(150), 가령, 감지 증폭기 및 계산 구성요소, 및 주변 감지 증폭기 및 로직(170)이 또한 별개로 각각의 "장치"로 간주될 수 있다.
이전 접근법에서, 데이터는 어레이 및 감지 회로로부터, 가령, 입/출력(I/O) 라인을 포함하는 버스를 통해, ALU 회로 및 적절한 연산을 수행하도록 구성된 그 밖의 다른 기능 유닛 회로를 포함할 수 있는 프로세싱 자원, 가령, 프로세서, 마이크로프로세서, 및 계산 엔진으로 전송될 수 있다. 그러나, 메모리 어레이 및 감지 회로로부터 이러한 프로세싱 자원(들)으로 데이터를 전송하는 것은 상당한 전력 소모를 포함할 수 있다. 프로세싱 자원이 메모리 어레이와 동일 칩 상에 위치하는 경우라도, 감지 라인(본 명세서에서, 디지트 라인 또는 데이터 라인이라고도 지칭될 수 있음) 어드레스 액세스, 가령, 데이터를 감지 라인으로부터 I/O 라인, 가령, 로컬 및 전역 I/O 라인 상으로 전송하기 위해 컬럼 디코드 신호의 파이어링을 수행하는 것, 데이터를 어레이 주변부로 이동시키는 것, 및 데이터를 계산 기능부로 제공하는 것을 포함할 수 있는, 데이터를 어레이로부터 계산 회로로 이동시키는 것에 상당한 전력이 소모될 수 있다.
덧붙여, 프로세싱 자원(들)의 회로, 가령, 계산 엔진이 메모리 어레이와 연관된 피치 규칙(pitch rule)을 따르지 않을 수 있다. 예를 들어, 메모리 어레이의 셀이 4F2 또는 6F2 셀 크기를 가질 수 있으며, 여기서 "F"는 셀에 대응하는 특징부 크기이다. 따라서, 이전 PIM 시스템의 ALU 회로와 연관된 디바이스, 가령, 논리 게이트가 메모리 셀과 함께 피치 상에서 형성되지 못할 수 있으며, 이는 예를 들어 칩 크기 및 메모리 밀도에 영향을 미칠 수 있다.
예를 들어, 본 명세서에 기재된 감지 회로(150)는 상보적 감지 라인의 쌍으로서 동일한 피치 상에 형성될 수 있다. 예를 들어, 한 쌍의 상보적 메모리 셀은 6F2, 가령, 3F x 2F 피치의 셀 크기를 가질 수 있다. 상보적 메모리 셀에 대한 한 쌍의 상보적 감지 라인의 피치가 3F인 경우, 감지 회로가 피치 상에 있다는 것은 각자의 쌍의 상보적 감지 라인별 감지 회로, 가령, 감지 증폭기 및 이에 대응하는 계산 구성요소가 상보적 감지 라인의 3F 피치 내에 들어 맞도록 형성될 수 있음을 나타낸다.
덧붙여, 다양한 이전 시스템의 프로세싱 자원(들)의 회로, 가령, 계산 엔진, 가령, ALU가 메모리 어레이와 연관된 피치 규칙을 따르지 않을 수 있다. 예를 들어, 메모리 어레이의 메모리 셀이 4F2 또는 6F2 셀 크기를 가질 수 있다. 따라서, 이전 시스템의 ALU 회로와 연관된 디바이스, 가령, 논리 게이트는 메모리 셀과 함께 피치 상에, 가령, 감지 라인과 동일한 피치 상에 형성될 수 없을 수 있고, 이는 예를 들어 칩 크기 및/또는 메모리 밀도에 영향을 미칠 수 있다. 일부 컴퓨팅 시스템 및 서브시스템, 가령, 중앙 처리 장치(CPU)의 맥락에서, 데이터는, 본 명세서에서 기재되는 바와 같이, 메모리, 가령, 어레이의 메모리 셀과 함께 피치 및/또는 칩 상에 있지 않는 위치에서 프로세싱될 수 있다. 데이터는, 가령, 메모리가 있는 피치 상에서가 아니라, 호스트와 연관된 프로세싱 자원에 의해 프로세싱될 수 있다.
이와 달리, 본 발명의 복수의 실시예가 어레이의 메모리 셀이 있는 피치 상에서 형성되는 감지 회로(150), 가령, 감지 증폭기 및/또는 계산 구성요소를 포함할 수 있다. 감지 회로(150)는, 예를 들어, 계산 기능, 가령, 논리 연산을 수행하도록 구성될 수 있다, 가령, 수행할 수 있다.
PIM 가능 디바이스 연산은 비트 벡터 기반 연산을 이용할 수 있다. 본 명세서에서 사용될 때, 용어 "비트 벡터(bit vector)"는 메모리 셀의 어레이의 로우 및/또는 감지 회로에 저장된 비트 벡터 메모리 디바이스, 가령, PIM 디바이스 상의 복수의 비트를 의미하는 것으로 의도된다. 따라서, 본 명세서에서 사용될 때, "비트 벡터 연산"은 가상 어드레스 공간 및/또는 물리 어드레스 공간의 일부분, 가령, PIM 디바이스에 의해 사용되는 부분인 비트 벡터에 수행되는 연산을 의미하는 것으로 의도된다. 일부 실시예에서, 비트 벡터는 로우 및/또는 감지 회로에서 물리적으로 연속으로 저장된 비트 벡터 메모리 디바이스 상의 물리적으로 연속인 복수의 비트여서, 가상 어드레스 공간 및/또는 물리 어드레스 공간의 연속인 부분인 비트 벡터에 비트 벡터 연산이 수행되도록 할 수 있다. 예를 들어, PIM 디바이스 내 가상 어드레스 공간의 로우가, 가령, DRAM 구성 내 16K 상보적 쌍의 메모리 셀에 대응하는, 16K 비트의 비트 길이를 가질 수 있다. 감지 회로(150)는, 본 명세서에서 기재될 때, 이러한 16K 비트 로우에 대해, 16 비트 로우 내 대응하는 메모리 셀에 선택적으로 연결된 감지 라인이 있는 피치 상에서 형성된, 대응하는 16K 프로세싱 요소, 가령, 계산 구성요소를 포함할 수 있다. PIM 내 계산 구성요소는 감지 회로(150)에 의해 감지되는, 가령, 본 명세서에 기재된 바와 같이, 계산 구성요소에 의해 감지되는 및/또는 계산 구성요소와 쌍을 이루는 감지 증폭기에 저장된 메모리 셀의 로우의 비트 벡터의 단일 비트에 대해 1비트 프로세싱 요소로서 연산할 있다.
본 명세서에 기재된 다양한 실시예에서, 다수의 비트 벡터가 메모리 디바이스(120)의 메모리에 저장될 수 있다. 일부 실시예에서, 비트 벡터는 순차적 복수의 메모리내 연산의 수행의 결과를 메모리 디바이스(120)의 메모리 어레이(130)에 포함할 수 있다. 예를 들어, 순차적 복수의 연산의 수행으로부터의 결과 데이터 값이 메모리 어레이(130)로부터, 메모리 어레이(130)에 저장되는 대신 및/또는 여기에 저장되는 것에 추가로, 벡터 레지스터(159), 가령, 복수의 벡터 레지스터(159)의 특정 로우 및/또는 레지스터에 저장되도록 이동될 수 있다. 일부 실시예에서, 벡터 레지스터(159)는 제어기(140)와 연관, 가령, 선택적으로 연결될 수 있다. 벡터 레지스터(159)는, 일부 실시예에서, 호스트(110)에 의해, 가령, 제어기(140)를 통해, 액세스 가능한 가상 및/또는 물리 레지스터를 나타낼 수 있다. 벡터 레지스터(159) 내 특정 파일이 메모리 디바이스(120)의 요소의 가상 어드레스, 가령, 기본 가상 어드레스를 저장할 수 있다. 메모리 요소(계산 요소라고도 지칭됨)는 가령, 본 명세서에서 기재된 바와 같은 순차적 복수의 연산 중 하나의 논리 연산에서 연산되는 상당한 양의 데이터를 저장할 수 있다. 메모리 요소는 또한 상기 상당한 양의 데이터를 저장하는 복수의 메모리 셀을 지칭할 수 있다. 다양한 실시예에서, 벡터 레지스터는 순차적인 복수의 연산에 의해 수행되는 것에 추가로 결과 데이터 값에 대한 연산을 가능하게 하도록 구성될 수 있다. 예를 들어, 결과 데이터 값, 가령, 비트 벡터를 형성하는 복수의 비트의 저장소가, 메모리 어레이(130) 내 각자의 데이터 값의 저장소에 비해, 벡터 레지스터 내 선택된 도착지 내 복수의 메모리 셀, 가령, 제1 서브세트의 출발지 로우, 가령, 캐시 서브어레이(125-0) 내 대응하는 복수의 메모리 셀로부터 선택적으로 오프셋되어 있을 수 있다.
본 발명의 복수의 실시예는 메모리 셀의 대응하는 어레이의 감지 라인이 있는 피치 상에 형성되는 감지 회로를 포함한다. 감지 회로는, 가령, 감지 회로가 짧은 디지트 라인 및 긴 디지트 라인 서브어레이 중 어느 것과 연관되는지에 따라, 데이터 감지 및/또는 계산 기능, 및 메모리 셀의 어레이의 로컬인 데이터의 저장을 수행할 수 있다.
개선된 데이터 이동, 가령, 본 명세서에 기재된 복사, 전송, 및/또는 이송 기법을 알기 위해, 이러한 기법을 구현하기 위한 장치, 가령, PIM 기능을 갖는 메모리 디바이스 및 이와 연관된 호스트의 설명이 뒤 따른다. 다양한 실시예에 따라, PIM 능력을 갖는 메모리 디바이스와 관련된 프로그램 명령, 가령, PIM 커맨드가 어드레스 및 제어(A/C) 및 호스트와 메모리 디바이스 간 데이터 버스를 통해 왕복 전송할 필요 없이 PIM 커맨드 및/또는 데이터의 구현을 연산을 구현하거나 PIM 커맨드 및/또는 데이터를 메모리 어레이 내에 이동 및 저장할 수 있는 복수의 감지 회로 위에 분산시킬 수 있다. 따라서, PIM 능력을 갖는 메모리 디바이스에 대한 데이터가 액세스 및 사용될 때의 시간 및/또는 전력이 작을 수 있다. 예를 들어, 컴퓨팅 시스템에서 데이터가 이동되고 저장되는 속도, 율, 및/또는 효율을 증가시킴으로써, 시간 및/또는 전력 이점이 구현되어, 요청된 메모리 어레이 연산, 가령, 읽기, 쓰기, 논리적 연산 등을 프로세싱할 수 있다.
도 1a에 도시된 시스템(100)은 메모리 어레이(130)를 포함하는 메모리 디바이스(120)에 연결, 가령, 결합된 호스트(110)를 포함할 수 있다. 호스트(110)는 호스트 시스템, 가령, 개인 랩톱 컴퓨터, 데스크톱 컴퓨터, 태블릿 컴퓨터, 디지털 카메라, 스마트 전화기, 및/또는 메모리 카드 판독기, 그 밖의 다른 다양한 유형의 호스트일 수 있다. 호스트(110)는 시스템 마더보드 및/또는 백플레인을 포함할 수 있고 복수의 프로세싱 자원, 가령, 하나 이상의 프로세서, 마이크로프로세서, 또는 그 밖의 다른 일부 유형의 제어 회로를 포함할 수 있다. 시스템(100)은 개별 집적 회로를 포함하거나 호스트(110)와 메모리 디바이스(120) 모두 동일한 집적 회로 상에 있을 수 있다. 시스템(100)은, 예를 들어, 서버 시스템 및/또는 고성능 컴퓨팅(HPC) 시스템 및/또는 이의 일부일 수 있다. 도 1a에 도시된 예시가 폰 노이만(Von Neumann) 아키텍처를 갖는 시스템을 도시하지만, 본 발명의 실시예는 폰 노이만 아키텍처와 종종 연관된 하나 이상의 구성요소, 가령, CPU, ALU 등을 포함하지 않을 수 있는 넌-폰 노이만 아키텍처로 구현될 수 있다.
명료성을 위해, 본 발명과 특정하게 관련된 특징부에 집중하기 위해 시스템(100)에 대한 기재가 단순화되었다. 예를 들어, 다양한 실시예에서, 메모리 어레이(130)는 예를 들어 DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이일 수 있다. 메모리 어레이(130)는 액세스 라인(본 명세서에서 워드 라인 또는 선택 라인이라고도 지칭될 수 있음)에 의해 연결된 로우 및 감지 라인(본 명세서에서 디지트 라인 또는 데이터 라인이라고 지칭될 수 있음)에 의해 연결된 컬럼으로 배열된 메모리 셀을 포함할 수 있다. 단일 메모리 어레이(130)가 도 1a에 도시되더라도, 실시예는 이에 한정되지 않는다. 예를 들어, 메모리 디바이스(120)는 본 명세서에 기재된 바와 같이, 복수의 서브어레이에 추가로, 복수의 메모리 어레이(130), 가령, DRAM 셀, NAND 플래시 셀 등의 복수의 뱅크를 포함할 수 있다.
메모리 디바이스(120)는 어드레스 회로(142)를 포함하여, 데이터 버스(156), 가령, 호스트(110)로부터의 I/O 버스를 통해 I/O 회로(144)에 의해 제공되는, 가령, 로컬 I/O 라인 및 전역 I/O 라인을 통해 외부 ALU 회로 및 DRAM 데이터 라인(DQ)에 제공되는 어드레스 신호를 래치할 수 있다. 본 명세서에 사용될 때, DRAM DQ가 버스, 가령, 데이터 버스(156)를 통한, 뱅크, 가령, 제어기(140) 및/또는 호스트(110)로의 데이터의 입력 및 이로부터의 데이터의 출력을 가능하게 할 수 있다. 쓰기 연산 동안, 가령, 전압 및/또는 전류 변동이 DQ, 가령, 핀에 적용될 수 있다. 이들 변동이 적절한 신호로 해석되고 선택된 메모리 셀에 저장될 수 있다. 읽기 연산 동안, 액세스가 완료되고 출력이 활성화되면, 선택된 메모리 셀로부터 읽힌 데이터 값이 DQ에 나타날 수 있다. 또 다른 시점에서, DQ는 DQ가 전류를 소싱 또는 싱킹하지 않고 시스템에 신호를 제공하지 않는 상태일 수 있다. 이는 또한 본 명세서에 기재된 바와 같이 둘 이상의 디바이스, 가령, 뱅크가 데이터 버스를 공유할 때 DQ 경합을 감소시킬 수 있다.
상태 및 예외 정보가 메모리 디바이스(120) 상의 제어기(140)로부터, 가령, 대역외 버스(157)를 통해, 채널 제어기(143)로 제공될 수 있으며, 그런 다음 채널 제어기(143)로부터 호스트(110)로 제공될 수 있다. 채널 제어기(143)는 복수의 위치를 할당하기 위한 로직 구성요소(160), 가령, 서브어레이를 위한 제어기를, 뱅크 커맨드, 가령, 연산의 시퀀스로서의 애플리케이션 명령, 및 복수의 메모리 디바이스(가령, 120-0, 120-1, ..., 120-N) 각각의 연산과 연관된 다양한 뱅크에 대한 인수(PIM 커맨드)를 저장하기 위한 각각의 뱅크의 어레이에 포함할 수 있다. 채널 제어기(143)는 커맨드, 가령, PIM 커맨드를 복수의 메모리 디바이스(120-1, ..., 120-N)로 보내서, 메모리 디바이스의 특정 뱅크 내에 이들 프로그램 명령을 저장할 수 있다.
어드레스 신호가 어드레스 회로(142)를 통해 수신되고 로우 디코더(146) 및 컬럼 디코더(152)에 의해 디코딩되어 메모리 어레이(130)를 액세스할 수 있다. 데이터는, 본 명세서에 기재된 바와 같이, 감지 회로(150)의 복수의 감지 증폭기를 이용해 감지 라인(디지트 라인) 상의 전압 및/또는 전류 변화를 감지함으로써 메모리 어레이(130)로부터 감지(판독)될 수 있다. 감지 증폭기가 메모리 어레이(130)로부터의 데이터의 페이지, 가령, 로우를 읽고 래치할 수 있다. 추가 계산 구성요소는, 본 명세서에 기재된 바와 같이, 감지 증폭기에 연결될 수 있고 감지 증폭기와 조합하여 사용되어, 데이터를 감지, 저장, 가령, 캐싱 및 버퍼링, 계산 기능, 가령, 연산을 수행, 및/또는 이동시킬 수 있다. I/O 회로(144)는 데이터 버스(156), 가령, 64 비트 폭 데이터 버스를 통해 호스트(110)와의 양방향 데이터 통신을 위해 사용될 수 있다. 쓰기 회로(148)는 메모리 어레이(130)로 데이터를 쓰는 데 사용될 수 있다. 그러나, 컬럼 디코더(152) 회로의 기능이, 예를 들어, 서브어레이의 특정 컬럼 및 연산 스트라이프 내 대응하는 연산 유닛과 관련하여 데이터 이동 동작을 구현하도록 구성된 본 명세서에 기재된 컬럼 선택 회로(358)로부터 구별 가능하다.
제어기(140), 가령, 뱅크 제어 로직 및/또는 시퀀서가 호스트(110)로부터 제어 버스(154)에 의해 제공된 신호, 가령, 커맨드를 디코딩할 수 있다. 이들 신호는 메모리 어레이(130)에 수행되는 연산, 가령, 데이터 감지, 데이터 저장, 데이터 이동, 데이터 쓰기, 및/또는 데이터 삭제 연산 등을 제어하도록 사용될 수 있는 칩 활성화 신호, 쓰기 활성화 신호, 및/또는 어드레스 래치 신호를 포함할 수 있다. 다양한 실시예에서, 제어기(140)는 호스트(110)로부터의 명령을 실행하고 메모리 어레이(130)를 액세스하는 역할을 할 수 있다. 제어기(140)는 상태 머신, 시퀀서, 또는 그 밖의 다른 임의의 유형의 제어기일 수 있다. 제어기(140)는 어레이, 가령, 메모리 어레이(130)의 로우에서의 데이터 편이(shifting data), 가령, 오른쪽 또는 왼쪽으로의 편이를 제어할 수 있다.
감지 회로(150)의 예시는 이하에서, 가령, 도 2 및 3에서 더 기재된다. 예를 들어, 여러 실시예에서, 감지 회로(150)는 복수의 감지 증폭기 및/또는 누산기로서 역할 할 수 있는 다수의 계산 구성요소를 포함할 수 있고 제어기(140) 및/또는 각각의 서브어레이의 각자의 서브어레이 제어기(도시되지 않음)에 의해 지시되는 연산을, 가령, 상보적 감지 라인과 연관된 데이터에 대해 수행하도록 사용될 수 있다.
여러 실시예에서, 감지 회로(150)는 메모리 어레이(130)에 저장된 데이터를 입력으로서 이용해 연산을 수행하고, 감지 라인 어드레스 액세스를 통해 데이터를 전송하지 않고, 가령, 컬럼 디코드 신호를 파이어링하지 않고메모리 어레이(130) 내 상이한 위치로의 전송, 쓰기, 로직, 및 저장 연산을 위한 데이터의 이동에 참여하도록 사용될 수 있다. 따라서 디바이스(120), 가령, 제어기(140) 상에 또는 그 밖의 다른 곳에 위치하는 호스트(110)와 연관된 프로세서 및 그 밖의 다른 프로세싱 회로, 가령, ALU 회로에 의해, 감지 회로(150) 외부의 프로세싱 자원에 의해 수행되는 것 대신(또는 이와 연계하여), 감지 회로(150)를 이용해 그 안에서 다양한 계산 기능이 수행될 수 있다.
다양한 이전 접근법에서, 예를 들어, 피연산자와 연관된 데이터가 감지 회로를 통해 메모리로부터 읽히고 I/O 라인을 통해, 가령, 로컬 I/O 라인 및 전역 I/O 라인을 통해 외부 ALU 회로에 제공될 것이다. 외부 ALU 회로는 다수의 레지스터를 포함할 수 있고 피연산자를 이용해 계산 기능을 수행할 것이며, 결과가 I/O 라인을 통해 어레이로 다시 전송될 것이다.
이와 달리, 본 발명의 다수의 실시예에서, 감지 회로(150)는 메모리 어레이(130)에 저장된 데이터에 연산을 수행하고, 감지 회로(150)에 연결된 로컬 I/O 라인 및 전역 I/O 라인을 활성화하지 않고, 결과를 메모리 어레이(130)에 다시 저장하도록 구성된다. 감지 회로(150)는 어레이의 메모리 셀에 대한 감지 라인이 있는 피치 상에서 수행될 수 있다. 추가 주변 감지 증폭기 및/또는 로직(170), 가령, 각자의 연산을 수행하기 위한 명령을 각각 실행하는 서브어레이 제어기가 감지 회로(150)에 연결될 수 있다. 감지 회로(150) 및 주변 감지 증폭기 및 로직(170)이, 본 명세서에 기재된 일부 실시예에 따르는 연산을 수행하는 데 협업할 수 있다.
따라서, 다수의 실시예에서, 외부 프로세싱 자원을 사용하지 않고 명령 시퀀스에서 이러한 계산 기능을 수행하기 위해 감지 회로(150)가 적절한 연산을 수행할 수 있기 때문에, 계산 기능을 수행하기 위한 메모리 어레이(130) 및 감지 회로(150)의 외부 회로가 필요하지 않다. 따라서 감지 회로(150)가 사용되어, 적어도 일부 범위까지, 이러한 외부 프로세싱 자원을 보완 또는 대체(또는 이러한 외부 프로세싱 자원으로 및/또는 이로부터의 데이터의 전송의 대역폭 소비를 적어도 감소)할 수 있다.
다수의 실시예에서, 감지 회로(150)가 사용되어 연산을 수행, 가령, 외부 프로세싱 자원, 가령, 호스트(110)에 의해 수행되는 연산에 추가로, 명령의 시퀀스를 실행할 수 있다. 예를 들어, 호스트(110) 및 감지 회로(150) 중 하나가 특정 연산만 및/또는 특정 개수의 연산만 수행하도록 제한될 수 있다.
로컬 I/O 라인 및 전역 I/O 라인의 활성화는 디코드 신호, 가령, 컬럼 디코드 신호에 연결된 게이트 및 I/O 라인에 연결된 소스/드레인을 갖는 트랜지스터의 활성화, 가령, 켜기, 활성화를 포함할 수 있다. 그러나, 실시예는 로컬 I/O 라인 및 전역 I/O 라인을 활성화하지 않는 것에 한정되지 않는다. 예를 들어, 다수의 실시예에서, 감지 회로(150)는 어레이의 컬럼 디코드 라인을 활성화하지 않고 연산을 수행하도록 사용될 수 있다. 그러나, 로컬 I/O 라인(들) 및 전역 I/O 라인(들)이 활성화되어 결과를 메모리 어레이(130)로 다시 전송하는 것이 아니라 적절한 위치, 가령, 외부 레지스터에 전송할 수 있다.
도 1b는 본 발명의 다수의 실시예에 따라 메모리 디바이스의 뱅크 섹션(123)의 블록도이다. 뱅크 섹션(123)은 메모리 디바이스의 뱅크의 다수의 뱅크 섹션, 가령, 뱅크 섹션 0, 뱅크 섹션 1, ..., 뱅크 섹션 M의 예시적 섹션을 나타낼 수 있다. 도 1b에 도시된 바와 같이, 뱅크 섹션(123)은 X로서 수평으로 도시된 복수의 메모리 컬럼(122), 가령, 예시적 DRAM 뱅크 및 뱅크 섹션 내 16,384개의 컬럼을 포함할 수 있다. 덧붙여, 뱅크 섹션(123)은 서브어레이 0, 서브어레이 1, ??, 및 서브어레이 N-1, 가령, 두 개의 짧은 디지트 라인, 가령, 캐시, 서브어레이의 예시로서 125-0 및 125-1로, 그리고 동일한 뱅크 섹션 내 다수의 긴 디지트 라인, 가령, 저장소, 서브어레이의 예시로서 126-0, ..., 126-N-1로 도시된 바와 같이, 32, 64, 128 또는 다양한 짝수가 아닌 개수의 서브어레이로 분할될 수 있다. 실시예의 구성, 가령, 도 1b에 도시된 짧은 디지트 라인 서브어레이 및 긴 디지트 라인 서브어레이의 개수 및/또는 위치설정이 명백성을 위해 도시되며 이들 구성에 한정되지 않는다.
짧은 디지트 라인 서브어레이 및 긴 디지트 라인 서브어레이가 각각, 데이터 경로, 가령, 본 명세서에 기재된 공유 I/O 라인에 연결되도록 구성된 증폭 영역에 의해 분리된다. 따라서, 짧은 디지트 라인 서브어레이(125-0 및 125-1) 및 긴 디지트 라인 서브어레이(126-0, ..., 126-N-1) 각각은 감지 구성요소 스트라이프 0, 감지 구성요소 스트라이프 1, ..., 및 감지 구성요소 스트라이프 N-1에 각각 대응하는 증폭 영역(124-0, 124-1, ..., 124-N-1)을 가질 수 있다.
도 1a와 관련하여 기재된 그리고 본 명세서의 그 밖의 다른 곳에 기재된 바와 같이, 각각의 컬럼(122)은 감지 회로(150)에 연결되도록 구성될 수 있다. 따라서, 서브어레이 내 각각의 컬럼이 감지 증폭기 및/또는 서브어레이에 대한 감지 구성요소 스트라이프에 기여하는 계산 구성요소 중 적어도 하나에 개별적으로 연결될 수 있다. 예를 들어, 도 1b에 도시된 바와 같이, 뱅크 섹션(123)이 다양한 실시예에서, 레지스터, 캐시, 및/또는 데이터 버퍼링 등으로서 사용될 수 있고, 서브어레이(125-0 및 125-1 및 126-0, ..., 126-N-1) 내 각각의 컬럼(122)에 연결되는 적어도 감지 증폭기가 구비된 감지 회로(150)를 갖는 감지 구성요소 스트라이프 0, 감지 구성요소 스트라이프 1, ..., 감지 구성요소 스트라이프 N-1을 포함할 수 있다.
일부 실시예에서, 계산 구성요소는 짧은 디지트 라인 서브어레이에 연결된 각각의 감지 구성요소 스트라이프 내, 가령, 짧은 디지트 라인 서브어레이(125-0 및 125-1)에 각자 연결된 감지 구성요소 스트라이프(124-0 및 124-1) 내 감지 회로(150) 내 각각의 감지 증폭기에 연결될 수 있다. 그러나 실시예는 이에 한정되지 않는다. 예를 들어, 일부 실시예에서, 복수의 감지 증폭기와 계산 구성요소 간 1:1 상관관계가 존재할 수 있는데, 가령, 계산 구성요소당 둘 이상의 감지 증폭기 또는 감지 증폭기당 둘 이상의 계산 구성요소가 존재할 수 있으며, 이는 서브어레이, 파티션, 뱅크 등별로 달라질 수 있다.
각각의 짧은 디지트 라인 서브어레이(125-0 및 125-1)가 Y로 수직으로 나타난 복수의 로우(119)를 포함할 수 있으며, 가령, 각각의 서브어레이는 예시적 DRAM 뱅크에서 512개의 로우를 포함할 수 있다. 각각의 긴 디지트 라인 서브어레이(126-0, ..., 126-N-1)가 Z로 수직으로 나타난 복수의 로우(118)를 포함할 수 있으며, 가령, 각각의 서브어레이는 예시적 DRAM 뱅크에서 1024개의 로우를 포함할 수 있다. 예시적 실시예는 본 명세서에 기재된 컬럼의 예시적 수평 및 수직 배향 및/또는 로우의 개수에 한정되지 않는다.
PIM DRAM 아키텍처의 구현은 감지 증폭기 및 계산 구성요소 레벨에서의, 가령, 감지 구성요소 스트라이프에서 프로세싱을 수행할 수 있다. PIM DRAM 아키텍처의 구현에 의해 유한 개수의 메모리 셀, 가령, 약 1K 또는 1024개 메모리 셀이 각각의 감지 증폭기에 연결될 수 있다. 감지 구성요소 스트라이프는 약 8K 내지 약 16K 감지 증폭기를 포함할 수 있다. 예를 들어, 긴 디지트 라인 서브어레이에 대한 감지 구성요소 스트라이프가 16K 감지 증폭기를 포함할 수 있고 로우와 컬럼의 각각의 교차부에 메모리 셀이 있는 1K 로우의 어레이 및 약 16K 컬럼에 연결되어 컬럼당 1K(1024) 메모리 셀을 산출하도록 구성될 수 있다. 비교하자면, 짧은 디지트 라인 서브어레이에 대한 감지 구성요소 스트라이프는 16K 감지 증폭기 및 계산 구성요소를 포함할 수 있고 긴 디지트 라인 서브어레이의 1K 로우의, 가령, 최대 절반의 어레이에 연결되어 컬럼당 512 메모리 셀을 산출하도록 구성될 수 있다. 일부 실시예에서, 예컨대 로우의 메모리 셀의 개수에 대응하는 감지 구성요소 스트라이프 내 감지 증폭기 및/또는 계산 구성요소의 개수가 긴 디지트 라인 서브어레이에 비교해서 짧은 디지트 라인 서브어레이 중 적어도 일부 간에 변화할 수 있다.
방금 제공된 로우, 컬럼, 및 컬럼당 메모리 셀의 개수 및/또는 긴 디지트 라인 서브어레이 및 짧은 디지트 라인 서브어레이 내 컬럼들 간 메모리 셀의 개수의 비는 예시로서 제공된 것이며 한정이 아니다. 예를 들어, 긴 디지트 라인 서브어레이는 각각 1024개의 메모리 셀을 가진 컬럼을 가질 수 있고 짧은 디지트 라인 서브어레이는 각각 512, 256, 또는 128, 또는 512 미만인 그 밖의 다른 가능한 개수의 메모리 셀을 가진 컬럼을 가질 수 있다. 긴 디지트 라인 서브어레이는, 다양한 실시예에서, 컬럼당 1024보다 적거나 많은 메모리 셀을 가지며, 짧은 디지트 라인 서브어레이에서 컬럼당 메모리 셀의 개수는 방금 기재된 바와 같이 구성된다. 대안으로 또는 추가로, 캐시 서브어레이는 긴 디지트 라인 서브어레이(저장 서브어레이)의 디지트 라인 길이보다 짧거나, 동일하거나, 더 긴 디지트 라인 길이를 갖도록 형성되어, 캐시 서브어레이가 방금 기재된 짧은 디지트 라인 서브어레이가 아니도록 할 수 있다. 예를 들어, 캐시 서브어레이의 디지트 라인 및/또는 메모리 셀의 구성이 저장 서브어레이의 구성보다 더 빠른 계산을 제공할 수 있다, 가령, 1T1C 대신 2T2C, DRAM 대신 SRAM 등이 있다.
따라서, 캐시 서브어레이 내 메모리 셀의 로우의 개수 및/또는 디지트 라인당 메모리 셀의 대응하는 개수가 저장 서브어레이 내 메모리 셀의 로우의 개수 및/또는 저장 서브어레이의 디지트 라인당 메모리 세의 대응하는 개수보다 적거나, 동일하거나, 많을 수 있다. 일부 실시예에서, 긴 디지트 라인 서브어레이의 로우 내 다수의 메모리 셀이 짧은 디지트 라인 서브어레이의 로우 내 다수의 메모리 셀과 상이할 수 있다. 예를 들어, 2T2C로 구성된 짧은 디지트 라인 서브어레이의 메모리 셀이 1T1C로서 구성된 긴 디지트 라인 서브어레이의 메모리 셀의 대략 두 배 넓을 수 있는데, 왜냐하면 2T2C 메모리 셀은 두개의 트랜지스터 및 두 개의 커패시터를 가지며 반면에 1T1C 메모리 셀은 하나의 트랜지스터 및 하나의 커패시터를 갖기 때문이다. 칩 및/또는 뱅크 아키텍처 상에 서브어레이의 이들 두 가지 구성의 폭을 통합하기 위해, 로우의 메모리 셀의 개수가 조절될 수 있다, 가령, 짧은 디지트 라인 서브어레이가, 예를 들어, 긴 디지트 라인 서브어레이의 로우에서의 메모리 셀의 약 절반을 가질 수 있도록 조절될 수 있다. 제어기는 이들 두 가지 서브어레이 구성 간 데이터 값의 이동을 수용하라는 명령을 갖거나 이에 지시 받을 수 있다.
일부 실시예에서, 긴 디지트 라인 서브어레이 126-N-1가 128개 서브어레이 내 서브어레이 32일 수 있고, 본 명세서에 기재되는 바와 같이, 서브어레이의 4개의 파티션 중 제1 파티션에서 제1 방향으로 마지막 서브어레이일 수 있다. 고립 스트라이프(도시되지 않음)는 선택된 공유 I/O 라인의 부분을 선택적으로, 가령, 제어기(140)에 의해 지시되는 바와 같이, 연결 및 연결해제하도록 구성된 다수의 고립 트랜지스터를 포함할 수 있다. 고립 트랜지스터를 , 가령, 활성화 및 비활성화하는 것은, 가령, 본 명세서에 기재된 바와 같이, 감지 구성요소 스트라이프에서 감지 증폭기 및/또는 계산 구성요소로 그리고 이로부터의 데이터 값의 공유 I/O 라인을 통한 파티션들 간 이동을 연결 및 연결해제한다.
따라서, 복수의 서브어레이(125-0 및 125-1 및 126-0, ..., 126-N-1), 복수의 감지 구성요소 스트라이프(124-0, 124-1, ..., 124-N-1), 및 고립 스트라이프(172)가 단일 파티션(128)으로 간주될 수 있다. 그러나, 일부 구현예에서, 데이터 이동의 방향에 따라, 단일 고립 스트라이프가 2개의 인접한 파티션에 의해 공유될 수 있다.
도 1b에 도시된 바와 같이, 뱅크 섹션(123)은 제어기(140)와 연관될 수 있다. 도 1b에 도시된 제어기(140)는, 다양한 예시에서, 도 1a의 제어기(140)에 의해 구현되고 여기에 포함되는 기능의 적어도 일부분을 나타낼 수 있다. 제어기(140)는, 본 명세서에 기재된 바와 같이, 뱅크 섹션(123) 내 데이터 이동의 제어와 함께, 커맨드 및/또는 데이터(141)의 뱅크 섹션(123)으로의 입력 및 뱅크 섹션(123)으로부터 가령, 호스트(110)로의 데이터의 출력을 지시, 가령, 제어할 수 있다. 뱅크 섹션(123)은 도 1a와 관련하여 기재된 데이터 버스(156)에 대응할 수 있는 DRAM DQ로의 데이터 버스(156), 가령, 64 비트 폭 데이터 버스를 포함할 수 있다. 제어기(140)는, 가령, 커맨드에 응답하여, 본 명세서에 기재된 메모리내 연산에서 데이터 값에 수행되는 이동 및/또는 연산을 지시하기 위한 책임을 위임 받을 수 있다.
도 1c는 본 발명의 다수의 실시예에 따라 메모리 디바이스의 뱅크(121)의 블록도이다. 뱅크(121)는 메모리 디바이스의 예시적 뱅크, 가령, 뱅크 0, 뱅크 1, ..., 뱅크 M-1를 나타낼 수 있다. 도 1c에 도시된 바와 같이, 뱅크(121)는 제어기(140)에 연결된 A/C 경로(153), 가령, 버스를 포함할 수 있다. 다시 말하면, 도 1c에 도시된 제어기(140)는, 다양한 예시에서, 도 1a 및 1b에 도시된 제어기(140)에 의해 구현되고 여기에 포함되는 기능의 적어도 일부분을 나타낼 수 있다.
도 1c에 도시된 바와 같이, 뱅크(121)는 복수의 뱅크 섹션, 가령, 뱅크 섹션(123)을 포함할 수 있다. 도 1c에 더 도시된 바와 같이, 뱅크 섹션(123)은 짧은 디지트 라인 서브어레이에 대해 125-0, 125-1, 및 125-3 및 긴 디지트 라인 서브어레이에 대해 126-0, 126-1, ..., 126-N-1로 나타난 복수의 서브어레이, 가령, 서브어레이 0, 서브어레이 1, ..., 서브어레이 N-1로 분할될 수 있다. 도 1c에 도시된 짧은 디지트 라인 서브어레이 및 긴 디지트 라인 서브어레이의 개수 및/또는 위치설정의 구성은 명백성을 위해 도시되며 이들 구성에 한정되지 않는다. 뱅크 섹션(123)은 긴 디지트 라인 서브어레이(126-0) 위의 짧은 디지트 라인 서브어레이(125-0), 그에 뒤 이어, 또 다른 긴 디지트 라인 서브어레이(126-1) 위의 또 다른 짧은 디지트 라인 서브어레이(125-1)가 나타나, 가령, 파티션(128-0) 내 총 1:1 비로 고르게 교차배치되는 총 4개의 서브어레이가 나타나도록 구성될 수 있으며, 짧은 디지트 라인 서브어레이 및/또는 긴 디지트 라인 서브어레이의 그 밖의 다른 개수 및/또는 비가 가능하다. 예를 들어, 임의의 실현 가능한 개수의 짧은 디지트 라인 서브어레이 및/또는 긴 디지트 라인 서브어레이가 뱅크 섹션(123) 및/또는 이의 파티션(128)에 특정 구현에 적합하도록 결정된 임의의 순서화 배열로, 가령, 긴 디지트 라인 서브어레이에 대한 짧은 디지트 라인 서브어레이의 1:1, 1:2, 1:4, 1:8 등의 비를 갖고, 하나 이상의 짧은 디지트 라인 서브어레이의 각각의 그룹이 하나 이상의 긴 디지트 라인 서브어레이의 그룹에 인접하게 위치하는 구성 등으로 포함될 수 있다. 따라서 일부 구현예에서, 둘 이상의 짧은 디지트 라인 서브어레이가 서로 인접하게 직렬로 위치 및/또는 둘 이상의 긴 디지트 라인 서브어레이가 서로에 인접하게 직렬로 위치할 수 있다.
짧은 디지트 라인 서브어레이에 대해 125-0, 125-1, 및 125-3 및 긴 디지트 라인 서브어레이에 대해 126-0, 126-1, ..., 126-N-1에 도시된 복수의 서브어레이 각각이 감지 회로(150) 및 논리 회로(170)를 포함할 수 있는 감지 구성요소 스트라이프(124-0, 124-1, ..., 124-N-1)에 연결 및/또는 이에 의해 분리될 수 있다. 언급된 바와 같이, 감지 구성요소 스트라이프(124-0, 124-1, ..., 124-N-1) 각각이 도 2에 도시된 바와 같이, 그리고 도 3, 4a 및 4b와 관련하여 더 기재되는, 각각의 서브어레이의 멤뢰 셀의 각각의 컬럼에 연결되도록 구성된 감지 증폭기를 적어도 갖는 감지 회로(150)를 포함한다. 서브어레이 및 연관된 감지 구성요소 스트라이프는, 본 명세서에서 더 기재될 바와 같이, I/O 라인(155)을 공유하는 복수의 파티션, 가령, 128-0, 128-1, ..., 128-M-1로 분할될 수 있다.
도 1c에 개략적으로 도시된 바와 같이, 뱅크(121) 및 상기 뱅크의 각각의 섹션(123)은 공유 I/O 라인(155)을, 명령 및/또는 데이터, 가령, 프로그램 명령(PIM 커맨드), 읽기 경로에서 복수의 제어/데이터 레지스터에 연결되고, 특정 뱅크(121)에서 복수의 뱅크 섹션, 가령, 뱅크 섹션(123)에 연결된 데이터 경로, 가령, 버스로서 포함할 수 있다. 제어기(140)는 특정 뱅크, 가령, 뱅크(121-1)에서 연산의 수행을 시작하기 위한 커맨드를 수신하도록 구성될 수 있다. 제어기(140)는, 가령, 제어 및 데이터 레지스터(151)에 연결된 공유 I/O 라인(155)을 이용해, 특정 뱅크에 대한 복수의 위치로부터 명령 및/또는 상수 데이터를 불러오고 감지 회로(150)의 계산 구성요소를 이용해 연산을 수행하도록 구성될 수 있다. 제어기(140)는 불러와진 명령 및/또는 상수 데이터를 특정 뱅크에 로컬하게, 가령, 명령 캐시(171) 및/또는 논리 회로(170)에 캐싱할 수 있다.
본 명세서에 기재된 바와 같이, I/O 라인은 서브어레이 각각에 연결된 감지 구성요소 스트라이프를 통해 메모리 셀의 복수의 파티션, 서브어레이, 로우, 및/또는 특정 컬럼에 의해 선택적으로 공유될 수 있다. 예를 들어, 다수의 컬럼의 선택 가능한 서브세트, 총 컬럼의 8개의 컬럼 서브세트 각각의 감지 증폭기 및/또는 계산 구성요소가 복수의 공유 I/O 라인 각각으로 이동될, 가령, 전송, 이송, 및/또는 공급될 감지 구성요소 스트라이프에 저장(캐싱)된 데이터 값에 대한 복수의 공유 I/O 라인 각각에 선택적으로 연결될 수 있다. 단수 형 "a", "an", 및 "the"는 본 명세서에서 단수 및 복수 형태를 모두 포함할 수 있기 때문에, "공유 I/O 라인"은, 문맥상 명백하게 달리 언급되지 않는 한, "복수의 공유 I/O 라인"을 지칭하는 데 사용될 수 있다. 덧붙여, "공유 I/O 라인"은 "복수의 공유 I/O 라인"의 축약어이다.
일부 실시예에서, 제어기(140)는 명령(커맨드) 및 데이터를 제어 및 데이터 레지스터(151)에 연결된 공유 I/O 라인(155)을 통해 메모리 어레이(130) 내 특정 뱅크(121)의 복수의 위치 및 감지 구성요소 스트라이프(124-0, 124-1, ..., 124-N-1)로 지향, 가령, 제공하도록 구성될 수 있다. 예를 들어, 제어 및 데이터 레지스터(151)는 감지 구성요소 스트라이프(124-0, 124-1, ..., 124-N-1) 내 감지 회로(150)의 감지 증폭기 및/또는 계산 구성요소에 의해 실행될 명령을 전달(relay)할 수 있다. 도 1c는 예를 들어, 명령 캐시(171)와 연관되고 쓰기 경로(149)를 통해 뱅크(121) 내 짧은 디지트 라인 서브어레이(125-0, 125-1 및 125-3), 긴 디지트 라인 서브어레이(126-0, 126-1, ..., 126-N-1), 및/또는 감지 구성요소 스트라이프(124-0, 124-1, ..., 124-N-1) 각각에 연결되는 제어기(140)를 도시한다.
그러나, 본 명세서에 기재된 공유 I/O 라인(155) 및/또는 연결 회로(232)는, 순차적 복수의 연산의 수행의 결과를 메모리 어레이(130)의 서브어레이의 제1 서브세트(125) 및/또는 제2 서브세트(126)로 되돌리는 것이 아니라 적절한 위치로 이동시키도록 구성, 가령, 형성 및/또는 활성화될 수 있다. 예를 들어, 결과 데이터 값이, 다양한 실시예에서, 공유 I/O 라인(155) 및/또는 연결 회로(232)를 통해 외부 레지스터로 이동될 수 있다. 도 1c에 도시된 바와 같이, 이러한 외부 레지스터의 실시예는 다수의 뱅크 레지스터(158) 및/또는 메모리 디바이스(120)의 뱅크(121)의 제어기(140)와 연관된, 가령, 선택적으로 연결된 벡터 레지스터(159)를 포함할 수 있다.
도 1b와 관련하여 기재된 바와 같이, 도 1c에서 예시로서 나타난 복수의 서브어레이, 가령, 4개의 서브어레이(125-0, 125-1, 126-0, 및 126-1) 및 이들 각자의 감지 구성요소 스트라이프가 제1 파티션(128-0)을 구성할 수 있다. 서브어레이(126-1)가 제1 파티션(128-0)의 제1 방향, 가령, 도 1c의 맥락에서 하향에서 마지막 서브어레이이고 서브어레이(125-2)가 제2 파티션(128-1)의 제1 방향에서 첫 번째 서브어레이도록, 고립 스트라이프(도시되지 않음)는 서브어레이 3(126-1)과 서브어레이 4(125-2) 사이에 위치할 수 있다. 다수의 서브어레이 및 이들 각자의 감지 구성요소 스트라이프는, 제2 고립 스트라이프(도시되지 않음)가 제2 파티션(128-1)과 제3 파티션(128-M-1)의 제1 서브어레이(126-N-1) 사이에 위치할 때까지, 제1 방향으로 더 연장될 수 있다. 이전에 지시된 바와 같이, 서브어레이는, 예를 들어, 짧은 디지트 라인 서브어레이(125-0 및 125-2)가 파티션(128-0 및 128-1)에서 첫 번째 서브어레이일 수 있고, 긴 디지트 라인 서브어레이(126-N-1)가 파티션(128-M-1) 내 첫 번째 서브어레이일 수 있도록, 또는 그 밖의 다른 가능한 구성으로, 각각의 뱅크 섹션(123) 및/또는 파티션(128)에서 임의의 순서로 배열될 수 있다.
그러나 실시예는 이에 한정되지 않는다. 예를 들어, 다양한 실시예에서, 다양한 파티션에서 적어도 하나의 짧은 디지트 라인 서브어레이와 적어도 하나의 긴 디지트 라인 서브어레이의 조합이 존재하는 한, 고립 스트라이프에 의해 임의의 개수의 파티션으로 분리될 수 있는 뱅크 섹션(123) 내 임의의 개수의 짧은 디지트 라인 서브어레이(125) 및 임의의 개수의 긴 디지트 라인 서브어레이(126)가 존재할 수 있다. 다양한 실시예에서, 파티션은, 구현예에 따라, 동일한 개수 또는 상이한 개수의 짧은 및/또는 긴 디지트 라인 서브어레이, 감지 구성요소 스트라이프 등을 포함할 수 있다.
도 2는 본 발명의 다수의 실시예에 따르는 감지 회로(250)를 도시하는 개략도이다. 감지 회로(250)는 도 1a에 도시된 감지 회로(150)에 대응할 수 있다.
메모리 셀은 저장 요소, 가령, 커패시터, 및 액세스 디바이스, 가령, 트랜지스터를 포함할 수 있다. 예를 들어, 제1 메모리 셀은 트랜지스터(202-1) 및 커패시터(203-1)를 포함할 수 있고, 제2 메모리 셀은 트랜지스터(202-2) 및 커패시터(203-2) 등을 포함할 수 있다. 이 실시예에서, 메모리 어레이(230)는 1T1C(하나의 트랜지스터 하나의 커패시터) 메모리 셀의 DRAM 어레이지만, 구성의 또 다른 실시예, 가령, 메모리 셀당 두 개의 트랜지스터 및 두 개의 커패시터를 갖는 2T2C가 사용될 수 있다. 다수의 실시예에서, 메모리 셀은 파괴적 읽기 메모리 셀(destructive read memory cell)일 수 있는데, 가령, 셀에 저장된 데이터를 읽는 것이 데이터를 파괴하여, 셀에 원래 저장된 데이터가 읽힌 후 재생(refresh)되게 할 수 있다.
메모리 어레이(230)의 셀이 액세스(워드) 라인 204-X (로우 X), 204-Y (로우 Y) 등에 의해 연결된 로우, 및 상보적 감지 라인의 쌍에 의해 연결된 컬럼, 가령, 도 2에 도시된 디지트 라인 DIGIT(D) 및 DIGIT(D)_ 및 도 3 및 4a-4b에 도시된 DIGIT_0 및 DIGIT_0*으로 배열될 수 있다. 상보적 감지 라인의 각각의 쌍에 대응하는 개별 감지 라인은 또한 각각 DIGIT (D)에 대해 디지트 라인(205-1) 및 DIGIT (D)_에 대해 디지트 라인(205-2), 또는 도 3 및 도 4a-4b의 대응하는 도면 부호로 지칭될 수 있다. 상보적 디지트 라인의 단 하나의 쌍이 도 2에 도시되지만, 본 발명의 실시예는 한정되지 않으며, 메모리 셀의 어레이가 메모리 셀의 추가 컬럼 및 디지트 라인, 가령, 4,096, 8,192, 16,384 등을 포함할 수 있다.
로우 및 컬럼이 평면에서 직교로 배향되는 것으로 도시되지만, 실시예는 여기에 한정되지 않는다. 예를 들어, 임의의 실현 가능한 3-차원 구성으로 로우와 컬럼이 서로에 대해 배향될 수 있다. 로우와 컬럼은 서로에 대해 임의의 각도로 배향, 실질적으로 수평 평면 또는 실질적으로 수직 평면으로 배향, 및/또는 접힌 토폴로지(folded topology)로 배향될 수 있거나, 그 밖의 다른 가능한 3-차원 구성으로 배향될 수 있다.
메모리 셀은 상이한 디지트 라인 및 워드 라인에 연결될 수 있다. 예를 들어, 트랜지스터(202-1)의 제1 소스/드레인 영역이 디지트 라인(205-1 (D))에 연결될 수 있고, 트랜지스터(202-1)의 제2 소스/드레인 영역이 커패시터(203-1)에 연결될 수 있고, 트랜지스터(202-1)의 게이트가 워드 라인(204-Y)에 연결될 수 있다. 트랜지스터(202-2)의 제1 소스/드레인 영역이 디지트 라인(205-2 (D)_)에 연결될 수 있고, 트랜지스터(202-2)의 제2 소스/드레인 영역이 커패시터(203-2)에 연결될 수 있으며, 트랜지스터(202-2)의 게이트는 워드 라인(204-X)에 연결될 수 있다. 도 2에 도시된 바와 같이, 셀 플레이트가 커패시터(203-1 및 203-2) 각각에 연결될 수 있다. 셀 플레이트는 다양한 메모리 어레이 구성에서 기준 전압, 가령, 접지가 인가될 수 있는 공통 노드일 수 있다.
메모리 어레이(230)는 본 발명의 다수의 실시예에 따라 감지 회로(250)에 연결되도록 구성된다. 이 실시예에서, 감지 회로(250)는 메모리 셀의 각자의 컬럼에 대응하는, 가령, 짧은 디지트 라인 서브어레이 내 상보적 디지트 라인의 각자의 쌍에 연결된 감지 증폭기(206) 및 계산 구성요소(231)를 포함한다. 감지 증폭기(206)는 상보적 디지트 라인(205-1 및 205-2)의 쌍에 연결될 수 있다. 계산 구성요소(231)는 패스 게이트(207-1 및 207-2)를 통해 감지 증폭기(206)에 연결될 수 있다. 패스 게이트(207-1 및 207-2)의 게이트는 연산 선택 로직(213)에 연결될 수 있다.
연산 선택 로직(213)은 상보적 디지트 라인의 쌍을 감지 증폭기(206)와 계산 구성요소(231) 사이에 위치를 뒤바꾸지 않도록(un-transposed) 연결하는 패스 게이트를 제어하기 위한 패스 게이트 로직 및 상보적 디지트 라인의 쌍을 감지 증폭기(206)와 계산 구성요소(231) 사이에 위치를 뒤바꾸어(transposed) 연결하는 스와프 게이트를 제어하기 위한 스와프 게이트 로직을 포함하도록 구성될 수 있다. 연산 선택 로직(213)은 상보적 디지트 라인(205-1 및 205-2)의 쌍에 또한 연결될 수 있다. 연산 선택 로직(213)은 선택된 연산을 기초로 패스 게이트(207-1 및 207-2)의 연속성을 제어하도록 구성될 수 있다.
감지 증폭기(206)는 선택된 메모리 셀에 저장된 데이터 값, 가령, 논리 상태를 결정하도록 동작할 수 있다. 감지 증폭기(206)는 본 명세서에서 주 래치(primary latch)라고 지칭될 수 있는 교차 연결된 래치를 포함할 수 있다. 도 2에 도시된 예시에서, 감지 증폭기(206)에 대응하는 회로가 상보적 디지트 라인(D 205-1 및 (D)_ 205-2)의 쌍에 연결되는 4개의 트랜지스터를 포함하는 래치(215)를 포함한다. 그러나 실시예는 이 예시에 한정되지 않는다. 래치(215)는 교차 연결된 래치(cross coupled latch)일 수 있다. 예를 들어, 트랜지스터, 가령, n-채널 트랜지스터, 가령, NMOS 트랜지스터(227-1 및 227-2)의 쌍의 게이트가 트랜지스터, 가령, p-채널 트랜지스터, 가령, PMOS 트랜지스터(229-1 및 229-2)의 또 다른 쌍의 게이트와 교차 연결된다. 트랜지스터(227-1, 227-2, 229-1, 및 229-2)를 포함하는 교차 연결된 래치(215)는 주 래치라고 지칭될 수 있다.
동작 중에, 메모리 셀이 감지 중일 때, 가령, 읽힐 때, 디지트 라인 205-1 (D) 또는 205-2 (D)_ 중 하나 상의 전압이 디지트 라인 205-1 (D) 또는 205-2 (D)_ 중 다른 하나 상의 전압보다 약간 클 것이다. ACT 신호 및 RNL* 신호는, 예를 들어, 감지 증폭기(206)를 활성화, 가령, 파이어링하도록 로우(low)로 구동될 수 있다. 더 낮은 전압을 갖는 디지트 라인(205-1 (D) 또는 205-2 (D)_)이 PMOS 트랜지스터(229-1 또는 229-2) 중 하나를 PMOS 트랜지스터(229-1 또는 229-2) 중 다른 하나보다 더 켬으로써, 더 높은 전압을 갖는 디지트 라인(205-1 (D) 또는 205-2 (D)_)을 다른 디지트 라인(205-1 (D) 또는 205-2 (D)_)이 하이(high)로 구동되는 것보다 더 하이로 구동시킬 수 있다.
마찬가지로, 더 높은 전압을 갖는 디지트 라인(205-1 (D) 또는 205-2 (D)_)은 NMOS 트랜지스터(227-1 또는 227-2) 중 하나를 NMOS 트랜지스터(227-1 또는 227-2) 중 다른 하나보다 더 켬으로써, 더 낮은 전압을 갖는 디지트 라인(205-1 (D) 또는 205-2 (D)_)을 다른 디지트 라인(205-1 (D) 또는 205-2 (D)_)이 로우(low)로 구동되는 것보다 더 로우로 구동시킬 수 있다. 따라서, 짧은 딜레이 후, 다소 더 큰 전압을 갖는 디지트 라인(205-1 (D) 또는 205-2 (D)_)이 소스 트랜지스터를 통해 서플라이 전압 VCC의 전압으로 구동되고, 다른 디지트 라인 205-1 (D) 또는 205-2 (D)_이 싱크 트랜지스터를 통해 기준 전압의 전압, 가령, 접지로 구동된다. 따라서, 교차 연결된 NMOS 트랜지스터(227-1 및 227-2) 및 PMOS 트랜지스터(229-1 및 229-2)는 디지트 라인(205-1 (D) 및 205-2 (D)_) 상의 차동 전압을 증폭하는 감지 증폭기 쌍으로 역할하며 선택된 메모리 셀로부터 감지된 데이터 값을 래치하도록 동작한다. 본 명세서에서 사용될 때, 감지 증폭기(206)의 교차 연결된 래치는 주 래치(215)로 지칭될 수 있다.
실시예는 도 2에 도시된 감지 증폭기(206) 구성에 한정되지 않는다. 예를 들어, 감지 증폭기(206)는 전류-모드 감지 증폭기 및 싱글-엔드 감지 증폭기, 가령, 하나의 디지트 라인에 연결된 감지 증폭기일 수 있다. 또한, 본 발명의 실시예는 접힘형 디지트 라인 아키텍처, 가령, 도 2에 도시된 것에 한정되지 않는다.
감지 증폭기(206)는, 계산 구성요소(231)와 함께, 어레이로부터의 데이터를 입력으로서 사용하여 다양한 연산을 수행하도록 동작할 수 있다. 다수의 실시예에서, 연산의 결과가, 데이터가 어레이의 외부 회로 및 로컬 I/O 라인을 통해 감지 회로에 전송되도록 디지트 라인 어드레스 액세스를 통해 데이터를 전송하지 않고, 가령, 컬럼 디코드 신호를 파이어링하지 않고, 어레이에 다시 저장될 수 있다. 따라서, 본 발명의 다수의 실시예는 다양한 이전 접근법보다 낮은 전력을 이용해 연산의 수행 및 이와 연관된 계산 기능을 가능하게 할 수 있다. 덧붙여, 다수의 실시예가 연산 및 이와 연관된 계산 기능, 가령, 메모리와 이산 프로세서 간 데이터를 전송하는 것을 수행하기 위해 로컬 및 전역 I/O 라인에 걸쳐 데이터를 전송하는 것을 감소 또는 제거하기 때문에, 다수의 실시예가 이전 접근법에 비교해서 증가된, 가령, 더 빠른 프로세싱 능력을 활성화할 수 있다.
감지 증폭기(206)는 디지트 라인(205-1 (D) 및 205-2 (D)_)을 평형화하도록 구성될 수 있는 평형화 회로(equilibration circuitry)(214)를 더 포함할 수 있다. 이 예시에서, 평형화 회로(214)는 디지트 라인(205-1 (D) 및 205-2 (D)_) 사이에 연결된 트랜지스터(224)를 포함한다. 평형화 회로(214)는 평형화 전압, 가령, VDD/2 - 여기서 VDD는 어레이와 연관된 서플라이 전압임 - 에 연결되는 제1 소스/드레인 영역을 각각 갖는 트랜지스터(225-1 및 225-2)를 더 포함한다. 트랜지스터(225-1)의 제2 소스/드레인 영역이 디지트 라인(205-1 (D))에 연결될 수 있고, 트랜지스터(225-2)의 제2 소스/드레인 영역이 디지트 라인(205-2 (D)_)에 연결될 수 있다. 트랜지스터(224, 225-1, 및 225-2)의 게이트가 함께 연결되고, 평형화(EQ) 제어 신호 라인(234)에 연결될 수 있다. 따라서, EQ를 활성화하는 것이 트랜지스터(224, 225-1, 및 225-2)를 활성화하며, 이는 효과적으로 디지트 라인(205-1 (D) 및 205-2 (D)_)을 함께 쇼팅하고 평형화 전압, 가령, VCC/2으로 쇼팅한다.
도 2가 평형화 회로(214)를 포함하는 감지 증폭기(206)를 도시하더라도, 실시예는 이에 한정되지 않고, 평형화 회로(214)는 도 2에 도시된 것과 상이한 구성으로 구현되는 감지 증폭기(206)로부터 이산으로 구현되거나, 전혀 구현되지 않을 수 있다.
이하에서 더 기재될 바와 같이, 다수의 실시예에서, 감지 회로로부터 데이터를 로컬 또는 전역 I/O 라인을 통해 전송하지 않고, 가령, 컬럼 디코드 신호의 활성화를 통해 감지 라인 어드레스 액세스를 수행하지 않고, 감지 회로(250), 가령, 감지 증폭기(206) 및 계산 구성요소(231)가 선택된 연산을 수행하고 결과를 감지 증폭기(206) 또는 계산 구성요소(231) 중 하나에 초기에 저장하도록 동작할 수 있다.
다양한 유형의 연산의 수행이 구현될 수 있다. 예를 들어, 부울 연산, 가령, 데이터 값을 포함하는 부울 논리 함수가 다수의 더 높은 레벨 적용예에서 사용된다. 결과적으로, 개선된 연산 수행으로 구현될 수 있는 속도 및 파워 효율이 이들 적용예에 대해 개선된 속도 및/또는 파워 효율을 제공할 수 있다.
도 2에 도시된 바와 같이, 계산 구성요소(231)는 본 명세서에서 보조 래치(secondary latch)(264)라고 지칭될 수 있는 래치를 더 포함할 수 있다. 보조 래치에 포함된 교차 결합된 p-채널 트랜지스터, 가령, PMOS 트랜지스터의 쌍이 서플라이 전압, 가령, VDD에 연결된 각자의 소스를 가질 수 있고, 보조 래치의 교차 결합된 n-채널 트랜지스터, 가령, NMOS 트랜지스터의 쌍이 기준 전압, 가령, 접지에 선택적으로 연결된 각자의 소스를 가질 수 있어서, 보조 래치가 연속으로 활성화되는 것을 제외하고, 보조 래치(264)는 주 래치(215)와 관련하여 앞서 기재된 것과 유사한 방식으로 구성 및 동작할 수 있다. 계산 구성요소(231)의 구성은 도 2에 도시된 것에 한정되지 않으며, 그 밖의 다른 다양한 실시예가 구현 가능하다.
다양한 실시예에서, 감지 및/또는 저장된 데이터 값의 이동을 위해 연결 회로(232-1)는, 예를 들어, 217-1에서 그리고 연결 회로(232-2)는 (217-1)에서 주 래치(215)에 연결될 수 있다. 감지 및/또는 저장된 데이터 값이, 본 명세서에 기재된 바와 같이 공유 I/O 라인을 통해 또 다른 서브어레이의 특정 로우 및/또는 컬럼에서 선택된 메모리 셀로 및/또는 연결 회로(232-1 및 232-2)를 통해 또 다른 서브어레이의 특정 로우 및/또는 컬럼의 선택된 메모리 셀로 직접 이동될 수 있다. 도 2가 주 래치(215)의 각각 (217-1 및 217-2)에서 연결될 연결 회로(232-1 및 232-2)를 도시하지만, 실시예는 이에 한정되지 않는다. 예를 들어, 연결 회로(232-1 및 232-2)는, 가령, 감지 및/또는 저장된 데이터 값의 이동을 위해 보조 래치(264)에 또는 또는 연결 회로(232-1 및 232-2)를 연결하는 그 밖의 다른 가능한 위치에 연결될 수 있다.
다양한 실시예에서, 연결 회로, 가령, (232-1 및 232-2)는 제1 서브어레이 내 특정 컬럼에 연결된 감지 회로를 인접 서브어레이이거나 및/또는 다수의 또 다른 서브어레이에 의해 분리될 수 있는 제2 서브어레이 내 대응하는 컬럼의 다수의 로우에 연결하도록 구성될 수 있다. 따라서, 연결 회로는, 짧은 디지트 라인 서브어레이에서의 연산의 수행 및/또는 긴 디지트 라인 서브어레이 내로의 데이터 값의 저장을 위해, 데이터 값을, 가령, 선택된 로우 및 특정 컬럼으로부터, 제2 서브어레이의 선택된 로우 및 대응하는 컬럼으로 이동, 가령, 복사, 전송 및/또는 이송하도록 구성될 수 있는데, 예를 들어, 데이터 값이 거기서 선택된 메모리 셀로 복사될 수 있다. 일부 실시예에서, 데이터 값의 이동은 감지 회로(250), 가령, 감지 증폭기(206) 및/또는 연결된 계산 구성요소(231)에 데이터 값을 저장하기 위한 명령의 세트를 실행하는 제어기(140)에 의해, 지시될 수 있고, 제어기(140)는 제2 서브어레이 내 대응하는 컬럼에 의해 교차되는 특정 로우 및/또는 특정 메모리 셀을 데이터 값의 이동, 가령, 복사, 전송, 및/또는 이송에 의해 데이터 값을 수신하도록 선택할 수 있다.
도 3은 본 발명의 다수의 실시예에 따라 메모리 디바이스 내 데이터 이동의 회로를 도시하는 개략도이다. 도 3은 상보적 감지 라인, 가령, 디지트 라인(305-1 및 305-2)의 각각의 쌍에 각각 연결될 수 있는 8개의 감지 증폭기, 가령, (306-0, 306-1, ..., 306-7)로 나타나는 감지 증폭기 0, 1, ..., 7를 도시한다. 도 3은 각자의 감지 증폭기, 가령, 각자의 패스 게이트(307-1 및 307-2) 및 디지트 라인(305-1 및 305-2)을 통해 감지 증폭기 0(306-0)에 각각 연결된 도시된 8개의 계산 구성요소, 가령, 계산 구성요소 0, 1, ..., 7(331-0, 331-1, ..., 331-7)를 도시한다. 예를 들어, 패스 게이트는 도 2에 나타난 바와 같이 연결될 수 있고, 동작 선택 신호, 패스(Pass)에 의해 제어될 수 있다. 선택 로직의 출력은 패스 게이트(307-1 및 307-2) 및 디지트 라인(305-1 및 305-2)의 게이트에 연결될 수 있다. 감지 증폭기 및 계산 구성요소의 대응하는 쌍이 (350-0, 350-1, ..., 350-7)로 지시되는 감지 회로의 형성에 기여할 수 있다.
상보적 디지트 라인(305-1 및 305-2)의 쌍 상의 데이터 값이 도 2와 관련하여 기재된 바와 같이 계산 구성요소(331-0)로 로딩될 수 있다. 예를 들어, 패스 게이트(307-1 및 307-2)가 활성화될 때, 상보적 디지트 라인(305-1 및 305-2)의 쌍 상의 데이터 값이 감지 증폭기로부터 계산 구성요소(306-0 내지 331-0)로 전달될 수 있다. 상보적 디지트 라인(305-1 및 305-2)의 쌍 상의 데이터 값은 감지 증폭기가 파이어링될 때 감지 증폭기(306-0)에 저장된 데이터 값일 수 있다.
도 3에 도시된 감지 증폭기(306-0, 306-1, ..., 306-7)는 도 2에 도시된 감지 증폭기(206)에 각각 대응할 수 있다. 도 3에 도시된 계산 구성요소(331-0, 331-1, ..., 331-7)는 각각 도 2에 도시된 계산 구성요소(231)에 대응할 수 있다. 도 3에 도시된 감지 증폭기(306) 및 계산 구성요소(331)의 크기는 명확성을 위해 나타낸 것이다. 그러나 도 2에 도시된 바와 같이, 감지 증폭기(306) 및/또는 계산 구성요소(331)는, 대응하는 상보적 디지트 라인(305-1 및 305-2) 내에 들어 맞도록, 가령, 동일 피치 상에 있도록 형성될 수 있다. 하나의 감지 증폭기와 하나의 계산 구성요소의 조합이 본 명세서에 기재된 바와 가티 다수의 서브어레이 및/또는 파티션에 의해 공유되는 I/O 라인(355)에 연결되도록 구성된, DRAM 메모리 서브어레이(325)의 일부분, 가령, 도 1b 및 1c에서 (125)로 나타난 짧은 디지트 라인 서브어레이의 감지 회로, 가령, (350-0, 350-1, ..., 350-7)에 기여할 수 있다. 도 3에 도시된 감지 증폭기(306-0, 306-1, ..., 306-7) 및 계산 구성요소(331-0, 331-1, ..., 331-7)의 쌍 조합이 도 1b 및 1c에서 (124) 및 도 4a 및 4b의 (424)로 나타난 감지 구성요소 스트라이프에 포함될 수 있다.
도 3에 도시된 실시예의 구성은 명확성을 위해 나타낸 것이며 이들 구성에 한정되지 않는다. 예를 들어, 계산 구성요소(331-0, 331-1, ..., 331-7) 및 공유 I/O 라인(355)과 조합되는 감지 증폭기(306-0, 306-1, ..., 306-7)를 위해 도 3에 도시된 구성은 감지 증폭기(306-0, 306-1, ..., 306-7)와 감지 회로의 계산 구성요소(331-0, 331-1, ..., 331-7)의 조합의 절반이 메모리 셀(도시되지 않음)의 컬럼(322) 위에 형성되고 절반이 메모리 셀의 컬럼(322) 아래에 형성되는 것에 한정되지 않는다. 공유 I/O 라인에 연결되도록 구성된 감지 회로를 형성하는 감지 증폭기와 계산 구성요소의 이러한 조합의 개수도 8에 한정되지 않는다. 덧붙여, 공유 I/O 라인(355)의 구성은, 상보적 디지트 라인(305-1 및 305-2)의 두 개의 세트 각각을 따로 연결하기 위해, 둘로 분할되는 것에 한정되지 않고, 공유 I/O 라인(355)의 위치 설정도 감지 증폭기와 계산 구성요소의 조합의 어느 한 단부에 위치하는 것이 아니라 감지 회로를 형성하는 감지 증폭기와 계산 구성요소의 조합의 중앙에 위치하는 것에 한정되지 않는다.
도 3에 도시된 회로는 또한, 가령, 도 1a-1c에서 나타난 제어기(140)에 의해 지시되는 바와 같은,서브어레이(325)의 특정 컬럼(322), 이와 연관된 상보적 디지트 라인(305-1 및 305-2), 및 공유 I/O 라인(355)과 관련된 데이터 이동 동작을 구현하도록 구성된 컬럼 선택 회로(358-1 및 358-2)를 도시한다. 예를 들어, 컬럼 선택 회로(358-1)는 대응하는 컬럼, 가령, 컬럼 0, 컬럼 2, 컬럼 4, 및 컬럼 6과 연결하도록 구성된 선택 라인 0, 2, 4, 및 6을 가진다. 컬럼 선택 회로(358-2)는 대응하는 컬럼, 가령, 컬럼 1, 컬럼 3, 컬럼 5 및 컬럼 7과 연결하도록 구성된 선택 라인 1, 3, 5, 및 7을 가진다. 도 3과 관련하여 도시된 컬럼 선택 회로(358)는, 다양한 실시예에서, 도 4a 및 4b와 관련하여 도시된 멀티플렉서(460)에 의해 구현되고 여기에 포함되는 기능의 적어도 일부분을 나타낼 수 있다.
선택 트랜지스터(359-1 및 359-2)가 선택 라인 0으로부터의 신호를 통해 활성화될 때 감지 증폭기, 계산 구성요소에 저장 및/또는 상보적 디지트 라인(가령, 305-1 및 305-2)의 쌍 상에 존재하는 데이터 값을 액세스하기 위해 선택 라인, 가령, 선택 라인 0을 제어하기 위해 제어기(140)는 컬럼 선택 회로(358)에 연결될 수 있다. 가령, 제어기(140)에 의해 지시되는 바와 같이 선택 트랜지스터(359-1 및 359-2)를 활성화함으로써, 컬럼 0(322-0)의 감지 증폭기(306-0), 계산 구성요소(331-0), 및/또는 상보적 디지트 라인(305-1 및 305-2)이 디지트 라인 0 및 디지트 라인 0* 상의 데이터 값을 공유 I/O 라인(355)으로 이동시킬 수 있다. 예를 들어, 이동된 데이터 값은 짧은 디지트 라인 서브어레이에 대한 감지 구성요소 스트라이프의 감지 증폭기(306-0) 및/또는 계산 구성요소(331-0)에 저장된(캐싱된) 특정 로우(319)로부터의 데이터 값일 수 있다. 마찬가지로 컬럼 0 내지 7 각각으로부터의 데이터 값이 적절한 선택 트랜지스터를 활성화하는 제어기(140)에 의해 선택될 수 있다.
덧붙여, 활성화, 가령, 선택 트랜지스터, 가령, 선택 트랜지스터(359-1 및 359-2)를 활성화함으로써, 특정 감지 증폭기 및/또는 계산 구성요소(가령, 306-0 및/또는 331-0)가 공유 I/O 라인(355)과 연결되어, 증폭기 및/또는 계산 구성요소에 의해 저장된 데이터 값이 공유 I/O 라인(355)으로 이동, 가령, 배치, 전송, 및/또는 이송될 수 있다. 일부 실시예에서, 한 번에 하나의 컬럼이 선택되는데, 가령, 컬럼(322-0)이 특정 공유 I/O 라인(355)으로 연결되어, 저장된 데이터 값을 이동, 가령, 복사, 전송, 및/또는 이송할 수 있다. 도 3의 예시적 구성에서, 공유 I/O 라인(355)이 공유된, 차동 I/O 라인 쌍, 가령, 공유 I/O 라인 및 공유 I/O 라인*으로 도시된다. 따라서, 컬럼 0(322-0)의 선택이 로우, 가령, 로우(319)로부터의 및/또는 상보적 디지트 라인(305-1 및 305-2)과 연관된 감지 증폭기 및/또는 계산 구성요소에 저장된 2개의 데이터 값, 가령, 0 및/또는 1의 값을 갖는 2비트를 산출할 수 있다. 이들 데이터 값이 공유된 차동 I/O 라인(355)의 각각의 공유된 차동 I/O 쌍, 가령, 공유된 I/O 및 공유된 I/O*와 병렬로 입력될 수 있다.
본 명세서에 기재될 때, 메모리 디바이스, 가령, 도 1a의 120이 데이터 버스(가령, 156) 및 제어 버스(가령, 154)를 통해 호스트(가령, 110)에 연결되도록 구성될 수 있다. 메모리 디바이스 내 뱅크(121), 뱅크 섹션(도 1b의 123)은 메모리 셀의 복수의 서브어레이(가령, 도 1b 및 도 1c의 125-0 및 125-1 및 126-0, ..., 126-N-1)를 포함할 수 있다. 뱅크(121)는 메모리 셀의 복수의 컬럼(가령, 도 1b의 122)을 통해 복수의 서브어레이에 연결된 감지 회로(가령, 도 1a의 150 및 도 2, 3, 4a 및 4b에서 이에 대응하는 도면 부호)를 포함할 수 있다. 감지 회로는 각각의 컬럼에 연결된 도 2의 감지 증폭기 및/또는 계산 구성요소(가령, 206 및 231)를 포함할 수 있다.
뱅크(121)는 복수의 서브어레이의 각자의 그룹을 각각 포함하는 도 1c의 복수의 파티션(가령, 128-0, 128-1, ..., 128-M-1)을 포함할 수 있다. 뱅크에 연결된 제어기(140)는 제1 파티션 내 제1 서브어레이로부터 제2 서브어레이로의, 가령, 도 1c의 파티션(128-0) 내 서브어레이(125-0)로부터 서브어레이(126-0)로의 제1 데이터 이동, 및 이와 병렬로 이뤄지는, 제2 파티션 내 제1 서브어레이로부터 제2 서브어레이로의, 가령, 도 1c의 파티션(128-1) 내 서브어레이(125-2)로부터 서브어레이(126-2)(도시되지 않음)로의 제2 데이터 이동을 지시하도록 구성될 수 있다.
다양한 실시예에서, 제1 서브어레이의 감지 회로(가령, 도 1a의 150 및 도 2, 3, 4a 및 4b에서 대응하는 도면부호)가 공유 I/O 라인(355)의 제1 부분을 통해 제1 파티션 내 제2 서브어레이의 감지 회로에 연결될 수 있고 제2 파티션 내 제1 서브어레이의 감지 회로가 공유 I/O 라인(355)의 제2 부분을 통해 제2 서브어레이의 검지 회로에 연결될 수 있다. 예를 들어, 도 3, 4a 및 4b와 관련하여 기재된 바와 같이, 감지 구성요소 스트라이프(124) 내 감지 증폭기 및/또는 계산 구성요소가 선택 회로(358) 및/또는 멀티플렉서(460)를 통해 선택적으로 연결될 수 있다. 제어기(140)는 가령 제1 파티션의 제1 서브어레이로부터 제1 파티션의 제2 서브어레이 내 복수의 메모리 셀로의 복수의 데이터 값의 이동 및 이와 병렬로 이뤄지는, 제1 서브어레이로부터 제2 파티션의 제2 서브어레이의 복수의 메모리 셀로의 복수의 데이터 값의 이동을 지시하도록 구성될 수 있다.
일부 실시예에서, 복수의 짧은 디지트 라인 서브어레이(125) 각각이 메모리 셀의 동일한 개수의 복수의 로우(가령, 도 1b의 119 및 도 3의 319)를 포함하도록 구성, 복수의 긴 디지트 라인 서브어레이(126) 각각은 메모리 셀의 동일한 개수의 복수의 로우(가령, 도 1b의 118)를 포함하도록 구성, 및/또는 복수의 파티션 각각이 각각의 그룹에서 동일한 개수의 복수의 짧은 디지트 라인 서브어레이 및 복수의 긴 디지트 라인 서브어레이를 포함하도록 구성될 수 있다. 그러나 실시예는 이에 한정되지 않는다. 예를 들어, 다양한 실시예에서, 적어도 하나의 서브어레이 내 로우의 개수 및/또는 적어도 하나의 파티션 내 서브어레이의 개수가, 구현예에 따라, 나머지 서브어레이 및/또는 파티션과 상이할 수 있다.
메모리 디바이스(120)는, 가령, 제1 서브어레이 내 메모리 셀로부터 제2 서브어레이 내 메모리 셀로 데이터 값의 이동을 선택적으로 구현하기 위해, 복수의 서브어레이의 감지 회로에 연결되도록 구성된 공유 I/O 라인(가령, 도 1c의 155)을 포함할 수 있다. 메모리 디바이스(120)는, 다양한 실시예에서, 가령, 동일한 파티션 또는 상이한 파티션에서 제1 서브어레이로부터 제2 서브어레이로의 복수의 데이터 값의 병렬 이동을 선택적으로 구현하기 위해, 파티션(가령, 도 3의 355 및 도 4a 및 4b의 455-1, 455-2, ..., 455-M)에 의해 공유되는 복수의 I/O 라인을 포함할 수 있다. 제어기(140)는 DRAM 프로토콜 및 DRAM 논리 및 전기적 인터페이스를 이용해 메모리 셀의 뱅크 내 서브어레이들 간에, 가령, 호스트(110)로부터의 커맨드에 응답하여, 본 명세서에 기재된 병렬 파티셔닝된 데이터 이동을 이용해 데이터 값을 이동(복사, 전송, 및/또는 이송)하도록 구성될 수 있다. 예를 들어, 제어기(140)는 DRAM 프로토콜 및 DRAM 논리 및 전기 인터페이스의 구현을 위해 저장된 명령을 이용하도록 구성될 수 있다.
본 명세서에 기재된 바와 같이, 메모리 셀의 어레이는 제어기(140)는, 커맨드에 응답하여, 공유 I/O 라인을 통해 출발 위치로부터 도착 위치로 데이터를 이동하도록 구성되는 DRAM 메모리 셀의 구현을 포함할 수 있다. 출발 위치는 메모리 디바이스의 제1 뱅크 내에 있고 도착 위치는 제2 뱅크 내에 있을 수 있거나 및/또는 출발 위치는 메모리 디바이스 내 하나의 뱅크의 제1 서브어레이 내 있을 수 있고 도착 위치는 동일 뱅크의 제2 서브어레이 내에 있을 수 있다. 제1 서브어레이 및 제2 서브어레이는 뱅크의 동일한 파티션이거나 서브어레이는 뱅크의 상이한 파티션 내에 있을 수 있다.
메모리 디바이스(120)는 메모리 셀의 복수의 서브어레이를 포함할 수 있다. 다양한 실시예에서, 복수의 서브어레이가 각자의 복수의 서브어레이 중 제1 서브세트, 가령, 짧은 디지트 라인 서브어레이(도 1b 및 1c의 125 및 도 3, 4a 및 4b의 대응하는 도면 부호) 및 각자의 복수의 서브어레이 중 제2 서브세트, 가령, 긴 디지트 라인 서브어레이(도 1b 및 1c의 126 및 도 4a 및 4b의 대응하는 도면 부호)를 포함한다. 메모리 디바이스는 제1 서브세트(125)에 연결되는 제1 감지 회로(도 1a의 150 및 도 2, 3, 4a 및 4b의 대응하는 도면 부호)를 포함할 수 있고, 제1 감지 회로는 감지 증폭기 및 계산 구성요소(각각 도 2의 206 및 231 및 도 3, 4a 및 4b의 대응하는 도면 부호)를 포함한다. 제1 서브세트(125)는, 가령, 제2 서브세트(126)로부터 이동된 데이터에 순차적인 복수의 메모리내 연산을 수행하기 위해 다수의 캐시 서브어레이로서 구성될 수 있다.
메모리 디바이스(120)는 또한 다수의 데이터 값, 가령, 초기 데이터 값 및/또는 추가 데이터 값의, 서브어레이, 가령, 제2 서브세트의 하나 이상의 서브어레이로부터, 가령, 긴 디지트 라인 (저장) 서브어레이(도 1b 및 1c의 126-0 및 도 4a 및 4b의 대응하는 도면 부호)로부터의, 제1 서브세트의 서브어레이, 가령, 짧은 디지트 라인 (캐시) 서브어레이(도 1b 및 1c의 125-0 및 도 3, 4a 및 4b의 대응하는 도면 부호)로의 제1 이동을 지시하도록 구성된 제어기(가령, 도 1a-1c의 140)를 포함할 수 있다. 제어기(140)는 제1 서브세트(125)에 연결된 제1 감지 회로의 감지 증폭기(206) 및/또는 계산 구성요소(231)에 의한 다수의 데이터 값에 순차적 복수의 연산의 수행을 지시하도록 구성될 수 있다.
제어기(140)는 또한 제1 서브세트의 서브어레이, 가령, 짧은 디지트 라인 (캐시) 서브어레이(도 1b 및 1c의 125-0 및 도 3, 4a 및 4b의 대응하는 도면 부호)로부터 제2 서브세트의 서브어레이, 가령, 긴 디지트 라인 (저장) 서브어레이(도 1b 및 1c의 126-0 및 도 4a 및 4b의 대응하는 도면 부호)로의 데이터 값의 제2 이동을 지시하도록 구성될 수 있다. 예를 들어, 제어기(140)는 제2 서브세트의 서브어레이로부터 이동된 다수의 데이터 값에 대해 수행되는 순차적인 복수의 연산의 결과인 데이터 값의 제2 이동의 수행을 지시하도록 구성될 수 있다. 예를 들어, 캐시 서브어레이의 감지 증폭기 및 계산 구성요소에 의한 순차적인 복수의 연산 중 마지막 연산의 완료 전에 제2 서브세트의 저장 서브어레이로 순차적인 복수의 연산의 결과의 이동 없이, 제1 서브세트의 캐시 서브어레이의 감지 증폭기 및 계산 구성요소에 의해 순차적인 복수의 연산이 수행될 수 있다.
본 명세서에서 기재된 일부 실시예에서, 제어기(140)는 순차적 복수의 연산이 수행된 결과 데이터 값의, 캐시 서브어레이로부터 제1 이동에서 다수의 데이터 값이 전송되어 온 및/또는 다수의 데이터 값이 이전에 저장된 제2 서브세트의 원래의 서브어레이의 저장부로의 제2 이동을 지시하도록 구성될 수 있다. 그러나 실시예는 이에 한정되지 않는다. 예를 들어, 본 명세서에 기재된 다양한 실시예에서, 또한 제어기(140)는 순차적 복수의 연산이 수행된 결과 데이터 값의, 특정 위치, 가령, 감지 회로 및/또는 캐시 서브어레이(가령, 125-0)의 특정 로우로부터 다수의 대안 도착 위치로의 제2 이동을 지시하도록 구성될 수 있다. 대안 도착 위치는 캐시 서브어레이(125-0)의 상이한 로우 및/또는 상이한 캐시 서브어레이(가령, 125-1)의 특정 로우 및/또는 원래의 저장 서브어레이(가령, 126-0)의 상이한 로우 및/또는 상이한 저장 서브어레이의 특정 로우(가령, 126-1)를 포함할 수 있다. 대안 도착 위치는, 다양한 실시예에서, 가령, 제어기(140)와 연관된, 가령, 선택적으로 연결된 다수의 뱅크 레지스터(158) 및/또는 다수의 벡터 레지스터(159)의 특정 레지스터 및/또는 이의 로우를 더 포함할 수 있다.
일부 실시예에서, 감지 회로(150)는 메모리 셀의 컬럼(122)을 통해 제1 서브세트의 제1 서브어레이(125)에 연결될 수 있고, 감지 회로는 컬럼에 연결된 감지 증폭기(206) 및 계산 구성요소(231)를 포함한다. 제1 서브세트의 제1 서브어레이(125)의 컬럼 내 다수의 메모리 셀은, 일부 실시예에서, 제2 서브세트의 제1 서브어레이(126)의 컬럼 내 다수의 메모리 셀의 많아도 절반일 수 있다. 대안으로 또는 추가로, 제1 서브세트의 제1 서브어레이(125)의 감지 라인, 가령, 상보적 감지 라인의 쌍의 한 감지 라인의 제1 물리적 길이가, 일부 실시예에서, 제2 서브세트의 제1 서브어레이(126)의 감지의 제2 물리적 길이의 많아야 절반일 수 있다. 대안으로 또는 추가로, 제1 서브세트의 제1 서브어레이(125)의 컬럼의 제1 물리적 길이는, 일부 실시예에서, 제2 서브세트 내 제1 서브어레이(126)의 컬럼의 제2 물리적 길이의 많아야 절반일 수 있다. 긴 디지트 라인 서브어레이에 대한 짧은 디지트 라인 서브어레이의 메모리 셀의 상대적 개수 및/또는 컬럼의 물리적 길이가 도 1b의 각자의 로우(119 및 118)의 간격(span) 및 도 1c, 4a 및 4b의 서브어레이 및/또는 디지트 라인의 상대적 길이에 의해 표현된다.
다양한 실시예에서, 각각의 순차적 복수의 연산 각각의 결과가, 순차적 복수의 연산의 마지막 연산의 결과를 계산하기 위해 순차적 복수의 연산의 수행이 완료될 때까지, 제1 서브세트의 서브어레이, 가령, 도 1c와 관련하여 도시되고 기재된 짧은 디지트 라인 서브어레이(125-0)에 의해 저장될 수 있다. 각자의 순차적 복수의 연산의 각각의 결과가, 순차적 복수의 연산의 마지막 연산의 결과를 계산하기 위해 순차적 복수의 연산의 수행이 완료될 때까지, 제1 서브세트에 연결된 제1 감지 회로(150), 가령, 감지 구성요소 스트라이프(124-0)의 감지 회로에 의해 저장될 수 있다.
메모리 디바이스(120)는 서브어레이의 제2 서브세트, 가령, 도 1c와 관련하여 도시되고 기재된 긴 디지트 라인 서브어레이(126-0)에 연결된 감지 회로(150)를 포함할 수 있다. 일부 실시예에서, 제2 서브세트에 연결된 감지 회로는 계산 구성요소를 제외하고 감지 증폭기, 가령 도 2와 관련하여 (206 및 231)로 도시되고 기재된 것을 포함할 수 있다. 제2 서브세트에 대한 감지 회로가, 일부 실시예에서, 감지 증폭기와 계산 구성요소를 모두 포함할 수 있지만, 계산 구성요소가 포함되지 않는 실시예를 구별하기 위해, 이 실시예는 제2 서브세트에 대해 제2 감지 회로로 명명되고 계산 구성요소를 포함하는 제1 서브세트에 대해 감지 회로가 제1 감지 회로로 명명된다. 따라서, 서브어레이의 제2 서브세트가 제1 감지 회로에 의해 순차적 복수의 연산이 수행될 수 있는 데이터 값을 저장하도록 사용될 수 있다. 예를 들어, 데이터 값의 감지된 수가, 데이터 값의 서브어레이의 제1 서브세트의 제1 감지 회로로의 제1 이동 전에 제2 감지 회로에 저장될 수 있다.
메모리 디바이스의 제1 감지 회로 및 제2 감지 회로는 도 1b, 1c, 3, 4a 및 4b에 도시된 바와 같이, 복수의 서브어레이의 각각의 제1 및 제2 서브세트의 감지 라인이 있는 피치 상에 형성될 수 있다. 일부 실시예에서, 컬럼 선택 회로(가령, 도 3의 358-1 및 358-2)는 특정 컬럼에 대한 각자의 감지 라인(가령, 305-1 및 305-2)에 연결된 적어도 감지 증폭기에 선택적으로 연결됨으로써 제1 및 제2 서브세트 중 어느 하나에서 서브어레이(325)의 메모리 셀의 특정 컬럼(가령, 322-0)에서 데이터를 선택적으로 감지하도록 사용될 수 있다.
서브어레이의 제2 서브세트, 가령, 긴 디지트 라인 서브어레이(126)의 메모리 셀은 데이터 값의 서브어레이의 제1 서브세트로의 제1 이동 전에 제1 감지 회로에 의해 연산이 수행될 수 있는 데이터 값을 저장하도록 사용될 수 있다. 덧붙여, 서브어레이의 제2 서브세트, 가령, 동일하거나 상이한 긴 디지트 라인 서브어레이(126)의 동일하거나 상이한 메모리 셀이, 제1 감지 회로에 의해 순차적인 복수의 연산이 수행된 결과 데이터 값을, 데이터 값의 제2 이동 후에, 저장하도록 사용될 수 있다. 대안으로 또는 추가로, 제1 서브세트의 서브어레이, 가령, 짧은 디지트 라인 서브어레이(125)는 제1 감지 회로에 의해 순차적인 복수의 연산이 수행된 결과 데이터 값을, 데이터 값의 제2 이동 후에, 저장할 수 있다. 예를 들어, 결과 데이터 값이 짧은 디지트 라인 서브어레이(125-0)의 감지 구성요소 스트라이프(124-0)로부터 가령, 감지 구성요소 스트라이프(124-1)를 통해 긴 디지트 라인 서브어레이(126-0)의 로우(118) 내 메모리 셀로 이동하는 것을 대신 또는 이에 추가로, 결과 데이터 값이 짧은 디지트 라인 서브어레이(125-0)의 감지 구성요소 스트라이프(124-0)로부터 짧은 디지트 라인 서브어레이의 로우(119), 가령, 짧은 디지트 라인 서브어레이(125-0, 125-1, ..., 125-N-1) 중 하나 이상 내 하나 이상의 로우(119)의 메모리 셀로 이동될 수 있다.
본 명세서에 기재된 제어기(140)는 제2 서브세트의 제1 서브어레이, 가령, 긴 디지트 라인 서브어레이(126)의 선택된 로우로부터 제1 서브세트 내 제1 서브어레이, 가령, 긴 디지트 라인 서브어레이(126) 내 선택된 로우로의 다수의 데이터 값의 제1 이동을 지시하도록 구성될 수 있다. 본 명세서에 기재된 제어기(140)는 제1 서브세트의 제1 서브어레이, 가령, 긴 디지트 라인 서브어레이(126)로부터 제2 서브세트의 제1 서브어레이 내 선택된 로우로의 순차적 복수의 연산의 수행의 결과인 데이터 값의 제2 이동을 지시하도록 더 구성될 수 있다. 예를 들어, 일부 실시예에서, 데이터 값이 제2 서브어레이의 선택된 로우(또는 선택된 메모리 셀)로부터 제1 서브어레이의 선택된 로우(또는 선택된 메모리 셀)로 이동되고, 제1 서브어레이의 감지 회로에 의해 순차적인 복수의 연산이 데이터 값에 수행되며, 그런 다음, 순차적인 복수의 연산이 수행된 후 결과 데이터 값이, 가령, 감지 회로 및/또는 제1 서브어레이의 로우로부터 제2 서브세트의 제1 서브어레이의 동일한 선택된 로우(또는 동일한 선택된 메모리 셀)로 다시 이동될 수 있다.
대안으로 또는 추가로, 제어기는, 순차적인 복수의 연산의 수행의 결과인 데이터 값의, 가령, 감지 회로 및/또는 제1 서브어레이의 로우로부터, 다수의 데이터 값이 제1 이동에 의해 이동되어 온 제1 서브어레이와 상이한 제2 서브세트의 제2 서브어레이로의 제2 이동을 지시하도록 더 구성될 수 있다. 예를 들어, 다수의 데이터 값이 제1 이동에 의해 긴 디지트 라인 서브어레이(126-0)의 하나 이상의 로우로부터 이동됐을 수 있고 제2 이동에 의해 결과 데이터 값이 긴 디지트 라인 서브어레이 126-1, 126-2, ..., 126-N-1 중 임의의 곳으로 이동될 수 있다. 대안으로 또는 추가로, 제어기는 도 1c와 관련하여 도시되고 기재된 다수의 뱅크 레지스터(158) 및/또는 벡터 레지스터(159)로의 제2 이동을 지시하도록 더 구성될 수 있다.
메모리 디바이스(120)는 제어기(가령, 도 1a-1c의 140)을 포함할 수 있다. 제어기(140)는 메모리 디바이스의 뱅크(121)에 연결될 수 있다. 제어기는 순차적인 복수의 데이터 프로세싱 연산을 수행하기 위한 호스트(110)로부터의 명령의 세트 및 메모리 디바이스(120)의 뱅크에서 순차적 복수의 데이터 프로세싱 연산을 실행하기 위한 패스 커맨드 명령을 수신하도록 구성될 수 있다.
메모리 디바이스(120)는, 일부 실시예에서, 제1 서브세트의 제1 서브어레이 내 특정 컬럼에 연결된 감지 회로(가령, 도 2와 관련하여 232-1 및 232-2로 도시되고 기재된 것)를 제2 서브세트의 제1 서브어레이의 대응하는 컬럼 내 다수의 로우에 연결하도록 구성된 연결 회로를 포함할 수 있다. 예를 들어, 연결 회로는 각자의 감지 구성요소 스트라이프 내 순차적인 복수의 연산의 수행을 위해 데이터 값을 선택된 로우, 및 제1 서브세트의 제1 서브어레이, 가령, 짧은 디지트 라인 서브어레이(125)의 대응하는 컬럼으로 이동시키도록 구성될 수 있다.
가령, 공유 I/O 라인 및/또는 연결 회로를 통한 데이터 값의 이동이, 데이터 값의 제2 서브세트의 제1 서브어레이, 가령, 긴 디지트 라인 서브어레이(126)로부터 선택된 로우, 또는 로우들 및 제1 서브세트의 제1 서브어레이의 대응하는 컬럼으로의 이동을 위한 명령의 세트를 실행하는 제어기(140)에 의해 지시될 수 있다. 선택된 로우, 또는 로우들, 및 제1 서브세트의 제1 서브어레이 내 대응하는 컬럼이 데이터 값을 수신, 가령, 캐싱하도록 구성될 수 있다. 그런 다음 제어기(140)는 제1 서브세트의 제1 서브어레이의 감지 회로에서 데이터 값에 순차적인 복수의 연산의 수행을 지시할 수 있다.
제어기(140)는 순차적인 복수의 연산이 수행된 데이터 값의, 선택된 로우 또는 로우들 및 제1 서브세트의 제1 서브어레이, 가령, 짧은 디지트 라인 서브어레이(125)의 대응하는 컬럼으로부터, 제2 서브세트의 제1 서브어레이, 가령, 긴 디지트 라인 서브어레이(126) 내 대응하는 컬럼 내 다수의 로우로의 이동, 가령, 공유 I/O 라인 및/또는 연결 회로를 통한 이동을 지시하도록 구성될 수 있다. 다양한 실시예에서, 순차적인 복수의 연산이 수행된 후 데이터 값이 이동되는 로우, 컬럼, 및/또는 서브어레이는 데이터 값이 긴 디지트 라인 서브어레이로부터 짧은 디지트 라인 서브어레이로 전송되는 로우, 컬럼 및/또는 서브어레이와 상이할 수 있다. 예를 들어, 데이터 값이 하나 이상의 긴 디지트 라인 서브어레이 내 상이한 로우, 컬럼, 및/또는 서브어레이 및/또는 하나 이상의 짧은 디지트 라인 서브어레이 내 상이한 로우, 컬럼 및/또는 서브어레이로 이동될 수 있다.
일부 실시예에서, 예를 들어, 짧은 디지트 라인, 가령, 캐시, 서브어레이 내 PIM 커맨드를 실행하는 제어기가 상기 짧은 디지트 라인 서브어레이에 캐싱되지 않는 로우를 액세스하려 시도할 때, 제어기는 적절한 긴 디지트 라인, 가령, 저장소, 서브어레이로부터 캐시 서브어레이의 다수의 로우로 이동할 수 있다. 캐시 서브어레이로의 데이터 값의 이동에 자유로운 및/또는 이용 가능한 로우가 없을 때, 데이터 값의 이동된 로우 또는 로우들을 로딩, 가령, 쓰기 전에 데이터 값의 로우 또는 로우들이 캐시 서브어레이로부터 적어도 임시로 이동, 가령, 또 다른 위치에 저장될 수 있다. 이는 짧은 디지트 라인, 가령, 캐시, 서브어레이로부터 긴 디지트 라인, 가령, 저장, 서브어레이로 데이터 값을 이동하는 것을 더 포함할 수 있다. 일부 실시예에서, 가령, 어떠한 연산도 사전에 데이터 값에 수행된 적이 없을 때, 데이터 값은 긴 디지트 라인 서브어레이로부터 직접 불러와 질 수 있다. 대안으로 또는 추가로, 짧은 디지트 라인 서브어레이에 캐싱되는 로우로의 메모리 요청이, 가령, 연산이 수행된 후, 데이터 값이 차후 불러와 질 수 있는 긴 디지트 라인 서브어레이로의 다시쓰기(writeback)를 트리거할 수 있다.
짧은 디지트 라인 서브어레이로 이미 이동된, 가령, 여기에 캐싱된 긴 디지트 라인 서브어레이의 로우에 저장된 데이터 값으로의 시도되는 호스트, 제어기 및/또는 그 밖의 다른 것의 액세스가, 가령, 일관성, 효율, 속도 등을 위해, 짧은 디지트 라인 서브어레이에 캐싱된 버전을 이용하도록 재지향될 수 있다. 특정 짧은 디지트 라인, 가령, 캐시, 서브어레이가 또한 하나 이상의, 가령, 세트의 긴 디지트 라인, 가령, 저장, 서브어레이와 연관될 수 있다. 예를 들어, 저장 서브어레이로부터의 동일한 로우가 파티셔닝된 서브어레이의 복수의 대응하는 그룹, 가령, 파티션에 걸친 캐시 서브어레이의 대응하는 동일한 로우에 캐싱될 수 있다. 이는 데이터 이동에 대한 출발 및 도착 위치를 결정하는 데 있어 제어기의 복잡도를 감소시킬 수 있거나 및/또는 본 명세서에 기재된 바와 같이, 하나 이상의 파티션의 긴 디지트 라인과 짧은 디지트 라인 서브어레이 간 병렬 데이터 이동이 수행될 수 있게 할 수 있다.
다양한 실시예에서, 메모리 디바이스(120)는 제2 파티션에 대응하는 동일한 공유 I/O 라인(355)의 제2 부분으로부터 제1 파티션에 대응하는 공유 I/O 라인(355)의 제1 부분을 연결해제하도록 구성된 고립 회로(도시되지 않음)를 포함할 수 있다. 제어기(140)는 고립 회로가 제1 파티션 및 제2 파티션 내에서의 데이터 값의 병렬 이동 동안 공유 I/O 라인(355)의 제1 부분과 제2 부분을 연결해제하도록 지시하도록 구성될 수 있다. 공유 I/O 라인(355)의 부분들을 연결해제하는 것이 제2 파티션 내에서의 데이터 값의 병렬 이동으로부터 제1 파티션 내 데이터 값의 이동을 고립시킬 수 있다.
도 4a 및 4b는 본 발명의 다수의 실시예에 따르는 메모리 디바이스 내 데이터 이동을 위한 회로를 도시하는 또 다른 개략도를 나타낸다. 도 1b 및 도 1c에 도시되고 도 4a 및 4b에서 더 상세히 도시된 바와 같이, DRAM 메모리 디바이스의 뱅크 섹션이, 도 4a 및 4b에서 짧은 디지트 라인 서브어레이 0(425-0) 및 긴 디지트 라인 서브어레이 N-1(426-N-1)로 나타나는 복수의 서브어레이를 포함할 수 있다.
수평으로 연결되는 것으로 간주될 도 4a 및 4b에서 각각의 서브어레이, 가령, 부분적으로 도 4a에 도시되고 부분적으로 도 4b에 각각 도시되는 짧은 디지트 라인 서브어레이(425-0) 및 긴 디지트 라인 서브어레이(426-N-1)가 다수의 연관된 감지 증폭기(406-0, 406-1, ..., 406-X-1)를 가질 수 있다. 덧붙여, 적어도 짧은 디지트 라인 서브어레이(425-0)는 계산 구성요소(431-0, 431-1, ..., 431-X-1)를 가질 수 있다. 각각의 서브어레이(425-0, ..., 426-N-1)는, 일부 실시예에서, 하나 이상의 연관된 감지 구성요소 스트라이프(가령, 도 1b 및 1c의 124-0, ..., 124-N-1)를 가질 수 있다. 본 명세서에 기재된 실시예에 따라, 각각의 서브어레이(425-0, ..., 426-N-1)는 부분(도 4a의 462-1, 도 4b의 462-2, ..., 462-M)으로 분할될 수 있다. 부분(462-1, ..., 462-M)은 각각, 주어진 공유 I/O 라인(가령, 455-1, 455, 2, ..., 455-M)에 선택적으로 연결될 수 있는 컬럼(422-0, ..., 422-X-1) 중에서 대응하는 컬럼(가령, 422-0, 422-1, ..., 422-7)과 함께, 특정 개수, 가령, 2, 4, 8, 16개의 감지 증폭기 및/또는 계산 구성요소, 가령, 감지 회로(150)를 포함할 수 있다. 적어도 짧은 디지트 라인 서브어레이(425-0)에 대해, 감지 증폭기 및 계산 구성요소의 대응하는 쌍이 감지 회로(도 4a 및 4b의 450-0, 450-1, ..., 450-X-1)의 형성에 기여할 수 있다.
일부 실시예에서, 도 3, 4a 및 4b에 도시된 바와 같이, 대응하는 컬럼과 함께, (공유되는 차동 라인의 쌍일 수 있는) 공유 I/O 라인(455)에 선택적으로 연결될 수 있는 감지 증폭기 및/또는 계산 구성요소의 특정 개수가 8일 수 있다. 서브어레이의 부분(462-1, 462-2, ..., 462-M)의 개수가 서브어레이에 연결될 수 있는 공유 I/O 라인(455-1, 455, 2, ..., 455-M)의 개수와 동일할 수 있다. 서브어레이는 공유된 I/O 라인(455-1, 455, 2, ..., 455-M)을 서브어레이(425-0, ..., 426-N-1) 간에 연결하기 위한 다양한 DRAM 아키텍처에 따라 배열될 수 있다.
예를 들어, 도 4a의 서브어레이 0 (425-0)의 부분(462-1)이 도 3에 도시된 서브어레이의 부분에 대응할 수 있다. 따라서, 감지 증폭기 0 (406-0) 및 계산 구성요소 0 (431-0)가 컬럼(422-0)에 연결될 수 있다. 본 명세서에 기재된 바와 같이, 컬럼은 디지트 라인 0 및 디지트 라인 0*으로 지칭되는 상보적 디지트 라인의 쌍을 포함하도록 구성될 수 있다. 그러나 대안적 실시예가 메모리 셀의 단일 컬럼에 대한 단일 디지트 라인(405-0)(감지 라인)을 포함할 수 있다. 그러나 실시예는 이에 한정되지 않는다.
도 1b 및 1c에 도시되고 도 4a 및 4b에 더 상세히 나타난 바와 같이, 감지 구성요소 스트라이프는, 다양한 실시예에서, 서브어레이의 하나의 단부에서 서브어레이의 반대 단부로 뻗어 있을 수 있다. 예를 들어, 서브어레이 0 (425-0)에 대해 도시된 바와 같이, 접힘형 감지 라인 아키텍처에서 DRAM 컬럼 위와 아래에 개략적으로 나타난 감지 구성요소 스트라이프 0 (424-0)가 부분(462-1) 내 감지 증폭기 0 (406-0) 및 계산 구성요소 0 (431-0)를 포함하고 이로부터 서브어레이 0(425-0)의 부분(462-M) 내 감지 증폭기 X-1 (406-X-1) 및 계산 구성요소 X-1 (431-X-1)로 뻗어 있을 수 있다.
도 3과 관련하여 기재된 바와 같이, 계산 구성요소(431-0, 431-1, ..., 431-X-1) 및 공유 I/O 라인 0 (455-1) 내지 공유 I/O 라인 M-1 (455-M)와 조합된 감지 증폭기(406-0, 406-1, ..., 406-X-1)에 대해 도 4a 및 4b에 도시된 구성이 감지 회로(450)의 계산 구성요소와 감지 증폭기의 조합의 절반이 메모리 셀의 컬럼 위에 형성되고 절반이 접힘형 DRAM 아키텍처의 메모리 셀의 컬럼(422-0, 422-1, ..., 422-X-1) 아래에 형성되는 것에 한정되지 않는다. 예를 들어, 다양한 실시예에서, 특정 짧은 디지트 라인 서브어레이(425)에 대한 감지 구성요소 스트라이프(424)가 메모리 셀의 컬럼 위 및/또는 아래에 형성되는 감지 구성요소 스트라이프의 임의의 개수의 감지 증폭기 및 계산 구성요소에 의해 형성될 수 있다. 마찬가지로, 특정 긴 디지트 라인 서브어레이(426)에 대한 감지 구성요소 스트라이프(424)가, 다양한 실시예에서, 메모리 셀의 컬럼 위 및/또는 아래에 형성되는 감지 구성요소 스트라이프의 임의의 개수의 감지 증폭기에 의해 형성될 수 있다. 따라서 도 1b 및 1c에 도시된 일부 실시예에서, 감지 회로의 이들 증폭기 및/또는 계산 구성요소 모두 및 대응하는 감지 구성요소 스트라이프가 메모리 셀의 컬럼 위 또는 아래에 형성될 수 있다.
도 3과 관련하여 기재된 바와 같이, 각각의 서브어레이는, 감지 증폭기(406) 및/또는 계산 구성요소(431)로부터의 저장된 데이터 값을 특정 공유 I/O 라인(455-1, ..., 455-M), 가령, 도 3의 상보적 공유 I/O 라인(355)으로 연결하는, 서브어레이, 가령, 서브어레이(425-0)의 특정 컬럼(422) 및 이의 상보적 디지트 라인에 대해 데이터 이동 동작을 구현하도록 구성된 컬럼 선택 회로(가령, 358)를 가질 수 있다. 예를 들어, 제어기(140)는 가령, 긴 디지트 라인 서브어레이(426-N-1)의 도 1b의 로우(118)로부터 선택된 특정 로우의 메모리 셀의 데이터 값이 감지되고 동일한 또는 상이한 번호의 컬럼 내 하나 이상의 짧은 디지트 라인 서브어레이(425)의 동일한 또는 상이한 번호의 로우로 이동되도록 지시할 수 있다. 예를 들어, 일부 실시예에서, 데이터 값은 제1 서브어레이의 한 부분에서 제2 서브어레이의 상이한 부분으로 이동될 수 있으며, 가령, 긴 디지트 라인 서브어레이(N-1)의 부분(462-1)으로부터 짧은 디지트 라인 서브어레이 0의 부분(462-1)으로 반드시 이동될 필요는 없다. 일부 실시예에서 데이터 값이 시프팅(shifting) 기법을 이용해 부분(462-1) 내 컬럼으로부터 부분(462-M) 내 컬럼으로 이동될 수 있다.
컬럼 선택 회로(가령, 도 3의 358)가 서브어레이의 부분, 가령, 짧은 디지트 라인 서브어레이(425-0) 또는 긴 디지트 라인 서브어레이(426-N-1)의 부분(462-1)에서, 8개의 컬럼, 가령, 디지트/디지트* 각각에 대한 이동, 가령, 순차적 이동을 지시하여, 각자의 부분에 대한 감지 구성요소 스트라이프(424-0)의 감지 증폭기 및/또는 계산 구성요소가 모든 데이터 값을 공유 I/O 라인으로 특정 순서로, 가령, 컬럼이 감지된 순서로 저장(캐싱) 및 이동하도록 할 수 있다. 각각의 8개의 컬럼에 대한 상보적 디지트 라인, 디지트/디지트* 및 상보적 공유 I/O 라인(355)의 경우, 한 번에 하나씩의 데이터 값, 가령, 비트가 감지 증폭기 및/또는 계산 구성요소 각각으로부터 각각의 상보적 공유 I/O 라인으로 입력되도록, 서브어레이의 하나의 부분으로부터 공유 I/O 라인으로 시퀀싱되는 16개의 데이터 값, 가령, 비트가 존재할 수 있다.
따라서, 서브어레이의 2048의 부분이 각각 8개의 컬럼, 가령, 서브어레이(425-0,.., 426-N-1) 각각의 서브어레이 부분(462-1)을 갖고, 각각 상이한 공유 I/O 라인(가령, 455-1 내지 455-M)에 연결되도록 구성될 때, 2048개의 데이터 값, 가령, 비트가, 실질적으로 동일한 시점에서, 가령, 병렬로, 복수의 공유 I/O 라인으로 이동될 수 있다. 따라서 복수의 공유 I/O 라인이, 예를 들어, 적어도 천 비트 폭, 가령, 2048 비트 폭이어서, 가령, 64 비트 폭 데이터 경로에 비교해서, DRAM 구현에서 데이터 이동의 속도, 율, 및/또는 효율을 증가시킬 수 있다.
도 4a 및 4b에 도시된 바와 같이, 각각의 서브어레이, 가령, 짧은 디지트 라인 서브어레이(425-0) 및 긴 디지트 라인 서브어레이(426-N-1)에 대해, 하나 이상의 멀티플렉서(460-1 및 460-2)가 서브어레이에 대한 감지 구성요소 스트라이프(424)의 각각의 부분(462-1, 462-2, ..., 462-M)의 감지 증폭기 및/또는 계산 구성요소에 연결될 수 있다. 도 4a 및 4b와 관련하여 도시된 멀티플렉서(460)는, 다양한 실시예에서, 도 3과 관련하여 도시된 컬럼 선택 회로(358)에 의해 구현되고 이에 포함되는 기능을 적어도 포함할 수 있다. 멀티플렉서(460-1 및 460-2)는 서브어레이의 부분, 가령, 부분(462-1) 내에 선택된 감지 증폭기 및/또는 계산 구성요소에 의해 저장된 데이터 값, 가령, 비트를 액세스, 선택, 수신, 조절(coordinate), 조합하고 공유 I/O 라인, 가령, 공유 I/O 라인(455-1)으로 이동, 가령, 복사, 전송 및/또는 이송하도록 구성될 수 있다. 멀티플렉서는 감지 증폭기 및/또는 계산 구성요소와 공유 I/O 라인 사이에 형성될 수 있다. 따라서, 공유 I/O 라인은, 본 명세서에서 기재될 때, 개선된 데이터 이동을 위해 뱅크 섹션 서브어레이의 쌍 사이에 출발 위치와 도착 위치를 연결하도록 구성될 수 있다.
본 명세서에 기재될 때, 제어기(140)는 연산 수행 후에, 뱅크 내 데이터를 출발 위치, 가령, 긴 디지트 라인 서브어레이(426-N-1)로부터 도착 위치, 가령, 짧은 디지트 라인 서브어레이(425-0)로 또는 그 반대로 이동시키기 위한 커맨드를 실행하기 위해 메모리 디바이스(가령, 120)의 뱅크(가령, 121)에 연결될 수 있다. 뱅크 섹션은, 다양한 실시예에서, 뱅크 섹션 내 메모리 셀의 복수의 서브어레이, 가령, 서브어레이(125-0 내지 126-N-1 및 425-0 내지 426-N-1)를 포함할 수 있다. 뱅크 섹션은, 다양한 실시예에서, 메모리 셀의 복수의 컬럼(가령, 322-0, 422-0, 및 422-1)을 통해 복수의 서브어레이에 연결되는 감지 회로(가령, 150)를 더 포함할 수 있다. 감지 회로는 컬럼에 각각 연결되고 데이터를 이동시키기 위한 커맨드를 이행하도록 구성된 감지 증폭기 및/또는 계산 구성요소(가령, 도 2에서 각각 206 및 231 및 도 3, 4a 및 4b의 해당 도면 부호)를 포함할 수 있다.
뱅크 섹션은, 다양한 실시예에서, 데이터를 이동시키기 위한 출발 위치와 도착 위치를 연결하기 위해 공유 I/O 라인(가령, 155, 355, 455-1, 및 455-M)를 더 포함할 수 있다. 덧붙여, 제어기(140)는 뱅크 섹션 내 도착 위치, 가령, 상이한 선택된 서브어레이의 특정 로우 및/또는 컬럼 내 선택된 메모리 셀로 이동된 데이터에 데이터 쓰기 연산을 수행하도록 복수의 서브어레이 및 감지 회로에게 지시하도록 구성될 수 있다.
다양한 실시예에서, 장치는 메모리 셀의 각각의 컬럼이 감지 증폭기 및/또는 계산 구성요소에 연결되도록 구성된 메모리 셀의 다수의 컬럼에 대응하는 다수의 감지 증폭기 및/또는 계산 구성요소를 포함하는 감지 구성요소 스트라이프(가령, 124 및 424)를 포함할 수 있다. 뱅크 섹션 내 감지 구성요소 스트라이프(가령, 424-0 내지 424-N-1)의 개수는 뱅크 섹션 내 서브어레이(가령, 425-0 내지 426-N-1)의 개수에 대응할 수 있다.
다수의 감지 증폭기 및/또는 계산 구성요소는 가령 도 3의 358-1, 358-2, 359-1, 및 359-2로 컬럼 선택 회로로 도시되는 바와 같이, 공유 I/O 라인에 선택적으로, 가령, 순차적으로 연결될 수 있다. 가령, 도 3의 서브어레이(325) 및 도 4a 및 4b의 서브어레이 부분(462-1 내지 462-M)에서 나타나는 바와 같이, 컬럼 선택 회로는 공유 I/O 라인을, 예를 들어, 출발 위치 내 8개의 감지 증폭기 및 계산 구성요소 중 하나 이상에 선택적으로 연결하도록 구성될 수 있다. 따라서 출발 위치의 8개의 감지 증폭기 및/또는 계산 구성요소는 공유 I/O 라인에 순차적으로 연결될 수 있다. 일부 실시예에 따라 어레이에 형성된 다수의 공유 I/O 라인이 어레이 내 컬럼의 개수를 각각의 공유 I/O 라인에 선택적으로 연결될 수 있는 감지 증폭기 및/또는 계산 구성요소의 개수, 가령, 8로 나눈 값에 대응할 수 있다. 예를 들어, 어레이, 가령, 뱅크 섹션 또는 이의 각각의 서브어레이 내에 16,384개의 컬럼이 존재하고 컬럼당 하나씩의 감지 증폭기 및/또는 계산 구성요소가 존재할 때, 16,384개 컬럼을 8로 나눈 값이 2048개의 공유 I/O라인을 산출한다.
출발 감지 구성요소 스트라이프(가령, 124 및 424)는 출발 위치의 로우로부터 감지된 데이터 값, 가령, 다수의 비트를 병렬로 복수의 공유 I/O 라인으로 이동하도록 선택 및 구성될 수 있는 다수의 감지 증폭기 및/또는 계산 구성요소를 포함할 수 있다. 예를 들어, 컬럼 선택 회로를 통한 순차적 감지를 위한 커맨드에 응답하여, 서브어레이의 로우의 선택된 컬럼의 메모리 셀에 저장된 데이터 값이, 데이터 값의 개수, 가령, 비트 수가 로우에 저장된 데이터 값의 개수 및/또는 임계치, 가령, 감지 구성요소 스트라이프 내 감지 증폭기 및/또는 계산 구성요소의 개수에 도달할 때까지, 감지 구성요소 스트라이프의 감지 증폭기 및/또는 계산 구성요소에 의해 감지되고 여기에 저장(캐싱)될 수 있으며, 그런 다음 데이터 값을 복수의 공유 I/O 라인을 통해 이동시킬 수 있다. 일부 실시예에서, 데이터의 임계적 양은 복수의 공유 I/O 라인의 적어도 천 비트 폭에 대응할 수 있다.
제어기(140)는, 본 명세서에 기재된 바와 같이, 데이터 값을 출발 위치의 선택된 로우 및 선택된 컬럼으로부터 공유 I/O 라인을 통해 도착 위치 내 선택된 로우 및 선택된 컬럼으로 이동시키도록 구성될 수 있다. 다양한 실시예에서, 데이터 값이 특정 서브어레이(425-0, ..., 426-N-1) 및/또는 각각의 서브어레이의 특정 감지 구성요소 스트라이프(424-0, ..., 424-N-1)에 연결된 제어기(140)에 의해 커맨드에 응답하여 이동될 수 있다. 출발, 가령, 제1, 서브어레이의 로우 내 데이터 값이 도착, 가령, 제2, 서브어레이의 각자의 로우로 순차적으로 이동될 수 있다. 다양한 실시예에서, 각각의 서브어레이는, 특정 서브어레이가 짧은 디지트 라인 서브어레이인지 또는 긴 디지트 라인 서브어레이인지에 따라, 128, 256, 512, 1024개의 로우 또는 그 밖의 다른 개수의 로우를 포함할 수 있다. 예를 들어, 데이터 값은, 일부 실시예에서, 출발 서브어레이의 제1 로우로부터 도착 서브어레이의 각자의 제1 로우로 이동될 수 있으며, 그런 다음 출발 서브어레이의 제2 로우로부터 도착 서브어레이의 각자의 제2 로우로 이동될 수 있고, 그 후 출발 서브어레이의 제3 로우에서 도착 서브어레이의 각자의 제3 로우로의 이동이 뒤 따르며, 예를 들어, 출발 서브어레이의 마지막 로우 또는 도착 서브어레이의 마지막 로우에 도달할 때까지, 이런 식으로 반복될 수 있다. 본 명세서에 기재되는 바와 같이, 각자의 서브어레이는 동일한 파티션 또는 상이한 파티션 내에 있을 수 있다.
다양한 실시예에서, 제어기(140)로 입력된 출발 위치, 가령, 제1 서브어레이 내 선택된 로우 및 선택된 컬럼이 도착 위치, 가령, 제2 서브어레이 내 선택될 로우 및 선택된 로우 및 선택된 컬럼과 상이할 수 있다. 따라서 출발 서브어레이 내 선택된 로우 및 선택된 컬럼의 메모리 셀 내 데이터의 위치가 도착 서브어레이 내 선택된 로우 및 선택된 컬럼의 메모리 셀로 이동된 데이터의 위치와 상이할 수 있다. 예를 들어, 출발 위치는 도 4a의 긴 디지트 라인 서브어레이(426-N-1)의 부분(462-1)의 특정 로우 및 디지트 라인일 수 있고, 도착지는 도 4b의 짧은 디지트 라인 서브어레이(425-0) 내 부분(462-M )의 상이한 로우 및 디지트 라인일 수 있다.
본 명세서에 기재된 바와 같이, 도착 감지 구성요소 스트라이프(가령, 124 및 424)는 출발 감지 구성요소 스트라이프와 동일할 수 있다. 예를 들어, 복수의 감지 증폭기 및/또는 계산 구성요소가, 가령, 제어기(140)로부터의 커맨드 및/또는 지시에 따라, 감지된 데이터를 연결된 공유 I/O 라인으로 선택적으로 이동시키고 복수의 연결된 공유 I/O 라인 중 하나로부터 데이터를 선택적으로 수신하도록, 가령, 도착 위치로 이동되도록 선택 및 구성될 수 있다. 도착 감지 구성요소 스트라이프 내 감지 증폭기 및/또는 계산 구성요소의 선택이 컬럼 선택 회로(가령, 도 3의 358-1, 358-2, 359-1, 및 359-2) 및/또는 본 명세서에 기재된 멀티플렉서(도 4a 및 4b의 460-1 및 460-2)를 이용해 수행될 수 있다.
제어기(140)는 일부 실시예에서, 도착 감지 구성요소 스트라이프 내 복수의 선택된 감지 증폭기 및/또는 계산 구성요소에 의해 선택적으로 수신된 상당한 데이터, 가령, 다수의 데이터 비트를 도착 서브어레이 내 도착 위치의 선택된 로우 및 컬럼에 쓰도록 구성될 수 있다. 일부 실시예에서, 쓸 데이터 양은 복수의 공유 I/O 라인의 적어도 천 비트 폭에 대응한다.
도착 감지 구성요소 스트라이프는, 일부 실시예에 따라, 상당한 수신된 데이터 값, 가령, 다수의 데이터 비트)가 복수의 공유 I/O 라인의 적어도 천 비트 폭을 초과할 때, 수신된 데이터 값, 가령, 비트를 저장하도록 구성된 복수의 선택된 감지 증폭기 및/또는 계산 구성요소를 포함할 수 있다. 제어기(140)는, 다양한 실시예에서, 저장된 데이터 값, 가령, 다수의 데이터 비트를 복수의 서브세트로서 도착 위치 내 선택된 로우 및 컬럼에 쓰도록 구성될 수 있다. 일부 실시예에서, 써진 데이터의 적어도 제1 서브세트의 데이터 값의 양은 복수의 공유 I/O 라인의 적어도 천 비트 폭에 대응할 수 있다. 일부 실시예에 따라, 제어기(140)는 저장된 데이터 값, 가령, 다수의 데이터 비트를, 가령, 데이터 값의 서브세트가 아니라, 단일 세트로서 도착 위치 내 선택된 로우 및 컬럼에 쓰도록 구성될 수 있다.
본 명세서에 기재된 바와 같이, 제어기(140)는 뱅크 내 병렬 파티셔닝된 데이터 이동을 위한 커맨드를 실행하기 위해 메모리 디바이스(가령, 120)의 뱅크(가령, 121)에 연결될 수 있다. 메모리 디바이스 내 뱅크는 복수의 파티션(가령, 도 1c의 128-0, 128-1, ..., 128-M-1)을 포함할 수 있고, 각각의 파티션은 각자의 복수의 서브어레이(가령, 도 1b 및 1c의 125-0 및 125-1 및 126-0 ..., 126-N-1 및 도 4a 및 4b의 425-0,..., 426-N-1)를 포함한다.
뱅크는 복수의 서브어레이의 감지 라인과 동일 피치 상에 있고 복수의 감지 라인(가령, 도 2의 205-1 및 205-2 및 도 3, 4a 및 4b의 305-1 및 305-2 및 해당 도면 부호)을 통해 복수의 서브어레이에 연결되는 감지 회로(가령 도 1a의 150 및 도 2의 250)를 포함할 수 있다. 감지 증폭기 및/또는 계산 구성요소(가령, 각각 도 2의 206 및 231, 및 도 3, 4a 및 4b의 해당 도면 부호)를 포함하는 감지 회로가 감지 라인에 연결될 수 있다.
뱅크는 또한, 복수의 데이터 값의 서브어레이 간, 가령, 제1 파티션, 가령, 파티션(가령, 도 1c의 128-0)의 도 1c의 짧은 디지트 라인 서브어레이(125-0)와 긴 디지트 라인 서브어레이(126-0) 간 이동 및 이와 병렬로, 복수의 데이터 값의 서브어레이들 간, 가령, 제2 파티션, 가령, 파티션(128-1)의 짧은 디지트 라인 서브어레이(125-2)와 긴 디지트 라인 서브어레이(126-2)(도시되지 않음) 간 이동을 선택적으로 구현하도록 복수의 서브어레이의 감지 회로에 연결되도록 구성된 복수의 공유 I/O 라인(가령, 도 3의 355 및 도 4a 및 4b의 455-1, 455-2, ..., 455-M)을 포함할 수 있다. 고립 회로(도시되지 않음)가 다양한 파티션, 가령, 제1 128-0 파티션과 제2 파티션 128-1에 의해 공유되는 I/O 라인(들)의 부분을 선택적으로 연결 또는 연결해제하도록 구성될 수 있다.
제1 감지 구성요소 스트라이프에 대해, 적절한 선택 라인을 통해 제어기(140)에 의해 로우가 선택, 가령, 개방될 수 있고 로우 내 메모리 셀의 데이터 값이 감지될 수 있다. 감지 후, 제1 감지 구성요소 스트라이프가 공유 I/O 라인에 연결될 수 있으며, 이와 함께 제2 감지 구성요소 스트라이프를 동일한 공유 I/O 라인에 연결할 수 있다. 제2 감지 구성요소 스트라이프는 프리-차지 상태, 가령, 데이터를 수락할 준비 상태에 있을 수 있다. 제1 감지 구성요소 스트라이프로부터의 데이터가 제2 감지 구성요소 스트라이프로 이동, 가령, 드라이빙된 후, 제2 감지 구성요소 스트라이프가, 데이터를 각자의 감지 증폭기 및/또는 계산 구성요소로 저장하기 위해 파이어링, 가령, 래치할 수 있다. 제2 감지 구성요소 스트라이프에 연결된 로우가, 가령, 데이터를 래칭한 후 개방될 수 있고, 감지 증폭기 및/또는 계산 구성요소 내 위치하는 데이터가 상기 로우의 도착 위치로 써질 수 있다.
일부 실시예에서, 2048개의 공유 I/O 라인이 2048개의 비트 폭 공유 I/O 라인으로서 구성될 수 있다. 일부 실시예에 따라, 데이터를 출발 위치 내 제1 로우로부터 도착 위치 내 제2 로우로 이동시키기 위한 사이클의 횟수가 어레이 내 메모리 셀의 로우에 의해 교차되는 어레이 내 컬럼의 개수를 복수의 공유 I/O 라인의 2048 비트 폭으로 나눈 값에 의해 결정될 수 있다. 예를 들어, 어레이, 가령, 뱅크, 뱅크 섹션, 또는 이의 서브어레이가 16,384개의 컬럼을 가질 수 있으며, 이는 하나의 로우 내 16,384개의 데이터 값에 대응할 수 있고, 로우와 교차하는 복수의 공유 I/O 라인의 2048 비트 폭으로 나눠질 때 8번의 사이클을 산출할 수 있으며, 각각의 개별 사이클은 로우 내 데이터의 각각의 2048 비트 프랙션의 이동을 위해 실질적으로 동일한 시점에서, 가령, 병렬로 이뤄져서, 로우의 모든 16,384 데이터 비트가 8번의 사이클의 완료 후 이동될 수 있다. 예를 들어, 출발 위치의 감지 회로 내 감지 증폭기 또는 계산 구성요소의 복수의, 가령, 8의 서브세트 중 단 하나씩이, 도 4a 및 4b에 도시된 바와 같이, 각자의 공유 I/O 라인에 한번에 연결될 수 있다. 16,384개의 공유 I/O 라인을 갖는 실시예에서, 모든 16,384 데이터 비트가 병렬로 이동될 수 있다.
대안으로 또는 추가로, 데이터를 출발 위치 내 제1 로우로부터 도착 위치 내 제2 로우로 이동시키기 위한 대역폭이, 어레이 내 메모리 셀의 로우와 교차하는 어레이 내 컬럼의 개수를 복수의 공유 I/O 라인의 2048 비트 폭으로 나누고 그 결과를 제어기의 클록율(clock rate)로 곱함으로써 결정될 수 있다. 일부 실시예에서, 어레이의 로우 내 다수의 데이터 값을 결정하는 것은 어레이 내 복수의 감지(디지트) 라인을 기초로 할 수 있다.
일부 실시예에서, 제1 서브어레이 내 출발 위치 및 제2 서브어레이 내 도착 위치가, 도 1b-1c 및 도 4a-4b에 도시된 바와 같이, 메모리 디바이스의 단일 뱅크 섹션 내에 있을 수 있다. 대안으로 또는 추가로, 제1 서브어레이 내 출발 위치 및 제2 서브어레이 내 도착 위치가 복수의 공유 I/O 라인 및/또는 연결 회로(도 2와 관련하여 (232-1 및 232-2)로 도시되고 기재됨)에 연결된 메모리 디바이스의 개별 뱅크 및 뱅크 섹션 내에 있을 수 있다. 따라서 데이터 값이 제1 서브어레이에 대한 제1 감지 구성요소 스트라이프로부터, 복수의 공유 I/O 라인 및/또는 연결 회로릍 통해 제2 서브어레이에 대한 제2 감지 구성요소 스트라이프로, 가령, 병렬로, 이동될 수 있다.
다양한 실시예에서, 제어기(140)는 적절한 선택 라인을 통해, 제1 감지 구성요소 스트라이프가 여기에 저장된 데이터를 감지기 위해 출발 위치에 대응하는 메모리 셀의 제1 로우를 선택, 가령, 개방하고, 복수의 공유 I/O 라인을 제1 감지 구성요소 스트라이프에 연결하고, 가령, 컬럼 선택 회로(358-1, 358-2, 359-1, 및 359-2) 및/또는 멀티플렉서(460-1 및 460-2)를 통해 제2 감지 구성요소 스트라이프를 복수의 공유 I/O 라인에 연결할 수 있다. 따라서, 데이터 값은 제1 감지 구성요소 스트라이프로부터 복수의 공유 I/O 라인을 통해 제2 감지 구성요소 스트라이프로 병렬로 이동될 수 있다. 제1 감지 구성요소 스트라이프는 감지된 데이터를 저장, 가령, 캐싱할 수 있고 제2 감지 구성요소 스트라이프는 이동된 데이터를 저장, 가령, 캐싱할 수 있다.
제어기(140)는, 가령, 컬럼 선택 회로(358-1, 358-2, 359-1, 및 359-2) 및/또는 멀티플렉서(460-1 및 460-2)를 통해, 제2 감지 구성요소 스트라이프에 대해 적절한 선택 라인을 통해 도착 위치에 대응하는 메모리 셀의 제2 로우를 선택, 가령 개방할 수 있다. 그런 다음 제어기(140)는 제2 감지 구성요소 스트라이프로 이동된 데이터를 메모리 셀의 제2 로우 내 도착 위치에 쓰는 것을 지시할 수 있다.
공유 I/O라인은 일부 또는 모든 감지 구성요소 스트라이프 간에 공유될 수 있다. 다양한 실시예에서, 하나의 감지 구성요소 스트라이프 또는 한 쌍의 감지 구성요소 스트라이프, 가령, 출발 위치와 도착 위치를 연결하는 것이 임의의 주어진 때에 공유 I/O 라인과 통신할 수 있다. 본 명세서에 기재된 바와 같이, 출발 서브어레이와 도착 서브어레이가, 다양한 실시예에서 메모리 셀의 동일하거나 상이한 뱅크 및 뱅크 섹션 내에 있을 때 출발 서브어레이의 출발 로우, 가령, 512개의 로우 중 임의의 하나가 도착 서브어레이의 도착 로우와 상이할 수 있다, 가령, 일치할 필요가 없다. 덧붙여, 선택된 출발 컬럼, 가령, 특정 공유 I/O 라인으로 연결되도록 구성된 8개 중 임의의 하나가 도착 서브어레이의 선택된 도착 컬럼과 상이할 수 있다, 가령, 일치할 필요가 없다.
본 명세서에 기재된 바와 같이, I/O 라인(455)은 제2 서브세트, 가령, 긴 디지트 라인 서브어레이(426)와 제1 서브세트의 감지 회로(424), 가령, 짧은 디지트 라인 서브어레이(425)에 의해 공유될 수 있다. 공유 I/O 라인은 제2 서브세트의 선택된 로우의 선택된 메모리 셀에 저장된 데이터 값의 제1 서브세트 내 선택된 서브어레이의 감지 회로로의 이동을 가능하게 하기 위해 제1 서브세트의 감지 회로에 선택적으로 연결되도록 구성될 수 있다.
제어기(140)는 제1 서브세트 내 선택된 서브어레이의 감지 회로에서 데이터 값에 순차적인 복수의 연산의 수행을 지시하도록 구성될 수 있다. 제어기는, 일부 실시예에서, 감지 회로에 의해 순차적인 복수의 연산이 데이터 값에 수행되기 전에, 제1 서브세트 내 선택된 서브어레이(425)의 감지 회로(450)로부터 선택된 서브어레이 내 선택된 로우 내 선택된 메모리 셀로의 데이터 값의 이동을 지시하도록 구성될 수 있다. 예를 들어, 순차적인 복수의 연산이 데이터 값에 수행되기 전에 데이터 값은 감지 회로(450)로부터 짧은 디지트 라인 서브어레이(425) 내 메모리 셀에 저장되도록 이동될 수 있다. 제어기는, 일부 실시예에서, 감지 회로에 의해 데이터 값에 순차적인 복수의 연산이 수행된 후에, 제1 서브세트 내 선택된 서브어레이(425)의 감지 회로(450)로부터 선택된 서브어레이 내 선택된 로우의 선택된 메모리 셀로의 데이터 값의 이동을 지시하도록 구성될 수 있다. 예를 들어, 순차적인 복수의 연산이 감지 회로(450)에서 데이터 값에 수행된 후, 데이터 값이 짧은 디지트 라인 서브어레이(425) 내 메모리 셀에 저장되도록 감지 회로(450)로부터 이동될 수 있다. 이는 데이터 값이 짧은 디지트 라인 서브어레이(425) 내 메모리 셀에 저장되거나 메모리 셀에 이전에 저장된 데이터 값을 덮어 씀으로써 순차적인 복수의 연산이 수행되는 데이터 값이 저장될 수 있는 첫 시점일 수 있다.
제어기(140)는 순차적인 복수의 연산이 수행되는 데이터 값의 제1 서브세트 내 선택된 서브어레이, 가령, 선택된 짧은 디지트 라인 서브어레이(425)의 감지 회로(450)로부터 공유 I/O 라인(455)을 통한 제2 서브세트 내 선택된 서브어레이, 가령, 선택된 긴 디지트 라인 서브어레이(426) 내 선택된 로우로의 이동을 지시하도록 구성될 수 있다. 제2 서브세트의 로우에 저장된 복수의 데이터 값의 제1 서브세트의 선택적으로 연결된 감지 회로 내 대응하는 복수의 감지 증폭기 및/또는 계산 구성요로의 병렬 이동을 선택적으로 가능하게 하기 위해 복수의 공유 I/O 라인(455-1, 455, 2, ..., 455-M)이 복수의 서브어레이의 감지 회로(450)에 선택적으로 연결하도록 구성될 수 있다. 제2 서브세트의 로우에 저장된 복수의 데이터 값을 감지하는 대응하는 복수의 감지 증폭기로부터 제1 서브세트의 선택적으로 연결된 감지 회로로의 복수의 데이터 값의 병렬 이동을 선택적으로 가능하게 하기 위해 복수의 공유 I/O 라인(455-1, 455, 2, ..., 455-M)은, 일부 실시예에서, 복수의 서브어레이의 감지 회로(450)에 선택적으로 연결되도록 구성될 수 있다. 일부 실시예에서, 복수의 감지 증폭기는 제2 서브세트에 대한 감지 회로에 연결된 계산 구성요소 없이 포함될 수 있다. 복수의 공유 I/O 라인의 개수는 공유 I/O 라인의 비트 폭 수에 대응할 수 있다.
본 명세서에 기재된 감지 회로(450)는 복수의 감지 구성요소 스트라이프(424-0, ..., 424-N-1)에 포함될 수 있고 각각의 감지 구성요소 스트라이프는 뱅크 내 복수의 서브어레이의 제1 및 제2 서브세트의 각자의 서브어레이(425-0, ..., 426-N-1)와 물리적으로 연관될 수 있다. 메모리 디바이스의 뱅크 내 복수의 감지 구성요소 스트라이프의 수는 뱅크 내 제1 및 제2 서브세트 내 복수의 서브어레이의 수에 대응할 수 있다. 각각의 감지 구성요소 스트라이프는 복수의 서브어레이의 제1 및 제2 서브세트의 각자의 서브어레이에 연결될 수 있고, I/O 라인은 복수의 감지 구성요소 스트라이프의 연결된 쌍 내 감지 회로(450)에 의해 선택적으로 공유될 수 있다.
짧은 디지트 라인 서브어레이(425-0)와 연관된 감지 구성요소 스트라이프(424-0)에서 나타나는 바와 같이, 감지 구성요소 스트라이프는 메모리내 연산을 위해 구성된 제1 서브세트 내 메모리 셀의 복수의 컬럼(422)의 개수에 대응하는 개수의 복수의 감지 증폭기(406) 및 계산 구성요소(431)를 포함하도록 구성될 수 있다. 감지 구성요소 스트라이프(424-0) 내 감지 증폭기 및 계산 구성요소의 개수가 공유 I/O 라인에 선택적으로 연결될 수 있는데, 가령, 각자의 감지 증폭기 및/또는 계산 구성요소 각각이 공유 I/O 라인(455-1, 455, 2, ..., 455-M) 중 하나씩에 선택적으로 연결될 수 있다.
긴 디지트 라인 서브어레이(426-N-1)와 연관된 감지 구성요소 스트라이프(424-N-1)에 나타난 바와 같이, 감지 구성요소 스트라이프는 데이터 저장을 위해 구성된 제2 서브세트 내 메모리 셀의 복수의 컬럼(422)의 개수에 대응하는 개수의 복수의 감지 증폭기(406)를, 가령, 계산 구성요소 없이, 포함하도록 구성될 수 있다. 감지 구성요소 스트라이프(424-N-1) 내 감지 증폭기의 개수는 공유 I/O 라인에 선택적으로 연결될 수 있는데, 가령, 각각의 감지 증폭기는 공유 I/O 라인(455-1, 455, 2, ..., 455-M) 중 하나씩에 선택적으로 연결될 수 있다.
일부 실시예에서, 복수의 서브어레이의 제1 서브어레이, 가령, 짧은 디지트 라인 서브어레이(425)는 PIM DRAM 셀의 다수의 서브어레이일 수 있다. 비교하자면, 일부 실시예에서, 복수의 서브어레이의 제2 서브세트, 가령, 긴 디지트 라인 서브어레이(426)는 PIM DRAM 셀이 아닌 다른 메모리 셀의 다수의 서브어레이이거나 이를 포함할 수 있다. 예를 들어, 앞서 기재된 바와 같이, 프로세싱 기능이 감소되거나 제거되도록 제2 서브세트의 메모리 셀은 계산 구성요소 없이 형성된 감지 회로와 연관될 수 있다. 대안으로 또는 추가로, DRAM이 아닌 다른 유형 또는 유형들의 메모리 셀이 데이터의 저장을 위해 긴 디지트 라인 서브어레이에서 사용될 수 있다.
다양한 실시예에서, 도 1b 및 1c에 도시된 바와 같이, 제1 서브세트의 서브어레이의 개수는 제2 서브세트의 서브어레이의 개수에 대응할 수 있는데, 가령 1:1 비로 구성될 수 있다. 예를 들어, 도 1c에 도시된 바와 같이, 제1 서브세트의 다수의 서브어레이 각각은 제2 서브세트의 각자의 서브어레이와 물리적으로 연관될 수 있다. 대안으로 또는 추가로, 도 1b에 도시된 바와 같이, 제1 서브세트의 다수의 서브어레이는 제1 블록으로서 서로 물리적으로 연관되고 제2 서브세트의 다수의 서브어레이도 역시 제2 블록으로서 서로 물리적으로 연관될 수 있다. 이들 대안적 구성은 뱅크 및/또는 뱅크의 파티션별로 달라질 수 있다. 일부 실시예에서, 제1 서브세트의 다수의 서브어레이는 제2 서브세트의 각자의 복수의 서브어레이에 대응할 수 있는데, 가령, 제1 서브세트의 서브어레이는 제2 서브세트의 복수의 서브어레이에 비해 1:2, 1:4, 및/또는 1:8 등 비로 구성된다. 예를 들어, 제1 서브세트 내 다수의 서브어레이 각각은 제2 서브세트 내 각자의 복수의 서브어레이와 물리적으로 연관될 수 있는데, 가령, 제1 서브세트의 하나의 서브어레이는 제2 세트의 4개의 서브어레이에 인접할 수 있으며, 이에 제2 세트의 4개의 서브어레이에 인접한 제1 서브세트의 또 다른 서브어레이가 뒤 따를 수 있는 등이다.
본 명세서에 기재된 메모리 디바이스(120)는 복수의 서브어레이의 제1 서브세트, 복수의 서브어레이의 제2 서브세트, 및 도 1c의 복수의 파티션(128-0, 128-1, ..., 128-M-1)을 포함할 수 있으며, 여기서 복수의 파티션의 각각의 파티션은, 일부 실시예에서, 각자의 제1 서브세트(125)로부터의 적어도 하나의 서브어레이 및 각자의 제2 서브세트(126)로부터의 적어도 하나의 서브어레이를 포함할 수 있다. 메모리 디바이스(120)는 파티션에 의해 공유되는 I/O 라인(155)을 포함할 수 있다. 공유 I/O 라인(155)은 파티션(128-0, 128-1, ..., 128-M-1)의 길이에 대응할 수 있는 복수의 부분을 포함할 수 있다. 고립 회로는 공유 I/O 라인의 복수의 부분의 제1 부분을 공유 I/O 라인의 제2 부분과 선택적으로 연결하도록 구성될 수 있으며, 여기서 제1 부분은 복수의 파티션의 제1 파티션(가령, 128-0)에 대응하고 제2 부분은 복수의 파티션의 제2 파티션(가령, 128-1)에 대응한다.
일부 실시예에서, 짧은 디지트 라인 캐시 서브어레이에서 순차적인 복수의 연산이 수행된 결과 데이터 값이 데이터 값이 원래 전송되어 온 동일한 긴 디지트 라인 저장 서브어레이로 반환되거나, 및/또는 연산이 수행된 데이터 값이 데이터 값이 원래 전송되어 온 저장 서브어레이와 상이한 긴 디지트 라인 서브어레이에 저장되도록 반환될 수 있다. 따라서 순차적인 복수의 연산이 수행된 결과 데이터 값이 둘 이상의 긴 디지트 라인 서브어레이에 저장되도록 반환될 수 있다. 대안으로 또는 추가로, 본 명세서에 기재된 다수의 뱅크 레지스터(158) 및/또는 벡터 레지스터(159) 중 적어도 하나로부터 원래의 데이터 값이 획득되거나 및/또는 여기로 결과 데이터 값이 전송될 수 있다.
본 명세서에 기재된 바와 같이, 제어기(140)는 순차적인 복수의 연산을 수행하기 위한 커맨드를 실행하기 위해 메모리 디바이스(가령, 120)의 뱅크(가령, 121)에 연결될 수 있다. I/O 라인(가령, 도 4a 및 4b의 455-1, 455-2, ..., 455-M)은 제2 서브세트(426) 및 제1 서브세트(425)의 감지 회로(450)에 의해 공유될 수 있다. 공유 I/O 라인은 제2 서브세트에 저장된 다수의 데이터 값의 제1 서브세트 내 선택된 서브어레이의 감지 회로로의 이동을 가능하게 하기 위해 제1 서브세트의 감지 회로에 선택적으로 연결되도록 구성될 수 있다. 본 명세서에 기재된 바와 같이, 제어기(140)는 제1 서브세트 내 선택된 서브어레이(가령, 425-0)의 감지 회로(450)에서 다수의 데이터 값에 대해 순차적인 복수의 메모리내 연산의 수행을 지시하도록 구성된다.
제어기(140)는, 일부 실시예에서, 감지 회로에 의해 다수의 데이터 값에 순차적인 복수의 연산이 수행되기 전에, 제1 서브세트 내 선택된 서브어레이(가령, 425-0)의 감지 회로(가령, 450-0, 450-1, ..., 450-X-1)로부터 선택된 서브어레이의 다수의 선택된 로우(119)로의 다수의 데이터 값의 이동을 지시하도록 구성될 수 있다. 대안으로 또는 추가로, 제어기(140)는, 감지 회로에 의해 다수의 데이터 값에 순차적인 복수의 연산이 수행된 후, 제1 서브세트 내 선택된 서브어레이의 감지 회로로부터 선택된 서브어레이의 다수의 선택된 로우로의 다수의 데이터 값의 이동을 지시하도록 구성될 수 있다.
제어기(140)는, 일부 실시예에서, 순차적인 복수의 연산의 수행의 결과인 데이터 값의 제1 서브세트 내 선택된 서브어레이(가령, 425-0)의 감지 회로(가령, 450-, 450-1, ..., 450-X-1)로부터 공유 I/O 라인(가령, 455-1)을 통해 제2 서브세트 내 선택된 서브어레이(가령, 425-N-1)로의 이동을 지시하도록 구성될 수 있다. 제2 서브세트에 저장된 복수의 데이터 값의 제1 서브세트의 선택적으로 연결된 감지 회로의 대응하는 복수의 감지 증폭기 및/또는 계산 구성요소로의 병렬 이동을 가능하게 하도록 복수의 공유 I/O 라인(가령, 455-1, 455-2, ..., 455-M)이 복수의 서브어레이의 감지 회로, 가령, 서브어레이(425-0 및 426-N-1)의 감지 회로(450-0, 450-1, ..., 450-X-1)에 선택적으로 연결되도록 구성될 수 있다. 제2 서브세트(426)에 저장된 복수의 데이터 값을 감지하는 대응하는 복수의 감지 증폭기(가령, 406-0, 406-1, ..., 406-X-1)로부터 제1 서브세트(425)의 선택적으로 연결된 감지 회로, 가령, 감지 증폭기(406) 및 계산 구성요소(431)를 포함하는 감지 회로로의 복수의 데이터 값의 병렬 이동을 선택적으로 가능하게 하도록 복수의 공유 I/O 라인은 복수의 서브어레이의 감지 회로에 선택적으로 연결되도록 구성될 수 있다. 복수의 감지 증폭기(가령, 406-0, 406-1, ..., 406-X-1)가 제2 서브세트(426)에 대해 감지 회로(가령, 450-0, 450-1, ..., 450-X-1)에 포함될 수 있다. 일부 실시예에서, 제2 서브세트(426)에 대한 감지 회로는, 제1 서브세트(425)에 대한 감지 회로와 다르게, 계산 구성요소(431)를 포함하지 않을 수 있다.
일부 실시예에서, 메모리 디바이스(120)는 제어기(140)에 선택적으로 연결된 다수의, 가령, 하나 이상의 뱅크 레지스터(158)를 포함할 수 있다. 본 명세서에 기재된 바와 같이, 제어기(140)는 제1 서브세트 내 선택된 서브어레이의 감지 회로에서의 다수의 데이터 값에 대한 순차적인 복수의 메모리내 연산의 수행 및 순차적인 복수의 연산의 수행의 결과인 데이터 값의 감지 회로로부터 선택된 도착지로의 이동을 지시하도록 구성될 수 있다. 선택된 도착지는, 예를 들어, 제1 서브세트(425)의 선택된 서브어레이 내 선택된 로우(119), 제2 서브세트(426)의 선택된 서브어레이 내 선택된 로우(118) 및/또는 선택된 뱅크 레지스터(158) 내 선택된 로우(도시되지 않음)일 수 있다.
메모리 디바이스(120)는, 일부 실시예에서, 제1 서브세트 내 선택된 서브어레이의 감지 회로, 가령, 도 4a 및 4b의 감지 구성요소 스트라이프(424-0)와 제2 서브세트 내 선택된 서브어레이의 감지 회로, 가령, 도 4a 및 4b의 감지 구성요소 스트라이프(424-N-1), 및 선택된 뱅크 레지스터(158)에 의해 공유되는 I/O 라인(가령, 도 1c와 관련하여 (155)로 나타나고 기재됨)을 포함할 수 있다. 제1 서브세트(425)에 저장된 다수의 결과 데이터 값의 선택된 도착지, 가령, 제2 서브세트(426)의 선택된 서브어레이 내 선택된 로우(118) 및/또는 선택된 뱅크 레지스터(158) 내 선택된 로우로의 이동을 가능하게 하기 위해 공유 I/O 라인은 제1 서브세트의 감지 회로에 선택적으로 연결되도록 구성될 수 있다.
일부 실시예에서, 메모리 디바이스(120)는 제어기(140)에 선택적으로 연결된 다수의, 가령, 하나 이상의 벡터 레지스터(159)를 포함할 수 있다. 따라서, 도 1c와 관련하여 도시되고 기재된 바와 같이, 제1 서브세트 내 선택된 서브어레이의 감지 회로와 제2 서브세트 내 선택된 서브어레이의 감지 회로, 및 선택된 뱅크 레지스터에 의해 공유되는 I/O 라인이 선택된 벡터 레지스터(159)에 의해 더 공유될 수 있다. 일부 실시예에서, 제1 서브세트에 저장된 다수의 결과 데이터 값이, 제2 서브세트(426)의 선택된 서브어레이 내 선택된 로우(118)에 추가로, 선택된 뱅크 레지스터(158) 내 선택된 로우 및/또는 벡터 레지스터(159) 내 선택된 로우(도시되지 않음)를 포함할 수 있는 선택된 도착지로 이동될 수 있다.
일부 실시예에서, 제어 로직, 가령, 제어기(140) 및/또는 로직 회로(170)에 연결된 것 및/또는 이의 일부인 제어 로직이, 도 1a 및 1b의 명령 캐시(171), 어레이(130) 및/또는 호스트(110)로부터 기계 명령, 가령, 마이크로코드 명령을 인출하고 실행하는 마이크로코드 엔진(도시되지 않음)의 형태를 가질 수 있다. 마이크로코드 엔진은 또한 다수의 마이크로코드 엔진 및/또는 ALU 회로의 형태를 가질 수 있다. 마이크로코드 엔진은 복수의 서브어레이의 제1 서브세트 내 출발 로우, 가령, 서브세트(425) 내 로우(119) 또는 제2 서브세트 내 출발 로우, 가령, 서브세트(426) 내 로우(118)로부터 선택된 대응하는 다수의 메모리 셀로부터 선택된 뱅크 레지스터(158) 내 선택된 로우 및/또는 선택된 벡터 레지스터(159) 내 선택된 로우 내 대응하는 다수의 메모리 셀로의 다수의 데이터 값의 이동을 지시하기 위한 명령의 세트를 실행하도록 구성될 수 있다.
마이크로코드 엔진은 제2 서브세트 내 선택된 서브어레이(426), 선택된 뱅크 레지스터(158) 내 선택된 로우 및/또는 벡터 레지스터(159) 내 선택된 로우에의 데이터 값의 저장을 선택적으로 지시하기 위한 명령의 세트를 실행하도록 더 구성될 수 있다. 각자의 데이터 값의 저장은 제1 서브세트(425)의 출발 로우(119) 내 메모리 셀 내 각자의 데이터 값의 저장에 비해 선택된 도착지 내 다수의 메모리 셀을 선택적으로 오프셋될 수 있다. 일부 실시예에서, 제1 서브세트 내 선택된 출발 로우(119) 내 제1 개수의 메모리 셀은 제2 서브세트(426) 내 출발 로우(118), 선택된 뱅크 레지스터(158) 내 선택된 로우 및/또는 벡터 레지스터(159) 내 선택된 로우 중 적어도 하나 내 제2 개수의 메모리 셀이 상이할 수 있다.
일부 실시예에서, 메모리 디바이스(120)는 제1 서브세트의 선택된 서브어레이(가령, 425-0)의 감지 회로(450)와 제2 서브세트 내 선택된 서브어레이(가령, 426-N-1)의 감지 회로(450), 선택된 뱅크 레지스터(158), 및 선택된 벡터 레지스터(159)에 의해 공유되는 I/O 라인(가령, 455-1, 455-2, . . ., 455-M)를 포함할 수 있다. 마이크로코드 엔진은 제1 서브세트(425) 및/또는 제2 서브세트(426) 내에 저장된 다수의 결과 데이터 값의 선택된 도착지로의 이동을 선택적으로 가능하게 하기 위해 제1 서브세트 및 제2 서브세트의 감지 회로에 선택적으로 연결되도록 공유 I/O 라인에 지시하기 위한 명령의 세트를 실행하도록 구성될 수 있다. 다양한 실시예에서, 선택된 도착지는 선택된 뱅크 레지스터(158) 내 선택된 로우 및/또는 선택된 벡터 레지스터(159) 내 선택된 로우일 수 있다.
일부 실시예에서, 메모리 디바이스(120)는 본 명세서에 기재된 바와 같이 공유 I/O 라인에 추가하여 또는 이를 대신하여, 도 2와 관련하여 (232-1 및 232-2)로 나타나고 기재된 연결 회로를 포함할 수 있다. 연결 회로는 (217-1 및 217-2)로 나타나는 바와 같이, 제2 서브세트의 다수의 서브어레이, 가령, 도 1c과 관련하여 나타나고 기재된 긴 디지트 라인 서브어레이(126-0, 126-1, ..., 126-N-1)에서 특정 컬럼, 가령, 도 4a 및 4b의 컬럼(422-0, 422-1, ..., 422-X-1)에 연결되는 감지 회로를 제1 서브세트의 제1 서브어레이, 가령, 짧은 디지트 라인 서브어레이(125-0) 내 대응하는 컬럼의 다수의 로우로 연결하도록 구성될 수 있다. 마이크로코드 엔진은 복수의 데이터 값을 제2 서브세트 내 다수의 서브어레이로부터.순차적인 복수의 연산을 수행을 위한 제1 서브세트 내 제1 서브어레이 내 선택된 로우(119) 및 대응하는 컬럼으로 이동시키도록 연결 회로에게 지시하기 위한 명령의 세트를 실행하도록 구성될 수 있다. 제1 서브세트 내 제1 서브어레이 내 복수의 선택된 로우 및 대응하는 컬럼은 복수의 데이터 값을 수신하도록 구성, 가령, 개방될 수 있다.
제어기(140)는 제1 서브세트 내 제1 서브어레이(가령, 125-0)의 감지 회로(250)에서 복수의 데이터 값에 대한 순차적인 복수의 연산을 수행하는 것을 지시할 수 있다. 예를 들어, 일부 실시예에서, 메모리 디바이스(120)는 복수의 데이터 값에 대한 순차적인 복수의 연산의 수행을 가능하게 하도록 복수의 데이터 값을 긴 디지트 라인 서브어레이(126-0, 126-1, ..., 126-N-1) 중 하나 이상으로부터 선택된 짧은 디지트 라인 서브어레이(125-0)의 선택된 로우(119)로, 순차적으로 또는 병렬로 이동하도록 구성될 수 있다.
연결 회로(232)는 제1 서브세트(425) 및 제2 서브세트(426)에 저장된 다수의 결과 데이터 값의 선택된 도착지로의 이동을 선택적으로 가능하게 하도록 제1 서브세트(425)의 감지 회로, 가령, 감지 증폭기(206) 및 계산 구성요소(231) 및 제2 서브세트(426)의 감지 회로, 가령, 감지 증폭기(206)에 선택적으로 연결되도록 더 구성될 수 있다. 공유 I/O 라인과 마찬가지로, 선택된 도착지가 선택된 뱅크 레지스터(158) 내 선택된 로우 및/또는 선택된 벡터 레지스터(159) 내 선택된 로우일 수 있다.
따라서, 공유 I/O 라인의 제1 부분, 가령, 파티션(128-0)에 대응하는 부분을 통한 지시된 데이터 이동이 제1 데이터 값에 대한 제1 서브어레이의 감지 회로에 의한 순차적인 복수의 연산의 수행에 뒤 이어, 제1 서브세트 내 제1 서브어레이, 가령, 짧은 디지트 라인 서브어레이(125-0)로부터, 제2 서브세트 내 제3 서브어레이, 가령, 긴 디지트 라인 서브어레이(126-1)로 이뤄질 수 있다. 일부 실시예에서, 공유 I/O 라인의 제2 부분, 가령, 파티션(128-1)에 대응하는 부분을 통한 지시된 데이터 이동은, 제2 데이터 값에 대한 제2 서브어레이의 감지 회로에 의한 순차적인 복수의 연산의 수행에 뒤 이어, 제1 서브세트 내 제2 서브어레이, 가령, 짧은 디지트 라인 서브어레이(125-2)로부터, 제2 서브세트 내 제4 서브어레이, 가령, 긴 디지트 라인 서브어레이(126-2)(도시되지 않음)로 이뤄질 수 있다. 예를 들어, 지시된 데이터 이동이 제1 파티션(가령, 128-0) 내에서 이뤄지거나 및/또는 지시된 데이터 이동이 제2 파티션(가령, 128-1) 내에서 병렬로 수행될 수 있다.
제어기(140)는, 다양한 실시예에서, 지시된 데이터 이동 동안, 제1 부분, 가령, 파티션(128-0)에 대응하는 부분을 제2 부분, 가령, 임의의 파티션(128-1, ..., 128-M-1)에 대응하는 부분으로 연결하도록 고립 회로(도시되지 않음)에게 선택적으로 지시하도록 구성될 수 있다. 공유 I/O 라인의 연결된 제1 및 제2 부분을 통해 지시된 데이터 이동이 제2 부분 내 제2 서브세트 내 서브어레이, 가령, 긴 디지트 라인 서브어레이(126-N-1)로부터, 제1 부분 내 제1 서브세트 내 서브어레이, 가령, 짧은 디지트 라인 서브어레이(125-0)로 이뤄질 수 있다. 제어기(140)는 또한, 다양한 실시예에서, 지시된 데이터 이동 동안 제1 부분을 제2 부분으로 연결하도록 고립 회로에게 선택적으로 지시하도록 구성될 수 있으며, 이때, 지시된 데이터 이동이, 공유 I/O 라인의 연결된 제1 및 제2 부분을 통해, 제1 부분 내 제1 서브세트의 서브어레이, 가령, 짧은 디지트 라인 서브어레이(125-0)로부터, 데이터 값에 대한 순차적인 복수의 연산의 수행에 뒤 이어, 제2 부분 내 제2 서브세트 내 서브어레이, 가령, 데이터 값이 원래 전송되어 온 긴 디지트 라인 서브어레이(126-N-1) 및/또는 파티션(128-1, ..., 128-M-1) 내 그 밖의 다른 임의의 긴 디지트 라인 서브어레이로 이뤄질 수 있다.
서브어레이의 개수는, 다양한 실시예에서, 뱅크 내 복수의 파티션별로 및/또는 뱅크별로 상이할 수 있다. 짧은 디지트 라인 서브어레이에 대한 긴 디지트 라인 서브어레이의 비, 또는 파티션의 연결 전에 서브어레이의 어느 유형이 파티션에 존재하는지 여부가 또한 뱅크 내 복수의 파티션별로 및/또는 뱅크 별로 상이할 수 있다.
본 명세서에 기재된 바와 같이, 감지 구성요소 스트라이프(가령, 424-N-1)가 제2 서브세트 내 제1 서브어레이, 가령, 긴 디지트 라인 서브어레이(426-N-1)의 로우, 가령, 로우(118) 중 하나 이상으로부터 감지된 상당한 데이터를, 복수의 공유 I/O 라인(가령, 455-1, 455-2, ..., 455-M)으로 병렬로 이동시키도록 구성된 다수의 감지 증폭기를 포함할 수 있으며, 이때, 데이터의 양은 복수의 공유 I/O 라인의 적어도 천 비트 폭에 대응한다. 제1 서브세트 내 제1 서브어레이, 가령, 짧은 디지트 라인 서브어레이(425-0)와 연관된 감지 구성요소 스트라이프(가령, 424-0)는 제2 서브세트 내 제1 서브어레이의 로우로부터 감지되고, 복수의 공유 I/O 라인을 통해 병렬로 이동된 상당한 데이터를 수신, 가령, 캐싱하도록 구성된 다수의 감지 증폭기(406) 및 계산 구성요소(431)를 포함할 수 있다. 제어기(140)는 짧은 디지트 라인 서브어레이와 연관된 감지 구성요소 스트라이프 내 적어도 하나의 계산 구성요소에 의해 수신된 상당한 데이터 내 적어도 하나의 데이터 값에 대한 순차적인 복수의 연산의 수행을 지시하도록 구성될 수 있다.
본 명세서의 기재가 명확성을 위해 몇 몇 부분 및 파티션을 언급하지만, 본 명세서에 제공되는 장치 및 방법은 임의의 개수의 공유 I/O 라인 부분, 파티션, 서브어레이 및/또는 이의 로우에 적응될 수 있다. 예를 들어, 제어기(140)는 임의의 파티션 내 서브어레이로부터 그 밖의 다른 임의의 파티션, 가령, 인접한 파티션 및/또는 다수의 다른 파티션에 의해 이격된 파티션 내 서브어레이로의 데이터 이동을 가능하게 하도록 뱅크 내 첫 서브어레이로부터 뱅크 내 마지막 서브어레이로의 공유 I/O 라인의 각자의 부분의 고립 회로를 통한 연결 및 연결해제를 지시하기 위한 신호를 전송할 수 있다. 덧붙여, 공유 I/O 라인의 2개의 연결해제된 부분이 2개의 각각의 쌍의 파티션 내 병렬 데이터 이동을 가능하게 하도록 기재되었지만, 제어기(140)는 임의의 개수의 각각의 쌍을 이루는 파티션 내 병렬 데이터 이동을 가능하게 하도록 공유 I/O 라인의 임의의 개수의 부분의 고립 회로를 통한 연결 및 연결해제를 지시하기 위한 신호를 전송할 수 있다. 덧붙여, 데이터는 제1 방향 및/또는 제2 방향으로 공유 I/O 라인의 각각의 부분에서 병렬로 선택적으로 이동될 수 있다.
본 명세서에 기재된 바와 같이, 프로세싱 자원에 의한 비-일시적 명령의 실행에 의해 메모리내 연산(in-memory operation)을 수행하도록 메모리 디바이스(120)를 동작시키기 위한 방법이 제공된다. 상기 방법은 복수의 데이터 값에 순차적인 복수의 메모리내 연산을 수행하는 단계를 포함할 수 있다. 복수의 데이터 값의 수는 선택된 제2 서브어레이(가령, 426-0)로부터 선택된 제1 서브어레이(가령, 425-0)로 이동된 복수의 데이터 값을 수신 및/또는 연산하도록 연결된 제1 감지 구성요소 스트라이프(가령, 424-0) 내 다수의 감지 증폭기(406) 및/또는 계산 구성요소(431)에 대응할 수 있다. 순차적인 복수의 연산은 선택된 제2 서브어레이 내 복수의 데이터 값을 감지하고 복수의 감지된 데이터 값을 선택된 제1 서브어레이에 연결된 제1 감지 구성요소 스트라이프로 이동하는 것 후에 수행될 수 있다.
예를 들어, 데이터 값은 메모리 디바이스의 뱅크(121) 내 선택된 제2 서브어레이, 가령, 긴 디지트 라인 서브어레이(426-N-1)의 선택된 제1 로우, 가령, 로우(118) 중 하나 이상 내 선택된 메모리 셀에서 감지될 수 있다. 감지된 데이터 값은 뱅크 내 선택된 제1 서브어레이, 가령, 짧은 디지트 라인 서브어레이(425-0)로 연결된 제1 감지 구성요소 스트라이프(가령, 424-0)로 이동될 수 있다. 일부 실시예에서, 선택된 제1 서브어레이는 선택된 제2 서브어레이의 컬럼 내 다수의 메모리 셀의 최대한 절반인 선택된 제1 서브어레이의 컬럼 내 다수의 메모리 셀로 구성될 수 있다. 순차적인 복수의 연산이 선택된 제1 서브어레이에 연결된 제1 감지 구성요소 스트라이프 내 감지된 데이터 값에 대해 수행될 수 있다. 본 명세서에서 기재될 때, 순차적인 복수의 연산이 수행된 결과 데이터 값이 제1 감지 구성요소 스트라이프(가령, 424-0)로부터 선택된 서브어레이, 가령, 짧은 디지트 라인 서브어레이(425) 및/또는 긴 디지트 라인 서브어레이(426) 내 선택된 로우 내 메모리 셀 및/또는 레지스터, 가령, 뱅크 레지스터(158) 및/또는 벡터 레지스터(159) 내 선택된 로우 내 메모리 셀로 이동될 수 있다.
다양한 실시예에서, 방법은 복수의 감지된 데이터 값을 선택된 제2, 가령, 짧은 디지트 라인 서브어레이(426-N-1)에 연결된 뱅크 내 제2 감지 구성요소 스트라이프(가령, 424-N-1)에 순차적으로 저장하는 단계, 및 복수의 감지된 데이터 값을 제2 감지 구성요소 스트라이프로부터 선택된 제1 서브어레이에 연결된 제1 감지 구성요소 스트라이프로 이동하는 단계를 포함할 수 있다.
순차적인 복수의 연산의 수행의 결과인 제1 데이터 값이 짧은 디지트 라인 어레이(425-0)의 제1 감지 구성요소 스트라이프(가령, 424-0)으로부터 선택된 제1 서브어레이의 선택된 제1 로우(119)로 이동될 수 있다. 결과적인 제1 데이터 값이 선택된 제1 서브어레이, 가령, 짧은 디지트 라인 서브어레이(425-0)의 선택된 제1 로우(119)에 저장될 수 있다.
일부 실시예에서, 상기 방법은 선택된 제1 서브어레이에 연결된 제1 감지 구성요소 스트라이프에 의해 선택된 제1 로우로부터 이동된 결과적인 제1 데이터 값에 또 다른 연산을 수행하는 단계를 더 포함할 수 있다. 또 다른 연산의 수행의 결과인 제2 데이터 값이 선택된 제1 서브어레이의 선택된 제2 로우에 저장될 수 있다. 일부 실시예에서, 상기 방법은 결과적인 제1 데이터 값을 선택된 제1 서브어레이의 선택된 제1 로우로부터 선택된 제1 서브어레이의 선택된 제2 로우로 이동시키는 단계를 더 포함할 수 있다. 결과적인 제1 데이터 값을 선택된 제1 서브어레이의 선택된 제2 로우로 이동시킨 후, 선택된 제1 서브어레이에 연결된 제1 감지 구성요소 스트라이프, 가령, 짧은 디지트 라인 어레이(425-0)의 감지 구성요소 스트라이프(424-0)에 의해 결과적인 제1 데이터에 대해 또 다른 연산이 수행될 수 있다.
대안으로 또는 추가로, 상기 방법은 선택된 제1 서브어레이에 연결된 제1 감지 구성요소 스트라이프, 가령, 짧은 디지트 라인 어레이(425-0)의 감지 구성요소 스트라이프(424-0) 내 복수의 감지된 데이터 값에 대해 순차적인 복수의 연산을 수행하는 단계를 더 포함할 수 있다. 순차적인 복수의 연산의 수행의 결과인 데이터 값이 제1 감지 구성요소 스트라이프로부터 제2 서브어레이 내 선택된 로우, 가령, 긴 디지트 라인 서브어레이(425-N-1) 내 로우(118)로 이동될 수 있다.
순차적인 복수의 연산이 수행된 결과 데이터 값은, 다양한 실시예에서, 다수의 위치로 선택적으로 이동될 수 있으며, 이때, 결과 데이터 값이 하나의 위치로 이동되는 것이 결과 데이터 값이 하나 이상의 그 밖의 다른 위치로 이동되지 못하게 하지 않는다. 예를 들어, 결과 데이터 값이 감지 구성요소 스트라이프(가령, 424-0)로부터 메모리 디바이스의 동일 뱅크 내 선택된 제1 서브어레이의 선택된 제1 로우 내 선택된 메모리 셀로 이동될 수 있다. 예를 들어, 순차적인 복수의 연산이 수행된 결과 데이터 값은 자신이 원래 전송되어 온 메모리 셀로 반환될 수 있다. 결과 데이터 값은 감지 구성요소 스트라이프로부터 동일 뱅크 내 선택된 제2 서브어레이의 선택된 제2 로우 내 선택된 메모리 셀로 이동될 수 있다. 예를 들어, 결과 데이터 값은 자신이 전송되어 온 서브어레이 내 상이한 로우 내 메모리 셀로 반환될 수 있다. 결과 데이터 값은 감지 구성요소 스트라이프로부터 동일 뱅크 내 선택된 제2 서브어레이 내 선택된 로우 내 선택된 메모리 셀로 이동될 수 있다. 예를 들어, 결과 데이터 값은 자신이 전송되어 온 것과 상이한 서브어레이인 서브어레이의 로우 내 메모리 셀로 반환될 수 있다.
결과 데이터 값은 감지 구성요소 스트라이프로부터 동일 뱅크 내 선택된 제2 서브어레이의 복수의 선택된 로우의 각각의 로우 내 선택된 메모리 셀로 이동될 수 있다. 예를 들어, 결과 데이터 값은 자신이 전송되어 온 서브어레이 내 둘 이상의 로우 각각 내 메모리 셀로 반환될 수 있다. 결과 데이터 값은 감지 구성요소 스트라이프로부터 복수의 선택된 로우의 각각의 로우 내 선택된 메모리 셀로 이동될 수 있으며, 여기서 각각의 선택된 로우는 동일 뱅크 내 복수의 서브어레이의 각각의 서브어레이 내에 있다. 예를 들어, 결과 데이터 값이 둘 이상의 로우 각각 내 메모리 셀로 반환될 수 있으며, 각각의 로우는 데이터 값이 전송되어 온 것과 뱅크 내 상이한 서브어레이 내에 있다.
일부 실시예에서, 결과 데이터 값이 감지 구성요소 스트라이프로부터 상이한 뱅크 내 선택된 서브어레이 내 선택된 로우 내 선택된 메모리 셀로 이동될 수 있다. 예를 들어, 순차적인 복수의 연산이 수행된 결과 데이터 값이 자신이 전송되어 온 것과 메모리 디바이스의 상이한 뱅크 내에 있는 서브어레이 내에 있는 메모리 셀로 반환될 수 있다. 공유 I/O 라인을 통한 데이터 값의 이동이 동일 뱅크 내에서 이뤄질 수 있어도, 도 2와 관련하여 기재된 연결 회로(232-1 및 232-2)가 뱅크들 간 데이터 이동을 위해 사용될 수 있다.
본 명세서에 기재된 바와 같이, 방법은, 일부 실시예에서, 감지된 데이터 값을 선택된 제2 서브어레이(가령, 426-N-1)에 연결된 제2 감지 구성요소 스트라이프(가령, 424-N-1)에 저장하는 단계를 포함한다. 감지된 데이터 값은 감지 구성요소 스트라이프로부터 선택된 제1 서브어레이(가령, 425-0)에 연결된 제1 감지 구성요소 스트라이프(가령, 424-0)로 이동될 수 있다. 감지된 데이터 값이 선택된 제1 서브어레이의 선택된 제2 로우, 가령, 로우(119) 중 하나 이상 내 메모리 셀에 저장될 수 있다. 다양한 실시예에서, 감지된 데이터 값이, 이에 대한 연산의 수행 전 및/또는 후에 선택된 제1 서브어레이에 저장될 수 있다.
방법은 선택된 제1 서브어레이에 연결된 감지 구성요소 스트라이프에서 복수의, 가령, 시퀀스로 된, 연산을 수행하는 단계를 포함할 수 있다. 예를 들어, 다수의 데이터 값이 긴 디지트 라인 서브어레이(가령, 426-N-1)의 로우로부터 짧은 디지트 라인 서브어레이(가령, 425-0)로 이동되어, 시퀀스의 각각의 연산의 결과를 긴 디지트 라인 서브어레이로 반환하는 것에 비해 개선된 속도, 율 및/또는 효율을 갖고 연산의 시퀀스가 수행될 수 있다. 각각의 연산이 개선된 속도, 율 및/또는 효율을 갖고 짧은 디지트 라인 서브어레이에 연결된 감지 구성요소 스트라이프에서 수행될 수 있으며, 이 이점은 연산의 시퀀스의 각각의 추가 연산에 비례하여 증가될 수 있다. 본 명세서에 기재된 바와 같이, 복수의 연산이 수행된 결과 데이터 값이 감지 구성요소 스트라이프로부터 다수의 위치 내 선택된 서브어레이 및/또는 레지스터 내 선택된 로우 내 메모리 셀로 이동될 수 있다.
방법은, 일부 실시예에서, 선택된 제1 서브어레이(가령, 425-0)에 연결된 제1 감지 구성요소 스트라이프(가령, 424-0)와 선택된 제2 서브어레이(가령, 426-N-1)에 연결된 제2 감지 구성요소 스트라이프(가령, 424-N-1)를, 제1 및 제2 감지 구성요소 스트라이프에 의해 공유되는 I/O 라인(가령, 455-1)을 통해 선택적으로 연결하는 단계를 포함할 수 있다. 상기 방법은, 공유 I/O 라인을 통해, 선택된 제2 서브어레이에 연결된 제2 감지 구성요소 스트라이프로부터 선택된 제1 서브어레이에 연결된 제1 감지 구성요소 스트라이프로 복수의 감지된 데이터 값을 이동시키는 단계를 포함할 수 있다. 상기 방법은, 다양한 실시예에서, 순차적인 복수의 연산의 마지막 연산의 완료 전에, 제2 서브어레이의 제2 감지 구성요소 스트라이프, 또는 메모리 셀로 복수의 연산의 결과를 이동시키지 않고, 제1 감지 구성요소 스트라이프에 의해 순차적인 복수의 연산을 수행하는 단계를 포함할 수 있다. 상기 방법은, 공유 I/O 라인, 가령, 이전 공유 I/O 라인과 상이할 수 있는 라인을 통해, 순차적인 복수의 연산의 마지막 연산의 완료의 결과인 데이터 값을 제1 감지 구성요소 스트라이프(가령, 424-0)로부터 제2 서브어레이, 가령, (426-0, ..., 426-N-1) 중에서 선택된 하나 이상의 서브어레이의 제2 감지 구성요소 스트라이프(가령, 424-N-1), 또는 메모리 셀로 이동시티는 단계를 포함할 수 있다. 순차적인 복수의 연산의 완료의 결과인 데이터 값이 선택된 제1 서브어레이 내 적어도 하나의 선택된 로우(118)의 적어도 하나의 선택된 메모리 셀로 써질 수 있다.
제어기, 짧은 디지트 라인 서브어레이, 긴 디지트 라인 서브어레이, 뱅크 레지스터, 벡터 레지스터, 감지 회로, 감지 증폭기, 계산 구성요소, 감지 구성요소 스트라이프, 공유 I/O 라인, 컬럼 선택 회로, 멀티플렉서, 연결 회로 등의 다양한 조합 및 구성을 포함하는 실시예가 본 명세서에 도시되고 기재되었지만, 본 발명의 실시예는 본 명세서에 명시적으로 언급된 이들 조합에 한정되지 않는다. 본 명세서에 개시된 제어기, 짧은 디지트 라인 서브어레이, 긴 디지트 라인 서브어레이, 뱅크 레지스터, 벡터 레지스터, 감지 회로, 감지 증폭기, 계산 구성요소, 감지 구성요소 스트라이프, 공유 I/O 라인, 컬럼 선택 회로, 멀티플렉서, 연결 회로 등의 그 밖의 다른 조합 및 구성이 본 발명의 범위 내에 명시적으로 포함된다.
본 명세서에 특정 실시예가 도시 및 기재되었지만, 해당 분야의 통상의 기술자라면 동일한 결과를 얻기 위해 계산된 배열이 나타난 특정 실시예를 대체할 수 있음을 알 것이다. 본 발명은 본 발명의 하나 이상의 실시예의 각색 또는 변동을 포함하도록 의도된다. 상기의 기재는 예시적 목적으로 이뤄졌으며 한정이 아니다. 상기 실시예들의 조합, 및 본 명세서에 특정하게 기재되지 않은 그 밖의 다른 실시예가 상기 기재를 살펴보면 해당 분야의 통상의 기술자에게 자명할 것이다. 본 발명의 하나 이상의 실시예의 범위는 상기 구조 및 프로세스가 사용되는 그 밖의 다른 적용예를 포함한다. 따라서 본 발명의 하나 이상의 실시예의 범위는 이하의 청구항을, 이러한 청구항이 동반하는 모든 균등예와 함께 참조하여 결정되어야 한다.
상기의 상세한 설명에서, 일부 특징들이 개시를 간소화하기 위한 목적으로 단일 실시예로 함께 그룹지어졌다. 이러한 개시 방법은 본 발명의 개시된 실시예가 각각의 청구항에서 명시적으로 언급된 것보다 많은 특징을 이용해야 한다는 의도를 반영한 것으로 해석되어서는 안 된다. 오히려, 이하의 청구항이 반영하듯이, 발명의 주제 사항은 단일 개시된 실시예의 모든 특징보다 적게 필요로 한다. 따라서 이하의 청구항은 상세한 설명에 포함되며, 각각의 청구항은 각자 개별적인 실시예로서 나타난다.

Claims (25)

  1. 장치로서,
    메모리 셀들의 복수의 서브어레이 - 상기 복수의 서브어레이는 복수의 서브어레이의 제1 서브세트 및 복수의 서브어레이의 제2 서브세트를 포함함 - ,
    상기 제1 서브세트에 연결된 제1 감지 회로 - 상기 제1 감지 회로는 감지 증폭기 및 계산 구성요소를 포함함 - 를 포함하는
    메모리 디바이스, 및
    제어기를 포함하며, 상기 제어기는
    상기 제2 서브세트 내 서브어레이로부터 상기 제1 서브세트 내 서브어레이로의 다수의 데이터 값의 제1 이동, 및
    상기 제1 서브세트에 연결된 상기 제1 감지 회로의 상기 감지 증폭기 및 상기 계산 구성요소에 의한 상기 다수의 데이터 값에 대한 메모리 내 순차적인 복수의 연산(operation)의 수행
    을 지시하도록 구성되고,
    상기 순차적인 복수의 연산의 각각의 결과들이, 상기 순차적인 복수의 연산의 수행이 완료되어 상기 순차적인 복수의 연산의 마지막 연산의 결과를 계산할 때까지 상기 제1 서브세트 내 상기 서브어레이에 의해 저장되는, 장치.
  2. 제1항에 있어서, 상기 제어기는
    상기 제1 서브세트 내 상기 서브어레이로부터 상기 제2 서브세트 내 서브어레이로의 데이터 값의 제2 이동을 지시하도록 더 구성되며,
    상기 제2 이동에서의 상기 데이터 값은 상기 제2 서브세트 내 상기 서브어레이로부터 이동된 상기 다수의 데이터 값에 대해 수행된 상기 순차적인 복수의 연산의 결과인, 장치.
  3. 제1항 또는 제2항에 있어서, 상기 순차적인 복수의 연산의 각각의 연산의 결과들은, 상기 순차적인 복수의 연산의 수행이 완료되어 상기 순차적인 복수의 연산의 마지막 연산의 결과를 계산할 때까지, 상기 제1 서브세트에 연결된 상기 제1 감지 회로에 의해 저장되는, 장치.
  4. 제1항 또는 제2항에 있어서, 상기 메모리 디바이스는
    상기 제2 서브세트에 연결된 제2 감지 회로를 더 포함하며,
    상기 제2 감지 회로는 감지 증폭기를 포함하고 계산 구성요소를 포함하지 않으며,
    상기 제2 서브세트는 상기 제1 감지 회로에 의해 상기 순차적인 복수의 연산이 수행될 상기 다수의 데이터 값을, 상기 다수의 데이터 값의 상기 제1 이동 전에, 상기 제2 감지 회로에 다수의 감지된 데이터 값으로서 저장하는, 장치.
  5. 제1항 또는 제2항에 있어서, 상기 제2 서브세트 내 서브어레이는, 상기 데이터 값의 제2 이동 후에, 상기 제1 감지 회로에 의해 상기 순차적인 복수의 연산이 수행된 결과 데이터 값을 저장하는, 장치.
  6. 제1항 또는 제2항에 있어서, 상기 제1 서브세트 내 서브어레이는, 상기 데이터 값의 제2 이동 후에, 상기 제1 감지 회로에 의해 상기 순차적인 복수의 연산이 수행된 결과 데이터 값을 저장하는, 장치.
  7. 장치로서,
    순차적인 복수의 연산을 수행하기 위한 커맨드를 실행하도록 메모리 디바이스에 연결된 제어기를 포함하며, 상기 메모리 디바이스는
    메모리 셀들의 복수의 서브어레이의 제1 서브세트,
    상기 메모리 셀들의 상기 복수의 서브어레이의 제2 서브세트,
    상기 제1 서브세트 및 상기 제2 서브세트에 선택적으로 연결되는 감지 회로 - 상기 감지 회로는 제1 감지 회로를 포함하고, 상기 제1 감지 회로는 제1 서브세트의 각각의 감지 라인에 연결되는 계산 구성요소 및 감지 증폭기를 포함함 - , 및
    상기 제1 감지 회로 및 상기 제2 서브세트에 의해 공유되는 I/O 라인 - 상기 공유되는 I/O라인은 상기 제2 서브세트에 저장된 다수의 데이터 값의 상기 제1 서브세트 내 선택된 서브어레이에 연결된 상기 제1 감지 회로로의 이동을 가능하게 하도록 상기 제1 감지 회로에 선택적으로 연결되도록 구성됨 - 을 포함하고,
    상기 제어기는 상기 제1 서브세트 내 선택된 서브어레이에 연결된 상기 제1 감지 회로에서의 상기 다수의 데이터 값에 대한 메모리 내 순차적인 복수의 연산의 수행을 지시하도록 구성되며,
    상기 제1 서브세트 내 제1 서브어레이의 감지 라인의 제1 길이는 상기 제2 서브세트 내 제1 서브어레이의 감지 라인의 제2 길이의 절반보다 크지 않은, 장치.
  8. 제7항에 있어서, 상기 제어기는 상기 제1 서브세트 내 상기 선택된 서브어레이의 상기 감지 회로로부터, 상기 공유되는 I/O 라인을 통해, 상기 제2 서브세트 내 선택된 서브어레이로의 데이터 값의 이동을 지시하도록 더 구성되고, 상기 데이터 값은 상기 순차적인 복수의 연산의 수행으로부터 생성되는, 장치.
  9. 제7항 또는 제8항에 있어서,
    복수의 공유되는 I/O 라인은 상기 복수의 서브어레이의 상기 감지 회로에 선택적으로 연결되도록 구성되고,
    상기 감지 회로로의 상기 선택적 연결은 상기 제2 서브세트에 저장된 복수의 데이터 값의 복수의 대응하는 감지 증폭기로의 병렬 이동 및/또는 선택적으로 연결된 제1 감지 회로 내 계산 구성요소로의 병렬 이동을 선택적으로 가능하게 하는, 장치.
  10. 제7항 또는 제8항에 있어서,
    복수의 공유되는 I/O 라인은 상기 복수의 서브어레이의 상기 감지 회로에 선택적으로 연결되도록 구성되고,
    상기 감지 회로로의 상기 선택적 연결은 상기 제2 서브세트에 저장된 복수의 데이터 값을 감지하는 복수의 감지 증폭기로부터 대응하는 선택적으로 연결된 제1 감지 회로로의 상기 복수의 데이터 값의 병렬 이동을 선택적으로 가능하게 하고,
    상기 복수의 감지 증폭기는 상기 제2 서브세트에 연결된 상기 감지 회로에서의 제2 감지 회로에 포함되는, 장치.
  11. 제7항 또는 제8항에 있어서, 상기 메모리 디바이스는
    복수의 감지 구성요소 스트라이프 - 상기 복수의 감지 구성요소 스트라이프의 각각의 감지 구성요소 스트라이프는 상기 복수의 서브어레이의 상기 제1 서브세트 및 상기 제2 서브세트의 각각의 서브어레이에 연결됨 - 를 더 포함하고,
    상기 공유되는 I/O 라인은 상기 복수의 감지 구성요소 스트라이프 내 복수의 증폭기 및 계산 구성요소 쌍 중 연결된 감지 증폭기 및 계산 구성요소 쌍에 의해 선택적으로 공유되는, 장치.
  12. 제7항 또는 제8항에 있어서,
    상기 복수의 서브어레이의 상기 제1 서브세트는 메모리내 프로세싱(PIM: processing-in-memory) 동적 랜덤 액세스 메모리(DRAM: dynamic random access memory) 셀들의 다수의 서브어레이이고,
    상기 복수의 서브어레이의 상기 제2 서브세트는 PIM DRAM 셀들이 아닌 다른 메모리 셀들의 다수의 서브어레이인, 장치.
  13. 장치로서,
    메모리 디바이스에 연결된 제어기를 포함하며, 상기 메모리 디바이스는
    메모리 셀들의 복수의 서브어레이의 제1 서브세트,
    상기 메모리 셀들의 복수의 서브어레이의 제2 서브세트,
    상기 제1 서브세트 및 상기 제2 서브세트에 연결된 감지 회로 - 상기 감지 회로는 상기 제1 서브세트에 대한 복수의 감지 라인의 각각의 감지 라인에 연결된 감지 증폭기 및 계산 구성요소를 포함함 -
    를 포함하며,
    순차적인 복수의 연산을 수행하기 위한 명령들의 호스트로부터의 수신에 응답하여, 상기 제어기는
    상기 제1 서브세트 내 선택된 서브어레이에 연결된 상기 감지 회로의 부분에서의 다수의 데이터 값에 대한 메모리 내 순차적인 복수의 연산의 수행, 및
    상기 순차적인 복수의 연산의 수행으로부터 생성되는 데이터 값의 상기 감지 회로로부터 선택된 도착지로의 이동을 지시하도록 구성되며,
    상기 선택된 도착지는 상기 제1 서브세트의 선택된 서브어레이 내 선택된 로우, 상기 제2 서브세트의 선택된 서브어레이 내 선택된 로우, 및 선택된 벡터 레지스터 내 선택된 로우 중 적어도 하나를 포함하는, 장치.
  14. 제13항에 있어서, 상기 메모리 디바이스는
    상기 선택된 벡터 레지스터, 및 상기 제2 서브세트의 선택된 서브어레이의 감지 회로 및 상기 제1 서브세트의 선택된 서브어레이의 감지 회로에 의해 공유되는 I/O 라인을 더 포함하며,
    상기 공유되는 I/O 라인은 상기 제1 서브세트에 저장된 다수의 결과 데이터 값의 상기 선택된 도착지로의 이동을 가능하게 하도록 상기 제1 서브세트의 상기 감지 회로에 선택적으로 연결되도록 구성되며,
    상기 선택된 도착지는 상기 제2 서브세트의 상기 선택된 서브어레이 내 상기 선택된 로우 및 선택된 벡터 레지스터 내 상기 선택된 로우를 포함하는, 장치.
  15. 제13항에 있어서, 상기 메모리 디바이스는
    상기 제어기에 선택적으로 연결되는 다수의 벡터 레지스터,
    상기 복수의 서브어레이와 별개이고 상기 제어기에 연결된 선택된 뱅크 레지스터, 상기 선택된 벡터 레지스터, 및 상기 제2 서브세트의 선택된 서브어레이의 감지 회로 및 상기 제1 서브세트의 선택된 서브어레이의 감지 회로에 의해 공유되는 I/O 라인을 더 포함하고,
    상기 공유되는 I/O 라인은 상기 제1 서브세트에 저장된 다수의 결과 데이터 값의 상기 선택된 도착지로의 이동을 가능하게 하도록 상기 제1 서브세트의 상기 감지 회로에 선택적으로 연결되도록 구성되며,
    상기 선택된 도착지는 상기 제2 서브세트의 상기 선택된 서브어레이 내 선택된 로우, 상기 선택된 뱅크 레지스터 내 선택된 로우, 및 상기 선택된 벡터 레지스터 내 선택된 로우를 포함하는, 장치.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 메모리 디바이스는
    상기 복수의 서브어레이와 별개이고 상기 제어기에 연결된 선택된 뱅크 레지스터, 상기 선택된 벡터 레지스터, 및 상기 제2 서브세트의 선택된 서브어레이의 감지 회로 및 상기 제1 서브세트의 선택된 서브어레이의 감지 회로에 의해 공유되는 I/O 라인; 및
    상기 제2 서브세트 및 상기 제1 서브세트에 저장된 다수의 결과 데이터 값의 상기 선택된 도착지로의 이동을 선택적으로 가능하게 하기 위해 상기 공유되는 I/O 라인이 상기 제2 서브세트 및 상기 제1 서브세트의 상기 감지 회로에 선택적으로 연결되도록 지시하기 위한 명령들의 세트를 실행하도록 구성된 마이크로코드 엔진
    을 더 포함하며,
    상기 선택된 도착지는 상기 선택된 뱅크 레지스터 내 선택된 로우 및 상기 선택된 벡터 레지스터 내 선택된 로우를 포함하는, 장치.
  17. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 메모리 디바이스는
    상기 제2 서브세트 내 다수의 서브어레이 내 특정 컬럼에 연결된 감지 회로를 상기 제1 서브세트 내 제1 서브어레이 내 대응하는 컬럼 내 다수의 로우로 연결하도록 구성된 연결 회로; 및
    명령들의 세트를 실행하도록 구성된 마이크로코드 엔진 - 상기 명령들의 세트는,
    상기 연결 회로가 상기 순차적인 복수의 연산의 수행을 위해 복수의 데이터 값을 상기 제2 서브세트 내 상기 다수의 서브어레이로부터 상기 제1 서브세트 내 상기 제1 서브어레이의 상기 대응하는 컬럼 및 대응하는 복수의 선택된 로우로 이동시키고,
    상기 제1 서브세트 내 상기 제1 서브어레이 내 상기 대응하는 컬럼 및 상기 복수의 선택된 로우가 상기 복수의 데이터 값을 수신하도록 지시하기 위한 것임 - 을 더 포함하고,
    상기 제어기는 상기 제1 서브세트 내 상기 제1 서브어레이의 상기 감지 회로에서의 상기 복수의 데이터 값에 대한 상기 순차적인 복수의 연산의 수행을 지시하는, 장치.
  18. 제17항에 있어서,
    상기 연결 회로는 상기 제2 서브세트 및 상기 제1 서브세트에 저장된 다수의 결과 데이터 값의 상기 선택된 도착지로의 이동을 선택적으로 가능하게 하기 위해 상기 제2 서브세트 및 상기 제1 서브세트의 상기 감지 회로에 선택적으로 연결되도록 더 구성되며,
    상기 선택된 도착지는 선택된 뱅크 레지스터 내 선택된 로우 및 상기 선택된 벡터 레지스터 내 선택된 로우를 포함하는, 장치.
  19. 메모리 디바이스를 동작시키기 위한 방법으로서, 상기 방법은,
    상기 메모리 디바이스 내 선택된 제1 서브어레이에 연결된 제1 감지 구성요소 스트라이프에 의해, 복수의 데이터 값에 대해 메모리 내 순차적인 복수의 연산을 수행하는 단계를 포함하며, 상기 단계는
    상기 메모리 디바이스 내 선택된 제2 서브어레이 내 상기 복수의 데이터 값을 감지하는 단계; 및
    감지된 상기 복수의 데이터 값을 선택된 제1 서브어레이에 연결된 상기 제1 감지 구성요소 스트라이프로 이동시키는 단계 후 이뤄지고,
    상기 선택된 제1 서브어레이는 상기 선택된 제2 서브어레이의 컬럼 내 메모리 셀들의 개수의 절반보다 많지 않은 컬럼 내 다수의 메모리 셀을 포함하고,
    감지된 상기 복수의 데이터 값은 상기 선택된 제2 서브어레이에 연결된 제2 감지 구성요소 스트라이프에 의해 감지되는, 방법.
  20. 제19항에 있어서, 상기 방법은,
    감지된 상기 복수의 데이터 값을 상기 선택된 제2 서브어레이에 연결된 제2 감지 구성요소 스트라이프에 순차적으로 저장하는 단계;
    감지된 상기 복수의 데이터 값을 상기 제2 감지 구성요소 스트라이프로부터 상기 선택된 제1 서브 어레이에 연결된 상기 제1 감지 구성요소 스트라이프로 이동시키는 단계; 및
    상기 순차적인 복수의 연산의 수행에 의해 생성되는 제1 데이터 값을 상기 제1 감지 구성요소 스트라이프로부터 상기 선택된 제1 서브어레이의 선택된 제1 로우로 이동시키는 단계
    를 더 포함하는, 방법.
  21. 제20항에 있어서, 상기 방법은,
    상기 선택된 제1 서브어레이에 연결된 상기 제1 감지 구성요소 스트라이프에 의해, 상기 선택된 제1 로우로부터 이동된 상기 생성되는 제1 데이터 값에 대해 또 다른 연산을 수행하는 단계; 및
    상기 선택된 제1 서브어레이의 선택된 제2 로우에 상기 또 다른 연산의 수행에 의해 생성되는 제2 데이터 값을 저장하는 단계
    를 더 포함하는, 방법.
  22. 제19항 내지 제21항 중 어느 한 항에 있어서, 상기 방법은,
    상기 선택된 제1 서브어레이에 연결된 상기 제1 감지 구성요소 스트라이프에서 감지된 상기 복수의 데이터 값에 대한 상기 순차적인 복수의 연산을 수행하는 단계; 및
    상기 순차적인 복수의 연산의 수행에 의해 생성되는 데이터 값을 상기 제1 감지 구성요소 스트라이프로부터 상기 제2 서브어레이 내 선택된 로우로 이동시키는 단계
    를 더 포함하는, 방법.
  23. 제19항 내지 제21항 중 어느 한 항에 있어서, 상기 방법은,
    상기 선택된 제1 서브어레이에 연결된 제1 감지 구성요소 스트라이프와 상기 선택된 제2 서브어레이에 연결된 제2 감지 구성요소 스트라이프를, 상기 제1 감지 구성요소 스트라이프와 상기 제2 감지 구성요소 스트라이프에 의해 공유되는 I/O 라인을 통해 선택적으로 연결하는 단계;
    상기 공유되는 I/O 라인을 통해, 상기 제2 감지 구성요소 스트라이프로부터 상기 제1 감지 구성요소 스트라이프로 감지된 상기 복수의 데이터 값을 이동시키는 단계;
    상기 순차적인 복수의 연산의 마지막 연산의 완료 전에 상기 제2 서브어레이의 상기 제2 감지 구성요소 스트라이프, 또는 메모리 셀로 각각의 상기 복수의 연산의 결과를 이동시키지 않고, 상기 제1 감지 구성요소 스트라이프에 의해 상기 순차적인 복수의 연산을 수행하는 단계;
    상기 공유되는 I/O 라인을 통해, 상기 순차적인 복수의 연산의 상기 마지막 연산의 완료에 의해 생성되는 데이터 값을 상기 제1 감지 구성요소 스트라이프로부터 상기 제2 서브어레이의 상기 제2 감지 구성요소 스트라이프, 또는 메모리 셀로 이동시키는 단계; 및
    상기 순차적인 복수의 연산의 완료에 의해 생성되는 상기 데이터 값을 상기 제2 서브어레이 내 선택된 로우의 메모리 셀로 쓰는 단계
    를 더 포함하는, 방법.
  24. 삭제
  25. 삭제
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