TWI570716B - 記憶體裝置及操作方法 - Google Patents

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TWI570716B
TWI570716B TW104118415A TW104118415A TWI570716B TW I570716 B TWI570716 B TW I570716B TW 104118415 A TW104118415 A TW 104118415A TW 104118415 A TW104118415 A TW 104118415A TW I570716 B TWI570716 B TW I570716B
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卓依Ａ 曼寧
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美光科技公司
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Description

記憶體裝置及操作方法
本發明一般而言係關於半導體記憶體及方法，且更特定而言係關於與使用感測電路執行一互斥或操作有關之裝置及方法。
記憶體器件通常經提供為電腦或其他電子系統中之內部半導體積體電路。存在包含揮發性及非揮發性記憶體之諸多不同類型之記憶體。揮發性記憶體可需要電力來維持其資料(例如，主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)以及其他。非揮發性記憶體可藉由在未供電時保持所儲存資料而提供持續資料且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM)以及其他。
電子系統通常包含可擷取及執行指令且將所執行指令之結果儲存至一適合位置之若干個處理資源(例如，一或多個處理器)。一處理器可包括(舉例而言)可用於藉由對資料(例如，一或多個運算元)執行諸如AND、OR、NOT、NAND、NOR及XOR邏輯操作之邏輯操作來 執行指令之若干個功能單元，諸如算術邏輯單元(ALU)電路、浮動點單元(FPU)電路及/或一組合邏輯區塊(在本文中稱為功能單元電路(FUC))。舉例而言，FUC可用於對運算元執行諸如加法、減法、乘法及/或除法之算術操作。
在將指令提供至FUC以用於執行中可涉及一電子系統中之若干個組件。可(例如)由諸如一控制器及/或主機處理器之一處理資源產生該等指令。資料(例如，將對其執行指令之運算元)可儲存於可由FUC存取之一記憶體陣列中。可自記憶體陣列擷取指令及/或資料且在FUC開始對資料執行指令之前對指令及/或資料進行定序及/或緩衝。此外，由於可透過FUC在一或多個時脈循環中執行不同類型之操作，因此亦可對指令之中間結果及/或資料進行定序及/或緩衝。
在各種例項中，對資料執行互斥或(XOR)操作可係有益的。例如，可與錯誤偵測及/或校正相關聯地(例如，與同位值計算相關聯地)及/或與對運算元執行算術及其他操作相關聯地使用XOR操作。然而，對作為資料值儲存於一記憶體胞元陣列中之運算元執行XOR操作通常涉及將資料傳送出陣列(例如，經由輸入/輸出(I/O)線傳送至FUC)，此可涉及啟用與一資料線位址存取相關聯之解碼信號線，例如。此外，取決於經XOR操作之資料量(例如，位元數目)及/或取決於所使用之FUC之容量，與在不將資料傳送出陣列之情況下執行XOR操作相比較，經由I/O線傳送來自陣列之資料以執行該等操作可涉及經增加時間及/或電力。
100‧‧‧計算系統/系統
110‧‧‧主機
120‧‧‧記憶體器件/器件
130‧‧‧記憶體陣列/陣列
140‧‧‧控制電路
142‧‧‧位址電路
144‧‧‧輸入/輸出電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
156‧‧‧輸入/輸出匯流排
201‧‧‧記憶體陣列/陣列
203-1至203-T‧‧‧記憶體胞元/胞元
204-1‧‧‧存取線/字線
204-2‧‧‧存取線/字線
204-3‧‧‧存取線/字線
204-4‧‧‧存取線/字線/暫時儲存列
204-5‧‧‧存取線/字線/結果列
205-1‧‧‧感測線/數位線
205-2‧‧‧感測線/數位線
205-S‧‧‧感測線/數位線
206-1‧‧‧感測放大器
206-2‧‧‧感測放大器
206-U‧‧‧感測放大器
208-1‧‧‧電晶體
208-2‧‧‧電晶體
208-V‧‧‧電晶體
210-1至210-W‧‧‧行解碼線
214‧‧‧次級感測放大器
231-1‧‧‧計算組件
231-2‧‧‧計算組件
231-X‧‧‧計算組件
234‧‧‧輸入/輸出線
303-1‧‧‧胞元/記憶體胞元/第一記憶體胞元
303-2‧‧‧記憶體胞元/胞元/第二記憶體胞元
303-3‧‧‧記憶體胞元/胞元
303-4‧‧‧記憶體胞元/胞元
303-5‧‧‧記憶體胞元/胞元
303-6‧‧‧胞元/記憶體胞元/第一記憶體胞元
303-7‧‧‧記憶體胞元/胞元/第二記憶體胞元
303-8‧‧‧記憶體胞元/胞元
303-9‧‧‧記憶體胞元/胞元
303-10‧‧‧記憶體胞元/胞元
304-1至304-5‧‧‧存取線
305-1‧‧‧感測線
305-2‧‧‧感測線
331-1‧‧‧計算組件
331-2‧‧‧計算組件
371-1至371-7‧‧‧操作階段
373-1至373-7‧‧‧操作階段
402‧‧‧存取器件/存取電晶體
403‧‧‧儲存元件/電容器
404-0‧‧‧存取線/列
404-1‧‧‧存取線/列
404-2‧‧‧存取線/列
404-3‧‧‧存取線/列
404-N‧‧‧存取線/列
405-1‧‧‧互補感測線/感測線
405-2‧‧‧互補感測線/感測線/電壓信號
406‧‧‧感測放大器
407-1‧‧‧電晶體/通過電晶體
407-2‧‧‧電晶體/通過電晶體
408-1‧‧‧NMOS電晶體/電晶體
408-2‧‧‧NMOS電晶體/電晶體
409-1‧‧‧PMOS電晶體/電晶體
409-2‧‧‧PMOS電晶體/電晶體
411-1‧‧‧信號/控制線/控制信號
411-2‧‧‧信號/控制線/控制信號
412-1‧‧‧信號/控制線/控制信號
412-2‧‧‧正控制信號/經啟動Accum信號/信號/控制線
413‧‧‧信號/反相信號
414-1‧‧‧電晶體/反相電晶體
414-2‧‧‧電晶體/反相電晶體
416-1‧‧‧電晶體
416-2‧‧‧電晶體
417-1‧‧‧節點/共同節點
417-2‧‧‧節點/共同節點
430‧‧‧記憶體陣列/陣列
431‧‧‧計算組件
466‧‧‧輸入/輸出線
503‧‧‧信號
504-0‧‧‧信號/列信號
504-1‧‧‧信號/列信號
505-1‧‧‧信號/電壓信號/感測線電壓信號
505-2‧‧‧信號/電壓信號
511‧‧‧控制信號/Passd及Passdb信號/信號
512-1‧‧‧累加器控制信號/控制信號
512-2‧‧‧累加器控制信號/控制信號
513‧‧‧InvD信號/信號
525‧‧‧平衡電壓
526‧‧‧平衡信號/信號
528‧‧‧負控制信號/感測器放大器控制信號/信號
531‧‧‧正控制信號/感測器放大器控制信號/信號
572‧‧‧接地電壓
574‧‧‧供應電壓
585-1‧‧‧時序圖
585-2‧‧‧時序圖
585-3‧‧‧時序圖
585-4‧‧‧時序圖
585-5‧‧‧時序圖
605-1‧‧‧互補感測線
605-2‧‧‧互補感測線
606‧‧‧感測放大器
621-1‧‧‧隔離電晶體/電晶體
621-2‧‧‧隔離電晶體/電晶體
622‧‧‧控制信號
623-1‧‧‧電晶體
623-2‧‧‧電晶體
624‧‧‧電晶體
626‧‧‧控制信號
627-1‧‧‧n通道電晶體
627-2‧‧‧n通道電晶體
628‧‧‧負控制信號
629-1‧‧‧p通道電晶體
629-2‧‧‧p通道電晶體
631‧‧‧正控制信號
632-1‧‧‧電晶體
632-2‧‧‧電晶體
633‧‧‧信號
634-1‧‧‧區域輸入/輸出線/輸入/輸出線
634-2‧‧‧區域輸入/輸出線/輸入/輸出線
702-1‧‧‧電晶體/儲存元件/記憶體胞元/存取電晶體/選定胞元
702-2‧‧‧電晶體/存取電晶體/儲存元件/記憶體胞元
703-1‧‧‧電容器
703-2‧‧‧電容器
704-X‧‧‧字線/存取線/列
704-Y‧‧‧字線/存取線/列
705-1‧‧‧資料線/互補資料線/互補感測線
705-2‧‧‧資料線/互補資料線/互補感測線
706‧‧‧感測放大器
707-1‧‧‧下拉電晶體/通過電晶體/電晶體
707-2‧‧‧下拉電晶體/通過電晶體/電晶體
708-1‧‧‧負載/通過電晶體/電晶體/p通道電晶體
708-2‧‧‧負載/通過電晶體/電晶體/p通道電晶體
709-1‧‧‧電晶體/n通道電晶體
709-2‧‧‧電晶體/n通道電晶體
712-1‧‧‧作用中負控制信號線/負控制信號線/負控制信號
712-2‧‧‧作用中正控制信號線/正控制信號線/正控制信號
713-1‧‧‧ANDinv控制信號線
713-2‧‧‧ORinv控制信號線
714-1‧‧‧下拉電晶體/電晶體
714-2‧‧‧下拉電晶體/電晶體
715‧‧‧鎖存器/交叉耦合之鎖存器
716-1‧‧‧電晶體
716-2‧‧‧電晶體
717-1‧‧‧鎖存器輸入
717-2‧‧‧鎖存器輸入
718-1‧‧‧負載/通過電晶體/電晶體
718-2‧‧‧負載/通過電晶體/電晶體
719‧‧‧控制信號/互補控制信號
721-1‧‧‧隔離電晶體/非導電隔離電晶體
721-2‧‧‧隔離電晶體/非導電隔離電晶體
721-3‧‧‧隔離電晶體
721-4‧‧‧隔離電晶體
722‧‧‧控制信號
723‧‧‧移位電路
724‧‧‧電晶體
725-1‧‧‧電晶體
725-2‧‧‧電晶體
727-1‧‧‧n通道電晶體/電晶體
727-2‧‧‧n通道電晶體/電晶體
728‧‧‧作用中負控制信號/信號/RnIF負控制信號
729-1‧‧‧p通道電晶體/電晶體
729-2‧‧‧p通道電晶體/電晶體
730‧‧‧記憶體陣列/陣列
731‧‧‧計算組件/累加器
733-1‧‧‧鎖存器輸入
733-2‧‧‧鎖存器輸入
738‧‧‧平衡電壓
739-1‧‧‧電晶體
739-2‧‧‧電晶體
750‧‧‧感測電路
764‧‧‧靜態鎖存器/鎖存器
791-1‧‧‧參考電壓
905-1‧‧‧互補感測線/真實感測線
905-2‧‧‧互補感測線
906‧‧‧感測放大器
907-1‧‧‧通過閘極
907-2‧‧‧通過閘極
913-5‧‧‧邏輯操作選擇邏輯/邏輯
931‧‧‧計算組件
942‧‧‧交換閘極/交換電晶體
950‧‧‧感測電路
950-1‧‧‧隔離電晶體
950-2‧‧‧隔離電晶體
952‧‧‧邏輯選擇電晶體
954‧‧‧邏輯選擇電晶體
962‧‧‧邏輯選擇電晶體
964‧‧‧邏輯選擇電晶體
1044‧‧‧行A
1045‧‧‧行B
1047‧‧‧列
1075‧‧‧連接路徑
1076‧‧‧列
1077‧‧‧列
1078‧‧‧列
1079‧‧‧列
1080‧‧‧標題
A‧‧‧計算組件
Accum‧‧‧正控制信號/信號/累加器控制信號
Accumb‧‧‧負控制信號/信號/累加器控制信號
ACT‧‧‧控制信號/作用中正控制信號/正控制信號/信號/信號電壓
AND‧‧‧控制信號
ANDinv‧‧‧控制信號
B‧‧‧感測放大器
COLDEC‧‧‧信號
D‧‧‧感測線/數位線/互補感測線
D_‧‧‧感測線/數位線/互補感測線
DIGIT(n-1)‧‧‧互補資料線/資料線
DIGIT(n-1)_‧‧‧互補資料線/資料線
DIGIT(n)‧‧‧互補資料線
DIGIT(n)_‧‧‧互補資料線
DIGIT(n+1)‧‧‧互補資料線/資料線
DIGIT(n+1)_‧‧‧互補資料線/資料線
DVC2‧‧‧平衡電壓
EQ‧‧‧控制信號/信號
FF‧‧‧信號/選擇信號/邏輯選擇控制信號
FT‧‧‧信號/選擇信號/邏輯選擇控制信號
GND‧‧‧接地電壓/電壓/接地/全軌電壓
IO‧‧‧輸入/輸出線
IO_‧‧‧輸入/輸出線
ISO‧‧‧信號/控制信號
InvD‧‧‧信號
LOAD‧‧‧控制信號
NORM‧‧‧控制信號
OR‧‧‧控制信號
ORinv‧‧‧信號/啟用信號
Passd‧‧‧信號/控制信號
Passdb‧‧‧信號/控制信號
PSA‧‧‧正控制信號/信號
PASS‧‧‧邏輯操作選擇邏輯信號/控制信號
PASS*‧‧‧邏輯操作選擇邏輯信號/控制信號
RnIF‧‧‧控制信號/作用中負控制信號/信號/負控制信號
Row X‧‧‧資料值/第一資料值/感測放大器資料/信號/啟動信號
Row Y‧‧‧資料/資料值/第二資料值/啟動信號
S1‧‧‧節點/區域動態節點
S2‧‧‧節點/區域動態節點
SHIFT‧‧‧控制信號
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
t6‧‧‧時間
t7‧‧‧時間
t8‧‧‧時間
t9‧‧‧時間
t10‧‧‧時間
t11‧‧‧時間
t12‧‧‧時間
t13‧‧‧時間
t14‧‧‧時間
TF‧‧‧信號/控制信號/邏輯選擇控制信號
TT‧‧‧信號/選擇信號/邏輯選擇控制信號
VDD‧‧‧供應電壓/電壓/導軌電壓/經啟動正控制信號電壓/全軌電壓
VDD/2‧‧‧平衡電壓
圖1係根據本發明之若干項實施例之呈包含一記憶體器件之一計算系統之形式之一裝置之一方塊圖。
圖2圖解說明根據本發明之若干項實施例之耦合至感測電路之一記憶體陣列之一部分之一示意圖。
圖3A及圖3B圖解說明根據本發明之若干項實施例之與用於使用感測電路執行一互斥或操作之一方法相關聯之示意圖。
圖4圖解說明根據本發明之若干項實施例之耦合至感測電路之一記憶體陣列之一部分之一示意圖。
圖5A圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖5B-1及圖5B-2圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖。
圖5C-1及圖5C-2圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖。
圖6圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。
圖7A至圖7B圖解說明根據本發明之若干項實施例之一記憶體陣列之部分之示意圖。
圖8A至圖8B圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖。
圖9係圖解說明根據本發明之若干項實施例之具有可選擇邏輯操作選擇邏輯之感測電路之一示意圖。
圖10係圖解說明根據本發明之若干項實施例之由一感測電路實施之可選擇邏輯操作結果之一邏輯表。
本發明包含用於使用感測電路執行一互斥或(XOR)操作之裝置及方法。一實例性方法可包含使用感測電路執行若干個操作以對儲存於若干個記憶體胞元中之資料執行一XOR操作。該若干個操作可包含一NAND操作、一OR操作、一AND操作及/或一反轉操作。可在不經由一輸入/輸出(I/O)線傳送來自記憶體陣列之資料之情況下執行該若干 個操作。
如本文中將進一步闡述，在若干項實施例中，可在不經由一輸入/輸出(I/O)線(例如，一區域I/O線)傳送來自一記憶體陣列之資料之情況下執行XOR操作。例如，可操作感測電路(例如，圖2及圖4中所闡述之感測電路)以在不經由一感測線位址存取傳送資料之情況下(例如，在不激發一行解碼信號之情況下)執行與儲存於陣列中之資料相關聯之若干個邏輯操作(例如，AND、OR、NAND、NOR、NOT)。使用感測電路而非藉助在感測電路外部之處理資源(例如，藉由與一主機及/或諸如ALU電路之其他處理電路相關聯之一處理器)執行此等邏輯操作可提供諸如減少系統電力消耗之益處以及其他益處。
在本發明之以下詳細說明中，參考形成本文一部分且其中以圖解說明方式展示可如何實踐本發明之一或多項實施例之附圖。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可做出程序、電及/或結構改變，而不背離本發明之範疇。如本文中所使用，特定而言關於圖式中之參考編號之標識符「N」、「T」、「U」等可指示可包含如此指定之若干個特定特徵。如本文中所使用，「若干個」一特定事物可係指此類事物中之一或多者(例如，若干個記憶體陣列可係指一或多個記憶體陣列)。
本文中之圖遵循其中第一資料單元或前幾個資料單元對應於圖式之圖編號且剩餘資料單元識別圖式中之一元件或組件之一編號慣例。不同圖之間的類似元件或組件可藉由使用類似資料單元來識別。舉例而言，在圖1中130可指代元件「30」，且在圖4中一類似元件可指代為430。如將瞭解，可添加、更換及/或消除本文中之各種實施例中所展示之元件以便提供本發明之若干個額外實施例。另外，如將瞭解，圖中所提供之元件之比例及相對標度意欲圖解說明本發明之某些 實施例且不應視為具一限制性意義。
圖1係根據本發明之若干項實施例之呈包含一記憶體器件120之一計算系統100之形式之一裝置之一方塊圖。如本文中所使用，亦可將一記憶體器件120、一記憶體陣列130及/或感測電路150單獨視為一「裝置」。
系統100包含耦合至包含一記憶體陣列130之記憶體器件120之一主機110。主機110可係一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一移動電話或一記憶卡讀取器以及各種其他類型之主機。主機110可包含一系統母板及/或底板且可包含若干個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含單獨積體電路，或主機110及記憶體器件120兩者可在相同積體電路上。系統100可係(例如)一伺服器系統及/或一高效能計算(HPC)系統及/或其一部分。儘管圖1中所展示之實例圖解說明具有一範紐曼型架構之一系統，但可以非範紐曼型架構(例如，一杜林機)實施本發明之實施例，非範紐曼型架構可不包含通常與一範紐曼型架構相關聯之一或多個組件(例如，CPU、ALU等)。
為了清晰起見，系統100已經簡化以集中於與本發明具有特定相關性之特徵。記憶體陣列130可係(例如)一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置成由存取線(其可在本文中稱為列線、字線或選擇線)耦合之列及由感測線(其可在本文中稱為位元線、數位線或資料線)耦合之行之記憶體胞元。儘管圖1中展示一單個陣列130，但實施例並不如此受限制。例如，記憶體器件120可包含若干個陣列130(例如，若干個DRAM胞元庫)。與圖2及圖4相關聯地闡述一實例性DRAM陣列。
記憶體器件120包含位址電路142以鎖存透過I/O電路144經由一 I/O匯流排156(例如，一資料匯流排)提供之位址信號。由一列解碼器146及一行解碼器152接收並解碼位址信號以存取記憶體陣列130。可藉由使用感測電路150感測感測線上之電壓及/或電流改變而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取且鎖存一頁(例如，列)資料。I/O電路144可用於經由I/O匯流排156與主機110進行雙向資料通信。寫入電路148用於將資料寫入至記憶體陣列130。
控制電路140解碼藉由控制匯流排154自主機110提供之信號。此等信號可包含用於控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料抹除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制電路140負責執行來自主機110之指令。控制電路140可係一狀態機、一定序器或某一其他類型之控制器(例如，一晶粒上控制器)。
下文與圖2至圖6相關聯地進一步闡述感測電路150之一實例。例如，在若干項實施例中，感測電路150可包括若干個感測放大器(例如，圖2中所展示之感測放大器206-1、...、206-U(SA)或圖4中所展示之感測放大器406)及若干個計算組件(例如，圖2中所展示之計算組件231-1至231-X(CC)及圖4中所展示之計算組件431)。如圖4中所圖解說明，計算組件可包括可用作資料鎖存器且可耦合至用於執行若干個邏輯操作(例如，AND、NOT、NOR、NAND、XOR等)之其他感測電路之交叉耦合之電晶體。在若干項實施例中，感測電路(例如，150)可用於執行與在不經由一感測線位址存取傳送資料之情況下(例如，在不激發一行解碼信號之情況下)根據本文中所闡述之實施例執行一XOR操作相關聯之邏輯操作。如此，可使用感測電路150在陣列130內執行邏輯操作，而非由在感測電路外部之處理資源(例如，由與主機110相關聯之一處理器及/或位於器件120上(例如，控制電路140上或別處)之其他處理電路，諸如ALU電路)執行。
圖2圖解說明根據本發明之若干項實施例之耦合至感測電路之一記憶體陣列201之一部分之一示意圖。記憶體陣列201之記憶體胞元203-1至203-T(通常稱為記憶體胞元203)配置成耦合至存取線(例如，字線)204-1、204-2、204-3、204-4及204-5之列及耦合至感測線(例如，數位線)205-1、205-2、...、205-S之行。例如，存取線204-1包含胞元203-1、203-6、...、203-T。記憶體陣列201不限於特定數目個存取線及/或感測線，且術語「列」及「行」之使用不既定存取線及/或感測線之一特定實體結構及/或定向。儘管未畫出，但每一記憶體胞元行可與一對應互補感測線對(例如，圖4中所闡述之互補感測線D 405-1及D_405-2)相關聯。
每一記憶體胞元行可耦合至感測電路(例如，圖1中所展示之感測電路150)。在此實例中，感測電路包括耦合至各別感測線之若干個感測放大器206-1、206-2、...、206-U。感測放大器206-1至206-U經由電晶體208-1、208-2、...、208-V耦合至輸入/輸出(I/O)線234(例如，一區域I/O線)。在此實例中，感測電路亦包括耦合至各別感測線之若干個計算組件231-1、231-2、...、231-X。行解碼線210-1至210-W耦合至電晶體208-1、208-2、...、208-V之閘極且可選擇性地經啟用以將由各別感測放大器206-1至206-U所感測及/或儲存於各別計算組件231-1至231-X中之資料傳送至一次級感測放大器214。
圖2指示儲存於陣列201之記憶體胞元203中之實例性資料值。在此實例中，耦合至感測線205-1之胞元203-1、203-2及203-3分別儲存資料值「1」、「1」及「0」，且亦耦合至感測線205-1之胞元203-5可用於儲存對儲存於胞元203-1、203-2及203-3中之資料值(例如，「1」、「1」及「0」)之一互斥或(XOR)操作之一結果。耦合至感測線205-2之胞元203-6、203-7及203-8分別儲存資料值「0」、「0」及「1」，且亦耦合至感測線205-2之胞元203-10可用於儲存對儲存於胞 元203-6、203-7及203-8中之資料值(例如，「0」、「0」及「1」)之一XOR操作之一結果。在若干項實施例中，不儲存將經XOR操作之資料值之記憶體胞元可用於儲存與對經XOR操作之資料值執行邏輯操作相關聯之中間資料值。例如，在圖2中所展示之實例中，記憶體胞元203-4可用於儲存與執行邏輯操作以判定儲存於胞元203-1、203-2及203-3中之資料值之一XOR值相關聯之中間資料值。類似地，記憶體胞元203-9可用於儲存與執行邏輯操作以判定儲存於胞元203-6、203-7及203-8中之資料值之一XOR值相關聯之中間資料值。
在圖2中所展示之實例中，對耦合至一特定感測線之資料值執行一XOR操作之結果可儲存於耦合至相同特定感測線之一記憶體胞元中(例如，耦合至感測線305-1之胞元303-5可用於儲存對儲存於胞元303-1至303-3中之資料執行之一XOR操作之結果)。用於儲存XOR操作之結果之記憶體胞元可耦合至一相同存取線(例如，在此實例中為存取線204-5)。以此方式，在若干項實施例中，對儲存於耦合至若干個感測線之胞元中之資料執行之XOR操作之結果可儲存於耦合至一單個記憶體胞元列(例如，列5)之胞元中。具有耦合至其之胞元(其儲存與判定一XOR結果相關聯之中間資料值)之存取線可在本文中稱為一暫時儲存列(例如，列4)。在圖2中所展示之實例中，存取線204-1、204-2及204-3表示儲存可對其執行根據本文中所闡述之實施例之一XOR操作之資料值之列。
在此實例中，存取線204-4係一暫時儲存列，且存取線204-5可稱為一「結果列」，此乃因耦合至存取線204-5之胞元用於儲存XOR結果資料值。在若干項實施例中，若干個暫時儲存列(例如，204-4)及/或結果列(例如，204-5)可係不可定址的，因為其對於一主機及/或使用者而言係不可存取的。在若干項實施例中，可藉由在不經由一I/O線將資料傳送出陣列之情況下執行若干個操作而判定對儲存於各別感 測線之記憶體胞元中之資料值執行之一XOR之結果。作為一實例，可藉由對儲存於記憶體胞元203-1、203-2及203-3中之資料值(例如，分別為位元值「1」、「1」及「0」)執行一XOR而針對儲存於彼等記憶體胞元中之資料判定一XOR值。例如，可針對儲存於記憶體胞元203-1及203-2中之資料值(例如，分別為位元值「1」及「1」)判定一第一XOR操作。第一XOR可產生一位元值「0」(例如，「1」XOR「1」係「0」)。第一XOR操作之結果(例如，位元值「0」)可儲存於耦合至特定感測線(例如，記憶體胞元203-14)之另一記憶體胞元中。可對第一XOR操作之結果(例如，位元值「0」)及儲存於記憶體胞元203-3中之一資料值(例如，位元值「0」)執行一第二XOR操作。第二XOR操作(對位元值「0」及「0」)產生一位元值「0」(例如，「0」XOR「0」係「0」)。第二XOR操作之結果(例如，位元值「0」)表示對應於儲存於胞元203-1、203-2及203-3中之資料值之一XOR操作之一結果且可如此儲存於記憶體胞元203-5中。如下文進一步闡述，在本發明之若干項實施例中，可在不經由一I/O線將資料傳送出陣列之情況下(例如，在不經由一感測線位址存取傳送資料之情況下)執行XOR操作。在若干項實施例中，對一對資料值執行一XOR操作包括：對該對資料值執行一NAND操作；對該對資料值執行一OR操作；及然後對NAND結果值及OR結果值執行一AND操作。
儘管在此實例中在OR操作之前對兩個資料值(例如，第一XOR操作中之「1」及「1」)執行一NAND操作且在一AND操作期間將NAND操作之一結果(例如，「0」)儲存於一額外記憶體胞元(例如，記憶體胞元203-4)中且將OR操作之一結果(「1」)儲存於一計算組件中，但實施例並不如此受限制。在一些實施例中，可在一NAND操作之前執行一OR操作。在此等實施例中，當執行一AND操作時可將OR操作之一結果儲存於額外記憶體胞元中且可將NAND操作之一結果儲存於計 算組件中。
在若干項實施例中，可針對儲存於一陣列(例如，201)中之資料在一逐感測線基礎上並行(例如，以一同步方式)判定一XOR之一結果。舉例而言，可對儲存於各別感測線205-1至205-S中之每一者之記憶體胞元203中之資料值同時執行XOR操作，從而導致以一同步方式判定對應於各別感測線之XOR值。在所展示之實例中，對應於感測線205-1及205-2之各別XOR值可分別儲存於胞元203-5及203-10中。
圖3A圖解說明根據本發明之若干項實施例之與用於使用感測電路判定一XOR值之一方法相關聯之一示意圖。圖3A圖解說明根據本文中所闡述之若干項實施例之在與判定一XOR值相關聯之若干個操作階段371-1至371-7期間儲存於耦合至一特定感測線305-1之一計算組件331-1中之特定資料值。感測線305-1可係諸如圖2中所展示之陣列201之一陣列之若干個感測線中之一者。如此，感測線305-1包含耦合至其之若干個記憶體胞元303-1、303-2、303-3、303-4及303-5，且該等胞元亦耦合至各別存取線304-1至304-5。計算組件331-1可係一計算組件，諸如下文與圖4相關聯地進一步闡述之計算組件431。如此，計算組件331-1可包括按間距與記憶體胞元303一起及/或與對應感測電路(例如，如圖2中所展示之一感測放大器206-1、圖4中所展示之感測放大器406以及圖3A中未展示之其他感測電路)一起形成之器件(例如，電晶體)。
在此實例中，耦合至存取線304-1至304-3之胞元(例如，胞元303-1、303-2及303-3)用於儲存可對其執行XOR操作之資料值(例如，分別為「1」、「1」及「0」)，且耦合至存取線304-5之胞元(例如，胞元303-5)用於儲存XOR結果值。如此，在此實例中，存取線304-5係XOR結果列且存取線304-4係一暫時儲存列。圖3A中之陣列可係一DRAM陣列，舉例而言，且儘管未展示，但感測線305-1可包括一各 別互補感測線對(例如，圖4中所展示之互補感測線405-1/405-2)。
可操作耦合至感測線305-1之感測電路以藉由根據本文中所闡述之若干項實施例執行XOR操作而判定對應於儲存於記憶體胞元(例如，胞元303-1、303-2及303-3)中之資料之一XOR值。可藉由操作感測電路以執行諸如NAND、AND、OR及/或反轉操作之若干個邏輯操作而執行XOR操作，例如。圖3A中所展示之實例圖解說明對儲存於記憶體胞元303-1、303-2及303-3中之資料(例如，用於判定儲存於耦合至感測線305-1之胞元中之一XOR值之資料)執行一XOR。操作階段371-1至371-3與執行一NAND操作相關聯。操作階段371-4至371-5與執行一OR操作相關聯。操作階段371-6與對NAND操作之結果值及OR操作之結果值執行一AND操作(例如，對各別NAND及OR結果值進行AND操作)相關聯。
操作階段371-1及371-2與對儲存於一第一記憶體胞元(例如，303-1)中之資料值及儲存於一第二記憶體胞元(例如，303-2)中之資料值執行一AND操作相關聯。舉例而言，操作階段371-1包含將儲存於胞元303-1中之資料值(例如，「1」)載入至對應於感測線305-1之感測電路(例如，計算組件331-1)。將儲存於記憶體胞元303-1中之資料值(例如，「1」)載入至計算組件331-1中可包含經由一對應感測放大器(例如，圖2中所展示之感測放大器206-1)感測記憶體胞元303-1且經由若干個控制信號之操作(如下文與圖4至圖6相關聯地進一步闡述)將所感測資料值傳送(例如，複製)至計算組件331-1。如此，如圖3A中所展示，操作階段371-1導致計算組件331-1儲存儲存於胞元303-1中之資料值(例如，「1」)。
在操作階段371-2處，操作感測電路使得儲存於計算組件331-1中之資料值係對儲存於胞元303-1中之資料值(例如，「1」)及儲存於胞元303-2中之資料值(例如，「1」)進行AND操作之結果。如下文進一 步闡述，操作感測電路以執行一AND操作可包含計算組件331-1有效地用作一零(0)累加器。如此，在此實例中，操作階段371-2導致一「1」儲存於計算組件331-1中，此乃因儲存於胞元303-1中之資料值(例如，「1」)與儲存於胞元303-2中之資料值(例如，「1」)進行AND操作產生一「1」。
操作階段371-3包含操作感測電路以使儲存於計算組件331-1中之資料值反轉(例如，使得計算組件331-1儲存對儲存於胞元303-1及303-2中之資料值進行NAND操作之結果)。由於計算組件331-1儲存在操作階段371-2之後對儲存於胞元303-1中之資料值及儲存於胞元303-2中之資料值進行AND操作之結果，因此在操作階段371-3期間使儲存於計算組件331-1中之資料值反轉導致計算組件331-1儲存對儲存於胞元303-1及303-2中之資料值進行NAND操作之結果。如此，在此實例中，使儲存於計算組件331-1中之資料值反轉導致一「0」(例如，對儲存於胞元303-1中之「1」與儲存於胞元303-2中之「1」進行NAND操作之結果係一「0」)儲存於計算組件331-1中(例如，所儲存「1」反轉為一「0」)。下文進一步闡述對儲存於一計算組件中之資料執行一反轉操作(例如，使一「1」反轉為一「0」或反之亦然)之一實例。可操作感測電路以將NAND操作之結果儲存至記憶體胞元303-4(例如，藉由將儲存於計算組件331-1中之資料值複製至其)，如圖3A中所展示。
操作階段371-4及371-5與對儲存於第一記憶體胞元(例如，303-1)中之資料值及儲存於第二記憶體胞元(例如，303-2)中之資料值執行一OR操作相關聯。舉例而言，操作階段371-4包含將儲存於胞元303-1中之資料值(例如，「1」)載入至計算組件331-1。將儲存於記憶體胞元303-1中之資料值(例如，「1」)載入至計算組件331-1中可包含經由一對應感測放大器(例如，圖2中所展示之感測放大器206-1)感測記憶體 胞元303-1且經由若干個控制信號之操作(如下文與圖4至圖6相關聯地進一步闡述)將所感測資料值傳送(例如，複製)至計算組件331-1。如此，如圖3A中所展示，操作階段371-4導致計算組件331-1儲存儲存於胞元303-1中之資料值(例如，「1」)。
在操作階段371-5處，操作感測電路使得儲存於計算組件331-1中之資料值係對儲存於胞元303-1中之資料值(例如，「1」)及儲存於胞元303-2中之資料值(例如，「1」)進行OR操作之結果。如下文進一步闡述，操作感測電路以執行一OR操作可包含計算組件331有效地用作一個一(1)累加器。如此，在此實例中，操作階段371-5導致一「1」儲存於計算組件331-1中，此乃因儲存於胞元303-1中之資料值(例如，「1」)與儲存於胞元303-2中之資料值(例如，「1」)進行OR操作產生一「1」。
操作階段371-6藉由操作感測電路以對來自NAND操作之結果值(例如，「0」)及來自OR操作之結果值(例如，「1」)執行一AND操作而基本上組合對儲存於胞元303-1及303-2中之資料值執行之NAND操作及OR操作之結果。對一NAND操作之結果與一OR操作之結果進行AND操作之結果值相當於對對應結果值執行之一XOR操作之結果值。如圖3A中所展示，在操作階段371-6處，來自先前對儲存於胞元303-1及303-2中之資料值執行之NAND操作之結果值(例如，「0」)儲存於胞元303-4中。而且，在操作階段371-6處，計算組件331-1儲存來自先前對儲存於胞元303-1及303-2中之資料值執行之OR操作之結果值(例如，「0」)。如此，操作耦合至感測線305-1之感測電路以對儲存於胞元303-4中之資料值及儲存於計算組件331-1中之資料值進行AND操作導致計算組件331-1儲存一「0」(例如，「0」AND「0」係「0」)，其對應於對儲存於胞元303-1及303-2中之資料值執行一XOR操作之結果值(例如，「1」XOR「1」係「0」)。XOR操作之結果值 (例如，在此例項中為「0」)係對應於記憶體胞元303-1及303-2之一XOR值。在操作階段371-7處，操作感測電路以將儲存於計算組件331-1中之資料值(例如，XOR值「0」)儲存於記憶體胞元303-5中(例如，將儲存於計算組件331-1中之資料值「0」複製至胞元303-5，如所展示)。
可針對儲存於若干個記憶體胞元中之若干個資料值判定一XOR值。來自若干個資料值之一XOR值可用於判定彼等數目個資料值之一同位值。例如，來自一第一XOR操作之所得資料值(例如，由對儲存於如上文所闡述之胞元303-1及303-2中之資料值執行之XOR產生之「0」)可用於對儲存於耦合至一特定感測線(例如，感測線305-1)之其他記憶體胞元(例如，記憶體胞元303-3)中之資料值執行之後續XOR操作中。舉例而言，可操作耦合至感測線305-1之感測電路以對第一XOR操作之結果值(例如，由對儲存於記憶體胞元303-1及303-2中之資料值執行之XOR操作產生之「0」)及儲存於另一記憶體胞元中之資料值(例如，儲存於如圖3A中所展示之胞元303-3中之資料值「0」)執行一第二(例如，後續)XOR操作。在此實例中，第二XOR操作將在操作階段371-7處導致一XOR值「0」儲存於記憶體胞元303-5中，此乃因「0」XOR「0」係「0」。如此，儲存於胞元303-1、303-2及303-3中之資料之XOR值係「0」，此指示資料值包含偶數數目個「1」(例如，在此例項中，儲存於各別胞元303-1、303-2及303-3中之資料值「1」、「1」及「0」包括兩個「1」，其係偶數數目個「1」)。若感測線305-1包括耦合至其之額外胞元，則可操作對應感測電路而以類似於上文所闡述之一方式執行各別數目個額外XOR操作以便判定對應於所儲存資料之一XOR值。以此方式，執行如本文中所闡述之若干個XOR操作可用於判定對應於(例如，保護)若干個資料值之一同位值。
圖3B圖解說明根據本發明之若干項實施例之與用於使用感測電 路判定一XOR值之一方法相關聯之一示意圖。圖3B圖解說明根據本文中所闡述之若干項實施例之在與判定一XOR值相關聯之若干個操作階段373-1至373-7期間儲存於耦合至一特定感測線305-2之一計算組件331-2中之特定資料值。感測線305-2可係諸如圖2中所展示之陣列201之一陣列之若干個感測線中之一者。如此，感測線305-2包含耦合至其之若干個記憶體胞元303-6、303-7、303-8、303-9及303-10，且該等胞元亦耦合至各別存取線304-1至304-5。計算組件331-2可係諸如下文與圖4相關聯地進一步闡述之計算組件431之一計算組件。如此，計算組件331-2可包括按間距與記憶體胞元303一起及/或與對應感測電路(例如，如圖2中所展示之一感測放大器206-2、圖4中所展示之感測放大器406以及圖3B中未展示之其他感測電路)一起形成之器件(例如，電晶體)。
在此實例中，耦合至存取線304-1至304-3之胞元(例如，胞元303-6、303-7及303-8)用於儲存可對其執行XOR操作之資料值(例如，分別為「0」、「0」及「1」)，且耦合至存取線304-5之胞元(例如，胞元303-5)用於儲存XOR結果值。如此，在此實例中，存取線304-5係XOR結果列且存取線304-4係一暫時儲存列。圖3B中之陣列可係一DRAM陣列，舉例而言，且儘管未展示，但感測線305-1可包括一各別互補感測線對(例如，圖4中所展示之互補感測線405-1/405-2)。
可操作耦合至感測線305-2之感測電路以藉由根據本文中所闡述之若干項實施例執行XOR操作而判定對應於儲存於記憶體胞元(例如，胞元303-6、303-7及303-8)中之資料之一XOR值。可藉由操作感測電路以執行諸如NAND、AND、OR及/或反轉操作之若干個邏輯操作而執行XOR操作，例如。圖3B中所展示之實例圖解說明儲存於記憶體胞元303-6、303-7及303-8(例如，耦合至感測線305-1之胞元)中之資料之一XOR值之一判定。操作階段373-1至373-3與執行一NAND 操作相關聯。操作階段373-4至373-5與執行一OR操作相關聯。操作階段373-6與對NAND操作之結果值及OR操作之結果值執行一AND操作(例如，對各別NAND及OR結果值進行AND操作)相關聯。
操作階段373-1及373-2與對儲存於一第一記憶體胞元(例如，303-6)中之資料值及儲存於一第二記憶體胞元(例如，303-7)中之資料值執行一AND操作相關聯。舉例而言，操作階段373-1包含將儲存於胞元303-6中之資料值(例如，「0」)載入至對應於感測線305-2之感測電路(例如，計算組件331-2)。將儲存於記憶體胞元303-6中之資料值(例如，「0」)載入至計算組件331-2中可包含經由一對應感測放大器(例如，圖2中所展示之感測放大器206-2)感測記憶體胞元303-6且經由若干個控制信號之操作(如下文與圖4至圖6相關聯地進一步闡述)將所感測資料值傳送(例如，複製)至計算組件331-2。如此，如圖3B中所展示，操作階段373-1導致計算組件331-2儲存儲存於胞元303-6中之資料值(例如，「0」)。
在操作階段373-2處，操作感測電路使得儲存於計算組件331-2中之資料值係對儲存於胞元303-6中之資料值(例如，「0」)及儲存於胞元303-7中之資料值(例如，「0」)進行AND操作之結果。如下文進一步闡述，操作感測電路以執行一AND操作可包含計算組件331-2有效地用作一零(0)累加器。如此，在此實例中，操作階段373-2導致一「0」儲存於計算組件331-2中，此乃因儲存於胞元303-6中之資料值(例如，「0」)與儲存於胞元303-7中之資料值(例如，「0」)進行AND操作產生一「0」。
操作階段373-3包含操作感測電路以使儲存於計算組件331-2中之資料值反轉(例如，使得計算組件331-2儲存對儲存於胞元303-6及303-7中之資料值進行NAND操作之結果)。由於計算組件331-2儲存在操作階段373-2之後對儲存於胞元303-6中之資料值及儲存於胞元303-7中之 資料值進行AND操作之結果，因此在操作階段373-3期間使儲存於計算組件331-2中之資料值反轉導致計算組件331-2儲存對儲存於胞元303-6及303-7中之資料值進行NAND操作之結果。如此，在此實例中，使儲存於計算組件331-2中之資料值反轉導致一「1」(例如，對儲存於胞元303-6中之「0」與儲存於胞元303-7中之「0」進行NAND操作之結果係一「1」)儲存於計算組件331-2中(例如，所儲存「0」反轉為一「1」)。下文進一步闡述對儲存於一計算組件中之資料執行一反轉操作(例如，使一「0」反轉為一「1」或反之亦然)之一實例。可操作感測電路以將NAND操作之結果儲存至如圖3B中所展示之記憶體胞元303-4(例如，藉由將儲存於計算組件331-2中之資料值複製至其)。
操作階段373-4及373-5與對儲存於第一記憶體胞元(例如，303-6)中之資料值及儲存於第二記憶體胞元(例如，303-7)中之資料值執行一OR操作相關聯。舉例而言，操作階段373-4包含將儲存於胞元303-6中之資料值(例如，「0」)載入至計算組件331-2。將儲存於記憶體胞元303-6中之資料值(例如，「0」)載入至計算組件331-2中可包含經由一對應感測放大器(例如，圖2中所展示之感測放大器206-2)感測記憶體胞元303-6且經由若干個控制信號之操作(如下文與圖4至圖6相關聯地進一步闡述)將所感測資料值傳送(例如，複製)至計算組件331-2。如此，如圖3B中所展示，操作階段373-4導致計算組件331-2儲存儲存於胞元303-6中之資料值(例如，「0」)。
在操作階段373-5處，操作感測電路使得儲存於計算組件331-2中之資料值係對儲存於胞元303-6中之資料值(例如，「0」)及儲存於胞元303-7中之資料值(例如，「0」)進行OR操作之結果。如下文進一步闡述，操作感測電路以執行一OR操作可包含計算組件331-2有效地用作一個一(1)累加器。如此，在此實例中，操作階段373-5導致一「0」 儲存於計算組件331-2中，此乃因儲存於胞元303-6中之資料值(例如，「0」)與儲存於胞元303-7中之資料值(例如，「0」)進行OR操作產生一「0」。
操作階段373-6藉由操作感測電路以對來自NAND操作之結果值(例如，「1」)及來自OR操作之結果值(例如，「0」)執行一AND操作而基本上組合對儲存於胞元303-6及303-7中之資料值執行之NAND操作及OR操作之結果。對一NAND操作之結果與一OR操作之結果進行AND操作之結果值相當於對對應結果值執行之一XOR操作之結果值。如圖3B中所展示，在操作階段373-6處，來自先前對儲存於胞元303-6及303-7中之資料值執行之NAND操作之結果值(例如，「1」)儲存於胞元303-9中。而且，在操作階段373-6處，計算組件331-2儲存來自先前對儲存於胞元303-6及303-7中之資料值執行之OR操作之結果值(例如，「0」)。如此，操作耦合至感測線305-2之感測電路以對儲存於胞元303-9中之資料值及儲存於計算組件331-2中之資料值進行AND操作導致計算組件331-2儲存一「0」(例如，「1」AND「0」係「0」)，其對應於對儲存於胞元303-6及303-7中之資料值執行一XOR操作之結果值(例如，「0」XOR「0」係「0」)。XOR操作之結果值(例如，在此例項中為「0」)係對應於儲存於胞元303-6、303-7及303-8中之資料值之一XOR值。在操作階段373-7處，操作感測電路以將儲存於計算組件331-2中之資料值(例如，XOR值「0」)儲存於記憶體胞元303-10中(例如，將儲存於計算組件331-2中之資料值「0」複製至胞元303-10，如所展示)。
來自一第一XOR操作之所得資料值(例如，由對儲存於如上文所闡述之胞元303-6及303-7中之資料值執行之XOR產生之「0」)可用於對儲存於耦合至一特定感測線(例如，感測線305-2)之其他記憶體胞元(例如，記憶體胞元303-8)中之資料值執行之後續XOR操作中。舉例而 言，可操作耦合至感測線305-2之感測電路以對第一XOR操作之結果值(例如，由對儲存於記憶體胞元303-6及303-7中之資料值執行之XOR操作產生之「0」)及儲存於另一記憶體胞元中之資料值(例如，儲存於如圖3B中所展示之胞元303-8中之資料值「1」)執行一第二(例如，後續)XOR操作。在此實例中，第二XOR操作將在操作階段373-7處導致一XOR值「1」儲存於記憶體胞元303-10中，此乃因「0」XOR「1」係「1」。如此，對應於儲存於胞元303-6、303-7及303-8中之資料之XOR值係「1」，此指示資料包含奇數數目個「1」(例如，在此實例中，儲存於各別胞元303-6、303-7及303-8中之資料值「0」、「0」及「1」包括一個「1」，其係奇數數目個「1」)。若感測線305-2包括耦合至其之額外記憶體胞元，則可操作對應感測電路而以類似於上文所闡述之一方式執行各別數目個額外XOR操作以便判定對應於所儲存資料之一XOR值。以此方式，執行如本文中所闡述之若干個XOR操作可用於判定對應於(例如，保護)若干個資料值之一同位值。
圖4圖解說明根據本發明之若干項實施例之耦合至感測電路之一記憶體陣列430之一部分之一示意圖。在此實例中，記憶體陣列430係各自包括一存取器件402(例如，電晶體)及一儲存元件403(例如，一電容器)之1T1C(一個電晶體一個電容器)記憶體胞元之一DRAM陣列。然而，實施例不限於此實例且其他陣列類型係可能的(例如，具有PCRAM記憶體元件之交叉點陣列等)。陣列430之胞元配置成由存取線404-0(列0)、404-1(列1)、404-2(列2)、404-3(列3)、...、404-N(列N)耦合之列及由感測線(例如，數位線)405-1(D)及405-2(D_)耦合之行。在此實例中，每一胞元行與一對互補感測線405-1(D)及405-2(D_)相關聯。
在若干項實施例中，一計算組件(例如，431)可包括按間距與一 感測放大器(例如，406)及/或陣列(例如，430)之記憶體胞元之電晶體一起形成之若干個電晶體，該若干個電晶體可符合一特定特徵大小(例如，4F2、6F2等)。如下文進一步闡述，計算組件431可連同感測放大器406操作以在不經由一感測線位址存取傳送資料之情況下(例如，在不激發一行解碼信號使得經由區域I/O線(例如，I/O線466及/或圖2中所展示之I/O線234)將資料傳送至在陣列及感測電路外部之電路之情況下)執行與執行一XOR操作相關聯之各種操作。
在圖4中所圖解說明之實例中，對應於計算組件431之電路包括耦合至感測線D及D_中之每一者之五個電晶體；然而，實施例不限於此實例。電晶體407-1及407-2具有分別耦合至感測線D及D_之一第一源極/汲極區域及耦合至一交叉耦合之鎖存器(例如，耦合至一對交叉耦合之電晶體(諸如交叉耦合之NMOS電晶體408-1及408-2以及交叉耦合之PMOS電晶體409-1及409-2)之閘極)之一第二源極/汲極區域。如本文中進一步闡述，包括電晶體408-1、408-2、409-1及409-2之交叉耦合之鎖存器可稱為一次級鎖存器(例如，對應於感測放大器406之一交叉耦合之鎖存器可在本文中稱為一初級鎖存器)。
電晶體407-1及407-2可稱為通過電晶體，該等通過電晶體可經由各別信號411-1(Passd)及411-2(Passdb)經啟用以便將各別感測線D及D_上之電壓或電流傳遞至包括電晶體408-1、408-2、409-1及409-2之交叉耦合之鎖存器之輸入(例如，次級鎖存器之輸入)。在此實例中，電晶體407-1之第二源極/汲極區域耦合至電晶體408-1及409-1之一第一源極/汲極區域以及電晶體408-2及409-2之閘極。類似地，電晶體407-2之第二源極/汲極區域耦合至電晶體408-2及409-2之一第一源極/汲極區域以及電晶體408-1及409-1之閘極。
電晶體408-1及408-2之一第二源極/汲極區域共同耦合至一負控制信號412-1(Accumb)。電晶體409-1及409-2之一第二源極/汲極區域 共同耦合至一正控制信號412-2(Accum)。一經啟動Accum信號412-2可係一供應電壓(例如，Vcc)且一經啟動Accumb信號可係一參考電壓(例如，接地)。啟動信號412-1及412-2啟用包括對應於次級鎖存器之電晶體408-1、408-2、409-1及409-2之交叉耦合之鎖存器。經啟用交叉耦合之鎖存器操作以放大共同節點417-1與共同節點417-2之間的一差動電壓，使得節點417-1經驅動至Accum信號電壓及Accumb信號電壓中之一者(例如，Vcc及接地中之一者)，且節點417-2經驅動至Accum信號電壓及Accumb信號電壓中之另一者。如下文進一步闡述，信號412-1及412-2經標記為「Accum」及「Accumb」，此乃因次級鎖存器可用作一累加器同時用於執行一邏輯操作(例如，一AND操作)。在若干項實施例中，一累加器包括形成次級鎖存器之交叉耦合之電晶體408-1、408-2、409-1及409-2以及通過電晶體407-1及408-2。
在此實例中，計算組件431亦包含具有耦合至各別數位線D及D_之一第一源極/汲極區域之反相電晶體414-1及414-2。電晶體414-1及414-2之一第二源極/汲極區域分別耦合至電晶體416-1及416-2之一第一源極/汲極區域。電晶體416-1及416-2之第二源極/汲極區域可耦合至一接地。電晶體414-1及414-2之閘極耦合至一信號413(InvD)。電晶體416-1之閘極耦合至共同節點417-1，電晶體408-2之閘極、電晶體409-2之閘極以及電晶體408-1之第一源極/汲極區域亦耦合至共同節點417-1。以一互補方式，電晶體416-2之閘極耦合至共同節點417-2，電晶體408-1之閘極、電晶體409-1之閘極以及電晶體408-2之第一源極/汲極區域亦耦合至共同節點417-2。如此，可藉由啟動信號InvD而執行一反轉操作，此使儲存於次級鎖存器中之資料值(例如，儲存於計算組件中之資料值)反轉且將經反轉值驅動至感測線405-1及405-2上。
在若干項實施例中，且如上文與圖2及圖3相關聯地所指示，計 算組件可用於執行(例如)與執行一XOR操作相關聯之NAND、AND、OR及反轉操作。舉例而言，儲存於一特定胞元中之一資料值可由一對應感測放大器406感測。可藉由啟動Passd(411-1)及Passdb(411-2)信號以及Accumb(412-1)及Accum信號(412-2)而將該資料值傳送至計算組件431之資料鎖存器。為對儲存於計算組件中之資料值與儲存於耦合至一相同感測線之一不同特定胞元中之一資料值進行AND操作，可啟用該不同特定胞元耦合至其之存取線。可啟用(例如，激發)感測放大器406，此放大感測線405-1及405-2上之差動信號。僅啟動Passd(411-1)(例如，同時將Passdb(411-2)維持在一經撤銷啟動狀態中)導致累加對應於感測線405-1上之電壓信號之資料值(例如，對應於邏輯「1」之Vcc或對應於邏輯「0」之接地)。Accumb及Accum信號在AND操作期間保持啟動。
因此，若儲存於不同特定胞元中(且由感測放大器406感測)之資料值係一邏輯「0」，則儲存於計算組件之次級鎖存器中之值經確證為低(例如，諸如0V之接地電壓)，使得其儲存一邏輯「0」。然而，若儲存於不同特定胞元中(且由感測放大器406感測)之值並非一邏輯「0」，則計算組件之次級鎖存器保持其先前值。因此，若計算組件先前儲存一邏輯「1」且不同特定胞元亦儲存一邏輯「1」，則計算組件將僅儲存一邏輯「1」。因此，操作計算組件431以執行一邏輯AND操作。如上文所提及，可啟動反相信號413以便使由可用於(舉例而言)執行一NAND操作(例如，藉由使一AND操作之結果反轉)之計算組件431儲存之資料值反轉。
圖5A圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖585-1。時序圖585-1圖解說明與執行一邏輯操作(例如，一R輸入邏輯操作)之一第一操作階段相關聯之信號(例如，電壓信號)。例如，圖5A中所闡述之第一操作階段可係 一AND、NAND、OR或NOR操作之一第一操作階段。如下文進一步闡述，執行圖5A中所圖解說明之操作階段可涉及消耗與先前處理方法相比顯著較少之能量(例如，大約一半)，先前處理方法可涉及提供電壓軌之間(例如，一供應與接地之間)的一全擺動以執行一邏輯操作。
在圖5A中所圖解說明之實例中，對應於互補邏輯值(例如，「1」及「0」)之電壓軌係一供應電壓574(VDD)及一接地電壓572(Gnd)。在執行一邏輯操作之前，可發生平衡使得互補感測線D及D_在一平衡電壓525(VDD/2)下短接在一起。下文與圖6相關聯地進一步闡述平衡。
在時間t1處，對平衡信號526撤銷啟動，且然後啟用一選定存取線(例如，列)(例如，對應於其資料值將經感測且用作一第一輸入之一記憶體胞元的列)。信號504-0表示施加至選定列(例如，圖4中之列404-0)之電壓信號。當列信號504-0達到對應於選定胞元之存取電晶體(例如，402)之臨限電壓(Vt)時，存取電晶體接通且將感測線D耦合至選定記憶體胞元(例如，若胞元係一1T1C DRAM胞元則耦合至電容器403)，此在時間t2與t3之間形成感測線D與D_之間的一差動電壓信號(例如，如分別由信號505-1及505-2所指示)。由信號503表示選定胞元之電壓。由於能量守恆，形成D與D_之間的差動信號(例如，藉由將胞元耦合至感測線D)不消耗能量，此乃因可經由耦合至列之複數個記憶體胞元攤還與啟動/撤銷啟動列信號504相關聯之能量。
在時間t3處，感測放大器(例如，406)啟用(例如，正控制信號531(例如，圖6中所展示之PSA 631)變高，且負控制信號528(例如，RNL_628)變低)，此放大D與D_之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，接地)在感測線D上(且另一電壓在互補感測線D_上)，使得所感測資料值儲 存於感測放大器406之初級鎖存器中。在將感測線D(405-1)自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
在時間t4處，啟用通過電晶體407-1及407-2(例如，經由分別施加至圖4中之控制線411-1及411-2之各別Passd及Passdb控制信號)。控制信號411-1及411-2共同稱為控制信號511。如本文中所使用，諸如Passd及Passdb之各種控制信號可藉由參考該等信號施加至其之控制線而指代。例如，一Passd信號可稱為控制信號411-1。在時間t5處，經由各別控制線412-1及412-2啟動累加器控制信號Accumb及Accum。如下文所闡述，累加器控制信號(例如，累加器控制信號512-1及512-2)可保持啟動以用於後續操作階段。如此，在此實例中，啟動控制信號512-1及512-2會啟用計算組件(例如，431)之次級鎖存器。儲存於感測放大器406中之所感測資料值傳送(例如，複製)至計算組件431之次級鎖存器。
在時間t6處，停用(例如，關斷)通過電晶體407-1及407-2；然而，由於累加器控制信號512-1及512-2保持啟動，因此一所累加結果儲存(例如，鎖存)於計算組件431之次級鎖存器中。在時間t7處，對列信號504-0撤銷啟動，且在時間t8處停用陣列感測放大器(例如，對感測放大器控制信號528及531撤銷啟動)。
在時間t9處，感測線D及D_係平衡的(例如，啟動平衡信號526)，如由自其各別軌值移動至平衡電壓525(VDD/2)之感測線電壓信號505-1及505-2所圖解說明。該平衡由於能量守恆定律而消耗極少能量。如下文與圖6相關聯地闡述，在此實例中，平衡可涉及使互補感測線D及D_在係VDD/2之一平衡電壓下短接在一起。例如，可在一記憶體胞元感測操作之前發生平衡。
圖5B-1及圖5B-2分別圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖585-2及585-3。時 序圖585-2及585-3圖解說明與執行一邏輯操作(例如，一R輸入邏輯操作)之若干個中間操作階段相關聯之信號(例如，電壓信號)。例如，時序圖585-2對應於一R輸入NAND操作或一R輸入AND操作之若干個中間操作階段，且時序圖585-3對應於一R輸入NOR操作或一R輸入OR操作之若干個中間操作階段。舉例而言，執行一AND或NAND操作可包含：繼諸如圖5A中所闡述之一初始操作階段之後執行圖5B-1中所展示之操作階段一或多次。類似地，執行一OR或NOR操作可包含：繼諸如圖5A中所闡述之一初始操作階段之後執行圖5B-2中所展示之操作階段一或多次。
如時序圖585-2及585-3中所展示，在時間t1處，停用平衡(例如，對平衡信號526撤銷啟動)，且然後啟用一選定列(例如，對應於其資料值將經感測且用作諸如一第二輸入、第三輸入等之一輸入之一記憶體胞元的列)。信號504-1表示施加至選定列(例如，圖4中之列404-1)之電壓信號。當列信號504-1達到對應於選定胞元之存取電晶體(例如，402)之臨限電壓(Vt)時，存取電晶體接通且將感測線D耦合至選定記憶體胞元(例如，若胞元係一1T1C DRAM胞元則耦合至電容器403)，此在時間t2與t3之間形成感測線D與D_之間的一差動電壓信號(例如，如分別由信號505-1及505-2所指示)。由信號503表示選定胞元之電壓。由於能量守恆，形成D與D_之間的差動信號(例如，藉由將胞元耦合至感測線D)不消耗能量，此乃因可經由耦合至列之複數個記憶體胞元攤還與啟動/撤銷啟動列信號504相關聯之能量。
在時間t3處，感測放大器(例如，406)啟用(例如，正控制信號531(例如，圖6中所展示之PSA 631)變高，且負控制信號528(例如，RNL_628)變低)，此放大D與D_之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，接地)在感測線D上(且另一電壓在互補感測線D_上)，使得所感測資料值儲 存於一感測放大器(例如，感測放大器406)之初級鎖存器中。在將感測線D(405-1)自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
如時序圖585-2及585-3中所展示，在時間t4處(例如，在感測選定胞元之後)，取決於特定邏輯操作而啟動控制信號411-1(Passd，其與圖5B-1中之511-1相關)及411-2(Passdb，其與圖5B-2中之511-2相關)中之僅一者(例如，啟用通過電晶體407-1及407-2中之僅一者)。舉例而言，由於時序圖585-2對應於一NAND或AND操作之一中間階段，因此在時間t4處啟動控制信號411-1(由511-1所指示)且控制信號411-2保持撤銷啟動。相反地，由於時序圖585-3對應於一NOR或OR操作之一中間階段，因此在時間t4處啟動控制信號411-2(由511-2所指示)且控制信號411-1保持撤銷啟動。自上文回想：累加器控制信號512-1(Accumb)及512-2(Accum)在圖5A中所闡述之初始操作階段期間經啟動，且其在中間操作階段期間保持啟動。
由於先前啟用計算組件，因此僅啟動Passd(411-1)導致累加對應於電壓信號505-1之資料值。類似地，僅啟動Passdb(411-2)導致累加對應於電壓信號505-2之資料值。例如，在其中僅啟動Passd(411-1)之一實例性AND/NAND操作(例如，時序圖585-2)中，若儲存於選定記憶體胞元(例如，在此實例中為一列1記憶體胞元)中之資料值係一邏輯0，則與次級鎖存器相關聯之所累加值經確證為低，使得次級鎖存器儲存邏輯0。若儲存於列1記憶體胞元中之資料值並非一邏輯0，則次級鎖存器保持其所儲存之列0資料值(例如，一邏輯1或一邏輯0)。如此，在此AND/NAND操作實例中，次級鎖存器正用作一零(0)累加器。類似地，在其中僅啟動Passdb之一實例性OR/NOR操作(例如，時序圖585-3)中，若儲存於選定記憶體胞元(例如，在此實例中為一列1記憶體胞元)中之資料值係一邏輯1，則與次級鎖存器相關聯之所累加 值經確證為高，使得次級鎖存器儲存邏輯1。若儲存於列1記憶體胞元中之資料值並非一邏輯1，則次級鎖存器保持其所儲存之列0資料值(例如，一邏輯1或一邏輯0)。如此，在此OR/NOR操作實例中，次級鎖存器正有效地用作一個一(1)累加器，此乃因D_上之電壓信號405-2正設定計算組件之真實資料值。
在諸如圖5B-1及圖5B-2中所展示之一中間操作階段結束時，對Passd信號(例如，用於AND/NAND)或Passdb信號(例如，用於OR/NOR)撤銷啟動(例如，在時間t5處)，停用選定列(例如，在時間t6處)，停用感測放大器(例如，在時間t7處)，且發生平衡(例如，在時間t8處)。可重複諸如圖5B-1或5B-2中所圖解說明之一中間操作階段以便累加來自若干個額外列之結果。作為一實例，時序圖585-2或585-3之序列可針對一列2記憶體胞元經執行一後續(例如，第二)次，針對一列3記憶體胞元經執行一後續(例如，第三)次等。例如，針對一10輸入NOR操作，圖5B-2中所展示之中間階段可發生9次以提供10輸入邏輯操作之9個輸入，其中在初始操作階段(例如，如圖5A中所闡述)期間判定第十輸入。可執行與根據本發明之實施例執行一XOR操作相關聯的上文所闡述之邏輯操作(例如，AND、OR、NAND、NOR)。圖5C-1及圖5C-2分別圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖585-4及585-5。時序圖585-4及585-5圖解說明與執行一邏輯操作(例如，一R輸入邏輯操作)之一最後操作階段相關聯之信號(例如，電壓信號)。例如，時序圖585-4對應於一R輸入NAND操作或一R輸入NOR操作之一最後操作階段，且時序圖585-5對應於一R輸入AND操作或一R輸入OR操作之一最後操作階段。舉例而言，執行一NAND操作可包含：繼與圖5B-1相關聯地闡述之中間操作階段之若干次反覆之後執行圖5C-1中所展示之操作階段，執行一NOR操作可包含：繼與圖5B-2相關聯地闡述之中間操作階段之 若干次反覆之後執行圖5C-1中所展示之操作階段，執行一AND操作可包含：繼與圖5B-1相關聯地闡述之中間操作階段之若干次反覆之後執行圖5C-2中所展示之操作階段，且執行一OR操作可包含：繼與圖5B-2相關聯地闡述之中間操作階段之若干次反覆之後執行圖5C-2中所展示之操作階段。下文所展示之表1指示根據本文中所闡述之若干項實施例對應於與執行若干個R輸入邏輯操作相關聯之操作階段序列之圖。
與將一R輸入邏輯操作之一結果儲存至陣列(例如，陣列430)之一列相關聯地闡述圖5C-1及圖5C-2之最後操作階段。然而，在若干項實施例中，可將結果儲存至除往回至陣列以外之一適合位置(例如，經由I/O線儲存至與一控制器及/或主機處理器相關聯之一外部暫存器、儲存至一不同記憶體器件之一記憶體陣列等)。
如時序圖585-4及585-5中所展示，在時間t1處，停用平衡(例如，對平衡信號526撤銷啟動)使得感測線D及D_在浮動。在時間t2處，取決於正執行哪一邏輯操作而啟動InvD信號513或Passd及Passdb信號511。在此實例中，啟動InvD信號513以用於一NAND或NOR操作(參見圖5C-1)，且啟動Passd及Passdb信號511以用於一AND或OR操作(參見圖5C-2)。
在時間t2處啟動InvD信號513(例如，與一NAND或NOR操作相關聯)啟用電晶體414-1/414-2且在下拉感測線D或感測線D_時導致儲存 於計算組件(例如，431)之次級鎖存器中之資料值之一反轉。如此，啟動信號513使所累加輸出反轉。因此，針對一NAND操作，若在先前操作階段(例如，初始操作階段及一或多個中間操作階段)中感測之記憶體胞元中之任何者儲存一邏輯0(例如，若NAND操作之R輸入中之任何者係一邏輯0)，則感測線D_將攜載對應於邏輯0之一電壓(例如，一接地電壓)且感測線D將攜載對應於邏輯1之一電壓(例如，一供應電壓，諸如VDD)。針對此NAND實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯1(例如，NAND操作之所有R輸入係邏輯1)，則感測線D_將攜載對應於邏輯1之一電壓且感測線D將攜載對應於邏輯0之一電壓。在時間t3處，然後啟用感測放大器406之初級鎖存器(例如，激發感測放大器)，從而將D及D_驅動至適當軌，且感測線D現在攜載各別輸入資料值之經NAND操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯0，則感測線D將處於VDD，且若所有輸入資料值係一邏輯1，則感測線D將處於接地。
針對一NOR操作，若在先前操作階段(例如，初始操作階段及一或多個中間操作階段)中感測之記憶體胞元中之任何者儲存一邏輯1(例如，若NOR操作之R輸入中之任何者係一邏輯1)，則感測線D_將攜載對應於邏輯1之一電壓(例如，VDD)且感測線D將攜載對應於邏輯0之一電壓(例如，接地)。針對此NOR實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯0(例如，NOR操作之所有R輸入係邏輯0)，則感測線D_將攜載對應於邏輯0之一電壓且感測線D將攜載對應於邏輯1之一電壓。在時間t3處，然後啟用感測放大器406之初級鎖存器且感測線D現在含有各別輸入資料值之經NOR操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯1，則感測線D將處於接地，且若所有輸入資料值 係一邏輯0，則感測線D將處於VDD。
參考圖5C-2，啟動Passd及Passdb信號511(例如，與一AND或OR操作相關聯)將儲存於計算組件431之次級鎖存器中之所累加輸出傳送至感測放大器406之初級鎖存器。例如，針對一AND操作，若在先前操作階段(例如，圖5A之第一操作階段及圖5B-1之中間操作階段之一或多次反覆)中感測之記憶體胞元中之任何者儲存一邏輯0(例如，若AND操作之R輸入中之任何者係一邏輯0)，則感測線D_將攜載對應於邏輯1之一電壓(例如，VDD)且感測線D將攜載對應於邏輯0之一電壓(例如，接地)。針對此AND實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯1(例如，AND操作之所有R輸入係邏輯1)，則感測線D_將攜載對應於邏輯0之一電壓且感測線D將攜載對應於邏輯1之一電壓。在時間t3處，然後啟用感測放大器206之初級鎖存器且感測線D現在攜載各別輸入資料值之經AND操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯0，則感測線D將處於接地，且若所有輸入資料值係一邏輯1，則感測線D將處於VDD。
針對一OR操作，若在先前操作階段(例如，圖5A之第一操作階段及圖5B-2中所展示之中間操作階段之一或多次反覆)中感測之記憶體胞元中之任何者儲存一邏輯1(例如，若OR操作之R輸入中之任何者係一邏輯1)，則感測線D_將攜載對應於邏輯0之一電壓(例如，接地)且感測線D將攜載對應於邏輯1之一電壓(例如，VDD)。針對此OR實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯0(例如，OR操作之所有R輸入係邏輯0)，則感測線D將攜載對應於邏輯0之一電壓且感測線D_將攜載對應於邏輯1之一電壓。在時間t3處，然後啟用感測放大器(例如，感測放大器406)之初級鎖存器且感測線D現在攜載各別輸入資料值之經OR操作之結果(如自在先前操作階段期間感 測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯1，則感測線D將處於VDD，且若所有輸入資料值係一邏輯0，則感測線D將處於接地。
R輸入AND、OR、NAND及NOR操作之結果然後可往回儲存至陣列(例如，陣列430)之一記憶體胞元。在圖5C-1及圖5C-2中所展示之實例中，R輸入邏輯操作之結果儲存至耦合至列N(例如，圖4中之404-N)之一記憶體胞元。將邏輯操作之結果儲存至列N記憶體胞元僅僅涉及藉由啟用列N而啟用列N存取電晶體402。列N記憶體胞元之電容器403將經驅動至對應於感測線D上之資料值(例如，邏輯1或邏輯0)之一電壓，此基本上對先前儲存於列N記憶體胞元中之任何資料值重寫。應注意，列N記憶體胞元可係儲存用作邏輯操作之一輸入之一資料值之一相同記憶體胞元。例如，可將邏輯操作之結果往回儲存至列0記憶體胞元或列1記憶體胞元。
時序圖585-4及585-5圖解說明在時間t3處啟動正控制信號531及負控制信號528(例如，信號531變高且信號528變低)以啟用感測放大器406。在時間t4處，對在時間t2處經啟動之各別信號(例如，513或511)撤銷啟動。實施例並不限於此實例。例如，在若干項實施例中，可繼時間t4之後(例如，在對信號513或信號511撤銷啟動之後)啟用感測放大器406。
如圖5C-1及圖5C-2中所展示，在時間t5處，啟用列R(404-R)(例如藉由列信號504-R指示)，此將選定胞元之電容器403驅動至對應於儲存於計算組件中之邏輯值之電壓503。在時間t6處，停用列R，在時間t7處，停用感測放大器406(例如，對信號528及531撤銷啟動)且在時間t8處發生平衡(例如，啟動信號526且使互補感測線405-1/405-2上之電壓為平衡電壓)。
在若干項實施例中，諸如圖4中所闡述之感測電路(例如，按間距 與記憶體胞元一起形成之電路)可實現並行執行眾多邏輯操作。例如，在具有16K行之一陣列中，可在不經由I/O線(例如，經由一匯流排)傳送來自陣列及感測電路之資料之情況下並行執行16K個邏輯操作。如此，在若干項實施例中可操作感測電路以執行複數個(例如，16K個)XOR操作。
本發明之實施例不限於圖4中所圖解說明之特定感測電路組態。例如，不同計算組件架構可用於根據本文中所闡述之若干項實施例執行邏輯操作。例如，圖7中圖解說明一替代計算組件架構。儘管圖4中未圖解說明，但在若干項實施例中，控制電路(例如，圖1中所展示之控制電路140)可耦合至陣列430、感測放大器406及/或計算組件431。此控制電路可在與陣列及感測電路相同之一晶片上及/或在諸如一外部處理器之一外部處理資源上經實施，例如，且可控制啟動/撤銷啟動對應於陣列及感測電路之各種信號以便執行如本文中所闡述之邏輯操作。
圖6圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。在此實例中，感測電路之部分包括一感測放大器306。在若干項實施例中，針對一陣列(例如，陣列130)中之每一記憶體胞元行提供一個感測放大器606(例如，「感測放大器」)。感測放大器606可係一DRAM陣列之感測放大器，例如。在此實例中，感測放大器606耦合至一對互補感測線605-1(「D」)及605-2(「D_」)。如此，感測放大器606透過感測線D及D_耦合至一各別行中之所有記憶體胞元。
感測放大器606包含分別使其各別源極耦合至一負控制信號628(RNL_)且使其汲極耦合至感測線D及D_之一對交叉耦合之n通道電晶體(例如，NMOS電晶體)627-1及627-2。感測放大器606亦包含分別使其各別源極耦合至一正控制信號631(PSA)且使其汲極耦合至感測線D 及D_之一對交叉耦合之p通道電晶體(例如，PMOS電晶體)629-1及629-2。
感測放大器606包含分別耦合至感測線D及D_之一對隔離電晶體621-1及621-2。隔離電晶體621-1及621-2耦合至一控制信號622(ISO)，控制信號622在啟動時啟用(例如，接通)電晶體621-1及621-2以將感測放大器306連接至一記憶體胞元行。儘管圖6中未圖解說明，但感測放大器606可耦合至一第一記憶體陣列及一第二記憶體陣列且可包含耦合至一互補控制信號(例如，ISO_)之另一對隔離電晶體，該互補控制信號在對ISO撤銷啟動時經撤銷啟動，使得當感測放大器606耦合至一第二陣列時隔離感測放大器606與一第一陣列，且反之亦然。
感測放大器606亦包含經組態以平衡感測線D及D_之電路。在此實例中，平衡電路包括具有耦合至可等於VDD/2之一平衡電壓625(dvc2)之一第一源極/汲極區域之一電晶體624，其中VDD係與陣列相關聯之一供應電壓。電晶體624之一第二源極/汲極區域耦合至一對電晶體623-1及623-2之一共同第一源極/汲極區域。電晶體623-1及623-2之第二源極/汲極區域分別耦合至感測線D及D_。電晶體624、623-1及623-2之閘極耦合至控制信號626(EQ)。如此，啟動EQ會啟用電晶體624、623-1及623-2，此有效地將感測線D短接至感測線D_，使得感測線D及D_平衡至平衡電壓dvc2。
感測放大器606亦包含其閘極耦合至一信號633(COLDEC)之電晶體632-1及632-2。信號633可稱為一行解碼信號或一行選擇信號。感測線D及D_響應於啟動信號633(例如，以執行與一讀取操作相關聯之一操作，諸如一感測線存取)連接至各別區域I/O線634-1(IO)及634-2(IO_)。如此，可啟動信號633以在I/O線634-1及634-2上將對應於正被存取之記憶體胞元之狀態(例如，諸如邏輯0或邏輯1之一邏輯資料值) 之一信號傳送出陣列。
在操作中，當正感測(例如，讀取)一記憶體胞元時，感測線D、D_中之一者上之電壓將稍微大於感測線D、D_中之另一者上之電壓。PSA信號然後經驅動為高且RNL_信號經驅動為低以啟用感測放大器606。具有較低電壓之感測線D、D_將接通PMOS電晶體629-1、629-2中之一者至大於PMOS電晶體629-1、629-2中之另一者之一程度，藉此將具有較高電壓之感測線D、D_驅動為高至大於另一感測線D、D_被驅動為高之一程度。類似地，具有較高電壓之感測線D、D_將接通NMOS電晶體627-1、627-2中之一者至大於NMOS電晶體627-1、627-2中之另一者之一程度，藉此將具有較低電壓之感測線D、D_驅動為低至大於另一感測線D、D_被驅動為低之一程度。因此，在一短延遲之後，具有稍微較大電壓之感測線D、D_經驅動至PSA信號之電壓(其可係供應電壓VDD)，且另一感測線D、D_經驅動至RNL_信號之電壓(其可係諸如一接地電位之一參考電位)。因此，交叉耦合之NMOS電晶體627-1、627-2及PMOS電晶體629-1、629-2用作一感測放大器對，其放大感測線D及D_上之差動電壓且用於鎖存自選定記憶體胞元感測之一資料值。如本文中所使用，感測放大器306之交叉耦合之鎖存器可稱為一初級鎖存器。相比之下，且如上文結合圖4所闡述，與一計算組件(例如，圖4中所展示之計算組件431)相關聯之一交叉耦合之鎖存器可稱為一次級鎖存器。
圖7A係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。一記憶體胞元包括一儲存元件(例如，電容器)及一存取器件(例如，電晶體)。例如，電晶體702-1及電容器703-1構成一記憶體胞元，且電晶體702-2及電容器703-2構成一記憶體胞元等。在此實例中，記憶體陣列730係1T1C(一個電晶體一個電容器)記憶體胞元之一DRAM陣列。在若干項實施例中，該等記憶體胞元可係破壞性讀取記憶體胞 元(例如，讀取儲存於該等胞元中之資料會破壞資料，使得起初儲存於胞元中之資料在經讀取之後經再新)。記憶體陣列730之胞元配置成由字線704-X(列X)、704-Y(列Y)等耦合之列及由互補資料線對DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合之行。對應於每一對互補資料線之個別資料線亦可分別稱為資料線705-1(D)及705-2(D_)。儘管圖7A中展示僅三對互補資料線，但本發明之實施例並不如此受限制，且一記憶體胞元陣列可包含額外記憶體胞元行及/或資料線(例如，4,096、8,192、16,384等)。
記憶體胞元可耦合至不同資料線及/或字線。舉例而言，一電晶體702-1之一第一源極/汲極區域可耦合至資料線705-1(D)，電晶體702-1之一第二源極/汲極區域可耦合至電容器703-1，且一電晶體702-1之一閘極可耦合至字線704-Y。一電晶體702-2之一第一源極/汲極區域可耦合至資料線705-2(D_)，電晶體702-2之一第二源極/汲極區域可耦合至電容器703-2，且一電晶體702-2之一閘極可耦合至字線704-X。如圖7A中所展示之胞元板可耦合至電容器703-1及703-2中之每一者。胞元板可係可在各種記憶體陣列組態中將一參考電壓(例如，接地)施加至其之一共同節點。
根據本發明之若干項實施例，記憶體陣列730耦合至感測電路750。在此實例中，感測電路750包括對應於各別記憶體胞元行(例如，耦合至各別互補資料線對)之一感測放大器706及一計算組件731。感測放大器706可包括可在本文中稱為一初級鎖存器之一交叉耦合之鎖存器。舉例而言，感測放大器706可組態為關於圖7B所闡述。
在圖7A中所圖解說明之實例中，對應於計算組件731之電路包括一靜態鎖存器764及除其他之外亦實施一動態鎖存器之額外十個電晶體。計算組件731之動態鎖存器及/或靜態鎖存器可在本文中共同稱為可用作一累加器之一次級鎖存器。如此，計算組件731可操作為及/或 在本文中稱為一累加器。計算組件731可耦合至如圖7A中所展示之資料線D 705-1及D_705-2中之每一者。然而，實施例並不限於此實例。舉例而言，計算組件731之電晶體可全部係n通道電晶體(例如，NMOS電晶體)。
在此實例中，資料線D 705-1可耦合至電晶體716-1及739-1之一第一源極/汲極區域以及負載/通過電晶體718-1之一第一源極/汲極區域。資料線D_705-2可耦合至電晶體716-2及739-2之一第一源極/汲極區域以及負載/通過電晶體718-2之一第一源極/汲極區域。
負載/通過電晶體718-1及718-2之閘極可共同耦合至一LOAD控制信號或分別耦合至一PASSD/PASSDB控制信號，如下文進一步論述。負載/通過電晶體718-1之一第二源極/汲極區域可直接耦合至電晶體716-1及739-2之閘極。負載/通過電晶體718-2之一第二源極/汲極區域可直接耦合至電晶體716-2及739-1之閘極。
電晶體716-1之一第二源極/汲極區域可直接耦合至下拉電晶體714-1之一第一源極/汲極區域。電晶體739-1之一第二源極/汲極區域可直接耦合至下拉電晶體707-1之一第一源極/汲極區域。電晶體716-2之一第二源極/汲極區域可直接耦合至下拉電晶體714-2之一第一源極/汲極區域。電晶體739-2之一第二源極/汲極區域可直接耦合至下拉電晶體707-2之一第一源極/汲極區域。下拉電晶體707-1、707-2、714-1及714-2中之每一者之一第二源極/汲極區域可共同一起耦合至一參考電壓791(例如，接地(GND))。下拉電晶體707-1之一閘極可耦合至一AND控制信號線，下拉電晶體714-1之一閘極可耦合至一ANDinv控制信號線713-1，下拉電晶體714-2之一閘極可耦合至一ORinv控制信號線713-2，且下拉電晶體707-2之一閘極可耦合至一OR控制信號線。
電晶體739-1之閘極可稱為節點S1，且電晶體739-2之閘極可稱為節點S2。圖7A中所展示之電路將累加器資料動態地儲存於節點S1及 S2上。啟動LOAD控制信號致使負載/通過電晶體718-1及718-2導電，且藉此將互補資料載入至節點S1及S2上。LOAD控制信號可升高至大於VDD之一電壓以將一全VDD位準傳遞至S1/S2。然而，使LOAD控制信號升高至大於VDD之一電壓係選用的，且圖7A中所展示之電路之功能性不隨LOAD控制信號升高至大於VDD之一電壓而定。
圖7A中所展示之計算組件731之組態具有當下拉電晶體707-1、707-2、714-1及714-2在激發感測放大器706之前(例如，在感測放大器706之預種(pre-seeding)期間)導電時平衡感測放大器之功能性之益處。如本文中所使用，激發感測放大器706係指啟用感測放大器706以設定初級鎖存器及隨後停用感測放大器706以保持經設定初級鎖存器。在停用平衡(在感測放大器中)之後但在感測放大器激發之前執行邏輯操作可節省電力使用，此乃因感測放大器之鎖存器不必須使用全軌電壓(例如，VDD、GND)來「翻轉」。
反相電晶體可在執行某些邏輯操作中下拉一各別資料線。舉例而言，可操作與電晶體714-1(具有耦合至一ANDinv控制信號線713-1之一閘極)串聯之電晶體716-1(具有耦合至動態鎖存器之S2之一閘極)以下拉資料線705-1(D)，且可操作與電晶體714-2(具有耦合至一ANDinv控制信號線714-2之一閘極)串聯之電晶體716-2(具有耦合至動態鎖存器之S1之一閘極)以下拉資料線705-2(D_)。
鎖存器764可藉由耦合至一作用中負控制信號線712-1(ACCUMB)及一作用中正控制信號線712-2(ACCUM)而以可控制方式經啟用，而非經組態以藉由耦合至接地及VDD而連續地經啟用。在各種實施例中，負載/通過電晶體708-1及708-2可各自具有耦合至一LOAD控制信號或一PASSD/PASSDB控制信號中之一者之一閘極。
根據某些實施例，負載/通過電晶體718-1及718-2之閘極可共同耦合至一LOAD控制信號。在其中負載/通過電晶體718-1及718-2之閘 極共同耦合至LOAD控制信號之組態中，電晶體718-1及718-2可係負載電晶體。啟動LOAD控制信號致使負載電晶體導電，且藉此將互補資料載入至節點S1及S2上。LOAD控制信號可升高至大於VDD之一電壓以將一全VDD位準傳遞至S1/S2。然而，LOAD控制信號不需要升高至大於VDD之一電壓係選用的，且圖7A中所展示之電路之功能性不隨LOAD控制信號升高至大於VDD之一電壓而定。
根據某些實施例，負載/通過電晶體718-1之閘極可耦合至一PASSD控制信號，且負載/通過電晶體718-2之閘極可耦合至一PASSDb控制信號。在其中電晶體718-1及718-2之閘極分別耦合至PASSD及PASSDb控制信號中之一者之組態中，電晶體718-1及718-2可係通過電晶體。可以不同於負載電晶體之方式(例如，在不同時間處及/或在不同電壓/電流條件下)操作通過電晶體。如此，通過電晶體之組態可不同於負載電晶體之組態。
舉例而言，負載電晶體經構造以處置與將資料線耦合至區域動態節點S1及S2相關聯之負載。通過電晶體經構造以處置與將資料線耦合至一毗鄰累加器(例如，透過移位電路723，如圖7A中所展示)相關聯之較重負載。根據某些實施例，負載/通過電晶體718-1及718-2可經組態以適應對應於一通過電晶體之較重負載但經耦合及操作為一負載電晶體。經組態為通過電晶體之負載/通過電晶體718-1及718-2亦可用作負載電晶體。然而，經組態為負載電晶體之負載/通過電晶體718-1及718-2可不能夠用作通過電晶體。
在若干項實施例中，包含鎖存器764之計算組件731可包括按間距與其所耦合的一陣列(例如，圖7A中所展示之陣列730)之對應記憶體胞元之電晶體一起形成之若干個電晶體，該若干個電晶體可符合一特定特徵大小(例如，4F2、6F2等)。根據各種實施例，鎖存器764包含透過負載/通過電晶體718-1及718-2耦合至一對互補資料線D 705-1及 D_705-2之四個電晶體708-1、708-2、709-1及709-2。然而，實施例不限於此組態。鎖存器764可係一交叉耦合之鎖存器(例如，諸如n通道電晶體(例如，NMOS電晶體)709-1及709-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)708-1及708-2之另一對電晶體之閘極交叉耦合)。如本文中進一步闡述，交叉耦合之鎖存器764可稱為一靜態鎖存器。
各別資料線D及D_上之電壓或電流可提供至交叉耦合之鎖存器764之各別鎖存器輸入717-1及717-2(例如，次級鎖存器之輸入)。在此實例中，鎖存器輸入717-1耦合至電晶體708-1及709-1之一第一源極/汲極區域以及電晶體708-2及709-2之閘極。類似地，鎖存器輸入717-2可耦合至電晶體708-2及709-2之一第一源極/汲極區域以及電晶體708-1及709-1之閘極。
在此實例中，電晶體709-1及709-2之一第二源極/汲極區域共同耦合至一負控制信號線712-1(例如，類似於圖7B中關於初級鎖存器所展示之控制信號RnIF之接地(GND)或ACCUMB控制信號)。電晶體708-1及708-2之一第二源極/汲極區域共同耦合至一正控制信號線712-2(例如，類似於圖7B中關於初級鎖存器所展示之控制信號ACT之VDD或ACCUM控制信號)。正控制信號712-2可提供一供應電壓(例如，VDD)且負控制信號712-1可係一參考電壓(例如，接地)以啟用交叉耦合之鎖存器764。根據某些實施例，電晶體708-1及708-2之第二源極/汲極區域共同直接耦合至供應電壓(例如，VDD)，且電晶體709-1及709-2之第二源極/汲極區域共同直接耦合至參考電壓(例如，接地)以便連續地啟用鎖存器764。
經啟用交叉耦合之鎖存器764操作以放大鎖存器輸入717-1(例如，第一共同節點)與鎖存器輸入717-2(例如，第二共同節點)之間的一差動電壓，使得鎖存器輸入717-1經驅動至經啟動正控制信號電壓 (例如，VDD)或經啟動負控制信號電壓(例如，接地)，且鎖存器輸入717-2經驅動至經啟動正控制信號電壓(例如，VDD)或經啟動負控制信號電壓(例如，接地)中之另一者。
如圖7A中所展示，感測放大器706及計算組件731可經由移位電路723耦合至陣列730。在此實例中，移位電路723包括一對隔離器件(例如，分別耦合至資料線705-1(D)及705-2(D_)之隔離電晶體721-1及721-2))。隔離電晶體721-1及721-2耦合至一控制信號722(NORM)，控制信號722在啟動時啟用(例如，接通)隔離電晶體721-1及721-2以將對應感測放大器706及計算組件731耦合至一對應記憶體胞元行(例如，一對應互補資料線對705-1(D)及705-2(D_))。根據各種實施例，隔離電晶體721-1及721-2之導電可稱為移位電路723之一「正常」組態。
在圖7A中所圖解說明之實例中，移位電路723包含耦合至一互補控制信號719(SHIFT)之另一(例如，一第二)對隔離器件(例如，隔離電晶體721-3及721-4)，互補控制信號719可(舉例而言)在對NORM撤銷啟動時經啟動。可操作隔離電晶體721-3及721-4(例如，經由控制信號719)，使得一特定感測放大器706及計算組件731(例如計算組件731-6)耦合至一不同互補資料線對(例如，不同於隔離電晶體721-1及721-2將特定感測放大器706及計算組件731耦合至其之互補資料線對之一互補資料線對)，或可將一特定感測放大器706及計算組件731耦合至另一記憶體陣列(且隔離特定感測放大器706及計算組件731與一第一記憶體陣列)。根據各種實施例，例如，移位電路723可配置為感測放大器706(例如，在其內)之一部分。
儘管圖7A中所展示之移位電路723包含用於將特定感測電路750(例如，一特定感測放大器706及對應計算組件731)耦合至一特定互補資料線對705-1(D)及705-2(D_)(例如，DIGIT(n)及DIGIT(n)_)之隔離 電晶體721-1及721-2以及經配置以將特定感測電路750耦合至一個特定方向上之一毗鄰互補資料線對(例如，在圖7A中之右邊所展示之毗鄰資料線DIGIT(n+1)及DIGIT(n+1)_)之隔離電晶體721-3及721-4，但本發明之實施例並不如此受限制。例如，移位電路可包含用於將特定感測電路耦合至一特定互補資料線對(例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體721-1及721-2以及經配置以便用於將特定感測電路耦合至另一特定方向上之一毗鄰互補資料線對(例如，在圖7A中之左邊所展示之毗鄰資料線DIGIT(n-1)及DIGIT(n-1)_)之隔離電晶體721-3及721-4。
本發明之實施例不限於圖7A中所展示之移位電路723之組態。在若干項實施例中，可與在不經由一I/O線(例如，區域I/O線(IO/IO_))將資料傳送出感測電路750之情況下執行諸如加法及減法函數之計算函數相關聯地操作(例如，連同感測放大器706及計算組件731)諸如圖7A中所展示之移位電路723，例如。
儘管圖7A中未展示，但每一記憶體胞元行可耦合至一行解碼線，該行解碼線可經啟動以經由區域I/O線將來自一對應感測放大器706及/或計算組件731之一資料值傳送至在陣列外部之諸如一外部處理資源(例如，主機處理器及/或其他功能單元電路)之一控制組件。行解碼線可耦合至一行解碼器(例如，行解碼器)。然而，如本文中所闡述，在若干項實施例中，不需要經由此等I/O線傳送資料以執行根據本發明之實施例之邏輯操作。在若干項實施例中，例如，可連同感測放大器706及計算組件731操作移位電路723以在不將資料傳送至在陣列外部之一控制組件之情況下執行諸如加法及減法函數之計算函數。
圖7B係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。根據各種實施例，感測放大器706可包括一交叉耦合之鎖存器。然而，感測放大器706之實施例不限於一交叉耦合之鎖存 器。作為一實例，感測放大器706可係電流模式感測放大器及/或單端感測放大器(例如，耦合至一個資料線之感測放大器)。而且，本發明之實施例不限於一摺疊式資料線架構。
在若干項實施例中，一感測放大器(例如，706)可包括按間距與其所耦合的對應計算組件731及/或一陣列(例如，圖7A中所展示之陣列730)之記憶體胞元之電晶體一起形成之若干個電晶體，該若干個電晶體可符合一特定特徵大小(例如，4F2、6F2等)。感測放大器706包括一鎖存器715，鎖存器715包含耦合至一對互補資料線D 705-1及D_705-2之四個電晶體。鎖存器715可係一交叉耦合之鎖存器(例如，諸如n通道電晶體(例如，NMOS電晶體)727-1及727-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)729-1及729-2之另一對電晶體之閘極交叉耦合)。如本文中進一步闡述，包括電晶體727-1、727-2、729-1及729-2之鎖存器715可稱為一初級鎖存器。然而，實施例並不限於此實例。
各別資料線D及D_上之電壓或電流可提供至交叉耦合之鎖存器715之各別鎖存器輸入733-1及733-2(例如，次級鎖存器之輸入)。在此實例中，鎖存器輸入733-1耦合至電晶體727-1及729-1之一第一源極/汲極區域以及電晶體727-2及729-2之閘極。類似地，鎖存器輸入733-2可耦合至電晶體727-2及729-2之一第一源極/汲極區域以及電晶體727-1及729-1之閘極。計算組件733(例如，累加器)可耦合至交叉耦合之鎖存器715之鎖存器輸入733-1及733-2，如所展示；然而，實施例不限於圖7B中所展示之實例。
在此實例中，電晶體727-1及727-2之一第二源極/汲極區域共同耦合至一作用中負控制信號728(RnIF)。電晶體729-1及729-2之一第二源極/汲極區域共同耦合至一作用中正控制信號790(ACT)。ACT信號790可係一供應電壓(例如，VDD)且RnIF信號可係一參考電壓(例 如，接地)。啟動信號728及790會啟用交叉耦合之鎖存器715。
經啟用交叉耦合之鎖存器715操作以放大鎖存器輸入733-1(例如，第一共同節點)與鎖存器輸入733-2(例如，第二共同節點)之間的一差動電壓，使得鎖存器輸入733-1經驅動至ACT信號電壓及RnIF信號電壓中之一者(例如，VDD及接地中之一者)，且鎖存器輸入733-2經驅動至ACT信號電壓及RnIF信號電壓中之另一者。
感測放大器706亦可包含經組態以平衡資料線D與D_(例如，與使感測放大器準備用於一感測操作相關聯)之電路。在此實例中，平衡電路包括具有一第一源極/汲極區域之一電晶體724，該第一源極/汲極區域耦合至電晶體725-1之一第一源極/汲極區域及資料線D 705-1。電晶體724之一第二源極/汲極區域可耦合至電晶體725-2之一第一源極/汲極區域及資料線D_705-2。電晶體724之一閘極可耦合至電晶體725-1及725-2之閘極。
電晶體725-1及725-2之第二源極汲極區域耦合至可等於VDD/2之一平衡電壓738(例如，VDD/2)，其中VDD係與陣列相關聯之一供應電壓。電晶體724、725-1及725-2之閘極可耦合至控制信號726(EQ)。如此，啟動EQ會啟用電晶體724、725-1及725-2，此有效地將資料線D短接至資料線D_，使得資料線D及D_經平衡至平衡電壓VDD/2。根據本發明之各種實施例，可使用感測放大器執行若干個邏輯操作，且將結果儲存於計算組件(例如，累加器)中。
可以數種模式(包含其中邏輯操作之一結果最初儲存於感測放大器706中之一第一模式及其中邏輯操作之一結果最初儲存於計算組件731中之一第二模式)操作感測電路750以執行邏輯操作。下文關於圖8A及圖8B闡述感測電路750以第一模式之操作，且下文關於圖5A至圖5C-2闡述感測電路750以第二模式之操作。另外關於第一操作模式，可以預感測(例如，在邏輯操作控制信號為作用中之前激發感測放大 器)及後感測(例如，在邏輯操作控制信號為作用中之後激發感測放大器)模式兩者操作感測電路750，其中一邏輯操作之一結果最初儲存於感測放大器706中。
如下文進一步闡述，可連同計算組件731操作感測放大器706以使用來自一陣列之資料作為輸入來執行各種邏輯操作。在若干項實施例中，可在不經由一資料線位址存取傳送資料之情況下(例如，在不激發一行解碼信號，使得經由區域I/O線將資料傳送至在陣列及感測電路外部之電路之情況下)將一邏輯操作之結果往回儲存至陣列。如此，本發明之若干項實施例可實現使用少於各種先前方法之電力執行邏輯操作及與其相關聯之計算函數。另外，由於若干項實施例消除對跨越I/O線傳送資料以便執行計算函數(例如，在記憶體與離散處理器之間)之需要，因此若干項實施例可實現與先前方法相比較經增加之一並行處理能力。
下文闡述且下文之表1中總結關於執行邏輯操作且將一結果最初儲存於感測放大器706中的圖7A之感測電路750之功能性。將一特定邏輯操作之結果最初儲存於感測放大器706之初級鎖存器中可提供與先前方法相比較經改良之多功能性，在先前方法中結果可最初駐存於一計算組件731之一次級鎖存器(例如，累加器)中，且然後隨後傳送至感測放大器706，例如。
將一特定操作之結果最初儲存於感測放大器706中(例如，而不必 須執行一額外操作以將結果自計算組件731(例如，累加器)移動至感測放大器706)係有利的，此乃因(例如)可在不執行一預充電循環(例如，在互補資料線705-1(D)及/或705-2(D_)上)之情況下將結果寫入至(記憶體胞元陣列之)一列或往回寫入至累加器中。
圖8A圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖8A圖解說明與起始對一第一運算元及一第二運算元之一AND邏輯操作相關聯之一時序圖。在此實例中，第一運算元儲存於耦合至一第一存取線(例如，列X)之一記憶體胞元中且第二運算元儲存於耦合至一第二存取線(例如，列Y)之一記憶體胞元中。儘管實例係指對儲存於對應於一個特定行之胞元中之資料執行一AND，但實施例並不如此受限制。例如，可對一整列之資料值與一不同列之資料值並行進行AND操作。舉例而言，若一陣列包括2,048行，則可並行執行2,048個AND操作。
圖8A圖解說明與操作感測電路(例如，750)以執行AND邏輯操作相關聯之若干個控制信號。「EQ」對應於施加至感測放大器706之一平衡信號，「ROW X」對應於施加至存取線704-X之一啟動信號，「ROW Y」對應於施加至存取線704-Y之一啟動信號，「Act」及「RnIF」對應於施加至感測放大器706之一各別作用中正及負控制信號，「LOAD」對應於一負載控制信號(例如，圖7A中所展示之LOAD/PASSD及LOAD/PASSDb)，且「AND」對應於圖7A中所展示之AND控制信號。圖8A亦圖解說明展示在ROW X及ROW Y資料值之各種資料值組合之一AND邏輯操作期間對應於感測放大器706之數位線D及D_上之信號(例如，電壓信號)及對應於計算組件731之節點S1及S2上之信號(例如，Accum)之波形圖(例如，圖式對應於各別資料值組合00、10、01、11)。下文關於與圖7A中所展示之電路之一AND操作相關聯之虛擬程式碼論述特定時序圖波形。
可如下總結與將儲存於耦合至列704-X之一胞元中之一第一資料值載入(例如，複製)至累加器中相關聯之虛擬程式碼之一實例：將Row X複製至累加器中：對EQ撤銷啟動
開通列X
激發感測放大器(在此之後Row X資料駐存於感測放大器中)
啟動LOAD(感測放大器資料(Row X)傳送至累加器之節點S1及S2且動態地駐存於彼處)
對LOAD撤銷啟動
關閉列X
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」指示在如圖8A中所展示之t1處停用對應於感測放大器706之一平衡信號(圖8A中所展示之EQ信號)(例如，使得互補資料線(例如，705-1(D)及705-2(D_))不再短接至VDD/2)。在停用平衡之後，啟用(例如，諸如藉由啟動一信號以選擇一特定列而選擇、開通)一選定列(例如，列X)，如虛擬程式碼中之「開通列X」所指示且針對圖8A中之信號Row X在t2處所展示。當施加至列X之電壓信號達到對應於選定胞元之存取電晶體(例如，702-2)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，705-2(D_))耦合至選定胞元(例如，電容器703-2)，此形成資料線之間的一差動電壓信號。
在啟用列X之後，在以上虛擬程式碼中，「激發感測放大器」指示感測放大器706經啟用以設定初級鎖存器且隨後經停用。舉例而言，如圖8A中在t3處所展示，ACT正控制信號(例如，圖7B中所展示之790)變高且RnIF負控制信號(例如，圖7B中所展示之728)變低，此放大705-1(D)與D_705-2之間的差動信號，從而導致對應於一邏輯1 之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，GND)在資料線705-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線705-2(D_)上)。所感測資料值儲存於感測放大器706之初級鎖存器中。在將資料線(例如，705-1(D)或705-2(D_))自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
圖8A中所圖解說明之四組可能感測放大器及累加器信號(例如，一者針對Row X與Row Y資料值之每一組合)展示資料線D及D_上之信號行為。Row X資料值儲存於感測放大器之初級鎖存器中。應注意，圖7A展示對應於列X之包含存取電晶體702-2之記憶體胞元耦合至互補資料線D_，而對應於列Y之包含存取電晶體702-1之記憶體胞元耦合至資料線D。然而，如圖7A中可見，對應於一「0」資料值之儲存於包含存取電晶體702-2(對應於列X)之該記憶體胞元中之電荷致使資料線D_(包含存取電晶體702-2之該記憶體胞元耦合至其)上之電壓變高且對應於一「1」資料值之儲存於包含存取電晶體702-2之該記憶體胞元2中之電荷致使資料線D_上之電壓變低，此與儲存於耦合至資料線D之對應於列Y之包含存取電晶體702-1之該記憶體胞元中之資料狀態與電荷之間的對應性相反。當將資料值寫入至各別記憶體胞元時適當地計及將電荷儲存於耦合至不同資料線之記憶體胞元中之此等差異。
在激發感測放大器之後，在以上虛擬程式碼中，「啟動LOAD」指示：LOAD控制信號變高，如圖8A中在t4處所展示，從而致使負載/通過電晶體718-1及718-2導電。以此方式，啟動LOAD控制信號會啟用計算組件731之累加器中之次級鎖存器。儲存於感測放大器706中之所感測資料值傳送(例如，複製)至次級鎖存器。如針對圖8A中所圖解說明之四組可能感測放大器及累加器信號中之每一者所展示，累加器之次級鎖存器之輸入處之行為指示次級鎖存器載入有Row X資料值。 如圖8A中所展示，累加器之次級鎖存器可取決於先前儲存於動態鎖存器中之資料值而翻轉(例如，參見針對Row X=「0」及Row Y=「0」及針對Row X=「1」及Row Y=「0」之累加器信號)，或不翻轉(例如，參見針對Row X=「0」及Row Y=「1」及針對Row X=「1」及Row Y=「1」之累加器信號)。
在依據儲存於感測放大器中(且存在於資料線705-1(D)及705-2(D_)上)之資料值設定次級鎖存器之後，在以上虛擬程式碼中，「對LOAD撤銷啟動」指示：LOAD控制信號變回為低(如圖8A中在t5處所展示)以致使負載/通過電晶體718-1及718-2停止導電且藉此隔離動態鎖存器與互補資料線。然而，資料值保持動態地儲存於累加器之次級鎖存器中。
在將資料值儲存於次級鎖存器上之後，停用選定列(例如，列X)(例如，諸如藉由對一特定列之一選擇信號撤銷啟動而解除選擇、關閉)，如由「關閉列X」所指示且圖8A中在t6處所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充電，如圖8A中由EQ信號在t7處變高所指示。如圖8A中在t7處所圖解說明之四組可能感測放大器及累加器信號中之每一者中所展示，平衡操作致使資料線D及D_上之電壓各自返回至VDD/2。可(例如)在一記憶體胞元感測操作或邏輯操作(下文所闡述)之前發生平衡。
與對第一資料值(現在儲存於感測放大器706及計算組件731之次級鎖存器中)及第二資料值(儲存於耦合至列Y 704-Y之一記憶體胞元702-1中)執行AND或OR操作相關聯之一後續操作階段包含執行取決於將執行一AND還是一OR之特定步驟。下文總結與對駐存於累加器中之資料值(例如，儲存於耦合至列X 704-X之記憶體胞元702-2中之
第一資料值)及第二資料值(例如，儲存於耦合至列Y 704-Y之記憶體胞元702-1中之資料值)進行AND操作及OR操作相關聯之虛擬程式碼之實例。與對資料值進行AND操作相關聯之實例性虛擬程式碼可包含：對EQ撤銷啟動
開通列Y
激發感測放大器(在此之後Row Y資料駐存於感測放大器中)
關閉列Y
在接下來操作中，將把邏輯操作之結果放置於將對為作用中之任一列重寫之感測放大器上。
即使在關閉列Y時，感測放大器仍含有Row Y資料值。
啟動AND
此導致感測放大器經寫入為函數(例如，Row X AND Row Y)之值
若累加器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料經寫入為一「0」
若累加器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則感測放大器資料保持未改變(Row Y資料)
此操作使累加器中之資料未改變。
對AND撤銷啟動
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」指示停用對應於感測放大器706之一平衡信號(例如，使得互補資料線705-1(D)及705-2(D_)不再短接至VDD/2)，圖8A中在t8處圖解說明此。在停用平衡之後，啟用一選定列(例如，列Y)，如以上虛擬程式碼中由「開通列Y」 所指示且圖8A中在t9處所展示。當施加至列Y之電壓信號達到對應於選定胞元之存取電晶體(例如，702-1)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，D_705-1)耦合至選定胞元(例如，電容器703-1)，此形成資料線之間的一差動電壓信號。
在啟用列Y之後，在以上虛擬程式碼中，「激發感測放大器」指示：感測放大器706經啟用以放大705-1(D)與705-2(D_)之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，GND)在資料線705-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線705-2(D_)上)。如圖8A中在t10處所展示，ACT正控制信號(例如，圖7B中所展示之790)變高且RnIF負控制信號(例如，圖7B中展示之728)變低以激發感測放大器。來自記憶體胞元702-1之所感測資料值儲存於感測放大器706之初級鎖存器中，如先前所闡述。次級鎖存器仍對應於來自記憶體胞元702-2之資料值，此乃因動態鎖存器未改變。
在自耦合至列Y之記憶體胞元702-1感測到之第二資料值儲存於感測放大器706之初級鎖存器中之後，在以上虛擬程式碼中，「關閉列Y」指示：若不期望將AND邏輯操作之結果往回儲存於對應於列Y之記憶體胞元中，則可停用選定列(例如，列Y)。然而，圖8A展示使列Y啟用使得可將邏輯操作之結果往回儲存於對應於列Y之記憶體胞元中。可藉由存取電晶體關斷完成隔離對應於列Y之記憶體胞元以將選定胞元702-1自資料線705-1(D)解耦。在選定列Y經組態(例如，以隔離記憶體胞元或不隔離記憶體胞元)之後，以上虛擬程式碼中之「啟動AND」指示：AND控制信號變高，如圖8A中在t11處所展示，從而致使電晶體707-1導電。以此方式，啟動AND控制信號致使函數(例如，Row X AND Row Y)之值寫入至感測放大器。
在第一資料值(例如，Row X)儲存於累加器731之動態鎖存器中 且第二資料值(例如，Row Y)儲存於感測放大器706中之情況下，若計算組件731之動態鎖存器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料經寫入為一「0」(而不管先前儲存於感測放大器中之資料值如何)，此乃因在節點S1上對應於一「1」之電壓致使電晶體709-1導電藉此透過電晶體709-1、電晶體707-1及資料線705-1(D)將感測放大器706耦合至接地。當一AND操作之任一資料值係「0」時，結果係一「0」。此處，當第二資料值(在動態鎖存中)係一「0」時，AND操作之結果係一「0」而不管第一資料值之狀態如何，且因此感測電路之組態致使「0」結果經寫入且最初儲存於感測放大器706中。此操作使累加器中之資料值未改變(例如，來自列X)。
若累加器之次級鎖存器含有一「1」(例如，來自列X)，則AND操作之結果取決於儲存於感測放大器706中之資料值(例如，來自列Y)。若儲存於感測放大器706中之資料值(例如，來自列Y)係一「1」，則AND操作之結果應亦係一「1」，但若儲存於感測放大器706中之資料值(例如，來自列Y)係一「0」，則AND操作之結果應亦係一「0」。感測電路750經組態使得：若累加器之動態鎖存器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則電晶體709-1不導電，感測放大器不耦合至接地(如上文所闡述)，且先前儲存於感測放大器706中之資料值保持未改變(例如，Row Y資料值，因此若Row Y資料值係一「1」則AND操作結果係一「1」，且若Row Y資料值係一「0」，則AND操作結果係一「0」)。此操作使累加器中之資料值未改變(例如，來自列X)。
在AND操作之結果最初儲存於感測放大器706中之後，以上虛擬程式碼中之「對AND撤銷啟動」指示：AND控制信號變低，如圖8A中在t12處所展示，從而致使電晶體707-1停止導電以隔離感測放大器 706(及資料線705-1(D))與接地。若先前未進行，則可關閉列Y(如圖8A中在t13處所展示)且可停用感測放大器(如圖8A中在t14處藉由ACT正控制信號變低且RnIF負控制信號變高所展示)。在隔離資料線之情況下，以上虛擬程式碼中之「預充電」可藉由一平衡操作導致資料線之一預充電，如先前所闡述(例如，圖8A中所展示在t14處開始)。
在替代方案中，圖8A針對涉及可能運算元組合(例如，Row X/Row Y資料值00、10、01及11)中之每一者之一AND邏輯操作展示耦合至感測放大器(例如，圖7A中所展示之706)之資料線(例如，圖7A中所展示之705-1(D)及705-2(D_))上之電壓信號之行為及計算組件(例如，圖7A中所展示之731)之次級鎖存器之節點S1及S2上之電壓信號之行為。
儘管圖8A中所圖解說明之時序圖及上文所闡述之虛擬程式碼指示在開始將第二運算元(例如，Row Y資料值)載入至感測放大器中之後起始AND邏輯操作，但可藉由在開始將第二運算元(例如，Row Y資料值)載入至感測放大器中之前起始AND邏輯操作而成功地操作圖7A中所展示之電路。
圖8B圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖8B圖解說明與在開始將第二運算元(例如，Row Y資料值)載入至感測放大器中之後起始一OR邏輯操作相關聯之一時序圖。圖8B圖解說明第一與第二運算元資料值之各種組合之感測放大器及累加器信號。下文關於與圖7A中所展示之電路之一AND邏輯操作相關聯之虛擬程式碼論述特定時序圖信號。
一後續操作階段可替代地與對第一資料值(現在儲存於感測放大器706及計算組件731之次級鎖存器中)及第二資料值(儲存於耦合至列Y 704-Y之一記憶體胞元702-1中)執行OR操作相關聯。關於圖8B未重複先前關於圖8A中所展示之時間t1至t7所闡述之用以將Row X資料載 入至感測放大器及累加器中之操作。與對資料值進行OR操作相關聯之實例性虛擬程式碼可包含：對EQ撤銷啟動
開通列Y
激發感測放大器(在此之後Row Y資料駐存於感測放大器中)
關閉列Y
當關閉列Y時，感測放大器仍含有Row Y資料值。
啟動OR
此導致感測放大器經寫入為函數(例如，Row X OR Row Y)之值，此可如下對先前儲存於感測放大器中之來自列Y之資料值重寫：若累加器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料保持未改變(Row Y資料)
若累加器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則感測放大器資料經寫入為一「1」
此操作使累加器中之資料未改變。
對OR撤銷啟動
預充電
以上虛擬程式碼中所展示之「對EQ撤銷啟動」(圖8B中在t8處所展示)、「開通列Y」(圖8B中在t9處所展示)、「激發感測放大器」(圖8B中在t10處所展示)及「關閉列Y」(圖8B中在t13處所展示，且此可在起始特定邏輯功能控制信號之前發生)指示與先前關於AND操作虛擬程式碼所闡述相同之功能性。一旦適當地組態選定列Y之組態(例如，若邏輯操作結果將儲存於對應於列Y之記憶體胞元中則選定列Y經啟用或若邏輯操作結果將不儲存於對應於列Y之記憶體胞元中則選 定列Y經關閉以隔離記憶體胞元)，以上虛擬程式碼中之「啟動OR」便指示：OR控制信號變高(如圖8B中在t11處所展示)，此致使通過電晶體707-2導電。以此方式，啟動OR控制信號致使函數(例如，Row X OR Row Y)之值寫入至感測放大器。
在第一資料值(例如，Row X)儲存於計算組件731之次級鎖存器中且第二資料值(例如，Row Y)儲存於感測放大器706中之情況下，若累加器之動態鎖存器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則OR操作之結果取決於儲存於感測放大器706中之資料值(例如，來自列Y)。若儲存於感測放大器706中之資料值(例如，來自列Y)係一「1」，則OR操作之結果應係一「1」，但若儲存於感測放大器706中之資料值(例如，來自列Y)係一「0」，則OR操作之結果應亦係一「0」。感測電路750經組態使得：若累加器之動態鎖存器含有一「0」(其中電壓在節點S2上對應於一「0」)，則電晶體709-2關斷且不導電(且電晶體707-1亦關斷，此乃因AND控制信號未經確證)，因此感測放大器706不耦合至接地(任一側)，且先前儲存於感測放大器706中之資料值保持未改變(例如，Row Y資料值，使得若Row Y資料值係一「1」則OR操作結果係一「1」，且若Row Y資料值係一「0」則OR操作結果係一「0」)。
若累加器之動態鎖存器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則電晶體709-2導電(通過電晶體707-2同樣導電，此乃因OR控制信號經確證)，且耦合至資料線705-2(D_)之感測放大器706輸入耦合至接地，此乃因在節點S2上對應於一「1」之電壓致使電晶體709-2連同通過電晶體707-2(其亦導電，此乃因OR控制信號經確證)導電。以此方式，當累加器之次級鎖存器含有一「1」時將一「1」作為OR操作之一結果最初儲存於感測放大器706中而不管先前儲存於感測放大器中之資料值 如何。此操作使累加器中之資料未改變。在替代方案中，圖8B針對涉及可能運算元組合(例如，Row X/Row Y資料值00、10、01及11)中之每一者之一OR邏輯操作展示耦合至感測放大器(例如，圖7A中所展示之706)之資料線(例如，圖7A中所展示之705-1(D)及705-2(D_))上之電壓信號之行為及計算組件731之次級鎖存器之節點S1及S2上之電壓信號之行為。
在OR操作之結果最初儲存於感測放大器706中之後，以上虛擬程式碼中之「對OR撤銷啟動」指示：OR控制信號變低(如圖8B中在t12處所展示)，從而致使通過電晶體707-2停止導電以隔離感測放大器706(及資料線D 705-2)與接地。若先前未進行，則可關閉列Y(如圖8B中在t13處所展示)且可停用感測放大器(如圖8B中在t14處藉由ACT正控制信號變低且RnIF負控制信號變高所展示)。在隔離資料線之情況下，以上虛擬程式碼中之「預充電」可藉由一平衡操作導致資料線之一預充電，如先前所闡述及圖8B中在t14處所展示。
圖7A中所圖解說明之感測電路750可如下提供額外邏輯操作彈性。藉由在上文所闡述之AND及OR操作中用ANDinv控制信號之操作替代AND控制信號之操作及/或用ORinv控制信號之操作替代OR控制信號之操作，邏輯操作可自{Row X AND Row Y}改變為{-Row X AND Row Y}(其中「~Row X」指示與Row X資料值之一對立面，例如，NOT Row X)且可自{Row X OR Row Y}改變為{-Row X OR Row Y}。舉例而言，在涉及反轉資料值之一AND操作期間，可確證ANDinv控制信號而非AND控制信號，且在涉及反轉資料值之一OR操作期間，可確證ORInv控制信號而非OR控制信號。啟動AND-inv控制信號致使電晶體714-1導電且啟動ORinv控制信號致使電晶體714-2導電。在每一情形中，確證適當之反轉控制信號可使感測放大器翻轉且致使最初儲存於感測放大器706中之結果為使用反轉Row X及真實 Row Y資料值之AND操作之結果或使用反轉Row X及真實Row Y資料值之OR操作之結果。一個資料值之一真實或互補版本可在累加器中用於(舉例而言)藉由首先載入將反轉之一資料值且其次載入將不反轉之一資料值而執行邏輯操作(例如，AND、OR)。
在類似於上文關於使上文所闡述之AND及OR操作之資料值反轉所闡述之一方法中，圖7A中所展示之感測電路可藉由將非反轉資料值放入至累加器之動態鎖存器中且使用彼資料來使感測放大器706中之資料值反轉而執行一NOT(例如，反轉)操作。如先前所提及，啟動ORinv控制信號致使電晶體714-1導電且啟動ANDinv控制信號致使電晶體714-2導電。ORinv及/或ANDinv控制信號用於實施NOT函數，如下文進一步闡述：將Row X複製至累加器中
對EQ撤銷啟動
開通列X
激發感測放大器(在此之後Row X資料駐存於感測放大器中)
啟動LOAD(感測放大器資料(Row X)傳送至累加器之節點S1及S2且動態地駐存於彼處)
對LOAD撤銷啟動
啟動ANDinv及ORinv(此將互補資料值放在資料線上)
此導致感測放大器中之資料值經反轉(例如，使感測放大器鎖存器翻轉)
此操作使累加器中之資料未改變
對ANDinv及ORinv撤銷啟動
關閉列X
預充電
以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「開通列X」、 「激發感測放大器」、「啟動LOAD」及「對LOAD撤銷啟動」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將Row X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。然而，不是在將Row X資料載入至感測放大器706中且複製至動態鎖存器中之後關閉列X及預充電，而是可將累加器之動態鎖存器中之資料值之一互補版本放置於資料線上且因此藉由啟用(例如，致使電晶體導電)及停用反相電晶體(例如，ANDinv及ORinv)而傳送至感測放大器706。此導致感測放大器706自先前儲存於感測放大器中之真實資料值翻轉至儲存於感測放大器中之一互補資料值(例如，反轉資料值)。亦即，可藉由啟動及撤銷啟動ANDinv及ORinv而將累加器中之資料值之一真實或互補版本傳送至感測放大器。此操作使累加器中之資料未改變。
由於圖7A中所展示之感測電路750將AND、OR及NOT邏輯操作之結果最初儲存於感測放大器706中(例如，感測放大器節點上)，因此此等邏輯操作結果可容易地且迅速地傳達至任一經啟用列(在完成邏輯操作之後啟動任一列)及/或傳達至計算組件731之次級鎖存器中。亦可藉由在感測放大器706激發之前適當激發AND、OR、ANDinv及/或ORinv控制信號(及具有耦合至特定控制信號之一閘極之對應電晶體之操作)而互換用於AND、OR及/或NOT邏輯操作之感測放大器706及定序。
當以此方式執行邏輯操作時，感測放大器706可預種有來自累加器之動態鎖存器之一資料值以減少所利用之總體電流，此乃因當累加器函數複製至感測放大器706時感測放大器706未處於全軌電壓(例如，供應電壓或接地/參考電壓)。關於一經預種感測放大器706之一操作序列將資料線中之一者驅迫至參考電壓(從而使互補資料線處於VDD/2)或使互補資料線未改變。當感測放大器706激發時，感測放大 器706將各別資料線拉至全軌。使用此操作序列將對一經啟用列中之資料重寫。
可藉由使用一傳統DRAM隔離(ISO)方案將兩個相鄰資料線互補對多工(「多工傳輸」)而完成一SHIFT操作。根據本發明之實施例，移位電路723可用於使儲存於耦合至一特定互補資料線對之記憶體胞元中之資料值移位至對應於一不同互補資料線對之感測電路750(例如，感測放大器706)(例如，諸如對應於一左或右毗鄰互補資料線對之一感測放大器706)。如本文中所使用，一感測放大器706對應於在隔離電晶體721-1及721-2導電時感測放大器耦合至其之互補資料線對。SHIFT操作(向右或向左)不將Row X資料值預複製至累加器中。可如下總結用以使Row X向右移位之操作：對Norm撤銷啟動且啟動Shift
對EQ撤銷啟動
開通列X
激發感測放大器(在此之後經移位Row X資料駐存於感測放大器中)
啟動Norm且對Shift撤銷啟動
關閉列X
預充電
在以上虛擬程式碼中，「對Norm撤銷啟動且啟動Shift」指示：一NORM控制信號變低，從而致使移位電路723之隔離電晶體721-1及721-2不導電(例如，隔離感測放大器與對應互補資料線對)。SHIFT控制信號變高，從而致使隔離電晶體721-3及721-4導電，藉此將感測放大器706耦合至左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體721-1及721-2之記憶體陣列側上)。
在組態移位電路723之後，以上虛擬程式碼中所展示之「對EQ撤 銷啟動」、「開通列X」及「激發感測放大器」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將Row X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。在此等操作之後，耦合至左毗鄰互補資料線對之記憶體胞元之Row X資料值向右移位且儲存於感測放大器706中。
在以上虛擬程式碼中，「啟動Norm且對Shift撤銷啟動」指示：一NORM控制信號變高，從而致使移位電路723之隔離電晶體721-1及721-2導電(例如，將感測放大器耦合至對應互補資料線對)，且SHIFT控制信號變低，從而致使隔離電晶體721-3及721-4不導電且隔離感測放大器706與左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體721-1及721-2之記憶體陣列側上)。由於列X仍在作用中，因此已向右移位之Row X資料值透過隔離電晶體721-1及721-2傳送至對應互補資料線對之列X。
在Row X資料值向右移位至對應互補資料線對之後，停用選定列(例如，列X)，如以上虛擬程式碼中之「關閉列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充電，如上文所闡述。
可如下總結用以使Row X向左移位之操作：啟動Norm且對Shift撤銷啟動
對EQ撤銷啟動
開通列X
激發感測放大器(在此之後Row X資料駐存於感測放大器中)
對Norm撤銷啟動且啟動Shift
將感測放大器資料(向左移位之Row X)傳送至列X
關閉列X
預充電
在以上虛擬程式碼中，「啟動Norm且對Shift撤銷啟動」指示：一NORM控制信號變高，從而致使移位電路723之隔離電晶體721-1及721-2導電，且SHIFT控制信號變低，從而致使隔離電晶體721-3及721-4不導電。此組態將感測放大器706耦合至一對應互補資料線對且隔離感測放大器與右毗鄰互補資料線對。
在組態移位電路之後，以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「開通列X」及「激發感測放大器」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將Row X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。在此等操作之後，將耦合至對應於感測電路750之互補資料線對之記憶體胞元之Row X資料值儲存於感測放大器706中。
在以上虛擬程式碼中，「對Norm撤銷啟動且啟動Shift」指示：一NORM控制信號變低，從而致使移位電路723之隔離電晶體721-1及721-2不導電(例如，隔離感測放大器與對應互補資料線對)，且SHIFT控制信號變高，從而致使隔離電晶體721-3及721-4導電，從而將感測放大器耦合至左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體721-1及721-2之記憶體陣列側上)。由於列X仍在作用中，因此已向左移位之Row X資料值傳送至左毗鄰互補資料線對之列X。
在Row X資料值向左移位至左毗鄰互補資料線對之後，停用選定列(例如，列X)，如由「關閉列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充電，如上 文所闡述。
圖9係圖解說明根據本發明之若干項實施例之具有可選擇邏輯操作選擇邏輯之感測電路之一示意圖。圖9展示耦合至一對互補感測線905-1及905-2之一感測放大器906及經由通過閘極907-1及907-2耦合至感測放大器906之一計算組件931。通過閘極907-1及907-2之閘極可由可自邏輯操作選擇邏輯913-5輸出之一邏輯操作選擇邏輯信號PASS控制。圖9展示標記為「A」之計算組件931及標記為「B」之感測放大器906以指示儲存於計算組件931中之資料值係「A」資料值且儲存於感測放大器906中之資料值係「B」資料值，關於圖10所圖解說明之邏輯表中所展示。在操作時，當感測(例如讀取)到一記憶體胞，在該資料線905-1(DIGIT(n))或905-2(DIGIT(n)_)之一者上的電壓將會稍大於在該資料線905-1(DIGIT(n))或905-2(DIGIT(n)_)之另一者上的電壓。可將一ACT信號驅動至高且將該RNL*信號驅動至低以啟動(例如激發)該感測放大器906。
圖9中所圖解說明之感測電路950包含邏輯操作選擇邏輯913-5。在此實例中，邏輯913-5包括由一邏輯操作選擇邏輯信號PASS*控制之交換閘極942。邏輯操作選擇邏輯913-5亦包括四個邏輯選擇電晶體：邏輯選擇電晶體962，其耦合於交換電晶體942之閘極與一TF信號控制線之間；邏輯選擇電晶體952，其耦合於通過閘極907-1及907-2之閘極與一TT信號控制線之間；邏輯選擇電晶體954，其耦合於通過閘極907-1及907-2之閘極與一FT信號控制線之間；及邏輯選擇電晶體964，其耦合於交換電晶體942之閘極與一FF信號控制線之間。邏輯選擇電晶體962及952之閘極透過隔離電晶體950-1(具有耦合至一ISO信號控制線之一閘極)耦合至真實感測線(例如，905-1)，且邏輯選擇電晶體964及954之閘極透過隔離電晶體950-2(亦具有耦合至一ISO信號控制線之一閘極)耦合至互補感測線(例如，905-2)。
邏輯選擇電晶體952及954分別類似於電晶體707-1(耦合至一AND信號控制線)及電晶體707-2(耦合至一OR信號控制線)而經配置，如圖7A中所展示。邏輯選擇電晶體952及954之操作基於TT及FT選擇信號之狀態及在確證ISO信號時各別互補感測線上之資料值而係類似的。邏輯選擇電晶體962及964亦以類似於交換電晶體942之控制連續性之一方式操作。亦即，為開通(OPEN，例如，接通)交換電晶體942，在真實感測線上之資料值為「1」(在繪示為「S」之真實感測線上之資料值)之情況下啟動TF控制信號(例如，為高)，或在互補感測線上之資料值為「1」(在繪示為「S*」之互補感測線上之資料值)之情況下啟動FF控制信號(例如，為高)。若對應感測線(例如，特定邏輯選擇電晶體之閘極耦合至其之感測線)上之各別控制信號或資料值並非高的，則交換電晶體942將不由一特定邏輯選擇電晶體開通。
PASS*控制信號未必與PASS控制信號互補。例如，可能同時啟動PASS及PASS*控制信號兩者或對該兩者撤銷啟動。然而，同時啟動PASS及PASS*控制信號兩者使互補感測線對短接在一起，此可係待避免之一破壞性組態。圖10中所圖解說明之邏輯表中總結圖9中所圖解說明之感測電路之邏輯操作結果。
圖10係圖解說明根據本發明之若干項實施例之可由圖9中所展示之感測電路實施之可選擇邏輯操作結果之一邏輯表。四個邏輯選擇控制信號(例如，TF、TT、FT及FF)連同存在於互補感測線上之一特定資料值可用於選擇複數個邏輯操作中之一者來實施涉及儲存於感測放大器906及計算組件931中之開始資料值。該四個控制信號連同存在於互補感測線上之一特定資料值控制通過閘極907-1及907-2以及交換電晶體942之連續性，此又在激發之前/之後影響計算組件931及/或感測放大器906中之資料值。選擇性地控制交換電晶體942之連續性之能力促進實施涉及反轉資料值(例如，反轉運算元及/或反轉結果)之邏輯操 作以及其他。
圖10中所圖解說明之邏輯表展示1044處之欄A中所展示之儲存於計算組件931中之開始資料值及1045處之欄B中所展示之儲存於感測放大器906中之開始資料值。圖10之邏輯表中之其他3個頂欄標題(未開通(NOT OPEN)1056、開通真實(OPEN TRUE)1070及反轉開通(OPEN INVERT)1071)係指通過閘極907-1及907-2以及交換電晶體942之連續性，通過閘極907-1及907-2以及交換電晶體942可分別取決於在確證ISO控制信號時四個邏輯選擇控制信號(例如，TF、TT、FT及FF)之狀態連同存在於互補感測線對705-1及705-2上之一特定資料值而經控制為開通或關閉。「未開通」欄對應於通過閘極907-1及907-2以及交換電晶體942兩者皆處於一非導電狀況中，「開通真實」對應於通過閘極907-1及907-2處於一導電狀況中，且「反轉開通」對應於交換電晶體942處於一導電狀況中。圖10之邏輯表中未反映對應於通過閘極907-1及907-2以及交換電晶體942兩者皆處於一導電狀況中之組態，此乃因此組態導致感測線短接在一起。
經由通過閘極907-1及907-2以及交換電晶體942之連續性之選擇性控制，圖10之邏輯表之上部部分之第一組兩列之三個欄中之每一者可與在第一組下面之第二組兩列之三個欄中之每一者組合以提供對應於九個不同邏輯操作之3×3=9個不同結果組合，如由1075處所展示之各種連接路徑所指示。圖10中所圖解說明之邏輯表中總結可由感測電路950實施之九個不同可選擇邏輯操作。
圖10中所圖解說明之邏輯表之下部部分之欄展示包含邏輯選擇控制信號之狀態之一標題1080。舉例而言，一第一邏輯選擇控制信號之狀態提供於列1076中，一第二邏輯選擇控制信號之狀態提供於列1077中，一第三邏輯選擇控制信號之狀態提供於列1078中，且一第四邏輯選擇控制信號之狀態提供於列1079中。列1047中總結對應於結果 之特定邏輯操作。
如此，圖9中所展示之感測電路可用於執行如圖10中所展示之各種邏輯操作。舉例而言，根據本發明之若干項實施例，可操作感測電路950以執行與比較記憶體中之資料型樣相關聯之各種邏輯操作(例如，AND及OR邏輯操作)。
根據各種實施例，舉例而言，可在一記憶體中處理器(PIM)器件之一記憶體陣列核心(諸如一DRAM每記憶體胞元一個電晶體(例如，1T1C)組態，為6F^2或4F^2記憶體胞元大小)中實現通用計算。與可在不將資料傳送出記憶體陣列(例如，DRAM)或激發一行解碼之情況下藉由並行計算一整個資料庫而達成之累積速度相反地，就單個指令速度而言未實現本文中所闡述之裝置及方法之優點。換言之，可消除資料傳送時間。舉例而言，本發明之裝置可使用耦合至一資料線(例如，一16K記憶體胞元行)之記憶體胞元中之資料值同時執行AND或OR。
在其中移出資料以用於邏輯操作處理(例如，使用32或64位元暫存器)之先前方法感測電路中，可並行執行與本發明之裝置相比較較少之操作。以此方式，與涉及與記憶體離散之一中央處理單元(CPU)使得資料必須在其之間傳送之習用組態相比較，有效地提供顯著較高輸送量。根據本發明之一裝置及/或方法亦可使用少於其中CPU與記憶體離散之組態之能量/面積。此外，本發明之一裝置及/或方法可對較小能量/面積優點進行改良，此乃因記憶體中陣列邏輯操作藉由消除某些資料值傳送而節省能量。
儘管本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，旨在實現相同結果之一配置可替代所展示之具體實施例。本發明意欲涵蓋本發明之一或多個實施例之改寫或變化。應理解，已以一說明性方式而非一限定性方式做出以上闡述。在審閱以上闡述 後，熟習此項技術者將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一或多個實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之一或多個實施例之範疇應參考所附申請專利範圍連同授權此等申請專利範圍之等效內容之全部範疇來判定。
在前述實施方式中，出於簡化本發明之目的，將某些特徵一起集合於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之意圖。而是，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入至實施方案中，其中每一請求項獨立地作為一單獨實施例。
201‧‧‧記憶體陣列/陣列
203-1至203-T‧‧‧記憶體胞元/胞元
204-1‧‧‧存取線/字線
204-2‧‧‧存取線/字線
204-3‧‧‧存取線/字線
204-4‧‧‧存取線/字線/暫時儲存列
204-5‧‧‧存取線/字線/結果列
205-1‧‧‧感測線/數位線
205-2‧‧‧感測線/數位線
205-S‧‧‧感測線/數位線
206-1‧‧‧感測放大器
206-2‧‧‧感測放大器
206-U‧‧‧感測放大器
208-1‧‧‧電晶體
208-2‧‧‧電晶體
208-V‧‧‧電晶體
210-1至210-W‧‧‧行解碼線
214‧‧‧次級感測放大器
231-1‧‧‧計算組件
231-2‧‧‧計算組件
231-X‧‧‧計算組件
234‧‧‧輸入/輸出線

Claims (26)

  1. 一種用於操作一記憶體之方法，其包括：使用耦合至一記憶體胞元陣列之一對互補感測線之感測電路判定儲存於耦合至該對中之一第一感測線之若干個記憶體胞元中之資料之一互斥或(XOR)值而不使用一輸入/輸出線傳送來自該陣列之該資料，其中判定該XOR值包括：對以下各項執行一AND操作：對儲存於耦合至該第一感測線之一第一記憶體胞元中之一第一資料值及儲存於耦合至該第一感測線之一第二記憶體胞元中之一第二資料值執行之一NAND操作之一結果值；及對該第一資料值及該第二資料值執行之一OR操作之一結果值。
  2. 如請求項1之方法，其中執行該NAND操作包含：使該感測電路之一計算組件載入有該第一資料值；啟用該第二記憶體胞元耦合至其之一存取線及一第一通過電晶體，此導致對應於對該第一資料值及該第二資料值執行之一AND操作之一資料值儲存於該計算組件中，其中該第一通過電晶體具有耦合至該第一感測線之一第一源極/汲極區域；及使儲存於該計算組件中之該資料值反轉，該反轉資料值係該NAND操作之該結果值。
  3. 如請求項2之方法，其中使儲存於該計算組件中之該資料值反轉包括：啟用耦合至該感測電路之一交叉耦合之鎖存器且耦合至該對互補感測線中之一者的一反相電晶體。
  4. 如請求項2之方法，其中使耦合至該對互補感測線之該計算組件 載入有該第一資料值包括：啟用一第一存取線及該對互補感測線。
  5. 如請求項2至4中任一項之方法，其進一步包括藉由啟用第三存取線而將該NAND操作之該結果值寫入至耦合至該第一感測線之一第三記憶體胞元。
  6. 如請求項2至4中任一項之方法，其中執行該OR操作包含：使該計算組件載入有該第一資料值；及啟用該第二記憶體胞元耦合至其之該存取線及具有耦合至該對互補感測線中之一第二感測線之一第一源極/汲極區域之一第二通過電晶體，使得該OR操作之該結果值儲存於該計算組件中。
  7. 如請求項5之方法，其中對該NAND操作之該結果值及該OR操作之該結果值執行該AND操作包含：啟用儲存該NAND操作之該結果值之該第三記憶體胞元耦合至其之一存取線；及啟用該第一通過電晶體，此導致對該NAND結果值及該OR結果值執行之該AND操作之一結果值儲存於該計算組件中，其中該結果值係對應於該第一資料值及該第二資料值之該XOR值。
  8. 一種記憶體裝置，其包括：一記憶體胞元陣列，其將資料儲存於耦合至一感測線之一記憶體胞元群組中；感測電路，其耦合至該陣列且經組態以在不經由一輸入/輸出線將資料傳送出該陣列之情況下對該資料執行一XOR操作，其中該XOR操作包含：對儲存於耦合至一第一存取線之一第一記憶體胞元中之一資料值及儲存於耦合至一第二存取線之一第二記憶體胞元中 之一資料值執行之一NAND操作，其中該NAND操作之一結果值儲存於耦合至一第三存取線之一第三記憶體胞元中；對儲存於該第一記憶體胞元及該第二記憶體胞元中之該等資料值執行之一OR操作；及對該NAND操作之該結果值及該OR操作之一結果值執行之一AND操作。
  9. 如請求項8之記憶體裝置，其中該感測電路包括耦合至包括該感測線及一互補感測線之一對互補感測線之一感測放大器及一計算組件，且其中該感測電路經組態以接收若干個控制信號以與執行該NAND操作相關聯地：使該計算組件載入有該第一資料值；藉由啟用該第二存取線以及耦合至該對互補感測線中之一者之一第一通過電晶體及耦合至該對互補感測線中之另一者之一第二通過電晶體中之僅一者而對該第一資料值及該第二資料值執行一第一AND操作，此導致該第一AND操作之一結果值儲存於該計算組件中；且使儲存於該計算組件中的該第一AND操作之該結果值反轉，此導致該計算組件儲存該NAND操作之一結果值。
  10. 如請求項9之記憶體裝置，其中該感測電路經組態以接收若干個控制信號以藉由啟用該第二存取線、該第一通過電晶體及該第二通過電晶體而與執行該NAND操作相關聯地載入該計算組件。
  11. 如請求項8之記憶體裝置，其中該感測電路包括耦合至包括該感測線及一互補感測線之一對互補感測線之一感測放大器及一計算組件，且其中該感測電路經組態以接收若干個控制信號以與執行該OR操作相關聯地：使耦合至該感測線之該計算組件載入有儲存於該第一記憶體 胞元中之該資料值；及啟用對應於該第二記憶體胞元之一存取電晶體且啟動耦合至該感測線之一通過電晶體及耦合至該互補感測線之一通過電晶體中之僅一者，此導致該OR操作之一結果值儲存於該計算組件中。
  12. 如請求項8至11中任一項之記憶體裝置，其中該感測電路包括耦合至包括該感測線及一互補感測線之一對互補感測線之一感測放大器及一計算組件，且其中該感測電路經組態以接收若干個控制信號以與執行該AND操作相關聯地：啟用對應於該第三記憶體胞元之一存取電晶體；及啟動耦合至該對互補感測線中之一者之一第一通過電晶體及耦合至該對互補感測線中之另一者之一第二通過電晶體中之僅一者，此導致該AND操作之一結果值儲存於該計算組件中。
  13. 如請求項12之記憶體裝置，其中該感測電路進一步經組態以接收若干個控制信號以藉由啟用對應於耦合至一第四存取線之一第四記憶體單元之一存取電晶體同時啟動該第一通過電晶體及該第二通過電晶體兩者而與執行該AND操作相關聯地將該AND操作之一結果值自該計算組件複製至該第四記憶體單元。
  14. 一種記憶體裝置，其包括：一記憶體胞元陣列，其包括：複數個感測線，其耦合至若干個記憶體胞元；及複數個存取線，其耦合至該若干個記憶體胞元；及感測電路，其耦合至該陣列且經組態以在不經由一輸入/輸出(I/O)線傳送來自該陣列之資料之情況下在一逐感測線基礎上對儲存於耦合至該複數個感測線之該若干個記憶體胞元中之每一者中之資料值執行若干個互斥或(XOR)操作。
  15. 如請求項14之記憶體裝置，其中該複數個感測線包含複數個互補感測線且每一組互補感測線耦合至一感測放大器及一計算組件。
  16. 如請求項15之記憶體裝置，其包括耦合至該等互補感測線中之一者之一第一組通過電晶體及耦合至該等互補感測線中之另一者之一第二組通過電晶體，其中該第一組通過電晶體及該第二組通過電晶體耦合於對應於該複數個感測線中之每一感測線之該等感測放大器與該等計算組件之間。
  17. 如請求項16之記憶體裝置，其包括耦合至該等互補感測線中之該一者之一第一組反相電晶體及耦合至該等互補感測線中之該另一者之一第二組反相電晶體，其中該第一組反相電晶體及該第二組反相電晶體各自耦合至該等對應感測放大器及計算組件。
  18. 一種用於操作一記憶體之方法，其包括：使用耦合至若干個感測線中之每一者之感測電路對儲存於耦合至若干個存取線及該若干個感測線之記憶體胞元中之資料值執行XOR操作，其中在一逐感測線基礎上對儲存於耦合至該感測電路中之每一者之該等記憶體胞元中之資料值並行執行該等XOR操作，且在該逐感測線基礎上執行該等XOR操作包含：對儲存於耦合至存取線之若干個記憶體胞元中之資料值執行若干個NAND操作；將該若干個NAND操作之結果儲存於耦合至一存取線且耦合至該對應感測電路中之每一者之對應記憶體胞元中；對儲存於該若干個記憶體胞元中之該等資料值執行若干個OR操作；及 對該對應若干個NAND操作中之每一者之該等結果及該對應若干個OR操作中之每一者之結果執行若干個AND操作。
  19. 如請求項18之方法，其中執行該若干個NAND操作包括：藉由啟用一第一存取線及互補感測線對中之每一者而使耦合至該等互補感測線對中之每一者之感測電路載入有儲存於耦合至一第一存取線之記憶體胞元中之一第一組資料值；藉由啟用一第二存取線及耦合至該等互補感測線對中之一者之一第一組通過電晶體而對該第一組資料值及儲存於耦合至該第二存取線之記憶體胞元中之一第二組資料值執行一第一組AND操作；及使該對應感測電路中之每一者中之該第一組AND操作之一結果反轉。
  20. 如請求項19之方法，其中：在執行該第一組AND操作之前停用該第一存取線及該等互補感測線對；及在使該第一組AND操作之該等結果反轉之前停用該第二存取線及該第一組通過電晶體。
  21. 如請求項19之方法，其中使該第一組AND操作之該等結果反轉包括：啟用耦合至該對應感測電路中之每一者之一交叉耦合之鎖存器群組且耦合至該等互補感測線對中之該一者之一組反相電晶體。
  22. 如請求項21之方法，其中在儲存該第一組AND操作之該等反轉結果之前停用該組反相電晶體。
  23. 如請求項19至22中任一項之方法，其中儲存該若干個NAND操作之該等結果包括：啟用耦合至儲存該若干個NAND操作之該等結果之該等對應記憶體胞元的該存取線。
  24. 如請求項23之方法，其中在執行該若干個OR操作之前停用耦合至儲存該若干個NAND操作之該等結果之該等對應記憶體胞元的該存取線。
  25. 如請求項19至22中任一項之方法，其中執行該若干個OR操作包括：藉由啟用該第一存取線而使耦合至該等互補感測線對之該感測電路載入有對應於該等互補感測線對中之每一者之該第一組資料值；及啟用該第二存取線及耦合至該等互補感測線對中之另一者之一第二組通過電晶體。
  26. 如請求項25之方法，其中在執行第二組AND操作之前停用該第二存取線及對應第二通過電晶體中之每一者。
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