TWI530961B - 使用感測電路執行邏輯運算之裝置及方法 - Google Patents

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Description

使用感測電路執行邏輯運算之裝置及方法
本發明大體上係關於半導體記憶體及方法，且更特定言之係關於關於使用感測電路執行邏輯運算之裝置及方法。
記憶體器件通常提供為電腦或其他電子系統中之內部半導體積體電路。存在諸多不同類型之記憶體，包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力以維持其資料(例如，主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)等。非揮發性記憶體可藉由在未供電時留存所儲存資料而提供永久性資料且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM))及磁阻性隨機存取記憶體(MRAM)(諸如自旋扭矩傳送隨機存取記憶體(STT RAM))等。
電子系統通常包含數個處理資源(例如，一或多個處理器)，其等可擷取及執行指令且將所執行指令之結果儲存至一合適位置。一處理器可包括數個功能單元，諸如算術邏輯單元(ALU)電路、浮點單元(FPU)電路及/或一組合邏輯區塊，(例如)該等功能單元可用於藉由對資料(例如，一或多個運算元)執行諸如AND、OR、NOT、NAND、 NOR及XOR邏輯運算之邏輯運算而執行指令。舉例而言，功能單元電路(FUC)可用於對運算元執行諸如加法、減法、乘法及/或除法之算術運算。
在將指令提供至FUC以供執行中可涉及一電子系統中之數個組件。指令可由(例如)諸如一控制器及/或主機處理器之一處理資源產生。資料(例如，將對其執行指令之運算元)可儲存於可藉由FUC存取之一記憶體陣列中。可自該憶體陣列擷取指令及/或資料且可在FUC開始對資料執行指令之前序列化及/或緩衝指令及/或資料。此外，因為可透過FUC以一或多個時脈循環執行不同類型之運算，所以亦可序列化及/或緩衝指令及/或資料之中間結果。
在諸多例項中，處理資源(例如，處理器及/或相關聯之UFC)可在記憶體陣列外部，且經由處理資源與記憶體陣列之間的一匯流排存取資料以執行一組指令。可在一記憶體中處理器(PIM)器件中改良處理效能，其中可在一記憶體內部及/或附近(例如，直接在與記憶體陣列相同之一晶片上)實施一處理器，此可節省處理之時間及電力。然而，此等PIM器件可具有諸如一增大晶片大小之各種缺點。再者，此等PIM器件仍可消耗與執行邏輯運算(例如，計算功能)相關聯之非所要電量。
100‧‧‧計算系統/系統
110‧‧‧主機
120‧‧‧記憶體器件
130‧‧‧記憶體陣列
140‧‧‧控制電路
142‧‧‧位址電路
144‧‧‧輸入/輸出(I/O)電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
156‧‧‧輸入/輸出(I/O)匯流排
202‧‧‧存取器件/記憶體單元電晶體/存取電晶體
203‧‧‧儲存元件/電容器/信號
204-0‧‧‧字線/信號/列/列信號
204-1‧‧‧字線/信號/列/列信號
204-2‧‧‧字線
204-3‧‧‧字線
204-N‧‧‧字線
204-R‧‧‧列R
205-1‧‧‧數位線/感測線/感測線電壓信號/信號
205-2‧‧‧數位線/感測線/感測線電壓信號/信號
206‧‧‧感測放大器
207-1‧‧‧電晶體/傳遞電晶體
207-2‧‧‧電晶體/傳遞電晶體
208-1‧‧‧NMOS電晶體
208-2‧‧‧NMOS電晶體
209-1‧‧‧PMOS電晶體
209-2‧‧‧PMOS電晶體
211‧‧‧控制信號/信號
211-1‧‧‧控制信號
211-2‧‧‧控制信號
212-1‧‧‧負控制信號/控制信號/控制線
212-2‧‧‧正控制信號/控制信號/控制線
213‧‧‧信號
214-1‧‧‧反相電晶體
214-2‧‧‧反相電晶體
216-1‧‧‧電晶體
216-2‧‧‧電晶體
217-1‧‧‧共同節點
217-2‧‧‧共同節點
225‧‧‧平衡電壓
226‧‧‧平衡信號
228‧‧‧負控制信號
230‧‧‧記憶體陣列
231‧‧‧計算組件/正控制信號
272‧‧‧接地電壓
274‧‧‧供應電壓
285-1‧‧‧時序圖
285-2‧‧‧時序圖
285-3‧‧‧時序圖
285-4‧‧‧時序圖
285-5‧‧‧時序圖
305-1‧‧‧互補感測線
305-2‧‧‧互補感測線
306‧‧‧感測放大器
321-1‧‧‧隔離電晶體
321-2‧‧‧隔離電晶體
322‧‧‧控制信號
323-1‧‧‧電晶體
323-2‧‧‧電晶體
324‧‧‧電晶體
325‧‧‧平衡電壓
326‧‧‧控制信號
327-1‧‧‧n通道電晶體
327-2‧‧‧n通道電晶體
328‧‧‧負控制信號
329-1‧‧‧p通道電晶體
329-2‧‧‧p通道電晶體
331‧‧‧正控制信號
332-1‧‧‧電晶體
332-2‧‧‧電晶體
333‧‧‧信號
334-1‧‧‧輸入/輸出(I/O)線
334-2‧‧‧輸入/輸出(I/O)線
圖1係根據本發明之數項實施例之呈包含一記憶體器件之一計算系統之形式之一裝置之一方塊圖。
圖2A圖解說明根據本發明之數項實施例之耦合至感測電路之一記憶體陣列之一部分之一示意圖。
圖2B圖解說明根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之一時序圖。
圖2C-1及圖2C-2圖解說明根據本發明之數項實施例之與使用感 測電路執行數個邏輯運算相關聯之時序圖。
圖2D-1及圖2D-2圖解說明根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之時序圖。
圖3圖解說明根據本發明之數項實施例之感測電路之一部分之一示意圖。
本發明包含關於使用感測電路執行邏輯運算之裝置及方法。一例示性裝置包括一記憶體單元陣列及包括耦合至該陣列之一感測線之一主要鎖存器之感測電路。該感測電路可經組態以：藉由感測耦合至該感測線之一記憶體單元執行一邏輯運算之一第一運算階段；藉由感測耦合至該感測線之各自數目個不同記憶體單元執行該邏輯運算之數個中間運算階段；及在不執行一感測線位址存取之情況下將該第一運算階段及該數個中間運算階段之一結果累積於耦合至該主要鎖存器之一次要鎖存器中。
相較於先前系統，諸如先前PIM系統及具有一外部處理器(例如，定位於一記憶體陣列外部(諸如在一單獨積體電路晶片上)之一處理資源)之系統，本發明之數項實施例可提供與執行計算功能相關聯之改良平行性及/或減小電力消耗。舉例而言，數項實施例可在(例如)未經由一匯流排(例如，資料匯流排、位址匯流排、控制匯流排)將資料自記憶體陣列及感測電路傳送出之情況下提供執行諸如整數加、減、乘、除及CAM(內容可定址記憶體)功能之完整計算功能。此等計算功能可涉及執行數個邏輯運算(例如，AND、OR、NOT、NOR、NAND、XOR等)。然而，實施例不限於此等實例。舉例而言，執行邏輯運算可包含執行數個非布林邏輯運算，諸如複製、比較、破壞等。
在先前方法中，資料可自陣列及感測電路(例如，經由包括輸入/ 輸出(I/O)線之一匯流排)傳送至諸如一處理器、微處理器及/或計算引擎之一處理資源，該處理資源可包括ALU電路及/或經組態以執行適當邏輯運算之其他功能單元電路。然而，將資料自一記憶體陣列及感測電路傳送至此(等)處理資源可涉及顯著電力消耗。即使處理資源定位於與記憶體陣列相同之一晶片上，將資料自陣列移出至計算電路仍可消耗顯著電力，此可涉及：執行一感測線位址存取(例如，觸發(firing)一行解碼信號)以便將資料自感測線傳送至I/O線(例如，本地I/O線)上；將資料移動至陣列周邊；及提供資料至計算功能。
此外，(該等)處理資源之電路(例如，計算引擎)可不符合與一記憶體陣列相關聯之間距規則。舉例而言，一記憶體陣列之單元可具有4F2或6F2單元大小，其中「F」係對應於該等單元之一特徵大小。因而，與先前PIM系統之ALU電路相關聯之器件(例如，邏輯閘)可能無法形成於與記憶體單元之間距上，此可影響(例如)晶片大小及/或記憶體密度。本發明之數項實施例包含形成於與陣列之記憶體單元之間距上且能夠執行諸如下文描述之計算功能之計算功能之感測電路。
在本發明之以下詳細描述中，參考形成本發明之一部分且其中藉由圖解展示本發明之一或多項實施例可如何實踐之隨附圖式。足夠詳細描述此等實施例以使一般技術者能夠實踐本發明之實施例，且應理解，可在不脫離本發明之範疇之情況下利用其他實施例且做出程序、電及/或結構改變。如在本文中使用，標示符「N」(尤其關於圖式中之參考數字)可指示可包含如此指定之數個特定特徵。如在本文中使用，「數個」特定事物可指代一或多個此等事物(例如，數個記憶體陣列可指代一或多個記憶體陣列)。
本文中之圖遵循一編號慣例，其中首位或前幾位數字對應於圖式圖號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字識別不同圖之間的類似元件或組件。舉例而言，206可參考圖2A中之 元件「06」，且一類似元件可在圖3中參考為306。如將暸解，可添加、交換及/或消除在本文之各種實施例中展示之元件，以便提供本發明之數項額外實施例。另外，如將暸解，在圖中提供之元件之比例及相對尺度旨在圖解說明本發明之某些實施例，且不應視為一限制意義。
圖1係根據本發明之數項實施例之呈包含一記憶體器件120之一計算系統100之形式之一裝置之一方塊圖。如在本文中使用，一記憶體器件120、一記憶體陣列130及/或感測電路150亦可被單獨視為一「裝置」。
系統100包含耦合至記憶體器件120之一主機110，記憶體器件120包含一記憶體陣列130。主機110可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一智慧型電話或一記憶體卡讀取器以及各種其他類型之主機。主機110可包含一系統主機板及/或背板且可包含數個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含單獨積體電路，或主機110及記憶體器件120皆可位於相同積體電路上。舉例而言，系統100可為一伺服器系統及/或一高效能計算(HPC)系統及/或其等之一部分。儘管在圖1中展示之實例圖解說明具有一范紐曼(Von Neumann)架構之一系統，但本發明之實施例可以非范紐曼架構(例如，一杜林機(Turing machine)，其可不包含通常與一范紐曼架構相關聯之一或多個組件(例如，CPU、ALU等))實施。
為明確起見，系統100已經簡化以集中於與本發明特定相關之特徵。舉例而言，記憶體陣列130可為DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/NOR快閃陣列。陣列130可包括配置成藉由存取線(在本文中可稱為字線或選擇線)耦合之列及藉由感測線(在本文中可稱為數位線或資 料線)耦合之行之記憶體單元。儘管在圖1中展示一單一陣列130，但實施例並不如此受限制。舉例而言，記憶體器件120可包含數個陣列130(例如，數個DRAM單元庫)。結合圖2A描述一例示性DRAM陣列。
記憶體器件120包含位址電路142以鎖存經由一I/O匯流排156(例如，一資料匯流排)透過I/O電路144提供之位址信號。藉由一列解碼器146及一行解碼器152接收及解碼位址信號以存取記憶體陣列130。可藉由使用感測電路150感測感測線上之電壓及/或電流改變而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取及鎖存一頁(例如，列)資料。I/O電路144可用於經由I/O匯流排156與主機110之雙向資料通信。寫入電路148用於將資料寫入至記憶體陣列130。
控制電路140解碼藉由控制匯流排154自主機110提供之信號。此等信號可包含用於控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料擦除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制電路140負責執行來自主機110之指令。控制電路140可為一狀態機、一定序器或某一其他類型之控制器。
下文結合圖2A及圖3進一步描述感測電路150之一實例。舉例而言，在數項實施例中，感測電路150可包括數個感測放大器(例如，圖2A中展示之感測放大器206或圖3中展示之感測放大器306)及數個計算組件(例如，圖2A中展示之計算組件231)，該等計算組件可包括一累加器且可用於(例如，對與互補感測線相關聯之資料)執行邏輯運算。在數項實施例中，感測電路(例如，150)可用於使用儲存於陣列130中之資料作為輸入來執行邏輯運算且將邏輯運算之結果儲存回至陣列130而不經由一感測線位址存取傳送(例如，未觸發一行解碼信號)。因而，各種計算功能可使用感測電路150執行而非(或結合)藉由感測 器電路外部之處理資源(例如，藉由與主機110相關聯之一處理器及/或定位於器件120上(例如，在控制電路140上或別處)之其他處理電路，諸如ALU電路)執行。在各種先前方法中，舉例而言，與一運算元相關聯之資料將經由感測電路自記憶體讀取且經由I/O線(例如，經由本地I/O線及/或全域I/O線)提供至外部ALU電路。外部ALU電路可包含數個暫存器且將使用運算元執行計算功能，且結果將經由I/O線傳送回至陣列。相比之下，在本發明之數項實施例中，感測電路(例如，150)經組態以對儲存於記憶體(例如，陣列130)中之資料執行邏輯運算且在不啟動(例如，啟用)耦合至感測電路(其可形成於與陣列之記憶體單元之間距上)之一I/O線(例如，一本地I/O線)之情況下將結果儲存回至記憶體。啟動一I/O線可包含啟用(例如，開啟)具有耦合至一解碼信號(例如，一行解碼信號)之一閘極及耦合至I/O線之一源極/汲極之一電晶體。實施例並不如此受限制。舉例而言，在數項實施例中，感測電路(例如，150)可用於在不啟動陣列之行解碼線之情況下執行邏輯運算；然而，可啟動本地I/O線以便將一結果傳送至除返回至陣列以外之一合適位置(例如，至一外部暫存器)。
因而，在數項實施例中，由於感測電路150可在不使用一外部處理資源之情況下執行適當邏輯運算以執行此等計算功能，故在陣列130及感測電路150外部之電路無需執行計算功能。因此，感測電路150可用於(至少在一定程度上)補充及/或替換此一外部處理資源(或至少此一外部處理資源之頻寬)。然而，在數項實施例中，感測電路150可用於執行除藉由一外部處理資源(例如，主機110)執行之邏輯運算以外之邏輯運算(例如，執行指令)。舉例而言，主機110及/或感測電路150可限於僅執行特定邏輯運算及/或特定數目個邏輯運算。
圖2A圖解說明根據本發明之數項實施例之耦合至感測電路之一記憶體陣列230之一部分之一示意圖。在此實例中，記憶體陣列230係 1T1C(一電晶體一電容器)記憶體單元之一DRAM陣列，每一1T1C記憶體單元包括一存取器件202(例如，電晶體)及一儲存元件203(例如，一電容器)。在數項實施例中，記憶體單元係破壞性讀取記憶體單元(例如，讀取儲存於單元中之資料破壞資料，使得最初儲存於單元中之資料在讀取之後經再新)。陣列230之單元配置成藉由字線204-0(列0)、204-1(列1)、204-2(列2)、204-3(列3)、...、204-N(列N)耦合之列及藉由感測線(例如，數位線)205-1(D)及205-2(D_)耦合之行。在此實例中，單元之每一行與一對互補感測線205-1(D)及205-2(D_)相關聯。儘管在圖2A中僅圖解說明記憶體單元之一單一行，但實施例並不如此受限制。舉例而言，一特定陣列可具有數行之記憶體單元及/或感測線(例如，4,096個、8,192個、16,384個等)。一特定記憶體單元電晶體202之一閘極耦合至其對應字線204-0、204-1、204-2、204-3、...、204-N，一第一源極/汲極區域耦合至其對應感測線205-1，且一特定記憶體單元電晶體之一第二源極/汲極區域耦合至其對應電容器203。儘管在圖2A中未圖解說明，然感測線205-2亦可耦合至記憶體單元之一行。
根據本發明之數項實施例，陣列230耦合至感測電路。在此實例中，感測電路包括一感測放大器206及一計算組件231。感測電路可為在圖1中展示之感測電路150。感測放大器206耦合至對應於記憶體單元之一特定行之互補感測線D、D_。感測放大器206可為諸如在下文結合圖3描述之感測放大器306之一感測放大器。因而，感測放大器206可經操作以判定儲存於一選定單元中之一狀態(例如，邏輯資料值)。實施例不限於例示性感測放大器206。舉例而言，根據在本文中描述之數項實施例之感測電路可包含電流模式感測放大器及/或單端感測放大器(例如，耦合至一感測線之感測放大器)。
在數項實施例中，一計算組件(例如，231)可包括形成於與感測 放大器(例如，206)之電晶體及/或陣列(例如，230)之記憶體單元之間距上之數個電晶體，該等電晶體可符合一特定特徵大小(例如，4F2、6F2等)。如在下文進一步描述，計算組件231可結合感測放大器206一起操作以使用來自陣列230之資料作為輸入而執行各種邏輯運算且在未經由一感測線位址存取傳送資料之情況下(例如，在未觸發一行解碼信號使得資料經由本地I/O線傳送至陣列及感測電路外部之電路之情況下)將結果儲存回至陣列230。因而，本發明之數項實施例可能夠使用少於各種先前方法之電力執行邏輯運算及與其相關聯之計算功能。另外，由於數項實施例無需跨I/O線傳送資料以便執行計算功能，故數項實施例可實現相較於先前方法之一增大並行處理能力。
在圖2A中圖解說明之實例中，對應於計算組件231之電路包括耦合至感測線D及D_之每一者之五個電晶體；然而，實施例不限於此實例。電晶體207-1及207-2具有分別耦合至感測線D及D_之一第一源極/汲極區域，及耦合至一交叉耦合鎖存器(例如，耦合至一對交叉耦合電晶體(諸如交叉耦合NMOS電晶體208-1及208-2及交叉耦合PMOS電晶體209-1及209-2)之閘極)之一第二源極/汲極區域。如在本文進一步描述，包括電晶體208-1、208-2、209-1及209-2之交叉耦合鎖存器可稱為一次要鎖存器(對應於感測放大器206之交叉耦合鎖存器在本文中可稱為一主要鎖存器)。
電晶體207-1及207-2可稱為傳遞電晶體，其等可經由各自信號211-1(Passd)及211-2(Passdb)啟用以便將各自感測線D及D_上之電壓或電流傳遞至包括電晶體208-1、208-2、209-1及209-2之交叉耦合鎖存器之輸入(例如，次要鎖存器之輸入)。在此實例中，電晶體207-1之第二源極/汲極區域耦合至電晶體208-1及209-1之一第一源極/汲極區域以及電晶體208-2及209-2之閘極。類似地，電晶體207-2之第二源極/汲極區域耦合至電晶體208-2及209-2之一第一源極/汲極區域以及電 晶體208-1及209-1之閘極。
電晶體208-1及208-2之一第二源極/汲極區域通常耦合至一負控制信號212-1(Accumb)。電晶體209-1及209-2之一第二源極/汲極區域通常耦合至一正控制信號212-2(Accum)。Accum信號212-2可為一供應電壓(例如，VDD)且Accumb信號可為一參考電壓(例如，接地)。啟用信號212-1及212-2啟動對應於次要鎖存器之包括電晶體208-1、208-2、209-1及209-2之交叉耦合鎖存器。經啟動感測放大器對操作以放大共同節點217-1與共同節點217-2之間的一差動電壓，使得節點217-1經驅動至Accum信號電壓及Accumb信號電壓之一者(例如，至VDD及接地之一者)，且節點217-2經驅動至Accum信號電壓及Accumb信號電壓之另一者。如在下文進一步描述，因為次要鎖存器在用於執行一邏輯運算時可充當一累加器，故信號212-1及212-2標記為「Accum」及「Accumb」。在數項實施例中，一累加器包括形成次要鎖存器之交叉耦合電晶體208-1、208-2、209-1及209-2以及傳遞電晶體207-1及207-2。如在本文進一步描述，在數項實施例中，包括耦合至一感測放大器之一累加器之一計算組件可經組態以執行一邏輯運算，該邏輯運算包括對藉由一對互補感測線之至少一者上之一信號(例如，電壓或電流)表示之一資料值執行一累加運算。
計算組件231亦包含反相電晶體214-1及214-2，其等具有耦合至各自數位線D及D_之一第一源極/汲極區域。電晶體214-1及214-2之一第二源極/汲極區域分別耦合至電晶體216-1及216-2之一第一源極/汲極區域。電晶體214-1及214-2之閘極耦合至一信號213(InvD)。電晶體216-1之閘極耦合至共同節點217-1，電晶體208-2之閘極、電晶體209-2之閘極及電晶體208-1之第一源極/汲極區域亦耦合至共同節點217-1。以一互補方式，電晶體216-2之閘極耦合至共同節點217-2，電晶體208-1之閘極、電晶體209-1之閘極及電晶體208-2之第一源極/汲 極區域亦耦合至共同節點217-2。因而，啟用信號InvD用於使儲存於次要鎖存器中之資料值反相且將反相值驅動至感測線205-1及205-2上。
在圖2A中展示之計算組件231可經操作(例如，經由Passd、Passdb、Accumb、Accum及InvD信號)以執行各種邏輯運算(包含AND、NAND、OR及NOR運算等)。舉例而言，如在下文進一步描述，根據數項實施例之感測電路(例如，感測放大器206及計算組件231)可經操作以執行AND、NAND、OR及NOR運算等。邏輯運算可為R輸入邏輯運算，其中「R」表示2或更大之一值。
舉例而言，可使用儲存於陣列230中之資料作為輸入來執行一R輸入邏輯運算，且可經由感測電路之操作將結果儲存至一合適位置(例如，儲存回至陣列230及/或一不同位置)。在下文描述之實例中，一R輸入邏輯運算包含：使用儲存於耦合至一第一特定字線(例如，204-0)及一特定感測線(例如，205-1)之一記憶體單元中之一資料值(例如，邏輯1或邏輯0)作為一第一輸入；及使用儲存於耦合至數個額外字線(例如，204-1至204-N)且共同耦合至特定感測線(例如，205-1)之記憶體單元中之資料值作為各自數目個額外輸入。以此方式，可並行執行數個邏輯運算。舉例而言，可對具有4K個感測線之一陣列並行執行4K個邏輯運算。在此實例中，在一3輸入邏輯運算中，耦合至一第一字線之4K個單元可充當4K個第一輸入，耦合至一第二字線之4K個單元可充當4K個第二輸入，且耦合至一第三字線之4K個單元可充當4K個第三輸入。因而，在此實例中，可並行執行4K個單獨3輸入邏輯運算。
在數項實施例中，一R輸入邏輯運算之一第一運算階段包含對耦合至一特定字線(例如，204-0)及一特定感測線(例如，205-1)之一記憶體單元執行一感測操作以判定其儲存資料值(例如，邏輯1或邏輯 0)，該儲存資料值充當一R輸入邏輯運算中之一第一輸入。接著，可將第一輸入(例如，感測之儲存資料值)傳送(例如，複製)至與計算組件231相關聯之一鎖存器。可執行數個中間運算階段且該等中間運算階段亦可包含對耦合至各自數目個額外字線(例如，204-1至204-N)及特定感測線(例如，205-1)之記憶體單元執行感測操作以判定其等儲存資料值，該等儲存資料值充當至R輸入邏輯運算之各自數目個額外輸入(例如，R-1個額外輸入)。一R輸入邏輯運算之一最後運算階段涉及操作感測電路以將邏輯運算之結果儲存至一合適位置。作為一實例，可將結果儲存回至陣列(例如，儲存回至耦合至特定感測線205-1之一記憶體單元)。將結果儲存回至陣列可在不啟動一行解碼線之情況下發生。亦可將結果儲存至除陣列230中以外之一位置。舉例而言，可將結果(例如，經由耦合至感測放大器206之本地I/O線)儲存至與諸如一主機處理器之一處理資源相關聯之一外部暫存器；然而，實施例並不如此受限制。在下文結合圖2B、圖2C-1、圖2C-2、圖2D-1及圖2D-2進一步描述關於第一、中間及最後運算階段之細節。
圖2B圖解說明根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之一時序圖285-1。時序圖285-1圖解說明與執行一邏輯運算(例如，一R輸入邏輯運算)之一第一運算階段相關聯之信號(例如，電壓信號)。舉例而言，在圖2B中描述之第一運算階段可為一AND、NAND、OR或NOR運算之一第一運算階段。如下文進一步描述，執行圖2B中圖解說明之運算階段可涉及消耗顯著少於先前處理方法之能量(例如，約一半)，此可涉及提供電壓軌之間(例如，一供應與接地之間)之一全擺動以執行一計算功能。
在圖2B中圖解說明之實例中，對應於互補邏輯值(例如，「1」及「0」)之電壓軌係一供應電壓274(VDD)及一接地電壓272(Gnd)。在執行一邏輯運算之前，可發生平衡使得互補感測線D及D_在一平衡電 壓255(VDD/2)下短接在一起。在下文結合圖3進一步描述平衡。
在時間t1，撤銷啟動平衡信號226，且接著啟動一選定列(例如，對應於一記憶體單元(其之資料值待經感測且用作一第一輸入)之列)。信號204-0表示施加至選定列(例如，列204-0)之電壓信號。當列信號204-0達到對應於選定單元之存取電晶體(例如，202)之臨限電壓(Vt)時，存取電晶體開啟且將感測線D耦合至選定記憶體單元(例如，若該單元係一1T1C DRAM單元，則耦合至電容器203)，此在時間t2與t3之間在感測線D與D_(例如，分別藉由信號205-1及205-2指示)之間產生一差動電壓信號。藉由信號203表示選定單元之電壓。歸因於能量守恆，由於與啟動/撤銷啟動列信號204相關聯之能量可在耦合至列之複數個記憶體單元上攤還，故在D與D_之間產生差動信號(例如，藉由將單元耦合至感測線D)並不消耗能量。
在時間t3，感測放大器(例如，206)啟動(例如，正控制信號231(例如，在圖3中展示之PSA 331)升高，且負控制信號228(例如，RNL_328)降低)，其放大D與D_之間的差動信號，從而導致對應於邏輯1之一電壓(例如，VDD)或對應於邏輯0之一電壓(例如，接地)處於感測線D上(且另一電壓處於互補感測線D_上)使得將經感測資料值儲存於感測放大器206之主要鎖存器中。在將感測線D(205-1)自平衡電壓VDD/2充電至軌電壓VDD時發生主要能量消耗。
在時間t4，啟用傳遞電晶體207-1及207-2(例如，分別經由施加至控制線211-1及211-2之各自Passd及Passdb控制信號)。控制信號211-1及211-2統稱為控制信號211。如在本文中使用，可藉由參考信號所施加至之控制線引用諸如Passd及Passdb之各種控制信號。舉例而言，一Passd信號可稱為控制信號211-1。在時間t5，累加器控制信號Accumb及Accum經由各自控制線212-1及212-2啟動。如在下文描述，累加器控制信號212-1及212-2可保持啟動以用於後續運算階段。因而，在此 實例中，啟動控制信號212-1及212-2啟動計算組件231之次要鎖存器(例如，累加器)。將儲存於感測放大器206中之經感測資料值傳送(例如，複製)至次要鎖存器。
在時間t6，停用(例如，關閉)傳遞電晶體207-1及207-2；然而，由於累加器控制信號212-1及212-2保持啟動，故將一累加結果儲存(例如，鎖存)於次要鎖存器(例如，累加器)中。在時間t7，撤銷啟動列信號204-0，且在時間t8撤銷啟動陣列感測放大器(例如，撤銷啟動感測放大器控制信號228及231)。
在時間t9，如藉由自其等各自軌值移動至平衡電壓225(VDD/2)之感測線電壓信號205-1及205-2所圖解說明，使感測線D及D_平衡(例如，啟動平衡信號226)。歸因於能量守恆定律，該平衡消耗極少能量。如在下文結合圖3描述，平衡可涉及在一平衡電壓(在此實例中，其係VDD/2)下將互補感測線D及D_短接在一起。舉例而言，平衡可在一記憶體單元感測操作之前發生。
圖2C-1及圖2C-2分別圖解說明根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之時序圖285-2及285-3。時序圖285-2及285-3圖解說明與執行一邏輯運算(例如，一R輸入邏輯運算)之數個中間運算階段相關聯之信號(例如，電壓信號)。舉例而言，時序圖285-2對應於一R輸入NAND運算或一R輸入AND運算之數個中間運算階段，且時序圖285-3對應於一R輸入NOR運算或一R輸入OR運算之數個中間運算階段。舉例而言，執行一AND或NAND運算可包含繼諸如圖2B中描述之一初始運算階段之後執行圖2C-1中展示之運算階段一或多次。類似地，執行一OR或NOR運算可包含繼諸如圖2B中描述之一初始運算階段之後執行圖2C-2中展示之運算階段一或多次。
如在時序圖285-2及285-3中展示，在時間t1，停用平衡(例如，撤銷啟動平衡信號226)，且接著啟動一選定列(例如，對應於其資料值 待經感測且用作諸如一第二輸入、第三輸入等之一輸入之一記憶體單元之列)。信號204-1表示施加至選定列(例如，列204-1)之電壓信號。當列信號204-1達到對應於選定單元之存取電晶體(例如，202)之臨限電壓(Vt)時，存取電晶體開啟且將感測線D耦合至選定記憶體單元(例如，若單元係1T1C DRAM單元，則耦合至電容器203)，此在時間t2與t3之間在感測線D與D_(例如，分別藉由信號205-1及205-2指示)之間產生一差動電壓信號。藉由信號203表示選定單元之電壓。歸因於能量守恆，在D與D_之間產生差動信號(例如，藉由將單元耦合至感測線D)並不消耗能量，因為與啟動/撤銷啟動列信號204相關聯之能量可在耦合至列之複數個記憶體單元上攤還。
在時間t3，感測放大器(例如，206)啟動(例如，正控制信號231(例如，在圖3中展示之PSA 331)升高，且負控制信號228(例如，RNL_328)降低)，其放大D與D_之間的差動信號，從而導致對應於邏輯1之一電壓(例如，VDD)或對應於邏輯0之一電壓(例如，接地)處於感測線D上(且另一電壓處於互補感測線D_上)，使得將感測之資料值儲存於感測放大器206之主要鎖存器中。在將感測線D(205-1)自平衡電壓VDD/2充電至軌電壓VDD時發生主要能量消耗。
如時序圖285-2及285-3中展示，在時間t4(例如，在感測選定單元之後)，取決於特定邏輯運算僅啟動控制信號211-1(Passd)及211-2(Passdb)之一者(例如，僅啟用傳遞電晶體207-1及207-2之一者)。舉例而言，由於時序圖285-2對應於一NAND或AND運算之一中間階段，故在時間t4啟動控制信號211-1且保持撤銷啟動控制信號211-2。相反地，由於時序圖285-3對應於一NOR或OR運算之一中間階段，故在時間t4啟動控制信號211-2且保持撤銷啟動控制信號211-1。自上文回顧，累加器控制信號212-1(Accumb)及212-2(Accum)在圖2B中描述之初始運算階段期間啟動，且其等在該(等)中間運算階段期間保持啟 動。
由於先前啟動累加器，故僅啟動Passd(211-1)導致累加對應於電壓信號205-1之資料值。類似地，僅啟動Passdb(211-2)導致累加對應於電壓信號205-2之資料值。舉例而言，在其中僅啟動Passd(211-1)之一例示性AND/NAND運算(例如，時序圖285-2)中，若儲存於選定記憶體單元(例如，在此實例中係列1記憶體單元)中之資料值係邏輯0，則與次要鎖存器相關聯之累加值經確證為低使得次要鎖存器儲存邏輯0。若儲存於列1記憶體單元中之資料值並非邏輯0，則次要鎖存器留存其儲存列0資料值(例如，邏輯1或邏輯0)。因而，在此AND/NAND運算實例中，次要鎖存器充當零(0)累加器。類似地，在其中僅啟動Passdb之一例示性OR/NOR運算(例如，時序圖285-3)中，若儲存於選定記憶體單元(例如，在此實例中係列1記憶體單元)中之資料值係邏輯1，則與次要鎖存器相關聯之累加值經確證為高使得次要鎖存器儲存邏輯1。若儲存於列1記憶體單元中之資料值並非邏輯1，則次要鎖存器留存其儲存列0資料值(例如，邏輯1或邏輯0)。因而，在此OR/NOR運算實例中，由於D_上之電壓信號205-2設定累加器之真資料值，故次要鎖存器有效地充當一(1)累加器。
在諸如圖2C-1及圖2C-2中展示之一中間運算階段結束時，撤銷啟動Passd信號(例如，對於AND/NAND)或Passdb信號(例如，對於OR/NOR)(例如，在時間t5)，撤銷啟動選定列(例如，在時間t6)，撤銷啟動感測放大器(例如，在時間t7)，且發生平衡(例如，在時間t8)。可重複諸如圖2C-1或圖2C-2中圖解說明之一中間運算階段，以便累加來自數個額外列之結果。作為一實例，可針對一列2記憶體單元後續(例如，第二)次執行時序圖285-2或285-3之序列，針對一列3記憶體單元後續(例如，第三)次執行時序圖285-2或285-3之序列等。舉例而言，對於一10輸入NOR運算，在圖2C-2中展示之中間階段可發生9次以提 供10輸入邏輯運算之9個輸入，其中在初始運算階段期間判定第十輸入(例如，如在圖2B中描述)。
圖2D-1及圖2D-2分別圖解說明根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之時序圖285-4及285-5。時序圖285-4及285-5圖解說明與執行一邏輯運算(例如，一R輸入邏輯運算)之一最後運算階段相關聯之信號(例如，電壓信號)。舉例而言，時序圖285-4對應於一R輸入NAND運算或一R輸入NOR運算之一最後運算階段，且時序圖285-5對應於一R輸入AND運算或一R輸入OR運算之一最後運算階段。舉例而言，執行一NAND運算可包含繼結合圖2C-1描述之中間運算階段之數個反覆之後執行圖2D-1中展示之運算階段，執行一NOR運算可包含繼結合圖2C-2描述之中間運算階段之數個反覆之後執行圖2D-1中展示之運算階段，執行一AND運算可包含繼結合圖2C-1描述之中間運算階段之數個反覆之後執行圖2D-2中展示之運算階段，執行一OR運算可包含繼結合圖2C-2描述之中間運算階段之數個反覆之後執行圖2D-2中展示之運算階段。在下文展示之表1指示根據本文中描述之數項實施例之對應於與執行數個R輸入邏輯運算相關聯之運算階段之序列之圖。
結合將一R輸入邏輯運算之一結果儲存至陣列(例如，陣列230)之一列描述圖2D-1及圖2D-2之最後運算階段。然而，如上文描述，在數 項實施例中，除將結果儲存回至陣列以外，亦可將結果儲存至一合適位置(例如，經由I/O線儲存至與一控制器及/或主機處理器相關聯之一外部暫存器、一不同記憶體器件之一記憶體陣列等)。
如時序圖285-4及285-5中展示，在時間t1，停用平衡(例如，撤銷啟動平衡信號226)，使得感測線D及D_浮動。在時間t2，取決於正執行之邏輯運算而啟動InvD信號213或Passd及Passdb信號211。在此實例中，針對一NAND或NOR運算啟動InvD信號213(參見圖2D-1)，且針對一AND或OR運算啟動Passd及Passdb信號211(參見圖2D-2)。
在時間t2啟動InvD信號213(例如，與一NAND或NOR運算相關聯)啟用電晶體214-1/214-2且導致儲存於次要鎖存器中之資料值在感測線D或感測線D_被拉低時反相。因而，啟動信號213使累加輸出反相。因此，對於一NAND運算，若在先前運算階段(例如，初始運算階段或一或多個中間運算階段)中感測之任何記憶體單元儲存一邏輯0(例如，若NAND運算之R個輸入之任一者係一邏輯0)，則感測線D_將攜載對應於邏輯0之一電壓(例如，一接地電壓)且感測線D將攜載對應於邏輯1之一電壓(例如，諸如VDD之一供應電壓)。對於此NAND實例，若在先前運算階段中感測之所有記憶體單元儲存一邏輯1(例如，NAND運算之所有R個輸入係邏輯1)，則感測線D_將攜載對應於邏輯1之一電壓且感測線D將攜載對應於邏輯0之一電壓。在時間t3，接著啟動感測放大器206之主要鎖存器(例如，觸發感測放大器)，將D及D_驅動至適當軌，且感測線D現攜載如自在先前運算階段期間感測之記憶體單元判定之各自輸入資料值之NAND結果。因而，若輸入資料值之任一者係邏輯0，則感測線D將處於VDD，且若所有輸入資料值係邏輯1，則感測線D將處於接地。
對於一NOR運算，若在先前運算階段(例如，初始運算階段及一或多個中間運算階段)中感測之任何記憶體單元儲存一邏輯1(例如， 若NOR運算之任何R輸入係一邏輯1)，則感測線D_將攜載對應於邏輯1之一電壓(例如，VDD)且感測線D將攜載對應於邏輯0之一電壓(例如，接地)。對於此NOR實例，若在先前運算階段中感測之所有記憶體單元儲存一邏輯0(例如，NOR運算之所有R個輸入係邏輯0)，則感測線D_將攜載對應於邏輯0之一電壓且感測線D將攜載對應於邏輯1之一電壓。在時間t3，接著啟動感測放大器206之主要鎖存器且感測線D現含有如自在先前運算階段期間感測之記憶體單元判定之各自輸入資料值之NOR結果。因而，若輸入資料值之任一者係邏輯1，則感測線D將處於接地，且若所有輸入資料值係邏輯0，則感測線D將處於VDD。
參考圖2D-2，啟動Passd及Passdb信號211(例如，與一AND或OR運算相關聯)將儲存於計算組件231之次要鎖存器中之累加輸出傳送至感測放大器206之主要鎖存器。舉例而言，對於一AND運算，若在先前運算階段(例如，圖2B之第一運算階段或圖2C-1之中間運算階段之一或多個反覆)中感測之記憶體單元之任一者儲存一邏輯0(例如，若AND運算之R個輸入之任一者係邏輯0)，則感測線D_將攜載對應於邏輯1之一電壓(例如，VDD)且感測線D將攜載對應於邏輯0之一電壓(例如，接地)。對於此AND實例，若在先前運算階段中感測之所有記憶體單元儲存邏輯1(例如，AND運算之所有R個輸入係邏輯1)，則感測線D_將攜載對應於邏輯0之一電壓且感測線D將攜載對應於邏輯1之一電壓。在時間t3，接著啟動感測放大器206之主要鎖存器且感測線D現攜載如自在先前運算階段期間感測之記憶體單元判定之各自輸入資料值之AND結果。因而，若輸入資料值之任一者係邏輯0，則感測線D將處於接地，且若所有輸入資料值係邏輯1，則感測線D將處於VDD。
對於一OR運算，若在先前運算階段(例如，圖2B之第一運算階段 及圖2C-2中展示之中間運算階段之一或多個反覆)中感測之記憶體單元之任一者儲存一邏輯1(例如，若OR運算之R個輸入之任一者係邏輯1)，則感測線D_將攜載對應於邏輯0之一電壓(例如，接地)且感測線D將攜載對應於邏輯1之一電壓(例如，VDD)。對於此OR實例，若在先前運算階段中感測之所有記憶體單元儲存邏輯0(例如，OR運算之所有R個輸入係邏輯0)，則感測線D將攜載對應於邏輯0之一電壓且感測線D_將攜載對應於邏輯1之一電壓。在時間t3，接著啟動感測放大器206之主要鎖存器且感測線D現攜載如自在先前運算階段期間感測之記憶體單元判定之各自輸入資料值之OR結果。因而，若輸入資料值之任一者係邏輯1，則感測線D將處於VDD，且若所有輸入資料值係邏輯0，則感測線D將處於接地。
接著，可將R輸入AND、OR、NAND及NOR運算之結果儲存回至陣列230之一記憶體單元。在圖2D-1及圖2D-2中展示之實例中，將R輸入邏輯運算之結果儲存至耦合至列R(例如，204-R)之一記憶體單元。將邏輯運算之結果儲存至列R記憶體單元僅涉及藉由啟動列R而啟用列R存取電晶體202。列R記憶體單元之電容器203將被驅動至對應於感測線D上之資料值(例如，邏輯1或邏輯0)之一電壓，此實質上重寫先前儲存於列R記憶體單元中之任何資料值。應注意，列R記憶體單元可為儲存用作為邏輯運算之一輸入之一資料值之一相同記憶體單元之一記憶體單元。舉例而言，可將邏輯運算之結果儲存回至列0記憶體單元或列1記憶體單元。
時序圖285-4及285-5圖解說明在時間t3撤銷啟動正控制信號231及負控制信號228(例如，信號231升高且信號228降低)以啟動感測放大器206。在時間t4，撤銷啟動在時間t2啟動之各自信號(例如，213或211)。實施例不限於此實例。舉例而言，在數項實施例中，可繼時間t4之後(例如，在撤銷啟動信號213或信號211後)啟動感測放大器206。
如在圖2D-1及圖2D-2中展示，在時間t5，啟動列R(204-R)，此將選定單元之電容器203驅動至對應於儲存於累加器中之邏輯值之電壓。在時間t6，撤銷啟動列R，在時間t7，撤銷啟動感測放大器206(例如，撤銷啟動信號228及231)且在時間t8，發生平衡(例如，啟動信號226且將互補感測線205-1/205-2上之電壓引至平衡電壓)。
在數項實施例中，諸如在圖2A中描述之感測電路(例如，形成於與記憶體單元之間距上之電路)可能夠並行執行多個邏輯運算。舉例而言，在具有16K個行之一陣列中，可在不經由一匯流排自陣列及感測電路傳送資料之情況下及/或在不經由I/O線自陣列及感測電路傳送資料之情況下並行執行16K個邏輯運算。
又，一般技術者將暸解，執行R輸入邏輯運算(例如NAND、AND、NOR、OR等)之能力可實現更複雜計算功能(諸如加法、減法及乘法以及其他主要數學函數及/或圖案比較函數)之執行。舉例而言，一系列NAND運算可經組合以執行一全加器功能。作為一實例，若一全加器需要12個NAND閘以將兩個資料值以及一進位輸入及進位輸出相加，則可執行總共384個NAND運算(12x32)以將兩個32位元數相加。本發明之實施例亦可用於執行可為非布林之邏輯運算(例如，複製、比較等)。
另外，在數項實施例中，至執行之一邏輯運算之輸入可能不係儲存於感測電路(例如，150)所耦合至之記憶體陣列中之資料值。舉例而言，可在不啟動陣列(例如，230)之一列之情況下藉由一感測放大器(例如，206)感測至一邏輯運算之數個輸入。作為一實例，可藉由感測放大器206經由耦合至其之I/O線(例如，在圖3中展示之I/O線334-1及334-2)接收該數個輸入。舉例而言，可將此等輸入自陣列230外部之一源(諸如自一主機處理器(例如，主機110)及/或外部控制器)提供至感測放大器206(例如，經由適當I/O線)。作為另一實例，與執 行一邏輯運算相關聯，可自一不同感測放大器/計算組件對接收至一特定感測放大器(例如，206)及其對應計算組件(例如，231)之輸入。舉例而言，儲存於耦合至單元之一第一行之一第一累加器中之一資料值(例如，邏輯結果)可傳送至與單元之一不同行(其可或可不定位於與第一行相同之陣列中)相關聯之一不同(例如，相鄰)感測放大器/計算組件對。
本發明之實施例不限於圖2A中圖解說明之特定感測電路組態。舉例而言，可使用不同計算組件電路以執行根據本文中描述之數項實施例之邏輯運算。儘管在圖2A中未圖解說明，然在數項實施例中，控制電路可耦合至陣列230、感測放大器206及/或計算組件231。舉例而言，此控制電路可在與陣列及感測電路相同之一晶片上實施及/或在諸如一外部處理器之一外部處理資源上實施，且可控制啟用/停用對應於陣列及感測電路之各種信號以便執行如本文中描述之邏輯運算。
結合圖2A、圖2B、圖2C-1、圖2C-2、圖2D-1及圖2D-2描述之例示性邏輯運算階段涉及累加一資料值(例如，自一記憶體單元感測之一資料值及/或對應於一感測線之一電壓或電流之一資料值)。歸因於能量守恆，執行邏輯運算階段消耗之能量約等於在將感測線D或D_之電容自VDD/2充電至VDD(其在啟動感測放大器時開始(例如，如圖2B、圖2C-1、圖2C-2、圖2D-1及圖2D-2中展示之時間t3))期間消耗之能量。因而，執行一邏輯運算消耗約用於將一感測線(例如，數位線)自VDD/2充電至VDD之能量。相比之下，各種先前處理方法通常消耗至少用於將一感測線自軌充電至軌(例如，自接地至VDD)之若干能量，此可為相較於在本文中描述之實施例之兩倍能量或更多。
圖3圖解說明根據本發明之數項實施例之感測電路之一部分之一示意圖。在此實例中，感測電路之部分包括一感測放大器306。在數 項實施例中，針對一陣列(例如，陣列130)中之記憶體單元之每一行提供一感測放大器306(例如，「感測放大器」)。舉例而言，感測放大器306可為一DRAM陣列之感測放大器。在此實例中，感測放大器306耦合至一對互補感測線305-1(「D」)及305-2(「D_」)。因而，感測放大器306透過感測線D及D_耦合至一各自行中之所有記憶體單元。
感測放大器306包含具有耦合至一負控制信號328(RNL_)之其等各自源極及分別耦合至感測線D及D_之其等汲極之一對交叉耦合之n通道電晶體(例如，NMOS電晶體)327-1及327-2。感測放大器306亦包含具有耦合至一正控制信號331(PSA)之其等各自源極及分別耦合至感測線D及D_之其等汲極之一對交叉耦合之p通道電晶體(例如，PMOS電晶體)329-1及329-2。
感測放大器306包含分別耦合至感測線D及D_之一對隔離電晶體321-1及321-2。隔離電晶體321-1及321-2耦合至一控制信號322(ISO)，控制信號322在啟動時啟用(例如，開啟)電晶體321-1及321-2以將感測放大器306連接至記憶體單元之一行。儘管在圖3中未圖解說明，感測放大器306可耦合至一第一記憶體陣列及一第二記憶體陣列且可包含耦合至一互補控制信號(例如，ISO_)之另一對隔離電晶體，當撤銷啟動ISO時撤銷啟動該互補控制信號使得當感測放大器306耦合至一第二陣列時該感測放大器306與一第一陣列隔離，且反之亦然。
感測放大器306亦包含經組態以平衡感測線D及D_之電路。在此實例中，平衡電路包括具有耦合至一平衡電壓325(dvc2)之一第一源極/汲極區域之一電晶體324，平衡電壓325可等於VDD/2，其中VDD係與陣列相關聯之一供應電壓。電晶體324之一第二源極/汲極區域耦合至一對電晶體323-1及323-2之一共同第一源極/汲極區域。電晶體323-1及323-2之第二源極汲極區域分別耦合至感測線D及D_。電晶體324、323-1及323-2之閘極耦合至控制信號326(EQ)。因而，啟動EQ 啟用電晶體324、323-1及323-2，此將感測線D有效地短接至感測線D_，使得感測線D及D_平衡至平衡電壓dvc2。
感測放大器306亦包含電晶體332-1及332-2，其等之閘極耦合至一信號333(COLDEC)。信號333可稱為一行解碼信號或一行選擇信號。回應於啟用信號333，將感測線D及D_連接至各自本地I/O線334-1(IO)及334-2(IO_)(例如，以執行一操作，諸如與一讀取操作相關聯之一感測線存取)。因而，可啟動信號333以在I/O線334-1及334-2上傳送對應於自陣列存取之記憶體單元之狀態(例如，諸如邏輯0或邏輯1之一邏輯資料值)之一信號。
在操作中，當感測(例如，讀取)一記憶體單元時，感測線D、D_之一者上之電壓將略大於感測線D、D_之另一者上之電壓。接著，驅使PSA信號升高且驅使RNL_信號降低以啟動感測放大器306。具有較低電壓之感測線D、D_將開啟PMOS電晶體329-1、329-2之一者至大於PMOS電晶體329-1、329-2之另一者之程度，藉此驅使具有較高電壓之感測線D、D_升高至大於另一感測線D、D_之程度。類似地，具有較高電壓之感測線D、D_將開啟NMOS電晶體327-1、327-2之一者至大於NMOS電晶體327-1、327-2之另一者之程度，藉此驅使具有較低電壓之感測線D、D_降低至另一感測線D、D_經驅使而降低之程度。因此，在一短暫延遲後，具有略大電壓之感測線D、D_經驅動至PSA信號之電壓(其可為供應電壓VDD)，且另一感測線D、D_經驅動至RNL_信號之電壓(其可為諸如一接地電位之一參考電位)。因此，交叉耦合之NMOS電晶體327-1、327-2及PMOS電晶體329-1、329-2充當一感測放大器對，其等放大感測線D及D_上之差動電壓且用於鎖存自選定記憶體單元感測之一資料值。如在本文中使用，感測放大器306之交叉耦合之鎖存器可稱為一主要鎖存器。相比之下，且如上文結合圖2A描述，與一計算組件(例如，圖2A中展示之計算組件231)相 關聯之一交叉耦合之鎖存器可稱為一次要鎖存器。
結論
本發明包含關於使用感測電路執行邏輯運算之裝置及方法。一例示性裝置包括一記憶體單元陣列及包括耦合至該陣列之一感測線之一主要鎖存器之感測電路。該感測電路可經組態以：藉由感測耦合至該感測線之一記憶體單元而執行一邏輯運算之一第一運算階段；藉由感測耦合至該感測線之各自數目個不同記憶體單元而執行該邏輯運算之數個中間運算階段；及在不執行一感測線位址存取之情況下在耦合至該主要鎖存器之一次要鎖存器中累加該第一運算階段及該數個中間運算階段之一結果。
儘管已在本文中圖解說明及描述特定實施例，但一般技術者將暸解，經計算以達成相同結果之一配置可取代展示之特定實施例。本發明旨在涵蓋本發明之一或多項實施例之調適或變動。應理解，已以一闡釋性方式而非一限制性方式做出上述描述。熟習此項技術者在檢視上述描述後將明白在本文中未具體描述之上述實施例之組合及其他實施例。本發明之一或多項實施例之範疇包含其中使用上述結構及方法之其他應用。因此，應參考隨附申請專利範圍以及此等申請專利範圍所授權之等效物之全範圍判定本發明之一或多項實施例之範疇。
在前述實施方式中，出於簡化本發明之目的，將一些特徵集中於一單一實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用多於每一技術方案中明確敘述之特徵之一意圖。實情係，如以下申請專利範圍反映，本發明標的物在於少於一單一所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入實施方式中，其中每一技術方案獨立地作為一單獨實施例。
202‧‧‧存取器件/記憶體單元電晶體/存取電晶體
203‧‧‧儲存元件/電容器/信號
204-0‧‧‧字線/信號/列/列信號
204-1‧‧‧字線/信號/列/列信號
204-2‧‧‧字線
204-3‧‧‧字線
204-N‧‧‧字線
205-1‧‧‧數位線/感測線/感測線電壓信號/信號
205-2‧‧‧數位線/感測線/感測線電壓信號/信號
206‧‧‧感測放大器
207-1‧‧‧電晶體/傳遞電晶體
207-2‧‧‧電晶體/傳遞電晶體
208-1‧‧‧NMOS電晶體
208-2‧‧‧NMOS電晶體
209-1‧‧‧PMOS電晶體
209-2‧‧‧PMOS電晶體
211-1‧‧‧控制信號
211-2‧‧‧控制信號
212-1‧‧‧負控制信號/控制信號/控制線
212-2‧‧‧正控制信號/控制信號/控制線
213‧‧‧信號
214-1‧‧‧反相電晶體
214-2‧‧‧反相電晶體
216-1‧‧‧電晶體
216-2‧‧‧電晶體
217-1‧‧‧共同節點
217-2‧‧‧共同節點
230‧‧‧記憶體陣列
231‧‧‧計算組件/正控制信號

Claims (28)

  1. 一種用於執行一邏輯運算之裝置，其包括：一記憶體單元陣列；及感測電路，其包括耦合至該記憶體單元陣列之一感測線之一主要鎖存器，該感測電路經組態以：藉由感測耦合至該感測線之一記憶體單元而執行一邏輯運算之一第一運算階段；藉由感測耦合至該感測線之各自數目個不同記憶體單元而執行該邏輯運算之數個中間運算階段；及在不執行一感測線位址存取之情況下在耦合至該主要鎖存器之一次要鎖存器中累加該第一運算階段及該數個中間運算階段之一結果。
  2. 如請求項1之裝置，其中該次要鎖存器中之該累加結果係該邏輯運算之一結果，且其中該感測電路進一步經組態以在不啟用耦合至該感測電路之一輸入/輸出(I/O)線之情況下將該邏輯運算之該結果儲存於該記憶體單元陣列中。
  3. 如請求項2之裝置，其中該邏輯運算係以下之至少一者：一AND運算；及一OR運算。
  4. 如請求項1之裝置，其中該次要鎖存器中之該累加結果係該邏輯運算之一結果之一反相，且其中該感測電路進一步經組態以在不啟用耦合至該感測電路之一輸入/輸出(I/O)線之情況下將該邏輯運算之該結果儲存於該記憶體單元陣列中。
  5. 如請求項1之裝置，其中該次要鎖存器包括形成於與該等記憶體單元之間距上之一第一對電晶體及一第二對電晶體。
  6. 如請求項1之裝置，其中該感測電路包括：一感測放大器，其包含該主要鎖存器；及一計算組件，其包含：該次要鎖存器；一第一傳遞電晶體，其耦合至該次要鎖存器；及一第一反相電晶體，其耦合至該感測線及該第一傳遞電晶體。
  7. 如請求項6之裝置，其中該感測線包括耦合至該主要鎖存器之一對互補感測線之一第一感測線，且其中該計算組件進一步包含：一第二傳遞電晶體，其耦合至該次要鎖存器；及一第二反相電晶體，其耦合至該對互補感測線之一第二感測線及該第二傳遞電晶體。
  8. 如請求項7之裝置，其中該次要鎖存器包括一對n通道電晶體及一對p通道電晶體，且其中：該對n通道電晶體之一第一n通道電晶體之一閘極及該對p通道電晶體之一第一p通道電晶體之一閘極耦合至該第一反相電晶體之一閘極；及該對n通道電晶體之一第二n通道電晶體之一閘極及該對p通道電晶體之一第二p通道電晶體之一閘極耦合至該第二反相電晶體之一閘極。
  9. 如請求項1之裝置，其中該感測電路經組態以使用少於將該感測線自一接地電壓充電至對應於該記憶體單元陣列之一供應電壓所需之若干能量之若干能量儲存該邏輯運算之一結果。
  10. 如請求項1之裝置，其中該記憶體單元陣列包括1電晶體1電容器(1T1C)記憶體單元。
  11. 如請求項1之裝置，其中該記憶體單元及該各自數目個不同記憶體單元之各者耦合至該記憶體單元陣列之一不同存取線。
  12. 一種用於執行一邏輯運算之方法，其包括：經由耦合至一感測線之一感測放大器感測儲存於一記憶體單元中之一資料值，該資料值充當該邏輯運算之一第一輸入；經由啟用耦合至該感測線之一第一傳遞電晶體及耦合至一互補感測線之一第二傳遞電晶體而將經判定資料值傳送至耦合至該感測放大器之一計算組件之一鎖存器中；經由該感測放大器感測儲存於耦合至該感測線之數個不同記憶體單元中之數個資料值，該數個資料值充當該邏輯運算之各自數目個額外輸入；在不執行一感測線位址存取之情況下使用該計算組件判定該邏輯運算之一結果。
  13. 如請求項12之方法，其進一步包括在感測儲存於該數個不同記憶體單元中之該數個資料值期間將該鎖存器維持於一啟動狀態。
  14. 如請求項12之方法，其中判定該邏輯運算之該結果包括對儲存於該記憶體單元中之該資料值及儲存於該數個不同記憶體單元中之該數個資料值執行一累加函數。
  15. 如請求項14之方法，其中對儲存於該數個不同記憶體單元中之該數個資料值執行該累加函數包括啟用該第一傳遞電晶體或該第二傳遞電晶體之僅一者。
  16. 如請求項15之方法，其進一步包括基於正執行之一特定邏輯運算啟用該第一傳遞電晶體及該第二傳遞電晶體之該僅一者。
  17. 如請求項16之方法，其中該邏輯運算係自包含以下各者之群組選擇之一邏輯運算：一OR運算、一NOR運算、一AND運算及一 NAND運算。
  18. 如請求項12之方法，其進一步包括在不啟動耦合至該感測放大器之一輸入/輸出線之情況下將該邏輯運算之該結果儲存至一記憶體單元陣列。
  19. 一種用於執行一邏輯運算之裝置，其包括：一記憶體單元陣列；及感測電路，其耦合至該記憶體單元陣列且經組態以：判定儲存於耦合至該記憶體單元陣列之一第一存取線之第一數目個記憶體單元中之資料值，該第一數目個記憶體單元之每一者耦合至數個感測線之一各自感測線；及使用儲存於該第一數目個記憶體單元中之該等資料值作為數個第一輸入且使用儲存於耦合至該記憶體單元陣列之一第二存取線之第二數目個記憶體單元中之資料值作為數個第二輸入而並行執行邏輯運算，其中該第二數目個記憶體單元之每一者耦合至該數個感測線之一各自感測線；及其中在不經由該記憶體單元陣列之一輸入/輸出線傳送資料之情況下並行執行該等邏輯運算。
  20. 如請求項19之裝置，其中該感測電路進一步經組態以在不啟動該記憶體單元陣列之該輸入/輸出線之情況下將該等邏輯運算之結果儲存於該記憶體單元陣列中。
  21. 如請求項19之裝置，其中該感測電路包括各耦合至該數個感測線之一各自者之數個感測放大器，且其中該數個感測放大器之每一者耦合至各自數目個計算組件之一計算組件，其中該數個計算組件之每一者包括一對n通道電晶體、一對p通道電晶體、一對傳遞電晶體及一對反相電晶體。
  22. 一種用於執行一邏輯運算之方法，其包括： 藉由以下各者執行一第一運算階段：啟動耦合至包括以下各者之感測電路之一記憶體單元陣列之一第一存取線：一感測放大器，其耦合至一感測線且包含一主要鎖存器；及一計算組件，其包含次要鎖存器；啟動該感測放大器，使得對應於該邏輯運算之一第一輸入之一資料值自耦合至該第一存取線及該感測線之一記憶體單元傳送至該主要鎖存器；啟用耦合至該感測放大器及該次要鎖存器之一對傳遞電晶體；啟動該次要鎖存器，同時使該對傳遞電晶體保持啟用使得對應於該第一輸入之該資料值傳送至該次要鎖存器；及撤銷啟動該第一存取線及該感測放大器且停用該對傳遞電晶體；藉由以下各者執行一第二運算階段：啟動該記憶體單元陣列之一第二存取線；啟動該感測放大器，使得對應於該邏輯運算之一第二輸入之一資料值自耦合至該第二存取線及該感測線之一記憶體單元傳送至該主要鎖存器；基於正執行之一特定邏輯運算啟用該對傳遞電晶體之僅一者，其中在該第二運算階段期間該次要鎖存器保持啟動；撤銷啟動該第二存取線及該感測放大器且停用該對傳遞電晶體之該一者，其中在該第二運算階段之後，該次要鎖存器儲存對應於該邏輯運算之一結果之一資料值或對應於該邏輯運算之該結果之一反相之一資料值；及 藉由將該邏輯運算之該結果自該計算組件傳送至以下至少一者而執行一最後運算階段：該記憶體單元陣列；該感測放大器；及一外部位置。
  23. 一種用於執行一邏輯運算之方法，其包括：在不啟動一記憶體單元陣列之一存取線之情況下經由耦合至該記憶體單元陣列之一感測線之一感測放大器判定充當該邏輯運算之一第一輸入之一資料值；在不啟動耦合至該感測放大器之一輸入/輸出(I/O)線之情況下將該經判定之資料值提供至耦合至該感測放大器之一計算組件之一鎖存器；經由該感測放大器感測儲存於耦合至該感測線之數個記憶體單元中之數個資料值，該數個資料值充當該邏輯運算之各自數目個額外輸入；在不執行一感測線位址存取之情況下使用該計算組件判定該邏輯運算之一結果。
  24. 如請求項23之方法，其中在不啟動耦合至該感測放大器之該I/O線之情況下將該經判定之資料值提供至耦合至該感測放大器之該計算組件之該鎖存器包含啟用耦合至該感測線之一第一傳遞電晶體及耦合至該記憶體單元陣列之一互補感測線之一第二傳遞電晶體。
  25. 如請求項23之方法，其進一步包括在感測儲存於耦合至該感測線之該數個記憶體單元中之該數個資料值期間將該鎖存器維持於一啟動狀態。
  26. 一種用於執行一邏輯運算之裝置，其包括： 一記憶體單元陣列；及感測電路，其包括耦合至該記憶體單元陣列之各自數個感測線之數目個感測放大器/計算組件對，該感測電路經組態以：在不啟動該記憶體單元陣列之一存取線之情況下判定一邏輯運算之至少一輸入；藉由感測耦合至一特定感測線之各自數目個記憶體單元判定該邏輯運算之數個額外輸入；及使用耦合至該特定感測線之一計算組件之一鎖存器且在不執行一感測線位址存取之情況下對該至少一輸入及該數個額外輸入執行一累加運算。
  27. 如請求項26之裝置，其中該至少一輸入係儲存於耦合至一不同記憶體單元陣列之一感測線之一單元中之一資料值。
  28. 如請求項26之裝置，其中該至少一輸入係儲存於以下至少一者之一資料值：一計算組件之一鎖存器，其耦合至除該特定感測線以外之一感測線；及一感測放大器，其耦合至耦合至除該特定感測線以外之該感測線之該計算組件。
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