KR100975086B1 - 초소형 저전력 1비트 전가산기 - Google Patents

초소형 저전력 1비트 전가산기 Download PDF

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Abstract

본 발명은 전가산기에 관한 것이다. 보다 구체적으로 본 발명은 저전력을 소모하고 차지하는 면적이 작은 전가산기에 관한 것이다.
본 발명의 일 실시예에 따른 전가산기 셀을 포함하는 전가산기 회로는 제1 입력 신호(A)를 수신하는 제1 입력단; 제2 입력 신호(B)를 수신하는 제2 입력단; 제3 입력 신호(
Figure 112009025668404-pat00001
)를 수신하는 제3 입력단; 제4 입력 신호(
Figure 112009025668404-pat00002
)를 수신하는 제4 입력단; 캐리(carry) 출력 신호(
Figure 112009025668404-pat00003
)를 출력하는 제1 출력단; 합(Sum) 출력 신호(Sum)를 출력하는 제2 출력단; 상기 제2 입력 신호(B), 상기 제3 입력 신호(
Figure 112009025668404-pat00004
) 및 상기 제4 입력 신호(
Figure 112009025668404-pat00005
)를 입력 받고, 상기 제2 입력 신호(B)와 상기 제3 입력 신호(
Figure 112009025668404-pat00006
)의 배타적 논리합(exclusive OR, XOR)을 출력하는 XOR 연산부; 상기 XOR 연산부의 출력, 상기 제1 입력 신호(A) 및 상기 제2 입력 신호(B)를 입력 받고, 상기 XOR 연산부의 출력의 논리값에 따라 상기 제1 입력 신호(A)와 동일한 논리값 또는 상기 제2 입력 신호(B)와 동일한 논리값을 선택적으로 출력하는 제1 멀티플랙서부; 상기 제1 멀티플랙서부의 출력을 인버팅(inverting)하는 인버터부; 및 상기 제1 입력 신호(A), 상기 인버터부의 출력(
Figure 112009025668404-pat00007
) 및 상기 XOR 연산부의 출력을 입력 받고, 상기 XOR 연산부의 출력의 논리값에 따라 상기 제1 입력 신호(A)와 동일한 논리값 또는 상기 인버터부의 출력(
Figure 112009025668404-pat00008
)과 동일한 논리값을 선택적으로 출력하는 제2 멀티플랙서부를 포함하고, 상기 제1 출력단은 상기 제1 멀티플랙서부의 출력단에 접속되고, 상기 제2 출력단은 상기 제2 멀티플랙서부의 출력단에 접속되는 전가산기 셀을 포함한다.
본 발명에 따르면 전가산기를 구현하는데 있어 기존의 것보다 적은 트랜지스터 개수를 사용함으로써 적은 면적 소모와 적은 전력 소모를 달성할 수 있다.
전가산기(full adder), 논리회로, 초소형, 저전력

Description

초소형 저전력 1비트 전가산기{ONE BIT FULL ADDER WHICH COMSUMES MINIMAL POWER AND MINIMAL AREA}
본 발명은 전가산기에 관한 것이다. 보다 구체적으로 본 발명은 저전력을 소모하고 차지하는 면적이 작은 전가산기에 관한 것이다.
덧셈 연산은 마이크로프로세서와 특정 애플리케이션을 수행하기 위한 DSP 등 VLSI 시스템에서 많이 사용되는 산술연산이다. 또한 뺄셈 연산, 곱셈 연산, 주소 계산 등에 두 숫자를 더하는 연산이 기본이 된다. 따라서 가산기는 VLSI 시스템에서 중요한 기본 회로이다.
VLSI 회로에서 전가산기를 구성하기 위해 가장 기본적으로는 스태틱(static, 정적) CMOS를 이용할 수 있다. 또한 패스(pass) 스태틱 CMOS 보다 더 적은 트랜지스터 개수를 사용하여 면적을 줄이고, 기본적으로 적은 트랜지스터 개수를 이용하여 회로를 구성하면 내부 노드의 개수를 줄여 내부 캐패시턴스 성분과 전류가 흐르는 경로를 없애 저전력으로 구현할 수 있다. 일반적으로 전가산기는 출 력인 Sum과
Figure 112009025668404-pat00009
을 아래와 같이 논리함수로 나타낼 수 있다.
Figure 112009025668404-pat00010
Figure 112009025668404-pat00011
위의 논리 함수를 트랜지스터의 조합으로 효율적으로 구성하는 것이 초소형 저전력 전가산기의 설계에서의 관건이다.
본 발명은 기존의 전가산기에 비해 트랜지스터 숫자가 적고 전력 소모를 줄어들어 효율적인 연산이 가능한 전가산기를 제공하기 위한 것이다.
전술한 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전가산기 셀을 포함하는 전가산기 회로는 제1 입력 신호(A)를 수신하는 제1 입력단; 제2 입력 신호(B)를 수신하는 제2 입력단; 제3 입력 신호(
Figure 112009025668404-pat00012
)를 수신하는 제3 입력단; 제4 입력 신호(
Figure 112009025668404-pat00013
)를 수신하는 제4 입력단; 캐리(carry) 출력 신호(
Figure 112009025668404-pat00014
)를 출력하는 제1 출력단; 합(Sum) 출력 신호(Sum)를 출력하는 제2 출력단; 상기 제2 입력 신호(B), 상기 제3 입력 신호(
Figure 112009025668404-pat00015
) 및 상기 제4 입력 신호(
Figure 112009025668404-pat00016
)를 입력 받고, 상기 제2 입력 신호(B)와 상기 제3 입력 신호(
Figure 112009025668404-pat00017
)의 배타적 논리합(exclusive OR, XOR)을 출력하는 XOR 연산부; 상기 XOR 연산부의 출력, 상기 제1 입력 신호(A) 및 상기 제2 입력 신호(B)를 입력 받고, 상기 XOR 연산부의 출력의 논리값에 따라 상기 제1 입력 신호(A)와 동일한 논리값 또는 상기 제2 입력 신호(B)와 동일한 논리값을 선택적으로 출력하는 제1 멀티플랙서부; 상기 제1 멀티플랙서부의 출력을 인버팅(inverting)하는 인버터부; 및 상기 제1 입력 신호(A), 상기 인버터부의 출력(
Figure 112009025668404-pat00018
) 및 상기 XOR 연산부의 출력을 입력 받고, 상기 XOR 연산부의 출력의 논리값에 따라 상기 제1 입력 신호(A)와 동일한 논리값 또는 상기 인버터부의 출력(
Figure 112009025668404-pat00019
)과 동일한 논리값을 선택적으로 출력하는 제2 멀티플랙서부를 포함하고, 상기 제1 출력단은 상기 제1 멀티플랙서부의 출력단에 접속되고, 상기 제2 출력단은 상기 제2 멀티플랙서부의 출력단에 접속되는 전가산기 셀을 포함한다.
여기서, 상기 제1 멀티플랙서부는, 상기 XOR 연산부의 출력의 논리값이 1인 경우 상기 제1 입력 신호(A)와 동일한 논리값을 출력하고, 상기 XOR 연산부의 출력의 논리값이 0인 경우 상기 제2 입력 신호(B)와 동일한 논리값을 출력한다.
여기서, 상기 제2 멀티플랙서부는, 상기 XOR 연산부의 출력의 논리값이 1인 경우 상기 인버터부의 출력(
Figure 112009025668404-pat00020
)과 동일한 논리값을 출력하고, 상기 XOR 연산부의 출력의 논리값이 0인 경우 상기 제1 입력 신호(A)와 동일한 논리값을 출력한다.
여기서, 상기 XOR 연산부는, 제1 입력 노드, 제1 출력 노드, 제1 게이트 노드를 포함하고 상기 제1 게이트 노드의 입력의 논리값이 0일 때 상기 제1 입력 노드 입력을 상기 제1 출력 노드로 전달하는 제1 패스트랜지스터 및 제2 입력 노드, 제2 출력 노드, 제2 게이트 노드를 포함하고 상기 제2 게이트 노드의 입력의 논리값이 1일 때 상기 제2 입력 노드 입력을 상기 제2 출력 노드로 전달하는 제2 패스트랜지스터를 포함하고, 상기 제1 입력 노드에는 상기 제3 입력 신호(
Figure 112009025668404-pat00021
)가 입력되고, 상기 제2 입력 노드에는 제4 입력 신호(
Figure 112009025668404-pat00022
)가 입력되고, 상기 제1 및 제2 게이트 노드에는 상기 제2 입력 신호(B)가 입력되고, 상기 제1 및 제2 출력 노드는 서로 접속되며, 상기 제1 및 제2 출력 노드에서 상기 XOR 연산부의 출력이 출력된다.
여기서, 상기 제1 멀티플랙서부는, 제3 입력 노드, 제3 출력 노드, 제3 게이 트 노드를 포함하고 상기 제3 게이트 노드의 입력의 논리값이 0일 때 상기 제3 입력 노드 입력을 상기 제3 출력 노드로 전달하는 제3 패스트랜지스터 및 제4 입력 노드, 제4 출력 노드, 제4 게이트 노드를 포함하고 상기 제4 게이트 노드의 입력의 논리값이 1일 때 상기 제4 입력 노드 입력을 상기 제4 출력 노드로 전달하는 제4 패스트랜지스터를 포함하고, 상기 제3 입력 노드에는 상기 제2 입력 신호(B)가 입력되고, 상기 제4 입력 노드에는 상기 제1 입력 신호(A)가 입력되고, 상기 제3 및 제4 게이트 노드에는 상기 XOR 연산부의 출력이 입력되고, 상기 제3 및 제4 출력 노드는 서로 접속되며, 상기 제3 및 제4 출력 노드에서 상기 제1 멀티플랙서부의 출력이 출력된다.
여기서, 상기 제2 멀티플랙서부는, 제5 입력 노드, 제5 출력 노드, 제5 게이트 노드를 포함하고 상기 제5 게이트 노드의 입력의 논리값이 0일 때 상기 제5 입력 노드 입력을 상기 제5 출력 노드로 전달하는 제5 패스트랜지스터 및 제6 입력 노드, 제6 출력 노드, 제6 게이트 노드를 포함하고 상기 제6 게이트 노드의 입력의 논리값이 1일 때 상기 제6 입력 노드 입력을 상기 제6 출력 노드로 전달하는 제6 패스트랜지스터를 포함하고, 상기 제5 입력 노드에는 상기 제1 입력 신호(A)가 입력되고, 상기 제6 입력 노드에는 상기 인버터부의 출력(
Figure 112009025668404-pat00023
)이 입력되고, 상기 제5 및 제6 게이트 노드에는 상기 XOR 연산부의 출력이 입력되고, 상기 제5 및 제6 출력 노드는 서로 접속되며, 상기 제5 및 제6 출력 노드에서 상기 제2 멀티플랙서부의 출력이 출력된다.
여기서, 상기 인버터부는 상기 제1 멀티플랙서부의 출력이 각각의 게이트로 입력되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 소스에 전원전압이 인가되고, 상기 NMMOS 트랜지스터의 소스는 접지되고, 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인이 접속되고, 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인에서 상기 인버터부의 출력이 출력된다.
본 발명에 따르면 전가산기를 구현하는데 있어 기존의 것보다 적은 트랜지스터 개수를 사용함으로써 적은 면적 소모와 적은 전력 소모를 달성할 수 있다. 따라서 가산기를 이용하는 마이크로프로세서나 특정 애플리케이션 수행을 위한 DSP등에서 높은 집적도와 낮은 전력소모가 가능하다. 특히 저가의 저전력이 필요한 애플리케이션의 경우 제안한 전가산기의 채택하여 효율적으로 구현할 수 있다.
본 발명에서는 전가산기의 논리함수를 적은 숫자의 트랜지스터만으로 구현하여 초소형과 저전력화를 이루는 것에 중점을 두었다.
도 1에 나타낸 바와 같이 패스 트랜지스터를 이용하면 단 두 개의 트랜지스터 조합으로 멀티플랙서를 구성할 수 있다.
도 1에 나타낸 멀티플랙서 회로(100)는 2개의 패스 트랜지스터(M1, M2)를 포함한다. 제1 패스 트랜지스터(M1)은 입력 노드, 게이트 노드 및 출력 노드를 포함한다. 제2 패스 트랜지스터(M2)는 입력 노드, 게이트 노드 및 출력 노드를 포함한 다. 제1 패스 트랜지스터(M1)는 게이트 노드의 입력이 0일 때 입력 노드의 입력값(A)이 출력 노드로 패스된다. 제2 패스 트랜지스터(M2)는 게이트 노드의 입력이 1일 때 입력 노드의 입력(B)이 출력 노드(O)로 패스된다. 두 패스 트랜지스터(M1, M2)의 게이트 노드로 제어값(S)이 입력되고, 두 패스 트랜지스터(M1, M2)의 출력 노드는 서로 접속되어 출력값(O)이 출력된다. 제1 패스 트랜지스터는 PMOS 트랜지스터로 구성될 수 있고, 제2 패스 트랜지스터는 NMOS 트랜지스터로 구성될 수 있다. 이상의 연결관계에 의하여, 제1 및 제2 패스 트랜지스터(M1, M2)의 입력값(A, B) 및 제어값(S)과 출력값(O)의 관계는 다음과 관계식으로 나타낼 수 있다.
Figure 112009025668404-pat00024
위 논리식으로부터 도 1의 회로가 멀티플랙서로 동작함을 알 수 있다.
또한 도 1의 회로를 응용하여 도 2에 나타낸 바와 같이 XOR 논리회로(200)를 구현할 수 있다. 도 2에 나타낸 XOR 논리회로(200)는 도 1의 멀티플랙서 회로(100)와 구성은 동일한 반면 각 노드의 입력값이 상이하다. 제1 패스 트랜지스터(M1)의 입력 노드에 제2 입력값(B)을 입력하고, 제2 패스 트랜지스터(M2)의 입력 노드에 제2 입력값(B)의 반전값(
Figure 112009025668404-pat00025
)을 입력한다. 또한 제1 패스 트랜지스터(M1) 및 제2 패스 트랜지스터(M2)의 게이트 노드에 제1 입력값(A)을 입력한다. 이러한 구성 및 입력에 의하여, 제1 패스 트랜지스터(M1) 및 제2 패스 트랜지스터(M2)의 접속된 출력 노드의 출력값(O)은 다음과 같은 논리식으로 나타낼 수 있다.
Figure 112009025668404-pat00026
위 논리식으로부터 도 2의 회로가 XOR 논리회로로 동작함을 알 수 있다. 이와 같은 회로 구성 및 입력의 조절에 의하면, 입력값을 반전시키는 인버터(inverter)를 포함하여 3개의 트랜지스터로 XOR 논리회로를 구현할 수 있다.
아래의 표 1은 제1 입력값(A), 제2 입력값(B) 및 캐리입력값(
Figure 112009025668404-pat00027
)을 합산한 결과인 섬(Sum)과 캐리출력값(
Figure 112009025668404-pat00028
)을 나타내는 전가산기의 진리표이다.
Figure 112009025668404-pat00029
위 진리표에는 또한 제1 입력값(B)과 캐리입력값(
Figure 112009025668404-pat00030
)을 XOR 연산한 값을 포함하고 있다. 위 진리표에서 제1 입력값(A), 제2 입력값(B), 그리고 제2 입력값(B)과 캐리입력값(
Figure 112009025668404-pat00031
)을 XOR 연산한 값을 이용하여, 캐리출력값(
Figure 112009025668404-pat00032
)과 섬(Sum)을 아래와 같은 논리식으로 재구성할 수 있다.
우선 캐리출력값은 다음과 같은 두 논리식 중 어느 하나로 나타낼 수 있다.
Figure 112009025668404-pat00033
Figure 112009025668404-pat00034
또한 섬(Sum)은 다음과 같은 두 논리식 중 어느 하나로 나타낼 수 있다.
Figure 112009025668404-pat00035
Figure 112009025668404-pat00036
위의 논리식을 도 1에 나타낸 멀티플랙서 회로(100)와 도 2에 나타낸 XOR 논리회로(200)를 이용하여 구현할 수 있다.
Figure 112009025668404-pat00037
은 여러 비트의 가산기를 구현할 경우 앞단에서의
Figure 112009025668404-pat00038
이 구동하게 된다. 전가산기를 기반으로 구현되는 덧셈기의 경우 캐리 신호가 전파되는 속도가 전체 속도에 영향을 끼치기 때문에 가능한 앞단
Figure 112009025668404-pat00039
이 구동하는 부하를 줄여주는 것이 좋다. 따라서 캐리출력값은 아래의 논리식을 이용하여 구현하도록 한다.
Figure 112009025668404-pat00040
한편
Figure 112009025668404-pat00041
의 결과를 또 다시 이용하여 중복되는 트랜지스터의 사용을 줄이기 위해
Figure 112009025668404-pat00042
혹은
Figure 112009025668404-pat00043
의 두 가지 논리 함수가 사용된다. 이 두 가지 중
Figure 112009025668404-pat00044
는 추가로 인버터가 필요하다. 그러나
Figure 112009025668404-pat00045
의 구현은
Figure 112009025668404-pat00046
를 구현하기 위해서는 앞단의
Figure 112009025668404-pat00047
결과가 필요하기 때문에 신호를 공유하여 사용할 수 있어 추가해야 하는 로직을 없앨 수 있다. 따라서 Sum은 아래의 논리식을 이용하여 구현하도록 한다.
Figure 112009025668404-pat00048
도 3에 전술한 내용을 바탕으로 구현한 본 발명에 따른 전가산기 셀(300)을 나타내었다. 이하 도 3에 나타낸 전가산기 셀(300)의 구성 및 동작에 관하여 설명한다.
전가산기 셀(300)은 우선 입력단자로서 제1 입력 신호(A)를 수신하는 제1 입력단(311), 제2 입력 신호(B)를 수신하는 제2 입력단(312), 제3 입력 신호(
Figure 112009025668404-pat00049
)를 수신하는 제3 입력단(313) 및 제4 입력 신호(
Figure 112009025668404-pat00050
)를 수신하는 제4 입력단(314)을 포함한다. 여기서 제4 입력 신호(
Figure 112009025668404-pat00051
)는 제3 입력 신호(
Figure 112009025668404-pat00052
)를 인버팅한 값이다. 따라서 제4 입력 신호(
Figure 112009025668404-pat00053
)는 전가산기 셀(300) 외부에서 공급될 수도 있고, 이와 다르게는 전가산기 셀(300) 내부에 제3 입력신호(
Figure 112009025668404-pat00054
)를 인버팅하는 인버터가 포함될 수도 있다. 후자의 경우 제4 입력단(314)는 그 인버터의 출력단자를 의미한다. 따라서 제4 입력단(314)은 전가산기 셀(300) 외부로 드러날 수도 있고, 전가산기 셀(300) 내부의 특정 노드를 의미할 수도 있다. 이러한 관계는 본 발명에서의 모든 입력단 및 출력단에 대하여 마찬가지로 적용될 수 있다.
제1 내지 제4 입력단(311~314)에 입력되는 입력단들은 전가산기 셀(300)의 각 영역에 공급된다. 편의상 도 3에는 이러한 입력이 전가산기 셀(300)의 각 영역에 공급되는 전송선로는 나태내지 않고, 대신 각 구성요소의 노드에 입력값들을 표시하였다. 이러한 방식으로도 당업자가 본 발명을 이해하는데 전혀 문제가 없을 것이다.
또한 전가산기 셀(300)은 출력단자로서 캐리(carry) 출력 신호(
Figure 112009025668404-pat00055
)를 출력하는 제1 출력단(321)과 합(sum) 출력 신호(Sum)를 출력하는 제2 출력단(322)을 포함한다.
또한 전가산기 셀(300)은 XOR 연산부(330), 제1 멀티플랙서부(340), 인버터부(350) 및 제2 멀티플랙서부(360)를 포함한다.
XOR 연산부(330)는 제2 입력 신호(B), 제3 입력 신호(
Figure 112009025668404-pat00056
) 및 제4 입력 신호(
Figure 112009025668404-pat00057
)를 입력 받고, 제2 입력 신호(B)와 제3 입력 신호(
Figure 112009025668404-pat00058
)의 XOR 연산 결과를 출력한다.
제1 멀티플랙서부(340)는 XOR 연산부(330)의 출력, 제1 입력 신호(A) 및 제2 입력 신호(B)를 입력 받고, XOR 연산부(330)의 출력의 논리값에 따라 제1 입력 신호(A)와 동일한 논리값 또는 제2 입력 신호(B)와 동일한 논리값을 선택적으로 출력한다. 이때 XOR 연산부(300)의 출력의 논리값이 1이면 제1 입력 신호(A)가 출력되고, XOR 연산부(300)의 출력의 논리값의 0이면 제2 입력 신호(B)가 출력된다.
인버터부(350)는 제1 멀티플랙서부(340)의 출력을 인버팅(inverting)한 결과를 출력한다.
제2 멀티플랙서부(360)는 제1 입력 신호(A), 인버터부(350)의 출력(
Figure 112009025668404-pat00059
) 및 XOR 연산부(330)의 출력을 입력 받고, XOR 연산부(330)의 출력의 논리값에 따라 제1 입력 신호(A)와 동일한 논리값 또는 인버터부(350)의 출력(
Figure 112009025668404-pat00060
)과 동일한 논리값을 선택적으로 출력한다. 이때 XOR 연산부(330)의 출력의 논리값 0이면 제1 입력 신호(A)와 동일한 논리값이 출력되고, XOR 연산부(330)의 출력의 논리값 1이면 인버터부(350)의 출력(
Figure 112009025668404-pat00061
)과 동일한 논리값이 출력된다.
여기서, 제1 출력단(321)은 제1 멀티플랙서부(340)의 출력단에 접속되고, 제2 출력단(322)은 제2 멀티플랙서부(360)의 출력단에 접속된다.
XOR 연산부(330)의 구성에 관하여 구체적으로 살펴보면, XOR 연산부(330)는 제1 패스트랜지스터(M01) 및 제2 패스트랜지스터(M02)를 포함한다. 제1 패스트랜지스터(M01)는 제1 입력 노드, 제1 출력 노드, 제1 게이트 노드를 포함하며, 제1 게이트 노드의 입력의 논리값이 0일 때 제1 입력 노드 입력을 제1 출력 노드로 전달한다. 제2 패스트랜지스터(M02)는 제2 입력 노드, 제2 출력 노드, 제2 게이트 노드를 포함하며, 제2 게이트 노드의 입력의 논리값이 1일 때 제2 입력 노드 입력을 제2 출력 노드로 전달한다.
여기서, 제1 입력 노드에는 제3 입력 신호(
Figure 112009025668404-pat00062
)가 입력되며, 제2 입력 노드에는 제4 입력 신호(
Figure 112009025668404-pat00063
)가 입력된다. 한편 제1 및 제2 게이트 노드에는 제2 입력 신호(B)가 입력된다. 제1 및 제2 출력 노드는 서로 접속되어 있으며, 제1 및 제2 출력 노드에서 XOR 연산부(330)의 출력이 출력된다.
제1 멀티플랙서부(340)의 구성에 관하여 구체적으로 살펴보면, 제1 멀티플랙서부(340)는 제3 패스트랜지스터(M03) 및 제4 패스트랜지스터(M04)를 포함한다. 제3 패스트랜지스터(M03)는 제3 입력 노드, 제3 출력 노드, 제3 게이트 노드를 포함하고, 제3 게이트 노드의 입력의 논리값이 0일 때 제3 입력 노드 입력을 제3 출력 노드로 전달한다. 제4 패스트랜지스터(M04)는 제4 입력 노드, 제4 출력 노드, 제4 게이트 노드를 포함하고, 제4 게이트 노드의 입력의 논리값이 1일 때 제4 입력 노드 입력을 제4 출력 노드로 전달한다. 여기서 제3 입력 노드에는 제2 입력 신호(B)가 입력되고, 제4 입력 노드에는 상기 제1 입력 신호(A)가 입력되고, 제3 및 제4 게이트 노드에는 XOR 연산부(330)의 출력이 입력된다. 제3 및 제4 출력 노드는 서로 접속되어 있으며, 이 제3 및 제4 출력 노드에서 제1 멀티플랙서부(340)의 출력이 출력된다.
제2 멀티플랙서부(350)의 구성에 관하여 구체적으로 살펴보면, 제2 멀티플랙서부(360)는 제5 패스트랜지스터(M05) 및 제6 패스트랜지스터(M06)를 포함한다. 제5 패스트랜지스터(M05)는 제5 입력 노드, 제5 출력 노드, 제5 게이트 노드를 포함하고, 제5 게이트 노드의 입력의 논리값이 0일 때 제5 입력 노드 입력을 제5 출력 노드로 전달한다. 제6 패스트랜지스터(M06)는 제6 입력 노드, 제6 출력 노드, 제6 게이트 노드를 포함하고, 제6 게이트 노드의 입력의 논리값이 1일 때 제6 입력 노드 입력을 제6 출력 노드로 전달한다. 제5 입력 노드에는 제1 입력 신호(A)가 입력되고, 제6 입력 노드에는 인버터부(350)의 출력(
Figure 112009025668404-pat00064
)이 입력되고, 제5 및 제6 게이트 노드에는 XOR 연산부(330)의 출력이 입력된다. 제5 및 제6 출력 노드는 서로 접속되어 있으며, 이 제5 및 제6 출력 노드에서 제2 멀티플랙서부(360)의 출력이 출력된다.
인버터부(350)의 구성에 관하여 구체적으로 살펴보면, 인버터부(350)는 제1 멀티플랙서부(340)의 출력이 각각의 게이트로 입력되는 PMOS 트랜지스터(M07) 및 NMOS 트랜지스터(M08)를 포함한다. 여기서 PMOS 트랜지스터(M07)의 소스(source)에 전원전압(Vdd)이 인가되고, NMMOS 트랜지스터(M08)의 소스는 접지되거나 전원전원보다 낮은 전압이 인가된다. 한편 PMOS 트랜지스터(M07)의 드레인(drain)과 NMOS 트랜지스터(M08)의 드레인이 접속되고, 여기서 인버터부(350)의 출력이 출력된다.
이상 설명한 본 발명에 따르면 단 8개의 트랜지스터를 이용하여 전가산기를 구현할 수 있다. 이는 지금까지 발표된 전가산기 중 가장 적은 수의 트랜지스터를 이용하여 구현한 것이다. 이를 통해 초소형 가산기의 구현이 가능하다. 또한 트랜지스터 개수를 줄임으로 내부의 캐패시턴스(capacitance) 성분이 줄어들고, 전류가 흐르는 경로가 극소화 되어 저전력으로 동작하게 된다. 이러한 전가산기 셀(300)을 하나 이상 이용하여 요구되는 합산 회로를 용이하게 구현할 수 있을 것이다.
도 1은 패스 트랜지스터를 이용하여 2개의 트랜지스터만으로 멀티플랙서를 구현한 회로도를 나타낸다.
도 2는 도 1의 멀티플랙서를 이용하여 XOR를 구현한 회로도를 나타낸다.
도 3은 본 발명에 따른 전가산기 셀을 나타낸 회로도이다.

Claims (7)

  1. 전가산기 셀을 포함하는 전가산기 회로에 있어서,
    상기 전가산기 셀은,
    제1 입력 신호(A)를 수신하는 제1 입력단;
    제2 입력 신호(B)를 수신하는 제2 입력단;
    제3 입력 신호(
    Figure 112009025668404-pat00065
    )를 수신하는 제3 입력단;
    제4 입력 신호(
    Figure 112009025668404-pat00066
    )를 수신하는 제4 입력단;
    캐리(carry) 출력 신호(
    Figure 112009025668404-pat00067
    )를 출력하는 제1 출력단;
    합(Sum) 출력 신호(Sum)를 출력하는 제2 출력단;
    상기 제2 입력 신호(B), 상기 제3 입력 신호(
    Figure 112009025668404-pat00068
    ) 및 상기 제4 입력 신호(
    Figure 112009025668404-pat00069
    )를 입력 받고, 상기 제2 입력 신호(B)와 상기 제3 입력 신호(
    Figure 112009025668404-pat00070
    )의 배타적 논리합(exclusive OR, XOR)을 출력하는 XOR 연산부;
    상기 XOR 연산부의 출력, 상기 제1 입력 신호(A) 및 상기 제2 입력 신호(B)를 입력 받고, 상기 XOR 연산부의 출력의 논리값에 따라 상기 제1 입력 신호(A)와 동일한 논리값 또는 상기 제2 입력 신호(B)와 동일한 논리값을 선택적으로 출력하는 제1 멀티플랙서부;
    상기 제1 멀티플랙서부의 출력을 인버팅(inverting)하는 인버터부; 및
    상기 제1 입력 신호(A), 상기 인버터부의 출력(
    Figure 112009025668404-pat00071
    ) 및 상기 XOR 연산부의 출력을 입력 받고, 상기 XOR 연산부의 출력의 논리값에 따라 상기 제1 입력 신호(A)와 동일한 논리값 또는 상기 인버터부의 출력(
    Figure 112009025668404-pat00072
    )과 동일한 논리값을 선택적으로 출력하는 제2 멀티플랙서부를 포함하고,
    상기 제1 출력단은 상기 제1 멀티플랙서부의 출력단에 접속되고,
    상기 제2 출력단은 상기 제2 멀티플랙서부의 출력단에 접속되는,
    전가산기 회로.
  2. 제1항에 있어서,
    상기 제1 멀티플랙서부는, 상기 XOR 연산부의 출력의 논리값이 1인 경우 상기 제1 입력 신호(A)와 동일한 논리값을 출력하고, 상기 XOR 연산부의 출력의 논리값이 0인 경우 상기 제2 입력 신호(B)와 동일한 논리값을 출력하는, 전가산기 회로.
  3. 제1항에 있어서,
    상기 제2 멀티플랙서부는, 상기 XOR 연산부의 출력의 논리값이 1인 경우 상기 인버터부의 출력(
    Figure 112009025668404-pat00073
    )과 동일한 논리값을 출력하고, 상기 XOR 연산부의 출력의 논리값이 0인 경우 상기 제1 입력 신호(A)와 동일한 논리값을 출력하는, 전가산기 회로.
  4. 제1항에 있어서,
    상기 XOR 연산부는,
    제1 입력 노드, 제1 출력 노드, 제1 게이트 노드를 포함하고 상기 제1 게이트 노드의 입력의 논리값이 0일 때 상기 제1 입력 노드 입력을 상기 제1 출력 노드로 전달하는 제1 패스트랜지스터 및
    제2 입력 노드, 제2 출력 노드, 제2 게이트 노드를 포함하고 상기 제2 게이트 노드의 입력의 논리값이 1일 때 상기 제2 입력 노드 입력을 상기 제2 출력 노드로 전달하는 제2 패스트랜지스터를 포함하고,
    상기 제1 입력 노드에는 상기 제3 입력 신호(
    Figure 112009025668404-pat00074
    )가 입력되고,
    상기 제2 입력 노드에는 제4 입력 신호(
    Figure 112009025668404-pat00075
    )가 입력되고,
    상기 제1 및 제2 게이트 노드에는 상기 제2 입력 신호(B)가 입력되고,
    상기 제1 및 제2 출력 노드는 서로 접속되며,
    상기 제1 및 제2 출력 노드에서 상기 XOR 연산부의 출력이 출력되는, 전가산기 회로.
  5. 제1항에 있어서,
    상기 제1 멀티플랙서부는,
    제3 입력 노드, 제3 출력 노드, 제3 게이트 노드를 포함하고 상기 제3 게이트 노드의 입력의 논리값이 0일 때 상기 제3 입력 노드 입력을 상기 제3 출력 노드로 전달하는 제3 패스트랜지스터 및
    제4 입력 노드, 제4 출력 노드, 제4 게이트 노드를 포함하고 상기 제4 게이 트 노드의 입력의 논리값이 1일 때 상기 제4 입력 노드 입력을 상기 제4 출력 노드로 전달하는 제4 패스트랜지스터를 포함하고,
    상기 제3 입력 노드에는 상기 제2 입력 신호(B)가 입력되고,
    상기 제4 입력 노드에는 상기 제1 입력 신호(A)가 입력되고,
    상기 제3 및 제4 게이트 노드에는 상기 XOR 연산부의 출력이 입력되고,
    상기 제3 및 제4 출력 노드는 서로 접속되며,
    상기 제3 및 제4 출력 노드에서 상기 제1 멀티플랙서부의 출력이 출력되는, 전가산기 회로.
  6. 제1항에 있어서,
    상기 제2 멀티플랙서부는,
    제5 입력 노드, 제5 출력 노드, 제5 게이트 노드를 포함하고 상기 제5 게이트 노드의 입력의 논리값이 0일 때 상기 제5 입력 노드 입력을 상기 제5 출력 노드로 전달하는 제5 패스트랜지스터 및
    제6 입력 노드, 제6 출력 노드, 제6 게이트 노드를 포함하고 상기 제6 게이트 노드의 입력의 논리값이 1일 때 상기 제6 입력 노드 입력을 상기 제6 출력 노드로 전달하는 제6 패스트랜지스터를 포함하고,
    상기 제5 입력 노드에는 상기 제1 입력 신호(A)가 입력되고,
    상기 제6 입력 노드에는 상기 인버터부의 출력(
    Figure 112009025668404-pat00076
    )이 입력되고,
    상기 제5 및 제6 게이트 노드에는 상기 XOR 연산부의 출력이 입력되고,
    상기 제5 및 제6 출력 노드는 서로 접속되며,
    상기 제5 및 제6 출력 노드에서 상기 제2 멀티플랙서부의 출력이 출력되는, 전가산기 회로.
  7. 제1항에 있어서,
    상기 인버터부는 상기 제1 멀티플랙서부의 출력이 각각의 게이트로 입력되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고,
    상기 PMOS 트랜지스터의 소스에 전원전압이 인가되고,
    상기 NMMOS 트랜지스터의 소스는 접지되고,
    상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인이 접속되고,
    상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인에서 상기 인버터부의 출력이 출력되는, 전가산기 회로.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007081A (ko) * 2013-07-10 2015-01-20 에스케이하이닉스 주식회사 전가산기 회로
KR20180043007A (ko) * 2016-10-19 2018-04-27 조선대학교산학협력단 18개의 트랜지스터로 구성되는 정확한 전가산기 회로 및 그 전가산기 회로가 집적된 디지털 신호 처리 장치
KR102196891B1 (ko) 2020-01-31 2020-12-30 연세대학교 산학협력단 강유전체 소자 기반 전가산기
KR20230115095A (ko) * 2022-01-26 2023-08-02 건국대학교 산학협력단 1 비트 전가산기

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010037189A (ko) * 1999-10-14 2001-05-07 윤종용 전가산기
KR20050023978A (ko) * 2003-09-04 2005-03-10 삼성전자주식회사 전가산기
KR20060076549A (ko) * 2004-12-29 2006-07-04 동부일렉트로닉스 주식회사 고속 전가산기
JP2008010305A (ja) * 2006-06-29 2008-01-17 Nidec Sankyo Corp 光源装置及び照明装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010037189A (ko) * 1999-10-14 2001-05-07 윤종용 전가산기
KR20050023978A (ko) * 2003-09-04 2005-03-10 삼성전자주식회사 전가산기
KR20060076549A (ko) * 2004-12-29 2006-07-04 동부일렉트로닉스 주식회사 고속 전가산기
JP2008010305A (ja) * 2006-06-29 2008-01-17 Nidec Sankyo Corp 光源装置及び照明装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
논문(2001.03.05)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007081A (ko) * 2013-07-10 2015-01-20 에스케이하이닉스 주식회사 전가산기 회로
KR102038047B1 (ko) 2013-07-10 2019-10-30 에스케이하이닉스 주식회사 전가산기 회로
KR20180043007A (ko) * 2016-10-19 2018-04-27 조선대학교산학협력단 18개의 트랜지스터로 구성되는 정확한 전가산기 회로 및 그 전가산기 회로가 집적된 디지털 신호 처리 장치
KR101899065B1 (ko) * 2016-10-19 2018-09-14 조선대학교 산학협력단 18개의 트랜지스터로 구성되는 정확한 전가산기 회로 및 그 전가산기 회로가 집적된 디지털 신호 처리 장치
KR102196891B1 (ko) 2020-01-31 2020-12-30 연세대학교 산학협력단 강유전체 소자 기반 전가산기
KR20230115095A (ko) * 2022-01-26 2023-08-02 건국대학교 산학협력단 1 비트 전가산기
KR102656764B1 (ko) 2022-01-26 2024-04-12 건국대학교 산학협력단 1 비트 전가산기

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