KR20230115095A - 1 비트 전가산기 - Google Patents

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KR20230115095A
KR20230115095A KR1020220011655A KR20220011655A KR20230115095A KR 20230115095 A KR20230115095 A KR 20230115095A KR 1020220011655 A KR1020220011655 A KR 1020220011655A KR 20220011655 A KR20220011655 A KR 20220011655A KR 20230115095 A KR20230115095 A KR 20230115095A
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건국대학교 산학협력단
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Abstract

1 비트 전가산기(full adder)가 개시된다. 개시된 1 비트 전가산기는, 캐리입력(carry-in) 신호를 입력받도록 구성된 제1 입력부 및 상기 제1 입력부에 직렬 접속된 제1 XNOR(exclusive NOR) 연산부를 포함하는 제1 연산부, 및 상기 캐리입력 신호의 반전 신호(inverted signal)를 입력받도록 구성된 제2 입력부 및 상기 제2 입력부에 직렬 접속된 제2 XNOR 연산부를 포함하는 제2 연산부를 포함할 수 있다. 여기서 상기 제1 연산부 및 상기 제2 연산부는 상기 1 비트 전가산기의 가산출력 신호가 제공되는 제1 비트 라인을 통해 병렬 접속되고, 상기 제1 XNOR 연산부 및 상기 제2 XNOR 연산부의 각각은 두 개의 FeFET(Ferroelectric Field Effect Transistor) 소자를 포함하여 구성될 수 있다.

Description

1 비트 전가산기{one-bit full adder}
아래의 개시는 전가산기(full adder)에 관한 것이다.
인공지능의 발달과 함께 소자의 고밀도 집적, 시스템 성능 향상 및 저전력 소모가 이슈로 대두되고 있다. 기존의 폰노이만 구조에서는 아무리 소자의 성능이 좋아져도 메모리와 연산 장치 간의 데이터 수신과 전송으로 인해서 속도 지연과 전력 소모가 필연적으로 발생하게 된다. 인공지능에서는 메모리와 연산 장치 간에 더 활발하게 데이터 송수신이 이루어지기 때문에 속도 지연과 전력 소모에 관한 문제가 더욱 더 주목을 받고 있다. 이에 따라 메모리 부분에서 효율적으로 연산 처리를 하는 구조에 대해 많은 연구가 진행되고 있다. 최근에는 강유전체 물질을 이용한 소자를 활용해 메모리의 연산 처리 속도를 높이고자 하는 시도가 이루어지고 있다.
본 개시에 의해 해결하고자 하는 과제는 적은 개수의 소자들로 구현이 가능한 전가산기를 제공하는 것이다.
본 개시에 의해 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시의 일 특징에 따르면, 1 비트 전가산기(full adder)가 제공된다. 본 1 비트 전가산기는, 캐리입력(carry-in) 신호를 입력받도록 구성된 제1 입력부 및 상기 제1 입력부에 직렬 접속된 제1 XNOR(exclusive NOR) 연산부를 포함하는 제1 연산부, 및 상기 캐리입력 신호의 반전 신호(inverted signal)를 입력받도록 구성된 제2 입력부 및 상기 제2 입력부에 직렬 접속된 제2 XNOR 연산부를 포함하는 제2 연산부를 포함할 수 있다. 상기 제1 연산부 및 상기 제2 연산부는 상기 1 비트 전가산기의 가산출력 신호가 제공되는 제1 비트 라인을 통해 병렬 접속되고, 상기 제1 XNOR 연산부 및 상기 제2 XNOR 연산부의 각각은 두 개의 FeFET(Ferroelectric Field Effect Transistor) 소자를 포함하여 구성될 수 있다.
일 실시예에서, 상기 1 비트 전가산기는, 상기 캐리입력 신호를 입력받도록 구성된 제3 입력부 및 상기 제3 입력부에 직렬 접속된 OR 연산부를 포함하는 제3 연산부, 및 상기 캐리입력 신호의 반전 신호를 입력받도록 구성된 제4 입력부 및 상기 제4 입력부에 직렬 접속된 AND 연산부를 포함하는 제4 연산부를 더 포함한다. 상기 제3 연산부 및 상기 제4 연산부는 상기 1 비트 전가산기의 캐리출력(carry-out) 신호가 제공되는 제2 비트 라인을 통해 병렬 접속되고, 상기 OR 연산부 및 상기 AND 연산부의 각각은 하나의 FeFET 소자를 포함하여 구성된다.
일 실시예에서, 상기 제1 입력부는 제1 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 포함하고, 상기 제1 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제1 비트 라인에 접속된다.
일 실시예에서, 상기 제1 XNOR 연산부는 제2 CMOS 트랜지스터와 제1 FeFET 트랜지스터의 직렬접속 및 제3 CMOS 트랜지스터와 제2 FeFET 트랜지스터의 직렬접속의 병렬접속을 포함하고, 상기 제2 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 제1 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 제2 CMOS 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호를 입력받기 위한 전극이고, 상기 제2 CMOS 트랜지스터의 드레인 전극은 상기 제1 CMOS 트랜지스터의 소스 전극에 접속되고, 상기 제2 CMOS 트랜지스터의 소스 전극은 상기 제1 FeFET 트랜지스터의 드레인 전극에 접속되고, 상기 제1 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고, 상기 제1 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고, 상기 제1 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터이다.
일 실시예에서, 상기 제3 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 제2 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 제3 CMOS 트랜지스터의 게이트 전극은 상기 제1 입력 신호의 반전 신호를 입력받기 위한 전극이고, 상기 제3 CMOS 트랜지스터의 드레인 전극은 상기 제1 CMOS 트랜지스터의 소스 전극에 접속되고, 상기 제3 CMOS 트랜지스터의 소스 전극은 상기 제2 FeFET 트랜지스터의 드레인 전극에 접속되고, 상기 제2 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고, 상기 제2 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고, 상기 제2 FeFET 트랜지스터는 상기 제2 입력 신호의 반전 신호에 상응하는 상태로 프로그램되는 트랜지스터이다.
일 실시예에서, 상기 제2 입력부는 제4 CMOS 트랜지스터를 포함하고, 상기 제4 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호의 반전 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제1 비트 라인에 접속된다.
일 실시예에서, 상기 제2 XNOR 연산부는 제5 CMOS 트랜지스터와 제3 FeFET 트랜지스터의 직렬접속 및 제6 CMOS 트랜지스터와 제4 FeFET 트랜지스터의 직렬접속의 병렬접속을 포함하고, 상기 제5 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 제3 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 제5 CMOS 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호의 반전 신호를 입력받기 위한 전극이고, 상기 제5 CMOS 트랜지스터의 드레인 전극은 상기 제4 CMOS 트랜지스터의 소스 전극에 접속되고, 상기 제5 CMOS 트랜지스터의 소스 전극은 상기 제3 FeFET 트랜지스터의 드레인 전극에 접속되고, 상기 제3 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고, 상기 제3 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고, 상기 제3 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터이다.
일 실시예에서, 상기 제6 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 제4 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 제6 CMOS 트랜지스터의 게이트 전극은 상기 제1 입력 신호를 입력받기 위한 전극이고, 상기 제6 CMOS 트랜지스터의 드레인 전극은 상기 제4 CMOS 트랜지스터의 소스 전극에 접속되고, 상기 제6 CMOS 트랜지스터의 소스 전극은 상기 제4 FeFET 트랜지스터의 드레인 전극에 접속되고, 상기 제4 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고, 상기 제4 FeFET 트랜지스터의 소스 전극은 상기 접지선에 접속되고, 상기 제4 FeFET 트랜지스터는 상기 제2 입력 신호의 반전 신호에 상응하는 상태로 프로그램되는 트랜지스터이다.
일 실시예에서, 상기 제3 입력부는 제7 CMOS 트랜지스터를 포함하고, 상기 제7 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제2 비트 라인에 접속된다.
일 실시예에서, 상기 OR 연산부는 제5 FeFET 트랜지스터를 포함하고, 상기 제5 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 상기 제5 FeFET 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호를 입력받기 위한 전극이고, 상기 제5 FeFET 트랜지스터의 드레인 전극은 상기 제7 CMOS 트랜지스터의 소스 전극에 접속되고, 상기 제5 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고, 상기 제5 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터이다.
일 실시예에서, 상기 제4 입력부는 제8 CMOS 트랜지스터를 포함하고, 상기 제8 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호의 반전 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제2 비트 라인에 접속된다.
일 실시예에서, 상기 AND 연산부는 제9 CMOS 트랜지스터 및 상기 제9 CMOS 트랜지스터에 직렬 접속된 제6 FeFET 트랜지스터를 포함하고, 상기 제9 CMOS트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 상기 제6 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 상기 제9 CMOS 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호를 입력받기 위한 전극이고, 상기 제9 CMOS 트랜지스터의 드레인 전극은 상기 제8 CMOS 트랜지스터의 소스 전극에 접속되고, 상기 제6 FeFET트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고, 상기 제6 FeFET 트랜지스터의 드레인 전극은 상기 제9 CMOS 트랜지스터의 소스 전극에 접속되고, 상기 제6 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고, 상기 제6 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터이다.
일 실시예에서, 상기 제1 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고, 상기 제2 입력 신호가 로직 0 신호인 경우 상기 제1 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제1 FeFET 트랜지스터는 제2 상태로 프로그램된다.
일 실시예에서, 상기 제2 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고, 상기 제2 입력 신호가 로직 0 신호인 경우 상기 제2 FeFET 트랜지스터는 제2 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제2 FeFET 트랜지스터는 제1 상태로 프로그램된다.
일 실시예에서, 상기 제3 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고, 상기 제2 입력 신호가 로직 0 신호인 경우 상기 제3 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제3 FeFET 트랜지스터는 제2 상태로 프로그램된다.
일 실시예에서, 상기 제4 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고, 상기 제2 입력 신호가 로직 0 신호인 경우 상기 제4 FeFET 트랜지스터는 제2 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제4 FeFET 트랜지스터는 제1 상태로 프로그램된다.
일 실시예에서, 상기 제5 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고, 상기 제2 입력 신호가 로직 0 신호인 경우 상기 제5 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제5 FeFET 트랜지스터는 제2 상태로 프로그램된다.
일 실시예에서, 상기 제6 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고, 상기 제2 입력 신호가 로직 0 신호인 경우 상기 제6 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제6 FeFET 트랜지스터는 제2 상태로 프로그램된다.
개시된 실시예들에 따르면 적은 개수의 소자들로 전가산기를 구현할 수 있는 기술적 효과가 있다.
도 1a는 FeFET(Ferroelectric Field Effect Transistor) 트랜지스터의 일 실시예의 구조를 도시한 도면이다.
도 1b는 FeFET 트랜지스터의 등가 회로를 도시한 도면이다.
도 1c는 FeFET 트랜지스터의 I-V 특성곡선의 일 실시예를 도시한 도면이다.
도 1d는 FeFET 트랜지스터의 동작을 설명하기 위한 진리표를 도시한 도면이다.
도 2는 FeFET 트랜지스터들을 이용하여 구성한 1 비트 전가산기(one-bit full adder)의 일 실시예의 회로도를 도시한 도면이다.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 구현될 수 있다. 따라서, 실제 구현되는 형태는 개시된 특정 실시예로만 한정되는 것이 아니며, 본 개시의 범위는 실시예들로 설명한 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
"제1" 또는 "제2" 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있고, 유사하게 "제2 구성요소"는 "제1 구성요소"로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 개시에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
도 1a, 도 1b, 도 1c 및 도 1d는 각각 FeFET(Ferroelectric Field Effect Transistor) 트랜지스터의 일 실시예의 구조, FeFET 트랜지스터의 등가 회로, FeFET 트랜지스터의 I-V 특성곡선의 일 실시예 및 FeFET 트랜지스터의 동작을 설명하기 위한 진리표를 도시한 도면들이다.
먼저 도 1a를 참조하면, FeFET 트랜지스터의 일 실시예의 구조가 도시되어 있다. FeFET 트랜지스터(100)는 P 타입의 웰 영역(110)을 포함할 수 있다. P 타입의 웰 영역(110)은 기판(도시되지 않음)의 상부에서 P 도전형의 이온들을 주입함으로써 생성될 수 있다. FeFET 트랜지스터(100)는 P 타입의 웰 영역(110) 상에 형성된 게이트 절연막(120)을 더 포함할 수 있다. 일 실시예에서, 게이트 절연막(120)은 산화막, 질화막, 산화질화막, 금속산화막 또는 이들이 다층으로 적층된 막으로 형성될 수 있다. FeFET 트랜지스터(100)는 게이트 절연막(120) 상에 형성된 금속층(130), FE(Ferroelectric) 층(140) 및 게이트 전극(150)을 더 포함할 수 있다. FE 층(140)은 커패시턴스(capacitance) 작용을 하는 강유전체 물질로 형성될 수 있다. 일 실시예에서, FE 층(140)은 하프늄 산화물층, 지르코늄 산화물층, 하프늄 티타네이트층 또는 하프튬 지르코늄 산화물층을 포함할 수 있다. 일 실시예에서, FE 층(140)은 상기 층들 중 둘 이상의 복합체 층으로 형성될 수 있다. FeFET 트랜지스터(100)는 FE 층(140)으로 인해 히스테리시스(hysteresis) 전류 전압(I-V) 특성을 가질 수 있게 된다. 게이트 전극(150)은 폴리실리콘 또는 금속과 같은 물질로 형성될 수 있다. 게이트 전극(150)은 웰의 도핑 타입과 반대되는 도핑 타입을 가질 수 있다. 도시된 실시예에서는 웰 영역(110)의 도핑 타입이 P이므로 게이트 전극(150)은 N 타입의 이온들에 의해 도핑될 수 있다. FeFET 트랜지스터(100)는 게이트 절연막(120)의 아래에 그리고 게이트 절연막(120)의 좌우측에 서로 이격되어 형성된 도핑 영역들(160, 170)을 더 포함할 수 있다. 도핑 영역들(160, 170)은 게이트 전극(150)의 도핑 타입과 동일 타입의 이온들의 주입에 의해 P 타입의 웰 영역(110) 내에 형성될 수 있다. 그러므로 게이트 전극(150)과 마찬가지로, 도핑 영역들(160, 170)은 웰 영역(110)의 도핑 타입과는 반대되는 도핑 타입을 가질 수 있다. 도시된 실시예에서는 게이트 전극(150)이 N 타입의 이온들로 도핑되므로 도핑 영역들(160, 170)은 N 타입의 이온들의 주입에 의해 형성될 수 있다. 도핑 영역(160)은 FeFET 트랜지스터(100)의 드레인을 구성하고, 도핑 영역(170)은 FeFET 트랜지스터(100)의 소스를 구성할 수 있다. 일 실시예에서, FeFET 트랜지스터(100)는 멀티 나노시트 CMOS(multi-nanosheet complementary metal oxide semiconductor)를 근간으로 한 FeFET이다. 도 1b를 참조하면, FeFET 트랜지스터의 등가 회로가 도시되어 있다. 도시된 바와 같이 FeFET 트랜지스터(100)는 CMOS 트랜지스터와 강유전체를 나타내는 커패시턴스 성분()이 직렬 연결된 회로로 나타낼 수 있다. 이상의 설명에서는 N 타입 FeFET 트랜지스터를 예로 들어 FeFET 트랜지스터의 구조를 설명하였으나, P 타입 FeFET 트랜지스터도 도전형에 있어서의 차이를 제외하고는 유사한 구조를 가질 수 있음에 유의하여야 한다.
도 1c는 FeFET 트랜지스터의 I-V 특성곡선의 일 실시예를 도시한 도면이다.
도시된 바와 같이, FeFET 트랜지스터(100)는 히스테리시스 전류 전압(I-V) 특성을 가진다. FeFET 트랜지스터(100)의 게이드 전극과 소스 전극 간의 전압()이 임계전압(threshold voltage) 이상이 되면, 도 1c에서 위로 향하는 화살표로 나타낸 바와 같이 FeFET 트랜지스터(100)는 턴 온되어 그 드레인과 소스 간에 전류()가 흐르게 된다. 그러나 게이드 전극과 소스 전극 간의 전압()이 임계전압 이하로 떨어지더라도 FeFET 트랜지스터(100)는 바로 턴 오프되지 않는다. 도 1c에서 아래로 향하는 화살표로 나타낸 바와 같이 전압()이 0 V 부근까지 하강하더라도 전류()는 급격히 떨어지지 않고 완만히 하강하는 경향을 보인다. 즉 FeFET 트랜지스터(100)가 턴 온되어 있는 상태에서 전압()이 하강하더라도 FeFET 트랜지스터(100)는 이 전의 상태를 그대로 유지하게 된다. FeFET 트랜지스터(100)는 전류()가 덜 흐르는 상태(턴 오프 상태)인 제1 상태 및 전류()가 많이 흐르는 상태(턴 온 상태)인 제2 상태 중 어느 하나의 상태에 있을 수 있는데, 새로이 입력되는 전압()에 따른 그 상태 변화를 진리표(truth table)로 정리하면 도 1d와 같다. 도 1d에 도시한 바와 같이, FeFET 트랜지스터(100)가 현재 제1 상태에 있고 새로이 입력되는 전압()이 로직 0인 경우, FeFET 트랜지스터(100)는 제1 상태를 유지한다. FeFET 트랜지스터(100)가 현재 제1 상태에 있고 새로이 입력되는 전압()이 로직 1인 경우, FeFET 트랜지스터(100)는 제2 상태로 천이한다. FeFET 트랜지스터(100)가 현재 제2 상태에 있고 새로이 입력되는 전압()이 로직 0인 경우, FeFET 트랜지스터(100)는 제2 상태를 유지한다. FeFET 트랜지스터(100)가 현재 제2 상태에 있고 새로이 입력되는 전압()이 로직 1인 경우 또한 FeFET 트랜지스터(100)는 제2 상태를 유지한다. 정리하면 FeFET 트랜지스터(100)가 현재 제1 상태에 있는 경우는 새로이 입력되는 전압()이 무엇인지에 따라 그 상태가 결정되고, FeFET 트랜지스터(100)가 현재 제2 상태에 있는 경우는 전압()이 무엇인지에 관계없이 제2 상태를 그대로 유지한다. 이러한 FeFET 트랜지스터(100)의 특성을 이용하여 경제적으로 논리회로를 구성하는 것이 가능하다.
도 2는 FeFET 트랜지스터들을 이용하여 구성한 1 비트 전가산기(one-bit full adder)의 일 실시예의 회로도를 도시한 도면이다.
도 2에 도시된 1 비트 전가산기의 일 실시예는 가산출력 신호(S)에 대한 논리식인 수학식 1 및 캐리출력 신호()에 대한 논리식인 수학식 2를 구현하도록 설계될 수 있다.
여기서 S는 1 비트 전가산기(200)로부터 출력되는 가산출력 신호를 나타내고, X 및 Y는 각각 1 비트 전가산기(200)로 입력되는 제1 입력 신호 및 제2 입력 신호를 나타내고, 은 1 비트 전가산기(200)로 입력되는 캐리입력(carry-in) 신호를 나타낸다.
여기서 는 1 비트 전가산기(200)로부터 출력되는 캐리출력 신호를 나타낸다.
도 2에 도시된 바와 같이, 1 비트 전가산기(200)는 가산출력 신호(S)를 제공하기 위한 제1 연산부 및 제2 연산부를 포함할 수 있다. 제1 연산부는 캐리입력(carry-in) 신호 ()를 입력받도록 구성된 제1 입력부 및 제1 입력부에 직렬 접속된 제1 XNOR(exclusive NOR) 연산부를 포함할 수 있다. 제1 입력부는 제1 CMOS 트랜지스터(221)를 포함하고, 제1 CMOS 트랜지스터(221)는 게이트 전극, 소스 전극 및 드레인 전극을 가지는데, 여기서 그 게이트 전극은 캐리입력 신호()를 입력받기 위한 전극이고, 그 드레인 전극은 1 비트 전가산기(200)의 가산출력 신호(S)가 제공되는 제1 비트 라인(BL1)에 접속될 수 있다. 제1 XNOR 연산부는 제2 CMOS 트랜지스터(222)와 제1 FeFET 트랜지스터(241)의 직렬접속 및 제3 CMOS 트랜지스터(223)와 제2 FeFET 트랜지스터(242)의 직렬접속의 병렬접속을 포함할 수 있다. 제2 CMOS 트랜지스터(222)는 게이트 전극, 소스 전극 및 드레인 전극을 가질 수 있다. 제1 FeFET 트랜지스터(241)는 게이트 전극, 소스 전극 및 드레인 전극을 가질 수 있다. 제2 CMOS 트랜지스터(222)의 게이트 전극은 1 비트 전가산기(200)로의 제1 입력 신호를 입력받기 위한 전극이고, 제2 CMOS 트랜지스터(222)의 드레인 전극은 제1 CMOS 트랜지스터(221)의 소스 전극에 접속될 수 있다. 제2 CMOS 트랜지스터(222)의 소스 전극은 제1 FeFET 트랜지스터(241)의 드레인 전극에 접속될 수 있다. 제1 FeFET 트랜지스터(241)의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고, 제1 FeFET 트랜지스터(241)의 소스 전극은 접지선(GND)에 접속될 수 있다. 제1 FeFET 트랜지스터(241)는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하다. 제1 FeFET 트랜지스터(241)는 1 비트 전가산기(200)로의 제2 입력 신호에 상응하는 상태로 프로그램될 수 있다. 제2 입력 신호가 로직 0 신호인 경우 제1 FeFET 트랜지스터(241)는 제1 상태로 프로그램되고, 제2 입력 신호가 로직 1 신호인 경우 제1 FeFET 트랜지스터(241)는 제2 상태로 프로그램될 수 있다.
제3 CMOS 트랜지스터(223)는 게이트 전극, 소스 전극 및 드레인 전극을 가질 수 있다. 제2 FeFET 트랜지스터(242)는 게이트 전극, 소스 전극 및 드레인 전극을 가질 수 있다. 제3 CMOS 트랜지스터(223)의 게이트 전극은 제1 입력 신호의 반전 신호를 입력받기 위한 전극이고, 제3 CMOS 트랜지스터(223)의 드레인 전극은 제1 CMOS 트랜지스터(221)의 소스 전극에 접속될 수 있다. 제3 CMOS 트랜지스터(223)의 소스 전극은 제2 FeFET 트랜지스터(242)의 드레인 전극에 접속될 수 있다. 제2 FeFET 트랜지스터(242)의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고, 제2 FeFET 트랜지스터(242)의 소스 전극은 접지선(GND)에 접속될 수 있다. 제2 FeFET 트랜지스터(242)는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하다. 제2 FeFET 트랜지스터(242)는 제2 입력 신호의 반전 신호에 상응하는 상태로 프로그램될 수 있다. 제2 입력 신호가 로직 0 신호인 경우 제2 FeFET 트랜지스터(242)는 제2 상태로 프로그램되고, 제2 입력 신호가 로직 1 신호인 경우 제2 FeFET 트랜지스터(242)는 제1 상태로 프로그램될 수 있다.
제2 연산부는 캐리입력 신호()의 반전 신호(inverted signal)를 입력받도록 구성된 제2 입력부 및 제2 입력부에 직렬 접속된 제2 XNOR 연산부를 포함할 수 있다. 제2 연산부는 1 비트 전가산기(200)의 가산출력 신호(S)가 제공되는 제1 비트 라인(BL1)을 통해 제1 연산부와 병렬 접속될 수 있다. 제2 입력부는 제4 CMOS 트랜지스터(224)를 포함하고, 제4 CMOS 트랜지스터(224)는 게이트 전극, 소스 전극 및 드레인 전극을 가지는데, 여기서 그 게이트 전극은 캐리입력 신호()의 반전 신호를 입력받기 위한 전극이고, 그 드레인 전극은 제1 비트 라인(BL1)에 접속될 수 있다. 제2 XNOR 연산부는 제5 CMOS 트랜지스터(225)와 제3 FeFET 트랜지스터(243)의 직렬접속 및 제6 CMOS 트랜지스터(226)와 제4 FeFET 트랜지스터(244)의 직렬접속의 병렬접속을 포함할 수 있다. 제5 CMOS 트랜지스터(225)는 게이트 전극, 소스 전극 및 드레인 전극을 가질 수 있다. 제3 FeFET 트랜지스터(243)는 게이트 전극, 소스 전극 및 드레인 전극을 가질 수 있다. 제5 CMOS 트랜지스터(225)의 게이트 전극은 1 비트 전가산기(200)로의 제1 입력 신호의 반전 신호를 입력받기 위한 전극일 수 있다. 제5 CMOS 트랜지스터(225)의 드레인 전극은 제4 CMOS 트랜지스터(224)의 소스 전극에 접속될 수 있다. 제5 CMOS 트랜지스터(225)의 소스 전극은 제3 FeFET 트랜지스터(243)의 드레인 전극에 접속될 수 있다. 제3 FeFET 트랜지스터(243)의 게이트 전극은 로직 0 신호를 입력받기 위한 전극일 수 있다. 제3 FeFET 트랜지스터(243)의 소스 전극은 접지선(GND)에 접속될 수 있다. 제3 FeFET 트랜지스터(243)는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하다. 제3 FeFET 트랜지스터(243)는 1 비트 전가산기(200)로의 제2 입력 신호에 상응하는 상태로 프로그램될 수 있다. 제2 입력 신호가 로직 0 신호인 경우 제3 FeFET 트랜지스터(243)는 제1 상태로 프로그램되고, 제2 입력 신호가 로직 1 신호인 경우 제3 FeFET 트랜지스터(243)는 제2 상태로 프로그램될 수 있다.
제6 CMOS 트랜지스터(226)는 게이트 전극, 소스 전극 및 드레인 전극을 가질 수 있다. 제4 FeFET 트랜지스터(244)는 게이트 전극, 소스 전극 및 드레인 전극을 가질 수 있다. 제6 CMOS 트랜지스터(226)의 게이트 전극은 제1 입력 신호를 입력받기 위한 전극이고, 제6 CMOS 트랜지스터(226)의 드레인 전극은 제4 CMOS 트랜지스터(224)의 소스 전극에 접속될 수 있다. 제6 CMOS 트랜지스터(226)의 소스 전극은 제4 FeFET 트랜지스터(244)의 드레인 전극에 접속될 수 있다. 제4 FeFET 트랜지스터(244)의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고, 제4 FeFET 트랜지스터(244)의 소스 전극은 접지선(GND)에 접속될 수 있다. 제4 FeFET 트랜지스터(244)는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하다. 제4 FeFET 트랜지스터(244)는 제2 입력 신호의 반전 신호에 상응하는 상태로 프로그램될 수 있다. 제2 입력 신호가 로직 0 신호인 경우 제4 FeFET 트랜지스터(244)는 제2 상태로 프로그램되고, 제2 입력 신호가 로직 1 신호인 경우 제4 FeFET 트랜지스터(244)는 제1 상태로 프로그램될 수 있다.
1 비트 전가산기(200)는 캐리출력 신호()를 제공하기 위한 제3 연산부 및 제4 연산부를 더 포함할 수 있다. 제3 연산부는 캐리입력 신호()를 입력받도록 구성된 제3 입력부 및 제3 입력부에 직렬 접속된 OR 연산부를 포함할 수 있다. 제3 입력부는 제7 CMOS 트랜지스터(227)를 포함하고, 제7 CMOS 트랜지스터(227)는 게이트 전극, 소스 전극 및 드레인 전극을 가지는데, 여기서 그 게이트 전극은 캐리입력 신호()를 입력받기 위한 전극이고, 그 드레인 전극은 1 비트 전가산기(200)의 캐리출력(carry-out) 신호()가 제공되는 제2 비트 라인(BL2)에 접속될 수 있다. OR 연산부는 제5 FeFET 트랜지스터(245)를 포함할 수 있다. 제5 FeFET 트랜지스터(245)는 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 제5 FeFET 트랜지스터(245)의 게이트 전극은 1 비트 전가산기(200)로의 제1 입력 신호를 입력받기 위한 전극일 수 있다. 제5 FeFET 트랜지스터(245)의 드레인 전극은 제7 CMOS 트랜지스터(227)의 소스 전극에 접속되고, 제5 FeFET 트랜지스터(245)의 소스 전극은 접지선(GND)에 접속될 수 있다. 제5 FeFET 트랜지스터(245)는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하다. 제5 FeFET 트랜지스터(245)는 1 비트 전가산기(200)로의 제2 입력 신호에 상응하는 상태로 프로그램될 수 있다. 제2 입력 신호가 로직 0 신호인 경우 제5 FeFET 트랜지스터(245)는 제1 상태로 프로그램되고, 제2 입력 신호가 로직 1 신호인 경우 제5 FeFET 트랜지스터(245)는 제2 상태로 프로그램될 수 있다.
제4 연산부는 캐리입력 신호()의 반전 신호를 입력받도록 구성된 제4 입력부 및 제4 입력부에 직렬 접속된 AND 연산부를 포함할 수 있다. 제4 연산부는 1 비트 전가산기(200)의 캐리출력 신호()가 제공되는 제2 비트 라인(BL2)을 통해 제3 연산부와 병렬 접속될 수 있다. 제4 입력부는 제8 CMOS 트랜지스터(228)를 포함하고, 제8 CMOS 트랜지스터(228)는 게이트 전극, 소스 전극 및 드레인 전극을 가지는데, 여기서 그 게이트 전극은 캐리입력 신호()의 반전 신호를 입력받기 위한 전극이고 그 드레인 전극은 제2 비트 라인(BL2)에 접속될 수 있다. AND 연산부는 제9 CMOS 트랜지스터(229) 및 제9 CMOS 트랜지스터(229)에 직렬 접속된 제6 FeFET 트랜지스터(246)를 포함할 수 있다. 제9 CMOS트랜지스터(229)는 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 제6 FeFET 트랜지스터(246)는 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 제9 CMOS 트랜지스터(229)의 게이트 전극은 1 비트 전가산기(200)로의 제1 입력 신호를 입력받기 위한 전극이고, 제9 CMOS 트랜지스터(229)의 드레인 전극은 제8 CMOS 트랜지스터(228)의 소스 전극에 접속될 수 있다. 제6 FeFET트랜지스터(246)의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고, 제6 FeFET 트랜지스터(246)의 드레인 전극은 제9 CMOS 트랜지스터(229)의 소스 전극에 접속되고, 제6 FeFET 트랜지스터(246)의 소스 전극은 접지선(GND)에 접속될 수 있다. 제6 FeFET 트랜지스터(246)는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하다. 제6 FeFET 트랜지스터(246)는 1 비트 전가산기(200)로의 제2 입력 신호에 상응하는 상태로 프로그램될 수 있다. 제2 입력 신호가 로직 0 신호인 경우 제6 FeFET 트랜지스터(246)는 제1 상태로 프로그램되고, 제2 입력 신호가 로직 1 신호인 경우 제6 FeFET 트랜지스터(246)는 제2 상태로 프로그램될 수 있다.
이상으로 개시된 실시예들에 따른 1 비트 전가산기(200)는 강유전체 물질을 사용한 FeFET들을 채택함으로써 적은 개수의 소자들을 이용하여 구현하는 것이 가능하다. 또한 이상으로 개시된 실시예들에 따른 1 비트 가산기(200)는 적은 개수의 소자들을 이용하여 구현되므로 더 적은 전력을 소모하면서도 동일한 가산 기능을 수행할 수 있는 장점이 있다. 개시된 실시예들에 따른 1 비트 전가산기(200)에 따르면 28개의 CMOS 소자를 필요로 하는 기존의 CMOS 전가산기에 비해 소자 개수를 획기적으로 줄일 수 있어 고밀도 설계를 통해 성능 향상을 기할 수 있을 뿐만 아니라 고속 저전력으로 동작이 가능하게 된다. 또한 개시된 실시예들에 따른 1 비트 전가산기(200)는 병렬 구조로 되어 있어 가산출력 신호(S) 및 캐리출력 신호()의 개별 제어가 가능하게 된다.
이상의 설명에 있어서 어떤 구성 요소가 다른 구성 요소에 접속되거나 결합된다는 기재의 의미는 당해 구성 요소가 그 다른 구성 요소에 직접적으로 접속되거나 결합된다는 의미뿐만 아니라 이들이 그 사이에 개재된 하나 또는 그 이상의 타 구성 요소를 통해 접속되거나 결합될 수 있다는 의미를 포함하는 것으로 이해되어야 한다. 이외에도 구성 요소들 간의 관계를 기술하기 위한 용어들(예컨대, '상에', '상부에', '위에', '간에', '사이에' 등)도 유사한 의미로 해석되어야 한다.
본원에 개시된 실시예들에 있어서, 도시된 구성 요소들의 배치는 기술이 구현되는 환경 또는 요구 사항에 따라 달라질 수 있다. 예컨대, 일부 구성 요소가 생략되거나 몇몇 구성 요소들이 통합되어 하나로 실시될 수 있다. 또한 일부 구성 요소들의 배치 순서 및 연결이 변경될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 이를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: FeFET 트랜지스터
110: 월 영역
120: 게이트 절연막
130: 금속층
140: FE 층
150: 게이트 전극
160, 170: 도핑 영역
221, 222, 223, 224, 225, 226, 227, 228, 229: CMOS 트랜지스터
241, 242, 243, 244, 245, 246: FeFET 트랜지스터

Claims (18)

1 비트 전가산기(full adder)로서,
캐리입력(carry-in) 신호를 입력받도록 구성된 제1 입력부 및 상기 제1 입력부에 직렬 접속된 제1 XNOR(exclusive NOR) 연산부를 포함하는 제1 연산부, 및
상기 캐리입력 신호의 반전 신호(inverted signal)를 입력받도록 구성된 제2 입력부 및 상기 제2 입력부에 직렬 접속된 제2 XNOR 연산부를 포함하는 제2 연산부를 포함하고,
상기 제1 연산부 및 상기 제2 연산부는 상기 1 비트 전가산기의 가산출력 신호가 제공되는 제1 비트 라인을 통해 병렬 접속되고,
상기 제1 XNOR 연산부 및 상기 제2 XNOR 연산부의 각각은 두 개의 FeFET(Ferroelectric Field Effect Transistor) 소자를 포함하여 구성되는, 1 비트 전가산기.
제1항에 있어서,
상기 캐리입력 신호를 입력받도록 구성된 제3 입력부 및 상기 제3 입력부에 직렬 접속된 OR 연산부를 포함하는 제3 연산부, 및
상기 캐리입력 신호의 반전 신호를 입력받도록 구성된 제4 입력부 및 상기 제4 입력부에 직렬 접속된 AND 연산부를 포함하는 제4 연산부를 더 포함하고,
상기 제3 연산부 및 상기 제4 연산부는 상기 1 비트 전가산기의 캐리출력(carry-out) 신호가 제공되는 제2 비트 라인을 통해 병렬 접속되고,
상기 OR 연산부 및 상기 AND 연산부의 각각은 하나의 FeFET 소자를 포함하여 구성되는, 1 비트 전가산기.
제1항에 있어서,
상기 제1 입력부는 제1 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 포함하고, 상기 제1 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제1 비트 라인에 접속되는, 1 비트 전가산기.
제3항에 있어서,
상기 제1 XNOR 연산부는 제2 CMOS 트랜지스터와 제1 FeFET 트랜지스터의 직렬접속 및 제3 CMOS 트랜지스터와 제2 FeFET 트랜지스터의 직렬접속의 병렬접속을 포함하고,
상기 제2 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,
상기 제1 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,
상기 제2 CMOS 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호를 입력받기 위한 전극이고,
상기 제2 CMOS 트랜지스터의 드레인 전극은 상기 제1 CMOS 트랜지스터의 소스 전극에 접속되고,
상기 제2 CMOS 트랜지스터의 소스 전극은 상기 제1 FeFET 트랜지스터의 드레인 전극에 접속되고,
상기 제1 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고,
상기 제1 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고,
상기 제1 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기.
제4항에 있어서,
상기 제3 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,
상기 제2 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,
상기 제3 CMOS 트랜지스터의 게이트 전극은 상기 제1 입력 신호의 반전 신호를 입력받기 위한 전극이고,
상기 제3 CMOS 트랜지스터의 드레인 전극은 상기 제1 CMOS 트랜지스터의 소스 전극에 접속되고,
상기 제3 CMOS 트랜지스터의 소스 전극은 상기 제2 FeFET 트랜지스터의 드레인 전극에 접속되고,
상기 제2 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고,
상기 제2 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고,
상기 제2 FeFET 트랜지스터는 상기 제2 입력 신호의 반전 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기.
제1항에 있어서,
상기 제2 입력부는 제4 CMOS 트랜지스터를 포함하고, 상기 제4 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호의 반전 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제1 비트 라인에 접속되는, 1 비트 전가산기.
제6항에 있어서,
상기 제2 XNOR 연산부는 제5 CMOS 트랜지스터와 제3 FeFET 트랜지스터의 직렬접속 및 제6 CMOS 트랜지스터와 제4 FeFET 트랜지스터의 직렬접속의 병렬접속을 포함하고,
상기 제5 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,
상기 제3 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,
상기 제5 CMOS 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호의 반전 신호를 입력받기 위한 전극이고,
상기 제5 CMOS 트랜지스터의 드레인 전극은 상기 제4 CMOS 트랜지스터의 소스 전극에 접속되고,
상기 제5 CMOS 트랜지스터의 소스 전극은 상기 제3 FeFET 트랜지스터의 드레인 전극에 접속되고,
상기 제3 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고,
상기 제3 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고,
상기 제3 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기.
제7항에 있어서,
상기 제6 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,
상기 제4 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,
상기 제6 CMOS 트랜지스터의 게이트 전극은 상기 제1 입력 신호를 입력받기 위한 전극이고,
상기 제6 CMOS 트랜지스터의 드레인 전극은 상기 제4 CMOS 트랜지스터의 소스 전극에 접속되고,
상기 제6 CMOS 트랜지스터의 소스 전극은 상기 제4 FeFET 트랜지스터의 드레인 전극에 접속되고,
상기 제4 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고,
상기 제4 FeFET 트랜지스터의 소스 전극은 상기 접지선에 접속되고,
상기 제4 FeFET 트랜지스터는 상기 제2 입력 신호의 반전 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기.
제2항에 있어서,
상기 제3 입력부는 제7 CMOS 트랜지스터를 포함하고, 상기 제7 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제2 비트 라인에 접속되는, 1 비트 전가산기.
제9항에 있어서,
상기 OR 연산부는 제5 FeFET 트랜지스터를 포함하고,
상기 제5 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
상기 제5 FeFET 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호를 입력받기 위한 전극이고,
상기 제5 FeFET 트랜지스터의 드레인 전극은 상기 제7 CMOS 트랜지스터의 소스 전극에 접속되고,
상기 제5 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고,
상기 제5 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기.
제2항에 있어서,
상기 제4 입력부는 제8 CMOS 트랜지스터를 포함하고, 상기 제8 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호의 반전 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제2 비트 라인에 접속되는, 1 비트 전가산기.
제11항에 있어서,
상기 AND 연산부는 제9 CMOS 트랜지스터 및 상기 제9 CMOS 트랜지스터에 직렬 접속된 제6 FeFET 트랜지스터를 포함하고,
상기 제9 CMOS트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
상기 제6 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
상기 제9 CMOS 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호를 입력받기 위한 전극이고,
상기 제9 CMOS 트랜지스터의 드레인 전극은 상기 제8 CMOS 트랜지스터의 소스 전극에 접속되고,
상기 제6 FeFET트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고,
상기 제6 FeFET 트랜지스터의 드레인 전극은 상기 제9 CMOS 트랜지스터의 소스 전극에 접속되고,
상기 제6 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고,
상기 제6 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기.
제4항에 있어서,
상기 제1 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,
상기 제2 입력 신호가 로직 0 신호인 경우 상기 제1 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제1 FeFET 트랜지스터는 제2 상태로 프로그램되는, 1 비트 전가산기.
제5항에 있어서,
상기 제2 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,
상기 제2 입력 신호가 로직 0 신호인 경우 상기 제2 FeFET 트랜지스터는 제2 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제2 FeFET 트랜지스터는 제1 상태로 프로그램되는, 1 비트 전가산기.
제7항에 있어서,
상기 제3 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,
상기 제2 입력 신호가 로직 0 신호인 경우 상기 제3 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제3 FeFET 트랜지스터는 제2 상태로 프로그램되는, 1 비트 전가산기.
제8항에 있어서,
상기 제4 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,
상기 제2 입력 신호가 로직 0 신호인 경우 상기 제4 FeFET 트랜지스터는 제2 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제4 FeFET 트랜지스터는 제1 상태로 프로그램되는, 1 비트 전가산기.
제10항에 있어서,
상기 제5 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,
상기 제2 입력 신호가 로직 0 신호인 경우 상기 제5 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제5 FeFET 트랜지스터는 제2 상태로 프로그램되는, 1 비트 전가산기.
제12항에 있어서,
상기 제6 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,
상기 제2 입력 신호가 로직 0 신호인 경우 상기 제6 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제6 FeFET 트랜지스터는 제2 상태로 프로그램되는, 1 비트 전가산기.
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* Cited by examiner, † Cited by third party
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KR100975086B1 (ko) * 2009-04-28 2010-08-11 한국과학기술원 초소형 저전력 1비트 전가산기
KR102196891B1 (ko) * 2020-01-31 2020-12-30 연세대학교 산학협력단 강유전체 소자 기반 전가산기
US20210226636A1 (en) * 2019-12-27 2021-07-22 Kepler Computing, Inc. Low power ferroelectric based majority logic gate adder

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