JP2009218680A - 駆動回路、駆動方法、固体撮像装置および電子機器 - Google Patents

Abstract

【課題】電源電圧の低電圧側の電圧と高電圧側の電圧との間の中間電圧での駆動を、トランジスタのゲート酸化膜に高耐圧素子構造を適用することなく実現できるようにする。
【解決手段】第１，第２出力バッファ回路２０，３０Ａを用いた駆動回路１０において、当該駆動回路１０を構成するトランジスタのゲート酸化膜にその耐圧ΔＶｌｉｍを超える電圧を印加することなく、第１出力バッファ回路２０の作用によって耐圧ΔＶｌｉｍを超えた電圧振幅ＶＬ−ＶＨで駆動する。これに加えて、第２出力バッファ回路３０Ａにおいて、出力端子３５側のトランジスタＭｐ３２，Ｍｎ３２を、バイアス電圧の定常印加でなく、耐圧範囲内の電圧（ＶＬ〜ＶＤ，ＶＳ〜ＶＨ）で駆動するとともに、ノードＮ３１，Ｎ３２側のトランジスタＭｐ３１，Ｍｎ３１を、耐圧範囲内の電圧でなく、範囲外の電圧ＶＬ〜ＶＨで駆動することで、中間電圧ＶＭでの駆動を実現する。
【選択図】図４

Description

本発明は、駆動回路、駆動方法、固体撮像装置および電子機器に関する。

駆動回路、例えばＣＭＯＳからなる出力バッファ回路において、トランジスタの耐圧ΔＶｌｉｍを超える電圧振幅が必要である場合、トランジスタのゲート酸化膜に耐圧以上の電圧が印加されてゲート酸化膜が破壊されるなど信頼性が低下する。

例えば、図１８に示すように、低電圧（例えば、グランド）ＶＬのノードと高電圧ＶＨのノードとの間に直列に接続されたＰＭＯＳトランジスタＭｐ１０１とＮＭＯＳトランジスタＭｎ１０１とを有する出力バッファ回路において、耐圧ΔＶｌｉｍを超える電圧振幅ＶＬ→ＶＨ（ＶＨ−ＶＬ＞ΔＶＬｉｍ)で出力を駆動する場合を考える。図１８に示す従来例１に係る出力バッファ回路では、簡単のため反転論理としている。なお、図１９に入出力波形を、図２０にＩＮ＝ＶＨ（Ａ）およびＩＮ＝ＶＬ（Ｂ）のときのデバイス断面を示す。

出力ＯＵＴを低電圧ＶＬに駆動する場合、ＮＭＯＳトランジスタＭｎ１０１のゲート電極には高電圧ＶＨが印加され、当該トランジスタＭｎ１０１のドレイン、ソースおよびチャネルには低電圧ＶＬが印加される。このため、ゲート酸化膜にはＶＨ−ＶＬ、即ち耐圧ΔＶＬｉｍを超える電圧が印加され、ゲート酸化膜の破壊の原因となる。また、ＰＭＯＳトランジスタＭｐ１０１のゲート・ドレイン間にも耐圧ΔＶＬｉｍを超える電圧が印加されるため、ゲート酸化膜の破壊の原因となる。

同様に、出力ＯＵＴを高電圧ＶＨに駆動する場合は、ＰＭＯＳトランジスタＭｐ１０１のゲート酸化膜や、ＮＭＯＳトランジスタＭｎ１０１のゲート・ドレイン間に耐圧を超える電圧が印加され、ゲート酸化膜の破壊の原因となる。

この従来例１に係る出力バッファ回路の回路構成では、少なくとも出力段のトランジスタＭｐ１０１，Ｍｎ１０１には高耐圧プロセス、例えばゲート酸化膜の厚いＭＯＳデバイスを適用する必要がある。しかし、一般的に、高耐圧プロセスは、製造コストの増加や実装面積の増大が問題となる。

これに対して、図２１に示すように、バイアス電圧ＶＳ，ＶＤを各々ゲート電極に印加したＰＭＯＳトランジスタＭｐ１０１およびＮＭＯＳトランジスタＭｎ１０１を、出力バッファ回路の出力端子側に駆動トランジスタＭｐ１０１，Ｍｎ１０１と直列接続することにより、高耐圧プロセスを用いずに耐圧を超えた電圧振幅ＶＬ→ＶＨの駆動を可能にした出力バッファ回路が知られている（例えば、特許文献１参照）。この従来例２に係る出力バッファ回路の入出力波形を図２２に、ＩＮ＝ＶＨ（Ａ）およびＩＮ＝ＶＬ（Ｂ）のときのデバイス断面を図２３に示す。

ここで、バイアス電圧ＶＤは低電圧ＶＬに対して耐圧内の電圧であり、バイアス電圧ＶＳは高電圧ＶＨに対して耐圧内の電圧である。さらに、駆動トランジスタＭｐ１０１，Ｍｎ１０１のゲート入力の振幅に関しては、レベルシフタ１０１，１０２を介して、ＮＭＯＳトランジスタＭｎ１０１ではＶＬ→ＶＤ、ＰＭＯＳトランジスタＭｐ１０１ではＶＳ→ＶＨとして耐圧内の駆動とする。ここで、バイアス電圧ＶＳ，ＶＤが印加されたトランジスタＭｐ１０２，Ｍｎ１０２は、駆動トランジスタＭｐ１０１，Ｍｎ１０１のＯＦＦ時にこれら駆動トランジスタのドレインに出力電圧が直接印加されて、ゲート・ドレイン間が耐圧を超えることを回避する役割をもつ。

入力ＩＮがＨｉｇｈ電位のとき、ＰＭＯＳ駆動トランジスタＭｐ１０１のゲート電極にはバイアス電圧ＶＳが印加されるため、出力電圧ＯＵＴとして高電圧ＶＨが出力される。このとき、ＮＭＯＳ駆動トランジスタＭｎ１０１のドレイン電位は、バイアス電圧ＶＤから閾値Ｖｔｈｎ程度の電圧が落ちたＶＤ−Ｖｔｈｎとなる。これにより、バイアストランジスタＭｎ１０２のゲート酸化膜には最大でＶＨ−ＶＤ（≦ΔＶＬｉｍ)、ＰＭＯＳ駆動トランジスタＭｎ１０１のゲート酸化膜には最大で（ＶＤ−Ｖｔｈｎ）−ＶＬ（≦ΔＶＬｉｍ）が印加されることになり、耐圧内に収まる。

入力ＩＮがＬｏｗ電位のときも同様である。すなわち、ＮＭＯＳ駆動トランジスタＭｎ１０１のゲート電極にはバイアスＶＤが印加されるため、出力電圧ＯＵＴとして低電圧ＶＬが出力される。このとき、ＰＭＯＳ駆動トランジスタＭｐ１０１のドレイン電位は、バイアス電圧ＶＳから閾値Ｖｔｈｐ程度電圧が高いＶＳ−Ｖｔｈｐとなる。これにより、バイアストランジスタＭｐ１０２のゲート酸化膜には最大でＶＳ−ＶＬ（≦ΔＶＬｉｍ)、ＮＭＯＳ駆動トランジスタＭｎ１０１のゲート酸化膜には最大でＶＨ−（ＶＳ−Ｖｔｈｐ）（≦ΔＶＬｉｍ）が印加されることになり、耐圧内に収まる。

特開平１０−２９４６６２号公報

しかしながら、特許文献１記載の従来技術（従来例２）のように、バイアス電圧ＶＳ，ＶＤを定常印加したバイアストランジスタＭｐ１０２，Ｍｎ１０２を駆動トランジスタＭｐ１０１，Ｍｎ１０１に対して直列に繋いだだけの構成では、駆動すべき電圧が中間電圧ＶＭで、（ＶＤ−Ｖｔｈｎ）≦ＶＭ≦（ＶＳ−Ｖｔｈｐ）の関係にある場合に駆動できない。また、上記範囲外であっても、ＶＭ≒（ＶＤ−Ｖｔｈｎ）や、ＶＭ≒（ＶＳ−Ｖｔｈｐ）の場合は供給電流が小さく、十分な駆動力が得られない。このことについて以下に具体的に説明する。

図２４に、図２１の構成で中間電圧ＶＭを駆動する場合を示す。図２４において、レベルシフタ１０３，１０４はそれぞれ図２１と同様の回路構成となっている。ここでは、その回路構成については省略する。また、図２５（Ａ），（Ｂ）に、レベルシフタ１０３，１０４の入出力波形を示す。

レベルシフタ１０３は、出力ＯＵＴをＶＬ→ＶＨで駆動させることができる。中間電圧ＶＭで駆動するときは、レベルシフタ１０３の内部信号ＩＮｐ,ＩＮｎをそれぞれＩＮｐ＝ＶＨ, ＩＮｎ＝ＶＬとして、レベルシフタ１０３の出力ＯＵＴａをＯＦＦ（ハイ・インピーダンス）とする。一方、レベルシフタ１０４は、ソース側に中間電圧ＶＭを印加し、ＰＭＯＳ側とＮＭＯＳ側の一方或いは両方から出力ＯＵＴｂを中間電圧ＶＭで駆動すべく、図２１の回路を流用した構成である。

しかし、中間電圧ＶＭが、バイアス電圧ＶＤ，ＶＳおよび閾値Ｖｔｈｐ，Ｖｔｈｎに対して、（ＶＤ−Ｖｔｈｎ）≦ＶＭ≦（ＶＳ−Ｖｔｈｐ）の関係にある場合、あるいは、各境界に近いＶＭ≒（ＶＤ−Ｖｔｈｎ）やＶＭ≒（ＶＳ−Ｖｔｈｐ）の場合、図２６に示すように、出力端子への電流供給がＰＭＯＳ側からもＮＭＯＳ側からも十分に得られず、駆動することができない。また、ＶＭ≒（ＶＤ−Ｖｔｈｎ）や、ＶＭ≒（ＶＳ−Ｖｔｈｐ）の場合は供給電流が小さく、十分な駆動力を得ることができない。

そこで、本発明は、電源電圧の低電圧側の電圧と高電圧側の電圧との間の中間電圧での駆動を、トランジスタのゲート酸化膜に高耐圧素子構造を適用することなく実現可能な駆動回路、駆動方法、当該駆動回路を用いた固体撮像装置および当該固体撮像装置を搭載した電子機器を提供することを目的とする。

上記目的を達成するために、本発明は、
電源電圧の低電圧側の第１電圧ＶＬおよび高電圧側の第２電圧ＶＨに対してトランジスタの耐圧内となる中間電圧をＶＭ、前記第２電圧ＶＨまたは前記第１電圧ＶＬに対してトランジスタの耐圧内となる第３電圧をＶＳまたはＶＤとするとき、
前記中間電圧ＶＭのノードにソース電極が接続された第１トランジスタと、
前記第１トランジスタのドレイン電極にソース電極が接続され、出力端子にドレイン電極が接続された第２トランジスタとを備える駆動回路において、
前記ノード側の前記第１トランジスタを前記第１電圧ＶＬ〜前記第２電圧ＶＨの範囲内の電圧で駆動し、
前記出力端子側の前記第２トランジスタを前記第１電圧ＶＬ〜前記第３電圧ＶＤの範囲内または前記第３電圧ＶＤ〜前記第２電圧ＶＨの範囲内の電圧で駆動する。

本発明による駆動回路は、単位画素の駆動に中間電圧ＶＭを用いる固体撮像装置において、中間電圧ＶＭを出力する回路部分に適用される。また、本発明による駆動回路が適用される固体撮像装置は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機などの電子機器に搭載され、画像を取り込んだり、画像を読み込んだりする画像取込部（光電変換部）として用いられる。

上記構成の駆動回路、当該駆動回路が適用される固体撮像装置、当該固体撮像装置を搭載した電子機器において、第１トランジスタを耐圧範囲外のＶＬ〜ＶＨの範囲内の電圧で駆動する一方、第２トランジスタを耐圧範囲内、即ちＶＬ〜ＶＤの範囲内またはＶＤ〜ＶＨの範囲内の電圧で駆動すると、第１，第２トランジスタのソース、ドレイン、チャネルには、転送すべき電圧である中間電圧ＶＭが印加される。そして、第１，第２トランジスタが形成されるウエルには第１電圧または第２電圧が印加されているが、チャネルには中間電圧ＶＭが印加されるため、トランジスタのゲート酸化膜に耐圧を超える電圧は印加されない。

本発明によれば、トランジスタのゲート酸化膜に耐圧を超える電圧が印加されないために、トランジスタのゲート酸化膜に高耐圧素子構造を適用することなく中間電圧ＶＭでの駆動を実現できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係る駆動回路を示すブロック図である。本実施形態に係る駆動回路１０は、第１出力バッファ回路２０と、第２出力バッファ回路３０とを有する構成となっている。

ここで、本実施形態に係る駆動回路１０の動作電源について、その電源電圧の低電圧側を第１電圧（以下、「低電圧」と記述する）ＶＬとし、高電圧側を第２電圧（以下、「高電圧」と記述する）ＶＨとするとき、ＶＬ−ＶＨの電圧振幅が駆動回路１０を構成するトランジスタの耐圧ΔＶｌｉｍを超える（ＶＬ−ＶＨ＞ΔＶｌｉｍ）ように低電圧ＶＬおよび高電圧ＶＨを設定する。

（第１出力バッファ回路）
先ず、第１出力バッファ回路２０について説明する。第１出力バッファ回路２０は、基本的に、図２１に示した従来例２に係る回路構成、即ち高耐圧プロセスを用いずにトランジスタの耐圧ΔＶｌｉｍを超えた電圧振幅ＶＬ→ＶＨで、出力端子２２に接続される被駆動部を駆動可能な回路構成となっている（第１駆動部）。図２に、第１出力バッファ回路２０の回路構成の一例を示す。

図２に示すように、第１出力バッファ回路２０は、高電圧ＶＨのノードＮ２１にソース電極が接続されたＰＭＯＳの駆動トランジスタＭｐ２１と、当該駆動トランジスタＭｐ２１のドレイン電極と出力端子２２との間に接続されたＰＭＯＳのバイアストランジスタＭｐ２２と、低電圧ＶＬのノードＮ２２にソース電極が接続されたＮＭＯＳの駆動トランジスタＭｎ２１と、当該駆動トランジスタＭｎ２１のドレイン電極と出力端子２２との間に接続されたＮＭＯＳのバイアストランジスタＭｎ２２とを有する構成となっている。

入力端子２１を介して入力された所定振幅の入力パルスＩＮは、レベルシフタ２３でＶＳ−ＶＨの振幅のパルス信号にレベルシフト（レベル変換）されて駆動トランジスタＭｐ２１のゲート電極に印加されるとともに、レベルシフタ２４でＶＬ−ＶＤの振幅のパルス信号にレベルシフトされて駆動トランジスタＭｎ２１のゲート電極に印加される。

ＰＭＯＳのバイアストランジスタＭｐ２２のゲート電極にはバイアス電圧ＶＳが印加され、ＮＭＯＳのバイアストランジスタＭｎ２２のゲート電極にはバイアス電圧ＶＤが印加される。ここで、バイアス電圧ＶＳは低電圧ＶＬに対してトランジスタの耐圧ΔＶｌｉｍ内の電圧（ＶＳ−ＶＬ≦ΔＶｌｉｍ）であり、バイアス電圧ＶＤは低電圧ＶＨに対してトランジスタの耐圧ΔＶｌｉｍ内の電圧（ＶＨ−ＶＤ≦ΔＶｌｉｍ）である。

このように、ゲート電極にバイアス電圧ＶＳ，ＶＤが印加されたバイアストランジスタＭｐ２２，Ｍｎ２２は、駆動トランジスタＭｐ２１，Ｍｎ２１のＯＦＦ時にこれら駆動トランジスタＭｐ２１，Ｍｎ２１のドレイン電極に出力電圧ＯＵＴが直接印加されて、ゲート・ドレイン間が耐圧を超えることを回避する役割をもつ。

上記構成の第１出力バッファ回路２０において、入力パルスＩＮがＨｉｇｈ電位のときに、ＰＭＯＳ駆動トランジスタＭｐ２１のゲート電極にはバイアス電圧ＶＳが印加されるため、出力電圧ＯＵＴとして高電圧ＶＨが出力される。このとき、ＮＭＯＳ駆動トランジスタＭｎ２１のドレイン電位は、バイアス電圧ＶＤから閾値Ｖｔｈｎ程度の電圧が落ちたＶＤ−Ｖｔｈｎとなる。これにより、バイアストランジスタＭｎ２２のゲート酸化膜には最大でＶＨ−ＶＤ（≦ΔＶＬｉｍ)、ＰＭＯＳ駆動トランジスタＭｎ２１のゲート酸化膜には最大で（ＶＤ−Ｖｔｈｎ）−ＶＬ（≦ΔＶＬｉｍ）が印加されることになり、耐圧内に収まる。

入力ＩＮがＬｏｗ電位のときも同様である。すなわち、ＮＭＯＳ駆動トランジスタＭｎ２１のゲート電極にはバイアスＶＤが印加されるため、出力電圧ＯＵＴとして低電圧ＶＬが出力される。このとき、ＰＭＯＳ駆動トランジスタＭｐ２１のドレイン電位は、バイアス電圧ＶＳから閾値Ｖｔｈｐ程度電圧が高いＶＳ−Ｖｔｈｐとなる。これにより、バイアストランジスタＭｐ２２のゲート酸化膜には最大でＶＳ−ＶＬ（≦ΔＶＬｉｍ)、ＮＭＯＳ駆動トランジスタＭｎ２１のゲート酸化膜には最大でＶＨ−（ＶＳ−Ｖｔｈｐ）（≦ΔＶＬｉｍ）が印加されることになり、耐圧内に収まる。

以上の動作説明から明らかなように、駆動トランジスタＭｐ２１，Ｍｎ２１と出力端子２２との間にバイアストランジスタＭｐ２２，Ｍｎ２２を接続した構成を採る第１出力バッファ回路２０によれば、高耐圧プロセスを用いずにトランジスタの耐圧ΔＶｌｉｍを超えた電圧振幅ＶＬ→ＶＨの駆動を実現できる。なお、第１出力バッファ回路２０の入出力波形については図２２と同じである。

（第２出力バッファ回路）
続いて、第２出力バッファ回路３０について説明する。ここで、第２出力バッファ回路３０で用いる電圧を次のように定義する。電圧の大小関係を図３に示す。
ΔＶｌｉｍ：トランジスタの耐圧［例：３．０Ｖ］
Ｖｔｈｎ： ＮＭＯＳトランジスタの閾値［例：０．８Ｖ］
Ｖｔｈｐ： ＰＭＯＳトランジスタの閾値［例：−１．０Ｖ］
ＶＨ： ＶＬに対して耐圧ΔＶｌｉｍを超える高電圧［例：３．０Ｖ］
ＶＬ： ＶＨに対して耐圧ΔＶｌｉｍを超える低電圧［例：−１．０Ｖ］
ＶＤ： ＶＬかつＶＨに対して耐圧内の電圧（第３電圧）［例：１．８Ｖ］
（ＶＤ−ＶＬ≦ΔＶｌｉｍかつＶＨ−ＶＤ≦ΔＶｌｉｍ）
ただし、ＶＤ−ＶＬ＞Ｖｔｈｎ
ＶＳ：ＶＬかつＶＨに対して耐圧内の電圧（第３電圧）［例：０Ｖ］
（ＶＳ−ＶＬ≦ΔＶｌｉｍかつＶＨ−ＶＳ≦ΔＶｌｉｍ）
ただし、ＶＳ−ＶＨ＞Ｖｔｈｐ
ＶＭ： ＶＨかつＶＬに対して耐圧内の中間電圧［例：１．０Ｖ］
（ＶＭ−ＶＬ≦ΔＶｌｉｍかつＶＨ−ＶＭ≦ΔＶｌｉｍ）

第２出力バッファ回路３０は、出力端子に接続される被駆動部（図示せず）を、低電圧ＶＬと高電圧ＶＨとの間の中間電圧ＶＭ（ＶＨ−ΔＶｌｉｍ≦ＶＭ≦ＶＬ＋ΔＶｌｉｍ）で駆動可能な回路構成となっている（第２駆動部）。以下に、第２出力バッファ回路３０の具体的な回路構成の実施例について説明する。

＜実施例１＞
図４は、実施例１に係る第２出力バッファ回路３０Ａの回路構成を示す回路図である。図４に示すように、本実施例１に係る第２出力バッファ回路３０Ａは、ＰＭＯＳトランジスタからなる第１バッファ部３１と、ＮＭＯＳトランジスタからなる第２バッファ部３２と、所定振幅の入力パルスＩＮｍｉｄが入力端子３４から第１バッファ部３１に正相入力として与えられるのに対して、当該入力パルスＩＮｍｉｄの極性を反転して第２バッファ部３２に逆相入力として与えるインバータ部３３とを有する構成となっている。

第１バッファ部３１は、中間電圧ＶＭのノードＮ３１にソース電極が接続されたＰＭＯＳトランジスタＭｐ３１と、当該ＰＭＯＳトランジスタＭｐ３１のドレイン電極にソース電極が接続され、出力端子３５にドレイン電極が接続されたＰＭＯＳトランジスタＭｐ３２と、２つのレベルシフタ３１１，３１２とを有する構成となっている。なお、出力端子３５は、第１出力バッファ回路２０の出力端子２２と同一の端子である。

レベルシフタ３１１は、入力パルスＩＮｍｉｄをＶＬ−ＶＨの振幅のパルス信号にレベルシフトしてＰＭＯＳトランジスタＭｐ３１のゲート電極に与える。レベルシフタ３１１の回路例については後述する。レベルシフタ３１２は、入力パルスＩＮｍｉｄをＶＬ−ＶＤの振幅のパルス信号にレベルシフトしてＰＭＯＳトランジスタＭｐ３２のゲート電極に与える。レベルシフタ３１２については、一例として、レベルシフタとして機能する第１出力バッファ回路２０で実現できる。

第２バッファ部３２は、中間電圧ＶＭのノードＮ３２にソース電極が接続されたＮＭＯＳトランジスタＭｎ３１と、当該ＮＭＯＳトランジスタＭｎ３１のドレイン電極にソース電極が接続され、出力端子３５にドレイン電極が接続されたＮＭＯＳトランジスタＭｎ３２と、２つのレベルシフタ３２１，３２２とを有する構成となっている。

レベルシフタ３２１は、インバータ部３３で極性反転された入力パルスＩＮｍｉｄをＶＬ−ＶＨの振幅のパルス信号にレベルシフトしてＮＭＯＳトランジスタＭｎ３１のゲート電極に与える。レベルシフタ３２１の回路例については後述する。レベルシフタ３２２は、インバータ部３３で極性反転された入力パルスＩＮｍｉｄをＶＳ−ＶＨの振幅のパルス信号にレベルシフトしてＮＭＯＳトランジスタＭｎ３２のゲート電極に与える。レベルシフタ３２２については、一例として、第１出力バッファ回路２０で実現できる。

第１バッファ部３１および第２バッファ部３２において、レベルシフタ３１１，３２１とレベルシフタ３１２，３２２は、ノードＮ３１，Ｎ３２側のトランジスタＭｐ３１，Ｍｎ３１のゲート電極にＶＬ−ＶＨの振幅の信号を印加し、出力端子３５側のトランジスタＭｐ３２，Ｍｎ３２のゲート電極にＶＳ−ＶＨ，ＶＬ−ＶＤの振幅の信号を印加する制御部を構成している。

制御部としては、レベルシフタ３１１，３２１およびレベルシフタ３１２，３２２からなる構成のものに限られるものではなく、ノードＮ３１，Ｎ３２側のトランジスタＭｐ３１，Ｍｎ３１のゲート電極にＶＬ−ＶＨの振幅の信号を、出力端子３５側のトランジスタＭｐ３２，Ｍｎ３２のゲート電極にＶＳ−ＶＨ，ＶＬ−ＶＤの振幅の信号をそれぞれ印加できる構成のものであればよい。

第１出力バッファ回路２０では、出力端子２２側のバイアストランジスタＭｐ１２，Ｍｎ１２にバイアス電圧ＶＳ，ＶＤが定常的に印加する回路構成を採っている。これに対して、上記構成の第２出力バッファ回路３０Ａでは、出力端子３５側のトランジスタＭｐ３２，Ｍｎ３２を耐圧範囲内の電圧、即ちＶＬ〜ＶＤの範囲内またはＶＳ〜ＶＨの範囲内の電圧で駆動する回路構成を採っている。

具体的には、第２出力バッファ回路３０Ａにおいては、所定振幅の入力パルスＩＮｍｉｄをレベルシフタ３１２，３２２でＶＬ−ＶＤの振幅のパルス信号とＶＳ−ＶＨの振幅のパルス信号にレベルシフトしてトランジスタＭｐ３２，Ｍｎ３２の各ゲート電極に印加するようにしている。さらに、ノードＮ３１，Ｎ３２側のトランジスタにあっては、ＰＭＯＳトランジスタＭｐ３１をＶＨ→ＶＬ、ＮＭＯＳトランジスタＭｎ３１をＶＬ→ＶＨで駆動する。

すなわち、第２出力バッファ回路３０Ａにおいては、次の３点をポイントとしている。
（１）中間電圧ＶＭ（ＶＨ−ΔＶｌｉｍ≦ＶＭ≦ＶＬ＋ΔＶｌｉｍ）を出力端子３５へ供給（転送）し、当該中間電圧ＶＭで被駆動部を駆動する。
（２）出力端子３５側のトランジスタＭｐ３２，Ｍｎ３２を、バイアス電圧の定常印加でなく、耐圧範囲内の電圧（ＶＬ〜ＶＤ，ＶＳ〜ＶＨ）で駆動する。
（３）ノードＮ３１，Ｎ３２側のトランジスタＭｐ３１，Ｍｎ３１を、耐圧範囲内の電圧でなく、耐圧範囲外の電圧ＶＬ〜ＶＨで駆動する。

上記（１）〜（３）のポイントを満たすことで、トランジスタＭｐ３１，Ｍｐ３２，Ｍｎ３１，Ｍｎ３２のゲート酸化膜に耐圧を超える電圧を印加することなく、出力端子３５に接続される被駆動部を中間電圧ＶＭで駆動することが可能となる。図５に、入力パルスＩＮｍｉｄと、トランジスタＭｐ３１，Ｍｐ３２，Ｍｎ３１，Ｍｎ３２の各ゲートに入力されるパルスＩＮｍｐ，ＩＮｂｐ，ＩＮｂｎ，ＩＮｍｎの波形を示す。

そして、本実施例１に係る第２出力バッファ回路３０Ａによれば、第１バッファ部３１から出力端子３５へ電流Ｉｐが供給されるとともに、第２バッファ部３２から出力端子３５へ電流Ｉｎが供給され、図６に破線で示すように、これら電流Ｉｐ，Ｉｎの和が出力端子３５への供給電流となるため、広い範囲で大きな駆動力を得ることができる。

次に、実施例１に係る第２出力バッファ回路３０Ａによる駆動でゲート酸化膜の耐圧を満たす理由について図７を用いて述べる。

図７（Ａ）に、ＯＮ動作時、即ち中間電圧ＶＭを出力端子３５へ転送する駆動時のゲート酸化膜の印加電圧を示す。ＰＭＯＳトランジスタＭｐ３１，Ｍｐ３２側では、ゲート電極が低電圧ＶＬで駆動されているが、これらトランジスタＭｐ３１，Ｍｐ３２のソース、ドレイン、チャネルには、転送すべき電圧である中間電圧ＶＭが印加される。特に、ウエルには高電圧ＶＨが印加されているが、ＯＮ動作時に形成されるチャネルに中間電圧ＶＭが印加されるために、ゲート酸化膜に耐圧を超える電圧ＶＨ−ＶＬ（＞ΔＶｌｉｍ）は印加されない。

ＮＭＯＳトランジスタＭｎ３１，Ｍｎ３２側も同様に、ゲートが高電圧ＶＨで駆動されているが、これらトランジスタＭｎ３１，Ｍｎ３２のソース、ドレイン、チャネルには高電圧ＶＨが印加されるために、ゲート酸化膜の印加電圧は耐圧を超えない。これは、中間電圧ＶＭがＶＨ−ΔＶｌｉｍ≦ＶＭ≦ＶＬ＋ΔＶｌｉｍを満たすことによる。

図７（Ｂ）に、ＯＦＦ動作時のゲート酸化膜の印加電圧を示す。ＯＦＦ動作時は、第１出力バッファ回路２０によって、出力端子３５（図２の出力端子２２と同じ）は高電圧ＶＨ〜低電圧ＶＬの間で駆動されている。出力端子３５が高電圧ＶＨまたは低電圧ＶＬで駆動されているときのゲート酸化膜への印加電圧を、ＰＭＯＳソース端からＮＭＯＳソース端の順番に図７中に記載する。ゲート酸化膜の耐圧を超える電圧の組み合わせ、即ち、ＶＨ−ＶＬの電圧の印加は無く、出力端子３５がＶＨ〜ＶＬ間のいずれの電圧で駆動されても、全てトランジスタの耐圧ΔＶｌｉｍの範囲内に収まっていることが分かる。

以上のように、第１，第２出力バッファ回路２０，３０Ａを用いた本実施形態に係る駆動回路１０によれば、当該駆動回路１０を構成するトランジスタのゲート酸化膜にその耐圧ΔＶｌｉｍを超える電圧を印加することなく、第１出力バッファ回路２０の作用によって耐圧ΔＶｌｉｍを超えた電圧振幅ＶＬ−ＶＨで駆動できることに加えて、第２出力バッファ回路３０Ａの作用によって中間電圧ＶＭで駆動することが可能になる。

特に、第２出力バッファ回路３０Ａによれば、第１バッファ部３１による電流Ｉｐと、第２バッファ部３２による電流Ｉｎとの和が出力端子３５への供給電流となるため、広い範囲で大きな駆動力を得ることができる。

ところで、出力端子３５への供給電流を増やす手法として、トランジスタＭｐ３１，Ｍｐ３２，Ｍｎ３１，Ｍｎ３２ごとに基板バイアス電圧を変えて閾値Ｖｔｈｐ，Ｖｔｈｎを変える手法が知られている（例えば、特開２００６−３２３０４０号公報等参照）。この手法を用いて中間電圧ＶＭで駆動するときに、基板バイアス電圧を変えて閾値Ｖｔｈｐ，Ｖｔｈｎを下げるようにすれば、出力端子３５への供給電流を増やすことができる。

しかしながら、基板バイアス電圧を変えて閾値Ｖｔｈｐ，Ｖｔｈｎを変える手法を適用すると、トランジスタＭｐ３１，Ｍｐ３２，Ｍｎ３１，Ｍｎ３２ごとに異なる基板バイアス電圧を印加するにはトランジスタごとにウエルを形成して電気的に分離する必要があるために、回路の構成素子（トランジスタ）の面積が増大し、小面積化には不向きである。

これに対して、第２出力バッファ回路３０Ａによれば、トランジスタＭｐ３１，Ｍｐ３２，Ｍｎ３１，Ｍｎ３２ごとに基板バイアス電圧を変えなくても出力端子３５への供給電流を増やすことができるために、回路の構成素子（トランジスタＭｐ３１，Ｍｐ３２，Ｍｎ３１，Ｍｎ３２）を小面積にて実装可能となる。

＜実施例２＞
図８は、実施例２に係る第２出力バッファ回路３０Ｂの回路構成を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。

図８に示すように、本実施例２に係る第２出力バッファ回路３０Ｂは、ＰＭＯＳトランジスタからなるバッファ部３１によって構成されている。バッファ部３１は、実施例１に係る第２出力バッファ回路３０Ａにおける第１バッファ部３１そのものである。

すなわち、バッファ部３１は、中間電圧ＶＭのノードＮ３１にソース電極が接続されたＰＭＯＳトランジスタＭｐ３１と、当該ＰＭＯＳトランジスタＭｐ３１のドレイン電極にソース電極が接続され、出力端子３５にドレイン電極が接続されたＰＭＯＳトランジスタＭｐ３２と、２つのレベルシフタ３１１，３１２とを有する構成となっている。

レベルシフタ３１１は、入力パルスＩＮｍｉｄをＶＬ−ＶＨの振幅のパルス信号にレベルシフトしてＰＭＯＳトランジスタＭｐ３１のゲート電極に与える。レベルシフタ３１１の回路例については後述する。レベルシフタ３１２は、入力パルスＩＮｍｉｄをＶＬ−ＶＤの振幅のパルス信号にレベルシフトしてＰＭＯＳトランジスタＭｐ３２のゲート電極に与える。レベルシフタ３１２については、一例として、第１出力バッファ回路２０で実現できる。

図９に、入力パルスＩＮｍｉｄと、ＰＭＯＳトランジスタＭｐ３１，Ｍｐ３２の各ゲートに入力されるパルスＩＮｍｐ，ＩＮｂｐの波形を示す。

実施例２に係る第２出力バッファ回路３０Ｂによれば、図６に実線で示す電流Ｉｐを出力端子３５へ供給でき、ＶＬ−Ｖｔｈｐ≦ＶＭの範囲内の中間電圧ＶＭで駆動できる。ただし、実施例１に係る第２出力バッファ回路３０Ａに比較して、ＶＬ−Ｖｔｈｐに近づくほど供給電流Ｉｐが小さくなり、駆動力が落ちる。

＜実施例３＞
図１０は、実施例３に係る第２出力バッファ回路３０Ｃの回路構成を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。

図１０に示すように、本実施例３に係る第２出力バッファ回路３０Ｃは、ＮＭＯＳトランジスタからなるバッファ部３２とインバータ部３３とによって構成されている。バッファ部３１は、実施例１に係る第２出力バッファ回路３０Ａにおける第２バッファ部３２そのものである。

すなわち、バッファ部３２は、中間電圧ＶＭのノードＮ３２にソース電極が接続されたＮＭＯＳトランジスタＭｎ３１と、当該ＮＭＯＳトランジスタＭｎ３１のドレイン電極にソース電極が接続され、出力端子３５にドレイン電極が接続されたＮＭＯＳトランジスタＭｎ３２と、２つのレベルシフタ３２１，３２２とを有する構成となっている。

レベルシフタ３２１は、インバータ部３３で極性反転された入力パルスＩＮｍｉｄをＶＬ−ＶＨの振幅のパルス信号にレベルシフトしてＮＭＯＳトランジスタＭｎ３１のゲート電極に与える。レベルシフタ３２１の回路例については後述する。レベルシフタ３２２は、インバータ部３３で極性反転された入力パルスＩＮｍｉｄをＶＬ−ＶＤの振幅のパルス信号にレベルシフトしてＮＭＯＳトランジスタＭｎ３２のゲート電極に与える。レベルシフタ３２２については、一例として、第１出力バッファ回路２０で実現できる。

図１１に、入力パルスＩＮｍｉｄと、ＮＭＯＳトランジスタＭｎ３１，Ｍｎ３２の各ゲートに入力されるパルスＩＮｍｎ，ＩＮｂｎの波形を示す。

実施例３に係る第２出力バッファ回路３０Ｃによれば、図６に実線で示す電流Ｉｎを出力端子３５へ供給でき、ＶＭ≦ＶＨ−Ｖｔｈｎの範囲内の中間電圧ＶＭで駆動できる。ただし、実施例１に係る第２出力バッファ回路３０Ａに比較して、ＶＨ−Ｖｔｈｎに近づくほど供給電流Ｉｎが小さくなり、駆動力が落ちる。

＜レベルシフタ＞
以上説明した実施例１，２，３に係る第２出力バッファ回路３０Ａ，３０Ｂ，３０Ｃにおいて用いられるレベルシフタ３１２，３２２については、一例として、図１２（Ａ），（Ｂ）に示す周知の回路構成のレベルシフタを用いることができる。

図１２（Ａ）に示すレベルシフタが実施例１，２に係る第２出力バッファ回路３０Ａ，３０Ｂにおけるレベルシフタ３１２として用いられ、入力パルスＩＮをＶＤ−ＶＬの振幅のパルス信号にレベルシフトする。図１２（Ｂ）に示すレベルシフタが実施例１，３に係る第２出力バッファ回路３０Ａ，３０Ｃにおけるレベルシフタ３２２として用いられ、入力パルスＩＮをＶＨ−ＶＳの振幅のパルス信号にレベルシフトする。

上記実施形態では、ＶＬ−ＶＨの電圧振幅がトランジスタの耐圧ΔＶｌｉｍを超えることを前提として説明したが、これは一例に過ぎず、これに限られるものではない。すなわち、ＶＬ〜ＶＨは耐圧を超える電圧であっても、そうでなくても、中間電圧ＶＭで駆動することは可能である。ただし、ＶＬ−ＶＨの電圧振幅が耐圧ΔＶｌｉｍを超える電圧であった場合に、高耐圧プロセスを用いずに低電圧ＶＬ〜高電圧ＶＨおよび中間電圧ＶＭ駆動が可能となる効果が得られる。

なお、ゲート酸化膜の耐圧ΔＶｌｉｍを確保するには、当該耐圧ΔＶｌｉｍに対して中間電圧ＶＭは、ＶＭ−ΔＶｌｉｍ≦ＶＭ≦ＶＬ＋ΔＶｌｉｍの条件を満たすことが必要である。

また、上記実施形態では、第２出力バッファ回路３０（３０Ａ，３０Ｂ，３０Ｃ）に加えて、第１出力バッファ回路２０を有する構成の駆動回路１０について説明したが、第１出力バッファ回路２０を有することは必須ではなく、第２出力バッファ回路３０だけからなる駆動回路であっても、当該駆動回路を構成するトランジスタのゲート酸化膜にその耐圧ΔＶｌｉｍを超える電圧を印加することなく、中間電圧ＶＭで駆動することが可能になる、という作用効果を得ることができる。

［変形例］
図１３は、先述した実施形態に係る駆動回路１０の変形例を示す回路図である。ここでは、第２出力バッファ回路３０として実施例１に係る第２出力バッファ回路３０Ａを用いた場合を例に挙げて示している。

第１出力バッファ回路２０′については、基本的に、第１出力バッファ回路２０と同じ回路構成となっている。ただし、ＰＭＯＳ側の入力と、ＮＭＯＳ側の入力とが分離された構成となっている。そして、ＶＨ駆動の入力パルスＩＮｈｉｇｈが直接レベルシフタ２３を介してＰＭＯＳ駆動トランジスタＭｐ２１のゲート電極に印加されるのに対して、ＶＬ駆動の入力パルスＩＮｌｏｗがインバータ部２５で反転された後、レベルシフタ２４を介してＮＭＯＳ駆動トランジスタＭｎ２１のゲート電極に印加されるようになっている。

図１４に、ＶＨ駆動の入力パルスＩＮｈｉｇｈ、ＶＬ駆動の入力パルスＩＮｌｏｗおよびＶＭ駆動の入力パルスＩＮｍｉｄと出力電圧ＯＵＴのタイミング関係を示す。

図１４のタイミング波形図から明らかなように、入力パルスＩＮｌｏｗがＨＩＧＨ電位の期間は低電圧ＶＬで駆動され、入力パルスＩＮｈｉｇｈがＨＩＧＨ電位の期間は高電圧ＶＨで駆動され、入力パルスＩＮｍｉｄがＨＩＧＨ電位の期間は中間電圧ＶＭで駆動される。この変形例に係る駆動回路１０′では、入力パルスＩＮｌｏｗ，ＩＮｈｉｇｈ，ＩＮｍｉｄは排他的にＨＩＧＨ電位となるよう制御される。

［適用例］
以上説明した、本発明の一実施形態に係る駆動回路１０や、その変形例に係る駆動回路１０´は、出力バッファ回路やレベルシフタなど、トランジスタのゲート酸化膜に耐圧ΔＶｌｉｍを超える電圧を印加することなく、ＶＨ−ΔＶｌｉｍ≦ＶＭ≦ＶＬ＋ΔＶｌｉｍの範囲内の中間電圧ＶＭで被駆動部を駆動する用途の駆動回路全般に対して適用することができる。

一例として、固体撮像装置の画素内トランジスタの制御信号として、例えば耐圧３．０Ｖのトランジスタに対して、例えば−１．０Ｖ〜３．０Ｖの耐圧を超える電圧で駆動するのに加えて、例えば１．０Ｖ程度の中間電圧ＶＭで駆動する場合の画素内トランジスタの駆動回路に適用することができる。

（固体撮像装置）
図１５は、本発明による駆動回路が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの構成を示すシステム構成図である。

図１５に示すように、本適用例に係るＣＭＯＳイメージセンサ４０は、光電変換部を含む単位画素（以下、単に「画素」と記述する場合もある）５０が行列状に２次元配置されてなる画素アレイ部４１と、その周辺回路とを有する構成となっている。

画素アレイ部４１の周辺回路としては、例えば、垂直走査回路４２、供給電圧制御回路４３、電圧供給回路４４、タイミング発生回路（ＴＧ）４５、複数のカラム回路４６、水平走査回路４７およびカラム信号選択回路４８などが設けられている。

画素アレイ部４１の画素５０の行列状配列に対して、画素列毎に垂直信号線４１１が配線され、画素行毎に駆動制御線、例えば転送制御線４１２、リセット制御線４１３および選択制御線４１４が配線されている。

垂直信号線４１１の各一端には、定電流源４９が接続されている。定電流源４９に代えて、例えばバイアス電圧Ｖｂｉａｓでゲートがバイアスされ、後述する増幅トランジスタ５４とソースフォロア回路を構成する電流バイアス用トランジスタを用いることも可能である（図１６参照）。

垂直走査回路４２は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素アレイ部４１の各画素５０を電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査しつつ、電子シャッタ行に対してはその行の画素５０の信号掃き捨てを行うための電子シャッタ動作を行うとともに、読み出し行に対してはその行の画素５０の信号読み出しを行うための読み出し動作を行う。

ここでは、図示を省略するが、垂直走査回路４２は、画素５０を行単位で順に選択しつつ、読み出し行の各画素５０の信号を読み出す読み出し動作を行うための読み出し走査系と、当該読み出し走査系による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行うための電子シャッタ走査系とを有する構成となっている。

そして、電子シャッタ走査系によるシャッタ走査によって光電変換部の不要な電荷がリセットされたタイミングから、読み出し走査系による読み出し走査によって画素５０の信号が読み出されるタイミングまでの期間が、画素５０における信号電荷の一単位の蓄積期間（露光期間）となる。すなわち、電子シャッタ動作とは、光電変換部に蓄積された信号電荷のリセット（掃き捨て）を行い、そのリセット後から新たに信号電荷の蓄積を開始する動作である。

供給電圧制御回路４３は、単位画素５０内の後述する転送トランジスタ（転送素子）５２のゲート電極（制御電極）に供給（印加）する転送パルスＴＲＧの電圧値（波高値）を制御する。

電圧供給回路４４は、供給電圧制御回路４３に対して電圧値が異なる複数の制御電圧を供給する。この複数の制御電圧は、電圧値が異なる転送パルスＴＲＧとして転送トランジスタ５２のゲート電極に供給される。この異なる電圧値の転送パルスＴＲＧの詳細については後述する。

タイミング発生回路（ＴＧ）５５は、供給電圧制御回路５３が転送トランジスタ５２のゲート電極に異なる電圧値の転送パルスＴＲＧを供給する際のタイミングを決めるタイミング信号ＰＴＲＧを発生する。

カラム回路４６は、画素アレイ部４１の例えば画素列ごとに、即ち画素列に対して１対１の対応関係をもって配置され、垂直走査回路４２による垂直走査によって選択された読み出し行の各画素５０から垂直信号線４１１を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

カラム回路４６としては、垂直信号線４１１を通して出力される信号をサンプルホールドするサンプルホールド回路からなる回路構成のものや、サンプルホールド回路を含み、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理により、リセットノイズや増幅トランジスタ５４の閾値ばらつき等の画素固有の固定パターンノイズを除去するノイズ除去回路からなる回路構成のものなどが用いられる。

ただし、これらは一例に過ぎず、これに限定されるものではない。例えば、カラム回路４６にＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力する構成を採ることも可能である。

水平走査回路４７は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素アレイ部４１の画素列ごとに配されたカラム回路４６を順に水平走査する。カラム信号選択回路４８は、水平選択スイッチや水平信号線等によって構成され、カラム回路４６に一時的に保持されている画素の信号を、水平走査回路４７による水平走査に同期して順次出力する。

なお、垂直走査回路４２、カラム回路４６および水平走査回路４７等の動作の基準となるタイミング信号や制御信号は、図示せぬタイミング制御回路で生成される。

＜画素回路＞
図１６は、単位画素５０の回路構成の一例を示す回路図である。本回路例に係る単位画素５０は、埋め込み型フォトダイオード等の光電変換素子（光電変換部）５１と、例えば転送トランジスタ(転送素子)５２、リセットトランジスタ５３、増幅トランジスタ５４および選択トランジスタ５５の４つのトランジスタとを有する構成となっている。ここでは、これらトランジスタ５２〜５５として、例えばＮチャネルのＭＯＳトランジスタを用いているが、これに限られるものではない。

転送トランジスタ５２は、光電変換素子５１のカソード電極と浮遊拡散容量（ＦＤ）５６との間に接続されており、光電変換素子５１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、転送制御線４１２を介してゲート電極（制御電極）に転送パルスＴＲＧが与えられることによって浮遊拡散容量５６に転送する。浮遊拡散容量５６は、信号電荷を電圧信号に変換する電荷電圧変換部として機能する

リセットトランジスタ５３は、リセット線４１５にドレイン電極が、浮遊拡散容量５６にソース電極がそれぞれ接続されており、光電変換素子５１から浮遊拡散容量５６への信号電荷の転送に先立って、リセット制御線４１３を介してゲート電極にリセットパルスＲＳＴが与えられることによって浮遊拡散容量５６の電位をリセット電圧Ｖｒｓｔにリセットする。

増幅トランジスタ５４は、浮遊拡散容量５６にゲート電極が、電源電圧Ｖｄｄの画素電源にドレイン電極がそれぞれ接続されており、リセットトランジスタ５３によってリセットされた後の浮遊拡散容量５６の電位をリセットレベルとして出力し、さらに転送トランジスタ５２によって信号電荷が転送された後の浮遊拡散容量２６の電位を信号レベルとして出力する。

選択トランジスタ５５は、ドレイン電極が増幅トランジスタ５４のソース電極に、ソース電極が垂直信号線４１１にそれぞれ接続されており、選択制御線４１４を介してゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、画素５０を選択状態として増幅トランジスタ５４から出力される信号を垂直信号線４１１に出力する。選択トランジスタ５５については、画素電源（Ｖｄｄ）と増幅トランジスタ５４のドレイン電極との間に接続した構成を採ることも可能である。

なお、ここでは、転送トランジスタ５２、リセットトランジスタ５３、増幅トランジスタ５４および選択トランジスタ５５を有する４トランジスタ構成の単位画素５０を有するＣＭＯＳイメージセンサに適用する場合を例に挙げたが、この適用例に限られるものではない。

＜供給電圧制御回路＞
供給電圧制御回路４３は、垂直走査回路４２で選択走査された行を駆動するアドレス信号ＡＤＲを入力とし、電圧供給回路４４から与えられる複数の電圧のうちの１つを選択して転送パルスＴＲＧとして単位画素５０内の転送トランジスタ５２のゲート電極に供給する。

複数の電圧としては、転送トランジスタ５２をオン（導通）状態にするオン電圧Ｖｏｎと、転送トランジスタ５２をオフ（非導通）状態にするオフ電圧Ｖｏｆｆと、オン電圧Ｖｏｎとオフ電圧Ｖｏｆｆの間の中間電圧Ｖｍｉｄが電圧供給回路４４から供給される。ここで、中間電圧Ｖｍｉｄとは、光電変換素子５１の蓄積電荷の一部を保持したまま、残りの蓄積電荷を部分的に浮遊拡散容量５６へ転送できる電圧である。

上述した画素回路では、転送トランジスタ５２がＮチャネルであることから、オン電圧Ｖｏｎを電源電圧Ｖｄｄ（先述した実施形態での高電圧ＶＨに相当）、オフ電圧Ｖｏｆｆを接地電圧、好ましくは接地電圧よりも低い電圧（先述した実施形態での低電圧ＶＬに相当）とする。

また、本例では、中間電圧Ｖｍｉｄ（先述した実施形態での中間電圧ＶＭに相当）として、電圧値が異なる２つの中間電圧、具体的にはオフ電圧Ｖｏｆｆよりも大きく、オン電圧Ｖｏｎよりも小さい２つの中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１を用いるものとする。

因みに、転送トランジスタ５２がＰチャネルの場合には、接地電圧がオン電圧Ｖｏｎ、電源電圧Ｖｄｄがオフ電圧Ｖｏｆｆとなることから、中間電圧Ｖｍｉｄは、オン電圧Ｖｏｎよりもよりも大きく、オフ電圧Ｖｏｆｆよりも小さい２つの中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１となる。

これにより、電圧供給回路４４から供給電圧制御回路４３に対して、オン電圧Ｖｏｎ、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオフ電圧Ｖｏｆｆの４つの電圧が供給される。これら４つの電圧の電圧値は、Ｖｏｆｆ＜Ｖｍｉｄ０＜Ｖｍｉｄ１＜Ｖｏｎの関係にある。そして、４つの電圧のうち、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎが転送パルスＴＲＧとして用いられる。

このようにして、供給電圧制御回路４３による制御の下に、垂直走査回路４２による垂直走査に同期して画素行ごとに、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎをその順番で順次転送トランジスタ５２のゲート電極に供給することにより、光電変換素子５１に蓄積された信号電荷を例えば３回に分割して浮遊拡散容量５６へ転送する３分割転送を実現できる。

本例では、先述した実施形態での中間電圧ＶＭに相当する中間電圧Ｖｍｉｄとして、２つの中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１を供給電圧制御回路４３から出力するとしたが、これは一例に過ぎず、中間電圧Ｖｍｉｄとしては１つであってもよいし、３つ以上であってもよい。

上記構成のＣＭＯＳイメージセンサ４０等の固体撮像装置において、画素行ごとに配線され、転送トランジスタ５２のゲート電極に接続された転送制御線４１２を駆動する供給電圧制御回路４３の出力段、即ちオン電圧Ｖｏｎおよびオフ電圧Ｖｏｆｆに加えて中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１によって適宜転送制御線４１２を駆動する出力段として、本発明による駆動回路、具体的には、先述した実施形態に係る駆動回路１０や、その変形例に係る駆動回路１０´を用いることができる。

ここでは、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、中間電圧ＶＭでの駆動を伴う固体撮像装置全般に対して適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

（撮像装置）
図１７は、本発明に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。図１５に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子（撮像デバイス）１０２、カメラ信号処理回路であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有し、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した適用例に係るＣＭＯＳイメージセンサ４０等の固体撮像装置、即ちオン電圧Ｖｏｎおよびオフ電圧Ｖｏｆｆに加えて中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１によって適宜転送制御線４１２を駆動する供給電圧制御回路４３の出力段として、先述した実施形態に係る駆動回路１０や、その変形例に係る駆動回路１０´を用いた固体撮像装置を用いることができる。

表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

本発明の一実施形態に係る駆動回路を示すブロック図である。 第１出力バッファ回路の回路構成の一例を示す回路図である。 第２出力バッファ回路で用いる電圧の大小関係を示す図である。 実施例１に係る第２出力バッファ回路の回路構成を示す回路図である。 実施例１に係る第２出力バッファ回路の入出力波形を示す波形図である。 実施例１に係る第２出力バッファ回路における転送電圧と供給電流との関係を示す図である。 実施例１に係る第２出力バッファ回路による駆動でゲート酸化膜の耐圧を満たす理由についての説明図である。 実施例２に係る第２出力バッファ回路の回路構成を示す回路図である。 実施例２に係る第２出力バッファ回路の入出力波形を示す波形図である。 実施例３に係る第２出力バッファ回路の回路構成を示す回路図である。 実施例３に係る第２出力バッファ回路の入出力波形を示す波形図である。 レベルシフタの回路構成の一例を示す回路図である。 本実施形態の変形例に係る駆動回路を示す回路図である。 変形例に係る駆動回路の入出力波形を示す波形図である。 本発明による駆動回路が適用されるＣＭＯＳイメージセンサの構成を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。 従来例１に係る出力バッファ回路の回路構成を示すブロック図である。 従来例１に係る出力バッファ回路の入出力波形図である。 従来例１に係る出力バッファ回路におけるＩＮ＝ＶＨ（Ａ）およびＩＮ＝ＶＬ（Ｂ）のときのデバイス断面を示す断面図である。 従来例２に係る出力バッファ回路の回路構成を示すブロック図である。 従来例２に係る出力バッファ回路の入出力波形図である。 従来例２に係る出力バッファ回路におけるＩＮ＝ＶＨ（Ａ）およびＩＮ＝ＶＬ（Ｂ）のときのデバイス断面を示す断面図である。 従来例２に係る出力バッファ回路で中間電圧駆動を行う場合の回路構成を示すブロック図である。 従来例２に係る出力バッファ回路で中間電圧駆動を行う場合の入出力波形図である。 従来例２に係る出力バッファ回路で中間電圧駆動を行う場合の問題点についての説明図である。

符号の説明

１０，１０′…駆動回路、２０，２０´…第１出力バッファ回路、３０，３０Ａ，３０Ｂ，３０Ｃ…第２出力バッファ回路、３１…第１バッファ部、３２…第２バッファ、３３…インバータ部、４０…ＣＭＯＳイメージセンサ、５０…単位画素、１００…撮像装置

Claims (8)

1. 電源電圧の低電圧側の第１電圧ＶＬおよび高電圧側の第２電圧ＶＨに対してトランジスタの耐圧内となる中間電圧をＶＭ、前記第２電圧ＶＨまたは前記第１電圧ＶＬに対してトランジスタの耐圧内となる第３電圧をＶＳまたはＶＤとするとき、
   前記中間電圧ＶＭのノードにソース電極が接続された第１トランジスタと、
   前記第１トランジスタのドレイン電極にソース電極が接続され、出力端子にドレイン電極が接続された第２トランジスタと、
   前記第１トランジスタのゲート電極にＶＬ−ＶＨの振幅の信号を印加し、前記第２トランジスタのゲート電極にＶＳ−ＶＨの振幅またはＶＬ−ＶＤの振幅の信号を印加する制御部と
   を備える駆動回路。
2. 前記制御部は、
   所定振幅の信号を前記ＶＬ−ＶＨの振幅の信号にレベルシフトして前記第１トランジスタのゲート電極に与える第１レベルシフタと、
   前記所定振幅の信号を前記ＶＳ−ＶＨの振幅または前記ＶＬ−ＶＤの振幅の信号にレベルシフトして前記第２トランジスタのゲート電極に与える第２レベルシフタとからなる
   請求項１記載の駆動回路。
3. 前記第１，第２トランジスタとしてＰ型トランジスタを用いた第１回路部と、
   前記第１，第２トランジスタとしてＮ型トランジスタを用いた第２回路部と、
   前記第１回路部に入力される所定振幅の信号を反転して前記第２回路部に入力するインバータ部と
   を備える請求項１記載の駆動回路。
4. 前記第１電圧ＶＬおよび前記第２電圧ＶＨは、ＶＬ−ＶＨの電圧振幅が前記第１，第２トランジスタの耐圧を超える電圧である
   請求項１記載の駆動回路。
5. 電源電圧の低電圧側の第１電圧ＶＬおよび高電圧側の第２電圧ＶＨに対してトランジスタの耐圧内となる中間電圧をＶＭ、前記第２電圧ＶＨまたは前記第１電圧ＶＬに対してトランジスタの耐圧内となる第３電圧をＶＳまたはＶＤとするとき、
   前記第２電圧または前記第１電圧のノードにソース電極が接続され、ゲート電極にＶＳ−ＶＨの振幅またはＶＬ−ＶＤの振幅の信号が印加される第１トランジスタと、前記第１トランジスタのドレイン電極にソース電極が接続され、出力端子にドレイン電極が接続され、ゲート電極に前記第３電圧ＶＳまたはＶＤのバイアス電圧が印加される第２トランジスタとを有し、電圧振幅ＶＬ−ＶＨで被駆動部を駆動可能な第１駆動部と、
   前記中間電圧ＶＭのノードにソース電極が接続され、ゲート電極にＶＬ−ＶＨの振幅の信号が印加される第３トランジスタと、前記第３トランジスタのドレイン電極にソース電極が接続され、出力端子にドレイン電極が接続され、ゲート電極にＶＳ−ＶＨの振幅またはＶＬ−ＶＤの振幅の信号が印加される第４トランジスタとを有し、前記中間電圧ＶＭで前記被駆動部を駆動する第２駆動部と
   を備える駆動回路。
6. 電源電圧の低電圧側の第１電圧ＶＬおよび高電圧側の第２電圧ＶＨに対してトランジスタの耐圧内となる中間電圧をＶＭ、前記第２電圧ＶＨまたは前記第１電圧ＶＬに対してトランジスタの耐圧内となる第３電圧をＶＳまたはＶＤとするとき、
   前記中間電圧ＶＭのノードにソース電極を接続した第１トランジスタを前記第１電圧ＶＬ〜前記第２電圧ＶＨの範囲内の電圧で駆動し、
   前記第１トランジスタのドレイン電極にソース電極を接続し、出力端子にドレイン電極を接続した第２トランジスタを前記第１電圧ＶＬ〜前記第３電圧ＶＤの範囲内または前記第３電圧ＶＤ〜前記第２電圧ＶＨの範囲内の電圧で駆動する
   駆動方法。
7. 光信号を信号電荷に変換する光電変換部と、当該光電変換部で光電変換された信号電荷を転送する転送素子とを含む単位画素が配置された画素アレイ部と、
   一単位の蓄積期間中に前記光電変換部に蓄積された信号電荷の一部を当該光電変換部に保持したまま、その保持量を超えた蓄積電荷を前記転送素子によって転送する制御電圧を用いて前記転送素子を駆動する駆動部とを備え、
   前記駆動部の前記制御電圧を出力する出力部として、
   電源電圧の低電圧側の第１電圧ＶＬおよび高電圧側の第２電圧ＶＨに対してトランジスタの耐圧内となる中間電圧をＶＭ、前記第２電圧ＶＨまたは前記第１電圧ＶＬに対してトランジスタの耐圧内となる第３電圧をＶＳまたはＶＤとするとき、
   前記中間電圧ＶＭのノードにソース電極が接続され、ゲート電極にＶＬ−ＶＨの振幅の信号が印加される第１トランジスタと、前記第１トランジスタのドレイン電極にソース電極が接続され、出力端子にドレイン電極が接続され、ゲート電極にＶＳ−ＶＨの振幅またはＶＬ−ＶＤの振幅の信号が印加される第２トランジスタとを有し、前記制御電圧として前記中間電圧ＶＭを出力する駆動回路
   を用いた固体撮像装置。
8. 光信号を信号電荷に変換する光電変換部と、当該光電変換部で光電変換された信号電荷を転送する転送素子とを含む単位画素が配置された画素アレイ部と、
   一単位の蓄積期間中に前記光電変換部に蓄積された信号電荷の一部を当該光電変換部に保持したまま、その保持量を超えた蓄積電荷を前記転送素子によって転送する制御電圧を用いて前記転送素子を駆動する駆動部とを備え、
   前記駆動部の前記制御電圧を出力する出力部は、
   電源電圧の低電圧側の第１電圧ＶＬおよび高電圧側の第２電圧ＶＨに対してトランジスタの耐圧内となる中間電圧をＶＭ、前記第２電圧ＶＨまたは前記第１電圧ＶＬに対してトランジスタの耐圧内となる第３電圧をＶＳまたはＶＤとするとき、
   前記中間電圧ＶＭのノードにソース電極が接続され、ゲート電極にＶＬ−ＶＨの振幅の信号が印加される第１トランジスタと、前記第１トランジスタのドレイン電極にソース電極が接続され、出力端子にドレイン電極が接続され、ゲート電極にＶＳ−ＶＨの振幅またはＶＬ−ＶＤの振幅の信号が印加される第２トランジスタとを有し、前記制御電圧として前記中間電圧ＶＭを出力する固体撮像装置
   を搭載した電子機器。

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