JP2008092272A - 増幅回路 - Google Patents
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Abstract
【解決手段】NMOSトランジスタ2のゲート電圧VNGを反転出力する第1の反転増幅器102と、その出力によってオン・オフ動作するPMOS用スイッチ素子3と、PMOSトランジスタ1のゲート電圧VPGを反転出力する第2の反転増幅器103と、その出力によってオン・オフ動作するNMOS用スイッチ素子4とを設け、PMOSパワートランジスタ1とNMOSパワートランジスタ2が同時に導通しないようにして、貫通電流の発生が防止されるものとなっている。
【選択図】図1
Description
図4には、このような従来回路の構成例が示されており、以下、同図を参照しつつ従来回路について概括的に説明する。
この増幅回路は、内部増幅器101AとCMOS出力段104Aとに大別されて構成されたものとなっている。
内部増幅器101Aの出力信号であるVPG及びVNGは、同相で、所定値だけシフトされた信号であり、CMOS出力段104Aを構成する出力トランジスタM1とM2のゲート電圧として、VPGは出力トランジスタM1のゲートに、VNGは出力トランジスタM2のゲートに、それぞれ印加されるようになっている。なお、出力トランジスタM1には、PMOSパワートランジスタが、出力トランジスタM2には、NMOSパワートランジスタが、それぞれ用いられている。
そして、かかる構成においては、上述のように出力の一部が内部増幅器101Aへ負帰還入力されるようになっているため、増幅回路全体のゲインは1となっている。
なお、同図において、IM1は、出力トランジスタM1のドレイン電流を、IIM2は、出力トランジスタM2のドレイン電流を、それぞれ意味するものとする。
まず、入力信号として、図5(A)に示されたように、電源電圧範囲でフルスイングする台形波が入力されるとする。
時間t1付近では、出力トランジスタM2のゲート・ソース間に高い電圧がかかると同時に、ドレイン・ソース間電圧(VDS)が低くなっており、VDS≦VGS−VTHが成立しているため、出力トランジスタM2の動作点は線形領域にある。なお、ここで、VGSは、ゲート・ソース間電圧であり、VTHは、NMOSパワートランジスタの閾値電圧である。
その結果、内部増幅器101Aが出力トランジスタM1をONさせるため、出力トランジスタM1と出力トランジスタM2が同時にONとなり貫通電流が流れることとなる(図5(E)及び図5(F)の点線円の部分参照)。
そして、この貫通電流は、出力トランジスタM2の動作点が飽和領域に移行してgmが高くなり、入力電圧に追従した動作を開始するまで継続されることとなる。
ところで、上述のような貫通電流は、VNG、VPGの振幅を制限することで低減することができる。しかし、パワートランジスタのON抵抗を最小とするには、ゲート・ソース間電圧を最大にする必要があるため、VNG、VPGの振幅を制限すると、パワートランジスタの能力を最大限まで引き出すことができなくなるという欠点を生ずる。
また、プリドライバである内部増幅器101Aの出力電流を増やして、パワートランジスタのゲートを充電する電流供給能力を上げることでも貫通電流を低減することはできるが、消費電流の増加を招くという欠点がある。
CMOSプッシュプル出力段を備えると共に、前記出力段の前段に内部増幅器が設けられ、当該内部増幅器は、前記CMOSプッシュプル出力段を構成するPMOSパワートランジスタとNMOSパワートランジスタに対して、同相で所定値だけシフトされた2つの駆動信号をそれぞれ出力するよう構成されてなる増幅回路であって、
前記2つの駆動信号の内、前記PMOSパワートランジスタを駆動する第1の駆動信号が入力され、当該入力に対して所定の閾値で反転信号を出力する第2の反転増幅器と、グランドと前記NMOSパワートランジスタのゲートの間に接続され、前記第2の反転増幅器の出力が論理値Highに相当する所定レベルでオンとなる一方、前記第2の反転増幅器の出力が論理値Lowに相当する所定レベルでオフとなるNMOS用スイッチ素子と、
前記2つの駆動信号の内、前記NMOSパワートランジスタを駆動する第2の駆動信号が入力され、当該入力に対して所定の閾値で反転信号を出力する第1の反転増幅器と、電源と前記PMOSパワートランジスタのゲートの間に接続され、前記第1の反転増幅器の出力が論理値Lowに相当する所定レベルでオンとなる一方、前記第1の反転増幅器の出力が論理値Highに相当する所定レベルでオフとなるPMOS用スイッチ素子とを具備してなるものである。
かかる構成において、前記PMOS用スイッチ素子は、PMOSトランジスタであって、そのゲートが第1の反転増幅器の出力段に、ドレインがPMOSパワートランジスタのゲートに、それぞれ接続される一方、ソースに電源電圧が印加されるよう設けられ、
前記NMOS用スイッチ素子は、MMOSトランジスタであって、そのゲートが第2の反転増幅器の出力段に、ドレインがNMOSパワートランジスタのゲートに、それぞれ接続される一方、ソースがグランドに接続されて設けられてなるものが好適である。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における増幅回路の基本構成例について、図1を参照しつつ説明する。
本発明の実施の形態における増幅回路は、プリドライバとしての内部増幅器101と、第1及び第2の反転増幅器(図1においては、それぞれ「INV1」、「INV2」と表記)102,103と、PMOS用スイッチ素子(図1においては「M3」と表記)3と、NMOS用スイッチ素子(図1においては「M4」と表記)4と、CMOS出力段104とを主たる構成要素として構成されたものとなっている。
この内部増幅器101は、電源電圧の全範囲の入力電圧に対して歪み無く増幅動作を行うよう構成されており、同相で所定値だけシフトされた2つの駆動信号VPG,VNGが出力されるものとなっている。
PMOS用スイッチ素子3は、そのソース及びサブストレートに、後述するCMOS出力段104のPMOSパワートランジスタ1のソース及びサブストレートと共に、電源電圧VDDが印加されるようになっている。
NMOS用スイッチ素子4は、そのソース及びサブストレートが、後述するCMOS出力段104のNMOSパワートランジスタ2のソース及びサブストレートと共に、グランドに接続されたものとなっている。
すなわち、PMOSパワートランジスタ1とNMOSパワートランジスタ2は、ドレインが相互に接続されて出力端子22に接続される一方、PMOSパワートランジスタのソース及びサブストレートには、電源電圧VDDが印加されるようになっており、また、NMOSパワートランジスタ2のソース及びサブストレートは、グランドに接続されてグランド電位に保持されるようになっている。
一方、NMOSパワートランジスタ2のゲートには、同じく先に述べたようにNMOS用スイッチ素子4のドレインが接続されると共に、内部増幅器101から第2の駆動信号としての電圧VNGが印加されるようになっている。
かかる前提の下、まず、時間0〜t1の期間においては、入力端子21にはグランド電圧に等しい電圧が入力される(図3(A)参照)。この増幅回路は、先に述べたようにゲイン1となるよう負帰還が施されているため、グランド電圧とほぼ等しい電圧が出力されることとなる(図3(F)参照)。
したがって、NMOSパワートランジスタ2は、ON状態となり、出力電流が流れ、ON抵抗における電圧降下分が出力されることとなる。
時間t1付近では、NMOSパワートランジスタ2のゲート・ソース間に高い電圧がかかると同時に、ドレイン・ソース間電圧(VDS)が低くなっており(図3(B)参照)、VDS≦VGS−VTHが成立しているため、NMOSパワートランジスタ2の動作点は線形領域にある。
なお、時間t3〜t4の間は、上述の動作と電圧、電流の極性が異なるだけで、基本的に同様な動作がなされるものであるので、ここでの再度の詳細な説明は省略することとする。
この内部増幅器101の具体回路は、本発明特有のものではなく、例えば、特許第3107353号公報等により、良く知られているものであるので、以下、概括的に説明することとする。
差動入力回路108は、PMOSトランジスタM11〜M13を中心に構成された第1の差動入力回路105と、NMOSトランジスタM14〜M16を中心に構成された第2の差動入力回路106とにより相補型の差動増幅回路が構成されたものとなっている。
一方、同相信号発生回路107は、PMOSトランジスタM17,M18と、NMOSトランジスタM19,20を中心に構成されている。かかる同相信号発生回路107は、第1及び第2の差動入力回路105,106の出力信号が印加され、出力側には、同相で所定の電圧差を有する第1の駆動信号としての電圧VPGと第2の駆動信号としての電圧VNGを出力するようになっている。
2…NMOSパワートランジスタ
3…PMOS用スイッチ素子
4…NMOS用スイッチ素子
101…内部増幅器
102…第1の反転増幅器
103…第2の反転増幅器
104…CMOS出力段
Claims (2)
- CMOSプッシュプル出力段を備えると共に、前記出力段の前段に内部増幅器が設けられ、当該内部増幅器は、前記CMOSプッシュプル出力段を構成するPMOSパワートランジスタとNMOSパワートランジスタに対して、同相で所定値だけシフトされた2つの駆動信号をそれぞれ出力するよう構成されてなる増幅回路であって、
前記2つの駆動信号の内、前記PMOSパワートランジスタを駆動する第1の駆動信号が入力され、当該入力に対して所定の閾値で反転信号を出力する第2の反転増幅器と、グランドと前記NMOSパワートランジスタのゲートの間に接続され、前記第2の反転増幅器の出力が論理値Highに相当する所定レベルでオンとなる一方、前記第2の反転増幅器の出力が論理値Lowに相当する所定レベルでオフとなるNMOS用スイッチ素子と、
前記2つの駆動信号の内、前記NMOSパワートランジスタを駆動する第2の駆動信号が入力され、当該入力に対して所定の閾値で反転信号を出力する第1の反転増幅器と、電源と前記PMOSパワートランジスタのゲートの間に接続され、前記第1の反転増幅器の出力が論理値Lowに相当する所定レベルでオンとなる一方、前記第1の反転増幅器の出力が論理値Highに相当する所定レベルでオフとなるPMOS用スイッチ素子と、
を具備してなることを特徴とする増幅回路。 - 前記PMOS用スイッチ素子は、PMOSトランジスタであって、そのゲートが第1の反転増幅器の出力段に、ドレインがPMOSパワートランジスタのゲートに、それぞれ接続される一方、ソースに電源電圧が印加されるよう設けられ、
前記NMOS用スイッチ素子は、MMOSトランジスタであって、そのゲートが第2の反転増幅器の出力段に、ドレインがNMOSパワートランジスタのゲートに、それぞれ接続される一方、ソースがグランドに接続されて設けられてなることを特徴とする請求項1記載の増幅回路。
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