JP2000295085A - トランジスタの誤動作、破壊防止回路 - Google Patents
トランジスタの誤動作、破壊防止回路Info
- Publication number
- JP2000295085A JP2000295085A JP11099802A JP9980299A JP2000295085A JP 2000295085 A JP2000295085 A JP 2000295085A JP 11099802 A JP11099802 A JP 11099802A JP 9980299 A JP9980299 A JP 9980299A JP 2000295085 A JP2000295085 A JP 2000295085A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power mos
- inverter
- mos transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007257 malfunction Effects 0.000 title claims description 14
- 230000006378 damage Effects 0.000 title claims description 11
- 230000001934 delay Effects 0.000 claims description 3
- 230000002265 prevention Effects 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 6
- 238000007599 discharging Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100321670 Fagopyrum esculentum FA18 gene Proteins 0.000 description 1
- 101001028400 Homo sapiens Keratin, type I cytoskeletal 40 Proteins 0.000 description 1
- 102100037157 Keratin, type I cytoskeletal 40 Human genes 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/538—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【解決すべき課題】本発明は、Ｈブリッジを構成するパ
ワーＭＯＳトランジスタを駆動する駆動用インバータ
に、インバータ、ＲＳラッチ、補助トランジスタを付加
し、そのインバータ、ＲＳラッチにてタイミングを制御
した補助トランジスタによりゲート信号への電流駆動能
力を補助することで、電源、グランド間の貫通電流の発
生、及びトランジスタの破壊を防止することができるト
ランジスタの誤動作、破壊防止回路を提供することを目
的とする。 【課題を解決するための手段】本発明は、上記の目的を
達成するために、負荷に対し、印加電位方向を制御可能
なパワーＭＯＳトランジスタで構成したＨブリッジ回路
において、前記Ｈブリッジ回路の各トランジスタのゲー
トを駆動する駆動用インバータに、インバータ、ＲＳラ
ッチ、補助トランジスタを付加することで、タイミング
を考慮した上で駆動能力を補助することにより、ゲート
信号の電位変動を抑制するように構成する。
ワーＭＯＳトランジスタを駆動する駆動用インバータ
に、インバータ、ＲＳラッチ、補助トランジスタを付加
し、そのインバータ、ＲＳラッチにてタイミングを制御
した補助トランジスタによりゲート信号への電流駆動能
力を補助することで、電源、グランド間の貫通電流の発
生、及びトランジスタの破壊を防止することができるト
ランジスタの誤動作、破壊防止回路を提供することを目
的とする。 【課題を解決するための手段】本発明は、上記の目的を
達成するために、負荷に対し、印加電位方向を制御可能
なパワーＭＯＳトランジスタで構成したＨブリッジ回路
において、前記Ｈブリッジ回路の各トランジスタのゲー
トを駆動する駆動用インバータに、インバータ、ＲＳラ
ッチ、補助トランジスタを付加することで、タイミング
を考慮した上で駆動能力を補助することにより、ゲート
信号の電位変動を抑制するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｈブリッジを構成
するパワーＭＯＳトランジスタのオン／オフ切り替わり
時の誤動作により、電源・グランド間の貫通電流の発生
を抑止し、もってトランジスタの破壊を防止するための
トランジスタの誤動作、破壊防止回路に関するものであ
る。
するパワーＭＯＳトランジスタのオン／オフ切り替わり
時の誤動作により、電源・グランド間の貫通電流の発生
を抑止し、もってトランジスタの破壊を防止するための
トランジスタの誤動作、破壊防止回路に関するものであ
る。
【０００２】
【発明の背景】通常、図５及び図６に示したようにパワ
ーＭＯＳトランジスタ１、２のゲートは、インバータ
（バッファ）８、９からのゲート信号により駆動してい
る。ところで近年、プロセス技術の進歩により、ゲート
長が縮小され、それにともなってパワーＭＯＳトランジ
スタのスイッチングスピードが向上し、出力電流の立ち
上がり、立ち下がりが急峻になってきている。
ーＭＯＳトランジスタ１、２のゲートは、インバータ
（バッファ）８、９からのゲート信号により駆動してい
る。ところで近年、プロセス技術の進歩により、ゲート
長が縮小され、それにともなってパワーＭＯＳトランジ
スタのスイッチングスピードが向上し、出力電流の立ち
上がり、立ち下がりが急峻になってきている。
【０００３】そのため、大電流を流すパワーＭＯＳトラ
ンジスタにおいては、出力電流の急激な変化により発生
する電源電圧の変動や外部への放射ノイズ等の問題が顕
在化している。そのために、その対策が必要となってい
る。そこで、従来その対策として、例えばバッファ８、
９の出力トランジスタのサイズを調整し、出力抵抗を大
きくとる、またはバッファ８、９とゲート間に高抵抗を
挿入し、それとゲート・ドレイン間静電容量１６、１７
によりゲート信号をなまらせることでパワーＭＯＳトラ
ンジスタ１、２の出力電流波形の立ち上がり時間、立ち
下がり時間を大きくしていた。（図７参照）
ンジスタにおいては、出力電流の急激な変化により発生
する電源電圧の変動や外部への放射ノイズ等の問題が顕
在化している。そのために、その対策が必要となってい
る。そこで、従来その対策として、例えばバッファ８、
９の出力トランジスタのサイズを調整し、出力抵抗を大
きくとる、またはバッファ８、９とゲート間に高抵抗を
挿入し、それとゲート・ドレイン間静電容量１６、１７
によりゲート信号をなまらせることでパワーＭＯＳトラ
ンジスタ１、２の出力電流波形の立ち上がり時間、立ち
下がり時間を大きくしていた。（図７参照）
【０００４】
【解決すべき課題】しかし、前述した方法ではゲートへ
の駆動能力が低減し、負荷接続端子の電位が大きく変化
した場合、ゲート・ドレイン間静電容量１６、１７に充
放電電流が流れた時、図８に示す如く、ゲート信号ｇ
ａ、ｇｂの電位ａ１' 、ａ２' 、ｂ１' 、ｂ２' が容易
に変動してしまう。
の駆動能力が低減し、負荷接続端子の電位が大きく変化
した場合、ゲート・ドレイン間静電容量１６、１７に充
放電電流が流れた時、図８に示す如く、ゲート信号ｇ
ａ、ｇｂの電位ａ１' 、ａ２' 、ｂ１' 、ｂ２' が容易
に変動してしまう。
【０００５】その結果、本来オフとなっていなければな
らないパワーＭＯＳトランジスタ１、またはパワーＭＯ
Ｓトランジスタ２がオンとなる誤動作を引き起こし、電
源とグランド間に貫通電流が発生したり、ゲートの電位
がパワーＭＯＳトランジスタ１、２の耐圧を超えた場
合、素子が破壊されてしまう可能性があった。本発明
は、以上の問題点を解決するために、駆動用インバータ
にインバータ、ＲＳラッチ、補助トランジスタを付加
し、そのインバータ、ＲＳラッチにてタイミングを制御
した補助トランジスタにより、ゲート信号への電流駆動
能力を補助することによって、電源、グランド間の貫通
電流の発生、及びトランジスタの破壊を防止するための
トランジスタの誤動作、破壊防止回路を提供することを
目的とする。
らないパワーＭＯＳトランジスタ１、またはパワーＭＯ
Ｓトランジスタ２がオンとなる誤動作を引き起こし、電
源とグランド間に貫通電流が発生したり、ゲートの電位
がパワーＭＯＳトランジスタ１、２の耐圧を超えた場
合、素子が破壊されてしまう可能性があった。本発明
は、以上の問題点を解決するために、駆動用インバータ
にインバータ、ＲＳラッチ、補助トランジスタを付加
し、そのインバータ、ＲＳラッチにてタイミングを制御
した補助トランジスタにより、ゲート信号への電流駆動
能力を補助することによって、電源、グランド間の貫通
電流の発生、及びトランジスタの破壊を防止するための
トランジスタの誤動作、破壊防止回路を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、以下の構成を採用する。第一に、負荷
に対し、印加電位方向を制御可能なパワーＭＯＳトラン
ジスタで構成したＨブリッジ回路において、前記Ｈブリ
ッジ回路の各トランジスタのゲートを駆動する駆動用イ
ンバータに、インバータ、ＲＳラッチ、補助トランジス
タを付加し、タイミングを考慮した上で、駆動能力を補
助して、ゲート信号の電位変動を抑制するように構成す
る。
達成するために、以下の構成を採用する。第一に、負荷
に対し、印加電位方向を制御可能なパワーＭＯＳトラン
ジスタで構成したＨブリッジ回路において、前記Ｈブリ
ッジ回路の各トランジスタのゲートを駆動する駆動用イ
ンバータに、インバータ、ＲＳラッチ、補助トランジス
タを付加し、タイミングを考慮した上で、駆動能力を補
助して、ゲート信号の電位変動を抑制するように構成す
る。
【０００７】第二に、前記補助トランジスタのオン抵抗
値は、駆動用インバータの出力抵抗値よりも小となるよ
うに設定する。第三に、前記パワーＭＯＳトランジスタ
の制御信号に、パワーＭＯＳトランジスタをオン／オフ
させるタイミングとしてディレイｔ１、ｔ２を設定する
とともに、前記制御信号をインバータ、ＲＳラッチにも
供給し、ＲＳラッチの出力にて補助トランジスタを制御
することにより、前記パワーＭＯＳトランジスタのオン
／オフの切り替えポイントを含む区間内において補助ト
ランジスタをオン状態に保持し、駆動用インバータの駆
動能力を補助するように構成する。
値は、駆動用インバータの出力抵抗値よりも小となるよ
うに設定する。第三に、前記パワーＭＯＳトランジスタ
の制御信号に、パワーＭＯＳトランジスタをオン／オフ
させるタイミングとしてディレイｔ１、ｔ２を設定する
とともに、前記制御信号をインバータ、ＲＳラッチにも
供給し、ＲＳラッチの出力にて補助トランジスタを制御
することにより、前記パワーＭＯＳトランジスタのオン
／オフの切り替えポイントを含む区間内において補助ト
ランジスタをオン状態に保持し、駆動用インバータの駆
動能力を補助するように構成する。
【０００８】第四に、前記パワーＭＯＳトランジスタの
ゲート信号の電位変動を抑制し、パワーＭＯＳトランジ
スタの同時オンによる、電源、グランド間の貫通電流の
発生を防止するように構成する。第五に、前記パワーＭ
ＯＳトランジスタのオン／オフ時の立ち上がり／立ち下
がりの急峻さを緩和するため駆動用インバータの出力抵
抗を大きくし、電流駆動能力を下げ、静電容量をゆっく
り充放電させ、ゲート信号がゆっくりと変化するように
構成する。
ゲート信号の電位変動を抑制し、パワーＭＯＳトランジ
スタの同時オンによる、電源、グランド間の貫通電流の
発生を防止するように構成する。第五に、前記パワーＭ
ＯＳトランジスタのオン／オフ時の立ち上がり／立ち下
がりの急峻さを緩和するため駆動用インバータの出力抵
抗を大きくし、電流駆動能力を下げ、静電容量をゆっく
り充放電させ、ゲート信号がゆっくりと変化するように
構成する。
【０００９】
【発明の実施形態】図１は、本発明の誤動作防止回路を
備えたＨブリッジ回路の一実施例、図２は、図１よりバ
ッファの出力抵抗、補助トランジスタのオン抵抗、パワ
ートランジスタのゲートとドレイン間の静電容量を抽
出、記載した等価回路、図３は、図１の回路による動作
信号、図４は、図２の回路による動作信号である。
備えたＨブリッジ回路の一実施例、図２は、図１よりバ
ッファの出力抵抗、補助トランジスタのオン抵抗、パワ
ートランジスタのゲートとドレイン間の静電容量を抽
出、記載した等価回路、図３は、図１の回路による動作
信号、図４は、図２の回路による動作信号である。
【００１０】以下、上記の図面を参照して発明に係るト
ランジスタの誤動作、破壊防止回路の構成について詳細
に説明する。図１の様に電源５とグランド６間に直列に
接続されたＰｃｈパワーＭＯＳトランジスタ１、Ｎｃｈ
パワーＭＯＳトランジスタ２、及びＰｃｈパワーＭＯＳ
トランジスタ３、ＮｃｈパワーＭＯＳトランジスタ４
（以下、ＰｃｈおよびＮｃｈは省略する）と、その間に
接続された負荷７にて構成されたＨブリッジ回路を駆動
するため、以下の様に駆動回路を構成している。
ランジスタの誤動作、破壊防止回路の構成について詳細
に説明する。図１の様に電源５とグランド６間に直列に
接続されたＰｃｈパワーＭＯＳトランジスタ１、Ｎｃｈ
パワーＭＯＳトランジスタ２、及びＰｃｈパワーＭＯＳ
トランジスタ３、ＮｃｈパワーＭＯＳトランジスタ４
（以下、ＰｃｈおよびＮｃｈは省略する）と、その間に
接続された負荷７にて構成されたＨブリッジ回路を駆動
するため、以下の様に駆動回路を構成している。
【００１１】尚、前記パワーＭＯＳトランジスタ１、２
に対する駆動回路と３、４に対する駆動回路は全く同じ
のため、以降は１、２側のみについて図示して説明して
いる。パワーＭＯＳトランジスタ１、２を駆動する回路
は、通常図５に示した如くＭＯＳトランジスタ駆動用イ
ンバータ８、９のみであるが、本発明では、図１に示す
様に、駆動用インバータ８、９にインバータ１４、ＲＳ
ラッチ１５、補助トランジスタ１２、１３を付加し、タ
イミングを考慮した上で、パワートＭＯＳランジスタ
１、２のゲートへのオフ時の駆動能力を補助する様に構
成し、これによりパワーＭＯＳトランジスタ１、２のゲ
ート信号ｇａ、ｇｂの電位変動を抑制している。
に対する駆動回路と３、４に対する駆動回路は全く同じ
のため、以降は１、２側のみについて図示して説明して
いる。パワーＭＯＳトランジスタ１、２を駆動する回路
は、通常図５に示した如くＭＯＳトランジスタ駆動用イ
ンバータ８、９のみであるが、本発明では、図１に示す
様に、駆動用インバータ８、９にインバータ１４、ＲＳ
ラッチ１５、補助トランジスタ１２、１３を付加し、タ
イミングを考慮した上で、パワートＭＯＳランジスタ
１、２のゲートへのオフ時の駆動能力を補助する様に構
成し、これによりパワーＭＯＳトランジスタ１、２のゲ
ート信号ｇａ、ｇｂの電位変動を抑制している。
【００１２】また、図２は、図１の回路における駆動用
インバータ８、９の出力抵抗分であるインバータ出力抵
抗１８、１９、補助トランジスタ１２、１３のオン抵抗
分である補助トランジスタオン抵抗２０、２１、及び
１、２のゲート・ドレイン間静電容量をゲート・ドレイ
ン間静電容量１６、１７として抽出して構成したＨブリ
ッジ回路の駆動回路である。
インバータ８、９の出力抵抗分であるインバータ出力抵
抗１８、１９、補助トランジスタ１２、１３のオン抵抗
分である補助トランジスタオン抵抗２０、２１、及び
１、２のゲート・ドレイン間静電容量をゲート・ドレイ
ン間静電容量１６、１７として抽出して構成したＨブリ
ッジ回路の駆動回路である。
【００１３】なお、抵抗値は１８≫２０、１９≫２１と
なるように設定している。以下、上記の構成に基づいて
本実施例の動作について説明する。まず、パワーＭＯＳ
トランジスタ１、２の制御信号ａ、ｂには、これらパワ
ーＭＯＳトランジスタ１、２が同時オンとなることによ
り電源５、グランド６間に発生する貫通電流を防止する
ためパワーＭＯＳトランジスタ１、２をそれぞれオンさ
せる区間にディレイｔ１、ｔ２を設定する。
なるように設定している。以下、上記の構成に基づいて
本実施例の動作について説明する。まず、パワーＭＯＳ
トランジスタ１、２の制御信号ａ、ｂには、これらパワ
ーＭＯＳトランジスタ１、２が同時オンとなることによ
り電源５、グランド６間に発生する貫通電流を防止する
ためパワーＭＯＳトランジスタ１、２をそれぞれオンさ
せる区間にディレイｔ１、ｔ２を設定する。
【００１４】次いで、前記制御信号ａ、ｂをインバータ
１４、ＲＳラッチ１５にも供給し、ＲＳラッチ１５の出
力を補助トランジスタ１２、１３の制御信号ｃとして取
り出す。この制御信号ｃを補助トランジスタ１２、１３
に供給することで、前記パワーＭＯＳトランジスタ１及
びパワーＭＯＳトランジスタ２のオン／オフの切り替え
ポイントを含む区間内において補助トランジスタ１２、
または補助トランジスタ１３をオン状態に保持してイン
バータ８、９の駆動能力を補助する。
１４、ＲＳラッチ１５にも供給し、ＲＳラッチ１５の出
力を補助トランジスタ１２、１３の制御信号ｃとして取
り出す。この制御信号ｃを補助トランジスタ１２、１３
に供給することで、前記パワーＭＯＳトランジスタ１及
びパワーＭＯＳトランジスタ２のオン／オフの切り替え
ポイントを含む区間内において補助トランジスタ１２、
または補助トランジスタ１３をオン状態に保持してイン
バータ８、９の駆動能力を補助する。
【００１５】すなわち、この補助によりパワーＭＯＳト
ランジスタ１、２のゲート信号ｇａ、ｇｂの電位変動を
抑制して、パワーＭＯＳトランジスタ１、パワーＭＯＳ
トランジスタ２が同時オンとなることによる電源５、グ
ランド６間の貫通電流の発生を防止する。パワーＭＯＳ
トランジスタ１、２のオン／オフ時の立ち上がり／立ち
下がりの急峻さを緩和するために、ゲート信号ｇａ、ｇ
ｂの立ち上がり／立ち下がりを緩やかにしなければなら
ない。
ランジスタ１、２のゲート信号ｇａ、ｇｂの電位変動を
抑制して、パワーＭＯＳトランジスタ１、パワーＭＯＳ
トランジスタ２が同時オンとなることによる電源５、グ
ランド６間の貫通電流の発生を防止する。パワーＭＯＳ
トランジスタ１、２のオン／オフ時の立ち上がり／立ち
下がりの急峻さを緩和するために、ゲート信号ｇａ、ｇ
ｂの立ち上がり／立ち下がりを緩やかにしなければなら
ない。
【００１６】静電容量１６、１７は、パワーＭＯＳトラ
ンジスタ１、パワーＭＯＳトランジスタ２のサイズによ
って決まる固定値であるために実際は、インバーター出
力抵抗１８、１９を大きくし、電流駆動能力を下げ、静
電容量１６、１７がゆっくり充放電させることにより、
ゲート信号ｇａ、ｇｂがゆっくりと変化する。例とし
て、パワーＭＯＳトランジスタ１、２が両方オフの状態
からパワーＭＯＳトランジスタ２のみがオン状態に変化
した場合、パワーＭＯＳトランジスタ１、パワーＭＯＳ
トランジスタ２のドレイン側に接続された静電容量１６
の端子が逆電位に変化（電源→グランド）するため静電
容量１６に充電が行われる。
ンジスタ１、パワーＭＯＳトランジスタ２のサイズによ
って決まる固定値であるために実際は、インバーター出
力抵抗１８、１９を大きくし、電流駆動能力を下げ、静
電容量１６、１７がゆっくり充放電させることにより、
ゲート信号ｇａ、ｇｂがゆっくりと変化する。例とし
て、パワーＭＯＳトランジスタ１、２が両方オフの状態
からパワーＭＯＳトランジスタ２のみがオン状態に変化
した場合、パワーＭＯＳトランジスタ１、パワーＭＯＳ
トランジスタ２のドレイン側に接続された静電容量１６
の端子が逆電位に変化（電源→グランド）するため静電
容量１６に充電が行われる。
【００１７】前述した如く、パワーＭＯＳトランジスタ
２の電流駆動能力は、下げられているため、すぐにゲー
ト信号ｇａに電流（電荷）は補給されず結果的に電位が
逆方向（グランド）へ引っ張られた状態となり、パワー
ＭＯＳトランジスタ１のスレシホルドレベルを超えた場
合、オフに制御していたパワーＭＯＳトランジスタ１が
一瞬オンとなり、パワーＭＯＳトランジスタ２もオン状
態であるため電源／グランド間に貫通電流が発生する。
２の電流駆動能力は、下げられているため、すぐにゲー
ト信号ｇａに電流（電荷）は補給されず結果的に電位が
逆方向（グランド）へ引っ張られた状態となり、パワー
ＭＯＳトランジスタ１のスレシホルドレベルを超えた場
合、オフに制御していたパワーＭＯＳトランジスタ１が
一瞬オンとなり、パワーＭＯＳトランジスタ２もオン状
態であるため電源／グランド間に貫通電流が発生する。
【００１８】しかし、インバータ１４、ＲＳラッチ１５
によりタイミングを制御し、補助トランジスタ１２によ
りゲート信号ｇａへの電流駆動能力を補助することによ
り、逆方向への引き込みをパワーＭＯＳトランジスタ１
のスレシホルドレベル以下に抑え、電源／グランド間に
発生する貫通電流を抑制することができる。逆もまた同
様である。
によりタイミングを制御し、補助トランジスタ１２によ
りゲート信号ｇａへの電流駆動能力を補助することによ
り、逆方向への引き込みをパワーＭＯＳトランジスタ１
のスレシホルドレベル以下に抑え、電源／グランド間に
発生する貫通電流を抑制することができる。逆もまた同
様である。
【００１９】
【発明の効果】本発明に係るトランジスタの誤動作、破
壊防止回路は、駆動用インバータにインバータ、ＲＳラ
ッチ、補助トランジスタを付加し、インバータ、ＲＳラ
ッチにてタイミングを制御した補助トランジスタによ
り、ゲート信号への電流駆動能力を補助し、パワーＭＯ
Ｓトランジスタのゲート信号の電位変動を抑制する。そ
れにより、パワーＭＯＳトランジスタの誤動作を無く
し、電源、グランド間の貫通電流の発生、及びトランジ
スタの破壊を防止することが可能となる。
壊防止回路は、駆動用インバータにインバータ、ＲＳラ
ッチ、補助トランジスタを付加し、インバータ、ＲＳラ
ッチにてタイミングを制御した補助トランジスタによ
り、ゲート信号への電流駆動能力を補助し、パワーＭＯ
Ｓトランジスタのゲート信号の電位変動を抑制する。そ
れにより、パワーＭＯＳトランジスタの誤動作を無く
し、電源、グランド間の貫通電流の発生、及びトランジ
スタの破壊を防止することが可能となる。
【図１】図１は、本発明の誤動作防止回路を備えたＨブ
リッジ回路の実施例である。
リッジ回路の実施例である。
【図２】図２は、図１よりバッファの出力抵抗、補助ト
ランジスタのオン抵抗、パワートランジスタのゲートと
ドレイン間の静電容量を抽出、記載した等価回路であ
る。
ランジスタのオン抵抗、パワートランジスタのゲートと
ドレイン間の静電容量を抽出、記載した等価回路であ
る。
【図３】図３は、図１の回路による動作信号である。
【図４】図４は、図２の回路による動作信号である。
【図５】図５は、従来のＨブリッジ回路である。
【図６】図６は、図５よりバッファの出力抵抗、パワー
トランジスタのゲートとドレイン間の静電容量を抽出、
記載した等価回路である。
トランジスタのゲートとドレイン間の静電容量を抽出、
記載した等価回路である。
【図７】図７は、図５の回路による動作信号である。
【図８】図８は、図６の回路による動作信号である。
１、３ ＰｃｈパワーＭＯＳト
ランジスタ ２、４ ＮｃｈパワーＭＯＳト
ランジスタ ５ 電源 ６ グランド ７ 負荷 ８、９ トランジスタ駆動用イ
ンバータ １０、１１ 制御信号入力端子 １２、１３ 補助トランジスタ １４ インバータ １５ ＲＳラッチ １６、１７ ゲート・ドレイン間静
電容量 １８、１９ インバータ出力抵抗 ２０、２１ 補助トランジスタオン
抵抗 ａ、ｂ 制御信号 ｃ 補助トランジスタ制御
信号 ｇａ、ｇｂ、ｇｃ、ｇｄ ゲート信号 ｔ１、ｔ２ ディレイ ａ１、ａ２、ｂ１、ｂ２、 電位変動 ａ１' 、ａ２' 、ｂ１' 、ｂ２' 電位変動
ランジスタ ２、４ ＮｃｈパワーＭＯＳト
ランジスタ ５ 電源 ６ グランド ７ 負荷 ８、９ トランジスタ駆動用イ
ンバータ １０、１１ 制御信号入力端子 １２、１３ 補助トランジスタ １４ インバータ １５ ＲＳラッチ １６、１７ ゲート・ドレイン間静
電容量 １８、１９ インバータ出力抵抗 ２０、２１ 補助トランジスタオン
抵抗 ａ、ｂ 制御信号 ｃ 補助トランジスタ制御
信号 ｇａ、ｇｂ、ｇｃ、ｇｄ ゲート信号 ｔ１、ｔ２ ディレイ ａ１、ａ２、ｂ１、ｂ２、 電位変動 ａ１' 、ａ２' 、ｂ１' 、ｂ２' 電位変動
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H007 AA03 AA06 AA17 CA02 CB04 CB05 CC03 DB03 EA02 FA06 FA09 FA13 5J055 AX27 AX32 AX63 BX16 CX07 CX20 DX13 DX14 DX22 DX44 DX60 EX11 EY21 EZ07 EZ32 GX01 GX04 5J091 AA01 AA17 AA41 CA36 CA56 FA01 FA18 HA10 HA17 HA25 HA29 KA04 KA36 MA09 MA21 TA06
Claims (5)
- 【請求項１】負荷に対し、印加電位方向を制御可能なパ
ワーＭＯＳトランジスタで構成したＨブリッジ回路にお
いて、 前記Ｈブリッジ回路の各トランジスタのゲートを駆動す
る駆動用インバータに、インバータ、ＲＳラッチ、補助
トランジスタを付加し、タイミングを考慮した上で駆動
能力を補助することで、ゲート信号の電位変動を抑制す
るようにしたことを特徴とするトランジスタの誤動作、
破壊防止回路。 - 【請求項２】前記補助トランジスタのオン抵抗値は、駆
動用インバータの出力抵抗値よりも小となるように設定
したことを特徴とする請求項１記載のトランジスタの誤
動作、破壊防止回路。 - 【請求項３】前記パワーＭＯＳトランジスタの制御信号
に、パワーＭＯＳトランジスタをオン／オフさせるタイ
ミングとしてディレイｔ１、ｔ２を設定するとともに、
前記制御信号をインバータ、ＲＳラッチにも供給し、Ｒ
Ｓラッチの出力を補助トランジスタの制御信号とするこ
とにより、前記パワーＭＯＳトランジスタのオン／オフ
の切り替えポイントを含む区間内において補助トランジ
スタをオン状態に保持してインバータの駆動能力を補助
するように構成したことを特徴とする請求項１記載のト
ランジスタの誤動作、破壊防止回路。 - 【請求項４】前記パワーＭＯＳトランジスタのゲート信
号の電位変動を抑制し、パワーＭＯＳトランジスタの同
時オンによる電源、グランド間に発生する貫通電流を防
止するように構成したことを特徴とする請求項１記載の
トランジスタの誤動作、破壊防止回路。 - 【請求項５】前記パワーＭＯＳトランジスタのオン／オ
フ時の立ち上がり／立ち下がりの急峻さを緩和するため
に駆動用インバーターの出力抵抗を大きくし、電流駆動
能力を下げ、静電容量をゆっくり充放電させ、ゲート信
号がゆっくりと変化するように構成したことを特徴とす
る請求項１記載のトランジスタの誤動作、破壊防止回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09980299A JP3324555B2 (ja) | 1999-04-07 | 1999-04-07 | トランジスタの誤動作、破壊防止回路 |
| US09/536,154 US6388855B1 (en) | 1999-04-07 | 2000-03-28 | Transistor protecting circuit with enhancing circuit for H bridge circuit |
| DE10017481A DE10017481A1 (de) | 1999-04-07 | 2000-04-07 | Transistor-Schutzschaltung mit einer Verstärkungsschaltung für eine H-Brückenschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09980299A JP3324555B2 (ja) | 1999-04-07 | 1999-04-07 | トランジスタの誤動作、破壊防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000295085A true JP2000295085A (ja) | 2000-10-20 |
| JP3324555B2 JP3324555B2 (ja) | 2002-09-17 |
Family
ID=14257021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09980299A Expired - Fee Related JP3324555B2 (ja) | 1999-04-07 | 1999-04-07 | トランジスタの誤動作、破壊防止回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6388855B1 (ja) |
| JP (1) | JP3324555B2 (ja) |
| DE (1) | DE10017481A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092272A (ja) * | 2006-10-02 | 2008-04-17 | New Japan Radio Co Ltd | 増幅回路 |
| JP2010104150A (ja) * | 2008-10-23 | 2010-05-06 | Mitsumi Electric Co Ltd | インダクタ駆動回路 |
| JP2014187578A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 回路装置及び電子機器 |
| JP2020138351A (ja) * | 2019-02-27 | 2020-09-03 | セイコーエプソン株式会社 | 駆動回路および液体吐出装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6280757B1 (en) * | 1997-05-22 | 2001-08-28 | The Procter & Gamble Company | Cleansing articles for skin or hair |
| JP3813045B2 (ja) * | 2000-02-29 | 2006-08-23 | ローム株式会社 | Ｈブリッジドライバ |
| US6879199B2 (en) * | 2002-02-15 | 2005-04-12 | Valere Power, Inc. | PWM control signal generation method and apparatus |
| CN100428620C (zh) * | 2006-10-13 | 2008-10-22 | 清华大学 | 一种车辆电动助力转向系统控制器 |
| CN103326676B (zh) * | 2012-03-20 | 2016-12-14 | 上海东软载波微电子有限公司 | 功率放大器 |
| JP6269797B2 (ja) * | 2016-12-09 | 2018-01-31 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191620A (ja) | 1987-10-02 | 1989-04-11 | Hitachi Ltd | Ｈブリツジ保護回路 |
| JPH0258372A (ja) | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体回路装置 |
| JP2623934B2 (ja) * | 1989-07-26 | 1997-06-25 | 日本電気株式会社 | 電流検出回路 |
| JP2677045B2 (ja) | 1991-05-02 | 1997-11-17 | 日本電気株式会社 | 貫通電流防止回路 |
| US5440162A (en) | 1994-07-26 | 1995-08-08 | Rockwell International Corporation | ESD protection for submicron CMOS circuits |
| US5631527A (en) | 1994-09-06 | 1997-05-20 | Sgs-Thomson Microelectronics, Inc. | Voice coil motor feedback control circuit |
| JP2000113995A (ja) * | 1998-02-25 | 2000-04-21 | Mitsubishi Electric Corp | 放電ランプ用点灯制御装置及び該装置に用いられるｈブリッジ回路 |
-
1999
- 1999-04-07 JP JP09980299A patent/JP3324555B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-28 US US09/536,154 patent/US6388855B1/en not_active Expired - Fee Related
- 2000-04-07 DE DE10017481A patent/DE10017481A1/de not_active Ceased
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092272A (ja) * | 2006-10-02 | 2008-04-17 | New Japan Radio Co Ltd | 増幅回路 |
| JP2010104150A (ja) * | 2008-10-23 | 2010-05-06 | Mitsumi Electric Co Ltd | インダクタ駆動回路 |
| JP2014187578A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 回路装置及び電子機器 |
| JP2020138351A (ja) * | 2019-02-27 | 2020-09-03 | セイコーエプソン株式会社 | 駆動回路および液体吐出装置 |
| JP7293718B2 (ja) | 2019-02-27 | 2023-06-20 | セイコーエプソン株式会社 | 駆動回路および液体吐出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10017481A1 (de) | 2000-10-19 |
| JP3324555B2 (ja) | 2002-09-17 |
| US6388855B1 (en) | 2002-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2655096B2 (ja) | 出力バッファ回路 | |
| US4779013A (en) | Slew-rate limited output driver having reduced switching noise | |
| KR950009087B1 (ko) | 반도체 집적회로의 출력회로 | |
| US4740717A (en) | Switching device with dynamic hysteresis | |
| US7843711B2 (en) | Switching transistor driver circuit controlling power supply to the load | |
| US20110080678A1 (en) | Esd protection circuit for a switching power converter | |
| EP0455002A2 (en) | A data output stage of the buffer type, having reduced noise to ground, for logic circuits of the CMOS type | |
| JP2000295085A (ja) | トランジスタの誤動作、破壊防止回路 | |
| US20140125385A1 (en) | Level shifter capable of pulse filtering and bridge driver using the same | |
| US20110006828A1 (en) | Differential type level shifter | |
| JP5003588B2 (ja) | 半導体回路 | |
| EP0055073B1 (en) | Improvements in or relating to electronic clock generators | |
| US20050151583A1 (en) | Low pass filter de-glitch circuit | |
| US4468576A (en) | Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics | |
| JP3570596B2 (ja) | 出力バッファ回路 | |
| JP2000307397A (ja) | ハイサイドスイッチ回路 | |
| JP2000013194A (ja) | シュミット・トリガ回路 | |
| JP2005218068A (ja) | 半導体スイッチング回路 | |
| JP3184356B2 (ja) | 半導体集積回路における出力バッファ回路 | |
| JP3271269B2 (ja) | 出力駆動回路 | |
| JP2565297B2 (ja) | ３ステート・スルーレート出力回路 | |
| KR940005871Y1 (ko) | 슬루 레이트 조절 출력버퍼 | |
| JPH07273625A (ja) | リンギング防止回路 | |
| JPS61108223A (ja) | 出力バツフア回路 | |
| JPH043512A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |