JP2014187578A - 回路装置及び電子機器 - Google Patents

Abstract

【課題】ブリッジ回路のバイアス回路の故障等に起因する異常状態の発生を抑制できる回路装置及び電子機器等の提供。
【解決手段】回路装置は、高電位側電源ＶＢＢのノードと第１のノードＮ１との間に設けられる第１のトランジスターＱ１と、第１のノードＮ１と低電位側電源ＶＳＳのノードとの間に設けられる第２のトランジスターＱ２とを有するブリッジ回路１０と、第１、第２のトランジスターＱ１、Ｑ２の第１、第２のゲートＮＧ１、ＮＧ２に対して、各々、第１、第２の駆動信号ＤＧ１、ＤＧ２を出力するプリドライバー回路２０と、第１の駆動信号ＤＧ１のローレベルを設定する電源電圧として、バイアス電圧ＶＨを供給するバイアス回路４０と、第１のトランジスターＱ１のゲート・ソース間に対して高電圧が印加される異常状態を検出して、第１のトランジスターＱ１のゲート・ソース間の電圧を、高電圧よりも低い電圧に設定する異常状態検出回路６０を含む。
【選択図】 図６

Description

本発明は、回路装置及び電子機器等に関する。

直流モーターを駆動するモータードライバーとして、チョッピング電流を制御することによりモーターの回転数を制御する手法が知られている。この手法では、Ｈブリッジ回路に流れる電流をセンス抵抗により電流／電圧変換し、その電圧を基準電圧と比較することでチョッピング電流を検出する。そして、その検出結果を制御回路にフィードバックし、ブリッジ回路の駆動信号をＰＷＭ制御することでモーターを一定の速度で回転させる。このようなモータードライバーの従来技術としては特許文献１、２に開示される技術が知られている。

このモータードライバーのＨブリッジ回路は、駆動用の第１〜第４のトランジスター（スイッチ素子）を有し、第１、第４のトランジスターと第２、第３のトランジスターとは、モーターに対して電気的に対角に接続される。そしてチャージ期間では、第１、第４のトランジスターがオンになる。これによりモーターの正極側（＋）端子が高電位の電圧に設定され、負極側（−）端子が低電位の電圧に設定される。一方、ディケイ期間では、第２、第３のトランジスターがオンになる。これによりモーターの正極側端子が低電位の電圧に設定され、負極側端子が高電位の電圧に設定される。このようにして直流モーターに駆動電流を流してその駆動制御を行う。

特開２００３−１８９６８３号公報 特開２００８−０４２９７５号公報

このようなモータードライバーでは、Ｈブリッジ回路の各トランジスターに対して駆動信号を出力するプリドライバー回路が設けられる。この場合に、Ｈブリッジ回路のトランジスターのゲート・ソース間に適正な電圧を印加するために、駆動信号のローレベルやハイレベルを設定する電源電圧として、バイアス電圧を供給するバイアス回路を設けることが望ましい。

しかしながら、このバイアス供給回路等に故障が発生すると、Ｈブリッジ回路のトランジスターのゲート電位が異常電位となり、ゲート破壊等が発生し、過電流が流れるおそれがある。このような過電流が流れると、モーターの破壊等が生じる可能性がある。

本発明の幾つかの態様によれば、ブリッジ回路のバイアス回路の故障等に起因する異常状態の発生を抑制できる回路装置及び電子機器等を提供できる。

本発明の一態様は、高電位側電源のノードと第１のノードとの間に設けられる第１のトランジスターと、前記第１のノードと低電位側電源のノードとの間に設けられる第２のトランジスターとを有するブリッジ回路と、前記第１のトランジスターの第１のゲートノード、前記第２のトランジスターの第２のゲートノードに対して、各々、第１の駆動信号、第２の駆動信号を出力するプリドライバー回路と、前記第１の駆動信号のローレベルを設定する電源電圧として、バイアス電圧を供給するバイアス回路と、前記第１のトランジスターのゲート・ソース間に対して高電圧が印加される異常状態を検出し、前記異常状態が検出された場合に、前記第１のトランジスターのゲート・ソース間の電圧を、前記高電圧よりも低い電圧に設定する異常状態検出回路とを含む回路装置に関係する。

本発明の一態様では、プリドライバー回路が出力する第１の駆動信号のローレベルを設定する電源電圧として、バイアス電圧がバイアス回路により供給される。そしてブリッジ回路の第１のトランジスターのゲート・ソース間に対して高電圧が印加される異常状態が検出されると、第１のトランジスターのゲート・ソース間の電圧が、当該高電圧よりも低い電圧に設定される。このようにすれば、バイアス回路の故障等が生じた場合にも、第１のトランジスターのゲート・ソース間に対して高電圧が印加される異常状態の発生を効果的に抑制できるようになる。

また本発明の一態様では、前記異常状態検出回路は、前記高電位側電源のノードと前記第１のトランジスターの前記第１のゲートノードとの間に設けられ、前記異常状態が検出された場合にオンになるスイッチ回路を含んでもよい。

このようにすれば、異常状態が検出された場合にスイッチ回路がオンになることで、第１のトランジスターの第１のゲートノードが高電位側電源の電圧レベルに設定されるようになり、第１のトランジスターのゲート・ソース間の電圧を、異常状態時の高電圧よりも低い電圧に設定できるようになる。

また本発明の一態様では、前記異常状態検出回路は、前記バイアス電圧が所定電圧よりも低くなったか否かを検出し、前記バイアス電圧が前記所定電圧よりも低くなった場合に、前記スイッチ回路をオンにする制御信号を出力する電圧検出回路を含んでもよい。

このようにすれば、バイアス回路の故障等に起因してバイアス電圧が所定電圧よりも低くなった場合に、これを異常状態として検出し、スイッチ回路をオンにして、第１のトランジスターのゲート・ソース間の電圧を低い電圧に設定できるようになる。

また本発明の一態様では、前記スイッチ回路は、前記高電位側電源のノードと前記第１のトランジスターの前記第１のゲートノードとの間に設けられるスイッチ用Ｐ型トランジスターにより構成され、前記電圧検出回路は、前記バイアス電圧と前記所定電圧を比較する比較回路と、セット信号がセット端子に入力され、前記比較回路からの比較結果信号がリセット端子に入力され、前記セット信号がアクティブになった場合に、ハイレベルの前記制御信号を前記スイッチ用Ｐ型トランジスターに出力し、前記比較結果信号がアクティブになった場合に、ローレベルの前記制御信号を前記スイッチ用Ｐ型トランジスターに出力するＳＲラッチ回路を含んでもよい。

このようにすれば、通常状態では、ＳＲラッチ回路は、セット信号によるセット状態を維持することで、ハイレベルの制御信号をスイッチ用Ｐ型トランジスターに出力して、スイッチ用Ｐ型トランジスターをオフにできる。一方、異常状態が検出されて比較結果信号がアクティブになると、ＳＲラッチ回路がリセット状態になる。そしてＳＲラッチ回路が、ローレベルの制御信号をスイッチ用Ｐ型トランジスターに出力することで、スイッチ用Ｐ型トランジスターがオンになり、第１のトランジスターのゲート・ソース間の電圧を低い電圧に設定できるようになる。この場合にＳＲラッチ回路のリセット状態が維持されることで、第１のトランジスターのゲート・ソース間電圧を、継続して確実に低電圧に設定することが可能になる。

また本発明の一態様は、前記プリドライバー回路は、前記高電位側電源ノードと前記バイアス電圧の供給ノードとの間に直列に設けられるプリドライバ用Ｐ型トランジスター及びプリドライバ用Ｎ型トランジスターを含み、前記バイアス回路は、前記プリドライバ用Ｎ型トランジスターのソースノードに対して前記バイアス電圧を供給してもよい。

このようにすれば、プリドライバ用Ｎ型トランジスターがオンになると、バイアス回路からのバイアス電圧が、第１の駆動信号のローレベルの電圧として、第１のトランジスターに第１のゲートノードに供給されるようになり、第１のトランジスターのゲート・ソース間の電圧を適正な電圧に設定できるようになる。

また本発明の一態様では、前記異常状態検出回路は、前記高電位側電源ノードと前記プリドライバ用Ｎ型トランジスタのソースノードとの間に設けられ、前記異常状態が検出された場合にオンになるプリドライバー保護用スイッチ回路を含んでもよい。

このようにすれば、異常状態が検出された場合にプリドライバー保護用スイッチがオンになることで、プリドライバー回路のトランジスターの破壊等を抑制できるようになる。

また本発明の一態様は、高電位側電源のノードと第１のノードとの間に設けられる第１のトランジスターと、前記第１のノードと低電位側電源のノードとの間に設けられる第２のトランジスターとを有するブリッジ回路と、前記第１のトランジスターの第１のゲートノード、前記第２のトランジスターの第２のゲートノードに対して、各々、第１の駆動信号、第２の駆動信号を出力するプリドライバー回路と、前記第２の駆動信号のハイレベルを設定する電源電圧として、バイアス電圧を供給するバイアス回路と、前記第２のトランジスターのゲート・ソース間に対して高電圧が印加される異常状態を検出し、前記異常状態が検出された場合に、前記第２のトランジスターのゲート・ソース間の電圧を、前記高電圧よりも低い電圧に設定する異常状態検出回路とを含む回路装置に関係する。

本発明の一態様では、プリドライバー回路が出力する第２の駆動信号のハイレベルを設定する電源電圧として、バイアス電圧がバイアス回路により供給される。そしてブリッジ回路の第２のトランジスターのゲート・ソース間に対して高電圧が印加される異常状態が検出されると、第２のトランジスターのゲート・ソース間の電圧が、当該高電圧よりも低い電圧に設定される。このようにすれば、バイアス回路の故障等が生じた場合にも、第２のトランジスターのゲート・ソース間に対して高電圧が印加される異常状態の発生を効果的に抑制できるようになる。

また本発明の一態様では、前記異常状態検出回路は、前記第２のトランジスターの前記第２のゲートノードと前記低電位側電源のノードとの間に設けられ、前記異常状態が検出された場合にオンになるスイッチ回路を含んでもよい。

このようにすれば、異常状態が検出された場合にスイッチ回路がオンになることで、第２のトランジスターの第２のゲートノードが低電位側電源の電圧レベルに設定されるようになり、第１のトランジスターのゲート・ソース間の電圧を、異常状態時の高電圧よりも低い電圧に設定できるようになる。

また本発明の一態様では、前記異常状態検出回路は、前記バイアス電圧が所定電圧よりも高くなったか否かを検出し、前記バイアス電圧が前記所定電圧よりも高くなった場合に、前記スイッチ回路をオンにする制御信号を出力する電圧検出回路を含んでもよい。

このようにすれば、バイアス回路の故障等に起因してバイアス電圧が所定電圧よりも高くなった場合に、これを異常状態として検出し、スイッチ回路をオンにして、第２のトランジスターのゲート・ソース間の電圧を低い電圧に設定できるようになる。

また本発明の一態様では、前記スイッチ回路は、前記第２のトランジスターの前記第２のゲートノードと前記低電位側電源のノードとの間に設けられるスイッチ用Ｎ型トランジスターにより構成され、前記電圧検出回路は、前記バイアス電圧と前記所定電圧を比較する比較回路と、リセット信号がリセット端子に入力され、前記比較回路からの比較結果信号がセット端子に入力され、前記リセット信号がアクティブになった場合に、ローレベルの前記制御信号を前記スイッチ用Ｎ型トランジスターに出力し、前記比較結果信号がアクティブになった場合に、ハイレベルの前記制御信号を前記スイッチ用Ｎ型トランジスターに出力するＳＲラッチ回路を含んでもよい。

このようにすれば、通常状態では、ＳＲラッチ回路は、リセット信号によるリセット状態を維持することで、ローレベルの制御信号をスイッチ用Ｎ型トランジスターに出力して、スイッチ用Ｎ型トランジスターをオフにできる。一方、異常状態が検出されて比較結果信号がアクティブになると、ＳＲラッチ回路がセット状態になる。そしてＳＲラッチ回路が、ハイレベルの制御信号をスイッチ用Ｎ型トランジスターに出力することで、スイッチ用Ｎ型トランジスターがオンになり、第２のトランジスターのゲート・ソース間の電圧を低い電圧に設定できるようになる。この場合にＳＲラッチ回路のセット状態が維持されることで、第２のトランジスターのゲート・ソース間電圧を、継続して確実に低電圧に設定することが可能になる。

また本発明の一態様では、前記プリドライバー回路は、前記バイアス電圧の供給ノードと前記低電位側電源ノードとの間に直列に設けられるプリドライバ用Ｐ型トランジスター及びプリドライバ用Ｎ型トランジスターを含み、前記バイアス回路は、前記プリドライバ用Ｐ型トランジスターのソースノードに対して前記バイアス電圧を供給してもよい。

このようにすれば、プリドライバ用Ｐ型トランジスターがオンになると、バイアス回路からのバイアス電圧が、第２の駆動信号のハイレベルの電圧として第２のトランジスターに第２のゲートノードに供給されるようになり、第２のトランジスターのゲート・ソース間の電圧を適正な電圧に設定できるようになる。

また本発明の一態様では、前記異常状態検出回路は、前記プリドライバ用Ｐ型トランジスタのソースノードと前記低電位側電源ノードとの間に設けられ、前記異常状態が検出された場合にオンになるプリドライバー保護用スイッチ回路を含んでもよい。

このようにすれば、異常状態が検出された場合にプリドライバー保護用スイッチがオンになることで、プリドライバー回路のトランジスターの破壊等を抑制できるようになる。

また本発明の一態様では、前記第１のトランジスター及び前記第２のトランジスターは、高耐圧トランジスターであり、前記プリドライバー回路、前記バイアス回路及び前記異常状態検出回路を構成するトランジスターは、低耐圧トランジスターであってもよい。

このように高耐圧トランジスターを第１、第２のトランジスターに限定して、その他の回路を低耐圧トランジスターで構成すれば、回路装置の小規模化等を図れるようになる。

また本発明の一態様では、前記第１のトランジスター及び前記第２のトランジスターは、ＤＭＯＳ構造のトランジスターであってもよい。

このようなＤＭＯＳ構造を用いれば、第１、第２のトランジスターの耐圧を、より高い耐圧にすることが可能になる。

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

図１（Ａ）、図１（Ｂ）はブリッジ回路の動作説明図。 センス抵抗を用いたチョッピング動作の制御手法の説明図。 センス抵抗を用いたチョッピング動作の制御手法の説明図。 バイアス回路の故障等に起因するハイサイド側の異常状態の発生についての説明図。 バイアス回路の故障等に起因するローサイド側の異常状態の発生についての説明図。 本実施形態の回路装置の構成例。 本実施形態の回路装置のハイサイド側の詳細な構成例。 プリドライバー回路の保護用スイッチ回路を設ける構成例。 ハイサイド側のスイッチ回路、電圧検出回路の詳細な構成例。 本実施形態の回路装置のローサイド側の詳細な構成例。 プリドライバー回路の保護用スイッチ回路を設ける構成例。 ローサイド側のスイッチ回路、電圧検出回路の詳細な構成例。 ＤＭＯＳ構造の回路装置の第１の例。 ＤＭＯＳ構造の回路装置の第２の例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．ブリッジ回路
まず図１（Ａ）、図１（Ｂ）を用いてブリッジ回路１０の基本的な動作について説明する。ブリッジ回路１０はモーター１００の駆動用のトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４を有する。これらのトランジスターＱ１〜Ｑ４のゲートノードＮＧ１〜ＮＧ４は、プリドライバーＰＲ１〜ＰＲ４からの駆動信号ＤＧ１〜ＤＧ４により駆動される。

そしてチャージ期間では、図１（Ａ）に示すように、トランジスターＱ１、Ｑ４がオンになる。これにより、高電位側の電源ＶＢＢからトランジスターＱ１、モーター１００（モーターコイル）、トランジスターＱ４を介して低電位側の電源ＶＳＳ（ＧＮＤ）に、チャージ電流ＩＣが流れる。一方、ディケイ期間では、図１（Ｂ）に示すように、トランジスターＱ２、Ｑ３がオンになり、電源ＶＳＳからトランジスターＱ２、モーター１００、トランジスターＱ３を介して電源ＶＢＢに、ディケイ電流ＩＤが流れる。これらのチャージ電流ＩＣ、ディケイ電流ＩＤは、いずれもモーター１００の正極側端子から負極側端子へと流れることになる。

そして図２に示すように、トランジスターＱ２、Ｑ４のソースが接続されるノードＮ３と電源ＶＳＳのノードとの間にはセンス抵抗ＲＳが設けられており、比較回路（コンパレーター）ＣＰが、ノードＮ３の電圧ＶＳと基準電圧ＶＲとを比較する。そして図３に示すように、ブリッジ回路１０に流れるチョッピング電流ＩＣＰを一定に保つチョッピング動作の制御を行う。具体的にはチョッピング電流ＩＣＰが一定になるようにＰＷＭ信号のパルス幅を制御し、そのＰＷＭ信号に基づいて、トランジスターＱ１〜Ｑ４のオン・オフの制御信号が生成される。

例えば図３のタイミングｔ０でモーター１００の駆動が開始されると、図１（Ａ）に示すチャージ期間となり、トランジスターＱ１、Ｑ４がオンになり、トランジスターＱ２、Ｑ３がオフになる。これにより、電源ＶＢＢからトランジスターＱ１、モータ−１００、トランジスターＱ４を介して電源ＶＳＳへと、駆動電流（チャージ電流ＩＣ）が流れる。そしてタイミングｔ１で、モーター１００の駆動電流がチョッピング電流ＩＣＰに達すると、ディケイ期間ＴＤ１に切り替わる。具体的には、駆動電流が大きくなり、ノードＮ３の電圧ＶＳが基準電圧ＶＲを越えると、比較回路ＣＰの出力がローレベルからハイレベルになり、タイミングｔ１でディケイ期間ＴＤ１に切り替わる。このタイミングｔ１でのモーター１００の駆動電流がチョッピング電流ＩＣＰであり、電圧ＶＳの検出によりチョッピング電流ＩＣＰが検出されたことになる。

ディケイ期間ＴＤ１に切り替わると、図１（Ｂ）に示すように、トランジスターＱ２、Ｑ３がオンになり、トランジスターＱ１、Ｑ４がオフになる。これにより、電源ＶＳＳからトランジスターＱ２、モーター１００、トランジスターＱ３を介して電源ＶＢＢへと、駆動電流（ディケイ電流ＩＤ）が流れる。このディケイ期間ＴＤ１では、図３に示すようにモーター１００の駆動電流は時間経過とともに減少して行く。

そして回路装置（制御回路）は、例えばタイマー（カウンター回路）等を用いて、ディケイ期間ＴＤ１の開始から所定時間が経過したことを検出し、ディケイ期間ＴＤ１からチャージ期間ＴＣ１に切り替える。チャージ期間ＴＣ１では、モーター１００の駆動電流が増加し、チョッピング電流ＩＣＰに達すると、再びディケイ期間ＴＤ２に切り替わる。以降、これを繰り返すことで、駆動電流のピーク電流であるチョッピング電流ＩＣＰが一定になるような制御が行われて、モーター１００の回転速度が一定に保たれる。

図４にモータードライバーの回路装置のハイサイド側の詳細な構成例を示す。図４では、プリドライバー回路２０が、ブリッジ回路１０のトランジスターＱ１に対して駆動信号ＤＧ１を出力している。

この場合に、高電位側電源ＶＢＢは例えば４２Ｖというような高い電源電圧となっている。このためトランジスターＱ１として、後述するＤＭＯＳ構造のトランジスター等の高耐圧トランジスターが用いられる。そして、このような高耐圧のトランジスターＱ１では、そのドレイン・ソース間に高電圧が印加されてもデバイス破壊は生じにくいが、そのゲート・ソース間に高電圧が印加されるとゲート破壊等のデバイス破壊が生じるおそれがある。

このため図４では、駆動信号ＤＧ１のローレベルを設定する電源電圧としてバイアス電圧ＶＬを供給するバイアス回路４０が設けられている。具体的には、バイアス回路４０は、プリドライバー回路２０のＮ型トランジスターＴ１２のソースに接続される供給ノードＮＬに対して、バイアス電圧ＶＬを供給する。このバイアス電圧ＶＬは例えば３７Ｖ程度の電圧となっている。

このようなバイアス回路４０を設ければ、プリドライバー回路２０の入力信号ＩＮ１がハイレベルとなり、Ｎ型のトランジスターＴ１２がオンになった場合に、駆動信号ＤＧ１のローレベルは、バイアス電圧ＶＬ＝３７Ｖの電圧レベルに設定される。従って、トランジスターＱ１のゲート・ソース間には、ＶＢＢ−ＶＬ＝４２Ｖ−３７Ｖ＝５Ｖの電圧が印加されるようになるため、トランジスターＱ１を適正にオン・オフ制御できるようになる。

しかしながら図４において、バイアス回路４０等に故障が発生し、例えば供給ノードＮＬのＶＳＳ（ＧＮＤ）への短絡等が発生すると、トランジスターＴ１２がオンしたときに、トランジスターＱ１のゲートノードＮＧ１の電圧レベルがＶＳＳ＝０Ｖ程度になってしまう。この結果、トランジスターＱ１のゲート・ソース間に例えば４２Ｖ程度の高電圧が印加される異常状態が発生して、トランジスターＱ１のゲート破壊等が生じてしまう。

図５にモータードライバーの回路装置のローサイド側の詳細な構成例を示す。図５では、プリドライバー回路２０が、ブリッジ回路１０のトランジスターＱ２に対して駆動信号ＤＧ２を出力している。そしてバイアス回路４０は、駆動信号ＤＧ２のハイレベルを設定する電源電圧としてバイアス電圧ＶＨを供給している。具体的には、バイアス回路４０は、プリドライバー回路２０のＰ型トランジスターＴ２１のソースに接続される供給ノードＮＨに対して、バイアス電圧ＶＨを供給する。このバイアス電圧ＶＨは例えば５Ｖ程度の電圧となっている。このため、プリドライバー回路２０の入力信号ＩＮ２がローレベルとなり、Ｐ型のトランジスターＴ２１がオンになった場合に、駆動信号ＤＧ２のハイレベルは、バイアス電圧ＶＨ＝５Ｖの電圧レベルに設定されるようになる。従って、トランジスターＱ２のゲート・ソース間には、ＶＨ−ＶＳＳ＝５Ｖ−０Ｖ＝５Ｖの電圧が印加されるようになり、トランジスターＱ２を適正にオン・オフ制御できるようになる。

しかしながら図５において、バイアス回路４０のＰ型トランジスターＴＢ２等に故障が発生して、供給ノードＮＨの電圧が電源ＶＢＢの電圧レベルになる事態が生じると、トランジスターＴ２１がオンしたときに、トランジスターＱ２のゲートノードＮＧ２の電圧レベルがＶＢＢ＝４２Ｖ程度になってしまう。この結果、トランジスターＱ２のゲート・ソース間に例えば４２Ｖ程度の高電圧が印加される異常状態が発生して、トランジスターＱ２のゲート破壊等が生じてしまう。

２．回路装置の構成
以上のような異常状態の発生の問題を解決する本実施形態の回路装置の構成例を図６に示す。この回路装置（モータードライバー）は、ブリッジ回路１０と、プリドライバー回路２０と、制御回路３０と、バイアス回路４０と、異常状態検出回路６０、７０、８０、９０を含む。

なお、本実施形態の回路装置の構成は図６に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばチョッピング制御を行う場合には図２で説明したセンス抵抗ＲＳや比較回路ＣＰを設けることができる。この場合にセンス抵抗ＲＳは例えば回路装置の外付け部品として設けることができ、比較回路ＣＰや基準電圧ＶＲを生成する回路等は回路装置の内蔵回路として設けることができる。

また図６は、ブリッジ回路１０がＨブリッジ型である場合の例であるが、本実施形態はこれに限定されず、ハーフブリッジ型であってもよい。また図６では、ハイサイド側の異常状態検出回路６０、８０とローサイド側の異常状態検出回路７０、９０の両方を設けているが、ハイサイド側及びローサイド側のうちの一方側の異常状態検出回路だけを設けるようにしてもよい。また例えばブリッジ回路１０がハーフブリッジ型であり、トランジスターＱ１、Ｑ２だけを有する場合には、異常状態検出回路８０、９０については不要となる。

また、以下では、モーター１００を駆動する場合を例にとり説明するが、本実施形態の回路装置の駆動対象はモーター１００には限定されず、インダクター（コイル）を有する様々な素子、デバイスを駆動対象とすることができる。

ブリッジ回路１０は、第１〜第４のトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４を含む。第１のトランジスターＱ１は、高電位側の電源ＶＢＢのノードと第１のノードＮ１との間に設けられるＰ型のトランジスターである。第２のトランジスターＱ２は、第１のノードＮ１と低電位側の電源ＶＳＳのノードとの間に設けられるＮ型のトランジスターである。第３のトランジスターＱ３は、電源ＶＢＢのノードと第２のノードＮ２との間に設けられるＰ型のトランジスターである。第４のトランジスターＱ４は、第２のノードＮ２と電源ＶＳＳのノードとの間に設けられるＮ型のトランジスターである。第１のノードＮ１は、モーター１００（広義にはインダクター）の正極側端子（広義には第１の端子）に接続されるノードであり、第２のノードＮ２は、モーター１００の負極側端子（広義には第２の端子）に接続されるノードである。

プリドライバー回路２０は、ブリッジ回路１０を駆動する回路である。具体的にはプリドライバー回路２０は、ブリッジ回路１０の第１のトランジスターＱ１の第１のゲートノードＮＧ１、第２のトランジスターＱ２の第２のゲートノードＮＧ２に対して、各々、第１の駆動信号ＤＧ１、第２の駆動信号ＤＧ２を出力する。またプリドライバー回路２０は、ブリッジ回路１０の第３のトランジスターＱ３の第３のゲートノードＮＧ３、第４のトランジスターＱ４の第４のゲートノードＮＧ４に対して、各々、第３の駆動信号ＤＧ３、第４の駆動信号ＤＧ４を出力する。

制御回路３０は、種々の制御処理を行う回路である。例えば制御回路３０は、プリドライバー回路２０に対してオン・オフの制御信号を出力して、トランジスターＱ１〜Ｑ４のオン・オフ制御を行う。例えば図２のようなチョッピング制御を行う場合には、制御回路３０は、比較回路ＣＰからの比較結果信号やタイマーからの信号を受けて、ブリッジ回路１０に流れるチョッピング電流ＩＣＰが一定になるようにＰＷＭ信号のパルス幅を制御し、そのＰＷＭ信号に基づいて、トランジスターＱ１〜Ｑ４のオン・オフの制御信号を生成し、プリドライバー回路２０に出力する。プリドライバー回路２０は、これらの制御信号を受けて、駆動信号ＤＧ１〜ＤＧ４をトランジスターＱ１〜Ｑ４に対して出力する。

バイアス回路４０はバイアス電圧ＶＬ、ＶＨを生成して、プリドライバー回路２０に供給する。具体的にはバイアス回路４０は、トランジスターＱ１、Ｑ２の駆動信号ＤＧ１、ＤＧ２のローレベルを設定する電源電圧として、バイアス電圧ＶＬを生成して、プリドライバー回路２０に供給する。またバイアス回路４０は、トランジスターＱ３、Ｑ４の駆動信号ＤＧ３、ＤＧ４のハイレベルを設定する電源電圧として、バイアス電圧ＶＨを生成して、プリドライバー回路２０に供給する。

異常状態検出回路６０（異常状態防止回路、故障防止回路）は、ブリッジ回路１０のトランジスターＱ１のゲート・ソース間に対して高電圧が印加される異常状態（故障状態）を検出する。具体的には異常状態検出回路６０は、トランジスターＱ１のゲート・ソース間の耐圧以上の高電圧が印加されたか否かを検出する。例えば異常状態検出回路６０は、バイアス回路４０のバイアス電圧ＶＬを監視することで異常状態を検出する。具体的にはバイアス電圧ＶＬ（例えば３７Ｖ）が所定電圧（例えば３６Ｖ）よりも低くなったかを監視することで、異常状態を検出する。

そして異常状態検出回路６０は、当該異常状態が検出された場合に、トランジスターＱ１のゲート・ソース間の電圧を、異常状態時の高電圧（例えば４２Ｖ）よりも低い電圧（例えば０Ｖ）に設定する。

例えば異常状態検出回路６０は、高電位側の電源ＶＢＢのノードとトランジスターＱ１のゲートノードＮＧ１との間に設けられる。そして異常状態が検出された場合に、ゲートノードＮＧ１の電圧レベルを、例えば電源ＶＢＢの電圧レベルに設定する。こうすることで、トランジスターＱ１のゲート・ソース間の電圧が０Ｖに設定されるため、異常状態の発生時にトランジスターＱ１のゲート破壊等が生じるのを効果的に抑制できる。

異常状態検出回路７０は、ブリッジ回路１０のトランジスターＱ２のゲート・ソース間に対して高電圧が印加される異常状態を検出する。具体的には異常状態検出回路７０は、トランジスターＱ２のゲート・ソース間の耐圧以上の高電圧が印加されたか否かを検出する。例えば異常状態検出回路７０は、バイアス回路４０のバイアス電圧ＶＨを監視することで異常状態を検出する。具体的には、バイアス電圧ＶＨ（例えば５Ｖ）が所定電圧（例えば６Ｖ）よりも高くなったかを監視することで、異常状態を検出する。

そして異常状態検出回路７０は、当該異常状態が検出された場合に、トランジスターＱ２のゲート・ソース間の電圧を、異常状態時の高電圧（例えば４２Ｖ）よりも低い電圧（例えば０Ｖ）に設定する。

例えば異常状態検出回路７０は、トランジスターＱ２のゲートノードＮＧ２と低電位側の電源ＶＳＳのノードとの間に設けられる。そして異常状態が検出された場合に、ゲートノードＮＧ２の電圧レベルを、例えば電源ＶＳＳの電圧レベルに設定する。こうすることで、トランジスターＱ２のゲート・ソース間の電圧が０Ｖに設定されるため、異常状態の発生時に、トランジスターＱ２のゲート破壊等が生じるのを効果的に抑制できる。

ブリッジ回路１０のトランジスターＱ３、Ｑ４に対応して設けられる異常状態検出回路８０、９０の構成・動作も、異常状態検出回路６０、７０の構成・動作と同様である。

例えば異常状態検出回路８０は、トランジスターＱ３のゲート・ソース間に対して高電圧が印加される異常状態を検出し、異常状態が検出された場合に、トランジスターＱ３のゲート・ソース間の電圧を、高電圧よりも低い電圧に設定する。例えば異常状態検出回路８０は、電源ＶＢＢのノードとゲートノードＮＧ３との間に設けられる。そして、バイアス電圧ＶＬを監視し、バイアス電圧ＶＬが所定電圧よりも低くなった場合に、異常状態を検出し、例えばトランジスターＱ３のゲートノードＮＧ３の電圧レベルを、電源ＶＢＢの電圧レベルに設定する。

また異常状態検出回路９０は、トランジスターＱ４のゲート・ソース間に対して高電圧が印加される異常状態を検出し、異常状態が検出された場合に、トランジスターＱ４のゲート・ソース間の電圧を、高電圧よりも低い電圧に設定する。例えば異常状態検出回路９０は、ゲートノードＮＧ３と電源ＶＳＳのノードとの間に設けられる。そして、バイアス電圧ＶＨを監視し、バイアス電圧ＶＨが所定電圧よりも高くなった場合に、異常状態を検出し、例えばトランジスターＱ４のゲートノードＮＧ４の電圧レベルを、電源ＶＳＳの電圧レベルに設定する。

以上のように本実施形態では、ブリッジ回路１０のトランジスターＱ１〜Ｑ４のゲート・ソース間に高電圧が印加される異常状態を検出する異常状態検出回路６０、７０、８０、９０が設けられ、異常状態が検出されるとトランジスターＱ１〜Ｑ４のゲート・ソース間の電圧が低電圧に設定される。このようにすれば、図４、図５で説明したような異常状態の発生の問題を解消できるようになる。即ち、バイアス回路４０等に故障が発生することで、バイアス電圧ＶＬ、ＶＨが所望電圧とは異なった異常な電圧となり、トランジスターＱ１〜Ｑ４のゲート・ソース間に高電圧が印加される異常状態が発生した場合にも、異常状態検出回路６０、７０、８０、９０により、この異常状態が検出されるようになる。そして、トランジスターＱ１〜Ｑ４のゲート・ソース間が低電圧に設定されることで、トランジスターＱ１〜Ｑ４のゲート破壊等を抑制できるようになり、異常状態の発生に対して適正に対処することが可能になる。例えばトランジスターＱ１〜Ｑ４のゲート破壊が生じると、モーター１００に過電流が流れて、モータ−１００の焼き付き等による破壊が生じるおそれがあるが、本実施形態の回路装置によればこのような事態の発生を抑制できる。

例えば本実施形態の比較例の手法として、過電流検出回路を設けて、トランジスターＱ１〜Ｑ４のゲート破壊等に起因する過電流を検出して、駆動制御をオフにする手法も考えられる。

しかしながら、この比較例の手法は、トランジスターＱ１〜Ｑ４等のデバイス破壊後の過電流を検出する手法であるため、デバイス破壊を検知した後でないと、駆動制御をオフにできないことになる。従って、モーター１００を駆動するトランジスターＱ１〜Ｑ４等のデバイス破壊については抑止できないという課題がある。また、過電流の検出が遅れると、モーター１００の焼き付き等の事態が生じるおそれがある。

この点、本実施形態の手法によれば、異常状態の発生が検出されると、トランジスターＱ１〜Ｑ４のゲート・ソース間の電圧が低電圧に設定されるため、トランジスターＱ１〜Ｑ４のデバイス破壊についても抑制できるようになる。また、モーター１００に過電流が流れる前に、異常状態の発生を検出して駆動制御をオフにできるため、モーター１００の破壊等も効果的に抑制できるようになる。

３．詳細な構成
次に本実施形態の回路装置の詳細な構成例について説明する。図７はハイサイド側の異常状態検出回路６０やバイアス回路４０の詳細な構成例を示す図である。なお、図６に示すハイサイド側の異常状態検出回路８０（スイッチ回路、電圧検出回路）の構成も、異常状態検出回路６０と同様となるため、その詳細な説明は省略する。

ハイサイド側のバイアス回路４０は、トランジスターＴＢ１、抵抗Ｒ１、Ｒ２、演算増幅器ＯＰ１を含む。Ｐ型のトランジスターＴＢ１と抵抗Ｒ１、Ｒ２は、高電位側の電源ＶＢＢのノードと低電位側の電源ＶＳＳ（ＧＮＤ）のノードとの間に直列に設けられる。そして、抵抗Ｒ１、Ｒ２の抵抗分割のノードＮＦ１の電圧が、演算増幅器ＯＰ１の反転入力端子（第２の端子）に入力される。演算増幅器ＯＰ１の非反転入力端子（第１の端子）には、基準電圧ＶＲ１が入力される。演算増幅器ＯＰ１の出力信号ＱＰ１は、トランジスターＴＢ１のゲートに入力される。

このようなレギュレーターの回路構成とすることで、バイアス回路４０は、下式（１）に示すような定電圧のバイアス電圧ＶＬを供給できるようになる。

ＶＬ＝｛（Ｒ１＋Ｒ２）／Ｒ２｝×ＶＲ１ （１）
例えばプリドライバー回路２０（第１のプリドライバー）は、プリドライバ用のＰ型のトランジスターＴ１１及びＮ型のトランジスターＴ１２を有する。これらのトランジスターＴ１１、Ｔ１２は、高電位側の電源ＶＢＢのノードとバイアス電圧ＶＬの供給ノードＮＬとの間に直列に設けられる。具体的には、トランジスターＴ１１、Ｔ１２のドレインは、トランジスターＱ１のゲートノードＮＧ１に接続され、トランジスターＴ１１、Ｔ１２のゲートには、例えば図６の制御回路３０からの入力信号ＩＮ１が入力される。入力信号ＩＮ１は、トランジスターＱ１のオン・オフの制御信号である。

そしてバイアス回路４０は、プリドライバ用のＮ型のトランジスターＴ１２のソースに接続される供給ノードＮＬに対して、バイアス電圧ＶＬを出力する。こうすることで、プリドライバー回路２０の駆動信号ＤＧ１のローレベルを設定する電源電圧（低電位側電源電圧）として、バイアス電圧ＶＬが供給されるようになる。

異常状態検出回路６０は、スイッチ回路ＳＷ１と電圧検出回路６２を含む。スイッチ回路ＳＷ１は、高電位側の電源ＶＢＢのノードとトランジスターＱ１のゲートノードＮＧ１との間に設けられる。そしてスイッチ回路ＳＷ１は異常状態が検出された場合にオンになる。即ち、スイッチ回路ＳＷ１は、通常状態ではオフとなっており、異常状態が検出されるとオフからオンになる。そしてスイッチ回路ＳＷ１がオンになると、ゲートノードＮＧ１の電圧レベルは、電源ＶＢＢの電圧レベルに設定されることになる。

電圧検出回路６２は、バイアス電圧ＶＬ（例えば３７Ｖ）が所定電圧（例えば３６Ｖ）よりも低くなったか否かを検出する。そしてバイアス電圧ＶＬが所定電圧よりも低くなった場合に、電圧検出回路６２は、スイッチ回路ＳＷ１をオンにする制御信号ＳＣ１を出力する。即ち、制御信号ＳＣ１をアクティブにして、スイッチ回路ＳＷ１をオンにする。これにより、ゲートノードＮＧ１の電圧レベルが電源ＶＢＢの電圧レベルに設定される。

こうすることで、トランジスターＱ１のゲート及びソースが共に電源ＶＢＢの電圧レベルに設定されるため、トランジスターＱ１のゲート・ソース間の電圧が低電圧（０Ｖ）に設定されるようになる。従って、例えば図４で説明したような電源ＶＳＳとの短絡などの異常状態が発生した場合にも、トランジスターＱ１のゲート・ソース間に高電圧が印加されてトランジスターＱ１のゲート破壊が発生するのを効果的に抑制できるようになる。従って、トランジスターＱ１のデバイス破壊が抑制され、モーター１００に過電流等が流れて破壊されるなどの事態も抑制できる。

なお、図８に示すようなプリドライバー保護用のスイッチ回路ＳＷＰ１を更に設けるようにしてもよい。即ち図８では、異常状態検出回路６０は、電源ＶＢＢのノードとプリドライバ用のＮ型のトランジスタＴ１２のソースノード（ＮＬ）との間に設けられ、異常状態が検出された場合にオンになるプリドライバー保護用のスイッチ回路ＳＷＰ１を含む。例えばスイッチ回路ＳＷＰ１には、電圧検出回路６２からの制御信号ＳＣ１が入力される。そして、例えばバイアス電圧ＶＬが所定電圧よりも低くなる異常状態が検出されて、制御信号ＳＣ１がアクティブになると、プリドライバー保護用のスイッチ回路ＳＷＰ１がオンになる。こうすることで、プリドライバー回路２０のトランジスターＴ１２のソースノード（ＮＬ）が電源ＶＢＢの電圧レベルに設定されるようになるため、トランジスターＴ１２（プリドライバー回路）の破壊についても抑制できるようになる。

図９は、ハイサイド側のスイッチ回路ＳＷ１、電圧検出回路６２の詳細な構成例を示す図である。

図９に示すように、スイッチ回路ＳＷ１は、電源ＶＢＢのノードとトランジスターＱ１のゲートノードＮＧ１との間に設けられるスイッチ用のＰ型のトランジスターＴＳ１により構成される。トランジスターＴＳ１のゲートには、電圧検出回路６２からの制御信号ＳＣ１が入力され、トランジスターＴＳ１は、制御信号ＳＣ１によりオン・オフ制御される。なお図８で説明したプリドライバー保護用のスイッチ回路ＳＷＰ１も、スイッチ回路ＳＷ１を構成するトランジスターＴＳ１と同様のＰ型トランジスターにより構成できる。

電圧検出回路６２は、比較回路ＣＰ１とＳＲラッチ回路６４を含む。比較回路ＣＰ１は、バイアス電圧ＶＬ（例えば３７Ｖ）と所定電圧ＶＢ１（例えば３６Ｖ）を比較する。この比較回路ＣＰ１は例えばコンパレーターにより構成できる。

ＳＲラッチ回路６４は、セット信号ＳＥＴがセット端子に入力され、比較回路ＣＰ１からの比較結果信号ＣＱ１がリセット端子に入力される。そして、ＳＲラッチ回路６４は、セット信号ＳＥＴがアクティブになった場合に、ハイレベルの制御信号ＳＣ１をトランジスターＴＳ１に出力する。一方、ＳＲラッチ回路６４は、比較回路ＣＰ１からの比較結果信号ＣＱ１がアクティブになった場合に、ローレベルの制御信号ＳＣ１をトランジスターＴＳ１に出力する。

例えば通常状態では、セット信号ＳＥＴがアクティブになることで、ＳＲラッチ回路６４がセット状態になり、ＳＲラッチ回路６４はハイレベルの制御信号ＳＣ１を出力する。トランジスターＴＳ１はＰ型のトランジスターであるため、制御信号ＳＣ１がハイレベルの場合には、トランジスターＴＳ１はオフになる。

一方、バイアス電圧ＶＬが所定電圧ＶＢ１よりも低くなり、ＶＳＳ（ＧＮＤ）への短絡等の異常状態の発生が検出されると、比較回路ＣＰ１の出力信号ＣＱ１がアクティブになる。これにより、ＳＲラッチ回路６４がリセット状態になり、ＳＲラッチ回路６４はローレベルの制御信号ＳＣ１を出力する。この結果、Ｐ型のトランジスターＴＳ１がオンになり、ゲートノードＮＧ１は電源ＶＢＢの電圧レベルに設定される。従って、異常状態が検出された場合に、トランジスターＱ１のゲート・ソース間電圧を低電圧に設定して、トランジスターＱ１のデバイス破壊を抑制できるようになる。

ＳＲラッチ回路６４は、一旦、セット状態やリセット状態に設定されると、その状態を保持する。従って、例えば通常状態でセット信号ＳＥＴがアクティブになりＳＲラッチ回路６４がセット状態になると、そのセット状態は保持されるため、トランジスターＴＳ１のオフ状態も維持されるようになる。

一方、異常状態が検出されて、ＳＲラッチ回路６４がリセット状態になると、そのリセット状態は保持されるため、トランジスターＴＳ１のオン状態も維持されるようになる。従って、トランジスターＱ１のゲート・ソース間電圧を、継続して確実に低電圧に設定することが可能になり、信頼性等を向上できる。

図１０はローサイド側の異常状態検出回路７０やバイアス回路４０の詳細な構成例を示す図である。なお、図６に示すローサイド側の異常状態検出回路９０（スイッチ回路、電圧検出回路）の構成も、異常状態検出回路７０と同様となるため、その詳細な説明は省略する。

ローサイド側のバイアス回路４０は、トランジスターＴＢ２、抵抗Ｒ３、Ｒ４、演算増幅器ＯＰ２を含む。Ｐ型のトランジスターＴＢ２と抵抗Ｒ３、Ｒ４は、電源ＶＢＢのノードと電源ＶＳＳのノードとの間に直列に設けられる。そして、抵抗Ｒ３、Ｒ４の抵抗分割のノードＮＦ２の電圧が、演算増幅器ＯＰ２の反転入力端子に入力される。演算増幅器ＯＰ１の非反転入力端子には、基準電圧ＶＲ２が入力される。演算増幅器ＯＰ２の出力信号ＱＰ２は、トランジスターＴＢ２のゲートに入力される。

このようなレギュレーターの回路構成とすることで、バイアス回路４０は、下式（２）に示すような定電圧のバイアス電圧ＶＨを供給できるようになる。

ＶＨ＝｛（Ｒ３＋Ｒ４）／Ｒ４｝×ＶＲ２ （２）
例えばプリドライバー回路２０（第２のプリドライバー）は、プリドライバ用のＰ型のトランジスターＴ２１及びＮ型のトランジスターＴ２２を有する。これらのトランジスターＴ２１、Ｔ２２は、バイアス電圧ＶＨの供給ノードＮＨと電源ＶＳＳのノードとの間に直列に設けられる。具体的には、トランジスターＴ２１、Ｔ２２のドレインは、トランジスターＱ２のゲートノードＮＧ２に接続され、トランジスターＴ２１、Ｔ２２のゲートには、例えば図６の制御回路３０からの入力信号ＩＮ２が入力される。入力信号ＩＮ２は、トランジスターＱ２のオン・オフの制御信号である。

そしてバイアス回路４０は、プリドライバ用のＰ型のトランジスターＴ２1のソースに接続される供給ノードＮＨに対して、バイアス電圧ＶＨを出力する。こうすることで、プリドライバー回路２０の駆動信号ＤＧ２のハイレベルを設定する電源電圧（高電位側電源電圧）として、バイアス電圧ＶＨが供給されるようになる。

異常状態検出回路７０は、スイッチ回路ＳＷ２と電圧検出回路７２を含む。スイッチ回路ＳＷ２は、トランジスターＱ２のゲートノードＮＧ２と低電位側の電源ＶＳＳのノードとの間に設けられる。そしてスイッチ回路ＳＷ２は異常状態が検出された場合にオンになる。即ち、スイッチ回路ＳＷ２は、通常状態ではオフとなっており、異常状態が検出されるとオフからオンになる。そしてスイッチ回路ＳＷ２がオンになると、ゲートノードＮＧ２の電圧レベルは、電源ＶＳＳの電圧レベルに設定されることになる。

電圧検出回路７２は、バイアス電圧ＶＨ（例えば５Ｖ）が所定電圧（例えば６Ｖ）よりも高くなったか否かを検出する。そしてバイアス電圧ＶＨが所定電圧よりも高くなった場合に、電圧検出回路７２は、スイッチ回路ＳＷ２をオンにする制御信号ＳＣ２を出力する。即ち、制御信号ＳＣ２をアクティブにして、スイッチ回路ＳＷ２をオンにする。これにより、ゲートノードＮＧ２の電圧レベルが電源ＶＳＳの電圧レベルに設定される。

こうすることで、トランジスターＱ２のゲート及びソースが共に電源ＶＳＳの電圧レベルに設定されるため、トランジスターＱ２のゲート・ソース間の電圧が低電圧（０Ｖ）に設定されるようになる。従って、例えば図５で説明したようなＰ型トランジスターＴＢ２の故障等の異常状態が発生した場合にも、トランジスターＱ２のゲート・ソース間に高電圧が印加されてトランジスターＱ２のゲート破壊が発生するのを効果的に抑制できるようになる。従って、トランジスターＱ２のデバイス破壊が抑制され、モーター１００に過電流等が流れて破壊されるなどの事態も抑制できる。

なお、図１１に示すようなプリドライバー保護用のスイッチ回路ＳＷＰ２を更に設けるようにしてもよい。即ち図１１では、異常状態検出回路７０は、プリドライバ用のＰ型のトランジスタＴ２１のソースノード（ＮＨ）と電源ＶＳＳのノードとの間に設けられ、異常状態が検出された場合にオンになるプリドライバー保護用のスイッチ回路ＳＷＰ２を含む。例えばスイッチ回路ＳＷＰ２には、電圧検出回路７２からの制御信号ＳＣ２が入力される。そして、例えばバイアス電圧ＶＨが所定電圧よりも高くなる異常状態が検出されて、制御信号ＳＣ２がアクティブになると、プリドライバー保護用のスイッチ回路ＳＷＰ２がオンになる。こうすることで、プリドライバー回路２０のトランジスターＴ２１のソースノード（ＮＨ）が電源ＶＳＳの電圧レベルに設定されるようになるため、トランジスターＴ２１（プリドライバー回路）の破壊についても抑制できるようになる。

図１２は、ローサイド側のスイッチ回路ＳＷ２、電圧検出回路７２の詳細な構成例を示す図である。

図１２に示すように、スイッチ回路ＳＷ２は、トランジスターＱ２のゲートノードＮＧ２と電源ＶＳＳのノードとの間に設けられるスイッチ用のＮ型のトランジスターＴＳ２により構成される。トランジスターＴＳ２のゲートには、電圧検出回路７２からの制御信号ＳＣ２が入力され、トランジスターＴＳ２は、制御信号ＳＣ２によりオン・オフ制御される。なお図１１で説明したプリドライバー保護用のスイッチ回路ＳＷＰ２も、スイッチ回路ＳＷ２を構成するトランジスターＴＳ２と同様のＮ型トランジスターにより構成できる。

電圧検出回路７２は、比較回路ＣＰ２とＳＲラッチ回路７４を含む。比較回路ＣＰ２は、バイアス電圧ＶＨ（例えば５Ｖ）と所定電圧ＶＢ２（例えば６Ｖ）を比較する。この比較回路ＣＰ２は例えばコンパレーターにより実現できる。

ＳＲラッチ回路７４は、リセット信号ＲＳＥＴがリセット端子に入力され、比較回路ＣＰ２からの比較結果信号ＣＱ２がセット端子に入力される。そしてＳＲラッチ回路７４は、リセット信号ＲＥＳＥＴがアクティブになった場合に、ローレベルの制御信号ＳＣ２をトランジスターＴＳ２に出力する。一方、ＳＲラッチ回路７４は、比較回路ＣＰ２からの比較結果信号ＣＱ２がアクティブになった場合に、ハイレベルの制御信号ＳＣ２をトランジスターＴＳ２に出力する。

例えば通常状態では、リセット信号ＲＥＳＥＴがアクティブになることで、ＳＲラッチ回路７４がリセット状態になり、ＳＲラッチ回路７４はローレベルの制御信号ＳＣ２を出力する。トランジスターＴＳ２はＮ型のトランジスターであるため、制御信号ＳＣ２がローレベルの場合には、トランジスターＴＳ２はオフになる。

一方、バイアス電圧ＶＨが所定電圧ＶＢ２よりも高くなり、異常状態の発生が検出されると、比較回路ＣＰ２の出力信号ＣＱ２がアクティブになる。これにより、ＳＲラッチ回路７４がセット状態になり、ＳＲラッチ回路７４はハイレベルの制御信号ＳＣ２を出力する。この結果、Ｎ型のトランジスターＴＳ２がオンになり、ゲートノードＮＧ２は電源ＶＳＳの電圧レベルに設定される。従って、異常状態が検出された場合に、トランジスターＱ２のゲート・ソース間電圧を低電圧に設定して、トランジスターＱ２のデバイス破壊を抑制できるようになる。

ＳＲラッチ回路７４は、一旦、セット状態やリセット状態に設定されると、その状態を保持する。従って、例えば通常状態でリセット信号ＲＥＳＥＴがアクティブになりＳＲラッチ回路７４がリセット状態になると、そのリセット状態は保持されるため、トランジスターＴＳ２のオフ状態も維持されるようになる。

一方、異常状態が検出されて、ＳＲラッチ回路７４がセット状態になると、そのセット状態は保持されるため、トランジスターＴＳ２のオン状態も維持されるようになる。従って、トランジスターＱ２のゲート・ソース間電圧を、継続して確実に低電圧に設定することが可能になり、信頼性等の向上を図れる。

６．ＤＭＯＳ構造
本実施形態では、ブリッジ回路１０を構成するトランジスターとしてＤＭＯＳ（Double-diffused Metal Oxide Semiconductor）構造のトランジスターを用いている。このＤＭＯＳ構造のトランジスターの詳細例について説明する。

図１３は、ＤＭＯＳ構造のトランジスターを用いた回路装置の第１の例であり、回路装置である半導体装置の断面図である。なお以下では説明の簡素化のためにＤＭＯＳ構造のＮ型のトランジスターを例にとり説明を行う。

図１３において、基板には、第１の回路が配置される第１の領域４１０と、第２の回路が配置される第２の領域４２０と、第１の領域４１０の一方の端部に設けられる境界領域４３１と、第１の領域４１０と第２の領域４２０との間に設けられる境界領域４３２と、が設けられる。第１の回路は、ＤＭＯＳ構造のトランジスターで構成されるブリッジ回路１０である。第２の回路は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスターで構成される回路であり、例えばプリドライバー回路２０や制御回路３０やバイアス回路４０や故障検出回路６０、７０、８０、９０や比較回路ＣＰや基準電圧生成回路などである。

第１の領域４１０には、ＤＭＯＳ構造のＮ型トランジスター（以下、Ｎ型ＤＭＯＳと呼ぶ）が形成される。具体的には、シリコン基板であるＰ型基板４４１の上にＮ型埋め込み層４５１（NBL: N+ Buried Layer）が形成され、Ｎ型埋め込み層４５１の上にはＮ型ＤＭＯＳのディープＮ型ウェル４６１が形成される。ディープＮ型ウェル４６１のソース側にはＰ型ボディ４７１（Ｐ型不純物層）が形成され、Ｐ型ボディ４７１の上にＰ型層５３１（Ｐ型不純物層）とＮ型層５２２（Ｎ型不純物層）が形成される。このＮ型層５２２は、Ｎ型ＤＭＯＳのソース領域に対応する。ディープＮ型ウェル４６１のドレイン側には、Ｎ型ＤＭＯＳのドレイン領域に対応するＮ型層５２３が形成される。ディープＮ型ウェル４６１の上には、Ｎ型層５２３に接して絶縁層５５１（例えばＬＯＣＯＳ）が形成され、Ｐ型ボディ４７１とディープＮ型ウェル４６１と絶縁層５５１の上にゲート層５４１（例えばポリシリコン層）が形成される。

境界領域４３１には、Ｎ型埋め込み層４５１に電位を供給するためのＮ型プラグ４８１（Ｎ型不純物層）が設けられる。具体的には、Ｎ型埋め込み層４５１の上にＮ型プラグ４８１が形成され、そのＮ型プラグ４８１の両側にＰ型層４９１、４９２が形成され、Ｎ型プラグ４８１の上にＮ型層５２１が形成される。そして、Ｎ型層５２１に与えられた電位が、Ｎ型プラグ４８１を介してＮ型埋め込み層４５１に供給される。Ｎ型層５２１には、Ｎ型ＤＭＯＳのドレイン電圧（Ｎ型層５２３）と同一の電圧が供給される。

境界領域４３２の第１の領域４１０側には、Ｎ型埋め込み層４５１に電位を供給するためのＮ型プラグ４８２が設けられる。Ｎ型プラグ４８２の構成はＮ型プラグ４８１と同様である。また境界領域４３２の第２の領域４２０側には、Ｐ型基板４４１に電位を供給するためのＰ型埋め込み層５０１（PBL: P+ Buried Layer）が設けられる。具体的には、Ｐ型基板４４１の上にＰ型埋め込み層５０１が形成され、Ｐ型埋め込み層５０１の上にＰ型ウェル５１１が形成され、Ｐ型ウェル５１１の上にＰ型層５３２が形成される。そして、Ｐ型層５３２に与えられた電位が、Ｐ型ウェル５１１とＰ型埋め込み層５０１を介してＰ型基板４４１に供給される。Ｐ型層５３２には低電位側電源電圧が供給される。

第２の領域４２０には、ＣＭＯＳ構造のＮ型トランジスター（以下、ＮＭＯＳと呼ぶ）とＰ型トランジスター（以下、ＰＭＯＳと呼ぶ）が形成される。具体的には、Ｐ型基板４４１の上にはＮＭＯＳのＰ型ウェル５１１（例えば中耐圧Ｐ型ウェル（MV PWELL））が形成され、Ｐ型ウェル５１１の上にＮＭＯＳのＮ型ソース領域としてＮ型層５２５が形成され、ＮＭＯＳのＮ型ドレイン領域としてＮ型層５２６が形成される。Ｎ型層５２５とＮ型層５２６の間のＰ型ウェル５１１の上にはゲート層５４２が形成される。Ｐ型ウェル５１１の上には、更に、Ｐ型ウェル５１１に電位を供給するためのＰ型層５３３が形成される。Ｐ型層５３３には低電位側電源電圧が供給される。

またＰ型基板４４１の上にはＰＭＯＳのＮ型ウェル５１２（例えば中耐圧Ｎ型ウェル（MV NWELL））が形成され、Ｎ型ウェル５１２の上にＰＭＯＳのＰ型ソース領域としてＰ型層５３５が形成され、ＰＭＯＳのドレイン領域としてＰ型層５３４が形成される。Ｐ型層５３４とＰ型層５３５の間のＮ型ウェル５１２の上にはゲート層５４３が形成される。Ｎ型ウェル５１２の上には、更に、Ｎ型ウェル５１２に電位を供給するためのＮ型層５２７が形成される。Ｎ型層５２７には、例えば高電位側電源電圧が供給される。

さて、ＤＭＯＳトランジスターで構成されるブリッジ回路１０がチョッピング電流によりモーターを駆動する際、ＤＭＯＳトランジスターのドレイン（Ｎ型層５２３）には大電流が流れる。その大電流は、チョッピング動作によりオン／オフする（或は流れる向きが反転する）ため、ドレインの電圧は大きく変動することになる。このドレインのＮ型層５２３はディープＮ型ウェル４６１を介してＮ型埋め込み層４５１に接続されており、Ｎ型埋め込み層４５１とＰ型基板４４１との間にはＰＮ接合による寄生容量ＣＰが発生している。そのため、ドレインの電圧変動は、寄生容量ＣＰを介してＰ型基板４４１に伝わり、Ｐ型基板４４１を介して第２の領域４２０まで伝わる。第２の領域４２０では、Ｐ型基板４４１がＣＭＯＳトランジスターのＰ型ウェル５１１やＮ型ウェル５１２に接しているため、Ｐ型基板４４１の電圧変動が、ＣＭＯＳトランジスターで構成される回路に影響を与えてしまう。

例えば図２では、比較回路ＣＰがセンス抵抗ＲＳの一端側の電圧ＶＳを基準電圧ＶＲと比較することにより、ブリッジ回路１０に流れるチョッピング電流を一定に保つ。このとき、比較回路ＣＰや、基準電圧ＶＲを生成する回路が、Ｐ型基板４４１の電圧変動による影響を受けると、基準電圧ＶＲが変動したり、比較回路ＣＰの比較精度が低下するため、チョッピング電流にバラツキが生じる可能性がある。

また、ディケイ期間では電源ＶＳＳから電源ＶＢＢに向かって回生電流が流れる。そのため、センス抵抗ＲＳの電圧降下によりトランジスターＱ３のドレイン電圧がＶＳＳ（ＧＮＤ）の電圧よりも低くなる。そうすると、図１３のＤＭＯＳ構造において、ドレインにつながるＮ型埋め込み層４５１がＶＳＳの電圧よりも低くなり、Ｐ型基板４４１との間で順方向電圧を生じるため、流れ込む電流によりＰ型基板４４１の電圧が揺らされてしまう。このように、寄生容量ＣＰを介する以外にもＰ型基板４４１を揺らす要因がある。

図１４は、ＤＭＯＳ構造のトランジスターを用いた回路装置の第２の例である。図１４の第２の例は、図１３の第１の例の問題点を解消するものである。

基板には、第１の回路が配置される第１の領域４１０と、第２の回路が配置される第２の領域４２０と、第１の領域４１０の一方の端部に設けられる境界領域４３１と、第１の領域４１０と第２の領域４２０との間に設けられる境界領域４３２と、第２の領域４２０の一方の端部に設けられる境界領域４３３と、が設けられる。なお、第１の領域４１０及び境界領域４３１の構成は図１３と同様であるため、説明を省略する。

第２の領域４２０には、ＣＭＯＳトランジスターをＰ型基板４４１から隔離するためのＮ型埋め込み層４５２が形成される。具体的には、Ｐ型基板４４１の上にＮ型埋め込み層４５２が形成され、そのＮ型埋め込み層４５２の上にＰ型層５０２が形成される。そして、そのＰ型層５０２の上にＮＭＯＳトランジスター及びＰＭＯＳトランジスターが形成される。これらのトランジスターの構成は図１３と同様である。なお、Ｐ型層５０２はＰ型埋め込み層であってもよい。例えば、Ｐ型層５０２のうちＮ型ウェル５１２の下の部分にはＰ型埋め込み層が形成され、Ｐ型層５０２のうちＰ型ウェル５１１の下の部分には埋め込み層でないＰ型層が形成されてもよい。或は、Ｎ型ウェル５１２の下の部分にのみＰ型層５０２が設けられ、Ｐ型ウェル５１１がＮ型埋め込み層４５２に接していてもよい。

境界領域４３２の第１の領域４１０側には、図１３と同様にＮ型プラグ４８２が設けられる。境界領域４３２の第２の領域４２０側には、Ｎ型埋め込み層４５２に電位を供給するためのＮ型プラグ４８３が設けられる。具体的には、Ｎ型埋め込み層４５１の上にＮ型プラグ４８３が形成され、そのＮ型プラグ４８３の両側にＰ型層４９５、４９６が形成され、Ｎ型プラグ４８３の上にＮ型層５２８が形成される。そして、Ｎ型層５２８に与えられた電位が、Ｎ型プラグ４８３を介してＮ型埋め込み層４５２に供給される。Ｎ型層５２８には高電位側電源電圧が供給される。

また境界領域４３２には、Ｎ型プラグ４８２とＮ型プラグ４８３の間に、Ｐ型基板４４１に電位を供給するためのＰ型埋め込み層５０１が設けられる。Ｐ型埋め込み層５０１の構成は図１３と同様であり、Ｐ型層５３２に与えられた低電位側電源電圧が、Ｐ型ウェル５１０とＰ型埋め込み層５０１を介してＰ型基板４４１に供給される。

境界領域４３３には、Ｎ型埋め込み層４５２に電位を供給するためのＮ型プラグ４８４が設けられる。Ｎ型プラグ４８４の構成は境界領域４３２のＮ型プラグ４８３と同様であり、Ｎ型層５２９に与えられた高電位側電源電圧が、Ｎ型プラグ４８４を介してＮ型埋め込み層４５２に供給される。

図１４の構成にすれば、第１のＮ型埋め込み層４５１と分離された第２のＮ型埋め込み層４５２により、ＣＭＯＳ構造のトランジスターにより構成される第２の回路をＰ型基板４４１から隔離することができる。

例えば図１３で説明したように、ＤＭＯＳ構造のトランジスターがスイッチング動作を行うと、そのドレインの電位の揺れが第１のＮ型埋め込み層４５１から寄生容量ＣＰ等を介してＰ型基板４４１に伝わる。

この点、図１４の構成によれば、第２の回路がＰ型基板４４１から隔離されているため、Ｐ型基板４４１の電位が揺れた場合であっても、第２の回路がその影響を受けにくく、誤差の少ない動作が可能となる。

ここで埋め込み層とは、基板表層の不純物層（例えば図１４のＰ型ボディ４７１やディープＮ型ウェル４６１）よりも下層に形成される不純物層である。具体的には、シリコン基板に対してＮ型不純物又はＰ型不純物を導入し、その上にエピタキシャル層（シリコン単結晶の層）を成長させることにより、エピタキシャル層の下に埋め込み層を形成する。

また図１４では、第２の回路の領域（第２の領域４２０）は、第２のＮ型埋め込み層４５２の電位を設定するＮ型プラグ領域（平面視においてＮ型プラグ４８３、４８４が設けられる領域）により囲まれている。

このようにすれば、第２のＮ型埋め込み層４５２とそれを囲むＮ型プラグ領域によりバスタブ型のＮ型領域を形成でき、そのＮ型領域により第２の回路の領域をＰ型基板４４１から隔離できる。またＰ型基板の電位の揺れが第２のＮ型埋め込み層４５２に伝わったとしてもＮ型プラグから電位が設定されているため、第２の回路領域を確実に隔離できる。また第２のＮ型埋め込み層４５２をＰ型基板４４１よりも高い電位（例えば電源電圧）に設定できるため、逆電圧のＰＮ接合により隔離できるという利点がある。

７．電子機器
図１５に、本実施形態の回路装置２００（モータードライバー）が適用された電子機器の構成例を示す。電子機器は、処理部３００、記憶部３１０、操作部３２０、入出力部３３０、回路装置２００、これらの各部を接続するバス３４０、モーター２８０を含む。以下ではモーター駆動によりヘッドや紙送りを制御するプリンターを例にとり説明するが、本実施形態はこれに限定されず、種々の電子機器に適用可能である。

入出力部３３０は例えばＵＳＢコネクターや無線ＬＡＮ等のインターフェースで構成され、画像データや文書データが入力される。入力されたデータは、例えばＤＲＡＭ等の内部記憶装置である記憶部３１０に記憶される。操作部３２０により印刷指示を受け付けると、処理部３００は、記憶部３１０に記憶されたデータの印刷動作を開始する。処理部３００は、データの印刷レイアウトに合わせて回路装置２００（モータードライバー）に指示を送り、回路装置２００は、その指示に基づいてモーター２８０を回転させ、ヘッドの移動や紙送りを行う。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、電子機器の構成・動作や異常状態の検出手法やスイッチの制御手法やモーターの駆動手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

Ｑ１〜Ｑ４ 第１〜第４のトランジスター、
ＰＲ１〜ＰＲ４ 第１〜第４のプリドライバー、ＯＰ１、ＯＰ２ 演算増幅器、
ＣＰ、ＣＰ１、ＣＰ２ 比較回路、Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗、
ＴＢ１、ＴＢ２ Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、ＴＳ１、ＴＳ２ トランジスター、
ＳＷ１〜ＳＷ４、ＳＷＰ１、ＳＷＰ２ スイッチ回路、
ＤＧ１〜ＤＧ４ 第１〜第４の駆動信号、ＮＧ１〜ＮＧ４ 第１〜第４のゲートノード、
１０ ブリッジ回路、２０ プリドライバー回路、３０ 制御回路、
４０ バイアス回路、６０ 異常状態検出回路、６２ 電圧検出回路、
６４ ＳＲラッチ回路、７０ 異常状態検出回路、７２ 電圧検出回路、
７４ ＳＲラッチ回路、８０、９０ 異常状態検出回路、１００ モーター、
２００ 回路装置、２８０ モーター、３００ 処理部、
３１０ 記憶部、３２０ 操作部、３３０ 入出力部、
４１０ 第１の領域、４２０ 第２の領域、４３１〜４３３ 境界領域、
４４１ Ｐ型基板、４５１、４５２ Ｎ型埋め込み層、
４６１ ディープＮ型ウェル、４７１ Ｐ型ボディ、
４８１〜４８４ Ｎ型プラグ、４９１〜４９８ Ｐ型層、
５０１ Ｐ型埋め込み層、５０２ Ｐ型層、５１０、５１１ Ｐ型ウェル、
５１２ Ｎ型ウェル、５２１〜５２９ Ｎ型層、５３１〜５３５ Ｐ型層、
５４１〜５４３ ゲート層、５５１ 絶縁層

Claims (15)

1. 高電位側電源のノードと第１のノードとの間に設けられる第１のトランジスターと、前記第１のノードと低電位側電源のノードとの間に設けられる第２のトランジスターとを有するブリッジ回路と、
   前記第１のトランジスターの第１のゲートノード、前記第２のトランジスターの第２のゲートノードに対して、各々、第１の駆動信号、第２の駆動信号を出力するプリドライバー回路と、
   前記第１の駆動信号のローレベルを設定する電源電圧として、バイアス電圧を供給するバイアス回路と、
   前記第１のトランジスターのゲート・ソース間に対して高電圧が印加される異常状態を検出し、前記異常状態が検出された場合に、前記第１のトランジスターのゲート・ソース間の電圧を、前記高電圧よりも低い電圧に設定する異常状態検出回路と、
   を含むことを特徴とする回路装置。
2. 請求項１において、
   前記異常状態検出回路は、
   前記高電位側電源のノードと前記第１のトランジスターの前記第１のゲートノードとの間に設けられ、前記異常状態が検出された場合にオンになるスイッチ回路を含むことを特徴とする回路装置。
3. 請求項２において、
   前記異常状態検出回路は、
   前記バイアス電圧が所定電圧よりも低くなったか否かを検出し、前記バイアス電圧が前記所定電圧よりも低くなった場合に、前記スイッチ回路をオンにする制御信号を出力する電圧検出回路を含むことを特徴とする回路装置。
4. 請求項３において、
   前記スイッチ回路は、
   前記高電位側電源のノードと前記第１のトランジスターの前記第１のゲートノードとの間に設けられるスイッチ用Ｐ型トランジスターにより構成され、
   前記電圧検出回路は、
   前記バイアス電圧と前記所定電圧を比較する比較回路と、
   セット信号がセット端子に入力され、前記比較回路からの比較結果信号がリセット端子に入力され、前記セット信号がアクティブになった場合に、ハイレベルの前記制御信号を前記スイッチ用Ｐ型トランジスターに出力し、前記比較結果信号がアクティブになった場合に、ローレベルの前記制御信号を前記スイッチ用Ｐ型トランジスターに出力するＳＲラッチ回路を含むことを特徴とする回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記プリドライバー回路は、
   前記高電位側電源ノードと前記バイアス電圧の供給ノードとの間に直列に設けられるプリドライバ用Ｐ型トランジスター及びプリドライバ用Ｎ型トランジスターを含み、
   前記バイアス回路は、前記プリドライバ用Ｎ型トランジスターのソースノードに対して前記バイアス電圧を供給することを特徴とする回路装置。
6. 請求項５において、
   前記異常状態検出回路は、
   前記高電位側電源ノードと前記プリドライバ用Ｎ型トランジスタのソースノードとの間に設けられ、前記異常状態が検出された場合にオンになるプリドライバー保護用スイッチ回路を含むことを特徴とする回路装置。
7. 高電位側電源のノードと第１のノードとの間に設けられる第１のトランジスターと、前記第１のノードと低電位側電源のノードとの間に設けられる第２のトランジスターとを有するブリッジ回路と、
   前記第１のトランジスターの第１のゲートノード、前記第２のトランジスターの第２のゲートノードに対して、各々、第１の駆動信号、第２の駆動信号を出力するプリドライバー回路と、
   前記第２の駆動信号のハイレベルを設定する電源電圧として、バイアス電圧を供給するバイアス回路と、
   前記第２のトランジスターのゲート・ソース間に対して高電圧が印加される異常状態を検出し、前記異常状態が検出された場合に、前記第２のトランジスターのゲート・ソース間の電圧を、前記高電圧よりも低い電圧に設定する異常状態検出回路と、
   を含むことを特徴とする回路装置。
8. 請求項７において、
   前記異常状態検出回路は、
   前記第２のトランジスターの前記第２のゲートノードと前記低電位側電源のノードとの間に設けられ、前記異常状態が検出された場合にオンになるスイッチ回路を含むことを特徴とする回路装置。
9. 請求項８において、
   前記異常状態検出回路は、
   前記バイアス電圧が所定電圧よりも高くなったか否かを検出し、前記バイアス電圧が前記所定電圧よりも高くなった場合に、前記スイッチ回路をオンにする制御信号を出力する電圧検出回路を含むことを特徴とする回路装置。
10. 請求項９において、
    前記スイッチ回路は、
    前記第２のトランジスターの前記第２のゲートノードと前記低電位側電源のノードとの間に設けられるスイッチ用Ｎ型トランジスターにより構成され、
    前記電圧検出回路は、
    前記バイアス電圧と前記所定電圧を比較する比較回路と、
    リセット信号がリセット端子に入力され、前記比較回路からの比較結果信号がセット端子に入力され、前記リセット信号がアクティブになった場合に、ローレベルの前記制御信号を前記スイッチ用Ｎ型トランジスターに出力し、前記比較結果信号がアクティブになった場合に、ハイレベルの前記制御信号を前記スイッチ用Ｎ型トランジスターに出力するＳＲラッチ回路を含むことを特徴とする回路装置。
11. 請求項７乃至１０のいずれかにおいて、
    前記プリドライバー回路は、
    前記バイアス電圧の供給ノードと前記低電位側電源ノードとの間に直列に設けられるプリドライバ用Ｐ型トランジスター及びプリドライバ用Ｎ型トランジスターを含み、
    前記バイアス回路は、前記プリドライバ用Ｐ型トランジスターのソースノードに対して前記バイアス電圧を供給することを特徴とする回路装置。
12. 請求項１１において、
    前記異常状態検出回路は、
    前記プリドライバ用Ｐ型トランジスタのソースノードと前記低電位側電源ノードとの間に設けられ、前記異常状態が検出された場合にオンになるプリドライバー保護用スイッチ回路を含むことを特徴とする回路装置。
13. 請求項１乃至１２のいずれかにおいて、
    前記第１のトランジスター及び前記第２のトランジスターは、高耐圧トランジスターであり、
    前記プリドライバー回路、前記バイアス回路及び前記異常状態検出回路を構成するトランジスターは、低耐圧トランジスターであることを特徴とする回路装置。
14. 請求項１３において、
    前記第１のトランジスター及び前記第２のトランジスターは、ＤＭＯＳ構造のトランジスターであることを特徴とする回路装置。
15. 請求項１乃至１４のいずれかに記載の回路装置を含むことを特徴とする電子機器。

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