JP2017118730A - 回路装置及び電子機器 - Google Patents

Abstract

【課題】スイッチングレギュレーターの出力ノードに接続されたインダクターが短絡故障したような場合に、負荷回路の部品が過電圧で破壊されることを防止する回路装置を提供する。【解決手段】この回路装置は、第１の電源ノードと出力ノードとの間に接続されて出力ノードからインダクターの一端に駆動電流を供給する第１のトランジスターのスイッチング動作を制御するスイッチング制御回路と、インダクターの他端と第１の電源ノードよりも低電位の第２の電源ノードとの間に接続され、インダクターの他端と第２の電源ノードとの間の電圧が所定の電圧に到達したときに該電圧をクランプするクランプ回路とを備える。【選択図】図１

Description

本発明は、電源電圧を降圧するスイッチングレギュレーター等において用いられる回路装置に関する。さらに、本発明は、そのような回路装置を用いた電子機器等に関する。

例えば、電源電圧を降圧するスイッチングレギュレーターにおいて、出力回路のトランジスターをオン・オフ制御してインダクターに駆動電流を供給することが行われている。出力回路は、例えば、ハイサイドのトランジスターとローサイドのトランジスターとを有するブリッジ回路で構成される。

スイッチングレギュレーターが半導体集積回路装置（ＩＣ）に内蔵される場合に、インダクターは、外付け部品として配線基板等に実装され、スイッチングレギュレーターの出力ノードに接続される。また、スイッチングレギュレーターから電源供給を受ける負荷回路の部品、例えば、ＳＯＣ（System on Chip）等のＩＣは、インダクターを介してスイッチングレギュレーターの出力ノードに接続される。

そのような回路装置において、インダクターが、初期不良（実装時の不良を含む）や、耐圧不良で過電圧サージ等によって短絡故障した場合に、スイッチングレギュレーターに入力される高電位側の電源電位が、出力ノードからインダクターを介して負荷回路の部品に印加されて、その部品が過電圧で破壊される可能性がある。

関連する技術として、特許文献１の図１には、誘導性負荷が短絡した場合にスイッチング素子を保護するための負荷短絡保護回路が開示されている。この負荷短絡保護回路において、ＮＭＯＳトランジスターＱ２は、モーター１０を接地に対して時間的に断続して接続する。検知回路３０ａは、ＮＭＯＳトランジスターＱ２がモーター１０を接地に対して接続してから所定時間経過後において、ＮＭＯＳトランジスターＱ２のモーター１０への接続点の電位Ｖａを検知する。制御回路２０は、モーター１０が短絡状態にあると判断される範囲に接続点の電位Ｖａがある場合に、モーター１０への電源供給を遮断するようにＮＭＯＳトランジスターＱ２を制御する。

特開２０１０−２８９６１号公報（要約書、図１）

しかしながら、特許文献１の負荷短絡保護回路は、ハイサイドのトランジスターに負荷として接続されているモーター１０に電流が流れることによって上昇した接続点の電位Ｖａに基づいてスイッチング動作を停止するので、スイッチング動作を停止した時点においては、既に負荷に高電圧が印加されてしまっており、負荷として接続されているモーター１０やハイサイドのトランジスターが過電圧で破壊されてしまう可能性がある。

スイッチングレギュレーターを含む製品を製造する場合に、インダクターの短絡故障によって負荷回路の部品やハイサイドのトランジスターが破壊されることは大きな問題となる。従って、実装後の検査を充実させる必要があるが、検査において負荷回路の部品まで破壊されると、修復に大きな手間を要し、コストアップの要因となる。また、製品が出荷検査を通過して市場に出荷された後で不良が顕在化した場合には、不良への対応に、さらに大きな工数やコストが必要となる。

そこで、上記の点に鑑み、本発明の第１の目的は、スイッチングレギュレーターの出力ノードに接続されたインダクターが短絡故障したような場合に、負荷回路の部品が過電圧で破壊されることを防止する回路装置を提供することである。また、本発明の第２の目的は、スイッチングレギュレーターの出力ノードに接続されたインダクターが短絡故障したような場合に、ハイサイドのトランジスターのスイッチング動作を停止させて、ハイサイドのトランジスターや負荷回路の部品の破壊を防止する回路装置を提供することである。さらに、本発明の第３の目的は、そのような回路装置を用いた電子機器等を提供することである。

以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る回路装置は、第１の電源ノードと出力ノードとの間に接続されて出力ノードからインダクターの一端に駆動電流を供給する第１のトランジスターのスイッチング動作を制御するスイッチング制御回路と、インダクターの他端と第１の電源ノードよりも低電位の第２の電源ノードとの間に接続され、インダクターの他端と第２の電源ノードとの間の電圧が所定の電圧に到達したときに該電圧をクランプするクランプ回路とを備える。

本発明の第１の観点によれば、第１の電源ノードからハイサイドのトランジスターを介してインダクターの一端に駆動電流を供給する回路装置において、インダクターの他端と第２の電源ノードとの間の電圧が所定の電圧に到達したときに該電圧をクランプするクランプ回路を設けたので、インダクターが短絡故障したような場合に、インダクターの他端に接続されている負荷回路の部品が過電圧で破壊されることを防止することができる。

ここで、クランプ回路が、インダクターの他端と第２の電源ノードとの間に直列に接続されたツェナーダイオード及び抵抗素子を含み、ツェナーダイオードの降伏電圧が、第１の電源ノードと第２の電源ノードとの間に供給される電源電圧よりも小さくなるようにしても良い。それにより、インダクターの他端と第２の電源ノードとの間の電圧がツェナーダイオードの降伏電圧に到達したときに、クランプ回路が、インダクターの他端と第２の電源ノードとの間の電圧をクランプすることができる。

本発明の第２の観点に係る回路装置は、本発明の第１の観点に係る回路装置において、クランプ回路に流れる電流を検出して検出信号を生成する電流検出回路をさらに備え、スイッチング制御回路が、検出信号に基づいて、第１のトランジスターを非導通状態に維持する。

本発明の第２の観点によれば、インダクターが短絡故障したような場合に、電流検出回路がクランプ回路に流れる電流を検出して検出信号を生成し、スイッチング制御回路がハイサイドのトランジスターのスイッチング動作を停止させるので、ハイサイドのトランジスターや負荷回路の部品の破壊を防止することができる。

その場合に、電流検出回路が、第１のトランジスターが非導通状態から導通状態に遷移してから所定の期間が経過した後に、クランプ回路に流れる電流を検出するようにしても良い。インダクターが短絡故障していなくてもスイッチング直後にはノイズ等で誤検出が起こる可能性があるので、ハイサイドのトランジスターが導通状態に遷移してから所定の期間において検出動作を行わないことにより、誤検出を防止することができる。

本発明の第３の観点に係る回路装置は、本発明の第１の観点に係る回路装置において、クランプ回路が、インダクターの他端と第２の電源ノードとの間の電圧を分圧して得られるフィードバック電圧が基準電圧よりも高いときに検出信号を活性化するコンパレーターと、検出信号が活性化されたときにインダクターの他端から第２の電源ノードに電流を流す第２のトランジスターとを含む構成を有する。

本発明の第３の観点によれば、インダクターが短絡故障したような場合に、インダクターの他端と第２の電源ノードとの間の電圧が所定の電圧に到達してフィードバック電圧が基準電圧よりも高くなると、クランプ回路が、シャントレギュレーターとして動作して、インダクターの他端と第２の電源ノードとの間の電圧をクランプすることができる。

その場合に、スイッチング制御回路が、検出信号に基づいて、第１のトランジスターを非導通状態に維持するようにしても良い。それにより、インダクターが短絡故障したような場合に、クランプ回路がフィードバック電圧の上昇を検出して検出信号を活性化し、スイッチング制御回路がハイサイドのトランジスターのスイッチング動作を停止させるので、ハイサイドのトランジスターや負荷回路の部品の破壊を防止することができる。

本発明の第２又は第３の観点に係る回路装置において、スイッチング制御回路が、検出信号が第２の所定の期間に亘って活性化された場合に、第１のトランジスターを非導通状態に維持するようにしても良い。それにより、ノイズ等の影響を排除して、インダクターの短絡故障等が起こっているか否かを適切に判定することができる。

その場合に、回路装置が、第２の所定の期間を設定するためのデータを格納する格納部をさらに備え、スイッチング制御回路が、格納部に格納されているデータを用いて、検出信号が第２の所定の期間に亘って活性化されたか否かを判定するようにしても良い。第２の所定の期間を設定するためにキャパシターや抵抗素子を用いる場合には、外付け部品が増えてコストの上昇を招いたり、外付け部品の不良（短絡やオープン）が生じたりするおそれがあるが、格納部に格納されているデータを用いる場合には、外付け部品が不要であるので、そのようなおそれがない。

また、第１のトランジスターが導通状態の期間に検出信号が活性化された後、第１のトランジスターが非導通状態に遷移し再び導通状態の期間に検出信号が活性化された場合に、第１のトランジスターを非導通状態に維持するようにしても良い。それにより、ノイズ等の影響を排除して、インダクターの短絡故障等が起こっているか否かを適切に判定することができる。

さらに、本発明の第４の観点に係る電子機器は、上記いずれかの回路装置を備える。それにより、スイッチングレギュレーターの出力ノードに接続されたインダクターが短絡故障したような場合に、インダクターを介して出力ノードに接続されている部品が過電圧で破壊されない電子機器を提供することができる。

本発明の第１の実施形態に係る回路装置の構成例を示す回路図。 図１に示すツェナーダイオードの構造の例を示す断面図。 図２に示すツェナーダイオードのＩ−Ｖ特性を示す図。 図１に示す電流検出回路の構成例を示す回路図。 図１に示すスイッチング制御回路の構成例を示すブロック図。 図１に示す回路装置における各部の波形を示す波形図。 本発明の第２の実施形態に係る回路装置の構成例を示す回路図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。

以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る回路装置の構成例を示す回路図である。この回路装置は、集積回路部１００を含んでいる。図１に示すように、集積回路部１００は、基準電圧生成回路１０と、スイッチング制御回路２０と、パラメーター設定レジスター３０と、プリドライバー４０と、出力回路５０と、クランプ回路６０と、電流検出回路７０とを含み、スイッチングレギュレーターの一部を構成する。

あるいは、図１に示されている構成要素の少なくとも一部が、半導体集積回路装置（ＩＣ）に内蔵されて回路装置を構成しても良い。ＩＣは、例えば、シリコン基板に回路が形成されたＩＣチップで構成され、又は、ＩＣチップをパッケージに収納することによって構成される。その場合に、回路装置の端子は、ＩＣチップのパッド、又は、パッケージに設けられたピンに対応する。

集積回路部１００の出力側には、インダクターＬ１と、キャパシターＣ１と、分圧回路１１０とが設けられている。なお、集積回路部１００を構成するスイッチング制御回路２０やクランプ回路６０等がＩＣとして構成される場合には、インダクターＬ１と、キャパシターＣ１と、分圧回路１１０とを、ＩＣに内蔵せずに外付け部品としても良い。

集積回路部１００において、高電位側の電源電位ＶＤＤが第１の電源端子（電源ノードＮ１）に供給されると共に、低電位側の電源電位として基準電位ＶＳＳが第２の電源端子（電源ノードＮ２）に供給される。以下においては、一例として、電源電位ＶＤＤが３Ｖであり、基準電位ＶＳＳが０Ｖである場合について説明する。

集積回路部１００は、スイッチング動作を行うことにより、出力信号ＳＷを生成し、出力端子（出力ノードＮ３）に接続されたインダクターＬ１に駆動電流を供給する。それにより、電源電位ＶＤＤが降圧されて、接続ノードＮ４において第２の電源電位ＶＯＵＴ（例えば、１Ｖ）が生成される。第２の電源電位ＶＯＵＴは、接続ノードＮ４と電源ノードＮ２との間に接続された負荷回路１２０に供給されると共に、検出端子ＴＭ１を介して集積回路部１００に供給される。

分圧回路１１０は、接続ノードＮ４と電源ノードＮ２との間に直列に接続された抵抗素子Ｒ１及びＲ２を含み、接続ノードＮ４と電源ノードＮ２との間の電圧（ＶＯＵＴ−ＶＳＳ）を分圧して、フィードバック電圧ＶＦＢを生成する。フィードバック電圧ＶＦＢは、帰還端子ＴＭ２を介して集積回路部１００に供給される。

基準電圧生成回路１０は、例えば、バンドギャップリファレンス回路等を含み、基準電圧ＶＲＦ１を生成する。スイッチング制御回路２０は、基準電圧ＶＲＦ１とフィードバック電圧ＶＦＢとの差に基づいてＰＷＭ（Pulse Width Modulation：パルス幅変調）を行うことにより、パルス幅が変調された制御信号ＳＣＴを生成する。制御信号ＳＣＴは、プリドライバー４０に供給される。

プリドライバー４０は、例えば、インバーターを含む論理回路等で構成され、制御信号ＳＣＴに基づいて、第１の駆動信号ＳＨ及び第２の駆動信号ＳＬを生成する。出力回路５０は、例えば、ハイサイドのＰチャネルＭＯＳトランジスターＱＰ１と、ローサイドのＮチャネルＭＯＳトランジスターＱＮ１とを含んでいる。なお、集積回路部１００の一部がＩＣに内蔵される場合には、出力回路５０のハイサイドのトランジスターＱＰ１と、ローサイドのトランジスターＱＮ１とを、ＩＣに内蔵せずに外付け部品としても良い。

ハイサイドのトランジスターＱＰ１は、電源ノードＮ１と出力ノードＮ３との間に接続されて、出力ノードＮ３からインダクターＬ１の第１の端子に駆動電流を供給する。トランジスターＱＰ１は、第１の駆動信号ＳＨが印加されるゲートと、電源ノードＮ１に接続されたソースと、出力ノードＮ３に接続されたドレインとを有している。トランジスターＱＰ１は、第１の駆動信号ＳＨの電位が電源電位ＶＤＤ（３Ｖ）よりも閾値電圧以上低くなったときに導通状態（オン状態）となって、出力ノードＮ３に電源電位ＶＤＤ（３Ｖ）を供給する。

ローサイドのトランジスターＱＮ１は、出力ノードＮ３と電源ノードＮ２との間に接続されて、出力ノードＮ３からインダクターＬ１の第１の端子に駆動電流を供給する。トランジスターＱＮ１は、第２の駆動信号ＳＬが印加されるゲートと、出力ノードＮ３に接続されたドレインと、電源ノードＮ２に接続されたソースとを有し、ハイサイドのトランジスターＱＰ１が非導通状態（オフ状態）のときにオン状態となる。トランジスターＱＮ１は、第２の駆動信号ＳＬの電位が基準電位ＶＳＳ（０Ｖ）よりも閾値電圧以上高くなったときにオン状態となって、出力ノードＮ３に基準電位ＶＳＳ（０Ｖ）を供給する。

スイッチング制御回路２０は、制御信号ＳＣＴを生成することにより、出力回路５０に含まれているトランジスターＱＰ１及びＱＮ１のスイッチング動作を制御する。例えば、制御信号ＳＣＴがハイレベルのときに、第１の駆動信号ＳＨ及び第２の駆動信号ＳＬがローレベルとなって、トランジスターＱＰ１がオン状態になると共にトランジスターＱＮ１がオフ状態になる。

また、制御信号ＳＣＴがローレベルのときに、第１の駆動信号ＳＨ及び第２の駆動信号ＳＬがハイレベルとなって、トランジスターＱＰ１がオフ状態になると共にトランジスターＱＮ１がオン状態になる。トランジスターＱＰ１及びＱＮ１は、スイッチング動作を行うことにより、出力ノードＮ３において出力信号ＳＷを生成する。出力信号ＳＷは、基準電位ＶＳＳ（０Ｖ）と電源電位ＶＤＤ（３Ｖ）との間で駆動される。

出力ノードＮ３と電源ノードＮ２との間には、インダクターＬ１及びキャパシターＣ１が直列に接続されている。集積回路部１００が出力ノードＮ３からインダクターＬ１の第１の端子に駆動電流を供給することにより、インダクターＬ１の第２の端子とキャパシターＣ１との接続点（接続ノードＮ４）において、電源電位ＶＤＤを降圧して得られる第２の電源電位ＶＯＵＴが生成される。

以上において、プリドライバー４０は、ハイサイドのトランジスターＱＰ１がオン状態である期間においてローサイドのトランジスターＱＮ１がオフ状態となるように第１の駆動信号ＳＨ及び第２の駆動信号ＳＬを生成する。また、プリドライバー４０は、トランジスターＱＮ１のオン電流が所定の値よりも小さくなると、第２の駆動信号ＳＬを非活性化してトランジスターＱＮ１をオフ状態としても良い。これは、インダクターＬ１からトランジスターＱＮ１を介して駆動電流が逆流することを防ぐためである。

このように、出力回路５０のトランジスターＱＰ１及びＱＮ１は、制御信号ＳＣＴに基づいて排他的にオン状態又はオフ状態になる。ハイサイドのトランジスターＱＰ１がオン状態である期間においては、出力信号ＳＷの電位が電源電位ＶＤＤとなり、トランジスターＱＰ１からインダクターＬ１に駆動電流が流れて、インダクターＬ１において電気エネルギーが磁気エネルギーに変換されて蓄積される。

一方、ローサイドのトランジスターＱＮ１がオン状態である期間においては、出力信号ＳＷの電位が基準電位ＶＳＳとなり、インダクターＬ１に蓄えられた磁気エネルギーが電気エネルギーとしてトランジスターＱＮ１を介して放電される。出力回路５０のトランジスターＱＰ１又はＱＮ１によって生成される駆動電流によって供給される電荷は、キャパシターＣ１に蓄積されて、第２の電源電位ＶＯＵＴが生成される。

あるいは、ローサイドのトランジスターＱＮ１の替りに、電源ノードＮ２に接続されたアノードと、出力ノードＮ３に接続されたカソードとを有するダイオードが設けられても良い。ダイオードとしては、例えば、ＰＮ接合ダイオードに比べて順方向電圧が低くてスイッチング速度が速いショットキーバリアダイオードが用いられる。

トランジスターＱＮ１の替りにダイオードが設けられる場合には、ハイサイドのトランジスターＱＰ１がオフ状態のときに、インダクターＬ１の働きによって電源ノードＮ２からダイオードを介して出力ノードＮ３に電流が流れるので、出力ノードＮ３の電位は、基準電位ＶＳＳ（０Ｖ）からダイオードの順方向電圧だけ下がった電位となる。

図１は、降圧レギュレーターの例を示しており、第２の電源電位ＶＯＵＴは、電源電位ＶＤＤよりも低くなる。ここで、第２の電源電位ＶＯＵＴは、制御信号ＳＣＴのデューティーによって制御される。制御信号ＳＣＴのデューティーは、ＰＷＭによって設定することができる。

クランプ回路６０は、インダクターＬ１の第２の端子（接続ノードＮ４）と電源ノードＮ１よりも低電位の電源ノードＮ２との間に接続され、インダクターＬ１の短絡故障等によって接続ノードＮ４と電源ノードＮ２との間の電圧（ＶＯＵＴ−ＶＳＳ）が所定の電圧に到達したときに、接続ノードＮ４と電源ノードＮ２との間の電圧をクランプする。

本実施形態によれば、電源ノードＮ１からハイサイドのトランジスターＱＰ１を介してインダクターＬ１の第１の端子に駆動電流を供給する回路装置において、インダクターＬ１の第２の端子と電源ノードＮ２との間の電圧が所定の電圧に到達したときに該電圧をクランプするクランプ回路６０を設けたので、インダクターＬ１が短絡故障したような場合に、インダクターＬ１の第２の端子に接続されている負荷回路１２０の部品が過電圧で破壊されることを防止することができる。

例えば、クランプ回路６０は、接続ノードＮ４と電源ノードＮ２との間に直列に接続されたツェナーダイオードＤ２と、抵抗素子Ｒ３と、ＮチャネルＭＯＳトランジスターＱＮ２とを含んでいる。なお、集積回路部１００の一部がＩＣに内蔵される場合には、クランプ回路６０の少なくとも一部を外付け部品としても良い。

ツェナーダイオードＤ２のカソードは、検出端子ＴＭ１を介して接続ノードＮ４に接続されている。抵抗素子Ｒ３は、ツェナーダイオードＤ２のアノードに接続された第１の端子と、トランジスターＱＮ２のドレインに接続された第２の端子を有している。トランジスターＱＮ２は、制御信号ＳＣＴが印加されるゲートと、電源ノードＮ２に接続されたソースとを有しており、制御信号ＳＣＴがハイレベルのときにオン状態となる。

ツェナーダイオードＤ２の降伏電圧は、電源ノードＮ１と電源ノードＮ２との間に供給される電源電圧（ＶＤＤ−ＶＳＳ）よりも小さく設定されている。例えば、電源電圧が３Ｖである場合に、ツェナーダイオードＤ２の降伏電圧は、１．５Ｖ〜２Ｖ程度に設定される。

それにより、接続ノードＮ４と電源ノードＮ２との間の電圧がツェナーダイオードＤ２の降伏電圧に到達したときに、クランプ回路６０が、接続ノードＮ４と電源ノードＮ２との間の電圧をクランプすることができる。なお、抵抗素子Ｒ３は、小さい抵抗値を有しており、クランプ動作に与える影響は小さい。また、トランジスターＱＮ２を省略して、抵抗素子Ｒ３の第２の端子を電源ノードＮ２に接続しても良い。

図２は、図１に示すツェナーダイオードの構造の例を示す断面図である。以下においては、半導体集積回路装置（ＩＣ）においてツェナーダイオードがＰ型半導体基板に形成される場合について説明する。図２に示すように、Ｐ型半導体基板１の表面には、ＬＯＣＯＳ（Local Oxidation of Silicon）法等によって形成されたフィールド酸化膜２が配置されている。

また、Ｐ型半導体基板１内には、Ｎ型埋め込み層３と、Ｎ型不純物領域（Ｎプラグ）４及び５と、Ｐウエル６と、Ｐ型不純物領域７と、Ｎ型不純物領域８とが形成されている。ここで、Ｐ型不純物領域７は、Ｐウエル６と共に、ツェナーダイオードのアノード領域を構成し、Ｎ型不純物領域８は、Ｎ型埋め込み層３及びＮプラグ４及び５と共に、ツェナーダイオードのカソード領域を構成する。Ｐ型不純物領域７には、アノード配線７ａが接続され、Ｎ型不純物領域８には、カソード配線８ａが接続されている。

図３は、図２に示すツェナーダイオードのＩ−Ｖ特性を示す図である。図３において、横軸は、ツェナーダイオードのアノード・カソード間に印加される電圧を表しており、縦軸は、ツェナーダイオードに流れる電流を表している。ツェナーダイオードのアノード・カソード間に順方向電圧Ｖ_Ｆを印加する場合には、順方向電圧Ｖ_Ｆに応じて変化する順方向電流Ｉ_Ｆが流れる。一方、ツェナーダイオードのアノード・カソード間に逆方向電圧Ｖ_Ｒを印加する場合には、逆方向電圧Ｖ_Ｒが降伏電圧を超えると、逆方向電流Ｉ_Ｒが急激に増加する。

図２に示すように、ウエルと比較して高濃度で低抵抗の埋め込み層を用いることにより、ツェナーダイオードのインピーダンス（抵抗成分）を下げて、Ｉ−Ｖ特性の傾きを急峻にすることができるので、電流を吸収し易くなる。半導体基板内に形成されるトランジスターに生じる寄生ダイオードでは、電流を吸収するためのインピーダンスが高いので十分なクランプ効果が得られないが、図２に示すような構造を有するツェナーダイオードによれば、十分なクランプ効果を得ることができる。

図２に示すツェナーダイオードは、図１に示すＰチャネルＭＯＳトランジスターＱＰ１又はＮチャネルＭＯＳトランジスターＱＮ１を形成する工程において、同時に形成することができる。即ち、トランジスターＱＰ１又はＱＮ１のＮ型埋め込み層を形成する工程において、ツェナーダイオードのＮ型埋め込み層３が同時に形成される。また、トランジスターＱＰ１又はＱＮ１のＮプラグを形成する工程において、ツェナーダイオードのＮプラグ４及び５が同時に形成される。

さらに、トランジスターＱＰ１又はＱＮ１のＰウエルを形成する工程において、ツェナーダイオードのＰウエル６が同時に形成される。また、トランジスターＱＰ１のソース及びドレインとなるＰ型不純物領域を形成する工程において、ツェナーダイオードのＰ型不純物領域７が同時に形成され、トランジスターＱＮ１のソース及びドレインとなるＮ型不純物領域を形成する工程において、ツェナーダイオードのＮ型不純物領域８が同時に形成される。従って、ＩＣを製造するための工程数を増加させなくても、半導体基板にツェナーダイオードを形成することができる。

再び図１を参照すると、電流検出回路７０は、クランプ回路６０に流れる電流を検出して検出信号ＤＥＴを生成する。クランプ回路６０に電流が流れたときには、抵抗素子Ｒ３の第１の端子と第２の端子との間に電位差が発生する。そこで、電流検出回路７０は、抵抗素子Ｒ３の第１の端子と第２の端子との間に発生する電位差に基づいて、検出結果を表す検出信号ＤＥＴを生成する。電流検出回路７０によって生成される検出信号ＤＥＴは、スイッチング制御回路２０に供給される。スイッチング制御回路２０は、検出信号ＤＥＴに基づいて、ハイサイドのトランジスターＱＰ１をオフ状態に維持する。

それにより、インダクターＬ１が短絡故障したような場合に、電流検出回路７０がクランプ回路６０に流れる電流を検出して検出信号ＤＥＴを生成し、スイッチング制御回路２０がハイサイドのトランジスターＱＰ１のスイッチング動作を停止させるので、ハイサイドのトランジスターＱＰ１や負荷回路１２０の部品の破壊を防止することができる。

例えば、スイッチング制御回路２０は、検出信号ＤＥＴが活性化されると、直ちに制御信号ＳＣＴをローレベルにして、トランジスターＱＰ１をオフ状態に維持しても良い。あるいは、スイッチング制御回路２０は、検出信号ＤＥＴが活性化されてから制御信号ＳＣＴが通常のタイミングでローレベルになった後に、制御信号ＳＣＴを再びハイレベルにしないことにより、トランジスターＱＰ１をオフ状態に維持しても良い。

また、電流検出回路７０は、ハイサイドのトランジスターＱＰ１がオフ状態からオン状態に遷移してから所定の期間Ｔ１が経過した後に、クランプ回路６０に流れる電流を検出するようにしても良い。インダクターＬ１が短絡故障していなくてもスイッチング直後にはノイズ等で誤検出が起こる可能性があるので、ハイサイドのトランジスターＱＰ１がオン状態に遷移してから所定の期間Ｔ１において検出動作を行わないことにより、誤検出を防止することができる。

図４は、図１に示す電流検出回路の構成例を示す回路図である。この例において、電流検出回路７０は、複数（偶数）段のインバーター７１と、ＮＡＮＤ回路７２と、ＰチャネルＭＯＳトランジスターＱＰ２と、コンパレーター７３とを含んでいる。

複数段のインバーター７１は、制御信号ＳＣＴを所定の期間Ｔ１だけ遅延する。ＮＡＮＤ回路７２は、最終段のインバーター７１の出力信号と制御信号ＳＣＴとの論理積を求め、論理積を反転して第２の制御信号ＳＣＴ２を生成する。第２の制御信号ＳＣＴ２は、制御信号ＳＣＴがハイレベルになってから所定の期間Ｔ１が経過した後にローレベルになり、制御信号ＳＣＴがローレベルになるとハイレベルになる。

トランジスターＱＰ２は、第２の制御信号ＳＣＴ２が印加されるゲートと、電源電位ＶＤＤが供給される電源ノードＮ１に接続されたソースと、コンパレーター７３の電源端子に接続されたドレインとを有している。制御信号ＳＣＴがハイレベルになってから所定の期間Ｔ１においては、第２の制御信号ＳＣＴ２がハイレベルであり、トランジスターＱＰ２がオフ状態となる。従って、コンパレーター７３に電源電位ＶＤＤが供給されず、検出信号ＤＥＴがローレベルに非活性化される。

制御信号ＳＣＴがハイレベルになってから所定の期間Ｔ１が経過した後に、第２の制御信号ＳＣＴ２がローレベルになり、トランジスターＱＰ２がオン状態となる。従って、トランジスターＱＰ２のドレインからコンパレーター７３に電源電位ＶＤＤが供給されて、コンパレーター７３が動作を開始する。

コンパレーター７３の一方の入力端子には、僅かなオフセット電圧ＶＯＦが設定されている。抵抗素子Ｒ３の第１の端子の電位と第２の端子の電位との差がオフセット電圧ＶＯＦよりも大きくなると、コンパレーター７３が検出信号ＤＥＴをハイレベルに活性化する。一方、抵抗素子Ｒ３の第１の端子の電位と第２の端子の電位との差がオフセット電圧ＶＯＦよりも小さいときには、コンパレーター７３が検出信号ＤＥＴをローレベルに非活性化する。

その後、制御信号ＳＣＴがローレベルになると、第２の制御信号ＳＣＴ２がハイレベルになり、トランジスターＱＰ２がオフ状態となる。従って、トランジスターＱＰ２のドレインから電源電位ＶＤＤが供給されず、コンパレーター７３が動作を停止して、検出信号ＤＥＴがローレベルに非活性化される。

再び図１を参照すると、スイッチング制御回路２０は、検出信号ＤＥＴが所定の期間Ｔ２に亘って活性化された場合に、ハイサイドのトランジスターＱＰ１を非導通状態に維持しても良い。それにより、ノイズ等の影響を排除して、インダクターＬ１の短絡故障等が起こっているか否かを適切に判定することができる。

そのために、集積回路部１００は、所定の期間Ｔ２を設定するためのデータ等を格納する格納部として、パラメーター設定レジスター３０を含んでいる。なお、格納部としては、レジスター以外にも、不揮発性メモリやヒューズ等を用いることができる。スイッチング制御回路２０は、パラメーター設定レジスター３０に格納されているデータを用いて、検出信号ＤＥＴが所定の期間Ｔ２に亘って活性化されたか否かを判定する。

所定の期間Ｔ２を設定するためにキャパシターや抵抗素子を用いる場合には、外付け部品が増えてコストの上昇を招いたり、外付け部品の不良（短絡やオープン）が生じたりするおそれがあるが、パラメーター設定レジスター３０に格納されているデータを用いる場合には、外付け部品が不要であるので、そのようなおそれがない。

また、スイッチング制御回路２０は、ハイサイドのトランジスターＱＰ１がオン状態となっている期間に検出信号ＤＥＴが活性化された後、トランジスターＱＰ１がオフ状態に遷移してから再びオン状態となっている期間に検出信号ＤＥＴが活性化された場合に、トランジスターＱＰ１を非導通状態に維持しても良い。それにより、ノイズ等の影響を排除して、インダクターＬ１の短絡故障等が起こっているか否かを適切に判定することができる。

図５は、図１に示すスイッチング制御回路の構成例を示すブロック図である。この例において、スイッチング制御回路２０は、カウンター２１及び２３と、比較回路２２及び２４と、制御信号生成回路２５とを含んでいる。カウンター２１は、制御信号ＳＣＴの周波数よりも高い所定の周波数を有するクロック信号ＣＫに同期してカウント動作を行うことにより、第１のカウント値をインクリメントする。クロック信号ＣＫは、集積回路部１００において生成されても良いし、外部の回路から供給されても良い。

カウンター２１の反転リセット端子Ｒバーには、検出信号ＤＥＴが供給されるので、検出信号ＤＥＴがローレベルになると、第１のカウント値がゼロにリセットされる。従って、カウンター２１は、検出信号ＤＥＴがハイレベルになっている期間において、第１のカウント値をインクリメントする。

比較回路２２は、カウンター２１によって生成される第１のカウント値とパラメーター設定レジスター３０に格納されている第１のデータによって表される第１の設定値とを比較して、第１のカウント値が第１の設定値以上であるときに、第１の比較結果信号ＳＣＰ１をハイレベルに活性化する。ここで、第１の設定値は、所定の期間Ｔ２に含まれるクロック信号ＣＫの周期の数を表している。従って、第１の比較結果信号ＳＣＰ１は、検出信号ＤＥＴが所定の期間Ｔ２に亘って活性化されたときに活性化される。

制御信号生成回路２５は、例えば、オペアンプやＰＷＭ回路等を含み、図１に示す基準電圧ＶＲＦ１とフィードバック電圧ＶＦＢとの差に基づいてＰＷＭを行うことにより、パルス幅が変調された制御信号ＳＣＴを生成する。制御信号生成回路２５は、第１の比較結果信号ＳＣＰ１が活性化された場合に、制御信号ＳＣＴをローレベルにすることにより、ハイサイドのトランジスターＱＰ１をオフ状態に維持しても良い。あるいは、以下に説明するように、第１の比較結果信号ＳＣＰ１が活性化された回数が計測されても良い。

例えば、比較回路２２は、第１の比較結果信号ＳＣＰ１をハイレベルに活性化すると、制御信号ＳＣＴがハイレベルとなっている期間、即ち、ハイサイドのトランジスターＱＰ１がオン状態となっている期間において、第１の比較結果信号ＳＣＰ１をハイレベルに維持する。また、比較回路２２は、制御信号ＳＣＴがローレベルになると、第１の比較結果信号ＳＣＰ１をローレベルにリセットする。

カウンター２３は、第１の比較結果信号ＳＣＰ１の立ち上がりに同期してカウント動作を行うことにより、第２のカウント値をインクリメントする。比較回路２４は、カウンター２３によって生成される第２のカウント値とパラメーター設定レジスター３０に格納されている第２のデータによって表される第２の設定値とを比較して、第２のカウント値が第２の設定値以上であるときに、第２の比較結果信号ＳＣＰ２をハイレベルに活性化する。ここで、第２の設定値は、インダクターＬ１の短絡故障等を判定する際に用いられる検出回数（複数）を表している。従って、第２の比較結果信号ＳＣＰ２は、検出信号ＤＥＴが所定の回数活性化されたときに活性化される。

制御信号生成回路２５は、第２の比較結果信号ＳＣＰ２が活性化された場合に、制御信号ＳＣＴをローレベルにすることにより、ハイサイドのトランジスターＱＰ１をオフ状態に維持しても良い。それにより、ノイズ等の影響を排除して、インダクターＬ１の短絡故障等が起こっているか否かを適切に判定することができる。

＜回路装置の動作例＞
次に、図１に示す回路装置の動作例について、図１及び図６を参照しながら詳しく説明する。図６は、図１に示す回路装置における各部の波形を示す波形図である。図６（Ａ）は、正常動作時にスイッチング制御回路２０によって生成される制御信号ＳＣＴの波形を示している。制御信号ＳＣＴは、第１の期間Ｔｏｎにおいてハイレベルになり、第１の期間Ｔｏｎに続く第２の期間においてローレベルになる。

図６（Ｂ）は、出力回路５０によって生成される出力信号ＳＷの波形を示している。図６（Ｂ）において、実線は、正常動作時における出力信号ＳＷの波形を表している。第１の期間Ｔｏｎにおいて、出力信号ＳＷの電位は、ハイサイドのトランジスターＱＰ１がオンすることによって電源電位ＶＤＤ付近まで上昇し、インダクターＬ１に流れる電流が増加するに従って、トランジスターＱＰ１のオン抵抗によって徐々に低下する。第２の期間において、ハイサイドのトランジスターＱＰ１がオフしてローサイドのトランジスターＱＮ１がオンすると、出力信号ＳＷの電位は、基準電位ＶＳＳ付近まで低下する。

図６（Ｂ）において、破線は、インダクターＬ１が短絡故障した状態における出力信号ＳＷの波形を表している。クランプ回路６０が設けられていない場合には、インダクターＬ１が短絡故障すると、ハイサイドのトランジスターＱＰ１がオンしている第１の期間Ｔｏｎにおいて、出力信号ＳＷの電位が電源電位ＶＤＤ付近まで上昇する。

図６（Ｃ）は、接続ノードＮ４において生成される第２の電源電位ＶＯＵＴの波形を、図６（Ｂ）よりも縦方向に拡大して示している。図６（Ｃ）において、実線は、正常動作時における第２の電源電位ＶＯＵＴの波形を表している。

図６（Ｃ）において、一点鎖線は、クランプ回路６０が設けられていない場合に、インダクターＬ１が短絡故障した状態における第２の電源電位ＶＯＵＴの波形を表している。インダクターＬ１が短絡故障すると、ハイサイドのトランジスターＱＰ１がオンしている第１の期間Ｔｏｎにおいて、第２の電源電位ＶＯＵＴの電位は、電源電位ＶＤＤ付近まで上昇する。従って、第２の電源電位ＶＯＵＴが負荷回路１２０に印加されると、負荷回路１２０の部品が過電圧で破壊される可能性がある。

図６（Ｃ）において、破線は、クランプ回路６０が設けられている場合に、インダクターＬ１が短絡故障した状態における第２の電源電位ＶＯＵＴの波形を表している。その場合には、接続ノードＮ４と電源ノードＮ２との間の電圧（ＶＯＵＴ−ＶＳＳ）が所定のクランプ電圧ＶＣＬに到達すると、クランプ回路６０がクランプ動作を開始して、第２の電源電位ＶＯＵＴの上昇が抑制される。

また、電流検出回路７０が、クランプ回路６０に流れる電流を検出して検出信号ＤＥＴを生成し、検出信号ＤＥＴをスイッチング制御回路２０に供給する。スイッチング制御回路２０は、検出信号ＤＥＴが所定の期間Ｔ２において活性化された場合に、図６（Ｄ）に示すように、第１の比較結果信号ＳＣＰ１（図５参照）をハイレベルに活性化する。それにより、スイッチング制御回路２０は、インダクターＬ１が短絡故障していると判定し、制御信号ＳＣＴをローレベルに維持する。

その結果、ハイサイドのトランジスターＱＰ１がオフしてローサイドのトランジスターＱＮ１がオンするので、図６（Ｂ）に破線で示すように、出力信号ＳＷの電位が基準電位ＶＳＳ付近まで低下する。また、図６（Ｃ）に破線で示すように、第２の電源電位ＶＯＵＴが基準電位ＶＳＳ付近まで低下する。従って、ハイサイドのトランジスターＱＰ１や負荷回路１２０の部品の破壊を防止することができる。

＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る回路装置の構成例を示す回路図である。第２の実施形態に係る回路装置は、図１に示す第１の実施形態に係る回路装置におけるクランプ回路６０及び電流検出回路７０の替りに、クランプ回路８０を含んでいる。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。

集積回路部１００ａの出力ノードＮ３には、インダクターＬ１の第１の端子が接続されている。クランプ回路８０は、インダクターＬ１の第２の端子（接続ノードＮ４）と電源ノードＮ１よりも低電位となる電源ノードＮ２との間に接続されている。クランプ回路８０は、インバーター８１と、コンパレーター８２と、ＰチャネルＭＯＳトランジスターＱＰ３と、ＮチャネルＭＯＳトランジスターＱＮ３と、抵抗素子Ｒ４とを含んでいる。

インバーター８１は、スイッチング制御回路２０から供給される制御信号ＳＣＴを反転して出力する。トランジスターＱＰ３は、反転された制御信号ＳＣＴが印加されるゲートと、電源電位ＶＤＤが供給されるソースと、コンパレーター８２の電源端子に接続されたドレインとを有しており、制御信号ＳＣＴがハイレベルのときにオン状態となる。従って、制御信号ＳＣＴがハイレベルになると、コンパレーター８２が比較動作を開始する。

基準電圧生成回路１０は、基準電圧ＶＲＦ１に加えて、基準電圧ＶＲＦ２を生成する。コンパレーター８２は、分圧回路１１０によって接続ノードＮ４と電源ノードＮ２との間の電圧を分圧して得られるフィードバック電圧ＶＦＢと基準電圧ＶＲＦ２とを比較することにより、比較結果を表す検出信号ＤＥＴを生成する。

コンパレーター８２は、フィードバック電圧ＶＦＢが基準電圧ＶＲＦ２よりも高いときに、検出信号ＤＥＴをハイレベルに活性化する。ここで、接続ノードＮ４と電源ノードＮ２との間の電圧（ＶＯＵＴ−ＶＳＳ）が所定の電圧に到達したときに、フィードバック電圧ＶＦＢが基準電圧ＶＲＦ２よりも高くなって、検出信号ＤＥＴが活性化される。

トランジスターＱＮ３は、検出信号ＤＥＴが印加されるゲートと、抵抗素子Ｒ４を介して接続ノードＮ４に接続されたドレインと、電源ノードＮ２に接続されたソースとを有しており、検出信号ＤＥＴがハイレベルに活性化されたときにオン状態となる。トランジスターＱＮ４は、オン状態になると、接続ノードＮ４から抵抗素子Ｒ４を介して電源ノードＮ２に電流を流す。

それにより、インダクターＬ１が短絡故障したような場合に、接続ノードＮ４と電源ノードＮ２との間の電圧（ＶＯＵＴ−ＶＳＳ）が所定の電圧に到達してフィードバック電圧ＶＦＢが基準電圧ＶＲＦ２よりも高くなると、クランプ回路８０が、シャントレギュレーターとして動作して、接続ノードＮ４と電源ノードＮ２との間の電圧をクランプすることができる。なお、トランジスターＱＰ３を省略して、コンパレーター８２の電源端子に電源電位ＶＤＤを直接供給しても良い。

また、クランプ回路８０によって生成される検出信号ＤＥＴは、第１の実施形態における電流検出回路７０（図１）によって生成される検出信号ＤＥＴの替りに用いることができる。即ち、スイッチング制御回路２０は、クランプ回路８０によって生成される検出信号ＤＥＴに基づいて、ハイサイドのトランジスターＱＰ１をオフ状態に維持する。

それにより、インダクターＬ１が短絡故障したような場合に、クランプ回路８０がフィードバック電圧ＶＦＢの上昇を検出して検出信号ＤＥＴを活性化し、スイッチング制御回路２０がハイサイドのトランジスターＱＰ１のスイッチング動作を停止させるので、ハイサイドのトランジスターＱＰ１や負荷回路１２０の部品の破壊を防止することができる。

ところで、予め設定されるクランプ電圧ＶＣＬ（図６（Ｃ）参照）は、接続ノードＮ４と電源ノードＮ２との間の電圧（ＶＯＵＴ−ＶＳＳ）よりも高くすると共に、ハイサイドのトランジスターＱＰ１の耐圧及び負荷回路１２０に含まれているＩＣ等の部品の絶対最大定格電圧以下にする必要がある。従って、ＩＣのロット毎のプロセスばらつき等に応じて、クランプ電圧ＶＣＬを合わせ込むことが望ましい。

そこで、検査工程又は出荷工程等において、パラメーター設定レジスター３０に、クランプ電圧ＶＣＬを設定するために用いられる第３のデータが格納される。基準電圧生成回路１０は、パラメーター設定レジスター３０に格納されている第３のデータに基づいて、基準電圧ＶＲＦ２を生成する。このように、パラメーター設定レジスター３０に格納される第１〜第３のデータは、機種やロットに応じて調整され、クランプ動作や短絡故障の判定において用いられる。

＜電子機器＞
次に、本発明のいずれかの実施形態に係る回路装置を用いた電子機器について説明する。以下においては、一例として、電子機器がプリンターである場合について説明する。

図８は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図８に示すように、この電子機器は、本発明のいずれかの実施形態に係る回路装置２００と、印字媒体搬送部２１１と、ヘッド駆動回路２１２と、プリントヘッド２１３と、制御部２２０と、操作部２３０と、ＲＯＭ（リードオンリー・メモリー）２４０と、ＲＡＭ（ランダムアクセス・メモリー）２５０と、通信部２６０と、表示部２７０とを含んでいる。なお、図８に示す構成要素の一部を省略又は変更しても良いし、あるいは、図８に示す構成要素に他の構成要素を付加しても良い。

印字媒体搬送部２１１において、例えば、ステッピングモーターがベルトを介してプラテンローラーを駆動することにより、印字媒体である用紙が搬送される。ヘッド駆動回路２１２がプリントヘッド２１３を駆動することにより、プリントヘッド２１３が、印字媒体搬送部２１１によって搬送された用紙に印字を行う。

制御部２２０は、例えば、ＣＰＵ（中央演算装置）等を含み、ＲＯＭ２４０等に記憶されているプログラムに従って各種の制御処理を行う。例えば、制御部２２０は、操作部２３０から供給される操作信号に応じて印字媒体搬送部２１１及びヘッド駆動回路２１２を制御したり、外部との間でデータ通信を行うために通信部２６０を制御したり、表示部２７０に各種の情報を表示させるための表示信号を生成したりする。

操作部２３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号を制御部２２０に出力する。ＲＯＭ２４０は、制御部２２０が各種の制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ２５０は、制御部２２０の作業領域として用いられ、ＲＯＭ２４０から読み出されたプログラムやデータ、又は、操作部２３０を用いて入力されたデータ等を一時的に記憶する。

通信部２６０は、例えば、アナログ回路及びデジタル回路で構成され、制御部２２０と外部装置との間のデータ通信を行う。従って、図８に示すプリンターは、外部のホストコンピューター等から供給される印字データに基づいて印字動作を行うことができる。表示部２７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、制御部２２０から供給される表示信号に基づいて各種の情報を表示する。

回路装置２００は、図１又は図７に示す集積回路部１００又は１００ａを含んでいる。集積回路部１００又は１００ａは、制御信号ＳＣＴに基づいてスイッチング動作を行うことにより、電源回路等から供給される電源電位ＶＤＤ（３Ｖ）を降圧して、第２の電源電位ＶＯＵＴ（例えば、１Ｖ）を生成する。制御部２２０等は、第２の電源電位ＶＯＵＴが供給されて動作する。

電子機器としては、プリンター以外にも、例えば、携帯電話機等の移動端末、スマートカード、電卓、電子辞書、電子ゲーム機器、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、ネットワーク機器、カーナビゲーション装置、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。

本実施形態によれば、スイッチングレギュレーターの出力ノードに接続されたインダクターが短絡故障したような場合に、インダクターを介して出力ノードに接続されている部品が過電圧で破壊されない電子機器を提供することができる。なお、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１…Ｐ型半導体基板、２…フィールド酸化膜、３…Ｎ型埋め込み層、４、５…Ｎプラグ、６…Ｐウエル、７…Ｐ型不純物領域、７ａ…アノード配線、８…Ｎ型不純物領域、８ａ…カソード配線、１０…基準電圧生成回路、２０…スイッチング制御回路、２１、２３…カウンター、２２、２４…比較回路、２５…制御信号生成回路、３０…パラメーター設定レジスター、４０…プリドライバー、５０…出力回路、６０、８０…クランプ回路、７０…電流検出回路、７１、８１…インバーター、７２…ＮＡＮＤ回路、７３、８２…コンパレーター、１００、１００ａ…集積回路部、１１０…分圧回路、１２０…負荷回路、２００…回路装置、２１１…印字媒体搬送部、２１２…ヘッド駆動回路、２１３…プリントヘッド、２２０…制御部、２３０…操作部、２４０…ＲＯＭ、２５０…ＲＡＭ、２６０…通信部、２７０…表示部、ＱＰ１〜ＱＰ３…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ３…ＮチャネルＭＯＳトランジスター、Ｄ２…ツェナーダイオード、Ｌ１…インダクター、Ｃ１…キャパシター、Ｒ１〜Ｒ４…抵抗素子、Ｎ１、Ｎ２…電源ノード、Ｎ３…出力ノード、Ｎ４…接続ノード、ＴＭ１…検出端子、ＴＭ２…帰還端子

Claims (10)

1. 第１の電源ノードと出力ノードとの間に接続されて前記出力ノードからインダクターの一端に駆動電流を供給する第１のトランジスターのスイッチング動作を制御するスイッチング制御回路と、
   前記インダクターの他端と前記第１の電源ノードよりも低電位の第２の電源ノードとの間に接続され、前記インダクターの前記他端と前記第２の電源ノードとの間の電圧が所定の電圧に到達したときに該電圧をクランプするクランプ回路と、
   を備える回路装置。
2. 前記クランプ回路が、前記インダクターの前記他端と前記第２の電源ノードとの間に直列に接続されたツェナーダイオード及び抵抗素子を含み、
   前記ツェナーダイオードの降伏電圧が、前記第１の電源ノードと前記第２の電源ノードとの間に供給される電源電圧よりも小さい、請求項１記載の回路装置。
3. 前記クランプ回路に流れる電流を検出して検出信号を生成する電流検出回路をさらに備え、前記スイッチング制御回路が、前記検出信号に基づいて、前記第１のトランジスターを非導通状態に維持する、請求項１又は２記載の回路装置。
4. 前記電流検出回路が、前記第１のトランジスターが非導通状態から導通状態に遷移してから所定の期間が経過した後に、前記クランプ回路に流れる電流を検出する、請求項３記載の回路装置。
5. 前記クランプ回路が、
   前記インダクターの前記他端と前記第２の電源ノードとの間の電圧を分圧して得られるフィードバック電圧が基準電圧よりも高いときに検出信号を活性化するコンパレーターと、
   前記検出信号が活性化されたときに前記インダクターの前記他端から前記第２の電源ノードに電流を流す第２のトランジスターと、
   を含む、請求項１記載の回路装置。
6. 前記スイッチング制御回路が、前記検出信号に基づいて、前記第１のトランジスターを非導通状態に維持する、請求項５記載の回路装置。
7. 前記スイッチング制御回路が、前記検出信号が第２の所定の期間に亘って活性化された場合に、前記第１のトランジスターを非導通状態に維持する、請求項３〜６のいずれか１項記載の回路装置。
8. 前記第２の所定の期間を設定するためのデータを格納する格納部をさらに備え、前記スイッチング制御回路が、前記格納部に格納されているデータを用いて、前記検出信号が第２の所定の期間に亘って活性化されたか否かを判定する、請求項７項記載の回路装置。
9. 前記第１のトランジスターが導通状態の期間に前記検出信号が活性化された後、前記第１のトランジスターが非導通状態に遷移し再び導通状態の期間に前記検出信号が活性化された場合に、前記第１のトランジスターを非導通状態に維持する、請求項３〜８のいずれか１項記載の回路装置。
10. 請求項１〜９のいずれか１項記載の回路装置を備える電子機器。

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