JP3324555B2 - トランジスタの誤動作、破壊防止回路 - Google Patents
トランジスタの誤動作、破壊防止回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- H02M7/538—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
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Description
【０００１】
【発明の属する技術分野】本発明は、Ｈブリッジを構成
するパワーＭＯＳトランジスタのオン／オフ切り替わり
時の誤動作により、電源・グランド間の貫通電流の発生
を抑止し、もってトランジスタの破壊を防止するための
トランジスタの誤動作、破壊防止回路に関するものであ
る。
するパワーＭＯＳトランジスタのオン／オフ切り替わり
時の誤動作により、電源・グランド間の貫通電流の発生
を抑止し、もってトランジスタの破壊を防止するための
トランジスタの誤動作、破壊防止回路に関するものであ
る。
【０００２】
【発明の背景】通常、図５及び図６に示したようにパワ
ーＭＯＳトランジスタ１、２のゲートは、インバータ
（バッファ）８、９からのゲート信号により駆動してい
る。ところで近年、プロセス技術の進歩により、ゲート
長が縮小され、それにともなってパワーＭＯＳトランジ
スタのスイッチングスピードが向上し、出力電流の立ち
上がり、立ち下がりが急峻になってきている。
ーＭＯＳトランジスタ１、２のゲートは、インバータ
（バッファ）８、９からのゲート信号により駆動してい
る。ところで近年、プロセス技術の進歩により、ゲート
長が縮小され、それにともなってパワーＭＯＳトランジ
スタのスイッチングスピードが向上し、出力電流の立ち
上がり、立ち下がりが急峻になってきている。
【０００３】そのため、大電流を流すパワーＭＯＳトラ
ンジスタにおいては、出力電流の急激な変化により発生
する電源電圧の変動や外部への放射ノイズ等の問題が顕
在化している。そのために、その対策が必要となってい
る。そこで、従来その対策として、例えばバッファ８、
９の出力トランジスタのサイズを調整し、出力抵抗を大
きくとる、またはバッファ８、９とゲート間に高抵抗を
挿入し、それとゲート・ドレイン間静電容量１６、１７
によりゲート信号をなまらせることでパワーＭＯＳトラ
ンジスタ１、２の出力電流波形の立ち上がり時間、立ち
下がり時間を大きくしていた。（図７参照）
ンジスタにおいては、出力電流の急激な変化により発生
する電源電圧の変動や外部への放射ノイズ等の問題が顕
在化している。そのために、その対策が必要となってい
る。そこで、従来その対策として、例えばバッファ８、
９の出力トランジスタのサイズを調整し、出力抵抗を大
きくとる、またはバッファ８、９とゲート間に高抵抗を
挿入し、それとゲート・ドレイン間静電容量１６、１７
によりゲート信号をなまらせることでパワーＭＯＳトラ
ンジスタ１、２の出力電流波形の立ち上がり時間、立ち
下がり時間を大きくしていた。（図７参照）
【０００４】
【解決すべき課題】しかし、前述した方法ではゲートへ
の駆動能力が低減し、負荷接続端子の電位が大きく変化
した場合、ゲート・ドレイン間静電容量１６、１７に充
放電電流が流れた時、図８に示す如く、ゲート信号ｇ
ａ、ｇｂの電位ａ１' 、ａ２' 、ｂ１' 、ｂ２' が容易
に変動してしまう。
の駆動能力が低減し、負荷接続端子の電位が大きく変化
した場合、ゲート・ドレイン間静電容量１６、１７に充
放電電流が流れた時、図８に示す如く、ゲート信号ｇ
ａ、ｇｂの電位ａ１' 、ａ２' 、ｂ１' 、ｂ２' が容易
に変動してしまう。
【０００５】その結果、本来オフとなっていなければな
らないパワーＭＯＳトランジスタ１、またはパワーＭＯ
Ｓトランジスタ２がオンとなる誤動作を引き起こし、電
源とグランド間に貫通電流が発生したり、ゲートの電位
がパワーＭＯＳトランジスタ１、２の耐圧を超えた場
合、素子が破壊されてしまう可能性があった。本発明
は、以上の問題点を解決するために、駆動用インバータ
にインバータ、ＲＳラッチ、補助トランジスタを付加
し、そのインバータ、ＲＳラッチにてタイミングを制御
した補助トランジスタにより、ゲート信号への電流駆動
能力を補助することによって、電源、グランド間の貫通
電流の発生、及びトランジスタの破壊を防止するための
トランジスタの誤動作、破壊防止回路を提供することを
目的とする。
らないパワーＭＯＳトランジスタ１、またはパワーＭＯ
Ｓトランジスタ２がオンとなる誤動作を引き起こし、電
源とグランド間に貫通電流が発生したり、ゲートの電位
がパワーＭＯＳトランジスタ１、２の耐圧を超えた場
合、素子が破壊されてしまう可能性があった。本発明
は、以上の問題点を解決するために、駆動用インバータ
にインバータ、ＲＳラッチ、補助トランジスタを付加
し、そのインバータ、ＲＳラッチにてタイミングを制御
した補助トランジスタにより、ゲート信号への電流駆動
能力を補助することによって、電源、グランド間の貫通
電流の発生、及びトランジスタの破壊を防止するための
トランジスタの誤動作、破壊防止回路を提供することを
目的とする。
【０００６】
【課題を解決する為の手段】本発明は、上記の目的を達
成するために、以下の構成を採用する。第一に、電源と
グランドとの間に直列接続された第１のパワーＭＯＳト
ランジスタ及び第２のパワーＭＯＳトランジスタと、前
記電源とグランドとの間に直列接続された第３のパワー
ＭＯＳトランジスタ及び第４のパワーＭＯＳトランジス
タとを具備し、負荷に対して印加電位方向を制御可能な
Ｈブリッジ回路において、前記第１のパワーＭＯＳトラ
ンジスタのゲートに接続された第１の補助用トランジス
タと、 前記第２のパワーＭＯＳトランジスタのゲートに
接続された第２の補助用トランジスタと、 前記第３のパ
ワーＭＯＳトランジスタのゲートに接続された第３の補
助用トランジスタと、 前記第４のパワーＭＯＳトランジ
スタのゲートに接続された第４の補助用トランジスタ
と、 前記第１の補助用トランジスタのゲート及び前記第
２の補助用トランジスタのゲートに接続され、前記第１
のパワーＭＯＳトランジスタが駆動されるタイミングで
前記第２の補助用トランジスタを駆動させ、前記第２の
パワーＭＯＳトランジスタが駆動されるタイミングで前
記第１の補助用トランジスタを駆動させる第１のＲＳラ
ッチと、 前記第３の補助用トランジスタのゲート及び前
記第３の補助用トランジスタのゲートに接続され、前記
第３のパワーＭＯＳトランジスタが駆動されるタイミン
グで前記第４の補助用トランジスタを駆動させ、前記第
４のパワーＭＯＳトランジスタが駆動されるタイミング
で前記第３の補助用トランジスタを駆動させる第２のＲ
Ｓラッチとを有し、ゲート信号の電位変動を抑制するよ
うに構成する。
成するために、以下の構成を採用する。第一に、電源と
グランドとの間に直列接続された第１のパワーＭＯＳト
ランジスタ及び第２のパワーＭＯＳトランジスタと、前
記電源とグランドとの間に直列接続された第３のパワー
ＭＯＳトランジスタ及び第４のパワーＭＯＳトランジス
タとを具備し、負荷に対して印加電位方向を制御可能な
Ｈブリッジ回路において、前記第１のパワーＭＯＳトラ
ンジスタのゲートに接続された第１の補助用トランジス
タと、 前記第２のパワーＭＯＳトランジスタのゲートに
接続された第２の補助用トランジスタと、 前記第３のパ
ワーＭＯＳトランジスタのゲートに接続された第３の補
助用トランジスタと、 前記第４のパワーＭＯＳトランジ
スタのゲートに接続された第４の補助用トランジスタ
と、 前記第１の補助用トランジスタのゲート及び前記第
２の補助用トランジスタのゲートに接続され、前記第１
のパワーＭＯＳトランジスタが駆動されるタイミングで
前記第２の補助用トランジスタを駆動させ、前記第２の
パワーＭＯＳトランジスタが駆動されるタイミングで前
記第１の補助用トランジスタを駆動させる第１のＲＳラ
ッチと、 前記第３の補助用トランジスタのゲート及び前
記第３の補助用トランジスタのゲートに接続され、前記
第３のパワーＭＯＳトランジスタが駆動されるタイミン
グで前記第４の補助用トランジスタを駆動させ、前記第
４のパワーＭＯＳトランジスタが駆動されるタイミング
で前記第３の補助用トランジスタを駆動させる第２のＲ
Ｓラッチとを有し、ゲート信号の電位変動を抑制するよ
うに構成する。
【０００７】第二に、前記補助トランジスタのオン抵抗
が、駆動用インバータの出力抵抗値よりも小となるよう
にする。第三に、前記パワーＭＯＳトランジスタをオン
／オフさせるタイミングとしてディレイｔ１、ｔ２を設
定した制御信号を前記ＲＳラッチに供給し、前記ＲＳラ
ッチの出力を補助トランジスタの制御信号とすることに
より、前記パワーＭＯＳトランジスタのオン／オフの切
り替えポイントを含む区間内において補助トランジスタ
をオン状態に保持してインバータの駆動能力を補助する
ように構成する。
が、駆動用インバータの出力抵抗値よりも小となるよう
にする。第三に、前記パワーＭＯＳトランジスタをオン
／オフさせるタイミングとしてディレイｔ１、ｔ２を設
定した制御信号を前記ＲＳラッチに供給し、前記ＲＳラ
ッチの出力を補助トランジスタの制御信号とすることに
より、前記パワーＭＯＳトランジスタのオン／オフの切
り替えポイントを含む区間内において補助トランジスタ
をオン状態に保持してインバータの駆動能力を補助する
ように構成する。
【０００８】第四に、前記パワーＭＯＳトランジスタの
ゲート信号の電位変動を抑制し、パワーＭＯＳトランジ
スタの同時オンによる、電源、グランド間の貫通電流の
発生を防止するように構成する。第五に、前記パワーＭ
ＯＳトランジスタのオン／オフ時の立ち上がり／立ち下
がりの急峻さを緩和するため駆動用インバータの出力抵
抗を大きくし、電流駆動能力を下げ、静電容量をゆっく
り充放電させ、ゲート信号がゆっくりと変化するように
構成する。
ゲート信号の電位変動を抑制し、パワーＭＯＳトランジ
スタの同時オンによる、電源、グランド間の貫通電流の
発生を防止するように構成する。第五に、前記パワーＭ
ＯＳトランジスタのオン／オフ時の立ち上がり／立ち下
がりの急峻さを緩和するため駆動用インバータの出力抵
抗を大きくし、電流駆動能力を下げ、静電容量をゆっく
り充放電させ、ゲート信号がゆっくりと変化するように
構成する。
【０００９】
【発明の実施形態】図１は、本発明の誤動作防止回路を
備えたＨブリッジ回路の一実施例、図２は、図１よりバ
ッファの出力抵抗、補助トランジスタのオン抵抗、パワ
ートランジスタのゲートとドレイン間の静電容量を抽
出、記載した等価回路、図３は、図１の回路による動作
信号、図４は、図２の回路による動作信号である。
備えたＨブリッジ回路の一実施例、図２は、図１よりバ
ッファの出力抵抗、補助トランジスタのオン抵抗、パワ
ートランジスタのゲートとドレイン間の静電容量を抽
出、記載した等価回路、図３は、図１の回路による動作
信号、図４は、図２の回路による動作信号である。
【００１０】以下、上記の図面を参照して発明に係るト
ランジスタの誤動作、破壊防止回路の構成について詳細
に説明する。図１の様に電源５とグランド６間に直列に
接続されたＰｃｈパワーＭＯＳトランジスタ１、Ｎｃｈ
パワーＭＯＳトランジスタ２、及びＰｃｈパワーＭＯＳ
トランジスタ３、ＮｃｈパワーＭＯＳトランジスタ４
（以下、ＰｃｈおよびＮｃｈは省略する）と、その間に
接続された負荷７にて構成されたＨブリッジ回路を駆動
するため、以下の様に駆動回路を構成している。
ランジスタの誤動作、破壊防止回路の構成について詳細
に説明する。図１の様に電源５とグランド６間に直列に
接続されたＰｃｈパワーＭＯＳトランジスタ１、Ｎｃｈ
パワーＭＯＳトランジスタ２、及びＰｃｈパワーＭＯＳ
トランジスタ３、ＮｃｈパワーＭＯＳトランジスタ４
（以下、ＰｃｈおよびＮｃｈは省略する）と、その間に
接続された負荷７にて構成されたＨブリッジ回路を駆動
するため、以下の様に駆動回路を構成している。
【００１１】尚、前記パワーＭＯＳトランジスタ１、２
に対する駆動回路と３、４に対する駆動回路は全く同じ
のため、以降は１、２側のみについて図示して説明して
いる。パワーＭＯＳトランジスタ１、２を駆動する回路
は、通常図５に示した如くＭＯＳトランジスタ駆動用イ
ンバータ８、９のみであるが、本発明では、図１に示す
様に、駆動用インバータ８、９にインバータ１４、ＲＳ
ラッチ１５、補助トランジスタ１２、１３を付加し、タ
イミングを考慮した上で、パワートＭＯＳランジスタ
１、２のゲートへのオフ時の駆動能力を補助する様に構
成し、これによりパワーＭＯＳトランジスタ１、２のゲ
ート信号ｇａ、ｇｂの電位変動を抑制している。
に対する駆動回路と３、４に対する駆動回路は全く同じ
のため、以降は１、２側のみについて図示して説明して
いる。パワーＭＯＳトランジスタ１、２を駆動する回路
は、通常図５に示した如くＭＯＳトランジスタ駆動用イ
ンバータ８、９のみであるが、本発明では、図１に示す
様に、駆動用インバータ８、９にインバータ１４、ＲＳ
ラッチ１５、補助トランジスタ１２、１３を付加し、タ
イミングを考慮した上で、パワートＭＯＳランジスタ
１、２のゲートへのオフ時の駆動能力を補助する様に構
成し、これによりパワーＭＯＳトランジスタ１、２のゲ
ート信号ｇａ、ｇｂの電位変動を抑制している。
【００１２】また、図２は、図１の回路における駆動用
インバータ８、９の出力抵抗分であるインバータ出力抵
抗１８、１９、補助トランジスタ１２、１３のオン抵抗
分である補助トランジスタオン抵抗２０、２１、及び
１、２のゲート・ドレイン間静電容量をゲート・ドレイ
ン間静電容量１６、１７として抽出して構成したＨブリ
ッジ回路の駆動回路である。
インバータ８、９の出力抵抗分であるインバータ出力抵
抗１８、１９、補助トランジスタ１２、１３のオン抵抗
分である補助トランジスタオン抵抗２０、２１、及び
１、２のゲート・ドレイン間静電容量をゲート・ドレイ
ン間静電容量１６、１７として抽出して構成したＨブリ
ッジ回路の駆動回路である。
【００１３】なお、抵抗値は１８≫２０、１９≫２１と
なるように設定している。以下、上記の構成に基づいて
本実施例の動作について説明する。まず、パワーＭＯＳ
トランジスタ１、２の制御信号ａ、ｂには、これらパワ
ーＭＯＳトランジスタ１、２が同時オンとなることによ
り電源５、グランド６間に発生する貫通電流を防止する
ためパワーＭＯＳトランジスタ１、２をそれぞれオンさ
せる区間にディレイｔ１、ｔ２を設定する。
なるように設定している。以下、上記の構成に基づいて
本実施例の動作について説明する。まず、パワーＭＯＳ
トランジスタ１、２の制御信号ａ、ｂには、これらパワ
ーＭＯＳトランジスタ１、２が同時オンとなることによ
り電源５、グランド６間に発生する貫通電流を防止する
ためパワーＭＯＳトランジスタ１、２をそれぞれオンさ
せる区間にディレイｔ１、ｔ２を設定する。
【００１４】次いで、前記制御信号ａ、ｂをインバータ
１４、ＲＳラッチ１５にも供給し、ＲＳラッチ１５の出
力を補助トランジスタ１２、１３の制御信号ｃとして取
り出す。この制御信号ｃを補助トランジスタ１２、１３
に供給することで、前記パワーＭＯＳトランジスタ１及
びパワーＭＯＳトランジスタ２のオン／オフの切り替え
ポイントを含む区間内において補助トランジスタ１２、
または補助トランジスタ１３をオン状態に保持してイン
バータ８、９の駆動能力を補助する。
１４、ＲＳラッチ１５にも供給し、ＲＳラッチ１５の出
力を補助トランジスタ１２、１３の制御信号ｃとして取
り出す。この制御信号ｃを補助トランジスタ１２、１３
に供給することで、前記パワーＭＯＳトランジスタ１及
びパワーＭＯＳトランジスタ２のオン／オフの切り替え
ポイントを含む区間内において補助トランジスタ１２、
または補助トランジスタ１３をオン状態に保持してイン
バータ８、９の駆動能力を補助する。
【００１５】すなわち、この補助によりパワーＭＯＳト
ランジスタ１、２のゲート信号ｇａ、ｇｂの電位変動を
抑制して、パワーＭＯＳトランジスタ１、パワーＭＯＳ
トランジスタ２が同時オンとなることによる電源５、グ
ランド６間の貫通電流の発生を防止する。パワーＭＯＳ
トランジスタ１、２のオン／オフ時の立ち上がり／立ち
下がりの急峻さを緩和するために、ゲート信号ｇａ、ｇ
ｂの立ち上がり／立ち下がりを緩やかにしなければなら
ない。
ランジスタ１、２のゲート信号ｇａ、ｇｂの電位変動を
抑制して、パワーＭＯＳトランジスタ１、パワーＭＯＳ
トランジスタ２が同時オンとなることによる電源５、グ
ランド６間の貫通電流の発生を防止する。パワーＭＯＳ
トランジスタ１、２のオン／オフ時の立ち上がり／立ち
下がりの急峻さを緩和するために、ゲート信号ｇａ、ｇ
ｂの立ち上がり／立ち下がりを緩やかにしなければなら
ない。
【００１６】静電容量１６、１７は、パワーＭＯＳトラ
ンジスタ１、パワーＭＯＳトランジスタ２のサイズによ
って決まる固定値であるために実際は、インバーター出
力抵抗１８、１９を大きくし、電流駆動能力を下げ、静
電容量１６、１７がゆっくり充放電させることにより、
ゲート信号ｇａ、ｇｂがゆっくりと変化する。例とし
て、パワーＭＯＳトランジスタ１、２が両方オフの状態
からパワーＭＯＳトランジスタ２のみがオン状態に変化
した場合、パワーＭＯＳトランジスタ１、パワーＭＯＳ
トランジスタ２のドレイン側に接続された静電容量１６
の端子が逆電位に変化（電源→グランド）するため静電
容量１６に充電が行われる。
ンジスタ１、パワーＭＯＳトランジスタ２のサイズによ
って決まる固定値であるために実際は、インバーター出
力抵抗１８、１９を大きくし、電流駆動能力を下げ、静
電容量１６、１７がゆっくり充放電させることにより、
ゲート信号ｇａ、ｇｂがゆっくりと変化する。例とし
て、パワーＭＯＳトランジスタ１、２が両方オフの状態
からパワーＭＯＳトランジスタ２のみがオン状態に変化
した場合、パワーＭＯＳトランジスタ１、パワーＭＯＳ
トランジスタ２のドレイン側に接続された静電容量１６
の端子が逆電位に変化（電源→グランド）するため静電
容量１６に充電が行われる。
【００１７】前述した如く、パワーＭＯＳトランジスタ
２の電流駆動能力は、下げられているため、すぐにゲー
ト信号ｇａに電流（電荷）は補給されず結果的に電位が
逆方向（グランド）へ引っ張られた状態となり、パワー
ＭＯＳトランジスタ１のスレシホルドレベルを超えた場
合、オフに制御していたパワーＭＯＳトランジスタ１が
一瞬オンとなり、パワーＭＯＳトランジスタ２もオン状
態であるため電源／グランド間に貫通電流が発生する。
２の電流駆動能力は、下げられているため、すぐにゲー
ト信号ｇａに電流（電荷）は補給されず結果的に電位が
逆方向（グランド）へ引っ張られた状態となり、パワー
ＭＯＳトランジスタ１のスレシホルドレベルを超えた場
合、オフに制御していたパワーＭＯＳトランジスタ１が
一瞬オンとなり、パワーＭＯＳトランジスタ２もオン状
態であるため電源／グランド間に貫通電流が発生する。
【００１８】しかし、インバータ１４、ＲＳラッチ１５
によりタイミングを制御し、補助トランジスタ１２によ
りゲート信号ｇａへの電流駆動能力を補助することによ
り、逆方向への引き込みをパワーＭＯＳトランジスタ１
のスレシホルドレベル以下に抑え、電源／グランド間に
発生する貫通電流を抑制することができる。逆もまた同
様である。
によりタイミングを制御し、補助トランジスタ１２によ
りゲート信号ｇａへの電流駆動能力を補助することによ
り、逆方向への引き込みをパワーＭＯＳトランジスタ１
のスレシホルドレベル以下に抑え、電源／グランド間に
発生する貫通電流を抑制することができる。逆もまた同
様である。
【００１９】
【発明の効果】本発明に係るトランジスタの誤動作、破
壊防止回路は、駆動用インバータにインバータ、ＲＳラ
ッチ、補助トランジスタを付加し、インバータ、ＲＳラ
ッチにてタイミングを制御した補助トランジスタによ
り、ゲート信号への電流駆動能力を補助し、パワーＭＯ
Ｓトランジスタのゲート信号の電位変動を抑制する。そ
れにより、パワーＭＯＳトランジスタの誤動作を無く
し、電源、グランド間の貫通電流の発生、及びトランジ
スタの破壊を防止することが可能となる。
壊防止回路は、駆動用インバータにインバータ、ＲＳラ
ッチ、補助トランジスタを付加し、インバータ、ＲＳラ
ッチにてタイミングを制御した補助トランジスタによ
り、ゲート信号への電流駆動能力を補助し、パワーＭＯ
Ｓトランジスタのゲート信号の電位変動を抑制する。そ
れにより、パワーＭＯＳトランジスタの誤動作を無く
し、電源、グランド間の貫通電流の発生、及びトランジ
スタの破壊を防止することが可能となる。
【図１】図１は、本発明の誤動作防止回路を備えたＨブ
リッジ回路の実施例である。
リッジ回路の実施例である。
【図２】図２は、図１よりバッファの出力抵抗、補助ト
ランジスタのオン抵抗、パワートランジスタのゲートと
ドレイン間の静電容量を抽出、記載した等価回路であ
る。
ランジスタのオン抵抗、パワートランジスタのゲートと
ドレイン間の静電容量を抽出、記載した等価回路であ
る。
【図３】図３は、図１の回路による動作信号である。
【図４】図４は、図２の回路による動作信号である。
【図５】図５は、従来のＨブリッジ回路である。
【図６】図６は、図５よりバッファの出力抵抗、パワー
トランジスタのゲートとドレイン間の静電容量を抽出、
記載した等価回路である。
トランジスタのゲートとドレイン間の静電容量を抽出、
記載した等価回路である。
【図７】図７は、図５の回路による動作信号である。
【図８】図８は、図６の回路による動作信号である。
１、３ ＰｃｈパワーＭＯＳト
ランジスタ ２、４ ＮｃｈパワーＭＯＳト
ランジスタ ５ 電源 ６ グランド ７ 負荷 ８、９ トランジスタ駆動用イ
ンバータ １０、１１ 制御信号入力端子 １２、１３ 補助トランジスタ １４ インバータ １５ ＲＳラッチ １６、１７ ゲート・ドレイン間静
電容量 １８、１９ インバータ出力抵抗 ２０、２１ 補助トランジスタオン
抵抗 ａ、ｂ 制御信号 ｃ 補助トランジスタ制御
信号 ｇａ、ｇｂ、ｇｃ、ｇｄ ゲート信号 ｔ１、ｔ２ ディレイ ａ１、ａ２、ｂ１、ｂ２、 電位変動 ａ１' 、ａ２' 、ｂ１' 、ｂ２' 電位変動
ランジスタ ２、４ ＮｃｈパワーＭＯＳト
ランジスタ ５ 電源 ６ グランド ７ 負荷 ８、９ トランジスタ駆動用イ
ンバータ １０、１１ 制御信号入力端子 １２、１３ 補助トランジスタ １４ インバータ １５ ＲＳラッチ １６、１７ ゲート・ドレイン間静
電容量 １８、１９ インバータ出力抵抗 ２０、２１ 補助トランジスタオン
抵抗 ａ、ｂ 制御信号 ｃ 補助トランジスタ制御
信号 ｇａ、ｇｂ、ｇｃ、ｇｄ ゲート信号 ｔ１、ｔ２ ディレイ ａ１、ａ２、ｂ１、ｂ２、 電位変動 ａ１' 、ａ２' 、ｂ１' 、ｂ２' 電位変動
Claims (5)
- 【請求項１】 電源とグランドとの間に直列接続された
第１のパワーＭＯＳトランジスタ及び第２のパワーＭＯ
Ｓトランジスタと、前記電源とグランドとの間に直列接
続された第３のパワーＭＯＳトランジスタ及び第４のパ
ワーＭＯＳトランジスタとを具備し、負荷に対して印加
電位方向を制御可能なＨブリッジ回路において、前記第１のパワーＭＯＳトランジスタのゲートに接続さ
れた第１の補助用トランジスタと、 前記第２のパワーＭＯＳトランジスタのゲートに接続さ
れた第２の補助用トランジスタと、 前記第３のパワーＭＯＳトランジスタのゲートに接続さ
れた第３の補助用トランジスタと、 前記第４のパワーＭＯＳトランジスタのゲートに接続さ
れた第４の補助用トランジスタと、 前記第１の補助用トランジスタのゲート及び前記第２の
補助用トランジスタのゲートに接続され、前記第１のパ
ワーＭＯＳトランジスタが駆動されるタイミングで前記
第２の補助用トランジスタを駆動させ、前記第２のパワ
ーＭＯＳトランジスタが駆動されるタイミングで前記第
１の補助用トランジスタを駆動させる第１のＲＳラッチ
と、 前記第３の補助用トランジスタのゲート及び前記第３の
補助用トランジスタのゲートに接続され、前記第３のパ
ワーＭＯＳトランジスタが駆動されるタイミングで前記
第４の補助用トランジスタを駆動させ、前記第４のパワ
ーＭＯＳトランジスタが駆動されるタイミングで前記第
３の補助用トランジスタを駆動させる第２のＲＳラッチ
と を有し、 ゲート信号の電位変動を抑制するようにしたことを特徴
とするトランジスタの誤動作、破壊防止回路。 - 【請求項２】前記補助トランジスタのオン抵抗が、駆動
用インバータの出力抵抗値よりも小となるようにしたこ
とを特徴とする請求項１のトランジスタの誤動作、破壊
防止回路。 - 【請求項３】前記パワーＭＯＳトランジスタをオン／オ
フさせるタイミングとしてディレイｔ１、ｔ２を設定し
た制御信号を前記ＲＳラッチに供給し、前記ＲＳラッチ
の出力を補助トランジスタの制御信号とすることによ
り、前記パワーＭＯＳトランジスタのオン／オフの切り
替えポイントを含む区間内において補助トランジスタを
オン状態に保持してインバータの駆動能力を補助するよ
うに構成したことを特徴とする請求項１記載のトランジ
スタの誤動作、破壊防止回路。 - 【請求項４】前記パワーＭＯＳトランジスタのゲート信
号の電位変動を抑制し、パワーＭＯＳトランジスタの同
時オンによる電源、グランド間に発生する貫通電流を防
止するように構成したことを特徴とする請求項１記載の
トランジスタの誤動作、破壊防止回路。 - 【請求項５】前記パワーＭＯＳトランジスタのオン／オ
フ時の立ち上がり／立ち下がりの急峻さを緩和するため
に駆動用インバータの出力抵抗を大きくし、電流駆動能
力を下げ、静電容量をゆっくり充放電させ、ゲート信号
がゆっくりと変化するように構成したことを特徴とする
請求項１記載のトランジスタの誤動作、破壊防止回路。
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