JP5332498B2 - インダクタ駆動回路 - Google Patents

Description

本発明は、コイルのようなインダクタに駆動電流を流すインダクタ駆動技術に関し、例えばブラシレス直流モータを回転駆動するモータ駆動用ＩＣ（半導体集積回路）のドライバ回路に利用して有効な技術に関する。

近年、電子機器には色々な用途でモータが使用されている。例えば、パーソナルコンピュータなどの電子機器は、内部電子部品（特にＣＰＵ）が高熱にならないように冷却するファンを回転させるためのモータやＤＶＤを回転させるためのスピンドルモータが設けられており、これらのモータを駆動するモータ駆動用ＩＣが種々提供されている。

また、単相全波駆動ブラシレスファンモータの駆動方式として、永久磁石が固着されたロータの回転位置をホール素子で検出し、そのホール素子の出力に基づいてモータの固定子コイルに流す駆動電流を制御する方式がある。さらに、静音化（回転ノイズの抑制）およびフライバック電圧（逆起電圧）の抑制を目的として、コイル駆動信号のスルーレート（単位時間当りの駆動信号変化量）を小さくしたいわゆるソフトスイッチング駆動方式が用いられている（例えば特許文献１参照）。
特開２００２−３２５４７９号公報

本発明者らは、プッシュプル型の出力段を有するドライバ回路を備えたモータ駆動回路において、コイル駆動時における駆動電流の急激な変化に伴う逆起電圧を抑制するため、図５に示すように、プッシュプル出力段を構成するプル側のＭＯＳＦＥＴ（電界効果トランジスタ：以下ＭＯＳトランジスタと称する）のゲート端子を駆動する論理ゲート回路（図ではインバータ）との間に抵抗Ｒ１，Ｒ２をそれぞれ接続し、ＭＯＳトランジスタＮＭ１，ＮＭ２のドレイン・ゲート間のミラー容量Ｃｍ１，Ｃｍ２を利用してゲート端子を高インピーダンス駆動することでスルーレートを制御する技術について検討した。

図５のようなドライバ回路にあっては、ドライバの入力信号が急峻な場合、抵抗Ｒ１，Ｒ２を設けないものでは図７に破線で示すように、ＭＯＳトランジスタＮＭ１，ＮＭ２のゲート電圧ＮＧ１，ＮＧ２の変化が急峻となってドレイン電流の変化が大きくなるが、抵抗Ｒ１，Ｒ２を設けることで図７に実線で示すように、ＭＯＳトランジスタＮＭ１，ＮＭ２のゲート電圧ＮＧ１，ＮＧ２の変化を緩やかにしてドレイン電流の変化を小さくし、逆起電圧を抑制することができるという利点がある。

しかしながら、駆動信号のスルーレートを小さくした図５のモータ駆動回路においては、図７のように非通電時間が長い場合は問題ないが、図６に示すように非通電時間が短くなったときには、ＭＯＳトランジスタＮＭ１，ＮＭ２のゲート電圧ＮＧ１，ＮＧ２が完全にローレベルに変化する前にＭＯＳトランジスタＰＭ１，ＰＭ２がオン状態にされることがあるため、貫通電流が流れてしまうという課題があることが分かった。

この発明は上記のような課題に着目してなされたもので、その目的とするところは、インダクタに流れる電流の変化を小さくして逆起電圧を抑制しかつ貫通電流を防止することができるインダクタ駆動回路を提供することにある。

上記目的を達成するため、この発明は、第１の電源電圧端子と第２の電源電圧端子との間に直列形態に接続された２以上のトランジスタを有するプッシュプル出力段を備え、該出力段のいずれかのトランジスタの制御端子と前段の論理ゲート回路との間に抵抗手段が接続され、出力端子には負荷としてのインダクタの一方の端子が接続されるインダクタ駆動回路において、前記抵抗手段が接続されている前記出力段のトランジスタの制御端子には、該トランジスタと直列形態に接続されている他のトランジスタがオン状態にされた際に当該トランジスタをオフ状態へ移行させるようにその制御端子を低インピーダンス駆動可能にするインピーダンス切替え手段が設けるように構成したものである。

このような構成によれば、出力段のトランジスタの制御端子と前段の論理ゲート回路との間に接続されている抵抗手段によって当該トランジスタが高インピーダンス駆動されるため、インダクタ駆動信号のスルーレートが低くなりインダクタに流れる電流の変化が小さくなって逆起電圧を抑制することができるとともに、出力段の直列形態に接続されているトランジスタのいずれかをオフ状態にするように制御することによって貫通電流が流れるのを防止することができる。

ここで、望ましくは、前記インピーダンス切替え手段は、前記抵抗手段と並列に接続されたスイッチ素子あるいは、前記抵抗手段が接続されている前記トランジスタの制御端子と第１又は第２の電源電圧端子との間に接続されたスイッチ素子により構成する。そして、スイッチ素子は、制御端子に前記抵抗手段が接続されているトランジスタが前記出力段の一方のトランジスタである場合には前記第２制御信号によってオン、オフされ、制御端子に前記抵抗手段が接続されているトランジスタが前記出力段の他方のトランジスタである場合には前記第１制御信号によってオン、オフされるように構成する。これにより、素子を１つ追加するだけの簡単な設計変更で、出力段の抵抗手段が接続されているトランジスタの制御端子を低インピーダンス駆動可能にするインピーダンス切替え手段を実現することができる。
また、第１制御信号を受けて前記出力段の一方のトランジスタをオン、オフさせる信号を生成する第１論理ゲートと、前記第１制御信号とは逆相の第２制御信号を受けて前記出力段の他方のトランジスタをオン、オフさせる信号を生成する第２論理ゲートとを有し前記２個のトランジスタを相補的にオン、オフさせる信号を生成する論理回路を設け、前記第１論理ゲートには、前記他方のトランジスタの制御端子に印加される信号が帰還入力され、前記第２論理ゲートには、前記一方のトランジスタの制御端子に印加される信号が帰還入力されるように構成すると良い。

さらに、望ましくは、前記出力段は、第１の電源電圧端子と第２の電源電圧端子との間に直列に接続されたＰチャンネルＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジスタからなり、前記抵抗手段は前記ＮチャンネルＭＯＳトランジスタのゲート端子と前段の論理ゲート回路との間に接続されているように構成する。これにより、ＰチャンネルＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジスタからなるプッシュプル型の出力段を有するインダクタ駆動回路において、インダクタに流れる電流の変化を小さくして逆起電圧を抑制するとともに、貫通電流が流れるのを防止することができる。

ここで、上記インダクタ駆動回路はモータの駆動コイルを駆動するものであっても良い。これにより、モータを回転駆動するモータ駆動回路において、コイルに流れる電流の変化を小さくして逆起電圧を抑制するとともに、貫通電流が流れるのを防止することができる。

本発明によると、インダクタに流れる電流の変化を小さくして逆起電圧を抑制しかつ貫通電流を防止することができるインダクタ駆動回路を実現することができるという効果がある。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明に係るインダクタ駆動回路を適用して好適なモータ回転駆動システムの概略構成を示す。図１において、ＨＬは回転検出用のホール素子、Ｌ１はモータの駆動コイル、ＤＲＶ１，ＤＲＶ２はコイルＬ１に電流を流すドライバ回路、ＣＮＴはホール素子の出力に基づいてドライバ回路ＤＲＶ１，ＤＲＶ２を制御してコイルＬ１に電流を流すタイミングを制御する回転制御回路であり、回転制御回路ＣＮＴおよびドライバ回路ＤＲＶ１，ＤＲＶ２は単結晶シリコンのような半導体チップ上にモータ駆動用ＩＣ（半導体集積回路）として形成される。

図２は、図１のモータ回転駆動システムにおけるインダクタ駆動回路としてのドライバ回路ＤＲＶ１，ＤＲＶ２の具体的な回路構成例を示す。ドライバ回路ＤＲＶ１とＤＲＶ２は、同一の構成であるので、一方のドライバ回路ＤＲＶ１について説明する。

ドライバ回路ＤＲＶ１は、電源電圧端子と接地点との間に直列に接続されたＰチャンネルＭＯＳトランジスタＰＭ１およびＮチャンネルＭＯＳトランジスタＮＭ１からなるプッシュプル型の出力段と、回転制御回路ＣＮＴからの制御信号ＰＧＮ１，ＮＧＮ１，ＰＧＮ２，ＮＧＮ２を受けて出力段のＭＯＳトランジスタＰＭ１，ＮＭ１のゲート駆動電圧ＰＧ１，ＮＧ１を生成する論理回路部ＬＧ１とを備え、ＭＯＳトランジスタＰＭ１とＮＭ１の接続ノードが出力端子ＯＵＴ１に結合され該出力端子ＯＵＴ１にコイルＬ１の一方の端子が接続されている。

論理回路部ＬＧ１は、制御信号ＰＧＮ１が一方の入力端子に入力されるＮＯＲゲートＧ１と、該ＮＯＲゲートＧ１の出力を反転するインバータＩＮＶ１と、制御信号ＮＧＮ１の反転信号が一方の入力端子に入力されるＮＡＮＤゲートＧ２と、該ＮＡＮＤゲートＧ２の出力を反転するインバータＩＮＶ２などを備え、インバータＩＮＶ１の出力がＮＡＮＤゲートＧ２の他方の入力端子に、またインバータＩＮＶ２の出力がＮＯＲゲートＧ１の他方の入力端子にそれぞれ入力されている。

そのため、制御信号ＰＧＮ１がハイレベルに変化してＰチャンネルＭＯＳトランジスタＰＭ１のゲート電圧ＰＧ１がハイレベルに変化し、ＰＭ１がオフに近づくと同時にＮＡＮＤゲートＧ２がＰＧ１のハイレベルを認識してインバータＩＮＶ２の出力がハイレベルに変化してＮチャンネルＭＯＳトランジスタＮＭ１をオンさせる。

また、制御信号ＮＧＮ１がハイレベルに変化してＮチャンネルＭＯＳトランジスタＮＭ１のゲート電圧ＮＧ１がローレベルに変化し、ＮＭ１がオフに近づくと同時にＮＯＲゲートＧ１がＮＧ１のローレベルを認識してインバータＩＮＶ１の出力がローレベルに変化してＰチャンネルＭＯＳトランジスタＰＭ１をオンさせる。

このように、ＰＭ１のオフ近傍でＮＭ１がオン状態、ＮＭ１のオフ近傍でＰＭ１がオン状態になるように構成されているため、ＰＭ１，ＮＭ１は非常に大きな素子で寄生容量が大きいにもかかわらず、インバータＩＮＶ１，ＩＮＶ２を構成する素子は比較的小さなサイズであってもＰＭ１，ＮＭ１に貫通電流を流すことなく駆動することができる。

図３には、ドライバ回路ＤＲＶ１，ＤＲＶ２の制御信号ＰＧＮ１，ＮＧＮ１，ＰＧＮ２，ＮＧＮ２のタイミング波形が示されている。図３から分かるように、ドライバ回路ＤＲＶ１の制御信号ＰＧＮ１，ＮＧＮ１とドライバ回路ＤＲＶ２のＰＧＮ２，ＮＧＮ２とは、互いに相補的な信号とされており、これによってドライバ回路ＤＲＶ１の出力段のＰチャンネルＭＯＳトランジスタＰＭ１がオン状態にされるときドライバ回路ＤＲＶ２の出力段ではＮチャンネルＭＯＳトランジスタＮＭ２がオン状態にされ、順方向の電流がコイルＬ１に流される。また、ドライバ回路ＤＲＶ１の出力段のＮチャンネルＭＯＳトランジスタＮＭ１がオン状態にされるときドライバ回路ＤＲＶ２の出力段ではＰチャンネルＭＯＳトランジスタＰＭ２がオン状態にされ、逆方向の電流がコイルＬ１に流される。

さらに、図２のドライバ回路ＤＲＶ１，ＤＲＶ２においては、インバータＩＮＶ２とＮチャンネルＭＯＳトランジスタＮＭ１との間およびインバータＩＮＶ４とＮチャンネルＭＯＳトランジスタＮＭ２との間に、それぞれ抵抗Ｒ１およびＲ２が接続されているとともに、該抵抗Ｒ１，Ｒ２と並列にＮチャンネルＭＯＳトランジスタなどからなるスイッチ素子ＳＷ１，ＳＷ２が接続されている。そして、スイッチ素子ＳＷ１は論理回路部ＬＧ１に入力される制御信号ＰＧＮ１によって、またスイッチ素子ＳＷ２は論理回路部ＬＧ２に入力される制御信号ＰＧＮ２によってそれぞれオン、オフ制御されるように構成されている。

次に、図２のドライバ回路ＤＲＶ１，ＤＲＶ２の動作を説明する。図２のドライバ回路ＤＲＶ１，ＤＲＶ２においては、インバータＩＮＶ２とＮチャンネルＭＯＳトランジスタＮＭ１との間およびインバータＩＮＶ４とＮチャンネルＭＯＳトランジスタＮＭ２との間に、それぞれ抵抗Ｒ１およびＲ２が接続されているため、ＮＭ１とＮＭ２のドレイン・ゲート間に存在するミラー容量Ｃｍ１Ｃｍ２とによって高インピーダンス駆動回路が構成され、ＮＭ１とＮＭ２のゲート電圧ＮＧ１，ＮＧ２は、図３に破線で示すように立ち上がりと立ち下がりが緩やかに変化される。これによって、コイルＬ１に流れる電流が急峻に変化するのが防止され、逆起電圧が抑制される。

また、スイッチ素子ＳＷ１，ＳＷ２のない図５のドライバ回路にあっては、図６に示すように非通電時間が短くなったときに、ＭＯＳトランジスタＮＭ１，ＮＭ２のゲート電圧ＮＧ１，ＮＧ２が完全にローレベルに変化する前にＭＯＳトランジスタＰＭ１，ＰＭ２がオン状態にされ、貫通電流が流れてしまうことがある。

これに対し、図２のドライバ回路ＤＲＶ１，ＤＲＶ２においては、ゲート電圧ＮＧ１，ＮＧ２がローレベルに変化する途中でＰＭ１，ＰＭ２のゲート電圧ＰＧ１，ＰＧ２がローレベルに変化されると、スイッチ素子ＳＷ１，ＳＷ２もオン状態にされて抵抗Ｒ１，Ｒ２の端子間が短絡されて低インピーダンスに変化する。そのため、ＭＯＳトランジスタＮＭ１，ＮＭ２のゲート電圧ＮＧ１，ＮＧ２は急速にローレベルに変化してＮＭ１，ＮＭ２が速やかにオフ状態にされるようになる（図３のタイミングｔ１，ｔ２）。その結果、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタが同時にオン状態になって貫通電流が流れるのが防止される。

図４には、上記実施例のドライバ回路ＤＲＶ１，ＤＲＶ２の変形例が示されている。この変形例のドライバ回路は、抵抗Ｒ１，Ｒ２と並列にスイッチ素子ＳＷ１，ＳＷ２を設ける代わりに、ＮチャンネルＭＯＳトランジスタＮＭ１，ＮＭ２のゲート端子と接地点との間にプルダウン用のスイッチ素子ＳＷ１，ＳＷ２を設けたものである。スイッチ素子ＳＷ１，ＳＷ２は、図３の回路と同様、制御信号ＰＧＮ１，ＰＧＮ２によってそれぞれオン、オフ制御されるように構成される。

この変形例のドライバ回路も、図３の回路と同様、ゲート電圧ＮＧ１，ＮＧ２がローレベルに変化する途中でＰＭ１，ＰＭ２のゲート電圧ＰＧ１，ＰＧ２がローレベルに変化されると、スイッチ素子ＳＷ１，ＳＷ２がオン状態にされて、ＮＭ１，ＮＭ２のゲート電圧ＮＧ１，ＮＧ２が急速にローレベルに変化してＮＭ１，ＮＭ２が速やかにオフ状態にされる。

以上、本発明の一実施形態について述べたが、本発明は前記実施形態に限定されるものでなく、各種の変更が可能である。例えば、前記実施形態においては、ドライバ回路の出力段のＮチャンネルＭＯＳトランジスタの入力部に直列に抵抗をつける例について述べたが、ＰチャンネルＭＯＳトランジスタの入力部に直列に抵抗をつけることによっても同様の原理で可能である。また、前記実施形態においては、ドライバ回路の出力段が直列形態のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタで構成されているものを示したが、２個の同一導電型のＭＯＳトランジスタもしくはバイポーラトランジスタが直列に接続されている出力段を有するドライバ回路にも適用することができる。

また、論理回路部ＬＧ１，ＬＧ２は、図２のような構成に限定されず、例えば出力段の２つのトランジスタを同時にオフ状態に制御することが可能ないわゆるトライステート型の出力段として動作させることができるような信号を生成する構成とすることも可能である。

さらに、前記実施形態においては、ファンモータなどの単相のモータ回転駆動回路に適用したものを説明したが、本発明は３相で交流駆動するモータの回転駆動回路やソレノイドを駆動する回路にも適用することができる。

本発明に係るインダクタ駆動回路を適用して好適なモータ回転駆動システムの概略構成を示すブロック図である。 図１のモータ回転駆動システムにおけるインダクタ駆動回路としてのドライバ回路の具体例を示す回路構成図である。 実施例のドライバ回路の動作を示すタイムチャートである。 実施例のドライバ回路の変形例を示す回路構成図である。 本発明に先立って検討したモータ回転駆動システムのドライバ回路の一例を示すブロック図である。 図５のドライバ回路の非通電時間が短い場合の動作を示すタイムチャートである。 図５のドライバ回路の非通電時間が長い場合の動作を示すタイムチャートである。

符号の説明

ＨＬ ホール素子
Ｌ１ モータの駆動コイル
ＤＲＶ１，ＤＲＶ２ ドライバ回路
ＰＭ１，ＮＭ１，ＰＭ２，ＮＭ２ 出力段のトランジスタ
ＬＧ１，ＬＧ２ 論理回路部
ＳＷ１，ＳＷ２ スイッチ素子

Claims (3)

1. 第１の電源電圧端子と第２の電源電圧端子との間に直列形態に接続された２個のトランジスタを有するプッシュプル出力段と、
   第１制御信号を受けて前記出力段の一方のトランジスタをオン、オフさせる信号を生成する第１論理ゲートと、前記第１制御信号とは逆相の第２制御信号を受けて前記出力段の他方のトランジスタをオン、オフさせる信号を生成する第２論理ゲートとを有し前記２個のトランジスタを相補的にオン、オフさせる信号を生成する論理回路と、
   を備え、前記出力段のいずれかのトランジスタの制御端子と前段の前記論理回路との間に抵抗手段が接続され、出力端子には負荷としてのインダクタの一方の端子が接続されるインダクタ駆動回路であって、
   前記第１論理ゲートには、前記他方のトランジスタの制御端子に印加される信号が帰還入力され、前記第２論理ゲートには、前記一方のトランジスタの制御端子に印加される信号が帰還入力されるように構成され、
   前記抵抗手段が接続されている前記出力段のトランジスタの制御端子には、該トランジスタと直列形態に接続されている他のトランジスタがオン状態にされた際に当該トランジスタをオフ状態へ移行させるようにその制御端子を低インピーダンス駆動可能にするインピーダンス切替え手段が設けられ、
   前記インピーダンス切替え手段は、前記抵抗手段と並列に接続されたスイッチ素子であり、
   該スイッチ素子は、制御端子に前記抵抗手段が接続されているトランジスタが前記一方のトランジスタである場合には前記第２制御信号によってオン、オフされ、制御端子に前記抵抗手段が接続されているトランジスタが前記他方のトランジスタである場合には前記第１制御信号によってオン、オフされるように構成されていることを特徴とするインダクタ駆動回路。
2. 前記出力段は、第１の電源電圧端子と第２の電源電圧端子との間に直列に接続されたＰチャンネルＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジスタからなり、前記抵抗手段は前記ＮチャンネルＭＯＳトランジスタのゲート端子と前段の前記論理回路との間に接続されていることを特徴とする請求項１に記載のインダクタ駆動回路。
3. 前記インダクタはモータの駆動コイルであることを特徴とする請求項１または２に記載のインダクタ駆動回路。

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