WO2005109616A1 - Pwm駆動回路 - Google Patents

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WO2005109616A1
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pwm
load driving
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Seiichi Yamamoto
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Rohm Co., Ltd
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
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    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Definitions

  • the present invention relates to a PWM drive circuit, and more particularly, to a PWM drive circuit that can reduce switching noise.
  • slew rate control is generally performed to reduce switching noise (for example, see Paragraph 0007 of Patent Document 1). Slew rate control is intended to reduce the switching noise by slowing the rise or fall of the gate voltage of the load driving power MOS transistor.
  • the PWM drive circuit in FIG. 5 includes P-channel MOS transistors (hereinafter, referred to as PMOS transistors) Ql, Q3, and Q5, N-channel MOS transistors (hereinafter, referred to as NMOS transistors) Q2, Q4, and Q6, and a resistor R1. And R2, and an output terminal 3.
  • PMOS transistors P-channel MOS transistors
  • NMOS transistors N-channel MOS transistors
  • R1 N-channel MOS transistors
  • An output terminal of the inverter circuit 1 including the PMOS transistor Q1 and the NMOS transistor Q2 is connected to the gate of the PMOS transistor Q5 via the resistor R1, and an output terminal of the inverter circuit 2 including the PMOS transistor Q3 and the NMOS transistor Q4. Is connected to the gate of the NMOS transistor Q6 via the resistor R2.
  • the constant voltage V is applied to the source of the PMOS transistor Q5, and the source of the NMOS transistor Q6 is grounded.
  • the inverter circuit 1 inverts the input PWM voltage V and outputs it. Inverter circuit
  • the output of 1 is supplied to the gate of the PMOS transistor Q5 via the CR circuit composed of the resistor R1 and the capacitance of the PMOS transistor Q5 (capacitance between the gate and source ⁇ ⁇ ⁇ capacitance between the gate and back gate). Rise or fall of gate voltage The power S becomes gentle.
  • the inverter circuit 2 inverts the input PWM voltage V and outputs it. Inverter circuit
  • the output of (2) is supplied to the gate of the NMOS transistor Q6 via the CR circuit consisting of the resistor R2 and the capacitance of the NMOS transistor Q6 (capacitance between the gate and source / capacitance between the gate and back gate).
  • the gate voltage of Q6 rises or falls slowly.
  • the PMOS transistor Q5 turns off and the NMOS transistor Q6 turns on, so that the value of the output voltage V output from the output terminal 3 becomes almost zero.
  • FIG. 6 shows another configuration example of a conventional PWM drive circuit in which slew rate control is performed.
  • the same parts as those in FIG. 5 are denoted by the same reference numerals, and detailed description will be omitted.
  • the resistor R1 is removed from the PWM drive circuit of Fig. 5, and instead, a series circuit of the resistors R3 and R4 is connected between the drain of the PMOS transistor Q1 and the drain of the NMOS transistor Q2. Connected to the gate of the PMOS transistor Q5 at the connection node of the resistors R3 and R4, and further removed the resistor R2.Instead, provided immediately after the resistors R5 and R6, the NMOS is connected to the connection node of the resistors R5 and R6. In this configuration, the gate of transistor Q6 is connected.
  • the PWM drive circuit shown in Fig. 6 is a power MOS transistor for driving a load by a CR circuit including a resistor R3 or R4 and the capacity of the PMOS transistor Q5 (gate-source capacity, gate-back gate capacity, etc.).
  • the rise or fall of the gate voltage of a certain PMOS transistor Q5 becomes slow, and the resistance R5 or R6 and the NMOS transistor
  • the CR circuit consisting of the capacitor Q6 (gate-source capacitance, gate-back-gate capacitance, etc.) makes it possible for the gate voltage of the NMOS transistor Q6, which is the power MOS transistor for load driving, to rise or fall slowly. Switching noise can be reduced as in the case of the PWM drive circuit of FIG.
  • Patent Document 1 JP 2001-204187 A
  • FIG. 7A shows the timing chart. Note that the gate voltage V of the PMOS transistor Q5 is
  • the gate voltage V and output voltage V of transistor Q6 are output from output terminal 3.
  • Gate voltage V of transistor Q6 rises slowly according to the time constant of the CR circuit
  • the NMOS transistor Q6 switches from off to on.
  • the gate voltage V of the NMOS transistor Q6 is set to the time constant of the CR circuit until the predetermined value (V) is reached (t3).
  • the NMOS transistor Q6 was unable to obtain a sufficiently low on-resistance during the period from the time t2 to the time t3.
  • Patent Document 1 in a drive control device that drives a motor by PWM control, a switching circuit and a switching loss are reduced by providing a resonance circuit and a backflow prevention diode.
  • a new problem such as the coil of the resonance circuit hindering the miniaturization of the device occurs.
  • an object of the present invention is to provide a V ⁇ PWM drive circuit with small switching noise and switching loss.
  • a PWM drive circuit includes a load driving field effect transistor, a slew rate of a voltage based on a PWM voltage reduced, and a voltage having a reduced slew rate applied to the load drive.
  • a slew rate control unit that supplies the gate of the load driving field effect transistor, and during a gate voltage transition period in which the gate voltage of the load driving field effect transistor fluctuates, the output voltage of the load driving field effect transistor substantially reverses.
  • the operation of the slew rate control unit is stopped and the gate potential of the load driving field effect transistor is set to a predetermined value.
  • a gate voltage controller for raising or lowering the value.
  • the output voltage of the load driving field effect transistor substantially reverses, and the load driving field effect transistor becomes inoperable.
  • the load driving field effect transistor fluctuates quickly, so that the load driving field effect transistor switches from off to on and the power gate voltage is completely inverted. This can shorten the period of time required to complete.
  • the period during which the load-driving field-effect transistor has a large on-resistance is shortened, and the switching loss can be reduced.
  • the gate voltage of the load driving field effect transistor is set to a slew rate until the output voltage of the load driving field effect transistor is substantially inverted. According to the characteristics of the control unit Similarly, since it changes gradually, switching noise can be reduced.
  • the gate voltage control unit detects the PWM voltage and the output voltage of the load driving field effect transistor, and the value of the PWM voltage turns on the load driving field effect transistor.
  • the slew rate control unit only when the output voltage of the load driving field effect transistor is substantially equal to the value obtained when the load driving field effect transistor is completely on. Stop the operation and raise or lower the gate potential of the load driving field effect transistor to a predetermined value.
  • the PWM drive circuit according to the present invention can be applied to a motor drive circuit, a DC-DC converter, and the like.
  • FIG. 1 is a diagram showing a configuration example of a PWM drive circuit according to the present invention.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of a PWM drive circuit in FIG. 1;
  • FIG. 3A is a time chart of voltages of respective parts of the PWM drive circuit shown in FIG.
  • FIG. 3B is a time chart of the voltage of each part of the PWM drive circuit shown in FIG.
  • FIG. 4 is a block diagram showing a configuration example of a motor drive circuit according to the present invention.
  • FIG. 5 is a diagram showing one configuration example of a conventional PWM drive circuit.
  • FIG. 6 is a diagram showing another configuration example of a conventional PWM drive circuit.
  • FIG. 7A is a time chart of the voltage of each part of the PWM drive circuit shown in FIGS. 5 and 6.
  • FIG. 7B is a time chart of the voltage of each part of the PWM drive circuit shown in FIGS. 5 and 6. Explanation of reference numerals [0026] 1 and 2 inverter circuits
  • FIG. 1 shows a configuration example of a PWM drive circuit according to the present invention.
  • the same parts as those in FIG. 6 are denoted by the same reference numerals, and detailed description will be omitted.
  • the PWM drive circuit according to the present invention shown in FIG. 1 has a configuration in which gate voltage control units 4 and 5 are newly provided in the PWM drive circuit of FIG.
  • the gate voltage controller 4 controls the output voltage V and
  • the gate voltage of the PMOS transistor Q5 is rapidly reduced, and the time until the gate voltage of the PMOS transistor Q5 is completely inverted is shortened.
  • the gate voltage control unit 5 detects the output voltage V and the PWM voltage V and outputs
  • the voltage V decreases to a predetermined value of zero) and is generally inverted and the PWM voltage V power o
  • the gate voltage of the NMOS transistor Q6 is quickly increased by raising the gate potential of the NMOS transistor Q6, and the gate voltage of the NMOS transistor Q6 is increased. Shorten the time until the gate voltage completely reverses.
  • the PWM drive circuit according to the present invention shown in FIG. 1 includes the gate voltage control units 4 and 5 performing the above operation, the load driving power MOS transistors such as the PMOS transistor Q5 and the NMOS transistor Q6 are turned off.
  • the period until the gate voltage is completely reversed after switching on can be shortened.
  • the period during which the on-resistance of the load driving power MOS transistor is large is shortened, and the switching loss can be reduced.
  • the load driving power MOS transistor is turned on by the inversion of the PWM voltage V.
  • the load driving power supply is used until the output voltage V is substantially inverted.
  • the switching noise can be reduced because the gate voltage of one MOS transistor changes gradually as before according to the time constant of the CR circuit.
  • the gate voltage control circuit 4 detects only the output voltage V, and the output voltage V
  • the gate voltage control circuit 5 detects only the output voltage V, and the output voltage V
  • the gate potential of the NMOS transistor Q6 can be raised by reducing it to a predetermined value (zero) and generally reversing the power. Unnecessary power The power for driving the load The gate potential of the MOS transistor rises or bows. It is desirable to use the configuration shown in Fig. 1 to prevent it from falling. Also, in the PWM drive circuit of FIG. 1, the resistors R3 and R4 are also removed, and instead one end is connected to the connection node between the SPMOS transistor Q1 and the NMOS transistor Q2 and the other end is connected to the gate of the PMOS transistor Q5 and the gate voltage control unit 4.
  • a resistor connected to the node is provided, and the resistors R5 and R6 are removed.Instead, one end is connected to the connection node between the PMOS transistor Q3 and the NMOS transistor Q4, and the other end is connected to the gate of the NMOS transistor Q6 and the gate voltage controller. Even in the configuration in which the resistor connected to the connection node 5 is provided, the switching noise and the switching loss can be reduced similarly to the PWM drive circuit of FIG.
  • FIG. 2 shows an example of a circuit configuration of the PWM drive circuit of FIG.
  • the same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description will be omitted.
  • the gate control unit 4 is configured by the AND gate 6 and the NMOS transistor Q7, and the gate control unit 5 is configured by the OR gate 7 and the PMOS transistor Q8. Make up.
  • the drain of the NMOS transistor Q7 is connected to the gate of the PMOS transistor Q5, and the source of the NMOS transistor Q7 is grounded. And the AND gate 6 outputs the output voltage V
  • the drain of the PMOS transistor Q8 is connected to the gate of the NMOS transistor Q6, and the constant voltage V is applied to the source of the PMOS transistor Q8.
  • the OR of the output voltage V and the PWM voltage V is applied to the gate of the PMOS transistor Q8.
  • the PWM voltage V changes from the high level to the low level.
  • Figure 3A shows a time chart of the gate voltage V and output voltage V of NMOS transistor Q6.
  • the waveforms are shown when the current flows into the output terminal 3 (during current source) and when current flows into the output terminal 3 (during current sink).
  • Gate voltage V of transistor Q6 rises slowly according to the time constant of the CR circuit
  • the gate voltage V of the NMOS transistor Q6 depends on the time constant of the CR circuit.
  • the NMOS transistor Q6 is sufficiently low and the on-resistance cannot be obtained, and the period (t2 to t5 or t2 ′ to T5 ′) is the period shown in FIGS.
  • the period (t2 to t3 in FIG. 7) is shorter than when the NMOS transistor Q6 cannot obtain a sufficiently low on-resistance.
  • the gate control unit 4 including the AND gate 6 and the NMOS transistor Q7 is provided, the period during which the PMOS transistor Q5 cannot obtain a sufficiently low on-resistance is also shorter than before (see FIG. 3B).
  • the setting of the predetermined value V can be performed by adjusting the gate width Z and the gate length of the MOS transistor inside the AND gate 6.
  • the same setting (setting of the predetermined value V in FIG. 3B) can be performed for the OR gate 7 by adjusting the gate width Z gate length of the MOS transistor inside the OR gate 7.
  • the above-described PWM drive circuit according to the present invention can be applied to, for example, a DC-DC converter and a motor drive circuit.
  • a smoothing circuit for example, an inductor having one end connected to the output terminal, and a capacitor having one end connected to the other end of the inductor and the other end having a ground potential
  • a DC-DC converter with small switching noise and small switching loss can be realized.
  • FIG. 4 shows a configuration example of a motor drive circuit including a PWM drive circuit according to the present invention.
  • the motor drive circuit 8 includes a U-phase PWM drive circuit 9, a V-phase PWM drive circuit 10, a W-phase PWM drive circuit 11, and a PWM voltage generation circuit 12.
  • the U-phase PWM drive circuit 9, the V-phase PWM drive circuit 10, and the W-phase PWM drive circuit 11 have the same configuration as the PWM drive circuit of FIG.
  • the output terminal of the U-phase PWM drive circuit 9 is connected to the U-phase stator coil of the three-phase brushless motor 13, and the output terminal of the V-phase PWM drive circuit 10 is connected to the V-phase stator coil of the three-phase brushless motor 13.
  • the output terminal of the W-phase PWM drive circuit 11 is connected to the W-phase stator coil of the three-phase brushless motor 13.
  • the PWM drive circuit 12 inputs the motor voltage of each phase of the three-phase brushless motor 13, and based on the motor voltage of each phase, the PWM drive of each phase is performed.
  • the PWM drive circuit 12 included in the motor drive circuit in FIG. 4 is a PWM drive circuit that generates a PWM voltage for each phase based on the motor voltage for each phase.
  • a PWM drive circuit that receives an output signal of the rotor position detection sensor and generates a PWM voltage for each phase based on the output signal of the rotor position detection sensor may be provided.
  • the PWM drive circuit of the present invention can be applied to a motor drive circuit, a DC-DC converter, and the like. Further, the motor drive circuit can be applied to all electric devices having a motor, and the DC-DC converter can be used as a DC power supply inside the electric device.

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Abstract

　本発明のＰＷＭ駆動回路は、負荷駆動用パワーＭＯＳトランジスタＱ５（Ｑ６）と、抵抗Ｒ３（Ｒ５）またはＲ４（Ｒ６）とＭＯＳトランジスタＱ５（Ｑ６）の容量とから成り、ＰＷＭ電圧に基づく電圧のスルーレートを下げてＭＯＳトランジスタＱ５（Ｑ６）のゲートに供給するＣＲ回路と、ＭＯＳトランジスタＱ５（Ｑ６）のゲート電圧が変動するゲート電圧過渡期間において、ＭＯＳトランジスタＱ５（Ｑ６）のオフからオンへの切り替わりが完了したことを検知すると、前記ＣＲ回路の動作を停止させＭＯＳトランジスタＱ５（Ｑ６）のゲート電位を所定値に引き下げる（引き上げる）ゲート電圧制御部４（５）と、を備える。これにより、スイッチングノイズ及びスイッチング損失を小さくすることができる。

Description

明 細 書
PWM駆動回路
技術分野
[0001] 本発明は、 PWM駆動回路に関し、特にスイッチングノイズを低減することができる PWM駆動回路に関する。
背景技術
[0002] PWM駆動回路では、スイッチングノイズを低減するためにスルーレートコントロー ルが行われることが一般的である（例えば、特許文献 1の第 0007段落参照)。スルー レートコントロールとは、負荷駆動用パワー MOSトランジスタのゲート電圧の立ち上 げ或いは立ち下げをゆるやかにすることにより、スイッチングノイズの低減を図るもの である。
[0003] ここで、スルーレートコントロールが行われる従来の PWM駆動回路の一構成例を 図 5に示す。図 5の PWM駆動回路は、 Pチャネル型 MOSトランジスタ（以下、 PMO Sトランジスタという） Ql、 Q3及び Q5と、 Nチャネル型 MOSトランジスタ（以下、 NM OSトランジスタという） Q2、 Q4及び Q6と、抵抗 R1及び R2と、出力端子 3とを備えて いる。
[0004] PMOSトランジスタ Q1及び NMOSトランジスタ Q2から成るインバータ回路 1の出 力端が抵抗 R1を介して PMOSトランジスタ Q5のゲートに接続され、 PMOSトランジ スタ Q3及び NMOSトランジスタ Q4力 成るインバータ回路 2の出力端が抵抗 R2を 介して NMOSトランジスタ Q6のゲートに接続される。また、 PMOSトランジスタ Q5の ソースに定電圧 V が印加され、 NMOSトランジスタ Q6のソースが接地される。さら cc
3に共通接続される。
[0005] インバータ回路 1は入力した PWM電圧 V を反転して出力する。インバータ回路
PWM
1の出力は抵抗 R1及び PMOSトランジスタ Q5の容量 (ゲート ソース間容量ゃゲー ト一バックゲート間容量等）から成る CR回路を経由して PMOSトランジスタ Q5のゲー トに供給されるため、 PMOSトランジスタ Q5のゲート電圧の立ち上がり或いは立ち下 力 Sりがゆるやかになる。
[0006] インバータ回路 2は入力した PWM電圧 V を反転して出力する。インバータ回路
PWM
2の出力は抵抗 R2及び NMOSトランジスタ Q6の容量（ゲート ソース間容量ゃゲー ト一バックゲート間容量等）から成る CR回路を経由して NMOSトランジスタ Q6のゲ ートに供給されるため、 NMOSトランジスタ Q6のゲート電圧の立ち上がり或いは立ち 下がりがゆるやかになる。
[0007] このように負荷駆動用パワー MOSトランジスタである PMOSトランジスタ Q5及び N MOSトランジスタ Q6のゲート電圧の立ち上げ或いは立ち下げがゆるやかであるため 、スイッチングノイズを低減することができる。
[0008] そして、図 5の PWM駆動回路では、 PWM電圧 V が Highレベルのときに PMO
PWM
Sトランジスタ Q5がオンになり NMOSトランジスタ Q6がオフになるので出力端子 3か ら出力される出力電圧 V の値がほぼ V になり、 PWM電圧 V 力 SLowレベルの
OUT CC PWM
ときに PMOSトランジスタ Q5がオフになり NMOSトランジスタ Q6がオンになるので出 力端子 3から出力される出力電圧 V の値がほぼ零になる。
OUT
[0009] 続いて、スルーレートコントロールが行われる従来の PWM駆動回路の他の構成例 を図 6に示す。なお、図 6において図 5と同一の部分には同一の符号を付し詳細な説 明を省略する。
[0010] 図 6の PWM駆動回路は、図 5の PWM駆動回路から抵抗 R1を取り除き、その代わ りに抵抗 R3及び R4の直列回路を PMOSトランジスタ Q1のドレインと NMOSトランジ スタ Q2のドレインとの間に設け、抵抗 R3と抵抗 R4の接続ノードに PMOSトランジス タ Q5のゲートを接続し、さらに抵抗 R2を取り除き、その代わりに抵抗 R5及び R6の直 に設け、抵抗 R5と抵抗 R6の接続ノードに NMOSトランジスタ Q6のゲートを接続した 構成である。
[0011] 図 6の PWM駆動回路は、抵抗 R3或いは抵抗 R4と PMOSトランジスタ Q5の容量（ ゲート—ソース間容量やゲート—バックゲート間容量等）とから成る CR回路によって 負荷駆動用パワー MOSトランジスタである PMOSトランジスタ Q5のゲート電圧の立 ち上げ或いは立ち下げがゆるやかになり、抵抗 R5或いは抵抗 R6と NMOSトランジ スタ Q6の容量 (ゲート ソース間容量やゲート バックゲート間容量等）とから成る C R回路によって負荷駆動用パワー MOSトランジスタである NMOSトランジスタ Q6の ゲート電圧の立ち上げ或いは立ち下げがゆるやかになるので、図 5の PWM駆動回 路と同様にスイッチングノイズを低減することができる。
特許文献 1 :特開 2001— 204187号公報
発明の開示
発明が解決しょうとする課題
[0012] ここで、図 5や図 6に示す従来の PWM駆動回路において PWM電圧 V が High
PWM
レベルから Lowレベルに切り替わるときの PWM電圧 V 、 PMOSトランジスタ Q5
PWM
のゲート電圧 V 、 NMOSトランジスタ Q6のゲート電圧 V 及び出力電圧 V のタ
GP GN OUT
ィムチャートを図 7Aに示す。なお、 PMOSトランジスタ Q5のゲート電圧 V 、 NMOS
GP
トランジスタ Q6のゲート電圧 V 、及び出力電圧 V については、出力端子 3から
GN OUT
負荷へ電流が流出する場合 (電流ソース時)と出力端子 3へ電流が流入する場合 (電 流シンク時)のそれぞれの波形を示して 、る。
[0013] PWM電圧 V が Highレベルから Lowレベルに反転した時点（tl)から NMOSト
PWM
ランジスタ Q6のゲート電圧 V は CR回路の時定数にしたがってゆるやかに上昇する
GN
。そして、 NMOSトランジスタ Q6のゲート電圧 V が閾値 V に達した時点（t2)で
GN THN
、 NMOSトランジスタ Q6はオフからオンに切り替わる。
[0014] NMOSトランジスタ Q6がオフからオンに切り替わった後も、 NMOSトランジスタ Q6 のゲート電圧 V は所定値（ V )に達する時点 (t3)まで CR回路の時定数にした
GN CC
がってゆるやかに上昇し続ける。このため、 t2時点力も t3時点までの期間 NMOSトラ ンジスタ Q6は十分に低いオン抵抗を得ることができな力 た。
[0015] また、 PWM電圧 V 力Lowレベルから Highレベルに切り替わるときは、 PMOSト
PWM
ランジスタ Q5が十分に低いオン抵抗を得ることができない期間がある（図 7B参照)。
[0016] 図 5や図 6に示す従来の PWM駆動回路は、スルーレートコントロールによりスイツ チングノイズが低減するものの、負荷駆動用パワー MOSトランジスタがオフ力 オン に切り替わって力 ゲート電圧が完全に反転するまでの期間十分に低いオン抵抗を 得ることができな 、ためにスイッチング損失が増大すると 、う問題があった。かかる問 題は、 PWM駆動回路の出力がインダクタンス成分を含む負荷に供給される場合に 特に顕著であった。
[0017] なお、特許文献 1では、モータを PWM制御して駆動させる駆動制御装置にお ヽて 、共振回路と逆流防止ダイオードを設けることで、スイッチングノイズ及びスイッチング 損失の低減を図っている。し力しながら、このような構成では、共振回路のコイルが装 置の小型化を妨げる等の問題が新たに発生することになる。
[0018] 本発明は、上記の問題点に鑑み、スイッチングノイズ及びスイッチング損失が小さ Vヽ PWM駆動回路を提供することを目的とする。
課題を解決するための手段
[0019] 上記目的を達成するために本発明に係る PWM駆動回路は、負荷駆動用電界効 果トランジスタと、 PWM電圧に基づく電圧のスルーレートを下げ、そのスルーレートを 下げた電圧を前記負荷駆動用電界効果トランジスタのゲートに供給するスルーレート 制御部と、前記負荷駆動用電界効果トランジスタのゲート電圧が変動するゲート電圧 過渡期間において、前記負荷駆動用電界効果トランジスタの出力電圧が略反転して 前記負荷駆動用電界効果トランジスタが完全にオンであるときに得られる値と略同一 になったことを検知すると、前記スルーレート制御部の動作を停止させ前記負荷駆動 用電界効果トランジスタのゲート電位を所定値に引き上げるまたは引き下げるゲート 電圧制御部と、を備える。
[0020] このような構成によると、負荷駆動用電界効果トランジスタのゲート電圧が変動する ゲート電圧過渡期間において、負荷駆動用電界効果トランジスタの出力電圧が略反 転して負荷駆動用電界効果トランジスタが完全にオンであるときに得られる値と略同 一になると、負荷駆動用電界効果トランジスタが速やかに変動するので、負荷駆動用 電界効果トランジスタがオフからオンに切り替わって力 ゲート電圧が完全に反転す るまでの期間を短くすることができる。これにより、負荷駆動用電界効果トランジスタの オン抵抗が大きい期間が短くなり、スイッチング損失を低減することができる。また、 P WM電圧の反転により負荷駆動用電界効果トランジスタがオン力 オフに切り替わる 際に、負荷駆動用電界効果トランジスタの出力電圧が略反転するまでは負荷駆動用 電界効果トランジスタのゲート電圧がスルーレート制御部の特性にしたがって従来と 同様にゆるやかに変化するので、スイッチングノイズを低減することができる。
[0021] また、前記ゲート電圧制御部が、前記 PWM電圧と前記負荷駆動用電界効果トラン ジスタの出力電圧を検知し、前記 PWM電圧の値が前記負荷駆動用電界効果トラン ジスタをオンにするためのレベルであり且つ前記負荷駆動用電界効果トランジスタの 出力電圧の値が前記負荷駆動用電界効果トランジスタが完全にオンであるときに得 られる値と略同一である場合にのみ、前記スルーレート制御部の動作を停止させ前 記負荷駆動用電界効果トランジスタのゲート電位を所定値に引き上げるまたは引き 下げるようにしてちょい。
[0022] このような構成によると、ゲート電圧制御部が不要にスルーレート制御部の動作を 停止させ負荷駆動用電界効果トランジスタのゲート電位を所定値に引き上げるまた は引き下げることを防止できるので、負荷駆動用電界効果トランジスタのオン Zオフ 切替が PWM電圧に応じて正確に行われる。
[0023] また、本発明に係る PWM駆動回路は、モータ駆動回路や DC— DCコンバータ等 に適用することができる。
発明の効果
[0024] 本発明によると、スイッチングノイズ及びスイッチング損失が小さ!/ヽ PWM駆動回路 を実現することができる。
図面の簡単な説明
[0025] [図 1]は、本発明に係る PWM駆動回路の一構成例を示す図である。
[図 2]は、図 1の PWM駆動回路の一回路構成例を示す図である。
[図 3A]は、図 2に示す PWM駆動回路の各部電圧のタイムチャートである。
[図 3B]は、図 2に示す PWM駆動回路の各部電圧のタイムチャートである。
[図 4]は、本発明に係るモータ駆動回路の一構成例を示すブロック図である。
[図 5]は、従来の PWM駆動回路の一構成例を示す図である。
[図 6]は、従来の PWM駆動回路の他の構成例を示す図である。
[図 7A]は、図 5や図 6に示す PWM駆動回路の各部電圧のタイムチャートである。
[図 7B]は、図 5や図 6に示す PWM駆動回路の各部電圧のタイムチャートである。 符号の説明 [0026] 1、 2 インバータ回路
3 出力端子
4、 5 ゲート電圧制御部
6 ANDゲート
7 ORゲート
8 モータ駆動回路
9 U相用 PWM駆動回路
10 V相用 PWM駆動回路
11 W相用 PWM駆動回路
12 PWM電圧発生回路
13 三相ブラシレスモータ
Ql、 Q3、 Q5、 Q8 PMOSトランジスタ
Q2、 Q4、 Q6、 Q7 NMOSトランジスタ
R1〜R6 抵抗
発明を実施するための最良の形態
[0027] 本発明の一実施形態について図面を参照して以下に説明する。本発明に係る PW M駆動回路の一構成例を図 1に示す。なお、図 1において図 6と同一の部分には同 一の符号を付し、詳細な説明を省略する。
[0028] 図 1に示す本発明に係る PWM駆動回路は、図 6の PWM駆動回路にゲート電圧制 御部 4及び 5を新たに設けた構成である。ゲート電圧制御部 4は、出力電圧 V 及
OUT
び PWM電圧 V を検知し、出力電圧 V が所定値（ V )まで増加しておおむ
PWM OUT CC
ね反転し且つ PWM電圧 V が Highレベルであれば、 PMOSトランジスタ Q5のゲ
PWM
ート電位を引き下げることにより PMOSトランジスタ Q5のゲート電圧を速やかに減少 させて、 PMOSトランジスタ Q5のゲート電圧が完全に反転する迄の時間を短くする。
[0029] また、ゲート電圧制御部 5は、出力電圧 V 及び PWM電圧 V を検知し、出力
OUT PWM
電圧 V が所定値 零)まで減少しておおむね反転し且つ PWM電圧 V 力 o
OUT PWM
wレベルであれば、 NMOSトランジスタ Q6のゲート電位を引き上げることにより NM OSトランジスタ Q6のゲート電圧を速やかに増加させて、 NMOSトランジスタ Q6のゲ ート電圧が完全に反転する迄の時間を短くする。
[0030] 図 1に示す本発明に係る PWM駆動回路は、上記動作を行うゲート電圧制御部 4及 び 5を備えるので、負荷駆動用パワー MOSトランジスタである PMOSトランジスタ Q5 や NMOSトランジスタ Q6がオフ力 オンに切り替わって力 ゲート電圧が完全に反 転するまでの期間を短くすることができる。これにより、負荷駆動用パワー MOSトラン ジスタのオン抵抗が大きい期間が短くなり、スイッチング損失を低減することができる 。また、 PWM電圧 V の反転により負荷駆動用パワー MOSトランジスタがオンから
PWM
オフに切り替わる際に、出力電圧 V がおおむね反転するまでは負荷駆動用パヮ
OUT
一 MOSトランジスタのゲート電圧が CR回路の時定数にしたがって従来と同様にゆる やかに変化するので、スイッチングノイズを低減することができる。
[0031] なお、ゲート電圧制御回路 4が出力電圧 V のみを検知し、出力電圧 V が所定
OUT OUT
値（ V )まで増加しておおむね反転すれば、 PMOSトランジスタ Q5のゲート電位
CC
を引き下げ、ゲート電圧制御回路 5が出力電圧 V のみを検知し、出力電圧 V が
OUT OUT
所定値（ 零）まで減少しておおむね反転すれば、 NMOSトランジスタ Q6のゲート 電位を引き上げるようにすることも可能である力 不要に負荷駆動用パワー MOSトラ ンジスタのゲート電位が弓 Iき上がるまたは弓 Iき下がることを防止するために図 1の構 成にすることが望ましい。また、図 1の PWM駆動回路力も抵抗 R3及び R4を取り除き 、その代わりに一端力 SPMOSトランジスタ Q1と NMOSトランジスタ Q2の接続ノードに 接続され他端が PMOSトランジスタ Q5のゲートとゲート電圧制御部 4の接続ノードに 接続される抵抗を設け、さらに抵抗 R5及び R6を取り除き、その代わりに一端が PMO Sトランジスタ Q3と NMOSトランジスタ Q4の接続ノードに接続され他端が NMOSトラ ンジスタ Q6のゲートとゲート電圧制御部 5の接続ノードに接続される抵抗を設ける構 成としても、図 1の PWM駆動回路と同様に、スイッチングノイズ及びスイッチング損失 を低減することができる。
[0032] 続いて、図 1の PWM駆動回路の一回路構成例を図 2に示す。なお、図 2において 図 1と同一の部分には同一の符号を付し、詳細な説明を省略する。
[0033] 図 2の PWM駆動回路は、 ANDゲート 6及び NMOSトランジスタ Q7によってゲート 制御部 4を構成し、 ORゲート 7及び PMOSトランジスタ Q8によってゲート制御部 5を 構成している。
[0034] NMOSトランジスタ Q7のドレイン力 PMOSトランジスタ Q5のゲートに接続され、 N MOSトランジスタ Q7のソースが接地される。そして、 ANDゲート 6が、出力電圧 V
OU
と PWM電圧 V の論理積を NMOSトランジスタ Q7のゲートに供給する。
T PWM
[0035] また、 PMOSトランジスタ Q8のドレインが NMOSトランジスタ Q6のゲートに接続さ れ、 PMOSトランジスタ Q8のソースに定電圧 V が印加される。そして、 ORゲート 7 cc
力 出力電圧 V と PWM電圧 V の論理和を PMOSトランジスタ Q8のゲートに
OUT PWM
供給する。
[0036] ここで、図 2の PWM駆動回路において PWM電圧 V が Highレベルから Lowレ
PWM
ベルに切り替わるときの PWM電圧 V 、 PMOSトランジスタ Q5のゲート電圧 V 、
PWM GP
NMOSトランジスタ Q6のゲート電圧 V 及び出力電圧 V のタイムチャートを図 3A
GN OUT
に示す。なお、 PMOSトランジスタ Q5のゲート電圧 V 、 NMOSトランジスタ Q6のゲ
GP
ート電圧 V 、及び出力電圧 V については、出力端子 3から負荷へ電流が流出す
GN OUT
る場合 (電流ソース時）と出力端子 3へ電流が流入する場合 (電流シンク時)のそれぞ れの波形を示している。
[0037] PWM電圧 V が Highレベルから Lowレベルに反転した時点（tl)から NMOSト
PWM
ランジスタ Q6のゲート電圧 V は CR回路の時定数にしたがってゆるやかに上昇する
GN
。そして、 NMOSトランジスタ Q6のゲート電圧 V が閾値 V に達した時点（t2また
GN THN
は t2，）で、 NMOSトランジスタ Q6はオフからオンに切り替わる。
[0038] NMOSトランジスタ Q6がオフ力もオンに切り替わった後も、出力電圧 V が所定
OUT
値 V ( = Lowレベル）になり且つ PWM電圧 V 力 ^Lowレベルになる時点（t4また
1 PWM
は t4' )まで、 NMOSトランジスタ Q6のゲート電圧 V は CR回路の時定数にしたが
GN
つてゆるやかに上昇し続ける。 t4または t4'時点において ORゲート 7の出力が High レベルから Lowレベルに切り替わり、 PMOSトランジスタ Q8がオフからオンに切り替 わる。したがって、 t4または t4，時点以後、 NMOSトランジスタ Q6のゲート電圧 V
GN
は所定値（ V )に達する時点 (t5または t5' )まで速やかに増大する。このため、 cc
図 2に示す本発明に係る PWM駆動回路において NMOSトランジスタ Q6が十分に 低 、オン抵抗を得られな 、期間（t2〜t5または t2 '〜T5 ' )は、図 5や図 6に示す従 来の PWM駆動回路にお!ヽて NMOSトランジスタ Q6が十分に低!ヽオン抵抗を得ら れな 、期間（図 7の t2〜t3)よりも短くなる。
[0039] また、 ANDゲート 6及び NMOSトランジスタ Q7から成るゲート制御部 4を設けてい るので、 PMOSトランジスタ Q5が十分に低いオン抵抗を得られない期間も従来より 短くなる（図 3B参照)。
[0040] これにより、スルーレートを従来と同程度またはより小さくしてスイッチングノイズの低 減を図るとともに、スイッチング損失の低減を図ることができる。
[0041] 尚、上記所定値 Vの設定は、 ANDゲート 6内部の MOSトランジスタのゲート幅 Z ゲート長を調整することによって行うことができる。また、 ORゲート 7についても ORゲ ート 7内部の MOSトランジスタのゲート幅 Zゲート長を調整することによって同様の設 定（図 3B中の所定値 Vの設定)を行うことができる。
2
[0042] 上述した本発明に係る PWM駆動回路は、例えば DC— DCコンバータやモータ駆 動回路等に適用することができる。
[0043] 本発明に係る PWM駆動回路の出力端子に平滑回路 (例えば、前記出力端子に 一端が接続されるインダクタと、前記インダクタの他端に一端が接続され他端がダラ ンド電位であるコンデンサとから成る回路）を接続することによって、スイッチングノィ ズ及びスイッチング損失が小さい DC— DCコンバータを実現することができる。
[0044] 続いて、本発明に係る PWM駆動回路をモータ駆動回路に適用した場合について 説明する。本発明に係る PWM駆動回路を備えたモータ駆動回路の一構成例を図 4 に示す。モータ駆動回路 8は、 U相用 PWM駆動回路 9と、 V相用 PWM駆動回路 10 と、 W相用 PWM駆動回路 11と、 PWM電圧発生回路 12とを備えている。ここで、 U 相用 PWM駆動回路 9、 V相用 PWM駆動回路 10及び W相用 PWM駆動回路 11は 、図 2の PWM駆動回路と同一構成である。
[0045] U相用 PWM駆動回路 9の出力端子が三相ブラシレスモータ 13の U相ステータコィ ルに接続され、 V相用 PWM駆動回路 10の出力端子が三相ブラシレスモータ 13の V 相ステータコイルに接続され、 W相用 PWM駆動回路 11の出力端子が三相ブラシレ スモータ 13の W相ステータコイルに接続される。 PWM駆動回路 12は三相ブラシレ スモータ 13の各相モータ電圧を入力し、その各相モータ電圧に基づいて各相 PWM 電圧を生成し、 U相用 PWM電圧を U相用 PWM駆動回路 9に出力し、 V相用 PWM 電圧を V相用 PWM駆動回路 10に出力し、 W相用 PWM電圧を W相用 PWM駆動 回路 11に出力する。
[0046] このような構成により、スイッチングノイズ及びスイッチング損失が小さいモータ駆動 回路を実現することができる。なお、図 4のモータ駆動回路が備える PWM駆動回路 12は各相モータ電圧に基づいて各相 PWM電圧を生成した力 ロータ位置検出セン サを有する三相ブラシレスモータに接続される場合は、 PWM駆動回路 12に代えて 、ロータ位置検出センサの出力信号を入力し、そのロータ位置検出センサの出力信 号に基づ 、て各相 PWM電圧を生成する PWM駆動回路を設けるようにするとよ 、。 産業上の利用可能性
[0047] 本発明の PWM駆動回路は、モータ駆動回路や DC— DCコンバータ等に適用する ことができる。また、前記モータ駆動回路はモータを有する電気機器全般に適用する ことができ、前記 DC— DCコンバータは電気機器内部の直流電源として用いることが できる。

Claims

請求の範囲
[1] 負荷駆動用電界効果トランジスタと、
PWM電圧に基づく電圧のスルーレートを下げ、そのスルーレートを下げた電圧を 前記負荷駆動用電界効果トランジスタのゲートに供給するスルーレート制御部と、 前記負荷駆動用電界効果トランジスタのゲート電圧が変動するゲート電圧過渡期 間において、前記負荷駆動用電界効果トランジスタの出力電圧が略反転して前記負 荷駆動用電界効果トランジスタが完全にオンであるときに得られる値と略同一になつ たことを検知すると、前記スルーレート制御部の動作を停止させ前記負荷駆動用電 界効果トランジスタのゲート電位を所定値に引き上げるまたは引き下げるゲート電圧 制御部とを備える PWM駆動回路。
[2] 前記ゲート電圧制御部が、前記 PWM電圧と前記負荷駆動用電界効果トランジスタ の出力電圧を検知し、前記 PWM電圧の値が前記負荷駆動用電界効果トランジスタ をオンにするためのレベルであり且つ前記負荷駆動用電界効果トランジスタの出力 電圧の値が前記負荷駆動用電界効果トランジスタが完全にオンであるときに得られる 値と略同一である場合にのみ、前記スルーレート制御部の動作を停止させ前記負荷 駆動用電界効果トランジスタのゲート電位を所定値に引き上げまたは引き下げる請 求項 1に記載の PWM駆動回路。
[3] PWM電圧を生成する PWM電圧発生回路と、前記 PWM電圧発生回路から出力 される PWM電圧に基づいてモータを駆動する PWM駆動回路とを備えたモータ駆 動回路であって、
前記 PWM駆動回路が、
負荷駆動用電界効果トランジスタと、
PWM電圧に基づく電圧のスルーレートを下げ、そのスルーレートを下げた電圧を 前記負荷駆動用電界効果トランジスタのゲートに供給するスルーレート制御部と、 前記負荷駆動用電界効果トランジスタのゲート電圧が変動するゲート電圧過渡期 間において、前記負荷駆動用電界効果トランジスタの出力電圧が略反転して前記負 荷駆動用電界効果トランジスタが完全にオンであるときに得られる値と略同一になつ たことを検知すると、前記スルーレート制御部の動作を停止させ前記負荷駆動用電 界効果トランジスタのゲート電位を所定値に引き上げるまたは引き下げるゲート電圧 制御部とを備えるモータ駆動回路。
[4] 前記ゲート電圧制御部が、前記 PWM電圧と前記負荷駆動用電界効果トランジスタ の出力電圧を検知し、前記 PWM電圧の値が前記負荷駆動用電界効果トランジスタ をオンにするためのレベルであり且つ前記負荷駆動用電界効果トランジスタの出力 電圧の値が前記負荷駆動用電界効果トランジスタが完全にオンであるときに得られる 値と略同一である場合にのみ、前記スルーレート制御部の動作を停止させ前記負荷 駆動用電界効果トランジスタのゲート電位を所定値に引き上げまたは引き下げる請 求項 3に記載のモータ駆動回路。
[5] 前記 PWM電圧発生回路が前記モータのロータ位置に応じた PWM電圧を生成す る請求項 3に記載のモータ駆動回路。
[6] 前記 PWM電圧発生回路が前記モータのロータ位置に応じた PWM電圧を生成す る請求項 4に記載のモータ駆動回路。
[7] PWM駆動回路を備えた DC— DCコンバータであって、
前記 PWM駆動回路が、
負荷駆動用電界効果トランジスタと、
PWM電圧に基づく電圧のスルーレートを下げ、そのスルーレートを下げた電圧を 前記負荷駆動用電界効果トランジスタのゲートに供給するスルーレート制御部と、 前記負荷駆動用電界効果トランジスタのゲート電圧が変動するゲート電圧過渡期 間において、前記負荷駆動用電界効果トランジスタの出力電圧が略反転して前記負 荷駆動用電界効果トランジスタが完全にオンであるときに得られる値と略同一になつ たことを検知すると、前記スルーレート制御部の動作を停止させ前記負荷駆動用電 界効果トランジスタのゲート電位を所定値に引き上げるまたは引き下げるゲート電圧 制御部とを備える DC - DCコンバータ。
[8] 前記ゲート電圧制御部が、前記 PWM電圧と前記負荷駆動用電界効果トランジスタ の出力電圧を検知し、前記 PWM電圧の値が前記負荷駆動用電界効果トランジスタ をオンにするためのレベルであり且つ前記負荷駆動用電界効果トランジスタの出力 電圧の値が前記負荷駆動用電界効果トランジスタが完全にオンであるときに得られる 値と略同一である場合にのみ、前記スルーレート制御部の動作を停止させ前記負荷 駆動用電界効果トランジスタのゲート電位を所定値に引き上げまたは引き下げる請 求項 7に記載の DC— DCコンバータ。
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