JP2000013194A - シュミット・トリガ回路 - Google Patents
シュミット・トリガ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】
【課題】 遅延時間が長くなることを防止したシュミッ
ト・トリガ回路を提供する。 【解決手段】 入力信号が低電圧レベルから高電圧レベ
ルに変化するときのスレショルド・レベルであるポジテ
ィブトリガー電圧を設定するための第１のインバータ
と、入力信号が高電圧レベルから低電圧レベルに変化す
るときのスレショルド・レベルであるネガティブトリガ
ー電圧を設定するための第２のインバータとを有し、ス
レショルド・レベルにヒステリシス特性を持たせたシュ
ミット・トリガ回路であって、入力電圧を所定の一定電
圧だけ低下させて第１のインバータに入力するレベルシ
フト回路を有する構成とする。
ト・トリガ回路を提供する。 【解決手段】 入力信号が低電圧レベルから高電圧レベ
ルに変化するときのスレショルド・レベルであるポジテ
ィブトリガー電圧を設定するための第１のインバータ
と、入力信号が高電圧レベルから低電圧レベルに変化す
るときのスレショルド・レベルであるネガティブトリガ
ー電圧を設定するための第２のインバータとを有し、ス
レショルド・レベルにヒステリシス特性を持たせたシュ
ミット・トリガ回路であって、入力電圧を所定の一定電
圧だけ低下させて第１のインバータに入力するレベルシ
フト回路を有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明はスレショルド・レベ
ルにヒステリシス特性を備えたシュミット・トリガ回路
に関するものである。
ルにヒステリシス特性を備えたシュミット・トリガ回路
に関するものである。
【０００２】
【従来の技術】バスラインなどで遠距離から送られてき
た信号には雑音が多く乗ることがある。このような雑音
が入力されることによる誤動作を防止するためにシュミ
ット・トリガ回路がしばしば用いられる。
た信号には雑音が多く乗ることがある。このような雑音
が入力されることによる誤動作を防止するためにシュミ
ット・トリガ回路がしばしば用いられる。
【０００３】シュミット・トリガ回路はスレショルド・
レベルにヒステリシス特性を備えたものであり、例え
ば、図２に示すような回路が知られている。
レベルにヒステリシス特性を備えたものであり、例え
ば、図２に示すような回路が知られている。
【０００４】図２は従来のシュミット・トリガ回路の構
成を示す回路図であり、図３は図２に示したインバータ
の一構成例を示す回路図である。
成を示す回路図であり、図３は図２に示したインバータ
の一構成例を示す回路図である。
【０００５】図２において、従来のシュミット・トリガ
回路は、入力端子６を介して入力された入力信号Ｖｉｎ
を所定のスレショルド・レベルを境に反転させる第１の
インバータＩＮＶ１及び第２のインバータＩＮＶ２と、
第２のインバータＩＮＶ２の出力信号を反転させる第３
のインバータＩＮＶ３と、２つのＮＡＮＤゲートＮＡＮ
Ｄ１及びＮＡＮＤ２から成るＲＳフリップフロップ７
と、ＲＳフリップフロップ７の出力信号を反転させ、出
力端子８を介して出力させる第４のインバータＩＮＶ４
とによって構成されている。
回路は、入力端子６を介して入力された入力信号Ｖｉｎ
を所定のスレショルド・レベルを境に反転させる第１の
インバータＩＮＶ１及び第２のインバータＩＮＶ２と、
第２のインバータＩＮＶ２の出力信号を反転させる第３
のインバータＩＮＶ３と、２つのＮＡＮＤゲートＮＡＮ
Ｄ１及びＮＡＮＤ２から成るＲＳフリップフロップ７
と、ＲＳフリップフロップ７の出力信号を反転させ、出
力端子８を介して出力させる第４のインバータＩＮＶ４
とによって構成されている。
【０００６】なお、入力信号ＶｉｎをＬレベル（低電圧
レベル）からＨレベル（高電圧レベル）に変化させ、出
力信号ＶｏがＬレベルからＨレベルに切り換わるときの
入力電圧(スレショルド・レベル)をポジティブトリガー
電圧と呼ぶ。また、入力信号ＶｉｎをＨレベルからＬレ
ベルに変化させ、出力信号ＶｏがＨレベルからＬレベル
に切り換わるときの入力電圧(スレショルド・レベル)を
ネガティブトリガー電圧と呼ぶ。
レベル）からＨレベル（高電圧レベル）に変化させ、出
力信号ＶｏがＬレベルからＨレベルに切り換わるときの
入力電圧(スレショルド・レベル)をポジティブトリガー
電圧と呼ぶ。また、入力信号ＶｉｎをＨレベルからＬレ
ベルに変化させ、出力信号ＶｏがＨレベルからＬレベル
に切り換わるときの入力電圧(スレショルド・レベル)を
ネガティブトリガー電圧と呼ぶ。
【０００７】第１のインバータＩＮＶ１のスレショルド
・レベルは、シュミット・トリガ回路のポジティブトリ
ガー電圧と等しく、第３のインバータＩＮＶ３あるいは
第４のインバータＩＮＶ４に比べて高めに設定される。
また、第２のインバータＩＮＶ２のスレショルド・レベ
ルは、シュミット・トリガ回路のネガティブトリガー電
圧と等しく、第３のインバータＩＮＶ３あるいは第４の
インバータＩＮＶ４に比べて低めに設定される。
・レベルは、シュミット・トリガ回路のポジティブトリ
ガー電圧と等しく、第３のインバータＩＮＶ３あるいは
第４のインバータＩＮＶ４に比べて高めに設定される。
また、第２のインバータＩＮＶ２のスレショルド・レベ
ルは、シュミット・トリガ回路のネガティブトリガー電
圧と等しく、第３のインバータＩＮＶ３あるいは第４の
インバータＩＮＶ４に比べて低めに設定される。
【０００８】図３において、第１のインバータＩＮＶ１
〜第４のインバータＩＮＶ４は、ドレインＤ及びゲート
Ｇがそれぞれ共通に接続されたＰチャネルＭＯＳＦＥＴ
９１、及びＮチャネルＭＯＳＦＥＴ９２によって構成さ
れている。ＰチャネルＭＯＳＦＥＴ９１のソースＳは電
源ＶDDに接続され、ＮチャネルＭＯＳＦＥＴ９２のソー
スＳは接地される。また、ＰチャネルＭＯＳＦＥＴ９１
及びＮチャネルＭＯＳＦＥＴ９２のゲートＧからは信号
が入力され、ドレインＤからはゲートＧに入力された信
号の反転信号が出力される。
〜第４のインバータＩＮＶ４は、ドレインＤ及びゲート
Ｇがそれぞれ共通に接続されたＰチャネルＭＯＳＦＥＴ
９１、及びＮチャネルＭＯＳＦＥＴ９２によって構成さ
れている。ＰチャネルＭＯＳＦＥＴ９１のソースＳは電
源ＶDDに接続され、ＮチャネルＭＯＳＦＥＴ９２のソー
スＳは接地される。また、ＰチャネルＭＯＳＦＥＴ９１
及びＮチャネルＭＯＳＦＥＴ９２のゲートＧからは信号
が入力され、ドレインＤからはゲートＧに入力された信
号の反転信号が出力される。
【０００９】なお、第１のインバータＩＮＶ１〜第４の
インバータＩＮＶ４のスレショルド・レベルは、それぞ
れが有するＰチャネルＭＯＳＦＥＴ９１及びＮチャネル
ＭＯＳＦＥＴ９２の抵抗比によって決まる。
インバータＩＮＶ４のスレショルド・レベルは、それぞ
れが有するＰチャネルＭＯＳＦＥＴ９１及びＮチャネル
ＭＯＳＦＥＴ９２の抵抗比によって決まる。
【００１０】次に、図２に示したシュミット・トリガ回
路の動作について図４を参照して説明する。図４は図２
に示したシュミット・トリガ回路の動作の様子を示すタ
イミングチャートである。
路の動作について図４を参照して説明する。図４は図２
に示したシュミット・トリガ回路の動作の様子を示すタ
イミングチャートである。
【００１１】図４において、入力端子６から、例えば、
図４（ａ）に示すような信号が入力されると、第１のイ
ンバータＩＮＶ１は、スレショルド・レベルが高めに設
定されているため、図４（ｂ）に示すようなタイミング
で反転信号を出力する。
図４（ａ）に示すような信号が入力されると、第１のイ
ンバータＩＮＶ１は、スレショルド・レベルが高めに設
定されているため、図４（ｂ）に示すようなタイミング
で反転信号を出力する。
【００１２】一方、第２のインバータＩＮＶ２は、スレ
ショルド・レベルが低めに設定されているため、図４
（ｃ）に示すようなタイミングで反転信号を出力する。
ショルド・レベルが低めに設定されているため、図４
（ｃ）に示すようなタイミングで反転信号を出力する。
【００１３】ＲＳフリップフロップ７は、第１のインバ
ータＩＮＶ１からの入力がＬレベルのときに出力をＬレ
ベルにセットし、第３のインバータＩＮＶ３からの入力
がＬレベルのときに出力をＨレベルにリセットする。す
なわち、図４(ｄ)に示すように、ＲＳフリップフロップ
７の出力は、入力信号ＶｉｎがＬレベルからＨレベルに
変化するときに、第１のインバータＩＮＶ１のスレショ
ルド・レベルのタイミングでＨレベルからＬレベルに切
り換わり、入力信号ＶｉｎがＨレベルからＬレベルに変
化するときに、第２のインバータＩＮＶ２のスレショル
ド・レベルのタイミングでＬレベルからＨレベルに切り
換わる。このようにしてシュミット・トリガ回路のスレ
ショルド・レベルにヒステリシス特性を持たせることが
できる。なお、図２ではＲＳフリップフロップ７を２つ
のＮＡＮＤゲートで構成した例を示したが、２つのＮＯ
Ｒゲートで構成しても同様に動作する。
ータＩＮＶ１からの入力がＬレベルのときに出力をＬレ
ベルにセットし、第３のインバータＩＮＶ３からの入力
がＬレベルのときに出力をＨレベルにリセットする。す
なわち、図４(ｄ)に示すように、ＲＳフリップフロップ
７の出力は、入力信号ＶｉｎがＬレベルからＨレベルに
変化するときに、第１のインバータＩＮＶ１のスレショ
ルド・レベルのタイミングでＨレベルからＬレベルに切
り換わり、入力信号ＶｉｎがＨレベルからＬレベルに変
化するときに、第２のインバータＩＮＶ２のスレショル
ド・レベルのタイミングでＬレベルからＨレベルに切り
換わる。このようにしてシュミット・トリガ回路のスレ
ショルド・レベルにヒステリシス特性を持たせることが
できる。なお、図２ではＲＳフリップフロップ７を２つ
のＮＡＮＤゲートで構成した例を示したが、２つのＮＯ
Ｒゲートで構成しても同様に動作する。
【００１４】
【発明が解決しようとする課題】上述したように、イン
バータのスレショルド・レベルはＰチャネルＭＯＳＦＥ
Ｔ及びＮチャネルＭＯＳＦＥＴの抵抗比によって決まる
ため、第１のインバータのスレショルド・レベルを設定
するときには、ＰチャネルＭＯＳＦＥＴの抵抗に対して
ＮチャネルＭＯＳＦＥＴの抵抗の値を大きくする必要が
ある。
バータのスレショルド・レベルはＰチャネルＭＯＳＦＥ
Ｔ及びＮチャネルＭＯＳＦＥＴの抵抗比によって決まる
ため、第１のインバータのスレショルド・レベルを設定
するときには、ＰチャネルＭＯＳＦＥＴの抵抗に対して
ＮチャネルＭＯＳＦＥＴの抵抗の値を大きくする必要が
ある。
【００１５】したがって、図２に示したような従来のシ
ュミット・トリガ回路では、第１のインバータのスレシ
ョルド・レベルを高くすると、そのＮチャネルＭＯＳＦ
ＥＴの駆動能力が低下するため、回路の遅延時間が長く
なるという問題があった。
ュミット・トリガ回路では、第１のインバータのスレシ
ョルド・レベルを高くすると、そのＮチャネルＭＯＳＦ
ＥＴの駆動能力が低下するため、回路の遅延時間が長く
なるという問題があった。
【００１６】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、遅延時
間が長くなることを防止したシュミット・トリガ回路を
提供することを目的とする。
る問題点を解決するためになされたものであり、遅延時
間が長くなることを防止したシュミット・トリガ回路を
提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
本発明のシュミット・トリガ回路は、入力信号が低電圧
レベルから高電圧レベルに変化するときのスレショルド
・レベルであるポジティブトリガー電圧を設定するため
の第１のインバータと、入力信号が高電圧レベルから低
電圧レベルに変化するときのスレショルド・レベルであ
るネガティブトリガー電圧を設定するための第２のイン
バータと、を有し、前記スレショルド・レベルにヒステ
リシス特性を持たせたシュミット・トリガ回路であっ
て、前記入力電圧を所定の一定電圧だけ低下させて前記
第１のインバータに入力するレベルシフト回路を有する
ものである。
本発明のシュミット・トリガ回路は、入力信号が低電圧
レベルから高電圧レベルに変化するときのスレショルド
・レベルであるポジティブトリガー電圧を設定するため
の第１のインバータと、入力信号が高電圧レベルから低
電圧レベルに変化するときのスレショルド・レベルであ
るネガティブトリガー電圧を設定するための第２のイン
バータと、を有し、前記スレショルド・レベルにヒステ
リシス特性を持たせたシュミット・トリガ回路であっ
て、前記入力電圧を所定の一定電圧だけ低下させて前記
第１のインバータに入力するレベルシフト回路を有する
ものである。
【００１８】このとき、前記レベルシスト回路は、Ｎチ
ャネルＭＯＳＦＥＴであってもよい。
ャネルＭＯＳＦＥＴであってもよい。
【００１９】また、前記入力電圧が前記ポジティブトリ
ガー電圧を越えているときに、前記第１のインバータの
入力を電源電圧にプルアップする第１の補償回路を有し
ていてもよく、前記第１の補償回路は、前記ポジティブ
トリガー電圧で出力電圧のレベルを切り換える第３のイ
ンバータと、前記第３のインバータの出力電圧が低レベ
ルのときに電源と前記第１のインバータの入力を接続
し、前記第３のインバータの出力電圧が高レベルのとき
に前記電源と前記第１のインバータの入力を切断する第
１のＰチャネルＭＯＳＦＥＴとを有するものが望まし
い。
ガー電圧を越えているときに、前記第１のインバータの
入力を電源電圧にプルアップする第１の補償回路を有し
ていてもよく、前記第１の補償回路は、前記ポジティブ
トリガー電圧で出力電圧のレベルを切り換える第３のイ
ンバータと、前記第３のインバータの出力電圧が低レベ
ルのときに電源と前記第１のインバータの入力を接続
し、前記第３のインバータの出力電圧が高レベルのとき
に前記電源と前記第１のインバータの入力を切断する第
１のＰチャネルＭＯＳＦＥＴとを有するものが望まし
い。
【００２０】さらに、前記入力電圧が前記ポジティブト
リガー電圧よりも低下したときに、前記第１のインバー
タの入力を接地電位にプルダウンする第２の補償回路を
有していてもよく、前記第２の補償回路は、前記ポジテ
ィブトリガー電圧で出力電圧のレベルを切り換える第４
のインバータと、前記第４のインバータの出力電圧が高
レベルのときに前記接地電位と前記第１のインバータの
入力を接続し、前記第４のインバータの出力電圧が低レ
ベルのときに前記接地電位と前記第１のインバータの入
力を切断する第２のＮチャネルＭＯＳＦＥＴとを有する
ものが望ましい。
リガー電圧よりも低下したときに、前記第１のインバー
タの入力を接地電位にプルダウンする第２の補償回路を
有していてもよく、前記第２の補償回路は、前記ポジテ
ィブトリガー電圧で出力電圧のレベルを切り換える第４
のインバータと、前記第４のインバータの出力電圧が高
レベルのときに前記接地電位と前記第１のインバータの
入力を接続し、前記第４のインバータの出力電圧が低レ
ベルのときに前記接地電位と前記第１のインバータの入
力を切断する第２のＮチャネルＭＯＳＦＥＴとを有する
ものが望ましい。
【００２１】上記のように構成されたシュミット・トリ
ガ回路は、入力電圧を所定の一定電圧だけ低下させて第
１のインバータに入力するレベルシフト回路を有するこ
とで、第１のインバータのスレショルド・レベルを従来
よりも所定の一定電圧だけ低い電圧に設定しても、ポジ
ティブトリガー電圧を従来と同様の値に設定することが
できる。
ガ回路は、入力電圧を所定の一定電圧だけ低下させて第
１のインバータに入力するレベルシフト回路を有するこ
とで、第１のインバータのスレショルド・レベルを従来
よりも所定の一定電圧だけ低い電圧に設定しても、ポジ
ティブトリガー電圧を従来と同様の値に設定することが
できる。
【００２２】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２３】図１は本発明のシュミット・トリガ回路の
一構成例を示す回路図である。
一構成例を示す回路図である。
【００２４】図１において、本発明のシュミット・トリ
ガ回路は、図２に示した従来のシュミット・トリガ回路
の第１のインバータＩＮＶ１の入力側に、入力信号Ｖｉ
ｎの電圧を所定の一定電圧だけ低下させて第１のインバ
ータＩＮＶ１に入力するレベルシフト回路１と、第１の
インバータＩＮＶ１の入力を電源電圧にプルアップする
ための第１の補償回路２と、第１のインバータＩＮＶ１
の入力を接地電位にプルダウンするための第２の補償回
路３とを追加した構成である。その他の構成は従来と同
様であるため、その説明は省略する。
ガ回路は、図２に示した従来のシュミット・トリガ回路
の第１のインバータＩＮＶ１の入力側に、入力信号Ｖｉ
ｎの電圧を所定の一定電圧だけ低下させて第１のインバ
ータＩＮＶ１に入力するレベルシフト回路１と、第１の
インバータＩＮＶ１の入力を電源電圧にプルアップする
ための第１の補償回路２と、第１のインバータＩＮＶ１
の入力を接地電位にプルダウンするための第２の補償回
路３とを追加した構成である。その他の構成は従来と同
様であるため、その説明は省略する。
【００２５】レベルシフト回路１は、ゲートＧが入力端
子４と接続され、ドレインＤが電源ＶDDと接続され、ソ
ースＳが第１のインバータＩＮＶ１の入力と接続された
第１のＮチャネルＭＯＳＦＥＴ１１によって構成されて
いる。
子４と接続され、ドレインＤが電源ＶDDと接続され、ソ
ースＳが第１のインバータＩＮＶ１の入力と接続された
第１のＮチャネルＭＯＳＦＥＴ１１によって構成されて
いる。
【００２６】第１の補償回路２は、入力端子４を介して
入力された入力信号Ｖｉｎを所定のスレショルド・レベ
ルを境に反転させる第５のインバータＩＮＶ５と、第５
のインバータＩＮＶ５の出力とゲートＧが接続され、ソ
ースＳが電源ＶDDに接続され、ドレインＤが第１のイン
バータＩＮＶ１の入力端子に接続された第１のＰチャネ
ルＭＯＳＦＥＴ２１と、レベルシフト回路１の出力信号
が入力される第６のインバータＩＮＶ６と、第６のイン
バータＩＮＶ６の出力とゲートＧが接続され、ソースＳ
が電源ＶDDに接続され、ドレインＤが第１のインバータ
ＩＮＶ１の入力端子に接続された第２のＰチャネルＭＯ
ＳＦＥＴ２２とによって構成されている。
入力された入力信号Ｖｉｎを所定のスレショルド・レベ
ルを境に反転させる第５のインバータＩＮＶ５と、第５
のインバータＩＮＶ５の出力とゲートＧが接続され、ソ
ースＳが電源ＶDDに接続され、ドレインＤが第１のイン
バータＩＮＶ１の入力端子に接続された第１のＰチャネ
ルＭＯＳＦＥＴ２１と、レベルシフト回路１の出力信号
が入力される第６のインバータＩＮＶ６と、第６のイン
バータＩＮＶ６の出力とゲートＧが接続され、ソースＳ
が電源ＶDDに接続され、ドレインＤが第１のインバータ
ＩＮＶ１の入力端子に接続された第２のＰチャネルＭＯ
ＳＦＥＴ２２とによって構成されている。
【００２７】また、第２の補償回路３は、入力端子４を
介して入力された入力信号Ｖｉｎを所定のスレショルド
・レベルを境に反転させる第７のインバータＩＮＶ７
と、第７のインバータＩＮＶ７の出力とゲートＧが接続
され、ソースＳが接地され、ドレインＤが第１のインバ
ータＩＮＶ１の入力端子に接続された第２のＮチャネル
ＭＯＳＦＥＴ３１とによって構成されている。
介して入力された入力信号Ｖｉｎを所定のスレショルド
・レベルを境に反転させる第７のインバータＩＮＶ７
と、第７のインバータＩＮＶ７の出力とゲートＧが接続
され、ソースＳが接地され、ドレインＤが第１のインバ
ータＩＮＶ１の入力端子に接続された第２のＮチャネル
ＭＯＳＦＥＴ３１とによって構成されている。
【００２８】なお、第５のインバータＩＮＶ５、第６の
インバータＩＮＶ６、及び第７のインバータＩＮＶ７の
スレショルド・レベルは、それぞれ図１に示すシュミッ
ト・トリガ回路のポジティブトリガー電圧と等しい値に
設定する。
インバータＩＮＶ６、及び第７のインバータＩＮＶ７の
スレショルド・レベルは、それぞれ図１に示すシュミッ
ト・トリガ回路のポジティブトリガー電圧と等しい値に
設定する。
【００２９】次に本発明のシュミット・トリガ回路の動
作について説明する。
作について説明する。
【００３０】図１に示すように、第１のインバータＩＮ
Ｖ１には、第１のＮチャネルＭＯＳＦＥＴ１１を介して
入力信号Ｖｉｎが入力されるため、入力信号Ｖｉｎの電
圧よりも第１のＮチャネルＭＯＳＦＥＴ１１のスレショ
ルド電圧Ｖｔｈだけ低い電圧が印加される。すなわち、
第１のインバータＩＮＶ１のスレショルド・レベルを従
来よりも第１のＮチャネルＭＯＳＦＥＴ１１のスレショ
ルド電圧Ｖｔｈだけ低い電圧に設定しても、ポジティブ
トリガー電圧を従来と同様の値に設定することができ
る。
Ｖ１には、第１のＮチャネルＭＯＳＦＥＴ１１を介して
入力信号Ｖｉｎが入力されるため、入力信号Ｖｉｎの電
圧よりも第１のＮチャネルＭＯＳＦＥＴ１１のスレショ
ルド電圧Ｖｔｈだけ低い電圧が印加される。すなわち、
第１のインバータＩＮＶ１のスレショルド・レベルを従
来よりも第１のＮチャネルＭＯＳＦＥＴ１１のスレショ
ルド電圧Ｖｔｈだけ低い電圧に設定しても、ポジティブ
トリガー電圧を従来と同様の値に設定することができ
る。
【００３１】したがって、第１のインバータＩＮＶ１の
スレショルド・レベルを従来よりも下げることができる
ため、第１のインバータＩＮＶ１のＮチャネルＭＯＦＥ
Ｔの抵抗値を従来よりも小さな値にすることが可能にな
り、第１のインバータＩＮＶ１の駆動能力の低下が防止
され、ヒステリシスが大きく、遅延時間が短いシュミッ
ト・トリガ回路を得ることができる。
スレショルド・レベルを従来よりも下げることができる
ため、第１のインバータＩＮＶ１のＮチャネルＭＯＦＥ
Ｔの抵抗値を従来よりも小さな値にすることが可能にな
り、第１のインバータＩＮＶ１の駆動能力の低下が防止
され、ヒステリシスが大きく、遅延時間が短いシュミッ
ト・トリガ回路を得ることができる。
【００３２】ところで、図１に示した構成では、第１の
インバータＩＮＶ１にレベルシフト回路１を介して入力
信号Ｖｉｎが印加されるため、例えば、入力信号Ｖｉｎ
のＨレベルの電圧が低く、スレショルド・レベルに近い
電圧が入力された場合に、第１のインバータＩＮＶ１の
リーク電流が増大する問題が発生する。
インバータＩＮＶ１にレベルシフト回路１を介して入力
信号Ｖｉｎが印加されるため、例えば、入力信号Ｖｉｎ
のＨレベルの電圧が低く、スレショルド・レベルに近い
電圧が入力された場合に、第１のインバータＩＮＶ１の
リーク電流が増大する問題が発生する。
【００３３】第１の補償回路２及び第３の補償回路３は
このような問題が発生しないようにするために設けたも
のであり、第１の補償回路２は入力信号ＶｉｎがＨレベ
ルのときに（ポジティブトリガー電圧を越えた時点で）
第１のインバータＩＮＶ１の入力電圧を電源ＶDDへプル
アップする。また、第２の補償回路３は入力信号Ｖｉｎ
がＬレベルのときに（ポジティブトリガー電圧より低下
した時点で）第１のインバータＩＮＶ１の入力電圧を接
地電位へプルダウンする。
このような問題が発生しないようにするために設けたも
のであり、第１の補償回路２は入力信号ＶｉｎがＨレベ
ルのときに（ポジティブトリガー電圧を越えた時点で）
第１のインバータＩＮＶ１の入力電圧を電源ＶDDへプル
アップする。また、第２の補償回路３は入力信号Ｖｉｎ
がＬレベルのときに（ポジティブトリガー電圧より低下
した時点で）第１のインバータＩＮＶ１の入力電圧を接
地電位へプルダウンする。
【００３４】上述したように、入力信号Ｖｉｎがポジテ
ィブトリガー電圧を越えると、第５のインバータＩＮＶ
５、第６のインバータＩＮＶ６、及び第７のインバータ
ＩＮＶ７からはそれぞれＬレベルが出力され、第１のＰ
チャネルＭＯＳＦＥＴ２１及び第２のＰチャネルＭＯＳ
ＦＥＴ２２がそれぞれＯＮし、第２のＮチャネルＭＯＳ
ＦＥＴ３１がＯＦＦするため、第１のインバータＩＮＶ
１の入力には電源電圧ＶDDが印加される。
ィブトリガー電圧を越えると、第５のインバータＩＮＶ
５、第６のインバータＩＮＶ６、及び第７のインバータ
ＩＮＶ７からはそれぞれＬレベルが出力され、第１のＰ
チャネルＭＯＳＦＥＴ２１及び第２のＰチャネルＭＯＳ
ＦＥＴ２２がそれぞれＯＮし、第２のＮチャネルＭＯＳ
ＦＥＴ３１がＯＦＦするため、第１のインバータＩＮＶ
１の入力には電源電圧ＶDDが印加される。
【００３５】一方、入力信号Ｖｉｎがポジティブトリガ
ー電圧より低くなると、第５のインバータＩＮＶ５、第
６のインバータＩＮＶ６、及び第７のインバータＩＮＶ
７からはそれぞれＨレベルが出力され、第１のＰチャネ
ルＭＯＳＦＥＴ２１及び第２のＰチャネルＭＯＳＦＥＴ
２２がそれぞれＯＦＦし、第２のＮチャネルＭＯＳＦＥ
Ｔ３１がＯＮするため、第１のインバータＩＮＶ１の入
力には接地電位が印加される。
ー電圧より低くなると、第５のインバータＩＮＶ５、第
６のインバータＩＮＶ６、及び第７のインバータＩＮＶ
７からはそれぞれＨレベルが出力され、第１のＰチャネ
ルＭＯＳＦＥＴ２１及び第２のＰチャネルＭＯＳＦＥＴ
２２がそれぞれＯＦＦし、第２のＮチャネルＭＯＳＦＥ
Ｔ３１がＯＮするため、第１のインバータＩＮＶ１の入
力には接地電位が印加される。
【００３６】したがって、第１の補償回路２及び第２の
補償回路３を有することで、第１のインバータＩＮＶ１
のリーク電流の増大が防止され、回路動作を安定させる
ことができる。
補償回路３を有することで、第１のインバータＩＮＶ１
のリーク電流の増大が防止され、回路動作を安定させる
ことができる。
【００３７】なお、上記説明ではレベルシフト回路１と
して、ＮチャネルＭＯＳＦＥＴを１段だけ設けた構成を
示したが、ＮチャネルＭＯＳＦＥＴを複数段設けてもよ
い。また、ＮチャネルＭＯＳＦＥＴでなくＰチャネルＭ
ＯＳＦＥＴを用いてもよく、第１のインバータＩＮＶ１
の入力電圧をレベルシフトさせることができれば、その
他の構成であっても同様の効果を得ることができる。
して、ＮチャネルＭＯＳＦＥＴを１段だけ設けた構成を
示したが、ＮチャネルＭＯＳＦＥＴを複数段設けてもよ
い。また、ＮチャネルＭＯＳＦＥＴでなくＰチャネルＭ
ＯＳＦＥＴを用いてもよく、第１のインバータＩＮＶ１
の入力電圧をレベルシフトさせることができれば、その
他の構成であっても同様の効果を得ることができる。
【００３８】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００３９】入力電圧を所定の一定電圧だけ低下させて
第１のインバータに入力するレベルシフト回路を有する
ことで、第１のインバータのスレショルド・レベルを従
来よりも所定の一定電圧だけ低い電圧に設定しても、ポ
ジティブトリガー電圧を従来と同様の値に設定すること
ができる。
第１のインバータに入力するレベルシフト回路を有する
ことで、第１のインバータのスレショルド・レベルを従
来よりも所定の一定電圧だけ低い電圧に設定しても、ポ
ジティブトリガー電圧を従来と同様の値に設定すること
ができる。
【００４０】したがって、第１のインバータのスレショ
ルド・レベルを従来よりも下げることができるため、第
１のインバータのＮチャネルＭＯＦＥＴの抵抗値を従来
よりも小さな値にすることが可能になり、第１のインバ
ータの駆動能力の低下が防止され、ヒステリシスが大き
く、遅延時間が短いシュミット・トリガ回路を得ること
ができる。
ルド・レベルを従来よりも下げることができるため、第
１のインバータのＮチャネルＭＯＦＥＴの抵抗値を従来
よりも小さな値にすることが可能になり、第１のインバ
ータの駆動能力の低下が防止され、ヒステリシスが大き
く、遅延時間が短いシュミット・トリガ回路を得ること
ができる。
【００４１】また、第１の補償回路及び第２の補償回路
を有することで、第１のインバータのリーク電流の増大
が防止され、回路動作を安定させることができる。
を有することで、第１のインバータのリーク電流の増大
が防止され、回路動作を安定させることができる。
【図１】本発明のシュミット・トリガ回路の一構成例を
示す回路図である。
示す回路図である。
【図２】従来のシュミット・トリガ回路の構成を示す回
路図である。
路図である。
【図３】図２に示したインバータの一構成例を示す回路
図である。
図である。
【図４】図２に示したシュミット・トリガ回路の動作の
様子を示すタイミングチャートである。
様子を示すタイミングチャートである。
１ レベルシフト回路 ２ 第１の補償回路 ３ 第２の補償回路 ４ 入力端子 ５ 出力端子 １１ 第１のＮチャネルＭＯＳＦＥＴ ２１ 第１のＰチャネルＭＯＳＦＥＴ ２２ 第２のＰチャネルＭＯＳＦＥＴ ３１ 第２のＮチャネルＭＯＳＦＥＴ ＩＮＶ１ 第１のインバータ ＩＮＶ２ 第２のインバータ ＩＮＶ３ 第３のインバータ ＩＮＶ４ 第４のインバータ ＩＮＶ５ 第５のインバータ ＩＮＶ６ 第６のインバータ ＩＮＶ７ 第７のインバータ ＮＡＮＤ１、ＮＡＮＤ２ ＮＡＮＤゲート
Claims (6)
- 【請求項１】 入力信号が低電圧レベルから高電圧レベ
ルに変化するときのスレショルド・レベルであるポジテ
ィブトリガー電圧を設定するための第１のインバータ
と、 入力信号が高電圧レベルから低電圧レベルに変化すると
きのスレショルド・レベルであるネガティブトリガー電
圧を設定するための第２のインバータと、を有し、前記
スレショルド・レベルにヒステリシス特性を持たせたシ
ュミット・トリガ回路であって、 前記入力電圧を所定の一定電圧だけ低下させて前記第１
のインバータに入力するレベルシフト回路を有するシュ
ミット・トリガ回路。 - 【請求項２】 前記レベルシスト回路は、ＮチャネルＭ
ＯＳＦＥＴである請求項１記載のシュミット・トリガ回
路。 - 【請求項３】 前記入力電圧が前記ポジティブトリガー
電圧を越えているときに、前記第１のインバータの入力
を電源電圧にプルアップする第１の補償回路を有する請
求項１または２記載のシュミット・トリガ回路。 - 【請求項４】 前記第１の補償回路は、 前記ポジティブトリガー電圧で出力電圧のレベルを切り
換える第３のインバータと、 前記第３のインバータの出力電圧が低レベルのときに電
源と前記第１のインバータの入力を接続し、前記第３の
インバータの出力電圧が高レベルのときに前記電源と前
記第１のインバータの入力を切断する第１のＰチャネル
ＭＯＳＦＥＴと、を有する請求項３記載のシュミット・
トリガ回路。 - 【請求項５】 前記入力電圧が前記ポジティブトリガー
電圧よりも低下したときに、前記第１のインバータの入
力を接地電位にプルダウンする第２の補償回路を有する
請求項１または４のいずれか１項記載のシュミット・ト
リガ回路。 - 【請求項６】 前記第２の補償回路は、 前記ポジティブトリガー電圧で出力電圧のレベルを切り
換える第４のインバータと、 前記第４のインバータの出力電圧が高レベルのときに前
記接地電位と前記第１のインバータの入力を接続し、前
記第４のインバータの出力電圧が低レベルのときに前記
接地電位と前記第１のインバータの入力を切断する第２
のＮチャネルＭＯＳＦＥＴと、を有する請求項５記載の
シュミット・トリガ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17486998A JP3346466B2 (ja) | 1998-06-22 | 1998-06-22 | シュミット・トリガ回路 |
| US09/336,997 US6335649B1 (en) | 1998-06-22 | 1999-06-21 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17486998A JP3346466B2 (ja) | 1998-06-22 | 1998-06-22 | シュミット・トリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000013194A true JP2000013194A (ja) | 2000-01-14 |
| JP3346466B2 JP3346466B2 (ja) | 2002-11-18 |
Family
ID=15986089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17486998A Expired - Fee Related JP3346466B2 (ja) | 1998-06-22 | 1998-06-22 | シュミット・トリガ回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3346466B2 (ja) |
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|---|---|---|---|---|
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| US6965251B1 (en) | 2004-02-18 | 2005-11-15 | Altera Corporation | Input buffer with hysteresis option |
| US7466171B2 (en) | 2007-01-15 | 2008-12-16 | International Business Machines Corporation | Voltage detection circuit and circuit for generating a trigger flag signal |
| US7573300B2 (en) * | 2007-01-15 | 2009-08-11 | International Business Machines Corporation | Current control mechanism for dynamic logic keeper circuits in an integrated circuit and method of regulating same |
| US7873921B2 (en) * | 2007-11-30 | 2011-01-18 | International Business Machines Corporation | Structure for a voltage detection circuit in an integrated circuit and method of generating a trigger flag signal |
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|---|---|---|---|---|
| JPS5923915A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | シユミツトトリガ回路 |
| JPS5996937U (ja) * | 1982-12-20 | 1984-06-30 | 日本電気株式会社 | シユミツト・トリガ回路 |
| JPS62171216A (ja) * | 1986-01-22 | 1987-07-28 | Nec Corp | 半導体論理回路 |
| US4859873A (en) * | 1987-07-17 | 1989-08-22 | Western Digital Corporation | CMOS Schmitt trigger with independently biased high/low threshold circuits |
| US5036226A (en) * | 1989-10-23 | 1991-07-30 | Ncr Corporation | Signal converting circuit |
| JPH05122017A (ja) * | 1991-10-29 | 1993-05-18 | Mitsubishi Electric Corp | シユミツトトリガ入力バツフア回路 |
-
1998
- 1998-06-22 JP JP17486998A patent/JP3346466B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-21 US US09/336,997 patent/US6335649B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6335649B1 (en) | 2002-01-01 |
| JP3346466B2 (ja) | 2002-11-18 |
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