JP7292054B2 - 画素信号読み出し回路および積層型固体撮像装置 - Google Patents

Description

本発明は、積層型固体撮像装置の画素信号読み出し回路、およびその積層型固体撮像装置に関し、詳しくは、画素をＰＰＳタイプにより構成した固体撮像装置に対する画素信号読み出し回路の改良に関する。

ＣＭＯＳイメージセンサー等の固体撮像装置の上部に、光電変換膜を積層した積層型固体撮像装置においては、光電変換膜と、固体撮像装置の画素内トランジスタの拡散層とを、金属からなる画素電極を介して接続しているため、当該拡散層の完全空乏化が困難となり、１つの画素を、通常の形態である、転送トランジスタ、増幅トランジスタ、リセットトランジスタ、行選択トランジスタの４トランジスタにより構成すると、転送トランジスタのスイッチングにより信号電荷を浮遊拡散層に転送する際、信号電荷以外のキャリアの熱揺らぎに起因したスイッチング雑音がどうしても発生してしまうことから、１つの画素を、増幅トランジスタ、リセットトランジスタ、行選択トランジスタの３トランジスタにより構成している（非特許文献１、２参照）。このような構成のものでは、画素信号は電圧として垂直信号線に読み出され、カラム（水平走査線）毎に配置されたＣＤＳ回路およびＡＤ変換器を介してチップ外部に出力される。

一方、画素をトランジスタ１個で構成するＰＰＳ（Ｐａｓｓｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）タイプと称されるものが知られているが、このＰＰＳタイプのものを用い、画素信号を信号電荷として読み出し、各列に配置された電荷転送回路により、信号電荷を小さな容量へ転送することで信号電圧を増倍して読み出す手法（特許文献１を参照）も知られている。このような手法においては、電荷転送回路により、信号電荷を、画素から小さな容量に転送することで、垂直信号線に接続されている大きな寄生容量の影響を受けることなく、信号電圧を（画素内の浮遊拡散容量／転送先の容量）倍に増大することができる。

特許第４３０９６３９号公報

２０１６年電子情報通信学会ソサイエティ大会講演論文集 C12-13, 2016年９月 第８回 集積化ＭＥＭＳシンポジウム 24am2-E-5, 2016年10月

しかし、上述したように画素が３トランジスタにより構成される方式のものでは、信号電荷が蓄積される浮遊拡散層の容量値は、リセットトランジスタの拡散層の容量値と光電変換膜の容量値と画素電極・金属配線の容量値の和となり、どうしても大きくなることから、変換ゲインが低くなり、感度が低下したり入力換算ノイズが増大したりする問題を招く。
一方、画素がＰＰＳタイプの方式のものでは、信号電荷の転送先の容量値が製造プロセスにより制限されてしまうため、所望の変換ゲインを得ることができない場合がある。
本発明は、このような課題に鑑みてなされたものであり、高い変換ゲインを得ることができ、高感度で高画質な画像出力を得ることができる画素信号読み出し回路およびそれを備えた積層型固体撮像装置を提供することを目的とする。

以上の目的を達成するため、本発明の画素信号読み出し回路、およびその積層型固体撮像装置は以下のような構成とされている。
すなわち、本発明に係る画素信号読み出し回路は、
１つの画素選択トランジスタにより構成された画素が２次元アレイ状に配置され、
該２次元アレイ状に配置された各該画素の該画素選択トランジスタのドレインが、該画素の列毎に同一の垂直信号線に接続された、光電変換膜を積層してなる積層型固体撮像装置の画素信号読み出し回路において、
該垂直信号線が該画素の信号電荷を転送する電荷転送部の入力部に接続され、
該電荷転送部からの出力信号が、当該出力信号を電流増幅するカレントミラー部に入力されるとともに、このカレントミラー部の入力部に電流源が接続され、
該カレントミラー部からの出力信号が電流‐電圧変換部に入力されて電圧信号に変換され、該電流‐電圧変換部に接続された、該電圧信号の低ノイズ化を図るＣＤＳ回路を介して出力されるように構成され、
前記電荷転送部よりも前段に画素リセットスイッチＳ１を備え、
前記電流‐電圧変換部の構成要素であるオペアンプの入出力間に、積分容量Ｃｓと該電流‐電圧変換部をリセットするリセットスイッチＳ２を並列に備え、
前記ＣＤＳ回路の構成要素であるオペアンプの入出力間に、帰還容量Ｃｆと該ＣＤＳ回路をリセットするリセットスイッチＳ３を並列に備えたことを特徴とするものである。

また、前記画素のリセット処理を行う場合には、前記画素選択トランジスタ、前記画素リセットスイッチＳ１および前記電流‐電圧変換部の前記リセットスイッチＳ２をＯＮ状態とするように、かつ所定時間経過後に、前記画素リセットスイッチＳ１をＯＦＦ状態とするように構成されていることが好ましい。

本発明の積層型固体撮像装置は、上述したいずれかの画素信号読み出し回路を備えてなることを特徴とするものである。

本発明に係る積層型固体撮像装置では、光電変換膜が、ＭＯＳトランジスタで構成された固体撮像装置の上部に積層され、固体撮像装置は、画素選択トランジスタ１個で構成された画素が２次元アレイ状に配置された構成となっている。２次元アレイ状の画素において、列毎の該画素の画素選択トランジスタのドレインが垂直信号線に接続される構成とされる。さらに、垂直信号線が、電荷転送部の入力部に接続され、電荷転送部からの出力信号がカレントミラー部に入力されるとともに、このカレントミラー部の入力部に電流源が接続され、カレントミラー部からの出力信号が、電流信号を電圧信号に変換する電流‐電圧変換部に入力される。すなわち、電荷転送部、カレントミラー部および電流‐電圧変換部が、この順に、直列に配設されるように構成されている。

このような構成とした結果、各画素からの信号電荷は電荷転送部で読み出され、この信号電荷（電流）に応じ、カレントミラー部で電流増倍され、電流‐電圧変換部にてこの増倍された電流値に基づく電圧値を得る。
したがって、本発明の画素信号読み出し回路および積層型固体撮像装置によれば、製造プロセスによらない高い変換ゲインを得ることができ、ノイズの影響を低下させることができるので高感度で高画質な画像出力を得ることができる。

本発明の実施形態に係る積層型固体撮像装置のうち、電荷転送部として電荷転送回路を、カレントミラー部としてカレントミラーを、電流‐電圧変換部として電荷積分回路を各々採用したときの全体構成を示す概略図である。 本発明の実施形態に係る積層型固体撮像装置のうち、電荷転送部として電荷転送回路を、カレントミラー部としてカレントミラーを、電流‐電圧変換部として電荷積分回路を各々採用したときの画素信号読み出し回路の一部回路構成を示す概略図である。 本発明の実施形態に係る積層型固体撮像装置の各水平走査期間におけるタイミングチャート（駆動クロックパターン）を示すものである。 図３に示すタイミングチャート（駆動クロックパターン）のタイミングＡにおける電位分布を示す図である。 図３に示すタイミングチャート（駆動クロックパターン）のタイミングＢにおける電位分布を示す図である。 図３に示すタイミングチャート（駆動クロックパターン）のタイミングＣにおける電位分布を示す図である。 図３に示すタイミングチャート（駆動クロックパターン）のタイミングＤにおける電位分布を示す図である。 垂直信号線の電位が定常値Ｖｒｃに設定された場合における、電荷転送回路の反転型増幅器ＩＮＶの入出力特性とこの定常値Ｖｒｃとの関係を示すグラフである。

以下、本発明の実施形態に係る画素信号読み出し回路およびその積層型固体撮像装置について図面を用いて説明する。
なお、ここでは、光電変換膜で発生する信号電荷は電子として説明するが、信号電荷が正孔とされていても良い。ただし、正孔の場合は、画素回路、電荷転送回路、カレントミラーを構成するトランジスタをｐＭＯＳ型に変更する必要がある。
また、光電変換膜は横方向の抵抗値が非常に高く、画素間で信号電荷が混合される心配がないため、画素に区切る必要がなく、２次元に配列された画素全面に積層されているものとする。

図１は本実施形態に係る積層型固体撮像装置２００の全体構成を示すものであり、画素アレイ２０１中の１画素１００の構成、および各画素から出力された信号が入力される各部を示すものである。また、図２は、画素信号読み出し回路の各部である、電荷転送回路２０３、カレントミラー２０４、電荷積分回路２０５、ＣＤＳ回路２０６およびＡ/Ｄ変換器２０７の具体的な構成を示すものである。
なお、本実施形態においては、カレントミラー２０４としてｎＭＯＳ型カレントミラーを、ＣＤＳ回路として増幅型カラムノイズ低減回路を用いた構成を示すものである。
また、図３は、各水平走査期間のタイミングチャート（駆動クロックパターン）を示すものである。

まず、図１、２を用いて実施形態に係るＭＯＳ型の積層型固体撮像装置２００について説明する。
この積層型固体撮像装置２００は、光電変換部と、画素信号読み出し回路部とが積層されてなる。
図面では、縦横２次元アレイ状に画素を配列してなる画素アレイ２０１のうち、１つの画素１００についての構成を表している。
本実施形態においては、１画素あたり１トランジスタを使用する構成とされており、図１に示す等価回路図においても、そのように表されている。なお、この等価回路図に示す画素１００の画素回路は、各々、ＭＯＳ型撮像装置の画素アレイ２０１の各画素１００に対応して設けられる。

この画素１００の画素回路は、画素選択トランジスタＭＰ、画素選択トランジスタＭＰのドレイン部からの信号を画素アレイ２０１外部に出力する垂直信号線１３０（各画素列の画素群の各画素１００について共通とすることができる）および画素信号読み出し回路を備えている。この画素信号読み出し回路は、画素アレイ２０１の外部において、垂直信号線１３０により信号電荷を入力される電荷転送回路２０３、電荷転送回路２０３からの信号電荷の流れである電流を増倍するカレントミラー２０４、カレントミラー２０４で増倍された電流を、その電流値に応じた電圧に変換する電荷積分回路２０５、読み出し信号の低ノイズ化を図るＣＤＳ（相関二重サンプリング）回路２０６、およびＡ/Ｄ変換器２０７を備えている。なお、電荷転送回路２０３よりも前段に画素リセットスイッチＳ１（１４３）が設けられている。

上述したように、電荷転送回路２０３、カレントミラー２０４、および電荷積分回路２０５が、信号経路に沿って直列的に配されており、この点が本実施形態におけるポイントとなっている。
電荷転送回路２０３は、反転増幅器ＩＮＶ２１４および電荷転送トランジスタＭＴを備えている。

また、カレントミラー２０４は２つのＭＯＳ型トランジスタＭＣ１、ＭＣ２を図示するように接続することで、これらのトランジスタのしきい値に拘らず、ＭＯＳ型トランジスタＭＣ１に流入する電流値に対して、所望の値に増倍された電流値がＭＯＳ型トランジスタＭＣ２から出力するように構成されている。
このカレントミラー２０４において、結果として、画素１００からの小電流ｉｓが、ＭＯＳ型トランジスタＭＣ１、ＭＣ２のいわゆるサイズ（後述する）の比の値Ｋ（ただしＫ＞１）に応じ増倍され、得られた電流Ｋ・ｉｓが、ＭＯＳ型トランジスタＭＣ２の出力部から電荷積分回路２０５に出力される。

電荷積分回路２０５は、オペアンプＡＭＰ２３３の入出力間に積分容量Ｃｓ２３１およびスイッチＳ２（２３２）が並列に配されてなり、カレントミラー２０４で増倍された信号電流を積分して、この信号電流に対応した信号電圧を発生する。
ＣＤＳ回路２０６は、オペアンプＡＭＰ２４４の入力部にクランプ容量Ｃｃが配され、入出力間に帰還容量Ｃｆ２４２およびスイッチＳ３（２４３）が並列に配されてなり、電圧積分回路２０５で電流‐電圧変換されて得られた電圧信号に対し、リセットノイズを低減して出力する。

図１に示すように、画素アレイ２０１は、垂直走査回路２０２、および図示されない、水平走査回路およびタイミングジェネレータ等とともに積層型固体撮像装置（イメージセンサ）２００を構成している。

各画素１００の画素回路において、浮遊拡散層は、入射光の強度に応じて光電変換膜１２０で発生した電子を蓄積する。
この浮遊拡散層は、画素選択トランジスタＭＰのソース部と画素電極、および対応する領域に接続された光電変換膜１２０より構成される。

また、画素選択トランジスタＭＰのゲート部には、垂直走査回路２０２のシフトレジスタ２０２Ａの出力信号とクロック信号ＣＬＫ（外部から供給される画素選択トランジスタＭＰ駆動用のクロック信号）との乗算結果を出力するＡＮＤ回路２０２Ｂ～Ｄからの出力信号（転送信号）が信号線ＴＸ１～３を介して各々入力される。

以下、図２および図３を用いて、各水平走査期間における信号読み出しの処理（１）～（３）の流れを時系列的に説明する。
（１）電荷積分回路のリセット
電荷積分回路２０５のリセットスイッチＳ２（２３２）およびＣＤＳ回路２０６のリセットスイッチＳ３（２４３）をＯＮ状態とし、所定時間経過後に電荷積分回路２０５のリセットスイッチＳ２をＯＦＦ状態として電荷積分回路２０５をリセットし、その後、ＣＤＳ回路２０６のリセットスイッチＳ３をＯＦＦ状態として、電荷積分回路２０５のリセットレベルをＣＤＳ回路２０６にクランプする。

（２）画素信号電荷の読み出し
次に、上記（１）の処理が終了してから所定時間経過後に、画素選択トランジスタＭＰのゲート部に印加されるクロックＴＸの振幅を、リセット電圧ＶＲ１に画素選択トランジスタＭＰのしきい値を加えた値よりも大きく、かつ電源電圧ＶＤＤよりも小さな値Ｖａに設定して画素選択トランジスタＭＰをＯＮ状態とする。これにより、画素１００から読み出された信号電荷が電荷転送回路２０３によってカレントミラー２０４に導かれ、カレントミラー２０４において増倍された電流値が電荷積分回路２０５により積分されて電圧値として出力され、この出力された電圧値がＣＤＳ回路２０６にサンプルホールドされる。この処理により、ＣＤＳ回路２０６の出力は、上述した（１）の処理におけるクランプされたリセットレベルに、電荷積分回路２０５の出力電圧分だけ加えたものとなる。クランプされたリセットレベルは、オペアンプＡＭＰ２４４の正入力電圧ＶＣＯＭ２であるため、ＣＤＳ回路２０６の出力は電荷積分回路のリセットノイズが除去された値となる。このＣＤＳ回路２０６からの出力電圧値をＡ／Ｄ変換器２０７に入力し、デジタル値として出力する。

（３）画素のリセット
次に、画素選択トランジスタＭＰ、画素リセットスイッチＳ１（１４３）および電荷積分回路２０５のリセットスイッチＳ２（２３２）をＯＮ状態とし、所定時間経過後に、画素リセットスイッチＳ１（１４３）をＯＦＦ状態とすると、電荷転送回路２０３の作用により、画素１００の浮遊拡散層は、電位Ｖａから画素選択トランジスタＭＰのしきい値を減じた値Ｖｒａにリセットされる。

また、垂直信号線１３０は、電荷転送回路２０３を構成する電荷転送トランジスタＭＴのしきい値と反転型増幅器ＩＮＶの入出力特性によって定まる、電位Ｖｒａよりも大きな電位Ｖｒｃにセットされる。また、電荷転送回路２０３の出力部（電荷転送トランジスタＭＴのドレイン部）の電位が上記電位Ｖｒｃよりも大きな値となるように、カレントミラー２０４の構成トランジスタＭＣ１、ＭＣ２のサイズが設定されている。これとともに、電荷積分回路２０５を構成するオペアンプＡＭＰ２３３の正入力端子に印加する電圧ＶＣＯＭ１も、上記電位Ｖｒｃよりも大きな値となるように設定されている。所定時間経過後、画素選択トランジスタＭＰがＯＦＦ状態とされる。なお、電荷積分回路２０５のリセットスイッチＳ２（２３２）は、次行（次の水平走査期間）の（１）の処理で再びＯＮ状態とされるので、必ずしもこの段階でＯＦＦ状態とする必要はない（図３において、（３）の期間から、当該フレーム内の次の水平走査期間（図示せず）の（１）の期間にかけてオン状態とされていてよい）。

次に、各タイミングにおける、画素リセットおよび画素信号読み出しの各動作について、図３に示す駆動クロックパターンと図４～７に示す電位分布図を参照しつつ説明する。なお、実際には、１水平走査期間内において、画素リセット動作の前に画素信号読み出し動作が行われるように実行されるが、ここでは、説明の便宜上、画素リセット動作について先に説明する。また、以下の説明で用いられる各タイミングＡ～Ｄは、図３の駆動クロックパターン図に付した各タイミングに対応して付された符号Ａ～Ｄに各々対応している。

まず、タイミングＡの状態では、画素選択トランジスタＭＰおよび画素リセットスイッチＳ１（１４３）のそれぞれのゲート部に印加するクロックＴＸおよびＲＴ１をいずれもＨレベルに設定することにより、画素選択トランジスタＭＰおよび画素リセットスイッチＳ１（１４３）のいずれもＯＮ状態とし、画素１００の浮遊拡散層を電位ＶＲ１にリセットする。
このとき、クロックＴＸの振幅は、電位ＶＲ１に画素選択トランジスタＭＰのしきい値電圧ＶＴ＿ＭＰを加えた値より大きく、かつ電源電圧ＶＤＤよりも小さな電圧値Ｖａに設定される。また、ＲＴ１の振幅は電源電圧ＶＤＤに設定される。
このときの画素選択トランジスタＭＰ、電荷転送トランジスタＭＴ、およびカレントミラー２０４を構成するトランジスタＭＣ１の電位分布は図４に示されるようになっている。

次に、タイミングＢの状態では、画素リセットスイッチＳ１のゲート部に印加するクロックＲＴ１をＬレベルにしてＯＦＦ状態とすると、画素１００の浮遊拡散層の電位がリセット電位ＶＲ１よりも大きな値の電位Ｖｒａ、すなわち電位Ｖａから画素選択トランジスタＭＰのしきい値電圧ＶＴ＿ＭＰを減じた値にリセットされる。
また、垂直信号線１３０の電位が、反転型増幅器ＩＮＶ２１４の入出力特性によって定まる、電位Ｖｒａよりも大きな定常値Ｖｒｃに設定される。このときの反転型増幅器ＩＮＶ２１４の入出力特性と定常値Ｖｒｃの関係は、図８に示されるようになっている。すなわち、反転型増幅器ＩＮＶ２１４の動作基準点は、入出力特性を表す実線の曲線と、電荷転送トランジスタＭＴのゲート（出力）電圧とソース（入力）電圧の関係を表す破線の直線の交点（２）となるため、入力は定常値Ｖｒｃ、出力は定常値Ｖｒｃに電荷転送トランジスタＭＴのしきい値電圧ＶＴ＿ＭＴを加えた値となる。なお、このような状態に設定するためには、タイミングＡの状態でＶＲ１＜Ｖｒｃであることが必要である。

タイミングＡにおいては、反転型増幅器ＩＮＶ２１４の入力はＶＲ１、出力はＶＤＤとされており、図８に示すように電荷転送トランジスタＭＴはＯＮ状態である（図８の点（１）が動作点となる）。ここからタイミングＢに移り、画素リセットスイッチＳ１をＯＦＦ状態にすると、電荷転送回路２０３の入力値が上昇するため、動作点は実線上を右方向に移動し、図８の実線と破線の交点（２）、すなわち入力がＶｒｃ、出力がＶｒｃ＋ＶＴ＿ＭＴとなる動作基準点に設定される。
このときの画素選択トランジスタＭＰ、電荷転送トランジスタＭＴ、およびカレントミラー２０４を構成するトランジスタＭＣ１の電位分布は図５に示されるようになっている。

次に、タイミングＣの状態では、画素選択トランジスタＭＰのゲート部に印加するクロックＴＸをＬレベルにしてＯＦＦ状態とし、光電変換膜１２０で発生する信号電荷を画素１００の浮遊拡散層に蓄積する。このときの画素選択トランジスタＭＰ、電荷転送トランジスタＭＴ、およびカレントミラー２０４を構成するトランジスタＭＣ１の電位分布は図６に示されるようになっている。

次に、タイミングＤの状態では、上述した画素リセットおよび画素信号読み出しの各動作が行われてから１フレーム経過後に、画素選択トランジスタＭＰのクロックＴＸを、上記タイミングＡと同じ振幅Ｖａで印加して、画素選択トランジスタＭＰをＯＮ状態とし、信号電荷を垂直信号線１３０上に読み出す。これにより、電荷転送回路２０３の動作によって、電荷転送トランジスタＭＴのゲート電位が上昇し、垂直信号線１３０上に読み出された信号電荷がカレントミラー２０４に入力される。

電荷転送回路２０３に画素１００からの信号が入力される前は、反転型増幅器ＩＮＶ２１４の入出力電圧（動作点）は、タイミングＢで説明した通り、図８の点（２）に示すように、入力がＶｒｃで、出力はＶｒｃ＋ＶＴ＿ＭＴとされている。画素１００から電荷（電子）が読み出され、電荷転送回路２０３の入力値がＶｒｃ－Ｖｐに変化すると、上記動作点は図面上で曲線（直線）上を上方向に移動し、出力はＶｒｃ＋ＶＴ＿ＭＴ＋Ｖｑ（図８の点（３））となるため、電荷転送トランジスタＭＴはＯＮ状態となり、画素１００からの信号電荷がカレントミラー２０４に転送される。

カレントミラー２０４を構成する、ダイオード接続されたトランジスタＭＣ１のドレイン部とゲート部の電位は、信号電荷（電子）の流入によって下降するため、カレントミラー２０４には、図２上で上向き、すなわち電流が減少する方向に信号電流が流れる。このときの画素選択トランジスタＭＰ、電荷転送トランジスタＭＴ、およびカレントミラー２０４を構成するトランジスタＭＣ１の電位分布は図７に示されるようになっている。

カレントミラー２０４を構成する２つのトランジスタＭＣ１、ＭＣ２のサイズ（形状比率：ゲート長をＬ、ゲート幅をＷとした場合の Ｗ／Ｌ）の比を１：Ｋ（ただし、Ｋ＞１）とすることにより、信号電流はＫ倍に増倍されて電荷積分回路２０５に入力されるため、高い変換ゲインを得ることができる。信号電荷が転送されるにしたがって、垂直信号線の電位（電荷転送回路２０３の入力電位）は上昇するので、反転型増幅器ＩＮＶ２１４の入出力電圧は、図８の実線と破線の交点（２）、すなわち、入力がＶｒｃで、出力がＶｒｃ＋ＶＴ＿ＭＴの動作基準点に戻る。また、トランジスタＭＣ１のドレイン部とゲート部の電位は上昇する。こうして、読み出し動作の終了時には図６に示す定常状態の電位分布に戻る。

本発明の画素信号読み出し回路および積層型固体撮像装置としては、上述した実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。例えば、垂直走査回路２０２の構成としては上述した各実施形態のものに限られるものではなく各画素１００を構成する電荷転送トランジスタＭＴのゲートをオン状態とする信号を出力し得る構成であればよい。

また、電荷転送部、カレントミラー部、電流‐電圧変換部およびＣＤＳ（相関二重サンプリング）回路としては、上記実施例に限られるものではなく、他の種々の構成のものを用いることができる。例えば、カレントミラー部としては、ＭＯＳ型トランジスタペアを複数段に縦列構成としたカスコード型の構成とすることが可能である。

また、キャリアとして電子に替えて正孔を用いる場合には、画素回路、電荷転送回路、カレントミラーを構成するトランジスタをｐＭＯＳ型に変更するように設定すればよい。ただし、カレントミラーは電流ソース型（図２に示したｎＭＯＳ型は、電流シンク型）となり、電荷積分回路の出力電圧極性は大小逆になる、すなわち、照度が高いほど出力電圧が低くなるため、ＣＤＳ回路の後段に反転型増幅器を追加配置する、Ａ／Ｄ変換されたデジタル値の大小を照度の高低とあわせるといった処理が必要である。

１００ 画素
１２０ 光電変換膜
１３０ 垂直信号線
１４３（Ｓ１）、２３２（Ｓ２）、２４３（Ｓ３） リセットスイッチ
２００ 積層型固体撮像装置
２０１ 画素アレイ
２０２ 垂直走査回路
２０２Ａ シフトレジスタ
２０２Ｂ、Ｃ、Ｄ ＡＮＤ回路
２０３ 電荷転送回路
２０４ カレントミラー
２０５ 電荷積分回路
２０６ ＣＤＳ回路
２０７ Ａ/Ｄ変換器
２１４ 反転型増幅器（ＩＮＶ）
２２１ 電流源（ＩＢ）
２３１ 積分容量（Ｃｓ）
２３３、２４４ オペアンプ（ＡＭＰ）
２４１ クランプ容量（Ｃｃ）
２４２ 帰還容量（Ｃｆ）
ＭＰ 画素選択トランジスタ
ＭＴ 電荷転送トランジスタ
ＭＣ１、ＭＣ２ カレントミラーを構成するトランジスタ
ＴＸ 画素選択トランジスタに印加するクロック
ＴＸ１、ＴＸ２、ＴＸ３ 信号線
ＲＴ１、ＲＴ２、ＲＴ３ リセットスイッチに印加するクロック
ＶＲ１ リセット電圧
ＶＤＤ 電源電圧
ＶＣＯＭ１ オペアンプ２３３の正入力電圧
ＶＣＯＭ２ オペアンプ２４４の正入力電圧

Claims (3)

1. １つの画素選択トランジスタにより構成された画素が２次元アレイ状に配置され、
   該２次元アレイ状に配置された各該画素の該画素選択トランジスタのドレインが、該画素の列毎に同一の垂直信号線に接続された、光電変換膜を積層してなる積層型固体撮像装置の画素信号読み出し回路において、
   該垂直信号線が該画素の信号電荷を転送する電荷転送部の入力部に接続され、
   該電荷転送部からの出力信号が、当該出力信号を電流増幅するカレントミラー部に入力されるとともに、このカレントミラー部の入力部に電流源が接続され、
   該カレントミラー部からの出力信号が電流‐電圧変換部に入力されて電圧信号に変換され、該電流‐電圧変換部に接続された、該電圧信号の低ノイズ化を図るＣＤＳ回路を介して出力されるように構成され、
   前記電荷転送部よりも前段に画素リセットスイッチＳ１を備え、
   前記電流‐電圧変換部の構成要素であるオペアンプの入出力間に、積分容量Ｃｓと該電流‐電圧変換部をリセットするリセットスイッチＳ２を並列に備え、
   前記ＣＤＳ回路の構成要素であるオペアンプの入出力間に、帰還容量Ｃｆと該ＣＤＳ回路をリセットするリセットスイッチＳ３を並列に備えたことを特徴とする画素信号読み出し回路。
2. 前記画素のリセット処理を行う場合には、前記画素選択トランジスタ、前記画素リセットスイッチＳ１および前記電流‐電圧変換部の前記リセットスイッチＳ２をＯＮ状態とするように、かつ所定時間経過後に、前記画素リセットスイッチＳ１をＯＦＦ状態とするように構成されていることを特徴とする請求項１に記載の画素信号読み出し回路。
3. 請求項１または２に記載の画素信号読み出し回路を備えてなることを特徴とする積層型固体撮像装置。

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