JP2012114772A - 固体撮像装置 - Google Patents

Abstract

【課題】低電源電圧動作時でも、画質の悪化なく、リセット電圧を昇圧する。
【解決手段】実施形態の固体撮像装置では、出力信号線電圧制御部３は、ゲートにバイアス電圧BIASが印加され、ソースが出力信号線１２に接続され、ドレインが出力信号線電圧制御部電源ノードAVDDに接続される出力信号線電圧制御トランジスタ２４を備える。負荷回路２は、出力信号線１２の一端とソース電源ノードVssとの間に直接接続される電流源２３を備える。FDノードは、出力信号線電圧制御トランジスタ２４と電流源２３とによるソースフォロア回路を機能させた後に、アンプトランジスタ１７と電流源２３とによるソースフォロア回路を機能させることにより昇圧される。FDノードが昇圧されたときの出力信号線１２の電圧は、リセット電圧となる。
【選択図】図２

Description

実施形態は、固体撮像装置に関する。

固体撮像装置（例えば、ＣＭＯＳイメージセンサ）の画素信号読み出し回路は、画素セルと負荷回路とから構成され、フォトダイオード内に蓄積された電荷を読み出す機能を有する。フォトダイオード内の電荷は、フローティングディフュージョンノード（以下、FDノードと称する）に転送され、かつ、行選択トランジスタとアンプトランジスタと負荷回路とから構成されるソースフォロア回路により信号電圧に変換される。

画素信号を読み出す際には、蓄積された電荷を吐き捨てるためにFDノードを画素電源電圧にリセットする。このため、低消費電力化により画素電源電圧が低下すると、FDノードのリセット電圧も低下し、画素信号読み出し回路から出力される信号電圧が低下する。その結果、画素信号読み出し回路の出力電圧範囲が狭くなり、十分な出力振幅を得られなくなる。

それを改善するため、画素信号を読み出す際に、出力信号線の電圧を一時的に変化させることにより、出力信号線とFDノードとの容量結合を利用してFDノードのリセット電圧を昇圧し、画素信号読み出し回路の出力電圧範囲を広くし、出力振幅の拡大を図る技術が知られている。しかし、この技術において、出力信号線の電圧を変化させるために、負荷回路の負荷を過渡的に変化させると、出力信号線にノイズが乗り易くなる。その結果、画質が悪化する、という問題が発生する。

特開２０００−５９６９１号公報 特開２０１０−５６９６５号公報

実施形態は、低電源電圧動作時でも、画質の悪化なく、リセット電圧を昇圧する技術について提案する。

実施形態によれば、固体撮像装置は、フォトダイオードに蓄積される電荷を信号電圧に変換するためのFDノードと、ゲートが前記FDノードに接続され、ソースが出力信号線に接続され、ドレインが画素電源ノードに接続されるアンプトランジスタとを備える画素セルと、ゲートに第１のバイアス電圧が印加され、ソースが前記出力信号線に接続され、ドレインが第１の出力信号線電圧制御部電源ノードに接続される第１の出力信号線電圧制御トランジスタを備える出力信号線電圧制御部と、前記出力信号線の一端とソース電源ノードとの間に直接接続される電流源を備える負荷回路と、前記出力信号線のリセット電圧を決定する動作を制御する制御回路とを具備し、前記制御回路は、前記第１の出力信号線電圧制御トランジスタと前記電流源とによる第１のソースフォロア回路を機能させた後に、前記アンプトランジスタと前記電流源とによる第２のソースフォロア回路を機能させることにより、前記FDノードを昇圧し、前記FDノードが昇圧されたときの前記出力信号線の電圧を前記リセット電圧とする。

固体撮像装置の全体図。 画素信号読み出し回路の第１の実施例を示す図。 図２の回路のタイミングチャート。 フローティングディフュージョンの容量結合を示す図。 FD電圧とソースホロワの出力振幅範囲との関係を示す図。 本来の信号成分と出力される信号成分との差を示す図。 画素信号読み出し回路の第２の実施例を示す図。 図７の回路のタイミングチャート。 画素信号読み出し回路の第３の実施例を示す図。 図９の回路のタイミングチャート。

以下、図面を参照しながら実施形態を説明する。

図１は、固体撮像装置の全体図を示している。

画素領域１は、アレイ状に配置される複数の画素セル１０を有する。画素領域１以外の領域は、周辺回路領域である。周辺回路領域は、読み出しのための負荷回路２、出力信号線電圧制御部３、行選択回路４、ＡＤ(Analog-Digital)変換ブロック５、タイミング回路６及びバイアス発生回路２１を含む。制御回路１１は、出力信号線電圧制御部３、行選択回路４、タイミング回路６及びバイアス発生回路２１の動作を制御する。

行選択回路４は、行方向に延びる制御信号線７を用いて、読み出しの対象となる画素セルアレイの１つの行（１水平ライン）を選択すると共に、１水平ライン内の複数の画素セル１０からの画素信号の読み出しを制御する。

１水平ライン内の制御信号線７は、例えば、１画素に対して読み出しのための４つのトランジスタが設けられる４Ｔｒ型ＣＭＯＳイメージセンサの場合には、３本の信号線（行選択線、リセット制御線、リード制御線）を含む。

垂直信号線（出力信号線）１２は、画素セルアレイの１つの列（１垂直ライン）に対して１つ設けられる。出力信号線電圧制御部３は、垂直信号線１２の電圧を制御する。また、読み出し時に、負荷回路２と出力信号線電圧制御部３内のトランジスタ（ＦＥＴ）とによりソースフォロア回路が構成されることを特徴の一つとする。

負荷回路２は、後述するが、スイッチ機能を有しない。例えば、負荷回路２は、電流源のみから構成されるため、負荷回路２が１Ｈ(horizontal scanning period)毎にオン／オフを繰り返すことがない。

即ち、FDノードのリセット電圧を昇圧させるときに負荷回路の負荷が過渡的に変化しないため、垂直信号線１２にノイズが乗ることもなく、画質を向上できる。

ＡＤ変換ブロック５は、例えば、サンプルホールド（Ｓ／Ｈ）回路９を含むＡＤ(Analog-Digital)変換器８を備える。

サンプルホールド回路９は、FDノードのリセット電圧を昇圧させたときの垂直信号線１２の電圧（リセット電圧）をサンプリングし、かつ、これをホールドする。この後、フォトダイオードの電荷をFDノードに導き、画素信号を読み出す。

画素信号が読み出されると、FDノードの電圧の変化により出力信号線１２の電圧も変化し、このときの出力信号線１２の電圧が信号電圧となる。

サンプルホールド回路９を含むＡＤ変換器８は、サンプルホールド回路９でリセット電圧と信号電圧との差分を取った後、この差分についてＡＤ変換を行うか、もしくはリセット電圧と信号電圧のＡＤ変換をそれぞれ別に行った後、デジタル値でリセット電圧と信号電圧の差分を取る。いずれの場合も、ＡＤ変換器８はリセット電圧と信号電圧の差分（信号量）を出力するため、結果として、FDノードを昇圧させたときの垂直信号線１２の電圧の上昇分がオフセットとみなされ、キャンセルされる。即ち、画素信号の信号成分のみを正確に読み出すことができる（二重相関サンプリング処理）。

図２は、画素信号読み出し回路の第１の実施例を示している。

画素信号読み出し回路は、画素セル１０、負荷回路２及び出力信号線電圧制御部３を備える。行選択信号SEL、リセット信号RESET及びリード信号READは、図１の行選択回路４から供給される。制御信号SWは、例えば、図１の制御回路１１から供給される。

画素セル１０は、フォトダイオード１４、フォトダイオード１４の電荷をFDノードに読み出すリードトランジスタ（ＦＥＴ）１５、FDノードの電圧のリセットを行うリセットトランジスタ（ＦＥＴ）１６、FDノードの電圧を出力するアンプトランジスタ（ＦＥＴ）１７、及び、アンプトランジスタ１７のドレインと画素電源ノードPXVDDとの間のスイッチとなる行選択トランジスタ（ＦＥＴ）１８を有する。

リードトランジスタ１５は、フォトダイオード１４とFDノードとの間に接続される。リセットトランジスタのソースは、FDノードに接続され、ドレインは、画素電源電圧が印加される画素電源ノードPXVDDに接続される。

アンプトランジスタ１７のソースは、垂直信号線（出力信号線）１２に接続される。行選択トランジスタ１８のソースは、アンプトランジスタ１７のドレインに接続され、ドレインは、画素電源ノードPXVDDに接続される。垂直信号線１２は、ここでは画素セルアレイの１つの列（１垂直ライン）に対して１つ設けられ、画素セルアレイの終端で１つの負荷回路２に接続されているが、１垂直ラインに対して複数の垂直信号線を設け、複数の負荷回路に接続することも可能である。

負荷回路２は、電流源２３である。

また、電流源２３は、垂直信号線１２の一端とソース電源ノードVssとの間に直接接続されるため、負荷回路２は、スイッチ機能を有しない。

出力信号線電圧制御部３は、ゲートがバイアスラインBIASに接続される出力信号線電圧制御トランジスタ（ＦＥＴ）２４と、出力信号線電圧制御トランジスタ２４のソースと垂直信号線１２との接続／切断を制御するスイッチ２２とを有する。出力信号線電圧制御トランジスタ２４のドレインは、出力信号線電圧制御部電源ノードAVDDに接続される。

スイッチ２２は、出力信号線電圧制御部電源ノードAVDDと出力信号線電圧制御トランジスタ２４のドレインとの間に接続されていてもよい。

ここで、画素電源ノードPXVDDと出力信号線電圧制御部電源ノードAVDDは、同じであっても、異なっていてもよい。また、両者が異なるときは、画素電源ノードPXVDDの電圧Vddと出力信号線電圧制御部電源ノードAVDDの電圧Vddaは、同じであっても、異なっていてもよい。

バイアス発生回路２１は、出力信号線電圧制御部３内のバイアスラインBIASにバイアス電圧を供給する。

本例では、負荷回路２とアンプトランジスタ１７と行選択トランジスタ１８とは、ソースフォロア回路を構成する。また、負荷回路２とスイッチ２２と出力信号線電圧制御トランジスタ２４も、ソースフォロア回路を構成する。

図３は、図２の回路の画素信号読み出し時のタイミングチャートを示している。

画素信号読み出し時において、まず、バイアス回路21がバイアスラインBIASにバイアス電圧Vbを供給している状態で、出力信号線電圧制御部３内のスイッチ２２をオンにし、垂直信号線１２を所定の電圧値V1に設定する。この時、行選択トランジスタ１８がオフであるため、負荷回路（電流源２３）２とスイッチ２２と出力信号線電圧制御トランジスタ２４とにより、ソースフォロア回路が機能している。

一般に、ソースフォロア回路の出力電圧Vvsigは、基板バイアス効果を考慮しないとすると、(1)式で与えられる。

ここで、Vthは、トランジスタの閾値電圧、Icは、ソースフォロア回路に流れる電流、W及びLは、それぞれ、トランジスタのゲート幅及びゲート長、μは、電子の移動度、Coxは、トランジスタのゲート酸化膜の単位面積容量である。

(１)式より、ソースフォロア回路の出力電圧Vvsigは、トランジスタのゲート端子に印加される電圧から一定電圧シフトした値が出力され、そのシフト量は、ソースフォロア回路に流れる電流Ic、トランジスタの閾値電圧Vth、ゲート幅W及びゲート長Lに依存する。

従って、垂直信号線１２の電圧V1は、以下のように表すことができる。

ここで、Vbは、バイアス発生回路２１が発生するバイアス電圧値、Vthbは、出力信号線電圧制御部３内の出力信号線電圧制御トランジスタ２４の閾値電圧、Wb及びLbは、それぞれ、出力信号線電圧制御部３内の出力信号線電圧制御トランジスタ２４のゲート幅及びゲート長である。

この状態でリセットトランジスタ１６をオンにし、FDノードを画素電源ノードPXVDDの画素電源電圧Vddに設定する。

この後、画素セル１０内の行選択トランジスタ１８をオンにし、出力信号線電圧制御部３内のスイッチ２２をオフにする。この時、負荷回路２とアンプトランジスタ１７と行選択トランジスタ１８とにより、ソースフォロア回路が機能している。

従って、垂直信号線１２の電圧V1’は、以下のように表すことができる。

ここで、Vfdは、FDノードの電圧、Vthampは、アンプトランジスタ１７の閾値電圧、Wamp及びLampは、それぞれ、アンプトランジスタ１７のゲート幅及びゲート長である。

この時、V1<V1’となるように、Vb、Vthb、Wb、及び、Lbを設定する。

すると、垂直信号線１２の電圧がV1からV1’へと上昇するのに伴い、FDノードの電圧は、出力電圧の上昇に連動して上昇する。これは、図４に示すように、アンプトランジスタ１７のゲート及びソース間容量Cgsにより、FDノードと垂直信号線１２とが互いに容量結合しているためである。

FDノードの電圧の上昇量ΔVfdは、(4)式に示すように、垂直信号線１２の電圧の変化量ΔVvsig、アンプトランジスタ１７の結合容量値Cgs, Cgd、及び、FDノードの内部容量Cfdにより決定される。

これは、垂直信号線１２の電圧の上昇に応じて、FDノードの電圧が上昇することを意味する。この効果は、特に、低電源電圧状態での動作に有効である。

図５に示すように、リセットトランジスタによりFDノードのリセットを行うとき、FDノードのリセット電圧は、画素電源ノードPXVDDの電圧となる。即ち、FDノードのリセット電圧は、画素電源電圧がの低下に従い低下するという電源電圧依存性を有する。FDノードのリセット電圧が低下すると、垂直信号線１２に出力されるリセット電圧も低下する。これは、ソースフォロア回路の出力電圧範囲が狭くなることを意味する。

しかし、図３のタイミングチャートで画素信号読み出し動作を行うことにより、FDノードを昇圧させ、垂直信号線１２に出力されるリセット電圧を上昇させることができる。結果として、低電源電圧動作時でも、画質の悪化なく、広い出力電圧範囲を確保できる。

これ以降の動作は、通常の画素信号読み出しと同じである。

まず、タイミングT1において、垂直信号線１２の出力電圧（リセット電圧）を、後段のサンプルホールド回路にサンプリングする。リセット電圧をサンプリングした後にリードトランジスタ１５をオンにすると、フォトダイオード１４内に蓄積された電荷がFDノードに転送される。この電荷は、アンプトランジスタ１７により検出され、かつ、垂直信号線１２に信号電圧として出力される。

タイミングT2において、この信号電圧を後段のサンプルホールド回路にサンプリングする。電荷の読み出しが完了した後、画素セル１０内の行選択トランジスタ１８をオフにする。

以上が第１の実施例の画素信号読み出しシーケンスである。

第１の実施例では、負荷回路２である電流源２３は、画素信号読み出し動作中、常に一定電流を流し続けている。このため、リセット電圧の昇圧のために急激に電流が流れ始める、といったような現象が生じない。

例えば、図６に示すように、比較例では、負荷回路内のスイッチが１Ｈ毎にオン／オフを繰り返すため、ソースフォロア回路に一気に電流が流れ始めるタイミングが存在し、その際、画素電源ノード、FDノード及び垂直信号線の電圧が非常に不安定となる。

特に、二重相関サンプリング処理を行うときは、その影響を受け易い。例えば、垂直信号線の電圧が不安定な状態でリセット電圧及び信号電圧のサンプリングを行うと、本来の信号成分V-realと出力される信号成分V-readとの間に差が生じる。この差は、画素セルアレイ内に配置される複数の垂直信号線でそれぞれ異なるため、これがノイズ成分となり、最終的には画質の悪化を招いてしまう。

これに対し、第１の実施例では、負荷回路を電流源のみとし、画素セルの行選択トランジスタとアンプトランジスタと負荷回路の電流源とによりソースフォロア回路を構成し、負荷回路を制御することなく、垂直信号線の電圧を変化させる技術を提案する。

これにより、画素電源ノード、FDノード及び垂直信号線の電圧が不安定になることなく、リセット電圧や信号電圧をサンプリングできる。また、この時、ノイズ成分が発生しないため、低電源電圧動作時でも、画質の悪化なく、FDノードのリセット電圧を昇圧し、広い出力電圧範囲を確保した画素信号読み出し回路を実現できる。

尚、サンプリングしたリセット電圧と信号電圧との差分を取ることで、アンプトランジスタ１７のしきい値ばらつき等に起因する固定パターンノイズを除去する。リセット電圧にはトランジスタのばらつき等に起因するノイズ成分が発生するが、このようなノイズ成分は、時間的に一定であるため、信号電圧にも同等のノイズ成分が発生する。

従って、リセット電圧と信号電圧との差分を取ることにより、固定パターンノイズが除去された信号成分を得ることができる（二重相関サンプリング処理）。

図７は、画素信号読み出し回路の第２の実施例を示している。

本実施例は、第１の実施例と比べると、出力信号線電圧制御部３の構成が異なり、その他については、第１の実施例と同じである。

具体的には、出力信号線電圧制御部３は、ゲートがバイアスラインBIAS1, BIAS2に接続される出力信号線電圧制御トランジスタ２４−１，２４−２と、出力信号線電圧制御トランジスタ２４−１，２４−２のソースと垂直信号線１２との短絡／切断を制御するスイッチ２２−１，２２−２とを有する。出力信号線電圧制御トランジスタ２４−１，２４−２のドレインは、出力信号線電圧制御部電源ノードAVDD1, AVDD2に接続される。

スイッチ２２−１，２２−２は、出力信号線電圧制御部電源ノードAVDD1, AVDD2と出力信号線電圧制御トランジスタ２４−１，２４−２のドレインとの間に接続されていてもよい。

ここで、出力信号線電圧制御部電源ノードAVDD1, AVDD2は、同じであっても、異なっていてもよい。また、両者が異なる時は、出力信号線電圧制御部電源ノードAVDD1の電圧Vadd1と出力信号線電圧制御部電源ノードAVDD2の電圧Vadd2は、同じであっても、異なっていてもよい。

画素電源ノードPXVDDと出力信号線電圧制御部電源ノードAVDD1は、同じであっても、異なっていてもよい。また、両者が異なるときは、画素電源ノードPXVDDの電圧Vddと出力信号線電圧制御部電源ノードAVDD1の電圧Vdda1は、同じであっても、異なっていてもよい。

画素電源ノードPXVDDと出力信号線電圧制御部電源ノードAVDD2は、同じであっても、異なっていてもよい。また、両者が異なるときは、画素電源ノードPXVDDの電圧Vddと出力信号線電圧制御部電源ノードAVDD2の電圧Vdda2は、同じであっても、異なっていてもよい。

バイアス発生回路２１−１，２１−２は、出力信号線電圧制御部３内のバイアスラインBIAS1, BIAS2にバイアス電圧を供給する。

本例では、負荷回路２とアンプトランジスタ１７と行選択トランジスタ１８とは、ソースフォロア回路を構成する。また、負荷回路２とスイッチ２２−１，２２−２と出力信号線電圧制御トランジスタ２４−１，２４−２も、ソースフォロア回路を構成する。

図８は、図７の回路の画素信号読み出し時のタイミングチャートを示している。

画素信号読み出し時において、まず、出力信号線電圧制御部３内のスイッチ２２−１をオンにし、垂直信号線１２を所定の電圧値V1に設定する。この時、出力信号線電圧制御部３内のスイッチ２２−２と行選択トランジスタ１８がオフであるため、負荷回路（電流源２３）２とスイッチ２２−１と出力信号線電圧制御トランジスタ２４−１とにより、ソースフォロア回路が機能している。

この状態でリセットトランジスタ１６をオンにし、FDノードを画素電源ノードPXVDDの画素電源電圧Vddに設定する。

次に、出力信号線電圧制御部３内のスイッチ２２−１をオフにし、かつ、スイッチ２２−２をオンにし、垂直信号線１２を所定の電圧値V1’に設定する。この時、出力信号線電圧制御部３内のスイッチ２２−１と行選択トランジスタ１８がオフであるため、負荷回路（電流源２３）２とスイッチ２２−２と出力信号線電圧制御トランジスタ２４−２とにより、ソースフォロア回路が機能している。

この後、画素セル１０内の行選択トランジスタ１８をオンにし、出力信号線電圧制御部３内のスイッチ２２−２をオフにする。この時、負荷回路２とアンプトランジスタ１７と行選択トランジスタ１８とにより、ソースフォロア回路が機能している。

この時の垂直信号線１２の電圧V1’’に対して、V1<V1’<V1’’となるように、Vb1、Vb2、Vthb1、Vthb2、Wb1、Wb2、Lb1、及び、Lb2を設定する。

ここで、Vb1は、バイアス発生回路２１−１が発生するバイアス電圧値、Vb2は、バイアス発生回路２１−２が発生するバイアス電圧値、Vthb1は、出力信号線電圧制御部３内の出力信号線電圧制御トランジスタ２４−１の閾値電圧、Vthb2は、出力信号線電圧制御部３内の出力信号線電圧制御トランジスタ２４−２の閾値電圧、Wb1及びLb1は、それぞれ、出力信号線電圧制御部３内の出力信号線電圧制御トランジスタ２４−１のゲート幅及びゲート長、Wb2及びLb2は、それぞれ、出力信号線電圧制御部３内の出力信号線電圧制御トランジスタ２４−２のゲート幅及びゲート長である。

すると、垂直信号線１２の電圧がV1からV1’へ、さらに、V1’からV1’’へと上昇するのに伴い、FDノードの電圧は、出力電圧の上昇に連動して上昇する。これは、アンプトランジスタ１７のゲート及びソース間容量Cgsにより、FDノードと垂直信号線１２とが互いに容量結合しているためである。

尚、これ以降の動作は、第１の実施例と同じであるため、ここでの説明は省略する。

以上が第２の実施例の画素信号読み出しシーケンスである。

第２の実施例においても、負荷回路２である電流源２３は、画素信号読み出し動作中、常に一定電流を流し続けている。このため、リセット電圧の昇圧のために急激に電流が流れ始める、といったような現象が生じない。

従って、画素電源ノードPXVDD、FDノード及び垂直信号線１２の電圧が不安定になることなく、リセット電圧や信号電圧をサンプリングすることができる。また、この時、ノイズ成分が発生しないため、画質が悪化することもない。

このように、図８のタイミングチャートで画素信号読み出しを行うことにより、FDノードを昇圧させ、垂直信号線１２に出力されるリセット電圧を上昇させることができる。結果として、低電源電圧動作時でも、画質の悪化なく、広い出力電圧範囲を確保できる。

第２の実施例が第１の実施例と動作上異なる点は、垂直信号線１２の電圧がV1からV1’へ、さらに、V1’からV1’’へと段階的に上昇することにある。これにより、FDノードの電圧も段階的に昇圧される。

第２の実施例によれば、複数回の昇圧により最終的なリセット電圧を得ることができるため、１回の昇圧により最終的なリセット電圧を得る第１の実施例に比べて、FDノードの昇圧時のオーバーシュートを低減することができる。

図９は、画素信号読み出し回路の第３の実施例を示している。

本実施例は、第１の実施例と比べると、出力信号線電圧制御部３の構成が異なり、その他については、第１の実施例と同じである。

具体的には、出力信号線電圧制御部３は、ゲートがバイアスラインBIASに接続される出力信号線電圧制御トランジスタ２４を有する。出力信号線電圧制御トランジスタ２４のドレインは、出力信号線電圧制御部電源ノードAVDDに接続される。また、本例では、第１の実施例に存在する出力信号線電圧制御部３内のスイッチが存在しない。

ここで、画素電源ノードPXVDDと出力信号線電圧制御部電源ノードAVDDは、同じであっても、異なっていてもよい。また、両者が異なるときは、画素電源ノードPXVDDの電圧Vddと出力信号線電圧制御部電源ノードAVDDの電圧Vddaは、同じであっても、異なっていてもよい。

バイアス発生回路２１’は、出力信号線電圧制御部３内のバイアスラインBIASにバイアス電圧を供給する。このバイアス電圧は、出力信号線電圧制御トランジスタ２４のオン／オフを制御するために可変である。

本例では、負荷回路２とアンプトランジスタ１７と行選択トランジスタ１８とは、ソースフォロア回路を構成する。また、負荷回路２と出力信号線電圧制御トランジスタ２４も、ソースフォロア回路を構成する。負荷回路２と出力信号線電圧制御トランジスタ２４とから構成されるソースフォロア回路のオン／オフは、バイアス発生回路２１’により制御される。

即ち、出力信号線電圧制御部３内にはスイッチがないが、バイアス発生回路２１’内にスイッチ（図示せず）を持つ構成となる。

図１０は、図９の回路の画素信号読み出し時のタイミングチャートを示している。

画素信号読み出し時において、まず、バイアス発生回路２１’が発生するバイアス電圧をVbとし、出力信号線電圧制御トランジスタ２４をオンにし、垂直信号線１２を所定の電圧値V1に設定する。この時、行選択トランジスタ１８がオフであるため、負荷回路（電流源２３）２と出力信号線電圧制御部３内の出力信号線電圧制御トランジスタ２４とにより、ソースフォロア回路が機能している。

この状態でリセットトランジスタ１６をオンにし、FDノードを画素電源ノードPXVDDの画素電源電圧Vddに設定する。

この後、画素セル１０内の行選択トランジスタ１８をオンにし、バイアス発生回路２１’の出力電圧をVss（例えば、接地電位）にし、出力信号線電圧制御トランジスタ２４をオフにする。この時、負荷回路２とアンプトランジスタ１７と行選択トランジスタ１８とにより、ソースフォロア回路が機能している。

この時の垂直信号線１２の電圧V1’に対して、V1<V1’となるように、Vb、Vthb、Wb、及び、Lbを設定する。

ここで、Vthbは、出力信号線電圧制御部３内の出力信号線電圧制御トランジスタ２４の閾値電圧、Wb及びLbは、それぞれ、出力信号線電圧制御部３内の出力信号線電圧制御トランジスタ２４のゲート幅及びゲート長である。

すると、垂直信号線１２の電圧がV1からV1’へと上昇するのに伴い、FDノードの電圧は、出力電圧の上昇に連動して上昇する。これは、アンプトランジスタ１７のゲート及びソース間容量Cgsにより、FDノードと垂直信号線１２とが互いに容量結合しているためである。

尚、これ以降の動作は、第１の実施例と同じであるため、ここでの説明は省略する。

以上が第３の実施例の画素信号読み出しシーケンスである。

第３の実施例においても、負荷回路２である電流源２３は、画素信号読み出し動作中、常に一定電流を流し続けている。このため、リセット電圧の昇圧のために急激に電流が流れ始める、といったような現象が生じない。

従って、画素電源ノードPXVDD、FDノード及び垂直信号線１２の電圧が不安定になることなく、リセット電圧や信号電圧をサンプリングすることができる。また、この時、ノイズ成分が発生しないため、画質が悪化することもない。

このように、図１０のタイミングチャートで画素信号読み出しを行うことにより、FDノードを昇圧させ、垂直信号線１２に出力されるリセット電圧を上昇させることができる。結果として、低電源電圧動作時でも、画質の悪化なく、広い出力電圧範囲を確保できる。

第３の実施例が第１の実施例と動作上異なる点は、負荷回路（電流源２３）２と出力信号線電圧制御トランジスタ２４とにより構成されるソースフォロア回路に関し、スイッチを用いずに、バイアス発生回路２１’の出力電圧により、そのソースフォロア回路のオン／オフを制御していることにある。これにより、素子数の削減を図ることができる。

第３の実施例によれば、素子数の削減を図ることができるため、固体撮像装置の周辺回路のレイアウトが容易になると共に、チップサイズの縮小にも貢献できる。

実施形態によれば、負荷回路を制御することなく、リセット電圧を昇圧できるため、低電源電圧動作時でも、画質の悪化なく、リセット電圧を昇圧することができる。

尚、実施形態は、特に、ＣＭＯＳイメージセンサの画素信号読み出し回路に適用するのが効果的である。

実施形態では、画素セル１０において、リードトランジスタ１５、リセットトランジスタ１６、アンプトランジスタ１７及び行選択トランジスタ１８は、ＮチャネルＦＥＴ(field effect transistor)から構成されるが、ＰチャネルＦＥＴや、ＦＥＴ以外のトランジスタなどから構成されていてもよい。

同様に、出力信号線電圧制御部３において、出力信号線電圧制御トランジスタ２４，２４−１，２４−２は、ＮチャネルＦＥＴから構成されるが、ＰチャネルＦＥＴや、ＦＥＴ以外のトランジスタなどから構成されていてもよい。スイッチ２２，２２−１，２２−２は、例えば、ＦＥＴから構成することができる。

フォトダイオード１４は、Ｎ型フォトダイオードであってもよいし、Ｐ型フォトダイオードであってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１： 画素領域、 ２： 負荷回路、 ３： 出力信号線電圧制御部、 ４： 行選択回路、 ５： ＡＤ変換ブロック、 ６： タイミング回路、 ７： 制御信号線、 ８： ＡＤ変換器、 ９： サンプルホールド回路、 １０： 画素セル、 １１： 制御回路、 １２： 垂直信号線（出力信号線）、 １４： フォトダイオード、 １５： リードトランジスタ、 １６： リセットトランジスタ、 １７： アンプトランジスタ、 １８： 行選択トランジスタ、 ２１，２１−１，２１−２： バイアス発生回路、 ２２，２２−１，２２−２： スイッチ、 ２３： 電流源、 ２４，２４−１，２４−２： トランジスタ（ＦＥＴ）。

Claims (7)

1. フォトダイオードに蓄積される電荷を信号電圧に変換するためのFDノードと、ゲートが前記FDノードに接続され、ソースが出力信号線に接続され、ドレインが画素電源ノードに接続されるアンプトランジスタとを備える画素セルと、
   ゲートに第１のバイアス電圧が印加され、ソースが前記出力信号線に接続され、ドレインが第１の出力信号線電圧制御部電源ノードに接続される第１の出力信号線電圧制御トランジスタを備える出力信号線電圧制御部と、
   前記出力信号線の一端とソース電源ノードとの間に直接接続される電流源を備える負荷回路と、
   前記出力信号線のリセット電圧を決定する動作を制御する制御回路とを具備し、
   前記制御回路は、
   前記第１の出力信号線電圧制御トランジスタと前記電流源とによる第１のソースフォロア回路を機能させた後に、前記アンプトランジスタと前記電流源とによる第２のソースフォロア回路を機能させることにより、前記FDノードを昇圧し、
   前記FDノードが昇圧されたときの前記出力信号線の電圧を前記リセット電圧とする
   ことを特徴とする固体撮像装置。
2. 前記負荷回路は、スイッチ機能を有しないことを特徴とする請求項１に記載の固体撮像装置。
3. 前記負荷回路は、画素信号読み出し動作中、一定電流を流し続けていることを特徴とする請求項１に記載の固体撮像装置。
4. 前記出力信号線電圧制御部は、前記第１のソースフォロア回路を制御する第１のスイッチをさらに備えることを特徴とする請求項１に記載の固体撮像装置。
5. 前記出力信号線電圧制御部は、
   前記第１のソースフォロア回路を制御する第１のスイッチと、
   ゲートに第２のバイアス電圧が印加され、ソースが前記出力信号線に接続され、ドレインが第２の出力信号線電圧制御部電源ノードに接続される第２の出力信号線電圧制御トランジスタと、
   前記第２の出力信号線電圧制御トランジスタと前記電流源とによる第３のソースフォロア回路を制御する第２のスイッチとをさらに備え、
   前記制御回路は、
   前記第１のソースフォロア回路を機能させた後、前記第２のソースフォロア回路を機能させる前に、前記第３のソースフォロア回路を機能させる
   ことを特徴とする請求項１に記載の固体撮像装置。
6. 前記第１のバイアス電圧は、可変であり、
   前記第１のソースフォロア回路は、前記第１の出力信号線電圧制御トランジスタのオン／オフにより制御される
   ことを特徴とする請求項１に記載の固体撮像装置。
7. 前記制御回路は、前記リセット電圧をAD変換器内のサンプルホールド回路にサンプリングした後に、前記フォトダイオードに蓄積される電荷を前記FDノードに転送することにより前記出力信号線に前記信号電圧を読み出し、
   前記AD変換器は、前記リセット電圧と前記信号電圧との差分を出力する
   ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。

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