WO2007000879A1 - 固体撮像素子及びその信号読み出し方法 - Google Patents

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Keiichiro Kagawa
Jun Ohta
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National University Corporation NARA Institute of Science and Technology
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Definitions

  • the present invention relates to a solid-state imaging device that detects the intensity of light arriving from an object to be imaged and outputs it as an electrical signal, and a signal reading method thereof.
  • FIG. 12 is a diagram showing an example of a photodiode potential waveform for explaining the difference in various signal readout methods in a conventional general image sensor
  • FIG. 13 is an example of a voltage waveform of a vertical signal line in a certain column.
  • a constant reverse voltage is applied to a PN junction diode (photodiode) at a certain point in time to reset the photodiode potential to a predetermined reset potential VRST.
  • a PN junction diode photodiode
  • the photocarriers are generated, and when the current flows, it is discharged and the photodiode potential drops. Since the discharge current flowing at this time depends on the intensity of the incident light, the potential decrease rate increases as the incident light intensity increases. Therefore, as shown in FIG. 12 (a), the photodiode potential VI is detected at the time when the reset end point force, a certain time tl, has elapsed, and the amount of decrease (discharge amount) from the reset potential VRST is obtained.
  • the amount of decrease in the potential becomes a luminance signal reflecting the incident light intensity (see Fig. 13 (a)).
  • the time between resetting the photodiode potential and detecting the amount of decrease in the potential that is, the charge accumulation time
  • the dynamic range is given by the ratio of the saturation signal amplitude to the total amount of noise at the readout circuit and reset, and the saturation signal amplitude decreases as the power supply voltage decreases, so the dynamic range also decreases.
  • a ramp-like voltage change ⁇ is applied to the photodiode potential by some method, and the photodiode potential after the accumulation period becomes the predetermined reference voltage VREF.
  • the time from when the voltage falls to the point when the predetermined time has elapsed from the start of the ramp-like potential change is detected as the width of the pulse signal. Therefore, as shown in Fig. 12 (b) and Fig. 13 (b), when the amount of incident light during the accumulation period is large and the amount of discharge is large (that is, the photodiode potential at the end of the accumulation period is shown in Fig. 12 (b)).
  • the pulse width is relatively low as shown by VPD 'in Fig. 12 (eg t2' in Fig. 12 (b))
  • the incident light quantity during the accumulation period is weak and the discharge amount is small (that is, the accumulation period
  • the pulse width is short (eg t2 in Fig. 12 (b)).
  • the next reset is executed after the start point force of the ramp-like potential change for a predetermined time.
  • the dynamic range is expressed as the ratio of the PWM readout period per pixel and the readout circuit jitter.
  • CMOS type image sensor has been widely used for an imaging device of a mobile phone with a camera.
  • image sensors used for such applications it is very important to increase the number of pixels and reduce the power consumption.
  • One effective method for reducing power consumption is to lower the power supply voltage.
  • the power supply voltage is lowered, the maximum amplitude is reduced in the photoelectric conversion unit of the image sensor, but the noise factor is not reduced. And the dynamic range will decrease.
  • Non-Patent Document 1 and Patent Document 2 propose an image sensor for the purpose of reducing power consumption while ensuring a dynamic range.
  • FIG. 14 is a configuration diagram of one pixel cell of the proposed image sensor
  • FIG. 15 is a timing diagram showing the reading operation.
  • the anode terminal of the photodiode 81 that generates a signal charge according to the light intensity of the incident light is grounded, and a capacitor 82 is connected between the force sword terminal and the lamp voltage signal line 86.
  • the input terminal of the amplifier 83 is connected to the connection point between the power sword terminal of the photodiode 81 and the capacitor 82, and the output terminal of the amplifier 83 is connected to the vertical signal line 89 via the MOS transistor 85 for output selection. Yes.
  • a MOS transistor 84 for resetting is connected between the input terminal and the output terminal of the amplifier 83.
  • the gate terminal of the MOS transistor 84 is connected to the reset signal line 87, and the gate terminal of the MOS transistor 85 is connected to the row selection signal line 88. It is connected to the.
  • the signal readout operation in this pixel cell is as follows. First, the MOS transistor 84 is turned on by the reset signal RST supplied to the reset signal line 87, and the potential of the power sword terminal of the photodiode 81 (photodiode potential) VPD is set to the reset potential VRST (FIG. 15 (c), ( d)). When a predetermined voltage is applied to the lamp voltage signal line 86 after the reset, the photodiode potential VPD is pulled up to VRST + ⁇ through the capacitor 82. Then, when light is incident on the photodiode 81, the voltage VPD gradually decreases as shown by the dotted line in FIG. 15 (d) due to the photocurrent generated in the photodiode 81. At the end of the specified accumulation period, the voltage VPD drops by AVSIG compared to the beginning of the accumulation period. That is, the photodiode potential VPD at that time is VRST + AV-AVSIG.
  • a circuit having such a configuration can be operated with a power supply voltage of about 1 [V] and can reduce power consumption.
  • the amplifier gain is large, The input conversion noise can be significantly reduced compared to a configuration using a source follower amplifier in the circuit, and thus a high dynamic range can be secured.
  • a low voltage drive PWM image sensor In order to distinguish an image sensor as described in Non-Patent Document 2 from a conventional PWM image sensor, it will be referred to as a low voltage drive PWM image sensor here.
  • Non-Patent Document 1 a single source-grounded MOS transistor is used as the amplifier 83, and a PMOS transistor and an NMOS transistor are combined. It is possible to use an inverter amplifier with a CMOS configuration. Compared to the latter, the former can reduce the number of transistors in the pixel cell by one, which is advantageous in terms of reducing the pixel size.
  • the photodiode potential VPD is higher than the threshold voltage Vth of the source-grounded MOS transistor. If it is higher, a steady noise current flows through the transistor.
  • the power that is the timing of the change point at which the output of the amplifier 83 inverts.
  • the bias current always flows during the period when the source grounded MOS transistor is in the ON state. Can not be directly involved in obtaining the necessary information, so it can be regarded as wasted power consumption. In other words, the former is disadvantageous in terms of reducing power consumption.
  • the power consumption due to the through current can become a level that cannot be ignored. There is sex. Therefore, if the power consumption due to the through current can be reduced, a further reduction in power consumption can be achieved.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-269345
  • Patent Document 2 JP-A-2005-198149
  • Non-Patent Document 1 Noboru Soho, Kazuo Hashiguchi, Keiichiro Kagawa, Satoshi Ota, “A 'Kouichi-Voltage' Pulses-Wides Modulation Image Sensor (A Low-Votage Pulse-Width-Modulation Image Sensor) ”2005 CCD & AIS ⁇ June 9, 2005
  • the present invention has been made in view of significant problems, and the first object of the present invention is to reduce power consumption while ensuring a dynamic range, and to reduce the pixel size. It is an object of the present invention to provide a solid-state imaging device and a signal readout method thereof that are advantageous for increasing the number of pixels and capturing other circuits by reducing the size.
  • a second object of the present invention is the conventional low voltage drive PWM method as described above. It is an object of the present invention to provide a solid-state imaging device and a signal readout method thereof that can further reduce power consumption as compared with an image sensor.
  • the solid-state imaging device includes: a) a photoelectric conversion unit that generates a signal charge according to the intensity of incident light and holds a potential due thereto
  • a photoelectric conversion unit that generates a signal charge according to the intensity of incident light and holds a potential due thereto
  • an amplifier unit including a first MOS transistor whose gate terminal is connected to read out the holding potential of the photoelectric conversion unit and whose drain terminal is an output;
  • the amplifier section may be configured as an amplifier in which the first MOS transistor which is N-type or P-type has a common source configuration. it can.
  • the amplifier unit is a CMOS in which a MOS transistor having a reverse polarity is further added to the drain terminal side of the first MOS transistor which is N-type or P-type. It can be configured as an inverter amplifier.
  • a second invention made to achieve the first object is a signal readout method for a solid-state imaging device according to the first invention, and generates a signal charge according to the intensity of incident light.
  • a first MOS transistor having a first MOS transistor having a gate terminal connected to read out the held potential of the photoelectric conversion section and having a drain terminal as an output, and the first MOS A signal conversion unit that generates a binary signal corresponding to an incident light intensity based on an output of a transistor, and a signal readout method for a solid-state imaging device, In a state where the photoelectric conversion unit holds a potential to be read according to the intensity of incident light.
  • a ramp waveform voltage starts to be applied to the source terminal of the first MOS transistor, and based on the change in the output of the first MOS transistor according to the change in the ramp waveform voltage, the signal conversion unit responds to the holding potential.
  • a binary signal having a different pulse width is generated.
  • a solid-state imaging device made to achieve the second object described above,
  • a photoelectric conversion unit that generates a signal charge according to the intensity of incident light and holds the potential due thereto;
  • an amplifier unit including a first MOS transistor whose gate terminal is connected to the output terminal of the photoelectric conversion unit and whose drain terminal is an output so as to read out the holding potential of the photoelectric conversion unit;
  • a voltage application unit that applies a ramp-shaped voltage to the source terminal of the first MOS transistor or the output terminal of the photoelectric conversion unit via a capacitive element
  • a ramp waveform voltage is applied to the output terminal of the photoelectric conversion unit by the voltage application unit via the source terminal or the capacitive element of the first MOS transistor while the potential to be read is held in the photoelectric conversion unit.
  • the signal conversion generates a binary signal having a pulse width corresponding to the holding potential based on the voltage on the output signal line changed by discharging the charge of the floating capacitance through the first MOS transistor. And characterized by comprising a part.
  • a fourth invention made to achieve the second object is a signal readout method for a solid-state imaging element according to the third invention, which generates a signal charge according to the intensity of incident light.
  • An amplifier unit including 1 MOS transistor, a voltage application unit that applies a ramp-shaped voltage to the output terminal of the photoelectric conversion unit via a source terminal of the first MOS transistor or a capacitive element, and an output signal of the amplifier unit
  • a second MOS transistor connected between the output signal line for outputting the power and the power supply line, and signal conversion for generating a binary signal having a pulse width corresponding to the holding potential based on the voltage on the output signal line
  • a signal reading method for a solid-state imaging device comprising:
  • a predetermined control voltage is applied to the gate terminal of the second MOS transistor while the potential to be read according to the intensity of incident light is held in the photoelectric conversion unit and before the ramp waveform voltage is applied by the voltage application unit.
  • the MOS transistor is turned on to charge a stray capacitance having one end connected to the output signal line, and then the voltage application unit passes the source terminal or the capacitive element of the first MOS transistor.
  • the ramp waveform voltage starts to be applied tl to the output terminal of the photoelectric conversion unit, and the change in the ramp waveform voltage is changed by discharging the charge of the stray capacitance through the first MOS transistor in the course of the change of the ramp waveform voltage.
  • the signal converter Based on the voltage on the output signal line, the signal converter generates a binary signal having a pulse width corresponding to the holding potential. .
  • the photoelectric conversion unit is typically a photodiode.
  • a photodiode whose anode terminal is grounded generates a signal charge corresponding to the intensity of the incident light when it receives incident light, thereby generating a photodiode potential VPD at the power sword terminal.
  • the potential of the source terminal is obtained by subtracting the threshold voltage Vth from VPD. While lower than the potential, the transistor is off. Therefore, for example, the output voltage on the signal line (vertical signal line) connected to the drain terminal of the first MOS transistor via the output selection transistor is usually the power supply voltage.
  • the signal conversion unit generates a binary signal having a pulse width from the voltage change start point of the ramp waveform voltage to the sudden change point of the output of the first MOS transistor. If the amount of received light changes, this pulse width also changes, so that a pulse width modulation signal can be obtained.
  • the capacitor for controlling the photodiode potential by capacitive coupling as in the conventional case is used as the pixel.
  • a capacitor is an element that occupies a much larger area on a semiconductor chip than a MOS transistor or the like, so the pixel size is greatly reduced by eliminating the need for a capacitor in the pixel cell. can do. Thereby, it is possible to increase the number of pixels while achieving low power consumption and high dynamic range.
  • the area of one pixel cell can be reduced to reduce the element area, thereby reducing the cost or circuit for other functions.
  • High functionality can be achieved by mounting (for example, an image processing circuit) on the same semiconductor chip.
  • pixel cells are arranged in a two-dimensional shape of n rows and m columns, each pixel cell includes the photoelectric conversion unit and the amplifier unit, and each pixel The cell includes a second MOS transistor for resetting a holding potential of the photoelectric conversion unit, and a first MO It can be configured to include at least a third MOS transistor for output selection that determines whether or not to output the output voltage of the s transistor to a signal line (vertical signal line) shared by a plurality of pixel cells.
  • the signal line may be shared by all n pixel cells belonging to one column, and the signal conversion unit may be provided for each column.
  • the read circuit can be approximately the same as the read circuit of FIG. As described above, even when the amplifier unit is a CMOS inverter amplifier, the size of one pixel is almost the same as that of an APS 4Tr type readout circuit.
  • pixel cells are arranged in a two-dimensional form of n rows and m columns, and the photoelectric conversion unit and the holding potential of the photoelectric conversion unit are selectively selected for each pixel cell.
  • the photoelectric conversion unit and the holding potential of the photoelectric conversion unit are selectively selected for each pixel cell.
  • the second MOS transistor and the third MOS transistor for output selection that determines whether or not the output voltage of the first MOS transistor is output to a signal line shared by a plurality of pixel cells may be shared.
  • the number of MOS transistors per pixel can be reduced as compared with the case where the first to third MOS transistors are arranged in each pixel cell, so that the pixel size can be further reduced. Therefore, it is advantageous for increasing the number of pixels.
  • the signal conversion unit includes a waveform shaping unit that generates a voltage signal obtained by subtracting an output voltage force of the first MOS transistor corresponding to the ramp waveform voltage. And a comparison unit that determines the output voltage of the waveform shaping unit with a predetermined determination threshold value and performs a binary comparison.
  • the potential of the source terminal of the first MOS transistor for reading is changed to a ramp waveform, so that the low level of the output voltage also changes in the same manner. An offset appears to have occurred.
  • the offset voltage is first removed by the waveform shaping unit, and the low level is reduced. Since it becomes flat (that is, substantially the same potential is maintained), it is easy to set a determination threshold when binarization is performed in the next comparison unit.
  • the first MOS transistor is an N-type, and when the holding potential of the photoelectric conversion unit is reset, the voltage application unit is connected to the first MOS transistor.
  • the voltage applying unit may be configured to apply a ramp waveform voltage having a downward slope.
  • the signal voltage amplitude of the photodiode can be increased as much as possible within a range in which the relationship between the reset voltage VRST and the voltage VH1 satisfies the condition of VRST> VH1, so that the power supply voltage can be reduced. It is advantageous for securing a dynamic range while lowering.
  • the holding potential during the accumulation period of the photoelectric conversion unit is set to the reset potential VRST, a signal charge corresponding to the intensity of incident light is generated and the holding potential is set to the reset potential VRST.
  • the voltage application unit may be configured to apply a voltage VH2 higher than the voltage VH1 to the source terminal of the first MOS transistor when the voltage VH2 is lowered.
  • the holding potential of the photoelectric conversion unit may be reset with a voltage VH3 that is higher than the maximum ramp wave voltage VH1 (but lower than the voltage VH2). ⁇ . According to this configuration, since the output voltage is inverted quickly during the readout period, it is possible to shorten the dead time (time until the dark output voltage reaches the reference potential VREF) when performing the PWM readout.
  • a P-type transistor may be used as the first MOS transistor. That is, the first MOS transistor is P-type, and when the holding potential of the photoelectric conversion unit is reset, the voltage application unit is connected to the source terminal of the first MOS transistor.
  • the voltage application unit is configured to apply an up-gradient ramp waveform voltage.
  • the voltage application unit may be configured to apply a voltage VH2 lower than the voltage VH1 to the source terminal of the first MOS transistor. Even in such a configuration, as in the case where the first MOS transistor is an N-type, it is advantageous to secure a dynamic range while lowering the power supply voltage.
  • At least the MOS transistor included in the amplifier unit is formed on an SOI (Silicon on Insulator) substrate.
  • the threshold voltage itself of the MOS transistor changes due to the substrate bias effect, which performs pulse width modulation to change the pixel value. This is one factor of non-linearity error when reading. If the MOS transistor is formed on the SOI substrate, the substrate bias effect does not occur. Therefore, the nonlinearity as described above is improved, and an improvement in accuracy can be expected. Even in this case, the photodiode itself is preferable from the viewpoint of the sensitivity of the force for placing the photodiode on the Balta substrate, not the SOI substrate, or the force for increasing the thickness of the SOI layer on which the photodiode is placed.
  • an output signal such as a vertical signal line from which an output signal of the amplifier unit in the pixel cell is output.
  • the charge control means has a predetermined control voltage applied to the gate terminal of the second MOS transistor before the ramp waveform voltage is applied in a state where the potential to be read according to the intensity of incident light is held in the photoelectric conversion unit.
  • Second MOS transistor is off When the first MOS transistor is turned off, the charge of the stray capacitance is retained.
  • a ramp-shaped voltage is applied to the output terminal of the photoelectric conversion unit via the source terminal or the capacitive element of the first MOS transistor!], And in the process of changing the ramp-shaped voltage, When the voltage between the source terminal and the gate terminal of the 1MOS transistor exceeds the threshold voltage Vth, the first MOS transistor is turned on, and the charge of the stray capacitance is discharged through the MOS transistor. As a result, the voltage on the output signal line changes greatly, and the signal converter captures this voltage change and generates a binary signal having a pulse width corresponding to the holding potential of the photoelectric converter.
  • the configuration in which the ramp-shaped voltage is applied to the source terminal of the first MOS transistor is the first invention.
  • the configuration in which a ramp-shaped voltage is applied to the output terminal of the photoelectric conversion unit via a capacitive element is the same as that of the conventional low voltage drive PWM image sensor described above. This is a corresponding configuration.
  • the third and fourth inventions can be applied to any configuration of low voltage drive PWM image sensor, thereby achieving further reduction in power consumption.
  • FIG. 1 is a block diagram showing an overall configuration of an image sensor which is an embodiment of a solid-state imaging device according to the present invention.
  • FIG. 2 is a circuit configuration diagram of one pixel cell and one WM conversion unit in the image sensor of the present embodiment (first embodiment).
  • FIG. 3 is a timing chart for explaining a reading operation in the image sensor of the first embodiment.
  • FIG. 4 is an explanatory diagram of a PWM signal conversion operation in the image sensor of the first embodiment.
  • FIG. 5 is a diagram showing a circuit configuration of one pixel cell in the image sensor of the second embodiment.
  • FIG. 6 is a diagram showing an example of a circuit configuration of a multi-pixel cell sharing type in the image sensor of the third embodiment.
  • FIG. 7 is a circuit configuration diagram of one pixel cell and one PWM converter in the image sensor of the fourth embodiment.
  • FIG. 8 is a timing diagram for explaining the PWM signal conversion operation in the image sensor of the fourth embodiment.
  • FIG. 9 is an explanatory diagram of a signal readout principle in the image sensor of the fourth embodiment.
  • FIG. 10 is a circuit configuration diagram of the main part of one pixel cell and a PWM converter in the image sensor of the fifth embodiment.
  • FIG. 11 is a timing diagram for explaining the PWM signal conversion operation in the image sensor of the fifth embodiment.
  • FIG. 12 An explanatory diagram of differences in various signal readout methods in a general image sensor.
  • FIG. 13 is an explanatory diagram of differences in various signal readout methods in a general image sensor.
  • FIG. 14 is a diagram showing a circuit configuration of a pixel cell of a conventional low-voltage drive PWM image sensor.
  • CMOS image sensor which is an embodiment (first embodiment) of a solid-state imaging device according to the present invention
  • Fig. 1 is a block diagram showing the overall configuration of the image sensor according to the present embodiment
  • Fig. 2 is a circuit of one pixel cell and one PWM converter.
  • FIG. 3 is a timing diagram for explaining a pixel signal reading operation in the image sensor of this embodiment
  • FIG. 4 is an explanatory diagram of a PWM signal conversion operation in the image sensor of this embodiment.
  • the image sensor includes an image cell unit 1 in which pixel cells 10 are arranged two-dimensionally in n rows and m columns, and each row in the image cell unit 1.
  • a row selection decoder 2 for setting various control signals as will be described later, a ramp voltage generation circuit 3 for generating a ramp waveform voltage, and a comparator provided corresponding to each column in the image cell unit 1.
  • a condition for generating a pulse signal at a predetermined timing (specifically, in synchronization with a clock signal for driving a gray code counter 8 to be described later) based on an output signal (PWM signal) from the data circuit 4 and the comparator circuit 4 It includes a judgment circuit 5, a gray code counter 8 that counts up in synchronization with a predetermined clock signal, a temporary memory and a buffer memory, and a gray code counter according to the pulse signal from the condition judgment circuit 5.
  • the memory circuit 6 for sequentially outputting the output data corresponding to the m pixel cells 10 arranged in the row direction, and such a memory circuit.
  • a column selection decoder 7 for controlling the operation of 6 etc., a timing control circuit 20 for supplying a predetermined control signal to each part, and a bias circuit 21 for biasing the analog circuit are provided.
  • the row selection decoder 2 and the column selection decoder 7 may be scanners, but the decoder is more advantageous from the possibility of random access.
  • the Gray code counter 8 may be a Johnson counter or another type of counter, but the Gray code counter is advantageous in terms of reducing power consumption.
  • one pixel cell 10 includes one photodiode (photoelectric conversion unit in the present invention) 11 and three MOS transistors 12, 13, and 14.
  • photodiode 11 has an anode terminal grounded, and a power sword terminal connected to the second MOS transistor 13 as a reset switch and the gate terminal of the first MOS transistor 12 functioning as a source grounded amplifier.
  • the gate terminal of the second MOS transistor 13 is connected to the reset signal line 15
  • the source terminal of the first MOS transistor 12 is connected to the ramp voltage signal line 17
  • the drain terminals of the first and second MOS transistors 12 and 13 are both
  • the third MOS transistor, which is an output selection switch It is connected to the vertical signal line 18 through the register 14.
  • the gate terminal of the third MOS transistor 14 is connected to the row selection signal line 16.
  • the reset signal line 15, the row selection signal line 16, and the ramp voltage signal line 17 are common to m pixel cells 10 arranged in the row direction in the image cell unit 1, and the vertical signal line 18 is an image cell. This is common to n pixel cells arranged in the column direction in part 1.
  • the vertical signal line 18 is connected to a power supply line for supplying a positive voltage VDD via a MOS transistor 43 functioning as a load current source.
  • a load resistor using polysilicon or the like may be used in place of the MOS transistor 43, and a diode-connected transistor or the like may be used.
  • the vertical signal line 18 is connected to one input terminal of a difference amplifier 41 included in the comparator circuit 4, and the other input terminal of the difference amplifier 41 is the same as that supplied to the ramp voltage signal line 17.
  • the lamp voltage VRAMP is input!
  • the difference voltage VDIFF between the two input terminal voltages is connected to one input terminal of the comparator 42, and the reference voltage VREF is applied to the other input terminal of the comparator 42.
  • the comparator 42 outputs “H” when the difference voltage VDIFF is larger than the reference voltage VREF, and outputs “L” when the difference voltage VDIFF is smaller than the reference voltage VREF.
  • the value is converted into a PWM signal with information in the pulse width.
  • the pixel cell 10 and the comparator circuit 4 have a pulse width corresponding to the intensity of light incident on the photodiode 1. Generate PWM signal and output as output voltage VOUT.
  • the condition determination circuit 5 described above has a memory for each column that stores the value of the output voltage VOUT at the immediately previous time (one pulse before the clock signal), and compares it with the output voltage VOUT at the current time.
  • the pulse signal is generated by detecting the changing point of this PWM signal from “H” to “L”, and the memory is initialized to “H” immediately before the ramp waveform voltage starts to drop.
  • the Gray code counter 8 resets the count value to the minimum value Dmin immediately before the ramp waveform voltage starts to drop (it may be the same as the timing for initializing the memory of the condition determination circuit 5), Starts counting up the clock signal.
  • This clock signal has a sufficiently high frequency compared to the pulse width of the PWM signal.
  • the count value of the Gray code counter 8 is latched in the memory in accordance with the pulse signal from the condition determination circuit 5. Therefore, P The wider the WM signal “H” level pulse width, that is, the greater the incident light intensity, the longer the time until the up-count start force of the gray code counter 8 is latched, and the larger the count value (of course as a record) is latched in the memory. Will be. This converts the pulse width information of the PWM signal into a digital value.
  • each memory of the memory circuit 6 is set to the maximum value Dmax at the beginning of the PWM conversion period, and is stored first when the noise signal from the condition determination circuit 5 is obtained as a latch clock as described above.
  • the maximum value Dmax is rewritten to the count value of the Gray code counter 8 at that time.
  • one cycle of operation includes a reset period, a charge accumulation period, and a PWM conversion period.
  • the potential of the source terminal of the first MOS transistor 12 is set to VH1.
  • the reset signal RST supplied to the reset signal line 15 is set to the “3” level, and the second MOS transistor 13 is turned on to reset the potential of the power terminal of the photodiode 11 (photodiode potential VPD).
  • the row selection signal SEL supplied to the row selection signal line 16 is set to “H”. Accordingly, since the third MOS transistor 14 is on, the drain terminals of the first and second MOS transistors 12 and 13 are biased to the positive voltage VDD.
  • the reset potential VRST of the photodiode 11 is VHl + Vth.
  • the third MOS transistor 14 is turned off by changing the row selection signal SEL from "H" to "L".
  • the charge accumulation period starts.
  • the photodiode potential VPD starts to gradually decrease due to the current flowing according to the intensity of light incident on the photodiode 11.
  • the higher the received light intensity per unit time the steeper the fall of the photodiode potential VPD.
  • the lamp voltage VRAMP applied to the lamp voltage signal line 17 is maintained at VH2 higher than VH1.
  • the comparator circuit 4 uses the pixel cells in other rows that share the vertical signal line 18 to emit light before that.
  • the photodiode potential information obtained by electrical conversion is read and PWM converted.
  • the row selection signal SEL is changed from “L” to “Hj, thereby enabling the first MOS transistor 12 by making the drain terminal of the first MOS transistor 12 and the vertical signal line 18 conductive. Then, supply the ramp voltage signal line 17 to VH2 from VH2 to VH1, and lower the voltage at a constant rate (voltage Z time) from the potential to the voltage VL. That is, the ground potential of the first MOS transistor 12, which is a source grounded amplifier, is gradually lowered in a ramp shape.
  • the output voltage VSIG of the pixel cell 10 is maintained at a substantially positive voltage VDD.
  • the first MOS transistor 12 is turned on, and the source and drain are almost in a conductive state.
  • the output voltage VSIG suddenly drops the previous VDD power. Since the output voltage V SIG at that time is almost the potential of the lamp voltage VRAMP, the output voltage VSIG also decreases as the lamp voltage VRAMP decreases. This state continues until the lamp voltage VRAMP drops to VL.
  • Fig. 4 (a) is a diagram showing the relationship between the ramp voltage VRAMP and the output voltage VSIG.
  • the output voltage VSIG is It changes so that the broken line shown in a) is turned to the right and left.
  • the output voltage VSIG suddenly changes in the vicinity where VRST-AVPD-VRAMP coincides with the threshold voltage Vth. Therefore, the larger the AVPD, the higher the output voltage from the ramp voltage VRAMP starting point. The time until the voltage VSIG changes suddenly increases.
  • the output voltage VSIG is applied to one input terminal of the differential amplifier 41 via the vertical signal line 18, and the ramp voltage VRAMP is applied to the other input terminal. Yes.
  • the output voltage VSIG is biased (or offset) by this ramp voltage VRAMP. It is equivalent to being added.
  • the difference voltage VDIFF which is the output of the difference amplifier 41, is not affected by the ramp voltage VRAMP as shown in FIG. 4 (b). That is, the differential voltage VDIFF changes as shown in Fig. 3 (f).
  • the comparator 42 compares this difference voltage VDIFF with the reference voltage VREF and outputs ⁇ H '' while the difference voltage VDIFF is lower than the reference voltage VREF. If the difference voltage VDIFF exceeds the reference voltage VREF, By outputting “L”, a pulse signal as shown in Fig. 3 (g) is output as the output voltage VOUT.
  • the PWM conversion operation is expressed as follows. Set the PWM conversion start time to 0 and Let the elapsed time from here be t.
  • the waveform of the lamp voltage is expressed by the following equation. T is the time required for the ramp voltage to change from VH1 to VL.
  • VRAMP - ⁇ (VH1-VL) / T ⁇ t + VH1... hi)
  • a VPD is proportional to the photocurrent Iph, it can be expressed by the following equation (2).
  • a VPD a lph ⁇ ' ⁇ (2)
  • VRST is approximately related to the following equation (4).
  • equation (5) can be derived from equations (3) and (4).
  • T and Iph are in a proportional relationship, and the photoelectric flow rate is converted into a pulse width.
  • the common source amplifier provided in the pixel cell 10 has a simple structure and is effective in reducing the pixel size.
  • current always flows when the first MOS transistor 12 is on, which is disadvantageous for low power consumption.
  • the image sensor according to the second embodiment is obtained by modifying the circuit configuration of one pixel cell 10 described in FIG. 2 into that shown in FIG.
  • another 1st 4th MOS transistor 19 is pursued to the 1st source MOS transistor 12!
  • the first and fourth MOS transistors 12 and 19 constitute a CMOS inverter.
  • the number of transistors in the pixel cell 10 is increased from 3 to 4, so that the pixel size is equivalent to the APS type 4Tr type.
  • the two MOS transistors 12 and 19 are turned on in a complementary manner, and as described above. Even during the PWM conversion period, etc., current does not flow except for the transient state of output level switching, which is advantageous for reducing power consumption.
  • the force required to arrange three to four MOS transistors 12, 13, 14, 19 in addition to the photodiode 11 in one pixel cell 10 The transistor may be shared by a plurality of photodiodes.
  • Fig. 6 shows the configuration of the pixel cell of the image sensor according to the third embodiment.
  • Four MOS transistors are used for four photodiodes 111, 112, 113, 114 that photoelectrically convert incident light. This is an example of a circuit configuration in which transistors 12, 13, 14, and 19 are shared.
  • the source terminals of the MOS transistors 201, 202, 203, and 204 for PD selection are connected to the power sword terminals of the photodiodes 111, 112, 113, and 114, respectively, and the four MOS transistors 201 are connected.
  • 202, 203, 204 are all connected to the gate terminal of the first MOS transistor 12 and the source terminal of the second MOS transistor 13.
  • each of the four pixel cells 10a, 10b, 10c, and 10d contains only a photodiode and a PD selection MOS transistor, and these four pixel cells 10a, 10b, 10 c and 10 d and four MOS transistors 12, 13, 14 and 19 constitute one pixel unit 20. Therefore, the vertical signal line 18 is shared by a plurality of pixel units 20 arranged in the column direction, and the reset signal line 15, the row selection signal line 16 and the ramp voltage signal line 17 are arranged in a plurality of pixel units 20 arranged in the row direction. It is made common by.
  • the number of MOS transistors is increased from 16 to 8 in 4 pixels as compared to the above embodiment where 4 MOS transistors are used in 1 pixel cell.
  • the number can be reduced to 1Z2.
  • the pixel size can be reduced, which is effective in increasing the number of pixels.
  • the first embodiment shown in FIG. 2 is a force that is a configuration when the first MOS transistor 12 is a vertical MOS transistor.
  • the same configuration is possible even when a vertical MOS transistor is used as the first MOS transistor 12.
  • This can be easily conceived by those skilled in the art.
  • the polarity of the voltage (or magnitude) and the slope of the ramp voltage are opposite to those of the vertical MOS transistor.
  • the polarity of the ramp voltage ramp can be changed according to the increase / decrease of the count of the gray code counter.
  • the relationships in the examples are only examples, and it is naturally possible to think that various combinations are possible.
  • FIG. 7 is a circuit configuration diagram of one pixel cell and one PWM converter in the image sensor of the fourth embodiment
  • FIG. 8 is a timing diagram for explaining the PWM signal conversion operation in this image sensor
  • FIG. 9 is this image. It is explanatory drawing of the signal read-out principle in a sensor.
  • the circuit configuration in one pixel cell 10 and the configuration of one PWM conversion comparator circuit 4 are exactly the same as those in the first embodiment, and are denoted by the same reference numerals. is there.
  • the charge control unit 22 does not have a constant bias voltage VBIAS applied to the gate terminal of the MOS transistor 43 that functions as a constant load current source connected to the vertical signal line 18. This is the point where the control voltage VSWP for driving the transistor 43 on Z off is applied.
  • the first MOS transistor 12 that is an amplifier in the pixel cell 10 and the MOS transistor 43 that is a load are equivalently shown in FIG. ) As shown. That is, a constant current source is connected between the drain terminal of the MOS transistor 12 whose source is grounded and the power supply line. Therefore, when the input voltage Vin is larger than the threshold voltage Vth of the MOS transistor 12 and the MOS transistor 12 is on, the current lb constantly flows through the MOS transistor 12. Therefore, the power consumption in the MOS transistor 12 is a value obtained by multiplying the power supply voltage VDD by a constant current lb. This can be seen from the timing diagram of FIG. 3.
  • the MOS transistor 12 After the time when VSIG dropped significantly during the PWM modulation period T (the gate-source voltage of the MOS transistor 12 exceeded the threshold voltage Vth), the MOS transistor 12 Therefore, the steady current has information on the photodiode potential and is not a wasteful current.
  • the MOS transistor 43 is not used as a load constant current source, but the charging current for charging the stray capacitance connected to the vertical signal line 18 is supplied. Used as a control switch. That is, the equivalent of Fig. 9 (b) In the circuit, MOS transistor 43 in FIG. 7 corresponds to switch SW1, MOS transistor 12 corresponds to SW2, and stray capacitance corresponds to CL. By performing on / off control of the switches SW1 and SW2, an output corresponding to the photodiode potential is obtained.
  • Charge from photoelectric conversion is accumulated in the photodiode 11 of the pixel cell 10 to be read out and the charge control voltage VSWP is set to a predetermined value before the row selection signal SEL changes from “L” to “H” after shifting to the PWM modulation period. Set only “L” for the time (see Fig. 8 (c)).
  • the charge control voltage VSWP is ⁇ L '', the MOS transistor 43 is turned on, the potential of the vertical signal line 18 is raised to near the power supply voltage VDD, and the stray capacitance CL existing between the vertical signal line 18 and the ground is The charged charge is held even after the charging and the charge control voltage VSWP becomes “H” and the MOS transistor 43 is turned off.
  • the third MOS transistor 14 is turned on. At this time, both the first and second MOS transistors 12 and 13 are turned off, and the input of the differential amplifier 41 Since the impedance is high, the potential VSIG of the vertical signal line 18 is maintained near the power supply voltage VDD except that the potential gradually decreases due to the leakage current.
  • FIG. 10 shows a configuration in which the common source MOS transistor 83 ′ is used as the amplifier 83 in the pixel cell configuration shown in FIG. 14, and the MOS transistor 43 for controlling the stray capacitance charge is added to the vertical signal line 89.
  • FIG. 11 is a timing chart for explaining the PWM signal conversion operation of this circuit.
  • the force is such that the lamp voltage VRAMP is lowered at a constant rate.
  • the shape is such that the lamp voltage VRAMP is raised at a constant rate. (See Fig. 11 (b)). This is because the MOS transistor 83 must be turned off at the start of PWM conversion. Other than that, there is basically no difference from the reading method described above.
  • the charge control voltage VSWP is set to “L” for a predetermined time before the row selection signal SEL is changed from “L” to “H” (see FIG. 11 (c)). Turn it on to raise the potential of the vertical signal line 89 to near the power supply voltage VDD, and charge the stray capacitance CL that exists between the vertical signal line 89 and ground. After that, the row selection signal SEL is changed from ⁇ L '' to ⁇ H '' and applied to one end of the capacitor 82! The ramp voltage VRAMP is raised at a constant rate, and the photodiode potential VPD is similarly changed. Raise.
  • the MOS transistor 83 ′ When the photodiode potential VPD exceeds the threshold voltage Vth of the MOS transistor 83 ′, the MOS transistor 83 ′ is turned on, and the MOS transistor 85, due to the discharge of the charge held in the floating capacitance CL of the vertical signal line 18 The current i flows through 83 ', and the potential VSIG of the vertical signal line 89 drops to the ground potential (see Fig. 11 (d)). In this case as well, as shown in Fig. 11 (e), the current flows only when the MOS transistor 83 'is turned off, and the discharge current flows only transiently. Power source There is no current flowing constantly.
  • the amplifier in the pixel cell is a source-grounded MOS transistor 12.
  • the force described for the case of (83 ') As described in the second embodiment, the current flowing constantly can be made almost zero by adopting the CMOS configuration for the amplifier. However, even in such a case, when a CMOS inverter amplifier changes to an on-state force, an off-state, or vice versa, an instantaneous through current flows through the power supply line force ground. The power consumption at that time depends on the time during which the gate-source voltage is near the threshold voltage Vth.

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Abstract

　フォトダイオード（１１）の電位ＶＰＤを所定電位ＶＲＳＴにリセットした後にフォトダイオード（１１）に所定期間光を入射して、その入射光量に応じた分だけＶＰＤを下げる。その後に、ＶＰＤを読み出すためのソース接地型アンプである第１ＭＯＳトランジスタ（１２）のソース端子に下り勾配のランプ電圧ＶＲＡＭＰを印加すると、ＭＯＳトランジスタ（１２）のゲート－ソース間電圧差が閾値電圧を超えたときに該ＭＯＳトランジスタ（１２）がオンして出力は急に下がる。コンパレータ回路（４）でランプ電圧の掃引開始点からその出力の急な低下点までのパルス幅を持つ信号を生成すると、そのパルス幅は入射光量に応じたものとなる。このようにＰＷＭ方式の信号読み出しを行うことにより、ダイナミックレンジを確保しつつ低消費電力化を図り、さらに画素を縮小して高画素化も達成できる。

Description

明 細 書
固体撮像素子及びその信号読み出し方法
技術分野
[0001] 本発明は、撮影対象物から到来する光の強度を検出して電気信号として出力する 固体撮像素子、及びその信号読み出し方法に関する。
背景技術
[0002] 現在実用化されているイメージセンサ（固体撮像素子）の方式には、大別して、 CC D方式と CMOS方式とがある。この両者は主として画素信号を読み出す際の構造及 び動作に相違があるが、光強度を電気信号に変換する際には、いずれも、一定時間 (通常数 sec〜数 msec程度）内に画素内受光素子に生じたフォトキャリア（光電荷)を 蓄積し、その蓄積電荷量を直接的又は間接的に検出するという動作を行うのが一般 的である。従来、感度の高さや高密度化などに有利である CCD方式が主流であった 力 最近は、低消費電力化に有利であるとともに後段の画像処理回路等との 1チップ 化などに適した CMOS方式も普及している。
[0003] こうした CMOS型のイメージセンサについて、従来から知られている主要な光強度 検出方式を図 12及び図 13を参照しながら説明する。図 12は従来の一般的なィメー ジセンサにおける各種の信号読み出し方式の相違を説明するためのフォトダイォー ド電位の波形の一例を示す図、図 13は或る列の垂直信号線の電圧波形の一例を示 す図である。
[0004] (1)アクティブピクセルセンサ（APS)方式
まず PN接合ダイオード (フォトダイオード）に或る時点で一定の逆電圧を印加するこ とで、フォトダイオード電位を所定のリセット電位 VRSTにリセットする。その後、フォト ダイオードに光が入射するとフォトキャリアが発生し、電流が流れることによって放電 してフォトダイオード電位が下がってゆく。このときに流れる放電電流は入射光の強 度に依存するから、入射光強度が大きいほど電位の低下速度は大きくなる。そこで、 図 12 (a)に示すように、リセット終了時点力 或る一定時間 tlが経過した時点でのフ オトダイオード電位 VIを検出し、リセット電位 VRSTからの減少量 (放電量)を得る。こ の電位の減少量が入射光強度を反映した輝度信号となる（図 13 (a)参照)。この方法 では、フォトダイオード電位をリセットして力 その電位の減少量を検出するまでの時 間（つまり電荷蓄積時間) tlを長くすれば、入射光が微弱であっても検出時の電位差 が大きくなるので検出感度を上げることが可能である。この構成では、ダイナミックレ ンジは飽和信号振幅と、読み出し回路やリセット時のノイズの総量の比で与えられ、 電源電圧が下がると飽和信号振幅も低下するため、ダイナミックレンジも低下する。
[0005] (2)パルス幅変調（PWM)方式
所定の蓄積期間の後、読み出し期間に PWM方式での画素値読み出しを行う場合 、何らかの方法でフォトダイオード電位にランプ状の電圧変化 Δνを与え、蓄積期間 後のフォトダイオード電位が所定の基準電圧 VREFにまで下がった時点から、ランプ 状電位変化の開始点から所定の時間が経過した時点までの時間をパルス信号の幅 として検出する。したがって、図 12 (b)及び図 13 (b)に示すように、蓄積期間中の入 射光量が大きく放電量が大きい場合 (つまり蓄積期間終了時点でのフォトダイオード 電位が図 12 (b)中に VPD'で示すように相対的に低い場合）にはパルス幅は長く（ 例えば図 12 (b)中の t2' )、蓄積期間中の入射光量が微弱で放電量が小さい場合（ つまり蓄積期間終了時点でのフォトダイオード電位が図 12 (b)中に VPDで示すよう に相対的に高い場合）にはパルス幅は短く（例えば図 12 (b)中の t2)なる。この場合 には、上述のようにランプ状電位変化の開始点力 所定の時間が経過した時点以降 に次のリセットを実行する。この方式では、ダイナミックレンジは 1画素当たりの PWM 読み出し期間と読み出し回路のジッタとの比で表される。これはフォトダイオードの飽 和信号振幅と読み出し回路の入力換算ノイズとの比で書き換えることができ、読み出 し回路のアンプの利得分だけダイナミックレンジを広げることができる。そのため、 AP S方式に比較すると電源電圧の低下に強 ヽ。
[0006] 最近、 CMOS型のイメージセンサはカメラ付携帯電話の撮像装置等、広く使用され るようになってきている。こうした用途に使用されるイメージセンサでは高画素化ととも に低消費電力化が非常に重要である。低消費電力化に有効な方法の 1つは、電源 電圧を下げることである。しかしながら一般に、電源電圧を落とすとイメージセンサの 光電変換部では最大振幅が下がるのに対しノイズ要因は縮小されないため SZN比 やダイナミックレンジが低下してしまう。
[0007] 上述したように、 PWM方式による信号の読み出しは APS方式に比べてダイナミツ クレンジの拡大に有効である力 従来一般に知られて 、るソースフォロアアンプを用 V、た信号読み出し回路では、電源電圧を下げた場合にダイナミックレンジが低下す るのは避けられない。これに対し、非特許文献 1及び特許文献 2では、ダイナミックレ ンジを確保しつつ低消費電力化を図ることを目的としたイメージセンサが提案されて いる。図 14はそこで提案されているイメージセンサの 1個の画素セルの構成図、図 1 5はその読み出し動作を示すタイミング図である。
[0008] 入射光の光強度に応じた信号電荷を発生するフォトダイオード 81のアノード端子は 接地され、力ソード端子とランプ電圧信号線 86との間にはコンデンサ 82が接続され ている。フォトダイオード 81の力ソード端子とコンデンサ 82との接続点にはアンプ 83 の入力端が接続され、アンプ 83の出力端は出力選択用の MOSトランジスタ 85を介 して垂直信号線 89に接続されている。アンプ 83の入力端と出力端との間にはリセット 用の MOSトランジスタ 84が接続され、その MOSトランジスタ 84のゲート端子はリセッ ト信号線 87に、 MOSトランジスタ 85のゲート端子は行選択信号線 88に接続されて いる。
[0009] この画素セルにおける信号読み出し動作は次の通りである。まずリセット信号線 87 に供給するリセット信号 RSTにより MOSトランジスタ 84をオンさせてフォトダイオード 81の力ソード端子の電位（フォトダイオード電位) VPDをリセット電位 VRSTに設定す る（図 15 (c)、（d)参照)。このリセットの後にランプ電圧信号線 86に所定の電圧を印 加すると、コンデンサ 82を介してフォトダイオード電位 VPDは VRST+ Δνに引き上 げられる。それから、フォトダイオード 81に光を入射させるとフォトダイオード 81に発 生する光電流により電圧 VPDは図 15 (d)中に点線で示すように徐々に下降する。そ して、所定の蓄積期間終了時には電圧 VPDはその蓄積期間開始時よりも AVSIG だけ電位が低下している。即ち、その時点でのフォトダイオード電位 VPDは VRST+ AV- AVSIGである。
[0010] その後に、コンデンサ 82の一端に印加するランプ電圧 VRAMPを所定電圧力も一 定のレートで低下させてゆくと（図 15 (a)参照）、コンデンサ 82を介してフォトダイォー ド電位 VPDもランプ電圧 VRAMPに比例して下がってゆく。具体的には、コンデンサ 82の容量を Cramp、この容量 Crampと直列に接続されているフォトダイオード 81の 接合容量を Cpd、ランプ電圧 VRAMPの電圧変化を AVrampとすると、フォトダイォ ード電位 VPDの電圧変化 AVpdは、 {Cramp/ (Cramp + Cpd) } X AVrampとな る。このフォトダイオード電位 VPDがアンプ 83の閾値電圧 Vthを横切るとその出力が 反転し、入射光量に応じたパルス幅を有する二値信号が出力される（図 15 (e)参照）
[0011] こうした構成による回路では、 1 [V]程度の電源電圧で以て動作可能であって低消 費電力化を図ることができるとともに、アンプのゲインが大きいため、従来一般的な、 読み出し回路にソースフォロアアンプを用いた構成よりも入力換算ノイズをかなり軽減 することができ、それによつて高いダイナミックレンジも確保することができる。なお、 上記非特許文献 2に記載のようなイメージセンサを従来の PWM方式イメージセンサ と区別するために、ここでは低電圧駆動 PWM方式イメージセンサと呼ぶこととする。
[0012] し力しながら、上記従来の回路構成による低電圧駆動 PWM方式イメージセンサで は、各画素セル内にランプ電圧でチャージされるコンデンサ 82を設ける必要がある。 半導体チップの場合、コンデンサはトランジスタなどと比べて格段に広い面積を占有 する素子であるため、力なり画素サイズが大きくなることは避けられない。本発明者の 試算によれば、 1画素セルを 3個の MOSトランジスタで構成するいわゆる 3Tr型の A PS回路に比べて、上記のように画素セル内にコンデンサを設けた構成では 4倍程度 の画素サイズとなってしまう。そのため、高画素化が困難であり、また画素数が同一で あれば半導体チップ面積が大きくなるためコストが高いものとなるおそれがある。
[0013] また、上記非特許文献 1に開示されている低電圧駆動 PWM方式イメージセンサで は、アンプ 83としてソース接地型の 1個の MOSトランジスタを用いる場合と PMOSト ランジスタと NMOSトランジスタとを組み合わせた CMOS構成のインバータアンプを 用いる場合とが考えられる。前者は後者に比べて画素セル内のトランジスタ数を 1個 分減らすことができ画素サイズの縮小と 、う点では有利であるが、フォトダイオード電 位 VPDがそのソース接地 MOSトランジスタの閾値電圧 Vthよりも高いときには定常 的なノィァス電流が該トランジスタに流れることになる。 PWM方式の場合、情報とし て重要であるのはアンプ 83の出力が反転する変化点のタイミングである力 上記回 路ではソース接地 MOSトランジスタがオン状態にある期間中には常にバイアス電流 が流れており、この分の消費電力は必要な情報の取得に直接関与しないから無駄な 電力消費であるとみなすことができる。即ち、前者は消費電力の抑制の点では不利 である。
[0014] 一方、後者、つまり CMOS構成のインバータアンプを用いる場合には、出力が変化 する過渡状態のときにのみ電流が流れ、出力が固定されている定常状態ではバイァ ス電流は流れない。したがって、消費電力の点では有利である。その反面、アンプ 83 として 2個のトランジスタを必要とするため、画素サイズの縮小には不利である。また、 CMOS構成のインバータアンプでは上述のように定常的なバイアス電流は流れな!/ヽ ものの、出力変化時に電源側力 グラウンド側に向力つて貫通電流が流れるから、ラ ンプ電圧のスルーレートが小さい場合や CMOSインバータアンプの遷移領域幅が広 い場合など、ゲート—ソース間電圧が閾値電圧 Vth付近にある時間が長いような条 件の下では貫通電流による消費電力が無視できないレベルとなる可能性がある。し たがって、貫通電流による消費電力を低減できれば、従来よりもさらに低消費電力化 を達成することができる。
[0015] 特許文献 1 :特開平 10— 269345号公報
特許文献 2 :特開平 2005— 198149号公報
非特許文献 1 :荘保信、橋口和夫、香川景一郎、太田淳、「ァ '口一—ボルテージ'パ ルス一ウイドス一モジュレーション ·イメージ 'センサ（A Low- Votage Pulse-Width-Mo dulation Image Sensor)」、 2005 CCD & AISゝ平成 17年 6月 9日
発明の開示
発明が解決しょうとする課題
[0016] 本発明は力かる課題に鑑みて成されたものであり、その第 1の目的とするところは、 ダイナミックレンジを確保しながら低消費電力化を図ることができ、し力も画素サイズ を小さくして高画素化や他の回路の取り込みにも有利である固体撮像素子及びその 信号読み出し方法を提供することにある。
[0017] また本発明の第 2の目的とするところは、上述したような従来の低電圧駆動 PWM方 式イメージセンサに比べても、さらに一段と低消費電力化を進めることができる固体 撮像素子及びその信号読み出し方法を提供することにある。
課題を解決するための手段
[0018] 上記第 1の目的を達成するために成された第 1発明に係る固体撮像素子は、 a)入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換 部と、
b)該光電変換部の保持電位を読み出すようにゲート端子が接続されるとともにドレ イン端子を出力とする第 1MOSトランジスタを含むアンプ部と、
c)前記第 1MOSトランジスタのソース端子にランプ波形状の電圧を印加する電圧印 加部と、
d)前記光電変換部に読み出すべき電位が保持された状態で前記電圧印加部によ り前記第 1MOSトランジスタのソース端子にランプ波形状電圧が印加されたときに、 該第 1MOSトランジスタの出力に基づ ヽて前記保持電位に応じたパルス幅を有する 二値信号を生成する信号変換部と、
を備えることを特徴として 、る。
[0019] 第 1発明に係る固体撮像素子の第 1の実施態様として、前記アンプ部は、 N型又 P 型である前記第 1MOSトランジスタをソース接地形態としたアンプである構成とするこ とができる。また、第 1発明に係る固体撮像素子の第 2の実施態様として、前記アンプ 部は、 N型又 P型である前記第 1 MOSトランジスタのドレイン端子側にさらに逆極性 の MOSトランジスタを追加した CMOSインバータアンプである構成とすることができ る。
[0020] また上記第 1の目的を達成するために成された第 2発明は、第 1発明に係る固体撮 像素子の信号読み出し方法であり、入射光の強度に応じた信号電荷を発生してこれ による電位を保持する光電変換部と、該光電変換部の保持電位を読み出すようにゲ ート端子が接続されるとともにドレイン端子を出力とする第 1MOSトランジスタを含む アンプ部と、該第 1MOSトランジスタの出力に基づいて入射光強度に応じた二値信 号を生成する信号変換部と、を具備する固体撮像素子の信号読み出し方法であつ て、 前記光電変換部に入射光の強度に応じた読み出すべき電位が保持された状態で
、前記第 1MOSトランジスタのソース端子にランプ波形状の電圧を印加し始め、その ランプ波形状電圧の変化に伴う該第 1MOSトランジスタの出力の変化に基づいて、 前記信号変換部により前記保持電位に応じたパルス幅を有する二値信号を生成す るようにしたことを特徴として 、る。
[0021] 上記第 2の目的を達成するために成された第 3発明に係る固体撮像素子は、
a)入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換 部と、
b)該光電変換部の保持電位を読み出すように該光電変換部の出力端子にゲート 端子が接続されるとともにドレイン端子を出力とする第 1MOSトランジスタを含むアン プ部と、
c)前記第 1MOSトランジスタのソース端子、又は容量素子を介して前記光電変換 部の出力端子にランプ波形状の電圧を印加する電圧印加部と、
d)前記アンプ部の出力信号を出力する出力信号線と電源供給線との間に接続され た第 2MOSトランジスタと、
e)該第 2MOSトランジスタのゲート端子に制御電圧を印加する回路であって、ラン プ波形状電圧の印加前に該第 2MOSトランジスタを導通させて前記出力信号線に 一端が接続された浮遊容量を充電する充電制御手段と、
D前記光電変換部に読み出すべき電位が保持された状態で前記電圧印加部により 前記第 1MOSトランジスタのソース端子又は容量素子を介して前記光電変換部の出 力端子にランプ波形状電圧が印加されたときに、該第 1MOSトランジスタを通して前 記浮遊容量の充電電荷を放電することで変化した前記出力信号線上の電圧に基づ いて前記保持電位に応じたパルス幅を有する二値信号を生成する信号変換部と、 を備えることを特徴として 、る。
[0022] 上記第 2の目的を達成するために成された第 4発明は、第 3発明に係る固体撮像素 子の信号読み出し方法であり、入射光の強度に応じた信号電荷を発生してこれによ る電位を保持する光電変換部と、該光電変換部の保持電位を読み出すように該光 電変換部の出力端子にゲート端子が接続されるとともにドレイン端子を出力とする第 1MOSトランジスタを含むアンプ部と、前記第 1MOSトランジスタのソース端子、又は 容量素子を介して前記光電変換部の出力端子にランプ波形状の電圧を印加する電 圧印加部と、前記アンプ部の出力信号を出力する出力信号線と電源供給線との間 に接続された第 2MOSトランジスタと、前記出力信号線上の電圧に基づいて前記保 持電位に応じたパルス幅を有する二値信号を生成する信号変換部と、を具備する固 体撮像素子の信号読み出し方法であって、
前記光電変換部に入射光の強度に応じた読み出すべき電位が保持された状態で 且つ前記電圧印加部によるランプ波形状電圧の印加前に、前記第 2MOSトランジス タのゲート端子に所定の制御電圧を印加することで該 MOSトランジスタを導通させて 前記出力信号線に一端が接続された浮遊容量を充電しておき、その後に、前記電 圧印加部により前記第 1MOSトランジスタのソース端子又は容量素子を介して前記 光電変換部の出力端子にランプ波形状電圧を印力 tlし始め、そのランプ波形状電圧 の変化の過程で前記第 1MOSトランジスタを通して前記浮遊容量の充電電荷を放 電することで変化した前記出力信号線上の電圧に基づいて、前記信号変換部により 前記保持電位に応じたパルス幅を有する二値信号を生成するようにしたことを特徴と している。
発明の効果
[0023] 第 1〜第 4発明に係る固体撮像素子又はその信号読み出し方法において、光電変 換部は典型的にはフォトダイオードである。例えばアノード端子が接地されたフォトダ ィオードは、入射光を受けるとその光強度に応じた信号電荷を発生し、それによつて 力ソード端子にフォトダイオード電位 VPDが発生する。第 1の実施態様の固体撮像 素子では、このフォトダイオード電位 VPDがソース接地形態である第 1MOSトランジ スタのゲート端子に印加されるため、そのソース端子の電位が VPDから閾値電圧 Vt hを引いた電位よりも低い間は、該トランジスタはオフ状態である。そのため、例えば 第 1MOSトランジスタのドレイン端子と出力選択用トランジスタを介して接続されてい る信号線 (垂直信号線)上の出力電圧は通常、電源電圧となる。
[0024] この状態力 電圧印加部により例えば下り勾配のランプ波形状の電圧が印加され た場合、ソース端子に印加される電圧が下がっていってゲート ソース間の電位差 が閾値電圧を超えると第 1MOSトランジスタがオンし、上記垂直信号線上の出力電 圧はランプ波形状電圧に近いレベルまで急に下がる。ランプ波形状電圧の電圧変化 開始点から第 1MOSトランジスタの出力の急な変化までの時間は当初のゲート端子 の電位、つまりフォトダイオード電位 VPDに依存するから、これは入射光の光強度に 応じて発生した信号電荷量に対応する。信号変換部は、例えばランプ波形状電圧の 電圧変化開始点から第 1MOSトランジスタの出力の急な変化点までのパルス幅を有 する二値信号を生成する。受光量が変化すればこのパルス幅も変化するから、これ によりパルス幅変調信号を得ることができる。
[0025] このように第 1発明に係る固体撮像素子及び第 2発明に係る固体撮像素子の信号 読み出し方法によれば、従来のようにフォトダイオード電位を容量結合で制御するた めのコンデンサを画素セル内に配置する必要がない。上述したように一般的にコン デンサは MOSトランジスタ等に比べて半導体チップ上で格段に大きな面積を占有す る素子であるため、画素セル内にコンデンサが不要であることによって画素サイズを 大幅に縮小することができる。それにより、低消費電力化、高ダイナミックレンジィ匕を 図りつつ、高画素化も図ることができる。或いは、画素数を従来と同様にした場合に は、 1個の画素セルの面積を縮小することで素子面積を小さくすることができ、低コス ト化を図ったり、又は、他の機能の回路 (例えば画像処理回路など)を同一半導体チ ップ上に搭載することで高機能化を図ることができる。
[0026] 第 1実施態様の構成のように、単なるソース接地形態の MOSトランジスタをアンプ 部として用いた場合には、 MOSトランジスタがオン状態であるときに常時電流が流れ てしまうため低消費電力化には不利である。これに対し、第 2実施態様のように CMO Sインバータアンプの構成とすることにより、インバータの出力が変化する際のごく短 い時間にしか電流が流れないため、トランジスタ数が 1個増加するという点で画素サ ィズの縮小には不利な要素があるものの、消費電力を下げる上では非常に有利であ る。
[0027] また第 1発明に係る固定撮像素子では、 n行 m列の二次元状に画素セルが配置さ れ、各画素セルには前記光電変換部と前記アンプ部とを含み、さらに各画素セルは 、前記光電変換部の保持電位をリセットするための第 2MOSトランジスタと、第 1MO sトランジスタの出力電圧を複数の画素セルで共用する信号線 (垂直信号線）に出力 するカゝ否かを決める出力選択用の第 3MOSトランジスタとを少なくとも備える構成と することができる。
[0028] このとき、前記信号線は 1列に属する n個の全画素セルに共用され、前記信号変換 部は列毎にそれぞれ設けられる構成とするとよい。
[0029] 即ち、この構成によれば、 1個の画素セル内にフォトダイオード以外に、最小限 3個 のトランジスタを配置した構成とすることができ、 1個の画素サイズは APS方式の 3Tr 型の読み出し回路とほぼ同程度とすることができる。なお、上述したようにアンプ部を CMOSインバータアンプとした場合でも、 1画素のサイズは APS方式の 4Tr型の読 み出し回路とほぼ同程度で済む。
[0030] また第 1発明に係る固体撮像素子では、 n行 m列の二次元状に画素セルが配置さ れ、各画素セルには前記光電変換部と該光電変換部の保持電位を選択的に出力す るための出力用ゲート回路とを含み、隣接する又は近接する複数の画素セルに対し 、前記アンプ部と、その複数の画素セル内の光電変換部の保持電位をリセットするた めの第 2MOSトランジスタと、第 1MOSトランジスタの出力電圧を複数の画素セルで 共用する信号線に出力する力否かを決める出力選択用の第 3MOSトランジスタとを 共用した構成としてもよい。
[0031] この構成によれば、各画素セルにそれぞれ第 1乃至第 3MOSトランジスタを配置す る場合に比べて 1画素当たりの MOSトランジスタの個数を減らすことができるので、 画素サイズのさらなる縮小が可能であって高画素化に有利である。
[0032] また第 1発明に係る固体撮像素子では、前記信号変換部は、前記第 1MOSトラン ジスタの出力電圧力も前記ランプ波形状電圧に相当する分を差し引いた電圧信号を 生成する波形整形部と、該波形整形部の出力電圧を所定の判定閾値で以て判定し てニ値ィ匕する比較部と、を含む構成とすることができる。
[0033] 第 1発明に係る固体撮像素子では、上述したように読み出し用の第 1MOSトランジ スタのソース端子の電位をランプ波形状に変化させるので、その出力電圧のローレ ベルも同様に変化してオフセットが生じたようになる。上記構成によれば、信号変換 部において、そのオフセットの電圧分がまず波形整形部で除去されてローレベルが 平坦になる（つまりほぼ同一電位を維持する）ので、次の比較部で二値化を行う際の 判定閾値の設定が容易になる。
[0034] もちろん、こうした波形整形を行わずに、ランプ波形状になるローレベルの影響を受 けない範囲に判定閾値を設定して二値ィ匕を行うことも可能である。
[0035] 第 1発明の具体的な構成の一態様として、前記第 1MOSトランジスタは N型であり、 前記光電変換部の保持電位をリセットする際に、前記電圧印加部は該第 1MOSトラ ンジスタのソース端子に本素子の最低電位でな 、電圧 VH1を印加することで、前記 光電変換部の電位をその電圧 VH1よりもその MOSトランジスタの閾値電圧又はそ れに近 ヽ電圧分だけ高!、電位付近のリセット電位 VRSTに初期設定し、前記電圧印 加部は下り勾配のランプ波形状の電圧を印加する構成とすることができる。
[0036] この構成によれば、リセット電圧 VRSTと電圧 VH1との関係を VRST>VH1とする 条件を満たす範囲で、フォトダイオードの信号電圧振幅を可能な限り大きくすることが できるので、電源電圧を低くしながらダイナミックレンジを確保するのに有利である。
[0037] また上記構成では、前記光電変換部の蓄積期間中の保持電位をリセット電位 VRS Tに設定した後、入射光の強度に応じた信号電荷を発生して保持電位を該リセット電 位 VRSTから下げてゆく際に、前記電圧印加部は第 1MOSトランジスタのソース端 子に前記電圧 VH1よりも高 、電圧 VH2を印加する構成とするとよ ヽ。
[0038] これにより、電荷蓄積期間中に第 1MOSトランジスタが完全にオフ状態になるので 、 MOSトランジスタのサブスレショルドリークが低減される。それによつて、フォトダイ オード電位の精度が高まり、これに基づく画質の改善に寄与する。
[0039] また第 1発明の別の態様として、ランプ波の最大電圧 VH1よりも高い（但し電圧 VH 2よりは低 ヽ)電圧 VH3で以て光電変換部の保持電位をリセットする構成としてもょ ヽ 。この構成によれば、読み出し期間に出力電圧が早く反転するため、 PWM読み出し を行う際の無駄時間（暗時出力電圧が基準電位 VREFに達するまでの時間）を短縮 することができる。
[0040] また、上記と同様の考え方で、第 1MOSトランジスタとして P型を用いる構成とする こともできる。即ち、前記第 1MOSトランジスタは P型であり、前記光電変換部の保持 電位をリセットする際に、前記電圧印加部は第 1 MOSトランジスタのソース端子に本 素子の最高電位でな 、電圧 VH1を印加することで、前記光電変換部の電位をその 電圧 VH1よりもその MOSトランジスタの閾値電圧の絶対値又はそれに近い電圧分 だけ低!、電位付近のリセット電位 VRSTに初期設定し、前記電圧印加部は上り勾配 のランプ波形状の電圧を印加する構成としてもょ 、。
[0041] そして、この構成では、前記光電変換部の蓄積期間中の保持電位をリセット電位 V RSTに設定した後、入射光の強度に応じた信号電荷を発生して保持電位を該リセッ ト電位 VRSTから上げてゆく際に、前記電圧印加部は第 1MOSトランジスタのソース 端子に前記電圧 VH 1よりも低 ヽ電圧 VH2を印加する構成とすればよ ヽ。こうした構 成においても、第 1MOSトランジスタが N型である場合と同様に、電源電圧を低くし ながらダイナミックレンジを確保するのに有利である。
[0042] なお第 1発明に係る固体撮像素子では、少なくとも前記アンプ部に含まれる MOSト ランジスタを SOI (Silicon on Insulator)基板上に形成する構成とするとよい。
[0043] 即ち、上述したようにソース接地形態の MOSトランジスタのソース電位を変化させ た場合、基板バイアス効果によって MOSトランジスタの閾値電圧自体が変化し、そ れがパルス幅変調を行って画素値を読み出した際の非線形性誤差の一つの要因と なる。 MOSトランジスタを SOI基板上に形成すれば基板バイアス効果が起こらな 、た め、上記のような非線形性が改善されて精度の向上が期待できる。なお、この場合で も、フォトダイオード自体は SOI基板上ではなくバルタ基板上に配置する力、或いは フォトダイオードを載せる SOI層を厚くするの力 感度の点で好ましい。
[0044] また、第 3発明に係る固体撮像素子及び第 4発明に係る固体撮像素子の信号読み 出し方法では、画素セル内のアンプ部の出力信号が出力される垂直信号線等の出 力信号線と電源供給線との間に接続された第 2MOSトランジスタを負荷電流源又は 負荷抵抗として使用するのではなぐ出力信号線に一端が接続された浮遊容量を充 電するための制御用のスィッチとして利用する。即ち、充電制御手段は、光電変換部 に入射光の強度に応じた読み出すべき電位が保持された状態で且つランプ波形状 電圧が印加される前に、第 2MOSトランジスタのゲート端子に所定の制御電圧を印 加することにより該 MOSトランジスタをオン状態にし、出力信号線を電源供給線の電 位まで持ち上げることにより浮遊容量を充電しておく。第 2MOSトランジスタがオフ状 態になり、第 1MOSトランジスタもオフした状態では、浮遊容量の充電電荷は保持さ れる。
[0045] その後に、第 1MOSトランジスタのソース端子又は容量素子を介して光電変換部 の出力端子にランプ波形状の電圧を印力!]し始め、そのランプ波形状電圧の変化の 過程で、第 1MOSトランジスタのソース端子 ゲート端子間電圧が閾値電圧 Vthを 越えると第 1MOSトランジスタがオン状態になって、該 MOSトランジスタを通して浮 遊容量の充電電荷が放電される。これにより、出力信号線上の電圧は大きく変化す るから、信号変換部はこの電圧変化を捉えて光電変換部の保持電位に応じたパルス 幅を有する二値信号を生成する。
[0046] この構成では、浮遊容量に充電された電荷が放電された際にアンプ部の MOSトラ ンジスタ過渡的な電流が流れるだけであり、定常的なバイアス電流は流れない。また 、充電電荷の分しか過渡電流も流れないため、 CMOS構成のインバータアンプの出 力変化時に流れる貫通電流に比べてもその電流値は小さい。したがって、第 1発明 に係る固体撮像素子の構成においてアンプ部として 1個の MOSトランジスタを用い た場合でも、アンプ部の出力変化時以外に定常的にバイアス電流が流れることを回 避して低消費電力化を図ることができる。これにより、画素サイズの縮小と低消費電 力化をともに達成できる。また、アンプ部として CMOS構成のインバータアンプを用 いた場合でも、流れる電流を従来よりも削減し、さらなる低消費電力化を図ることがで きる。
[0047] なお、第 3発明に係る固体撮像素子及び第 4発明に係る固体撮像素子の信号読み 出し方法において、第 1MOSトランジスタのソース端子にランプ波形状の電圧を印加 する構成は上記第 1発明に係る固体撮像素子に相当する構成であり、一方、容量素 子を介して光電変換部の出力端子にランプ波形状の電圧を印加する構成は前述し た従来の低電圧駆動 PWM方式イメージセンサに相当する構成である。即ち、第 3及 び第 4発明はいずれの構成の低電圧駆動 PWM方式イメージセンサにも適用でき、 それによつてさらなる低消費電力化を達成できるものである。
[0048] また上記各発明における「ランプ波形」とは、時間経過に従って直線状に変化する 、つまり Xを時間、 Aと比例定数としたときに V=A'Xとして表される波形のみならず、 時間の乗数に比例する、例えば V=A'XYで表される波形を含むものとする。また、 例えば V=A'X+B、又は V=A'XY +Bとして表されるように、所定のオフセット値（ Β)が初期的に設定されているものも含むものとする。
図面の簡単な説明
[図 1]本発明に係る固体撮像素子の一実施例であるイメージセンサの全体構成を示 すブロック図。
[図 2]本実施例（第 1実施例）のイメージセンサにおける 1個の画素セル及び 1個の Ρ WM変換部の回路構成図。
[図 3]第 1実施例のイメージセンサにおける読み出し動作を説明するためのタイミング 図。
[図 4]第 1実施例のイメージセンサにおける PWM信号変換動作の説明図。
[図 5]第 2実施例のイメージセンサにおける 1個の画素セルの回路構成を示す図。
[図 6]第 3実施例のイメージセンサにおける複数画素セル共有型の回路構成の一例 を示す図。
[図 7]第 4実施例のイメージセンサにおける 1個の画素セル及び 1個の PWM変換部 の回路構成図。
[図 8]第 4実施例のイメージセンサにおける PWM信号変換動作を説明するためのタ イミング図。
[図 9]第 4実施例のイメージセンサにおける信号読み出し原理の説明図。
[図 10]第 5実施例のイメージセンサにおける 1個の画素セル及び PWM変換部の要 部の回路構成図。
[図 11]第 5実施例のイメージセンサにおける PWM信号変換動作を説明するためのタ イミング図。
[図 12]—般的なイメージセンサにおける各種の信号読み出し方式の相違の説明図。
[図 13]—般的なイメージセンサにおける各種の信号読み出し方式の相違の説明図。
[図 14]従来の低電圧駆動 PWM方式イメージセンサの画素セルの回路構成を示す 図。
[図 15]従来の低電圧駆動 PWM方式イメージセンサの読み出し動作を説明するため のタイミング図。
符号の説明
[0050] 1…イメージセノレ部
10、 10a、 10b、 10c、 10d…画素セノレ
11、 111、 112、 113、 114· "フォトダイオード
12、 13、 14、 19、 43、 201、 202、 203、 204· "MOS卜ランジスタ
15· ··リセット信号線
16…行選択信号線
17· ··ランプ電圧信号線
18…垂直信号線
20· ··画素ユニット
2…行選択デコーダ
3· ··ランプ電圧発生回路
4…コンパレータ回路
41 · ··差分アンプ
42· ··コンパレータ
5…条件判定回路
6· ··メモリ回路
7…列選択デコーダ
8…グレイコードカウンタ
20…タイミング制御回路
21…バイアス回路
22· ··充電制御回路
発明を実施するための最良の形態
[0051] [第 1実施例]
以下、本発明に係る固体撮像素子の一実施例 (第 1実施例)である CMOS型ィメ ージセンサについて図面を参照して説明する。図 1は本実施例によるイメージセンサ の全体構成を示すブロック図、図 2は 1個の画素セル及び 1個の PWM変換部の回路 構成図、図 3は本実施例のイメージセンサにおける画素信号読み出し動作を説明す るためのタイミング図、図 4は本実施例のイメージセンサにおける PWM信号変換動 作の説明図である。
[0052] 図 1に示すように、本実施例によるイメージセンサは、 n行 m列の 2次元状に画素セ ル 10が配置されたイメージセル部 1と、該イメージセル部 1内の各行毎に後述のよう な各種制御信号を設定する行選択デコーダ 2と、ランプ波形状の電圧を発生するラ ンプ電圧発生回路 3と、該イメージセル部 1内の各列に対応して設けられたコンパレ ータ回路 4と、そのコンパレータ回路 4による出力信号 (PWM信号）に基づいて所定 のタイミングで (具体的には後記グレイコードカウンタ 8を駆動するクロック信号に同期 して)パルス信号を生成する条件判定回路 5と、所定のクロック信号に同期してカウン トアップを行うグレイコードカウンタ 8と、一時的なメモリとバッファメモリとを含み、条件 判定回路 5によるパルス信号に応じてグレイコードカウンタ 8のカウント値を読み込ん で出力データとしてラッチし、行方向に並んだ m個の画素セル 10に対応した出力デ ータが揃った時点で順次出力するためのメモリ回路 6と、そうしたメモリ回路 6等の動 作を制御するための列選択デコーダ 7と、各部に所定の制御信号を供給するタイミン グ制御回路 20と、アナログ回路をバイアスするためのバイアス回路 21と、を備える。 なお、行選択デコーダ 2、列選択デコーダ 7はスキャナでもよいが、ランダムアクセス の可能性からはデコーダのほうが有利である。また、グレイコードカウンタ 8はジョンソ ンカウンタや他の形式のカウンタでもよいが、消費電力を抑える点ではグレイコード力 ゥンタが有利である。
[0053] 図 2に示すように、 1個の画素セル 10は、 1個のフォトダイオード (本発明における光 電変換部） 11と 3個の MOSトランジスタ 12、 13、 14とを含む。即ち、 APS方式の 3T r構造に相当する小さな回路規模の構成である。フォトダイオード 11はアノード端子 が接地され、力ソード端子にはリセット用スィッチである第 2MOSトランジスタ 13とソー ス接地型アンプとして機能する第 1MOSトランジスタ 12のゲート端子とが接続されて いる。第 2MOSトランジスタ 13のゲート端子はリセット信号線 15に、第 1MOSトランジ スタ 12のソース端子はランプ電圧信号線 17に接続されており、第 1及び第 2MOSト ランジスタ 12、 13のドレイン端子はともに、出力選択用スィッチである第 3MOSトラン ジスタ 14を介して垂直信号線 18に接続されている。この第 3MOSトランジスタ 14の ゲート端子は行選択信号線 16に接続されている。
[0054] リセット信号線 15、行選択信号線 16、及びランプ電圧信号線 17はイメージセル部 1内で行方向に並ぶ m個の画素セル 10に共通であり、垂直信号線 18はイメージセ ル部 1内で列方向に並ぶ n個の画素セルに共通である。この垂直信号線 18は負荷 電流源として機能する MOSトランジスタ 43を介して正電圧 VDDを供給する電源ライ ンに接続されている。もちろん、この MOSトランジスタ 43に代えてポリシリコンなどを 用いた負荷抵抗でもよ ヽし、ダイオード接続したトランジスタなどとすることもできる。
[0055] この垂直信号線 18はコンパレータ回路 4に含まれる差分アンプ 41の一入力端に接 続され、差分アンプ 41の他の入力端にはランプ電圧信号線 17に供給されるのと同 様のランプ電圧 VRAMPが入力されて!、る。この両入力端電圧の差電圧 VDIFFは コンパレータ 42の一入力端に接続され、コンパレータ 42の他の入力端には基準電 圧 VREFが印加されている。このコンパレータ 42は、差電圧 VDIFFが基準電圧 VR EFよりも大き ヽときに「H」を、差電圧 VDIFFが基準電圧 VREFよりも小さ ヽときに「L 」を出力するから、ここで信号はニ値ィ匕されてパルス幅に情報を有する PWM信号と なる。
[0056] 図 2の回路の動作は後で詳述する力 簡単に言うと、この画素セル 10及びコンパレ ータ回路 4では、フォトダイオードお 1に入射した光の強度に応じたパルス幅を有する PWM信号を生成して出力電圧 VOUTとして出力する。上述した条件判定回路 5は 、直前の時刻（上記クロック信号の 1パルス前）における出力電圧 VOUTの値を記憶 しておくメモリを列毎に有し、現時刻における出力電圧 VOUTと比較することで、この PWM信号の「H」→「L」の変化点を検出してパルス信号を生成し、ランプ波形状電 圧が下がり始める直前にメモリを「H」に初期化する。また、グレイコードカウンタ 8は例 えばランプ波形状電圧が下がり始める直前 (条件判定回路 5のメモリを初期化するタ イミングと同じでよい）にカウント値を最小値 Dminにリセットして、所定周波数のクロッ ク信号のカウントアップを開始する。このクロック信号は PWM信号のパルス幅に比べ て十分に高い周波数を有する。メモリ回路 6では、条件判定回路 5からの上記パルス 信号に応じてグレイコードカウンタ 8のカウント値をメモリにラッチする。したがって、 P WM信号の「H」レベルのパルス幅が広 、ほど、つまり入射光量が大き 、ほどグレイコ ードカウンタ 8のアップカウント開始力もラッチまでの時間が長くなり、大きなカウント値 (もちろんグレコードとして）カ モリにラッチされることになる。これにより、 PWM信号 のパルス幅の情報がデジタル値に変換される。
[0057] なお、メモリ回路 6の各メモリは PWM変換期間の最初に最大値 Dmaxにセットされ、 上記のように条件判定回路 5からのノ ルス信号がラッチクロックとして得られると、始 めに格納されて 、る最大値 Dmaxがそのときのグレイコードカウンタ 8のカウント値に書 き換えられる。これにより、受光強度が小さ過ぎる又は大き過ぎる場合でもオーバー フローやアンダーフローにより誤った値を出力することを防止できる。即ち、このィメー ジセンサで検出できないほど入射光が弱い場合には最小値 Dminが出力され、このィ メージセンサでの検出可能範囲を超えるほど強い光が入射した場合には最大値 Dm axが出力される。
[0058] 次に、本実施例のイメージセンサの最大の特徴である PWM変換動作を、図 3及び 図 4を参照しつつ詳述する。図 3に示すように、 1サイクルの動作は、リセット期間、電 荷蓄積期間、 PWM変換期間を含む。
[0059] まず図 3 (c)に示すように、ランプ電圧信号線 17に供給するランプ電圧 VRAMPを 所定の高い電圧 VH1に設定することで、第 1MOSトランジスタ 12のソース端子の電 位を VH1にする。この状態でリセット信号線 15に供給するリセット信号 RSTを ¾」レ ベルにし、第 2MOSトランジスタ 13をオンさせることでフォトダイオード 11の力ソード 端子の電位 (フォトダイオード電位 VPD)をリセットする。このとき、行選択信号線 16 に供給する行選択信号 SELは「H」としておく。それによつて第 3MOSトランジスタ 14 はオンしているため、第 1及び第 2MOSトランジスタ 12、 13のドレイン端子は正電圧 VDDにバイアスされる。リセット時のフォトダイオード電位 VPDは第 1MOSトランジス タ 12のソース電位よりもおおよそその閾値電圧 Vthだけ高くなるから、フォトダイォー ド 11のリセット電位 VRSTは VHl +Vthとなる。なお、リセット信号 RST及び行選択 信号 SELを「H」レベルとする際には、ブートストラップなどにより充分に大きな電圧を 印加することが望ましい。
[0060] その後、行選択信号 SELを「H」→「L」にすることで第 3MOSトランジスタ 14をオフ させ電荷蓄積期間に移行する。電荷蓄積期間では、フォトダイオード 11に入射した 光の強度に応じて流れる電流によってフォトダイオード電位 VPDは徐々に下がり始 める。単位時間当たりの受光強度が大きいほどフォトダイオード電位 VPDの下がり勾 配は急になる。この電荷蓄積期間中にはランプ電圧信号線 17に印加するランプ電 圧 VRAMPは VH1よりも高い VH2に維持しておく。これにより、第 1MOSトランジス タ 12のゲート ソース間の電圧を負にするか或いは正であっても小さな電位差とす ることができ、サブスレショルドリークによる漏洩電流を小さくすることができる。その結 果、入射光によるフォトダイオード電位 VPDの低下以外の電位低下要因がなくなり、 信号変換の精度が向上する。
[0061] なお、いま着目している画素セル内で蓄積動作が行われている期間中には、コン パレータ回路 4では、垂直信号線 18を共有する他の行の画素セルでそれ以前に光 電変換により取得されたフォトダイオード電位の情報が読み出されて PWM変換され る。
[0062] 上述したようにリセット動作時にリセット信号 RST及び行選択信号 SELの電圧を充 分〖こ大きくしたこと〖こより、 MOSトランジスタ 13、 14のソース一ドレイン電位が一致し ているという前提の下では、図 3 (d)に示すように、上記電荷蓄積期間内に入射光に よる信号電荷の積算によってフォトダイオード電位 VPDが AVPDだけ低下するもの とすると、電荷蓄積期間終了時のフォトダイオード電位は VRST— AVPD、つまり V Hl +Vth- AVPDとなる。電荷蓄積期間が終了すると、行選択信号 SELを「L」→「 Hjにすることで、第 1MOSトランジスタ 12のドレイン端子と垂直信号線 18とを導通さ せることで第 1MOSトランジスタ 12を有効化する。そして、ランプ電圧信号線 17に供 給して 、るランプ電圧 VRAMPを VH2から VH1に戻し、その電位を開始点として電 圧 VLまで一定のレート（電圧 Z時間）で以て電圧を低下させる。即ち、ソース接地型 アンプである第 1MOSトランジスタ 12の接地電位をランプ形状で徐々に下げてゆく。
[0063] その電圧低下の開始時点では第 1MOSトランジスタ 12はオフしているため、画素 セル 10の出力電圧 VSIGはほぼ正電圧 VDDに維持される。ランプ電圧 VRAMPが 下がっていって第 1MOSトランジスタ 12のゲート端子の電位、つまりフォトダイオード 電位 VPD (=VRST— AVPD)と第 1MOSトランジスタ 12のソース端子の電位、つ まりランプ電圧 VRAMPとの電圧差が第 1 MOSトランジスタ 13の閾値電圧 Vthを超 えると、第 1MOSトランジスタ 12はオンしてソース ドレイン間がほぼ導通状態となる 。すると、出力電圧 VSIGはそれまでの VDD力も急に下がる。そのときの出力電圧 V SIGはほぼランプ電圧 VRAMPの電位であるから、ランプ電圧 VRAMPが低下する に従い出力電圧 VSIGも低下してゆく。そして、ランプ電圧 VRAMPが VLに下がるま でその状態が続くことになる。
[0064] 図 4 (a)はランプ電圧 VRAMPと出力電圧 VSIGとの関係を示す図であり、上述し たようにランプ電圧 VRAMPを VH1から VLまで下げてゆくと、出力電圧 VSIGは図 4 (a)に示す折れ線を右方力 左方へ向力つて迪るように変化する。この図で明らかな ように出力電圧 VSIGが急激に変化するのは、 VRST— AVPD— VRAMPが閾値 電圧 Vthに一致した近辺であるから、 AVPDが大きいほど、ランプ電圧 VRAMPの 電圧下降開始点から出力電圧 VSIGが急激に変化するまでの時間は長くなる。
[0065] コンパレータ回路 4にあって差分アンプ 41の一入力端には、垂直信号線 18を介し て上記出力電圧 VSIGが印加されており、他の入力端にはランプ電圧 VRAMPが印 加されている。画素セル 10内では第 1MOSトランジスタ 12のソース電位がランプ電 圧 RAMPで変調されたのと同様の状態になっているため、出力電圧 VSIGはこのラ ンプ電圧 VRAMPの分だけバイアス（又はオフセット）が加えられたのと等価である。 差分アンプ 41でこの分を差し引くことにより、図 4 (b)に示すように差分アンプ 41の出 力である差電圧 VDIFFではランプ電圧 VRAMPの影響がなくなる。即ち、図 3 (f)に 示すように差電圧 VDIFFは変化する。そして、コンパレータ 42でこの差電圧 VDIFF を基準電圧 VREFと比較して差電圧 VDIFFが基準電圧 VREFを下回っている間は 「H」を出力し、差電圧 VDIFFが基準電圧 VREFを超えたならば「L」を出力すること で、図 3 (g)に示すようなパルス信号を出力電圧 VOUTとして出力する。
[0066] 上述したように入射光強度の積算値に対応した Δ VPDが大き 、ほどランプ電圧 V RAMPの電圧低下開始時点から出力電圧 VSIGが急激に変化するまでの時間が長 いから、出力電圧 VOUTのパルス幅は広くなる。このようにして、 AVPDは PWM信 号に変換される。
[0067] 上記 PWM変換動作を式で表すと次のようになる。 PWM変換開始時刻を 0とし、そ こからの経過時間を tとする。ランプ電圧の波形は次の式で表される。但し、 Tはラン プ電圧が VH1から VLまで変化するのに要する時間である。
VRAMP= - { (VH1 - VL) /T}t+ VH1 …ひ）
また、 A VPDは光電流 Iphに比例するから、次の（2)式で表すことができる。
A VPD= a lph · ' · (2)
(1)式及び（2)式から、次の（3)式が求まる。
VRST- a Iph+ { (VH1 - VL) /T}t- VH1 = Vth · , · (3)
一方、 VRSTについては近似的に次の（4)式の関係がある。
VRST=VH1 +Vth - - - (4)
したがって、（3)式及び (4)式から、次の（5)式を導出できる。
τ = α {Ύ/ (VH1 - VL) }lph · ' · (5)
これにより、 てと Iphとは比例関係にあり、光電流量がパルス幅てに変換されることが 分かる。
[0068] 上記第 1実施例の構成において、画素セル 10内に設けられるソース接地型アンプ は構造がシンプルで画素サイズの縮小に有効である。その反面、第 1MOSトランジ スタ 12がオンしているときに常時電流が流れるため、低消費電力化には不利である。
[0069] [第 2実施例]
そこで、図 2で説明した 1個の画素セル 10の回路構成を図 5に示すものに変形した のが第 2実施例によるイメージセンサである。即ち、ソース接地型の第 1MOSトランジ スタ 12に別の 1個の第 4MOSトランジスタ 19を追力！]し、第 1及び第 4MOSトランジス タ 12、 19により CMOS型のインバータを構成している。この構成では、画素セル 10 内のトランジスタ個数は 3から 4に増えるため APS方式の 4Tr型相当の画素サイズと なるものの、 2個の MOSトランジスタ 12、 19は相補的にオンするため、上述したよう な PWM変換期間内等でも出力レベルの切り替わりの過渡状態を除いて電流が流れ ず、その点で低消費電力化に有利である。
[0070] [第 3実施例]
また、上記第 1、第 2実施例では、 1個の画素セル 10内にフォトダイオード 11以外 に 3個乃至 4個の MOSトランジスタ 12、 13、 14、 19を配置していた力 これら MOSト ランジスタを複数のフォトダイオードに対して共用する構成としてもよい。図 6は第 3実 施例によるイメージセンサの画素セルの構成を示す図であり、それぞれ独立に入射 光を光電変換する 4個のフォトダイオード 111、 112、 113、 114に対して 4個の MOS トランジスタ 12、 13、 14、 19を共有ィ匕した回路構成の例である。共有化するために 各フォトダイオード 111、 112、 113、 114の力ソード端子にそれぞれ PD選択用の M OSトランジスタ 201、 202、 203、 204のソース端子を接続し、その 4個の MOSトラン ジスタ 201、 202、 203、 204のドレイン端子を全て接続して第 1MOSトランジスタ 12 のゲート端子と第 2MOSトランジスタ 13のソース端子とに接続してある。
[0071] 即ち、図 6において、 4個の画素セル 10a、 10b、 10c、 10dはそれぞれフォトダイォ ードと PD選択用の MOSトランジスタのみを内蔵しており、この 4個の画素セル 10a、 10b、 10c、 10dと 4個の MOS卜ランジスタ 12、 13、 14、 19を含んで 1個の画素ュ- ット 20を構成している。したがって、垂直信号線 18は列方向に並ぶ複数の画素ュ- ット 20で共通化され、リセット信号線 15、行選択信号線 16及びランプ電圧信号線 17 は行方向に並ぶ複数の画素ユニット 20で共通化されている。また、 4個の画素セル 1 0a、 10b、 10c、 10dを選択するために、 4本の画素セル選択信号線 TX1、 ΤΧ2、 Τ Χ3、 ΤΧ4が追加されている。この構成においても基本的な信号読み出し動作 (PW Μ変換動作）は上記第 1実施例のものと同じである。
[0072] また、この構成によれば、 1個の画素セルで 4個の MOSトランジスタを使用していた 上記実施例に比べて、 4画素分で 16個から 8個へと、 MOSトランジスタの使用個数 を 1Z2に減らすことができる。それによつて画素サイズを縮小することができ、高画素 化に有効である。
[0073] また図 2に示した第 1実施例は第 1 MOSトランジスタ 12が Ν型 MOSトランジスタで ある場合の構成である力 第 1MOSトランジスタ 12として Ρ型 MOSトランジスタを用 Vヽても同様の構成とすることができることは当業者であれば容易に想到し得ることで ある。もちろん、 Ρ型 MOSトランジスタを用いた場合には、電圧の極性 (又は大小関 係）やランプ電圧の傾きの極性などが Ν型 MOSトランジスタと反対になることは言うま でもない。但し、 Ν型、 Ρ型のいずれにおいても、ランプ電圧の傾きの極性はグレイコ ードカウンタのカウントのアップ Ζダウンに応じて変えることもできるから、上述した実 施例における関係は一例であり、様々な組合せが可能であることは当然想到し得る ことである。また、 MOSトランジスタとして、適宜ディプリージヨン型、エンハンスメント 型などを利用することも容易に想到し得ることである。
[0074] [第 4実施例]
次に本発明の第 4実施例によるイメージセンサの構成及び動作について説明する 。図 7は第 4実施例のイメージセンサにおける 1個の画素セル及び 1個の PWM変換 部の回路構成図、図 8はこのイメージセンサにおける PWM信号変換動作を説明する タイミング図、図 9はこのイメージセンサにおける信号読み出し原理の説明図である。 この第 4実施例のイメージセンサにおいて、 1個の画素セル 10内の回路構成及び 1 個の PWM変換用のコンパレータ回路 4の構成は第 1実施例と全く同じであり、同一 符号を付してある。構成上相違する点は、垂直信号線 18に接続されている負荷定電 流源として機能する MOSトランジスタ 43のゲート端子に一定のバイアス電圧 VBIAS が印加されているのではなぐ充電制御部 22から MOSトランジスタ 43をオン Zオフ 駆動する制御電圧 VSWPが印加されている点である。
[0075] 第 1実施例によるイメージセンサを示す図 2の構成において、画素セル 10内のアン プである第 1MOSトランジスタ 12と負荷である MOSトランジスタ 43とを等価的に示 すと図 9 (a)に示すようになる。即ち、ソース接地された MOSトランジスタ 12のドレイン 端子と電源供給線との間に定電流源が接続されたものとなる。したがって、入力電圧 Vinが MOSトランジスタ 12の閾値電圧 Vthよりも大きく MOSトランジスタ 12がオンし ている状態では定常的に電流 lbが MOSトランジスタ 12に流れる。したがって、 MOS トランジスタ 12での消費電力は電源電圧 VDDに一定電流 lbを乗じた値になる。これ を、図 3のタイミング図でみると、 PWM変調期間 T中に VSIGが大きく下がった（MO Sトランジスタ 12のゲート一ソース間電圧が閾値電圧 Vthを越えた）時点以降には M OSトランジスタ 12に上記定常電流が流れることになり、この定常電流はフォトダイォ ード電位に関する情報を有して 、るわけではな 、ので無駄な電流である。
[0076] これに対し本実施例によるイメージセンサでは、 MOSトランジスタ 43を負荷定電流 源として利用するのではなぐ垂直信号線 18に接続されている浮遊容量を充電する ための充電電流を流すための制御用スィッチとして利用する。即ち、図 9 (b)の等価 回路において、図 7における MOSトランジスタ 43はスィッチ SW1に対応し、 MOSト ランジスタ 12は SW2に対応し、浮遊容量は CLに対応する。このスィッチ SW1、 SW 2のオン Zオフ制御を行うことにより、フォトダイオード電位に応じた出力を取得する。
[0077] 具体的な動作を図 8により説明する。読み出すべき画素セル 10のフォトダイオード 1 1に光電変換による電荷が蓄積されて PWM変調期間に移行した後、行選択信号 S ELを「L」→「H」にする前に充電制御電圧 VSWPを所定時間だけ「L」にする（図 8 (c )参照）。充電制御電圧 VSWPが「L」であるとき MOSトランジスタ 43はオンし、垂直 信号線 18の電位は電源電圧 VDD近くまで持ち上げられ、垂直信号線 18とグラウン ドとの間に存在する浮遊容量 CLは充電され、充電制御電圧 VSWPが「H」になって MOSトランジスタ 43がオフした後も充電電荷は保持される。その後、行選択信号 SE Lが「L」→「H」に変化すると第 3MOSトランジスタ 14はオンする力 このとき第 1、第 2MOSトランジスタ 12、 13はいずれもオフしており、差分アンプ 41の入力インピーダ ンスも高いため、リーク電流により電位が徐々に下がることを除いては垂直信号線 18 の電位 VSIGは電源電圧 VDD近傍に維持される。
[0078] それから、第 1MOSトランジスタ 12のソース端子に印加されているランプ電圧 VRA MPが一定レートで以て低下されていって、第 1MOSトランジスタ 12のソースーゲー ト間電圧が閾値電圧 Vthを越えると、第 1MOSトランジスタ 12はオンし、垂直信号線 18の浮遊容量 CLに保持されている充電電荷の放電により第 3MOSトランジスタ 14 、第 1MOSトランジスタ 12を通して電流 iが流れ、垂直信号線 18の電位 VSIGは第 1 MOSトランジスタ 12のソース電位まで下がる。そして、その後はランプ電圧 VRAMP が低下するに従い電位 VSIGも低下してゆ 図 8 (d)参照)。したがって、出力電圧 V SIGの変化の態様は第 1実施例のときとほぼ同じであり、コンパレータ回路 4を通して 取り出される電圧 VOUTもほぼ同じとなる。
[0079] 一方、電流は図 8 (e)に示すように、第 1MOSトランジスタ 12がオフ状態力もオンす る際（図 9 (b)でスィッチ SW2がオンする際）に過渡的に放電電流が流れ、その後、 第 1MOSトランジスタ 12のソース電位が下がるに従い少しずつ電流が流れるだけで ある。 V、ずれにしてもトータルで流れる電流は最初に（つまり充電制御電圧 VSWPが 「L」になったときに）充電された分だけである。したがって、出力電圧 VSIGが大きく 変化した以降に負荷定電流源力 定常的に流れるバイアス電流はなくなり、第 1実施 例の構成に比べて消費電力を大幅に抑制することができる。
[0080] [第 5実施例]
上記第 4実施例で説明した信号読み出し方法は、従来技術として説明した図 14〖こ 示した低電圧駆動 PWM方式イメージセンサに適用することもできる。その場合の構 成について第 5実施例として説明する。図 10は、図 14に示した画素セルの構成でァ ンプ 83としてソース接地型の MOSトランジスタ 83'を使用し、垂直信号線 89に浮遊 容量充電制御用の MOSトランジスタ 43を追記した構成を示すものである。また、図 1 1はこの回路の PWM信号変換動作を説明するタイミング図である。
[0081] この構成の場合、図 15に示したタイミング図ではランプ電圧 VRAMPを一定レート で以て下がるような形状としていた力 ここでは逆にランプ電圧 VRAMPを一定レート で以て上げるような形状としている（図 11 (b)参照)。これは、 PWM変換開始時点で MOSトランジスタ 83をオフ状態としておく必要があるためである。それ以外は、上述 した読み出し方法と基本的に相違はない。
[0082] 即ち、行選択信号 SELを「L」→「H」にする前に充電制御電圧 VSWPを所定時間 だけ「L」にし（図 11 (c)参照）、これによつて MOSトランジスタ 43をオンさせて垂直信 号線 89の電位を電源電圧 VDD近傍まで持ち上げ、垂直信号線 89とグラウンドとの 間に存在する浮遊容量 CLを充電しておく。その後、行選択信号 SELを「L」→「H」 に変化させ、コンデンサ 82の一端に印加されて!、るランプ電圧 VRAMPを一定レー トで以て上げていってフォトダイオード電位 VPDも同様に上昇させる。そして、フォト ダイオード電位 VPDが MOSトランジスタ 83'の閾値電圧 Vthを越えると、 MOSトラン ジスタ 83'はオンし、垂直信号線 18の浮遊容量 CLに保持されている電荷の放電に より MOSトランジスタ 85、 83'を通して電流 iが流れ、垂直信号線 89の電位 VSIGは 接地電位まで下がる（図 11 (d)参照)。この場合にも、電流は図 11 (e)に示すよう、 M OSトランジスタ 83'がオフ状態力 オンする際に過渡的に放電電流が流れるだけで あり、出力電圧が大きく変化した後に負荷定電流源力 定常的に流れる電流はなく なる。
[0083] 上記第 4、第 5実施例は、画素セル内のアンプがソース接地型 MOSトランジスタ 12 (83 ' )である場合について説明した力 第 2実施例でも述べたように、アンプを CMO S構成とすることにより、定常的に流れる電流を殆どゼロとすることができる。しかしな がら、その場合でも、 CMOS型のインバータアンプがオン状態力 オフ状態又はそ の逆に変化する際には電源供給線力 グラウンドに瞬間的な貫通電流が流れる。そ の際の消費電力はゲート ソース間電圧が閾値電圧 Vth付近にある時間に依存す る。そのため、ランプ電圧のスルーレートが小さい (傾斜が緩やかである）場合や CM OSインバータアンプの遷移領域幅が広い場合などには、貫通電流の流れる時間も それだけ長くなり、その分、消費電力も多くなる。これに対し、上述したような信号読 み出し方法によれば、 CMOS型アンプの特性やランプ波のスルーレートに関係なく 浮遊容量に充電された電荷の分しか電流は流れないので、消費電力を抑制し易いと いう利点がある。また、充電制御電圧 VSWPを発生するための充電制御回路 22が 必要になるものの、アンプを CMOS型とするために各画素セル毎に 1個ずつ MOSト ランジスタを追加するのに比べれば追加する回路規模はかなり少なくて済むので、画 素セルを小型化して画素密度を向上させるには有利である。
なお、上記各実施例は単に本発明の一例であって、上記記載の各種変形以外に、 本発明の趣旨の範囲で適宜変形や修正、追加を行っても、本願請求の範囲に包含 されることは明らかである。

Claims

請求の範囲
[1] a)入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換 部と、
b)該光電変換部の保持電位を読み出すようにゲート端子が接続されるとともにドレ イン端子を出力とする第 1MOSトランジスタを含むアンプ部と、
c)前記第 1MOSトランジスタのソース端子にランプ波形状の電圧を印加する電圧印 加部と、
d)前記光電変換部に読み出すべき電位が保持された状態で前記電圧印加部によ り前記第 1MOSトランジスタのソース端子にランプ波形状電圧が印加されたときに、 該第 1MOSトランジスタの出力に基づ ヽて前記保持電位に応じたパルス幅を有する 二値信号を生成する信号変換部と、
を備えることを特徴とする固体撮像素子。
[2] 前記アンプ部は、 N型又 P型である前記第 1MOSトランジスタをソース接地形態とし たアンプであることを特徴とする請求項 1に記載の固体撮像素子。
[3] 前記アンプ部は、 N型又 P型である前記第 1MOSトランジスタのドレイン端子側にさ らに逆極性の MOSトランジスタを追加した CMOSインバータアンプであることを特徴 とする請求項 1に記載の固体撮像素子。
[4] n行 m列の二次元状に画素セルが配置され、各画素セルには前記光電変換部と前 記アンプ部とを含み、さらに各画素セルは、前記光電変換部の保持電位をリセットす るための第 2MOSトランジスタと、第 1MOSトランジスタの出力電圧を複数の画素セ ルで共用する信号線に出力するか否かを決める出力選択用の第 3MOSトランジスタ とを少なくとも備えることを特徴とする請求項 1に記載の固体撮像素子。
[5] 前記信号線は 1列に属する n個の全画素セルに共用され、前記信号変換部は列毎 にそれぞれ設けられることを特徴とする請求項 4に記載の固体撮像素子。
[6] n行 m列の二次元状に画素セルが配置され、各画素セルには前記光電変換部と該 光電変換部の保持電位を選択的に出力するための出力用ゲート回路とを含み、隣 接する又は近接する複数の画素セルに対し、前記アンプ部と、その複数の画素セル 内の光電変換部の保持電位をリセットするための第 2MOSトランジスタと、第 1MOS トランジスタの出力電圧を複数の画素セルで共用する信号線に出力するカゝ否かを決 める出力選択用の第 3MOSトランジスタとを共用したことを特徴とする請求項 1に記 載の固体撮像素子。
[7] 前記信号変換部は、前記第 1MOSトランジスタの出力電圧から前記ランプ波形状 電圧に相当する分を差し引いた電圧信号を生成する波形整形部と、該波形整形部 の出力電圧を所定の判定閾値で以て判定して二値ィヒする比較部と、を含むことを特 徴とする請求項 1に記載の固体撮像素子。
[8] 前記第 1MOSトランジスタは N型であり、前記光電変換部の保持電位をリセットする 際に、前記電圧印加部は該第 1 MOSトランジスタのソース端子に本素子の最低電位 でな 、電圧 VH1を印加することで、前記光電変換部の電位をその電圧 VH1よりもそ の MOSトランジスタの閾値電圧又はそれに近い電圧分だけ高い電位付近のリセット 電位 VRSTに初期設定し、前記電圧印加部は下り勾配のランプ波形状の電圧を印 加することを特徴とする請求項 1に記載の固体撮像素子。
[9] 前記光電変換部の蓄積期間中の保持電位をリセット電位 VRSTに設定した後、入 射光の強度に応じた信号電荷を発生して保持電位を該リセット電位 VRSTから下げ てゆく際に、前記電圧印加部は第 1MOSトランジスタのソース端子に前記電圧 VH1 よりも高い電圧 VH2を印加することを特徴とする請求項 8に記載の固体撮像素子。
[10] 前記第 1MOSトランジスタは P型であり、前記光電変換部の保持電位をリセットする 際に、前記電圧印加部は第 1 MOSトランジスタのソース端子に本素子の最高電位で ない電圧 VH1を印加することで、前記光電変換部の電位をその電圧 VH1よりもその MOSトランジスタの閾値電圧の絶対値又はそれに近 、電圧分だけ低!、電位付近の リセット電位 VRSTに初期設定し、前記電圧印加部は上り勾配のランプ波形状の電 圧を印加することを特徴とする請求項 1に記載の固体撮像素子。
[11] 前記光電変換部の蓄積期間中の保持電位をリセット電位 VRSTに設定した後、入 射光の強度に応じた信号電荷を発生して保持電位を該リセット電位 VRSTから上げ てゆく際に、前記電圧印加部は第 1MOSトランジスタのソース端子に前記電圧 VH1 よりも低い電圧 VH2を印加することを特徴とする請求項 10に記載の固体撮像素子。
[12] 少なくとも前記アンプ部に含まれる MOSトランジスタを SOI (Silicon on Insulator)基 板上に形成したことを特徴とする請求項 1に記載の固体撮像素子。
[13] 前記信号変換部は前記信号線と電源供給線との間に接続された第 4MOSトランジ スタを含み、さらに該第 4MOSトランジスタのゲート端子に制御電圧を印加する回路 であってランプ波形状電圧の印加前に該第 4MOSトランジスタを導通させて前記信 号線に一端が接続された浮遊容量を充電する充電制御手段を備え、前記第 1MOS トランジスタのソース端子にランプ波形状電圧が印加されたときに該第 1MOSトラン ジスタを通して前記浮遊容量の充電電荷を放電することで、該第 1MOSトランジスタ の出力電圧を変化させるようにしたことを特徴とする請求項 4に記載の固体撮像素子
[14] 前記信号変換部は前記信号線と電源供給線との間に接続された第 4MOSトランジ スタを含み、さらに該第 4MOSトランジスタのゲート端子に制御電圧を印加する回路 であってランプ波形状電圧の印加前に該第 4MOSトランジスタを導通させて前記信 号線に一端が接続された浮遊容量を充電する充電制御手段を備え、前記第 1MOS トランジスタのソース端子にランプ波形状電圧が印加されたときに該第 1MOSトラン ジスタを通して前記浮遊容量の充電電荷を放電することで、該第 1MOSトランジスタ の出力電圧を変化させるようにしたことを特徴とする請求項 6に記載の固体撮像素子
[15] 入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換部 と、該光電変換部の保持電位を読み出すようにゲート端子が接続されるとともにドレイ ン端子を出力とする第 1MOSトランジスタを含むアンプ部と、該第 1MOSトランジスタ の出力に基づ ヽて入射光強度に応じた二値信号を生成する信号変換部と、を具備 する固体撮像素子の信号読み出し方法であって、
前記光電変換部に入射光の強度に応じた読み出すべき電位が保持された状態で 、前記第 1MOSトランジスタのソース端子にランプ波形状の電圧を印加し始め、その ランプ波形状電圧の変化に伴う該第 1MOSトランジスタの出力の変化に基づいて、 前記信号変換部により前記保持電位に応じたパルス幅を有する二値信号を生成す るようにしたことを特徴とする固体撮像素子の信号読み出し方法。
[16] 前記第 1MOSトランジスタは N型であり、前記光電変換部の保持電位をリセットする 際に、該第 1 MOSトランジスタのソース端子に本素子の最低電位でな 、電圧 VH 1を 印加することで、前記光電変換部の電位をその電圧 VH1よりもその MOSトランジス タの閾値電圧又はそれに近!、電圧分だけ高!、電位付近のリセット電位 VRSTに初 期設定し、その後に下り勾配のランプ波形状の電圧を印加するようにしたことを特徴 とする請求項 15に記載の固体撮像素子の信号読み出し方法。
[17] 前記固体撮像素子にあっては、 n行 m列の二次元状に画素セルが配置され、各画 素セルには前記光電変換部と前記アンプ部とを含み、さらに各画素セルは、前記光 電変換部の保持電位をリセットするための第 2MOSトランジスタと、第 1MOSトランジ スタの出力電圧を複数の画素セルで共用する信号線に出力する力否かを決める出 力選択用の第 3MOSトランジスタを少なくとも含み、前記信号変換部は前記信号線 と電源供給線との間に接続された第 4MOSトランジスタを含み、
前記ランプ波形状電圧の印加前に前記第 4MOSトランジスタのゲート端子に所定 電圧を印加することで該第 4MOSトランジスタを導通させて前記信号線に一端が接 続された浮遊容量を充電し、前記ランプ波形状電圧の印加時に第 1MOSトランジス タを通して前記浮遊容量の充電電荷を放電することで該第 1MOSトランジスタの出 力電圧を変化させるようにしたことを特徴とする請求項 15に記載の固体撮像素子の 信号読み出し方法。
[18] a)入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換 部と、
b)該光電変換部の保持電位を読み出すように該光電変換部の出力端子にゲート 端子が接続されるとともにドレイン端子を出力とする第 1MOSトランジスタを含むアン プ部と、
c)前記第 1MOSトランジスタのソース端子、又は容量素子を介して前記光電変換 部の出力端子にランプ波形状の電圧を印加する電圧印加部と、
d)前記アンプ部の出力信号を出力する出力信号線と電源供給線との間に接続され た第 2MOSトランジスタと、
e)該第 2MOSトランジスタのゲート端子に制御電圧を印加する回路であって、ラン プ波形状電圧の印加前に該第 2MOSトランジスタを導通させて前記出力信号線に 一端が接続された浮遊容量を充電する充電制御手段と、
D前記光電変換部に読み出すべき電位が保持された状態で前記電圧印加部により 前記第 1MOSトランジスタのソース端子又は容量素子を介して前記光電変換部の出 力端子にランプ波形状電圧が印加されたときに、該第 1MOSトランジスタを通して前 記浮遊容量の充電電荷を放電することで変化した前記出力信号線上の電圧に基づ いて前記保持電位に応じたパルス幅を有する二値信号を生成する信号変換部と、 を備えることを特徴とする固体撮像素子。
[19] 入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換部 と、該光電変換部の保持電位を読み出すように該光電変換部の出力端子にゲート端 子が接続されるとともにドレイン端子を出力とする第 1MOSトランジスタを含むアンプ 部と、前記第 1MOSトランジスタのソース端子、又は容量素子を介して前記光電変換 部の出力端子にランプ波形状の電圧を印加する電圧印加部と、前記アンプ部の出 力信号を出力する出力信号線と電源供給線との間に接続された第 2MOSトランジス タと、前記出力信号線上の電圧に基づ ヽて前記保持電位に応じたパルス幅を有する 二値信号を生成する信号変換部と、を具備する固体撮像素子の信号読み出し方法 であって、
前記光電変換部に入射光の強度に応じた読み出すべき電位が保持された状態で 且つ前記電圧印加部によるランプ波形状電圧の印加前に、前記第 2MOSトランジス タのゲート端子に所定の制御電圧を印加することで該 MOSトランジスタを導通させて 前記出力信号線に一端が接続された浮遊容量を充電しておき、その後に、前記電 圧印加部により前記第 1MOSトランジスタのソース端子又は容量素子を介して前記 光電変換部の出力端子にランプ波形状電圧を印力 tlし始め、そのランプ波形状電圧 の変化の過程で前記第 1MOSトランジスタを通して前記浮遊容量の充電電荷を放 電することで変化した前記出力信号線上の電圧に基づいて、前記信号変換部により 前記保持電位に応じたパルス幅を有する二値信号を生成するようにしたことを特徴と する固体撮像素子の信号読み出し方法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010508735A (ja) * 2006-11-01 2010-03-18 インターナショナル・ビジネス・マシーンズ・コーポレーション センサ・セル、イメージング・センサ装置、該イメージング・センサ装置の動作方法、及び該イメージング・センサ装置の設計方法
JP2014241413A (ja) * 2009-12-08 2014-12-25 ゼーナ テクノロジーズ, インク.Zena Technologies, Inc. ナノワイヤ構造の光検出器を備えるアクティブピクセルセンサー
WO2015019836A1 (ja) * 2013-08-05 2015-02-12 ソニー株式会社 撮像装置、電子機器
US9337220B2 (en) 2008-09-04 2016-05-10 Zena Technologies, Inc. Solar blind ultra violet (UV) detector and fabrication methods of the same
US9343490B2 (en) 2013-08-09 2016-05-17 Zena Technologies, Inc. Nanowire structured color filter arrays and fabrication method of the same
US9406709B2 (en) 2010-06-22 2016-08-02 President And Fellows Of Harvard College Methods for fabricating and using nanowires
US9410843B2 (en) 2008-09-04 2016-08-09 Zena Technologies, Inc. Nanowire arrays comprising fluorescent nanowires and substrate
US9478685B2 (en) 2014-06-23 2016-10-25 Zena Technologies, Inc. Vertical pillar structured infrared detector and fabrication method for the same
US9515218B2 (en) 2008-09-04 2016-12-06 Zena Technologies, Inc. Vertical pillar structured photovoltaic devices with mirrors and optical claddings
US9543458B2 (en) 2010-12-14 2017-01-10 Zena Technologies, Inc. Full color single pixel including doublet or quadruplet Si nanowires for image sensors
CN107396009A (zh) * 2017-08-25 2017-11-24 电子科技大学 脉冲频率调制型图像传感器电路及其处理方法
JP2018196015A (ja) * 2017-05-18 2018-12-06 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
US10348991B2 (en) 2015-03-17 2019-07-09 Sony Corporation Solid-state image pickup device with load transistors, method for controlling the same, and electronic apparatus
JP2020043228A (ja) * 2018-09-11 2020-03-19 キヤノン株式会社 光電変換装置および機器
JP2021034823A (ja) * 2019-08-21 2021-03-01 富士通株式会社 半導体集積回路、赤外線センサ、及び赤外線撮像装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830560B2 (en) * 2007-01-31 2010-11-09 Hewlett-Packard Development Company, L.P. System and method for adaptive digital ramp current control
JP4277911B2 (ja) * 2007-02-27 2009-06-10 ソニー株式会社 固体撮像装置及び撮像装置
JP2009081705A (ja) * 2007-09-26 2009-04-16 Panasonic Corp 固体撮像装置、受光強度測定装置、および受光強度測定方法
US20120170029A1 (en) * 2009-09-22 2012-07-05 ISC8 Inc. LIDAR System Comprising Large Area Micro-Channel Plate Focal Plane Array
US20120170024A1 (en) * 2009-09-22 2012-07-05 Medhat Azzazy Long Range Acquisition and Tracking SWIR Sensor System Comprising Micro-Lamellar Spectrometer
TWI488500B (zh) 2011-12-23 2015-06-11 Ind Tech Res Inst Ｘ射線主動式畫素感測器讀取電路與讀取方法
KR101926606B1 (ko) * 2012-02-06 2019-03-07 삼성전자 주식회사 이미지 센서 및 이를 이용한 이미지 처리 장치
JP5841894B2 (ja) * 2012-04-25 2016-01-13 ルネサスエレクトロニクス株式会社 固体撮像装置
JP6188451B2 (ja) * 2013-06-27 2017-08-30 オリンパス株式会社 アナログデジタル変換器および固体撮像装置
CN112969030B (zh) * 2015-06-17 2023-04-28 松下知识产权经营株式会社 摄像装置
EP3595294A1 (en) * 2018-07-10 2020-01-15 CSEM Centre Suisse D'electronique Et De Microtechnique SA Pixel circuit for an ultra-low power image sensor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001346102A (ja) * 2000-06-02 2001-12-14 Canon Inc 固体撮像装置、それを用いた固体撮像システム、及び信号転送装置
JP2001346106A (ja) * 2000-06-02 2001-12-14 Canon Inc 撮像装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2879670B2 (ja) 1997-03-28 1999-04-05 広島大学長 ２次元情報処理装置
JPH11252465A (ja) * 1998-03-03 1999-09-17 Citizen Watch Co Ltd 固体撮像装置とその駆動方法
JP2000046645A (ja) * 1998-07-31 2000-02-18 Canon Inc 光電変換装置及びその製造方法及びｘ線撮像装置
JP2000287130A (ja) * 1999-03-31 2000-10-13 Sharp Corp 増幅型固体撮像装置
US6518910B2 (en) 2000-02-14 2003-02-11 Canon Kabushiki Kaisha Signal processing apparatus having an analog/digital conversion function
JP3937716B2 (ja) * 2000-10-24 2007-06-27 キヤノン株式会社 固体撮像装置及び撮像システム
US6642495B2 (en) * 2001-02-12 2003-11-04 Princeton Scientific Instruments Optical pulse counting imager and system
JP4053007B2 (ja) 2004-01-09 2008-02-27 シャープ株式会社 固体撮像素子およびその信号読み出し方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001346102A (ja) * 2000-06-02 2001-12-14 Canon Inc 固体撮像装置、それを用いた固体撮像システム、及び信号転送装置
JP2001346106A (ja) * 2000-06-02 2001-12-14 Canon Inc 撮像装置

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010508735A (ja) * 2006-11-01 2010-03-18 インターナショナル・ビジネス・マシーンズ・コーポレーション センサ・セル、イメージング・センサ装置、該イメージング・センサ装置の動作方法、及び該イメージング・センサ装置の設計方法
US9601529B2 (en) 2008-09-04 2017-03-21 Zena Technologies, Inc. Light absorption and filtering properties of vertically oriented semiconductor nano wires
US9337220B2 (en) 2008-09-04 2016-05-10 Zena Technologies, Inc. Solar blind ultra violet (UV) detector and fabrication methods of the same
US9410843B2 (en) 2008-09-04 2016-08-09 Zena Technologies, Inc. Nanowire arrays comprising fluorescent nanowires and substrate
US9515218B2 (en) 2008-09-04 2016-12-06 Zena Technologies, Inc. Vertical pillar structured photovoltaic devices with mirrors and optical claddings
US9490283B2 (en) 2009-11-19 2016-11-08 Zena Technologies, Inc. Active pixel sensor with nanowire structured photodetectors
JP2014241413A (ja) * 2009-12-08 2014-12-25 ゼーナ テクノロジーズ, インク.Zena Technologies, Inc. ナノワイヤ構造の光検出器を備えるアクティブピクセルセンサー
US9406709B2 (en) 2010-06-22 2016-08-02 President And Fellows Of Harvard College Methods for fabricating and using nanowires
US9543458B2 (en) 2010-12-14 2017-01-10 Zena Technologies, Inc. Full color single pixel including doublet or quadruplet Si nanowires for image sensors
JPWO2015019836A1 (ja) * 2013-08-05 2017-03-02 ソニー株式会社 撮像装置、電子機器
US10397506B2 (en) 2013-08-05 2019-08-27 Sony Corporation Imaging device and electronic apparatus with upper and lower substrates
CN105379249A (zh) * 2013-08-05 2016-03-02 索尼公司 成像器件和电子装置
WO2015019836A1 (ja) * 2013-08-05 2015-02-12 ソニー株式会社 撮像装置、電子機器
US9918030B2 (en) 2013-08-05 2018-03-13 Sony Corporation Imaging device and electronic apparatus with upper and lower substrates
CN105379249B (zh) * 2013-08-05 2020-08-18 索尼公司 成像器件和电子装置
US9343490B2 (en) 2013-08-09 2016-05-17 Zena Technologies, Inc. Nanowire structured color filter arrays and fabrication method of the same
US9478685B2 (en) 2014-06-23 2016-10-25 Zena Technologies, Inc. Vertical pillar structured infrared detector and fabrication method for the same
US10348991B2 (en) 2015-03-17 2019-07-09 Sony Corporation Solid-state image pickup device with load transistors, method for controlling the same, and electronic apparatus
JP2021153346A (ja) * 2017-05-18 2021-09-30 キヤノン株式会社 固体撮像素子及び撮像装置
JP2018196015A (ja) * 2017-05-18 2018-12-06 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
JP7223070B2 (ja) 2017-05-18 2023-02-15 キヤノン株式会社 固体撮像素子及び撮像装置
CN107396009A (zh) * 2017-08-25 2017-11-24 电子科技大学 脉冲频率调制型图像传感器电路及其处理方法
JP2020043228A (ja) * 2018-09-11 2020-03-19 キヤノン株式会社 光電変換装置および機器
JP7327916B2 (ja) 2018-09-11 2023-08-16 キヤノン株式会社 光電変換装置および機器
JP2021034823A (ja) * 2019-08-21 2021-03-01 富士通株式会社 半導体集積回路、赤外線センサ、及び赤外線撮像装置
JP7255419B2 (ja) 2019-08-21 2023-04-11 富士通株式会社 半導体集積回路、赤外線センサ、及び赤外線撮像装置

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