CN105379249B - 成像器件和电子装置 - Google Patents

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Abstract

本发明涉及能够使成像器件更加紧凑的成像器件以及电子装置。上基板和下基板是层叠的。像素和将来自所述像素的信号电压与随着时间波动的斜坡电压进行比较的比较单元设置于所述上基板。存储单元布置于所述下基板，所述存储单元保持从当所述比较单元的比较结果反转时起的代码值。所述比较单元包括这样的晶体管：所述晶体管在栅极处接收像素信号电压，在源极接收所述斜坡电压，并且输出漏极电压。因此，所述成像器件能够制得更加紧凑。本发明能够应用于图像传感器。

Description

成像器件和电子装置
技术领域
本发明涉及一种成像器件和电子装置。更加特别地，本发明涉及一种适于尺寸减小的成像器件和电子装置。
背景技术
近来的成像器件在期望具有更大量的像素、更高的图像质量和更高的处理速度的同时，还期望尺寸变小。作为满足这样需求的成像器件，已经提出了分层成像器件(例如，参见专利文献1)。
在分层成像器件中，使用其上形成有信号处理电路的芯片来替代成像器件的支撑基板，且像素部叠置在该芯片上。据所述，使用这样的结构能够使成像器件的尺寸变小。
引用列表
专利文献
专利文献1：日本专利申请特开号2009-17720
发明内容
本发明要解决的技术问题
在分层成像器件中，如果像素形成得较小，那么安装在像素下方芯片上的电路也需要形成得较小。例如，安装在芯片上的电路可以是AD转换电路。AD转换电路牵涉大量的晶体管，因而尺寸不容易被形成得较小。因此，提出了应该由一个以上像素共用一个AD转换电路。
然而，在由一个以上像素共用一个AD转换电路的情况下，进行控制使得在切换的同时从像素读出信号。因此，如果一个AD转换电路处理大量的像素，那么待被读取的像素之间的时滞变大。因此，当对运动物体成像时，物体的图像可能会畸变或可能花费长时间来读取一幅图像。
由于上述原因，期望的是：随着像素尺寸变得更小，安装在像素下方芯片上的AD转换电路的尺寸也变得更小。此外，期望由一个AD转换电路处理的像素的数量变得更少。
已经针对上述情况研发了本发明，本发明的目的是提供一种分层成像器件且进一步减小所述成像器件的尺寸。
问题的解决方案
本发明一个方面的成像器件包括层叠的上基板和下基板。像素和用于将来自所述像素的信号电压与斜坡信号的斜坡电压进行比较的比较单元设置于所述上基板，所述斜坡电压随着时间而变化。存储单元设置于所述下基板，所述存储单元存储当所述比较单元的比较结果反转时获得的代码值。
所述比较单元可以由晶体管形成，所述晶体管在栅极处接收所述像素的所述信号电压，在源极处接收所述斜坡电压并且输出漏极电压。
用于使所述晶体管复位的电压可以高于后级电路的电源电压。
所述存储单元的电源电压可以低于所述后级电路的电源电压。
所述上基板的电源电压可以高于所述下基板的电源电压。
模拟电路可以设置于所述上基板且数字电路可以设置于所述下基板。
所述比较单元和所述存储单元可以由负沟道金属氧化物半导体(NMOS)形成，且所述比较单元和所述存储单元可以具有相同的高电源且具有不同的低电源。
所述比较单元和所述存储单元可以由正沟道金属氧化物半导体(PMOS)形成，且所述比较单元和所述存储单元可以具有相同的低电源且具有不同的高电源。
在所述存储单元中包含的晶体管中，接收来自所述比较单元的信号的晶体管被制造为具有高耐受电压。
本发明一个方面的电子装置包括：成像器件，所述成像器件包括层叠的上基板和下基板，其中，像素和用于将来自所述像素的信号电压与随着时间而变化的斜坡信号的斜坡电压进行比较的比较单元设置于所述上基板，且用于存储当所述比较单元的比较结果反转时获得的代码值的存储单元设置于所述下基板；和信号处理单元，所述信号处理单元对所述成像器件输出的信号进行信号处理。
在本发明一个方面的成像器件中，上基板和下基板是层叠的。像素和用于将来自所述像素的信号电压与斜坡信号的斜坡电压进行比较的比较单元设置于所述上基板，所述斜坡电压随着时间而变化。用于存储当所述比较单元的比较结果反转时获得的代码值的存储单元设置于所述下基板。
本发明一个方面的电子装置包括上述的成像器件。
根据本发明一个方面的成像器件，其包括上基板和下基板，所述上基板包括：光电转换元件，配置为将入射光转换为信号；传输晶体管，连接至所述光电转换元件；浮动扩散区，连接至所述传输晶体管；复位晶体管，连接至所述浮动扩散区；以及比较晶体管，配置为将来自像素的信号的电压与斜坡信号的斜坡电压进行比较，其中所述比较晶体管被配置为在栅极处接收来自所述像素的所述信号电压；所述下基板包括：存储单元，所述存储单元存储当所述比较单元的比较结果反转时获得的代码值。
所述比较晶体管的栅极连接至所述浮动扩散区，其中，所述比较晶体管的源极和漏极中的第一者连接至斜坡电压，并且其中，所述比较晶体管的源极和漏极中的第二者连接至缓冲器。
所述下基板包括锁存电路，所述锁存电路通过所述缓冲器连接至所述比较晶体管的源极和漏极中的一者。本发明的有益效果
根据本发明的一个方面，能够形成分层成像器件。此外，能够进一步减小成像器件的尺寸。
应注意，本发明的效果不限于上述效果，可以包括本发明中所述的任何效果。
附图说明
图1说明了成像元件的结构。
图2说明了设置于上基板和下基板的电路。
图3示出了成像元件的电路构造。
图4说明了设置于上基板和下基板的电路。
图5示出了成像元件的电路构造。
图6说明了当比较晶体管反转时的时间。
图7说明了当比较晶体管反转时的时间。
图8示出了成像元件的电路构造。
图9说明了读取操作。
图10说明了读取操作。
图11示出了成像元件的电路构造。
图12示出了成像元件的电路构造。
图13说明了读取操作。
图14说明了读取操作。
图15说明了高位与低位的组合。
图16说明了高位与低位的组合。
图17说明了高位与低位的组合。
图18说明了读取操作。
图19说明了读取操作。
图20示出了电子装置的结构。
具体实施方式
下面是本发明的实施方式(以下被称为实施例)的说明。将以下面的顺序进行说明。
1.分层成像器件的结构
2.各层电路的布置实施例
3.各层电路的另一个布置实施例
4.锁存器数量减少的结构
5.电子装置
6.记录媒介
<分层成像器件的结构>
图1示出了应用了本发明的成像器件的结构。本发明能够应用于分层成像器件。在分层成像器件中，使用其上形成有信号处理电路的芯片而不是支撑像素部的基板，且像素部重叠在芯片上。使用这样的结构，能够使成像器件的尺寸变小。
如图1所示，在上基板10上，布置有矩阵形式的像素21，且设置有驱动各像素21的像素驱动电路22。在下基板11上，在与像素21相对应的位置布置有矩阵形式的A/D转换器(ADC)31。在图1所示的示例中，一个模块形成有四(2×2)个像素，且一个ADC 31处理一个模块的四个像素21。在这样的结构中，ADC 31并行地操作且各ADC 31在扫描四个像素的同时进行AD转换。
下基板11还安装有输出电路32、感测放大器33、V扫描电路34、时序发生电路35和D/A转换器(DAC)。ADC 31的输出经由感测放大器33和输出电路32输出至外部。与从像素21的读取有关的处理由像素驱动电路22和V扫描电路34进行，并且由时序发生电路35产生的时序控制。DAC 36也是产生斜坡信号的电路。
斜坡信号是将被供给至ADC 31的比较器的信号。现在参照图2说明各ADC 31的内部结构。图2是示出了一个模块的像素21以及ADC 31的框图。来自形成有四(2×2)个像素的一个模块的像素21的信号与ADC 31的比较器51的斜坡信号的斜坡电压进行比较。
斜坡电压是从预定电压逐渐变低的电压。当斜坡电压开始下降且来自像素21的信号与斜坡电压交叉时(当像素21的信号电压变得等于斜坡电压时)，比较器51的输出反转。比较器51的输出被输入至锁存电路52。表示当时的时间的代码值被输入至锁存电路52，且通过使比较器51的输出反转而产生的代码值被保存且稍后被读出。
图3是含有ADC 31的成像器件的电路图。图3示出了包含于图1所示的上基板10和下基板11中的各个电路。上基板10包括像素21，且上基板10的电路具有图3左边所示的结构。在这里，将说明四个像素共用一个浮动扩散(FD)的结构作为示例。
作为光电转换单元的光电二极管(PD)101-1至101-4分别连接至传输晶体管(Trf)102-1至102-4。以下，当不需要彼此区别光电二极管101-1至101-4时，光电二极管101-1至101-4被简称为光电二极管101。其它组件以同样的方式简称。
传输晶体管102-1至102-4均连接至浮动扩散(FD)103。当被提供传输脉冲时，传输晶体管102将累积的已经由光电二极管101光电转换的信号电荷传输至浮动扩散103。
浮动扩散103起到将信号电荷转换成电压信号的电荷-电压转换单元的作用。复位晶体管(Rst)104的漏极电极连接至电源电压Vdd的像素电源且其源极电极连接至浮动扩散103。在信号电荷从光电二极管101转移至浮动扩散103前，复位晶体管104将复位脉冲供给至栅极电极，从而使浮动扩散103的电压复位至复位电压。
放大晶体管(Amp)105的栅极电极连接至浮动扩散103且其漏极电极连接至电源电压Vdd的像素电源。在经由复位晶体管104复位后，浮动扩散103的电压被输出作为复位电平，且在传输晶体管102传输信号电荷后，浮动扩散103的电压又被输出作为信号电平。
放大晶体管105与设置于下基板11的负载MOS 121的组合起到源极跟随器的作用，并且将表示浮动扩散103的电压的模拟信号传输至下基板11的比较器51。
比较器51能够由差分放大电路形成。比较器51包括差分晶体管对单元、负载晶体管对单元和电流源单元145，差分晶体管对单元包括晶体管141和144，负载晶体管对单元包括用作差分晶体管对单元的输出负载的且位于电源侧的晶体管142和143，电流源单元145供给恒定操作电流且位于地(GND)侧。
晶体管141和144各自的源极连接至电流源单元145的晶体管的漏极，且负载晶体管对单元的相应的晶体管142和143的漏极分别连接至晶体管141和144的漏极(输出端子)。
差分晶体管对单元的输出(或附图中所示的示例中的晶体管144的漏极)得到充分放大，然后经由缓冲器146被输出至锁存电路52。
从像素21传输来的像素信号被供给至晶体管141的栅极(输入端子)，且斜坡信号从DAC 36被供给至晶体管144的栅极(输入端子)。
锁存电路52形成有十个锁存列161-1至161-10。代码D0至D9(以下被称为代码值D)分别被输入至锁存列161-1至161-10。代码值D0至D9是表示当时时间的代码值。
各锁存列161是动态电路，以此减小尺寸。来自比较器51的输出被输入至晶体管171的栅极，晶体管171用来接通和断开对应的锁存列161。通过使比较器51的输出反转而产生的代码值被保存在该锁存电路52中，然后被读出，并且被输出至感测放大器33(图1)。
在这样的结构中，像素21设置于上基板10且电路设置于下基板11。例如，上基板10和下基板11能够通过Cu-Cu(铜-铜)接合来联接。对于Cu-Cu接合，能够使用本申请人提交的日本专利申请特开第2011-54637号披露的技术。
当上基板10和下基板11要彼此堆叠时，上基板10和下基板11原则上优选具有几乎相同的尺寸。换言之，如果一个基板大于另一个，那么较大基板的尺寸变成形成有上基板10和下基板11的成像器件的上限尺寸。
设置于上基板10的像素21牵涉较少的晶体管，尺寸容易制得较小。下基板11的例如ADC 31牵涉大量的晶体管，尺寸不容易制得较小。如果与放置于上基板10的像素21的数量相同的ADC 31放置于下基板11，那么很有可能下基板11将变得大于上基板10。鉴于此，由一个以上像素21共用一个ADC 31。在图1所示的示例中，四个像素共用一个ADC 31。
在由一个以上像素共用一个ADC 31的情况下，进行控制以使在被切换的时候从像素21(在这种情况下，四个像素)读出信号。因此，如果一个ADC 31处理大量的像素，那么待被读取的像素之间的时滞变大。因此，例如，当对运动物体成像时，物体的图像可能会畸变或可能花费长时间来读取一幅图像。
由于上述原因，芯片(在这种情况下，下基板11)上的将被堆叠在像素21上的ADC31的尺寸期望随着像素尺寸变小而变得更小。此外，当芯片尺寸制得更小时，期望将被被一个ADC 31处理的像素的数量变得更少。
如图3所示，比较器51和负载MOS 121是模拟电路，且性能可能变化。因此，在背景技术中，难以使晶体管变得更小或使其电压变得更低。当锁存电路52是数字电路时，相对容易使锁存电路52的尺寸变得更小或降低其电压。
当大量的小尺寸数字电路与模拟电路布置为彼此紧密接近时，难以最优化电源电压和晶体管的耐受电压。此外，像素21和比较器51需要稳态电流，因此，不容易降低耗电量。此外，像素21在电流流过时产生输出，因此，产生热噪声。
如上所述，在像素21简单地设置于上基板10且电路简单地设置于下基板11的情况下，可以出现上面的问题。
<各层电路的布置实施例>
鉴于上述，形成图4所示的结构。图4所示的结构等效于图2所示的结构，且图4是示出了形成有一个模块的像素21以及ADC 31的结构的框图。在图4所示的结构中，构成ADC 31的比较器和锁存电路是分开的且分别放置于上基板10和下基板11。
为了与图2所示的比较器区别，布置于上基板10的比较器由不同的附图标记来标示并且以下称为比较器201。如后面将述，锁存电路52能够具有与上面参照图2和图3所述的锁存电路52相同的结构，因此，下面将不改变附图标记的情况下说明锁存电路52。
如图4所示，像素21和比较器201布置于上基板10，且来自像素21的信号与斜坡信号进行比较。比较器201的比较结果被供给至布置于下基板11的锁存电路52。表示时间信息的代码(Code)被供给至锁存电路52。锁存电路52将来自像素21的信号转换成数字信号，并且将该数字信号输出至后续级。
构成比较器201的所有组件可以布置于上基板10，或比较器201的主要组件可以布置于基板10。ADC 31的除了布置于上基板10的组件以外的其它组件布置于下基板11。
如上所述，像素21和比较器201布置于上基板10，且锁存电路52布置于下基板11。如上所述，在图4所示的成像器件中，像素21和ADC 31不是以与图2所示的像素21和ADC 31结构分离的相同的方式被布置于上基板10和下基板11。相反，ADC 31被分开，且被分开的部分分别布置于上基板10和下基板11。
图5示出了与图4相对应的成像器件的示例性电路构造。在图5所示的示例性电路构造中，与图3所示的示例性电路构造相同的组件由与图3中使用的附图标记相同的附图标记来标示，并且在下面将不重复相同组件的说明。如上所述，像素21和锁存电路52的结构与图3所示的电路构造中的结构相同，而等效于比较器201的电路部不同于图3所示的比较器的电路部。
在图3所示的电路构造中，浮动扩散103的电压信号供给至放大晶体管105。然而，在图5所示的电路构造中，浮动扩散103的电压信号被施加于比较晶体管(Cmp)221。
也即是，在图5所示的电路构造中，浮动扩散103连接至比较晶体管(Cmp)221的栅极。比较晶体管221不是进行源极跟随操作而是进行电压值比较操作。比较晶体管221的一个主电极不是连接至电源电压而是连接至斜坡(Ramp)信号线，且另一个主电极通过信号线(SL)连接至缓冲器224的栅极。
SL 222具有取决于结构的寄生电容和电容元件。Sr 223将被说明为使SL 222复位至预定电压(例如，3V)的晶体管。缓冲器224的输出被供给至例如通过Cu-Cu接合而与之联接的下基板11的锁存电路52。
在下基板11侧，设置有含有锁存列161-1至161-10的锁存电路52。缓冲器224的输出被输入至用于接通和断开锁存电路52的晶体管181的栅极。锁存电路202的结构与图3所示的锁存电路52相同，并且进行与锁存电路52相同的处理。然而，锁存电路202与锁存电路52的不同之处在于：晶体管181是由正沟道金属氧化物半导体(PMOS)形成的。
如上所述，在图5所示的电路构造中，比较器51的结构比图3所示电路构造中的结构简单。此外，不包括负载MOS 121。图3所示的比较器51和负载MOS 121是模拟电路，且性能可能变化。因此，在背景技术中难以使晶体管变得更小或降低其电压。
另一方面，图5所示的比较器51不使用差分放大电路，而是由比较晶体管221形成。因此，简化了比较器51的结构。此外，在图5所示的电路构造中，去除了负载MOS 121。在本构造中，能够减少晶体管的数量，且能够使比较器201的结构尺寸变得更小。
现在说明图5所示的电路构造中的浮动扩散103的电压数字化的机制。
首先，脉冲被输入至Sr 223，从而SL 222被复位至3V。以上述情况作为触发器，缓冲器224输出低电平(0V)。因为缓冲器224的输出为低，所以锁存列161的PMOS(晶体管181)接通，且表示时间的代码值D0至D9被供给至锁存列161的电容元件。
图6示出了当斜坡电压从2V逐渐下降时斜坡电压以及SL 222的SL信号的变化。当斜坡电压(图中由“Ramp”标示的实线)与比较晶体管221的沟道电压(图中由“Amp沟道电压”标示的虚线)相交时(时间T1)，比较晶体管221导通。
当比较晶体管221导通时，SL 222的电压(图中“SL”标示的实线)快速下降至与斜坡电压相等的电压。因此，越过了缓冲器224的PMOS导通/截止边界，且缓冲器224反转至高电平。
锁存列161的PMOS(晶体管181)随后被断开且锁存电容与代码信号被切断，且此刻的值(代码D0至D9的对应值)被保存。通过这样的处理，使浮动扩散103的电压数字化。
现在参照图7，再次说明斜坡电压以及SL 222的SL信号的变化。图7的上部示出了比较晶体管221(Cmp 221)，且图7的下部示出了电势。在时间T0处，斜坡(Ramp)电压是2V且SL 222的电压是3V。图7的向下方向是正方向。Amp沟道电压由图7的“VFD”标示。
斜坡电压在时间T0开始逐渐变低。时间T0’是当满足时间T0<时间T0’<时间T1时的时间。在时间T0’处，斜坡电压仍然高于比较晶体管221的沟道电压(VFD)(或在图7所示的状态下是低电势)，因此，SL 222的电压保持在3V。
在时间T1处，斜坡电压与Amp沟道电压(VFD)变得相同(或具有相同的电势)。在时间T1以后，斜坡电压的电势高于Amp沟道电压(VFD)的电势，因此，电子快速地流向SL 222侧。其后，如时间T2所示，斜坡电压的电势和SL 222的电势变高了相同的量。换言之，SL 222的电压以与斜坡电压相同的方式下降。
当电势以上述的方式变化时，电压关系如图6所示。比较晶体管221能够检测到斜坡电压与Amp沟道电压变得基本相同时的时间。当斜坡电压与Amp沟道电压变得基本相同时，比较晶体管221如上所述地变得导通，缓冲器224的PMOS导通/截止边界被越过，且缓冲器224反转至高电平。
这样的操作在所有的ADC 31中同时进行。其后，被锁存的信号被逐行地依次读出至感测放大器33。所述信号然后经由输出电路32从感测放大器33输出。
具有图4和图5所示的结构并且通过上面参照图6所述的操作，极大地减小比较器201的尺寸。在使尺寸变得更小的同时，比较器201被布置于上基板10。
当上基板10与下基板11通过缓冲器224的输出连接时，上基板10能够是3V的系统，且下基板11能够是1.5V的系统。当上基板10与下基板11被如上所述的彼此不同的电压驱动时，上基板10的电源与下基板11的电源能够彼此分离。此外，上基板10与下基板11的制造工艺能够彼此分离地得以优化。
此外，上基板10能够被设计为适应模拟电路，且下基板11能够被设计为适应数字电路。因此，能够防止小模拟电路和小数字电路彼此靠近地共存。因此，能够去除模拟-数字边界区域，且结构的尺寸能够变得更小。此外，因为能够避免任何以令人混淆的方式设置不同的电源这样不必要的状况，所以能够使结构的尺寸变得更小。
尽管图5示出了1.5V、2.5V和3V等具体电压，但是这些电压仅是示例，并不限制本发明。在下面的说明中，也将提到作为示例的具体电压，但是不以任何方式限制本发明。
同时，Sr 223漏极侧的电源优选高于缓冲器224的电源。在图5中，例如，Sr 223的电源是3V，缓冲器224的电源是2.5V。原因如下。SL 222是浮动的，因此其电压随时间变化。然而，当SL 222的电压被设定为高于缓冲器224的电源时，能够获得PMOS的截止状态的裕度。
Sr 223的栅极电压可以被提升或Sr 223可以由耗尽型的晶体管形成，以此形成3V通过的结构。尽管附图未示出，但是Sr 223可以由PMOS晶体管形成，以此提高阈值或提升截止状态的栅极电压。
通过PMOS截止状态的裕度的另一种获得方法，可以将电容元件设置于SL 222，以使能够通过暗电流限制SL 222的电压的变化。
像素21的复位漏极的电源、复位阈值和比较晶体管221的阈值优选被设计为满足下述的条件。
复位后的浮动扩散103的电压被设定为这样的电压：该电压使得能够接收从光电二极管101传输来的电荷。此外，复位后的浮动扩散103的电压(或比较晶体管221的栅极电压)被设定为这样的电压：该电压使得当斜坡电压是2V的初始电压时，比较晶体管221能够被断开。
锁存电路52的电源优选低于缓冲器224。这是因为：当PMOS晶体管被断开时，锁存电容能够一定与代码(Code)信号被切断。在像素21的光电二极管101的面积要被最大化的情况下，上基板10与下基板11可以通过SL 222连接，且缓冲器224和Sr 223可以被布置于下基板11。
<各层电路的另一个布置实施例>
图8示出了为了进一步减小成像器件的尺寸的各层电路的另一个布置实施例的示例性电路构造。与图5所示组件相同的组件由与图5使用附图标记相同的附图标记来标示，并且在下面将不重复相同组件的说明。在图8所示的电路构造中，所有电路由NMOS(负沟道金属氧化物半导体)形成，且相应地调整操作点。
在图8所示的电路构造中，上基板10基本上具有0V的低电源和3V的高电源，且下基板11基本上具有1.5V的低电源和3V的高电源。即，上基板10和下基板11的高电源侧具有共同电压。
在下基板11中，与像素21相对应的部分仅是锁存电路52。布置于上基板10的电路和布置于下基板11的锁存电路52都由NMOS形成。因为所有电路由NMOS形成，所以能够去除图5所示的电路构造中所需的缓冲器224。在图8所示的示例中，Sr 223被布置于上基板10。
将在图8中所示的电路构造中进行的操作与将在图5中所示的电路构造中进行的操作基本相同。首先，脉冲输入至Sr 223，并且SL 222被复位至3V。在这种状态下，锁存列161的晶体管171接通，且表示时间的代码值D0至D9被供给至锁存列161的电容元件。
然后，斜坡电压从1.5V逐渐降低。这种情况与图5所示电路构造的不同之处在于斜坡电压从1.5V而不是从2V开始。当斜坡电压与比较晶体管221的沟道电压交叉时，比较晶体管221导通。SL 222的电压快速降低至等于斜坡电压。锁存列161被断开，锁存电容与代码信号被切断，且此刻的值被保存。
仅与锁存列161的像素连接的晶体管171的栅极低于1.5V(下基板11的低电源)。因此，锁存列161必定能够被断开，且信号能够被保存。因此，包含于锁存列161中的晶体管171-1至171-10的各自栅极的绝缘膜优选是厚的且具有高的耐受电压。
在图8所示电路构造的情况下的电压裕度比在图5所示电路构造的情况下的电压裕度窄，但是能够进一步减小成像器件的尺寸。
图3所示电路构造中的放大晶体管105在电流从中通过的同时输出信号。因此，耗电量变大。然而，在图5或图8所示的电路构造中，在获得比较晶体管221的输出的过程中不需要稳态电流。因此，能够实现较小的耗电量。
因为放大晶体管105在电流从中通过的同时输出信号，所以很有可能产生热噪声。然而，在图5或图8所示的电路构造中，比较晶体管221不使电流从中通过，不产生热噪声。因此，能够降低热噪声的影响。
信号线(SL)222是浮动的，因此，缺陷像素处的暗电流造成电压变化。鉴于此，SL222可以被牵引至具有极小电流的电源侧，以此使信号线不浮动。
现在参照图9和图10，额外说明与读取有关的处理。在图9和图10中，为了便于说明，为一个像素设置有一个ADC 31。
当应用本发明时，ADC 31的尺寸能够制得更小。即使在一个ADC 31设置用于一个像素的情况下，上基板10和下基板11两者的尺寸都能够制得更小。因此，能够形成一个ADC31被设置用于一个像素的结构。鉴于此，在下面的说明中，一个ADC 31被设置用于一个像素。
如上面参照图5或图8所述，各ADC 31被分割且布置于上基板10和下基板11。在图9和图10所示的示例中，布置于上基板10和下基板11的部分统称为ADC 31。
图9和图10的粗箭头表示信号的流动。图9左侧所示的示意图示出了这样的情况：AD转换涉及10位，并且设置有十个锁存列161。右侧所示的示意图表示这种情况下的读取的顺序。
在像素21中，复位晶体管104进行复位操作，且传输晶体管102进行传输操作。在复位操作中，当复位晶体管104进行复位时，浮动扩散103的电压作为复位分量(P相)从像素21输出至垂直信号线(未示出)。
在传输操作中，当传输晶体管102传输累积于光电二极管101中的电荷时，浮动扩散103的电压作为信号分量(D相)被输出至垂直信号线。
当进行这样的读取时，首先实施曝光，如图9的右侧示意图所示。曝光后，浮动扩散103被复位，且其电平经受AD转换(P相期间)。在P相期间内，每次从ADC 31中的一行读取从锁存电路(图5或图8)输出的值，并且存储于帧存储器301。
P相期间后，光电二极管101的光电子被传输至浮动扩散103，且浮动扩散103的电平经受AD转换(D相期间)。在D相期间内，每次从ADC 31中的一行读取从锁存电路(图5或图8)输出的值，并且提供给减法器302。
减法器302将已经在P相期间内读取的且存储于帧储存器301的值减去在D相期间内读取的值。以这样的方式，获得信号。在所有像素处同时实施曝光、P相和D相。
在一个ADC 31被分配给一个以上像素21的情况下，每次对一个像素依次进行“P相、读取、D相和读取”。
图10左侧所示的示意图示出了这样的情况：AD转换涉及10位，并且设置有20个锁存列161。右侧所示的示意图示出了在这样的情况下的读取顺序。当设置有20个锁存列161时，能够保存P相期间的10位值和D相期间的10位值。
如上所述，在ADC 31既具有用于P相的锁存器又具有用于D相的锁存器的情况下，能够去除帧存储器301，且能够略过将值从ADC 31传输至帧存储器301的处理。
在图10所示的结构中，浮动扩散103在曝光后复位，且其电平经受AD转换(P相期间)，并且值被保存在用于P相的锁存器中。当接下来的时序到来时，光电二极管101的光电子被传输至浮动扩散103，且浮动扩散103的电平经受AD转换(D相期间)并且被保存在用于D相的锁存器中。
一次从ADC 31的一行读取保存在用于P相的锁存器和用于D相的锁存器的值。在减法器311处进行减法，并且输出信号。
以这样的方式进行从ADC 31的读取。成像器件、帧存储器301和减法器302(或311)可以是一体化的或可以形成为彼此不同的芯片。
在上述的实施例中，已经主要说明了像素21和ADC 31。然而，例如，可以包括ADC31以外的电路且可以进行锁存数据的数字处理。
在上述的实施例中，所有NMOS可以替换为PMOS。在这种情况下，能够用反转的电压进行操作。
<锁存器数量减少的结构>
在上述的实施例中，例如，包含于ADC 31中的比较器201和锁存电路52布置于上基板10和下基板11，且比较器201由比较晶体管221形成。
接着，说明这样的情况：通过减少锁存电路52中的锁存列161的数量来减小锁存电路52的尺寸。
图11示出了成像器件的电路构造。图3所示成像器件的电路构造与图11所示的电路构造之间的比较表明：锁存电路402的结构不同于锁存电路52的结构。图3所示的锁存电路52包括锁存列161-1至161-10这十个锁存列161。另一方面，图11所示的锁存电路402包括锁存列161-1至161-5这五个锁存列161。
在本示例的情况下，锁存列161的数量从十个减半至五个。在如上所述地减少锁存列161的数量的情况下，进行下述的处理使得能够就像在包括有十个锁存列161的情况下一样地获得10位值。
图11所示电路构造中锁存列161的数量小于图3所示电路构造中锁存列161的数量。然而，能够采用具有比图5或图8中所示的电路构造中的锁存列161数量更少的锁存列161数量的电路构造。图12示出了含有与图5所示的电路构造相比具有较少数量锁存列161的电路构造。
图5中所示的成像器件的电路构造与图12所示的电路构造之间的比较表明：锁存电路402的结构不同于锁存电路202的结构。图5所示的锁存电路202包括锁存列161-1至161-10这十个锁存列161。另一方面，图12所示的锁存电路402包括锁存列161-1至161-5这五个锁存列161。
尽管附图未示出，但是在图8所示成像器件的电路构造中，可以进行下述的处理使得能够减少包含于锁存电路202内的锁存列161的数量。
锁存电路402以外的结构能够与图3、图5或图8中所示的电路构造中的结构相同，并且在下面将不重复与图3、图5或图8所示的电路构造中的组件具有相同结构的组件的说明。在下面的说明中，继续参照图11所示的电路构造进行说明。
在图11所示的电路构造的情况下，比较器51的输出被输入至用于接通和断开锁存电路402的晶体管171的栅极。当锁存电路402包括五个锁存列161-1至161-5时，存在五位，且具有高或低电压的代码值D0至D4被输入至这五位。
当比较器51的输出为高时，锁存电路402接通且代码值D0至D4被输入至锁存电容。当比较器51的输出为低时，锁存电路402断开且代码值D0至D4不输入至锁存电容。锁存电容的高/低电压作为Out D0至D4(以下被称为输出D0至D4)从低输出级401被输出至下一级的感测放大器33(图1)。
在这样的结构中，基本操作与上述的操作相同。具体地，图13的A中所示的斜坡信号被输入至比较器51。斜坡信号(由“Ramp”标示的实线)是具有随着时间逐渐下降的电压的信号。
在输入至比较器51的斜坡信号的斜坡电压高于从像素21侧经由信号线输入的信号的电压(图13的A中由“信号电平”标示的虚线)的情况下，比较器51的输出为高并且锁存电路402是接通的。当锁存电路402处于接通状态时，随着时间递增的代码值D0至D4被供给至对应的锁存列161-1至161-4的锁存电容。
当斜坡电压逐渐下降且变得小于信号线的电压时，比较器51的输出反转且锁存电路402被断开。锁存电路402断开时的代码值被保存于锁存电容中。以这样的方式，使像素21的输出数字化。
以上述的方式进行锁存电路402的处理。再参照图3，继续说明。在如图3所示的锁存电路52那样地设置有锁存列161-1至161-10这十个锁存器的情况下，10位值“0000000000”至“1111111111”如图13的B中所示地输出。
即，在设置有10个锁存列161且如图13的A所示地斜坡电压与像素的信号进行比较的情况下，从“0000000000”增加至“1111111111”的代码值D0至D9输入至表示10位的锁存。当斜坡电压与信号电压之间的关系颠倒时，锁存与代码值切断且此刻的值被保存。因此，当检测到信号电平时，简单地读出保存的值。
与此同时，锁存电路402与锁存电路52的不同之处在于：锁存列161的数量减半且减少至五个。因此，如果使用图13的A所示的斜坡信号且在这种情况下进行如上所述的相同处理，那么获得5位值，但是不能获得10位值。鉴于此，使用图14的A所示的斜坡信号。
图14的A中所示的斜坡信号是具有两个斜坡的信号以此获得10位值。以下，将从时间T0至时间T1的斜坡信号称为第一斜坡且将从时间T2至时间T3的斜坡信号称为第二斜坡。
时间T0与时间T1之间输出的第一斜坡是用于获得形成作为代码值的低五位的低5位输出值的斜坡。对于低五位，如图14的B中所示，代码值从“00000”重复32次至“11111”。其间，斜坡电压与信号电压之间的关系反转，并且在那个时刻的代码值被保存于锁存器中。其后，在时间T1与时间T2之间，读出低五位。
从时间T1直至时间T2的期间是从第一斜坡切换至第二斜坡的期间，且在该期间内，从锁存电路402读出低五位值。
其后，第二斜坡出现在时间T2与时间T3之间。在第二斜坡中，作为代码值的高五位以32倍的间隔从“00000”递增至“11111”。其间，斜坡电压与信号电压之间的关系反转，并且在那个时刻的代码值被保存于锁存中。其后，读出高五位。
如上所述，出现两个斜坡，且将分别从两个斜坡获得的5位值认作低五位和高五位。以这样的方式，获得10位值。此外，第一斜坡的间隔不同于第二斜坡的间隔，且用于获得高位的斜坡中的间隔长于用于获得低位的斜坡中的间隔。在上述的示例的情况下，在用于获得高位的斜坡中的间隔是32倍长。
图15示意了示例。在图15所示的示例中，低5位值“01110”是第一斜坡中获得的，且高5位值“10001”是第二斜坡中获得的。当低五位与高五位组合时，完成10位数字值“1000101110”。
如上所述，使用具有两个斜坡的斜坡信号，从而获得低五位和高五位。以这样的方式，能够从具有五个锁存列161的锁存电路402获得10位输出值。
在上述的示例中，在第二斜坡内，高五位的代码值是以32倍长的间隔输入的。然而，在斜坡信号的坡度变为32倍大的情况下，代码值间隔可以不变化。当优先考虑精度时前者是优选的，当优先考虑速度时后者是优选的。
在上述的示例中，在第一斜坡中确定低位，且在第二斜坡中确定高位。然而，可以在第一斜坡中确定高位，且可以在第二斜坡中确定低位。
然而，认为优选的是如上所述地在第一斜坡中确定低位且在第二斜坡中确定高位。原因是来自像素21的信号可能由于暗电流等的影响而稍微变化，因此，优选在早期确定低位。
在使用两个斜坡来获得10位值时，第一斜坡与第二斜坡之间存在时滞。像素21的信号可能在第一斜坡与第二斜坡之间的期间内波动。现在参照图16，说明该方面。
在第一斜坡内，来自像素21的信号例如是“0000100000”。当从第一斜坡获得低五位时，这种情况下获得“00000”。在第二斜坡内，像素21的信号也应该是“0000100000”，且获得高五位“00001”。
然而，如果来自像素21的信号由于第二斜坡内的某一影响而稍微波动且变化至“0000011111”，那么获得高五位“00000”。因此，这种情况下最终获得的值是“0000000000”，如图16所示。在应该获得值“0000100000”的情况下，可能获得不同的值“0000000000”。
在这种情况下，在第一斜坡与第二斜坡之间的期间内，来自像素21的信号在十进制计数法上变化了1，从“32”变化至“31”，且在二进制上仅从“0000100000”变化至“0000011111”。然而，在使用两个斜坡且每次获得五位的情况下，可能如上所述地获得值“0000000000”而不是“0000100000”。在这种情况下，在应该获得十进制计数法的值“32”的情况下却获得“0”。
在像素信号波动如上所述地影响第六位的情况下，尽管信号仅稍微变化，但是可能获得完全不同的值作为AD转换的结果。为了防止这样大的变化，可以采取下述的措施。
作为第一措施，可以使用格雷码(gray code)作为代码值。格雷码是因为当发生从某值变化至相邻值时仅一位发生变化而被有利使用的代码。
在格雷码中，紧邻低五位“00000”的数位不变化，因此，不大可能发生如上所述的大变化。在第六个数位处产生进位的情况下，值如下地变化：...，10001，10000，110000，110001，...。因为低五数位的最高或最低数位经受进位，所以即使第六数位改变，也不可能如使用二进制码的情况那样获得完全不同的值。
例如，在第一斜坡示出“0000110000”且获得“10000”作为低五位的情况下，信号值可能在第二斜坡内降低1而变至“0000010000”且高五位变成“00000”。在这种情况下，组合值是“0000010000”，且AD转换的结果是减小了1的值。
此外，在第一斜坡示意“0000110001”且获得“10001”作为低五位的情况下，例如，信号值可能在第二斜坡内降低2且获得了“00000”作为高五位。在这种情况下，组合值是“0000010001”，且AD转换的结果是减小了3的值。
同样适用于像素值变大和进位发生的情况。使用格雷码，当像素信号的变化小时，AD转换的结果不会如使用二进制码的情况下那样变成大不相同的值。
格雷码可以应用于所有位。然而，在考虑到像素信号中的可变值和噪声等的情况下，可以一起使用格雷码和二进制码。例如，格雷码应用于可变范围的低位，且二进制码应用于高位。
即使以格雷码的方式，如果像素信号在第六数位处波动超出了进位或借位，那么AD转换的结果也不符合真实值。作为第二措施，通过二进制码，第一斜坡内获得的值与第二斜坡内获得的值可以共用一个数位。
在第一斜坡内，如上述情况地转换低五数字。在第二斜坡内，第五至第九数字被输入作为代码值。因此，进行9位AD转换而不是10位AD转换。如果第二斜坡中的第五数位不同于第一斜坡中的值，那么第一斜坡中的值被使用且与第六数位组合。以这样的方式，进行校正。
例如，在信号在第一斜坡内是“0000100000”且低五数位是“00000”的情况下，信号在第二斜坡内可能变化至“0000011111”，且因此如图17所示获得“00001”作为高数位。在这种情况下，如图17左侧椭圆围绕的部分所示，第一斜坡内获得的第一数位处的“0”与第二斜坡内获得的第五数位处的“1”本应该是相同的值，但却彼此不同。
在这种情况下，根据第一斜坡内获得的值而判定由于借位造成了差别。高五数位校正为“00010”，以获得“000010000”作为最后结果。
在第一斜坡内获得的值是“11111”等且第二斜坡内获得的值是“****0”的情况下，能够判定已经进位。即，如果第一斜坡中的第四数位是“0”那么已经发生借位，且如果第一斜坡中的第四数位是“1”那么已经发生进位。如上所述，能够根据共享位的下一位的值来校正数字信号。
只要二进制码应用于共享数位并且共享数位的下一位，格雷码就可以应用于其它数位。
如上所述，即使减少锁存电路402的位数，也能够形成两个斜坡以使得能够产生10位(或9位)值。在这种情况下，像素21也输出复位电平和信号电平。复位电平是在那个时刻的像素参考电压。信号电平与复位电平之间的差用作真实信号值。相应的操作示意于图18。
如上所述，复位电平与信号电分别具有两个斜坡且均经受AD转换。如图18所示，用于复位电平的第一斜坡开始于时间T11，且用于复位电平的第二斜坡开始于时间T12。
用于信号电平的第一斜坡开始于时间T13，且用于信号电平的第二斜坡开始于时间T14。以这样的方式，以下面的顺序输出数字值：复位电平的低五位、复位电平的高五位、信号电平的低五位和信号电平的高五位。
这些数字信号如上面参照图9所述的情况那样被存储至下一级的帧存储器301中。在当最后输出信号电平的高五位时，在减法器302中，信号电平减去复位电平。成像器件、帧存储器301和减法器302可以形成为彼此不同的半导体元件或可以是一体化的。
图19说明了当从两个斜坡产生10位输出值时ADC 31的操作。曝光后，像素21的浮动扩散103被复位，且浮动扩散103的电平经受AD转换(P相期间)。P相1是低五位被转换且被输出至感测放大器33的期间。P相2是高五位被转换且被输出至感测放大器33的期间。
在P相2内的输出完成之后，光电二极管101的光电子被传输至浮动扩散103。以如上所述的相同方式，转换和输出被重复两次。当所有ADC 31并行操作时，进行P相1、P相2、D相1和D相2的各者中的转换。在逐个扫描ADC 31的同时，进行向感测放大器33的输出。在一个ADC 31被分配给一个以上像素21的情况下，在逐个选择像素的同时，重复这种操作。
当复位电平分布于窄范围中时，对应的斜坡信号可以如图18所示是短的。即，如图18所示，检测复位电平时斜坡信号的电压的波动范围可以窄于检测信号电平时斜坡信号的电压的波动范围。此外，检测复位电平时斜坡信号的间隔可以短于检测信号电平时斜坡信号的间隔。
在包括信号电平在内的四个斜坡中，仅在此范围内斜坡成为直线。在与大信号值相对应的部分，使斜坡的坡度变得更大或降低代码值的增大速度，以使得能够以更短的间隔地进行高亮度侧的AD转换，并且能够减少数据量。
即，在获得信号电平的高亮度侧的信号时的斜坡信号电压可以比在获得低亮度侧的信号时的斜坡信号电压更加快速地变化。可以替代地，在获得信号电平的高亮度侧的信号时供给至锁存电路402的代码值D的供给速度可以低于在获得低亮度侧的信号时供给至锁存电路402的代码值D的供给速度。凭此能够减少数据量。
在这种情况下，减法器302通过参照复位电平值来计算与弯曲点的差。根据所述差来校正高亮度侧的值，以使在减法运算后能够获得校正值。弯曲点是指当斜坡信号电压的变化变大时的点或当代码值供给速度变化时的点。因为复位电平分布于窄的范围内，所以如果该范围落入D相的1/32，那么复位电平能够由一个斜坡来表达。
在上述的实施例中，当使用含有十个锁存列161-1至161-10的锁存电路52时，形成一个斜坡，且当使用含有五个锁存列161-1至161-5的锁存电路402时，形成两个斜坡。
锁存列的数量和将要形成的斜坡的数量不限于仅作为示例的上述组合。例如，可以设置三个锁存列且可以形成三个斜坡，以便能够获得9位输出值。
在例如形成三个斜坡的情况下，获得高位、低位以及高位与低位之间的中间位，且可以从高位、中间位和低位的组合中产生数字值。
考虑到这些，例如，可以形成与位的数量相同数量的斜坡。在根据本发明形成与位的数量相同数量的斜坡的情况下，实现了斜率型ADC(sloped ADC)的操作。即使斜坡的数量增加至位的数量，各斜坡也如斜率型ADC那样地扫描。斜坡波形可以每次是相同的，因此，实现了高再现性。因此，能够维持高的AD转换精度。
鉴于此，即使形成与位的数量相同数量的斜坡，也能够根据本发明进行高精度的AD转换。
根据本发明，能够减小固态成像元件的尺寸。此外，能够由少量的像素共用一个ADC，能够实现更高的处理速度。此外，即使将被成像的物体是运动物体，也能够获得小畸变的图像。
此外，能够形成耗电更少的结构。此外，防止小尺寸的模拟电路和小尺寸的数字电路共存，且能够优化上基板和下基板的电压及制造工艺。
<电子装置>
本发明不限于应用于成像器件，而是能够应用于在摄像单元(光电转换单元)处使用成像器件的任何电子装置，例如成像装置(例如数码相机或摄像机等)、具有成像功能的便携式终端(例如便携式电话等)和在图像读取单元处使用成像器件的复印机等。电子装置上安装的上述模块的形式或相机模块在一些情况下是成像器件。
图20是示出了作为本发明电子装置的示例的成像装置的示例性结构的框图。如图20所示，本发明的成像装置500包括含有透镜501的光学系统、成像元件502、作为相机信号处理单元的DSP电路503、帧存储器504、显示装置505、记录装置506、操作系统507和电源系统508。
DSP电路503、帧存储器504、显示装置505、记录装置506、操作系统507和电源系统508经由总线509彼此连接。CPU 510控制成像装置500的各组件。
透镜501收集来自物体的入射光(图像光)，并将图像形成于成像元件502的成像面。成像元件502在像素单元中将透镜501收集至成像面的入射光的光强度转换成电信号，并将电信号作为像素信号输出。根据上述实施例的固态成像元件能够用作成像元件502。
显示装置505由面板型显示器(例如液晶显示装置或有机电致发光(EL)显示装置等)形成，并且显示由成像元件502摄取的动态图像或静态图像。记录装置506将成像元件502摄取的动态图像或静态图像记录在诸如录像带或数字通用盘(DVD)等记录媒介上。
操作系统507由用户操作，并且发出与此成像装置的各种功能有关的操作指令。电源系统508适当地供给作为DSP电路503、帧存储器504、显示装置505、记录装置506和操作系统507的操作电源的各种类型的电源。
这样的成像装置500用于摄像机、数码相机或移动器件(例如便携式电话等)的相机模块中。在成像装置500中，根据上述实施例的成像器件能够用作成像元件502。
<记录媒介>
能够由硬件进行也能够由软件进行上述的一系列处理。当要由软件进行一系列处理时，形成软件的程序被安装于计算机中。在这里，计算机可以是并入专用硬件的计算机，或可以是当安装有各种类型程序时能够执行各种类型功能的通用个人计算机。
例如，在图20所示的成像装置500中，CPU 510加载且执行记录于记录装置506的程序，以进行上述的一系列处理。
例如，要由计算机(CPU 510)执行的程序可以被记录在作为将被设置的封装媒介的可移除媒介(未示出)。可替代地，能够经由诸如局域网、因特网或数字卫星广播等有线或无线传输媒介来提供程序。
在成像装置500(计算机)中，当可移除媒介安装在驱动器(未示出)上时，程序能够经由总线509被安装于记录装置506。程序还能够经由有线或无线传输媒介被通信单元接收，并且安装于记录装置506中。可替代地，程序能够事先安装在记录器506中。
要由计算机执行的程序可以是用于根据本说明书中所述的顺序以时间顺序进行处理的程序，或可以是用于并行地进行处理或在必要时(例如当存在调用时等)进行处理的程序。
在本说明书中，系统是指形成有一个以上器件的整个装置。
应注意，本发明的实施例不限于上述的实施例，且在不偏离本发明范围的情况下可以对其做出各种修改。
本文所述的有益效果仅是示例，本发明的有益效果不限于此且可以包括其它效果。
本发明也能够是下面的形式。
(1)一种成像器件，其包括：
上基板和下基板，所述上基板与所述下基板是层叠的，
其中，
像素和被构造用于将来自所述像素的信号电压与斜坡信号的斜坡电压进行比较的比较单元设置于所述上基板，所述斜坡电压随着时间而变化，且
存储单元设置于所述下基板，所述存储单元存储当所述比较单元的比较结果反转时获得的代码值。
(2)
根据(1)所述的成像器件，其中，所述比较单元由晶体管形成，所述晶体管被构造为：在栅极处接收来自所述像素的所述信号电压，在源极处接收所述斜坡电压并且输出漏极电压。
(3)
根据(2)所述的成像器件，其中，用于使所述晶体管复位的电压高于后级电路的电源电压。
(4)
根据(3)所述的成像器件，其中，所述存储单元的电源电压低于所述后级电路的电源电压。
(5)
根据(1)至(4)中任一项所述的成像器件，其中，所述上基板的电源电压高于所述下基板的电源电压。
(6)
根据(1)至(5)中任一项所述的成像器件，其中，模拟电路设置于所述上基板且数字电路设置于所述下基板。
(7)
根据(1)至(6)中任一项所述的成像器件，其中，
所述比较单元和所述存储单元由负沟道金属氧化物半导体(NMOS)形成，且
所述比较单元和所述存储单元具有相同的高电源且具有不同的低电源。
(8)
根据(1)至(6)中任一项所述的成像器件，其中，
所述比较单元和所述存储单元由正沟道金属氧化物半导体(PMOS)形成，且
所述比较单元和所述存储单元具有相同的低电源且具有不同的高电源。
(9)
根据(1)至(8)中任一项所述的成像器件，其中，在所述存储单元中包含的晶体管中，被构造用于接收来自所述比较单元的信号的晶体管被制造为具有高耐受电压。
(10)
一种电子装置，其包括：
成像器件，所述成像器件包括：
上基板和下基板，所述上基板与所述下基板是层叠的，
其中，像素和被构造用于将来自所述像素的信号电压与斜坡信号的斜坡电压进行比较的比较单元设置于所述上基板，所述斜坡电压随着时间而变化，且
存储单元设置于所述下基板，所述存储单元存储当所述比较单元的比较结果反转时获得的代码值；和
信号处理单元，所述信号处理单元被构造用于对从所述成像器件输出的信号进行信号处理。
参考符号列表
10 上基板
11 下基板
21 像素
31 ADC
51 比较器
52 锁存电路
161 锁存列
221 比较晶体管
261 锁存电路
402 锁存电路

Claims (28)

1.一种成像器件，其包括：
上基板和下基板，所述上基板与所述下基板是层叠的，
其中，
像素和被构造用于将来自所述像素的信号电压与斜坡信号的斜坡电压进行比较的比较单元设置于所述上基板，所述斜坡电压随着时间而变化，且
存储单元设置于所述下基板，所述存储单元存储当所述比较单元的比较结果反转时获得的代码值，
其中，所述比较单元由晶体管形成，所述晶体管被配置为在栅极处接收来自所述像素的所述信号电压。
2.根据权利要求1所述的成像器件，其中，所述晶体管还被构造为在源极处接收所述斜坡电压并且输出漏极电压。
3.根据权利要求2所述的成像器件，其中，用于使所述晶体管的所述漏极电压复位的电压高于后级电路的电源电压。
4.根据权利要求3所述的成像器件，其中，所述存储单元的电源电压低于所述后级电路的电源电压。
5.根据权利要求1所述的成像器件，其中，所述上基板的电源电压高于所述下基板的电源电压。
6.根据权利要求1至5中任一项所述的成像器件，其中，模拟电路设置于所述上基板且数字电路设置于所述下基板。
7.根据权利要求1至5中任一项所述的成像器件，其中，
所述比较单元和所述存储单元由负沟道金属氧化物半导体(NMOS)形成，且
所述比较单元和所述存储单元具有相同的高电源且具有不同的低电源。
8.根据权利要求1至5中任一项所述的成像器件，其中，
所述比较单元和所述存储单元由正沟道金属氧化物半导体(PMOS)形成，且
所述比较单元和所述存储单元具有相同的低电源且具有不同的高电源。
9.根据权利要求1至5中任一项所述的成像器件，其中，在所述存储单元中包含的晶体管中，被构造用于接收来自所述比较单元的信号的晶体管被制造为具有高耐受电压。
10.根据权利要求1至5中任一项所述的成像器件，还包括：
在所述上基板上的缓冲器。
11.根据权利要求10所述的成像器件，其中，所述晶体管的漏极连接到所述缓冲器。
12.根据权利要求1至5中任一项所述的成像器件，其中：
所述存储单元是锁存电路。
13.根据权利要求12所述的成像器件，其中，所述锁存电路被配置为基于所述晶体管的输出存储信号。
14.根据权利要求12所述的成像器件，其中，在所述下基板上的所述锁存电路是利用正沟道金属氧化物半导体形成的。
15.根据权利要求1所述的成像器件，其中，所述上基板包括多个光电转换元件，且其中四个光电转换元件布置为2×2个像素的模块。
16.根据权利要求15所述的成像器件，其中，在所述多个光电转换元件中的每个所述光电转换元件通过传输晶体管中的相应一个传输晶体管被选择性地连接至浮动扩散部。
17.一种成像器件，其包括：
上基板，所述上基板包括：
光电转换元件，配置为将入射光转换为信号；
传输晶体管，连接至所述光电转换元件；
浮动扩散区，连接至所述传输晶体管；
复位晶体管，连接至所述浮动扩散区；以及
比较晶体管，配置为将来自像素的信号的电压与斜坡信号的斜坡电压进行比较，其中所述比较晶体管被配置为在栅极处接收来自所述像素的所述信号电压；和
下基板，所述下基板包括：
存储单元，所述存储单元存储当所述比较晶体管的比较结果反转时获得的代码值。
18.根据权利要求17所述的成像器件，其中，所述比较晶体管的栅极连接至所述浮动扩散区，其中，所述比较晶体管的源极和漏极中的第一者连接至斜坡电压，并且其中，所述比较晶体管的源极和漏极中的第二者连接至缓冲器。
19.根据权利要求18所述的成像器件，其中，所述存储单元通过所述缓冲器连接至所述比较晶体管的源极和漏极中的一者。
20.根据权利要求17所述的成像器件，其还包括：
多个光电转换元件。
21.根据权利要求20所述的成像器件，其还包括：
多个传输晶体管，其中，所述多个光电转换元件中的每个光电转换元件连接至相应的所述传输晶体管。
22.根据权利要求20所述的成像器件，其中，所述多个光电转换元件共享所述浮动扩散部。
23.根据权利要求21所述的成像器件，其中，所述多个光电转换元件中的每个光电转换元件通过相应的所述传输晶体管选择性地连接至所述浮动扩散部。
24.根据权利要求21所述的成像器件，其中，所述多个光电转换元件包括四个光电转换元件。
25.根据权利要求24所述的成像器件，其中，所述四个光电转换元件布置为2×2个像素的模块。
26.根据权利要求17所述的成像器件，其中，所述上基板包括缓冲器。
27.根据权利要求17所述的成像器件，其中，所述存储单元是利用正沟道金属氧化物半导体形成的。
28.一种电子装置，其包括：
成像器件，所述成像器件是如权利要求1至27中任一项所述的成像器件；和
信号处理单元，所述信号处理单元被构造用于对从所述成像器件输出的信号进行信号处理。
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