JP2022157509A - 固体撮像素子、固体撮像装置及び撮像方法 - Google Patents

Abstract

【課題】グレイコードにおいて減算処理を実行する。【解決手段】固体撮像素子は、カウンタと、記憶回路と、転送回路と、を備える。カウンタは、グレイコードで表現されるリセットデータと、グレイコードで表現される信号データと、を、リセットデータについてのグレイコードにおける補数表現を用いて減算する。記憶回路は、前記カウンタにより減算処理された数値を保持する。転送回路は、前記記憶回路から出力されたグレイコードで表現されたデータを転送する。【選択図】図１

Description

本開示は、固体撮像素子、固体撮像装置及び撮像方法に関する。

固体撮像装置においては、ノイズ除去等の目的として取得した信号に対して相関二重サンプリング(CDS: Correlated Double Sampling)処理が施されることがある。このCDSは、リセットレベルと信号レベルとをサンプリングして差分を求める処理である。CDSを実現するためには、カラム内における複数の演算、ラッチ回路への転送が必要となる。これらの演算、転送は、他の処理と比較して長い時間を有するため、フレームレートが悪化する問題がある。また、これらの処理を用いるために多くの回路が必要となり、検証に多くの時間を有する。

例えば、従来技術においては、固体撮像素子の記憶部からの水平転送回数を削減するために、記憶部内においてCDSに関する演算を実行する。CDSを実行する際には、グレイコードをバイナリコードに変換してから演算を行うために、カラムにおいて複数の演算回路と、ラッチ回路と、が必要になる。

特開2020-088425号公報

そこで、本開示では、グレイコードにおいて減算処理を実行する固体撮像素子を提供する。

一実施形態によれば、固体撮像素子は、カウンタと、記憶回路と、転送回路と、を備える。カウンタは、グレイコードで表現されるリセットデータと、グレイコードで表現される信号データと、を、リセットデータについてのグレイコードにおける補数表現を用いて減算する。記憶回路は、前記カウンタにより減算処理された数値を保持する。転送回路は、前記記憶回路から出力されたグレイコードで表現されたデータを転送する。

複数の前記カウンタと、複数の前記記憶回路と、複数の前記転送回路と、を備えてもよく、さらに、複数の前記転送回路から出力される減算済みのデータをバイナリに変換する、変換回路、を備えてもよい。

前記カウンタは、前記リセットデータと、前記信号データと、をグレイコードの表現において計数する、グレイコードカウンタを備えてもよい。

前記カウンタは、前記リセットデータの計数と、前記信号データの計数と、の間において、前記グレイコードカウンタの計数値の最上位ビットを反転させてもよい。

前記カウンタは、相関二重サンプリング処理を実行してもよい。

2次元のアレイ状に配置された、受光素子と、同一ラインに属する前記受光素子のそれぞれからの信号をカラムごとに比較する、コンパレータと、を備えてもよく、前記カウンタは、前記カラムごとに処理する前記コンパレータの出力に基づいて、前記リセットデータ及び前記信号データを計数し、前記カラムごとに計数され、減算処理されたグレイコードで表現された数値を、ラインごとに転送してもよい。

2次元のアレイ状に配置された、受光素子と、前記受光素子ごとに備えられる、コンパレータと、を備えてもよく、前記カウンタは、前記受光素子ごとに備えられ、前記コンパレータからの出力に基づいて、前記リセットデータ及び前記信号データを計数し、前記受光素子ごとに、減算処理されたグレイコードで表現された数値を転送してもよい。

一実施形態によれば、固体撮像装置は、カウンタと、記憶回路と、転送回路と、を備える。カウンタは、グレイコードで表現されるリセットデータと、グレイコードで表現される信号データと、を、リセットデータについてのグレイコードにおける補数表現を用いて減算する。記憶回路は、前記カウンタにより減算処理された数値を保持する。転送回路は、前記記憶回路から出力されたグレイコードで表現されたデータを転送する。

この固体撮像装置は、上述した固体撮像素子における各構成要素をさらに備えてもよい。

この固体撮像装置は、上述した固体撮像素子における各構成要素の特徴をさらに備えてもよい。

一実施形態によれば、撮像方法は、カウンタが、グレイコードで表現されるリセットデータと、グレイコードで表現される信号データと、を、リセットデータについてのグレイコードにおける補数表現を用いて減算し、記憶回路が、前記カウンタにより減算処理された数値を保持し、転送回路が、前記記憶回路から出力されたグレイコードで表現されたデータを転送する。

この撮像方法は、上述した固体撮像素子における各構成要素の動作を実行するステップをさらに備えてもよい。

一実施形態に係る固体撮像装置を模式的に示すブロック図。 一実施形態に係る固体撮像素子を模式的に示す図。 一実施形態に係る固体撮像素子を模式的に示す図。 一実施形態に係る固体撮像素子を模式的に示す図。 一実施形態に係る固体撮像素子の回路の一部を模式的に示すブロック図。 一実施形態に係るカウンタの一部を模式的に示すブロック図。 グレイコードの一例を示す表。 一実施形態に係るグレイコードカウンタを実装するタイミングチャート。 一実施形態に係るグレイコードカウンタの一例を示す回路図。 一実施形態に係るカウンタ制御回路の一例を示す回路図。 一実施形態に係るグレイコードカウンタ及びカウンタ制御回路のタイミングチャート。 一実施形態に係るグレイコードカウンタの処理を示すフローチャート。 一実施形態と比較例に係るカウント時の電流は形を示す図。 一実施形態に係るカウンタの一部を模式的に示す図。

以下、図面を参照して本開示における実施形態の説明をする。図面は、説明のために用いるものであり、実際の装置における各部の構成の形状、サイズ、又は、他の構成とのサイズの比等が図に示されている通りである必要はない。また、図面は、簡略化して書かれているため、図に書かれている以外にも実装上必要な構成は、適切に備えるものとする。

(第1実施形態)
図1は、一実施形態に係る固体撮像装置を模式的に示すブロック図である。固体撮像装置1は、光学系10と、電源部12と、操作部14と、制御部16と、表示部18と、固体撮像素子20と、記憶部22と、処理部24と、を備える。固体撮像装置1は、外部から光学系10を介して取得した情報を信号に変換し、適切に処理して格納、出力する装置である。各構成は、例えば、必要に応じて固体撮像装置1に備えられるバス100を介して接続されてもよいし、直接的に適切な他の構成と接続されてもよい。

固体撮像装置1は、例えば、デジタルスチルカメラ等のデジタルカメラ、撮影機能を備えるスマートフォン、タブレット端末、パーソナルコンピュータ等に搭載され、又は、自動車、ロボット等の各種筐体に備えられるカメラ等であってもよい。

光学系10は、レンズ等の光学系である。光学系10は、固体撮像素子20において適切に光から信号へと変換ができるように設計、配置される。光学系10は、独立した光学系であってもよいし、少なくともその一部が、固体撮像素子20の受光部上に固体撮像素子20と一体として形成されるマイクロレンズ等であってもよい。

電源部12は、固体撮像装置1の各部において動作に必要となる電力を適切に供給する電源を有する。

操作部14は、ユーザの操作を受け付け、ユーザの操作にしたがった操作信号を出力し、バス100を関して各部に通知する。

制御部16は、各部の制御を実行する回路であり、各部の制御に必要な制御信号を適切に出力する。

表示部18は、例えば、固体撮像素子20が取得し、適切に信号処理された画像情報等を表示する任意の形式のディスプレイ等を備える。場合によっては、操作部14の操作に供する画像を表示してもよい。また、操作部14と表示部18は、例えば、タッチパネル、タッチディスプレイとして一体として配置されてもよい。

例えば、電源部12、操作部14及び表示部18は、固体撮像装置1に必須の構成ではなく、固体撮像装置1に備えられる図示しない入出力インタフェースを介して適切に電力、操作信号及び表示するデータ等が入出力されるものであってもよい。

固体撮像素子20は、光学系10を介して適切に集光された光を受光し、光電変換をして受光した光の強度に基づいたアナログ信号を取得する。固体撮像素子20は、例えば、フォトダイオード、有機光電変換膜を備える。固体撮像素子20は、さらに、ADC(Analog to Digital Converter)を備え、このアナログ信号をデジタル信号に変換して、適切に信号処理をした上で出力をしてもよい。

記憶部22は、固体撮像素子20が出力する信号を一時的に格納するフレームメモリを備える。さらに、記憶部22は、固体撮像装置1において制御に必要となるデータを格納するストレージを備えてもよい。

処理部24は、固体撮像素子20が出力した信号を適切に処理して出力する。処理部24は、例えば、固体撮像素子20が出力する画像信号に対して、取得したいデータに基づいた処理をしたり、画像処理をしたりして、記憶部22や表示部18に出力する。

図2は、固体撮像素子20の実装例である。固体撮像素子20は、受光素子200と、記憶部22の少なくとも一部である記憶回路202、及び、処理部24の少なくとも一部である処理回路204と、を同一の半導体基板30に備える。このように、1つの半導体基板30に、受光素子200と、記憶回路202と、処理回路204と、が備えられてもよい。各部は、適切な導線等により接続される。

図3は、上記の別の実装例である。固体撮像素子20は、異なる半導体層である第1半導体層31と、第2半導体層32に実装されてもよい。第1半導体層31には、受光素子200が備えられ、第2半導体層32には、記憶回路202と、処理回路204と、が備えられる。第1半導体層31及び第2半導体層32は、積層されて一体の半導体装置として形成され、動作する。例えば、第1半導体層31が第2半導体層32よりも光学系10に近く配置され、光学系10を介した光を第1半導体層31において受光し、第2半導体層32に信号が出力される。

図4は、上記とは別の実装例である。固体撮像素子20は、異なる半導体層である第1半導体層31と、第2半導体層32と、第3半導体層33に実装されてもよい。第1半導体層31には、受光素子200が備えられ、第2半導体層32には、記憶回路202が備えられ、第3半導体層33には、処理回路204が備えられる。第1半導体層31、第2半導体層32及び第3半導体層33は、積層されて一体の半導体装置として形成され、動作する。例えば、第1半導体層31が光学系10に最も近く配置され、光学系10を介した光を第1半導体層31において受光し、第2半導体層32及び第3半導体層33の少なくとも一方に信号が出力される。

図3、図4に示す形態の場合、半導体層は、例えば、ウェハから切り出して個片化した後に上下に重ねて貼り合わされるCoC(Chip on Chip)方式を採用してもよい。また、いずれか1つの層を切り出して個片化した後にウェハと貼り合わされるCoW(Chip on Wafer)方式を採用してもよい。あるいは、それぞれのウェア同士を貼り合わせてから個片化するWoW(Wafer on Wafer)方式を採用してもよい。

半導体層同士の接合には、限定されない例として、ビアホール、マイクロバンプ、マイクロパッド、プラズマ接合等を用いることができる。このような手法により、適切にそれぞれの半導体層は、電気的に接続され、信号を送受信可能に形成される。

上記のように実装された固体撮像素子20は、垂直同期信号Vsyncに同期して、光電変換により画像データを生成する。ここで、垂直同期信号Vsyncは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子20は、この垂直同期信号Vsyncが示すタイミングに基づいて生成した画像データを、バス100を介して適切に出力する。

図5は、固体撮像素子20における受光素子200として備えられる画素からの信号の出力の一例として、カラムごとに信号を出力する例を模式的に示す図である。カラムごとにAD変換をする例について示す。受光素子200は、その内部に画素206をカラム方向及びライン方向にアレイ状に備える画素アレイを有する。

水平方向制御部208は、画素アレイにおける画素のラインを選択する回路である。水平方向制御部208からの制御信号に基づいて、受光素子200にける画素206のラインが選択され、選択されたラインに属する画素から画素信号(アナログ信号)が出力される。

コンパレータ210は、カラムごとに出力される画素からのアナログ信号を、例えば、デジタル信号をDA変換によりアナログ信号へと変換したランプ信号と比較し、その比較結果を増幅して出力する。

カウンタ212は、コンパレータ210からの出力に基づいて、それぞれの画素206から出力される画素値をデジタル信号として出力する。本実施形態においては、このカウンタ212にグレイコードカウンタを用いる。以下、4桁のグレイコードを用いる場合について説明するが、他の桁数、例えば、5桁以上のグレイコードを用いる場合においても同様に実装、動作することが可能である。

CDSの動作を実現するためには、減算処理が必要となり、この減算処理は、一般的にはバイナリコードを用いた補数表現を用いる。バイナリコードにおける補数表現は、例えば、1の補数であれば、全てのビットを反転させる。一方で、グレイコードにおける補数表現では、1の補数であれば、最上位ビットを反転すればよい。

本実施形態においては、カウンタ212においてグレイコードを用いて計数するために、カウンタ212は、クロック信号にしたがったグレイコードを発生させるグレイコード発生回路を備える。

図6は、カウンタ212の一部を示す一例としてのブロック図である。カウンタ212は、カラムごとに画素からのコンパレータ210の出力をデジタル信号に変換するカラムカウンタ214を備える。カラムカウンタ214は、クロック制御回路216と、GCカウンタ218と、カウンタ制御回路220と、カラムIFラッチ222と、を備える。

クロック制御回路216は、イネーブル信号ENに基づいて、適切なタイミングでクロック信号CKを出力する回路である。

GCカウンタ218は、クロック制御回路216から出力されるクロック信号CKに基づいてグレイコードを生成する。

カウンタ制御回路220は、グレイコードカウンタの最上位ビットを制御する回路である。このカウンタ制御回路220により、最上位ビットを反転させることにより、グレイコードにおける1の補数表現を生成する。すなわち、GCカウンタ218において生成されるグレイコードについて、P相とD相との切替をこのカウンタ制御回路220により実現する。

なお、GCカウンタ218と、カウンタ制御回路220とは区別することなく形成されてもよい。

カラムIFラッチ222は、GCカウンタ218で得られたCDSデータを格納するラッチである。GCカウンタ218は、P相、D相のデータを、上述したように双方がグレイコードで表現される状態でCDS処理し、CDS処理した後のCDSデータをこのカラムIFラッチ222に格納する。GCカウンタ218は、グレイコードのままCDS処理を行うためカラムIFラッチ222に格納されるCDSデータもグレイコードで表現される。

GCカウンタ218は、P相のカウント値を保持したままD相のカウントを行うことで減算処理を実行する。より具体的にはGCカウンタ218は、D相のカウント前にP相におけるカウント値を1の補数表現に変換し、続けてD相のカウントを行うことでD相のデータからP相のデータを減算処理したCDSデータを出力する。カラムIFラッチ222は、出力されたCDSデータを一時保存した後、水平転送する。このタイミングで水平方向における画素値を示すデジタルデータがグレイコードとして確定し、1ライン分の画素値について複数のカラムIFラッチ222それぞれから出力されたグレイコードのデータが水平転送される。

変換回路224は、デジタルデータを扱う論理回路として形成される。この変換回路224は、グレイコードのデータをバイナリデータへと変換して、適切な回路へと出力する。例えば、バス100を介して、画像処理等を実行する回路に出力されたり、表示部18に表示するための回路に出力されたりする。

図7は、バイナリコードとグレイコードとの補数表現を比較した表である。CKは、上記のグレイコードカウンタに入力されるクロック信号を表す。グレイコード、バイナリコードにおいて、GC3～GC0、BI3～BI0は、それぞれの最上位ビットから最下位ビットを表す。10進として、一番右の列に、1の補数表現の場合の10進表現を記載する。

バイナリコードでは、全ビットを反転することで1の補数となるように定義されている。この表で示すように、グレイコードにおいては、最上位ビットGC3を反転させることにより、1の補数表現とすることができる。これは、以下のように証明することができる。

バイナリ表現であるXと、Xの全ビットを反転させたYを考える。

と表すと、以下のように表される。

X’、Y’をそれぞれX、Yのグレイコード表記とすると、以下の式が成り立つ。

ここで、oplusは、排他的論理和を表す。

式(3)及び式(7)より、以下の式が成り立つ。

ここで、2変数の排他的論理和は、2変数のそれぞれの否定の排他的論理和と等しいので以下のように書き換えることができる。

したがって、式(9)と式(6)から以下のように、グレイコードにおいて最上位ビットを反転したものが、バイナリコードにおいて全ビットを反転したものと等しくなる。

以上のことから、図7に示すように、グレイコードにおける1の補数表現が最上位ビットを反転させることで実現できることがわかる。次に、このグレイコードカウンタを実装する回路について説明する。この表にしたがえば、例えば、10進数で”3”は、グレイコードでは”0010”と表される。そして、グレイコードにおける1の補数表現である最上位ビットを反転させた”1010”は、10進数では”-4”となり、適切に表現できている。

図8は、グレイコードカウンタを実装するためのタイミングチャートの一例である。上部に示すのが10進数で表した数値であり、各信号において、Lowが0に対応し、Highが1に対応する。例えば、10進の”3”は、グレイコードでは上記のように”0010”と表現される。これは、GC0 = 0、GC1 = 1、GC2 = 0、GC3 = 0で表現される。この図8に示すようにグレイコードの各ビットが制御できれば、適切にカウンタとして動作することができる。

この図8から、最下位ビットであるGC0は、クロック信号CKの立ち上げのタイミングでビットが反転し、それ以外のビットは、クロック信号CKの立ち下がりのタイミングでビットが反転する。このタイミングを適切に制御することで、グレイコードのカウンタを生成できる。

図9は、このグレイコードのカウンタを実装する一例を示す回路図である。クロック信号CKは、EXOR回路400に入力され、もう一方にはカウンタ制御回路220から出力された信号CKREVが入力される。EXOR回路400の出力する信号CKXは、NOT回路402に入力され、NOT回路402の出力は、D-FF 404(Dフリップフロップ: D-Flip Flop)のクロック信号として入力される。D-FF 404は、信号SETBがHighの状態で初期値が入力され続け、SETBがLowになるタイミングから、クロック信号に合わせて制御された値を出力する。その出力QとQの否定(QB)がMUX 414(マルチプレクサ: Multiplexer)に入力される。MUX 414において、これらの信号Q、QBが信号CNTENにより選択され、D-FF 404のD端子にフィードバックされる。また、D-FF 404の出力信号Qは、EXOR回路416に入力され、P相、D相を表す信号との排他的論理和が計算され、出力される。この出力は、カウンタ制御回路220に信号QXとして入力される。

ここで、信号CNTENは、カウントの終了を示す信号であり、コンパレータ210の出力する信号に基づく信号である。すなわち、信号CNTENは、画素206において受光された光の強度により決定される、カウントの計数の終了タイミングを制御する信号である。

NOT回路402から出力された信号は、一方で、NOT回路406に入力され、このNOT回路406の出力がD-FF 418のクロック信号として入力される。D-FF 418は、信号RSTBの値がLowである場合には、Lowを出力し続け、信号RSTBがHighとなるタイミングから、クロック信号により制御された値を出力する。D-FF 418の出力する信号Q、QBは、D-FF 404と同様にMUX 420に入力され、同様にD端子へとフィードバックされる。このD-FF 418からの出力するQ信号を、Q<0>と記載する。この信号Q<0>が、上記のGC0に対応する信号である。D-FF 418の出力Q<0>は、クロック信号CKに対してNOT回路を2回介した信号が出力されるので、クロック信号CKの立ち上がりのタイミングでQ、QBの値が入れ替わる。

EXOR回路400から出力される信号は、NOT回路402と同じタイミングで、NOR回路408、410、412にも入力される。NOR回路408には、カウンタ制御回路220から出力されたビットマスク信号FB<0>がEXOR回路400の出力とともに入力される。同様に、NOR回路410には、ビットマスク信号FB<1>と、EXOR回路400の出力が入力され、NOR回路412には、ビットマスク信号FB<2>と、EXOR回路400の出力が入力される。

NOR回路408の出力は、D-FF 422にクロック信号として入力される。D-FF 418と同様に、信号RSTBのタイミングに基づいて、D-FF 422は、クロック信号に制御された値を出力する。D-FF 422の出力するQ信号を、Q<1>としこの信号がGC1に対応する。D-FF 422から出力されるQ、QBは、MUX 420を介してD端子へとフィードバックされる。

NOR回路410の出力は、D-FF 426にクロック信号として入力される。D-FF 418と同様に、信号RSTBのタイミングに基づいて、D-FF 426は、クロック信号に制御された値を出力する。D-FF 426の出力するQ信号を、Q<2>としこの信号がGC2に対応する。D-FF 426から出力されるQ、QBは、MUX 428を介してD端子へとフィードバックされる。

NOR回路412の出力は、D-FF 430にクロック信号として入力される。D-FF 418と同様に、信号RSTBのタイミングに基づいて、D-FF 430は、クロック信号に制御された値を出力する。D-FF 430の出力するQ信号を、Q<3>としこの信号がGC3に対応する。D-FF 430から出力されるQ、QBは、MUX 432を介してD端子へとフィードバックされる。

このように、GC0～GC3に対応する信号が出力され、Q<3:0>として出力される。なお、以下において、<3:0>は、例えば、<3>、<2>、<1>、<0>がパラレルに並べられた信号である。なお、パラレルに限定されるだけではなく、いくつかの回路を加えることにより、シリアルに並べられる信号であってもよい。

次に、カウンタ制御回路220について説明する。このカウンタ制御回路220は、図9に示すように、EXOR回路416から出力される信号QXと、信号Q<3:0>が入力され、これらの信号に基づいて、信号SETBがHighである場合に、信号CKREVと、ビットマスク信号であるFB<2:0>を出力する。信号CKREVは、EXOR回路400においてクロック信号CKを反転させるか否かを定義する信号である。すなわち、信号CKREVは、信号CKXを信号CKと同相の信号とするか、反転の信号とするかを定義する信号である。信号FB<2:0＞は、クロック信号の立ち下がりのタイミングを適切に各ビットに伝達するためのビットマスクである。

図10は、カウンタ制御回路220の一例を示す回路図である。

GCカウンタ218から出力される信号Q<3:0>は、カウンタ制御回路220に入力される。信号QXの否定と、入力された信号のうちQ<0>は、AND回路434に入力され、信号S0を出力する。また、信号QXとQ<0>の否定は、AND回路436に入力され、信号S1を出力する。これらの信号S0、S1は、OR回路438に入力され、OR回路438の出力がD-Latch 440に入力される。D-Latch 440は、信号SETB2の否定がクロック信号として入力され、D端子から入力された信号を適切なタイミングでQ端子から出力する。このD-Latch 440のQ端子からの出力が、クロック信号CKの反転を制御する信号CKREVとしてGCカウンタ218へと出力される。

AND回路434の出力S0は、NOT回路442を介して、FB<0>として出力される。

信号Q<1>と、信号S1は、NAND回路444に入力され、NAND回路444の出力がFB<1>として出力される。

また、信号Q<1>と、信号Q<2>の否定は、NOR回路446に入力され、このNOR回路446の出力と、信号S1がNAND回路448に入力される。そして、信号Q<1>と信号Q<2>がOR回路450に入力され、OR回路450の出力と信号Q<3>の否定がNOR回路452に入力され、NOR回路452の出力と信号S1がNAND回路454に入力される。これらのNAND回路448、454の出力がAND回路456に入力され、AND回路456から信号FB<2>が出力される。

図11は、GCカウンタ218と、カウンタ制御回路220との入出力を示すタイミングチャートである。

[初期値設定]
まず、初期値の設定段階として、Q<3:0>を”1000”に設定する。本来であればグレイコードの最上位ビットを反転して、1を加えることで2の補数表現とすることができるが、このように初期値を”1000”とすることで、この1を加える処理を省略することができる。

RSTB、SETB、SETB2は、それぞれLowに設定される。また、クロック信号CKは、Lowから、CKREV、CKXは、Highから開始されるようにそれぞれの信号を設定する。初期値設定が完了したの地に、信号CNTENをLowからHighにする。

[P相]
クロック信号CKが動き出すとP相の計数が開始される。この後、図9、図10の回路から、FB<2:0>が所定のタイミングでLowとなり、このタイミングでそれぞれのビットに対応するD-FFのマスクが解除され、信号CKXに基づいてカウントアップする。信号CNTENがLowになると、GCカウンタ218の計数が停止する。上述の例と同様に、例えば、このタイミングでQ<3:0>が”0100”であるとする。

クロックをマスクしてカウントアップの制御をしているため、それぞれのD-FFは、カウントアップ時にしか動作しない。このため、消費電流は、動作率が高いQX及びQ<0>のD-FF 404、418が高く、動作率の低いQ<3>のD-FF 430が最も低くなる。これは、ビット数が増加しても、消費電流は大きく変化しないことを意味する。また、マスク解除期間は、CKの半クロックであるため、セットアップマージンを1クロックの間確保できる。

[P相－D相間]
P相完了後に信号PDをHighにして、信号QXを反転させる。そして、信号SETB2をLowにし、信号CNTENがLowになったタイミングにおけるCKXを信号CKの反転の状態をCKREVに反映する。すなわち、CKREVがLowとなり、このCKREVに伴い、CKXもLowとなる。SETB2のLowのタイミングでQ<3>を”1”に設定する。これらの状態の反映後に、信号SETB2をHighにする。例えば、この状態でQ<3:0>は、”1100”であり、この値は、”0100”の1の補数表現となる。

このように、P相とD相との間においてQ<3>を”1”とし、Q<3:0>を1の補数に変換する。また、CKREVを制御して、CKXも適切な状態へと遷移させる。CKREVは、QXとQ<0>の排他的論理和の値を取り込んでいる。この値は、現在のカウンタ値に対応したCKXの状態を表している。すなわち、CKREVは、D相もクロック信号CKがLowからスタートすることを考慮して、CKXの状態を制御する。

[D相]
信号CNTENがHighに立ち上がり、クロック信号CKが動き出すと、D相の計数が開始される。CNTENがLowにたち下がると、計数が停止する。この状態において、Q<3:0>は、上記と同じ例では、”0110”となる。

P相での計数と、D相での計数をまとめると、以下のようになる。
状態 ：Q<3:0>：カウントアップ量
初期 ：1000 (-1d)：－
P相後：0100 ( 7d)： 8
D相前：1100 (-8d)：－
D相後：0110 ( 4d)：12

D相後の値は、D相計数値－P相計数値となっており、減算処理ができていることがわかる。このことから、グレイコードからバイナリコードへと変換する前に減算処理を実行することが可能となる。

図12は、本実施形態に係るGCカウンタ218の動作を示すフローチャートである。

まず、GCカウンタをリセットする(S100)。

次に、P相におけるGCカウンタによる計数をする(S102)。

次に、GCカウンタの計数値に対して1の補数変換処理をする(S104)。

次に、D相におけるGCカウンタによる計数をする(S104)。この時点で、D相からP相が減算された値が計数され、カラムIFラッチ222に保持される。

次に、水平転送をして(S106)、バイナリコードへの変換等のその後の処理が実行される。

このように、単純な動作とすることができる。例えば、P相計数後のリセット、グレイコードからバイナリコードへの変換の前処理、変換処理、加算処理、一度目のラッチへの転送、D相計数後のリセット、グレイコードからバイナリコードへの変換の前処理、変換処理、ラッチに保持されている値との加算処理、といった煩雑となる処理を省略することができる。これらの処理を削減することにより、1回のAD変換に係る時間を、約半分といったように、大幅に減らすことが可能となる。

以上のように、本実施形態によれば、グレイコードを用いて減算処理を実現することにより、バイナリコードへと変換した後に減算処理をする場合よりも大きく処理を減らし、かつ、処理時間を削減することができる。また、減算処理の前にバイナリコードへと変換することで、ビット反転の影響を受ける可能性を削減することもできる。また、実装によっては、回路規模もバイナリコードへと変換してから減算処理を実行する場合よりも小面積とすることも可能である。

図13は、各方式における電流の波形を模式的に表す図である。電流波形における実線が本実施形態、点線がバイナリ、破線が全ビットグレイコード、一点鎖線が下位ビットグレイコードを示す。バイナリの場合と比較して、本実施形態では、電流を抑えることが可能となる。また、全ビットグレイコード及び下位ビットグレイコードの場合と比較すると、電流の値自体は高くなるものの、グレイコードを変換してからバイナリコードにおける減算処理をする場合には、全ビットを反転するタイミングが発生し、このタイミングにおいて、瞬時電流が流れる。このような瞬時電流を抑制することが可能となる。

(第2実施形態)
図5では、カラムごとにAD変換をする例を説明したが、本開示の実施形態はこれに限られるものではない。カラムごとではなく、画素206ごとにADCが備えられる構成であっても同様にグレイコードカウンタを用いることができる。

図14は、画素206ごとにコンパレータ210とカウンタ212を実装する場合である。一般的に画素ごとにコンパレータとカウンタを実装してグレイコードを用いる場合には、全ビットをグレイコード表現とする。このような場合では、図14に示すカウンタ212に前述の実施形態で説明したグレイコードカウンタを用いる場合と面積的には同程度となる。

このため、図14のように、画素ごとにコンパレータ210とカウンタ212を実装する場合には、レイアウトの面積を変更することなく前述の実施形態と同様にグレイコードにおける減算処理を実行する回路に置き換えることが可能となる。

前述した実施形態は、以下のような形態としてもよい。

(1)
グレイコードで表現されるリセットデータと、グレイコードで表現される信号データと、を、リセットデータについてのグレイコードにおける補数表現を用いて減算する、カウンタと、
前記カウンタにより減算処理された数値を保持する、記憶回路と、
前記記憶回路から出力されたグレイコードで表現されたデータを転送する、転送回路と、
を備える固体撮像素子。

(2)
複数の前記カウンタと、複数の前記記憶回路と、複数の前記転送回路と、を備え、
さらに、複数の前記転送回路から出力される減算済みのデータをバイナリに変換する、変換回路、
を備える、
(1)に記載の固体撮像素子。

(3)
前記カウンタは、前記リセットデータと、前記信号データと、をグレイコードの表現において計数する、グレイコードカウンタを備える、
(1)又は(2)に記載の固体撮像素子。

(4)
前記カウンタは、前記リセットデータの計数と、前記信号データの計数と、の間において、前記グレイコードカウンタの計数値の最上位ビットを反転させる、
(3)に記載の固体撮像素子。

(5)
前記カウンタは、相関二重サンプリング処理を実行する、
(1)から(4)のいずれかに記載の固体撮像素子。

(6)
2次元のアレイ状に配置された、受光素子と、
同一ラインに属する前記受光素子のそれぞれからの信号をカラムごとに比較する、コンパレータと、
を備え、
前記カウンタは、前記カラムごとに処理する前記コンパレータの出力に基づいて、前記リセットデータ及び前記信号データを計数し、
前記カラムごとに計数され、減算処理されたグレイコードで表現された数値を、ラインごとに転送する、
(1)から(5)のいずれかに記載の固体撮像素子。

(7)
2次元のアレイ状に配置された、受光素子と、
前記受光素子ごとに備えられる、コンパレータと、
を備え、
前記カウンタは、前記受光素子ごとに備えられ、前記コンパレータからの出力に基づいて、前記リセットデータ及び前記信号データを計数し、
前記受光素子ごとに、減算処理されたグレイコードで表現された数値を転送する、
(1)から(5)のいずれかに記載の固体撮像素子。

(8)
グレイコードで表現されるリセットデータと、グレイコードで表現される信号データと、を、リセットデータについてのグレイコードにおける補数表現を用いて減算する、カウンタと、
前記カウンタにより減算処理された数値を保持する、記憶回路と、
前記記憶回路から出力されたグレイコードで表現されたデータを転送する、転送回路と、
を備える固体撮像装置。

(9)
(2)から(7)のいずれか1つに記載の固体撮像素子における特徴をさらに有する、
(8)に記載の固体撮像装置。

(10)
カウンタが、グレイコードで表現されるリセットデータと、グレイコードで表現される信号データと、を、リセットデータについてのグレイコードにおける補数表現を用いて減算し、
記憶回路が、前記カウンタにより減算処理された数値を保持し、
転送回路が、前記記憶回路から出力されたグレイコードで表現されたデータを転送する、
撮像方法。

(11)
(2)から(7)のいずれか1つに記載の固体撮像素子における動作を実行するステップをさらに備える、
(10)に記載の撮像方法。

本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。

1: 固体撮像装置、
10: 光学系、
12: 電源部、
14: 操作部、
16: 制御部、
18: 表示部、
20: 固体撮像素子、
22: 記憶部、
24: 処理部、
200: 受光素子、
202: 記憶回路、
204: 処理回路、
206: 画素、
208: 水平方向制御部、
210: コンパレータ、
212: カウンタ、
214: カラムカウンタ、
216: クロック制御回路、
218: GCカウンタ、
220: カウンタ制御回路、
222: カラムIFラッチ、
224: 変換回路、
30: 半導体基板、
31: 第1半導体層、
32: 第2半導体層、
33: 第3半導体層

Claims (9)

1. グレイコードで表現されるリセットデータと、グレイコードで表現される信号データと、を、リセットデータについてのグレイコードにおける補数表現を用いて減算する、カウンタと、
   前記カウンタにより減算処理された数値を保持する、記憶回路と、
   前記記憶回路から出力されたグレイコードで表現されたデータを転送する、転送回路と、
   を備える固体撮像素子。
2. 複数の前記カウンタと、複数の前記記憶回路と、複数の前記転送回路と、を備え、
   さらに、複数の前記転送回路から出力される減算済みのデータをバイナリに変換する、変換回路、
   を備える、
   請求項1に記載の固体撮像素子。
3. 前記カウンタは、前記リセットデータと、前記信号データと、をグレイコードの表現において計数する、グレイコードカウンタを備える、
   請求項1に記載の固体撮像素子。
4. 前記カウンタは、前記リセットデータの計数と、前記信号データの計数と、の間において、前記グレイコードカウンタの計数値の最上位ビットを反転させる、
   請求項3に記載の固体撮像素子。
5. 前記カウンタは、相関二重サンプリング処理を実行する、
   請求項1に記載の固体撮像素子。
6. 2次元のアレイ状に配置された、受光素子と、
   同一ラインに属する前記受光素子のそれぞれからの信号をカラムごとに比較する、コンパレータと、
   を備え、
   前記カウンタは、前記カラムごとに処理する前記コンパレータの出力に基づいて、前記リセットデータ及び前記信号データを計数し、
   前記カラムごとに計数され、減算処理されたグレイコードで表現された数値を、ラインごとに転送する、
   請求項1に記載の固体撮像素子。
7. 2次元のアレイ状に配置された、受光素子と、
   前記受光素子ごとに備えられる、コンパレータと、
   を備え、
   前記カウンタは、前記受光素子ごとに備えられ、前記コンパレータからの出力に基づいて、前記リセットデータ及び前記信号データを計数し、
   前記受光素子ごとに、減算処理されたグレイコードで表現された数値を転送する、
   請求項1に記載の固体撮像素子。
8. グレイコードで表現されるリセットデータと、グレイコードで表現される信号データと、を、リセットデータについてのグレイコードにおける補数表現を用いて減算する、カウンタと、
   前記カウンタにより減算処理された数値を保持する、記憶回路と、
   前記記憶回路から出力されたグレイコードで表現されたデータを転送する、転送回路と、
   を備える固体撮像装置。
9. カウンタが、グレイコードで表現されるリセットデータと、グレイコードで表現される信号データと、を、リセットデータについてのグレイコードにおける補数表現を用いて減算し、
   記憶回路が、前記カウンタにより減算処理された数値を保持し、
   転送回路が、前記記憶回路から出力されたグレイコードで表現されたデータを転送する、
   撮像方法。

Images