KR20130042910A - 2-스텝 아날로그-디지털 변환 회로, 이의 동작 방법, 및 상기 2-스텝 아날로그-디지털 변환 회로를 포함하는 장치들 - Google Patents

2-스텝 아날로그-디지털 변환 회로, 이의 동작 방법, 및 상기 2-스텝 아날로그-디지털 변환 회로를 포함하는 장치들 Download PDF

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Abstract

2-스텝 아날로그-디지털 변환 회로와 2-스텝 아날로그-디지털 변환 방법이 개시된다. 2-스텝 아날로그-디지털 변환 회로는 램프 신호와 입력 신호를 비교하고 비교 신호를 출력하는 비교기, 클락 신호에 응답하여, 상기 램프 신호의 생성 시점과, 상기 비교 신호의 상태 천이 시점의 바로 이전 상기 클락 신호의 제1 에지(edge)와의 제1 시간 간격에 대응하는 상위 비트 값들을 출력하는 상위 비트 카운터, 및 상기 제1 에지와 상기 상태 천이 시점과의 제2 시간 간격에 대응하는 하위 비트 값들을 출력하는 펄스 레지듀(residue) 변환부를 포함한다. 2-스텝 아날로그-디지털 변환 방법은 램프 신호와 입력 신호를 비교하고 비교 신호를 출력하는 단계, 상기 램프 신호의 생성 시점과, 상기 비교 신호의 상태 천이 시점의 바로 이전 클락 신호의 제1 에지와의 제1 시간 간격을 카운트한 값을 상위 비트 값들로서 출력하는 단계, 및 상기 제1 에지와 상기 상태 천이 시점과의 제2 시간 간격에 대응하는 하위 비트 값들을 출력하는 단계를 포함한다.

Description

2-스텝 아날로그-디지털 변환 회로, 이의 동작 방법, 및 상기 2-스텝 아날로그-디지털 변환 회로를 포함하는 장치들{2-STEP ANALOG-DIGITAL CONVERTING CIRCUIT, OPERATING METHOD THEREOF, AND DEVICES HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 아날로그-디지털 변환 스킴(scheme)에 관한 것으로, 특히 2-스텝 아날로그-디지털 변환 회로, 이의 동작 방법, 및 상기 2-스텝 아날로그-디지털 변환 회로를 포함하는 장치들에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐 (capture)하는 장치이다. 특히, CMOS(complementary metal-oxide semiconductor) 이미지 센서는 CCD(charge coupled device) 이미지 센서보다 적은 전력을 소모하며, CMOS 기술의 발달에 따라 휴대 전화 또는 디지털 카메라 등에서 널리 사용되고 있다.
CMOS 이미지 센서는 픽셀(pixel)로부터 출력된 픽셀 신호를 처리하기 위한 아날로그-디지털 변환기를 포함한다. 상기 아날로그-디지털 변환기로서 싱글-슬로프 아날로그-디지털 변환기(single-slope converter)가 사용된다.
상기 싱글-슬로프 아날로그-디지털 변환기는 카운터(counter)를 이용하여 픽셀 신호를 디지털 신호로 변환하기 때문에, 비트 해상도(bit resolution)가 높아질수록 상기 싱글-슬로프 아날로그-디지털 변환기의 전력 소비는 증가한다.
상기 싱글-슬로프 아날로그-디지털 변환기의 변환 동작 속도를 증가시키기 위해서 더 높은 주파수를 갖는 카운터 클락 신호가 필요하다. 이에 따라, 상기 싱글-슬로프 아날로그-디지털 변환기의 전력 소비는 더욱 증가한다.
본 발명이 이루고자 하는 기술적인 과제는 높은 비트 해상도에서 처리 속도가 빠르고 전력 소비가 적은 2-스텝 아날로그-디지털 변환 회로, 이의 동작 방법, 및 상기 2-스텝 아날로그-디지털 변환 회로를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 2-스텝 아날로그-디지털 변환 회로는 램프 신호와 입력 신호를 비교하고 비교 신호를 출력하는 비교기, 클락 신호에 응답하여, 상기 램프 신호의 생성 시점과, 상기 비교 신호의 상태 천이 시점의 바로 이전 상기 클락 신호의 제1 에지(edge)와의 제1 시간 간격에 대응하는 상위 비트 값들을 출력하는 상위 비트 카운터, 및 상기 제1 에지와 상기 상태 천이 시점과의 제2 시간 간격에 대응하는 하위 비트 값들을 출력하는 펄스 레지듀(residue) 변환부를 포함한다.
실시 예에 따라, 상기 펄스 레지듀 변환부는, 상기 상태 천이 시점과 상기 상태 천이 시점의 바로 이후 상기 클락 신호의 제2 에지와의 제3 시간 간격에 비례하는 전압을 출력하는 전압 발생 회로, 및 상기 전압을 디지털 비트들로 변환하고 상기 디지털 비트들을 상기 하위 비트 값들로서 출력하는 아날로그-디지털 컨버터(converter)를 포함할 수 있다.
실시 예에 따라, 상기 아날로그-디지털 컨버터는 플래시(flash) ADC(analog-digital converter), 축차 비교형(successive approximation) ADC, 알고리즘(algorithmic) ADC, 또는 파이프라인형(pipelined) ADC일 수 있다.
실시 예에 따라, 상기 전압 발생 회로는, 상기 제3 시간 간격에 대응하는 펄스를 출력하는 펄스 생성기, 및 상기 펄스의 폭에 비례하는 상기 전압을 출력하는 전압 생성기를 포함할 수 있다.
실시 예에 따라, 상기 펄스 생성기는 플립-플롭(flip-flop)일 수 있다.
실시 예에 따라, 상기 전압 생성기는, 상기 펄스에 응답하여 기준 전류를 상기 전압으로 변환하는 전류-전압 변환기일 수 있다.
실시 예에 따라, 상기 전압 생성기는, 기준 전류 원, 커패시터, 상기 펄스에 응답하여 상기 기준 전류 원과 상기 커패시터의 접속을 제어하는 스위치, 및 상기 커패시터의 전압을 버퍼링하여 상기 전압을 출력하는 버퍼를 포함할 수 있다.
실시 예에 따라, 상기 상위 비트 값들과 상기 하위 비트 값들은 순차적으로 출력될 수 있다.
본 발명의 실시 예에 따른 이미지 센서는 상기 2-스텝 아날로그-디지털 변환 회로, 상기 램프 신호를 생성하는 램프 신호 발생기, 및 광학적 신호를 전기적 신호로 변환하고 상기 전기적 신호를 상기 입력 신호로서 공급하는 픽셀을 포함한다.
실시 예에 따라, 상기 펄스 레지듀 변환부는, 상기 상태 천이 시점과 상기 상태 천이 시점의 바로 이후 상기 클락 신호의 제2 에지와의 제3 시간 간격에 대응되는 펄스를 출력하는 펄스 생성기, 상기 펄스에 응답하여 기준 전류를 상기 전압으로 변환하는 전류-전압 변환기, 및 상기 전압을 디지털 비트들로 변환하고 상기 디지털 비트들을 상기 하위 비트 값들로서 출력하는 아날로그-디지털 컨버터를 포함할 수 있다.
본 발명의 실시 예에 따른 이미지 처리 장치는, 상기 이미지 센서, 및 상기 이미지 센서의 동작을 제어하기 위한 프로세서를 포함한다.
본 발명의 실시 예에 따른 2-스텝 아날로그-디지털 변환 방법은, 램프 신호와 입력 신호를 비교하고 비교 신호를 출력하는 단계, 상기 램프 신호의 생성 시점과, 상기 비교 신호의 상태 천이 시점의 바로 이전 상기 클락 신호의 제1 에지와의 제1 시간 간격을 카운트한 값을 상위 비트 값들로서 출력하는 단계, 및 상기 제1 에지와 상기 상태 천이 시점과의 제2 시간 간격에 대응하는 하위 비트 값들을 출력하는 단계를 포함한다.
실시 예에 따라, 상기 하위 비트 값들을 출력하는 단계는, 상기 상태 천이 시점과 상기 상태 천이 시점의 바로 이후 상기 클락 신호의 제2 에지와의 제3 시간 간격에 비례하는 전압을 생성하는 단계, 및 상기 전압을 디지털 비트들로 변환하고 상기 디지털 비트들을 상기 하위 비트 값들로서 출력하는 단계를 포함할 수 있다.
실시 예에 따라, 상기 전압을 생성하는 단계는, 상기 제3 시간 간격에 대응되는 펄스 폭을 갖는 펄스를 생성하는 단계, 및 상기 펄스 폭에 따라 변하는 전압을 생성하는 단계를 포함할 수 있다.
실시 예에 따라, 상기 2-스텝 아날로그-디지털 변환 방법은, 상기 상위 비트 값들과 상기 하위 비트 값들을 순차적으로 출력하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 2-스텝 아날로그-디지털 변환 회로 및 2-스텝 아날로그-디지털 변환 방법은 높은 비트 해상도에서 처리 속도가 빠르고 전력 소비를 낮출 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 아날로그-디지털 컨버터의 개략적인 블록도이다.
도 2는 도 1에 도시된 아날로그-디지털 컨버터의 동작을 개념적으로 설명하기 위한 타이밍도이다.
도 3은 본 발명의 실시 예에 따른 2-스텝 아날로그-디지털 변환 회로의 개략적인 블록도이다.
도 4는 도 3에 도시된 펄스 레지듀 변환부의 개략적인 블록도이다.
도 5는 도 4에 도시된 전압 발생 회로의 개략적인 블록도이다.
도 6은 도 5에 도시된 전압 생성기의 개략적인 회로도이다.
도 7은 도 3에 도시된 2-스텝 아날로그-디지털 변환 회로의 동작을 개념적으로 설명하기 위한 타이밍도이다.
도 8은 도 3에 도시된 2-스텝 아날로그-디지털 변환 회로를 포함하는 이미지 센서의 일 실시 예를 나타내는 블록도이다.
도 9는 도 3에 도시된 2-스텝 아날로그-디지털 변환 회로를 포함하는 이미지 센서의 다른 실시 예를 나타내는 블록도이다.
도 10은 도 8 또는 도 9에 도시된 이미지 센서를 포함하는 이미지 처리 장치의 일 실시 예를 나타내는 블록도이다.
도 11은 도 8 또는 도 9에 도시된 이미지 센서를 포함하는 이미지 처리 장치의 다른 실시 예를 나타내는 블록도이다.
도 12는 본 발명의 실시 예에 따른 2-스텝 아날로그-디지털 변환 방법을 나타내는 플로우 차트(flow chart)이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 종래의 아날로그-디지털 컨버터의 개략적인 블록도이고, 도 2는 도 1에 도시된 아날로그-디지털 컨버터의 동작을 개념적으로 설명하기 위한 타이밍도이다.
도 1과 도 2를 참조하면, 종래의 아날로그-디지털 컨버터(100)는 비교기(120)와 카운터(140)를 포함한다.
비교기(120)는 램프 신호(RAMP)와 입력 신호(INPUT)를 서로 비교하고 비교 신호(COMP)를 출력한다. 예컨대, 램프 신호(RAMP)의 레벨이 입력 신호(INPUT)의 레벨보다 높을 때 비교기(120)는 하이 레벨을 갖는 비교 신호(COMP)를 출력하고, 램프 신호(RAMP)의 레벨이 입력 신호(INPUT)의 레벨보다 낮을 때 비교기(120)는 로우 레벨을 갖는 비교 신호(COMP)를 출력한다.
카운터(140)는 클락 신호(CLK)에 응답하여 비교기(120)로부터 출력된 비교 신호(COMP)의 상태 천이 시점에 대응하는 디지털 값(CNT)을 출력한다.
종래의 CMOS 이미지 센서에서 사용되는 아날로그-디지털 컨버터(100)는 비트 해상도(bit resolution)를 높이기 위해서 높은 주파수를 갖는 클락 신호(CLK)를 사용한다. 상기 비트 해상도(bit resolution)가 높아질수록, 아날로그-디지털 컨버터 (100)는 더 높은 주파수를 갖는 클락 신호(CLK)를 사용해야 하므로 전력 소비가 증가한다.
도 3은 본 발명의 실시 예에 따른 2-스텝 아날로그-디지털 변환 회로의 개략적인 블록도이다.
도 3을 참조하면, 2-스텝 아날로그-디지털 변환 회로(200)는 비교기(220), 상위 비트 카운터(240), 및 펄스 레지듀(residue) 변환부(260)를 포함한다.
비교기(220)는 램프 신호(RAMP)와 입력 신호(INPUT)를 서로 비교하고 비교 신호(COMP)를 출력한다.
클락 신호(CLK)에 응답하여, 상위 비트 카운터(240)는 램프 신호(RAMP)의 생성 시점(도 7의 T3)과 비교기(220)로부터 출력된 비교 신호(COMP)의 상태 천이 시점(도 7의 T1)의 바로 이전(immediately previous) 클락 신호(CLK)의 제1 에지(도 7의 T2')의 시간 간격(도 7의 TI4)에 대응하는 상위 비트 값들(UB)을 출력한다. 예컨대, 상위 비트 카운터(240)는 클락 신호(CLK)에 따라 시간 간격(TI4)을 카운트하고 카운트 결과를 상위 비트 값들(UB)로서 출력한다.
펄스 레지듀 변환부(260)는 클락 신호(CLK)의 제1 에지(T2')와 비교 신호(COMP)의 상기 상태 천이 시점(T1)과의 시간 간격(도 7의 TI3)에 대응하는 하위 비트 값들(LB)을 출력한다.
구체적으로, 펄스 레지듀 변환부(260)는 비교 신호(COMP)의 상태 천이 시점 (T1)부터 클락 신호(CLK)의 다음 에지(도 7의 T2)까지의 시간 간격(도 7의 TI1)에 비례하는 전압(도 4의 VRES)를 생성하고, 전압(VRES)을 디지털 값으로 변환하고, 상기 디지털 값에 포함된 모든 비트를 1의 보수로 반전하고, 반전된 디지털 값을 하위 비트 값들(LB)로서 출력한다.
따라서, 2-스텝 아날로그-디지털 변환 회로(200)는 높은 주파수를 갖는 클락 신호(CLK)를 사용하지 않고도 램프 신호(RAMP)의 생성 시점(T3)부터 비교 신호 (COMP)의 상태 천이 시점(T1)까지의 시간 간격(TI2)에 대응되는 디지털 값을 출력할 수 있다.
실시 예에 따라, 2-스텝 아날로그-디지털 변환 회로(200)는 상위 비트 값들 (UB)과 하위 비트 값들(LB)를 순차적으로 출력할 수 있다.
도 4는 도 3에 도시된 펄스 레지듀 변환부의 개략적인 블록도이다.
도 3, 도 4, 및 도 7을 참조하면, 펄스 레지듀 변환부(260)는 전압 발생 회로(270) 및 아날로그-디지털 컨버터(280)를 포함한다.
전압 발생 회로(270)는 비교 신호(COMP)의 상태 천이 시점(T1)부터 클락 신호(CLK)의 다음 에지(T2)까지의 시간 간격(TI1)에 비례하는 전압(VRES)을 출력할 수 있다.
아날로그-디지털 컨버터(280)는 전압 발생 회로(270)로부터 출력된 전압 (VRES)을 디지털 비트들로 변환하고 상기 디지털 비트들을 하위 비트 값들(LB)로서 출력할 수 있다.
실시 예에 따라, 아날로그-디지털 컨버터(280)는 플래시(flash) ADC(analog-digital converter), 축차 비교형(successive approximation) ADC, 알고리즘 (algorithmic) ADC, 또는 파이프라인형(pipelined) ADC일 수 있다.
실시 예에 따라, 아날로그-디지털 컨버터(280)는 전압 발생 회로(270)로부터 출력된 전압(VRES)에 반비례하는 하위 비트 값들(LB)을 출력할 수 있다.
다른 실시 예에 따라, 펄스 레지듀 변환부(260)는 아날로그-디지털 컨버터 (280)의 출력단에 접속된 인버터(미도시)를 더 포함할 수 있다. 상기 인버터는 반전된 비트들 값들을 하위 비트 값들(LB)로서 출력할 수 있다.
즉, 펄스 레지듀 변환부(260)는 도 7에 도시된 시간 간격(TI3)에 대응하는 하위 비트 값들(LB)을 출력할 수 있다.
시간 간격(TI3)은 비교 신호(COMP)의 상태 천이 시점(T1)과, 상태 천이 시점 (T1)의 바로 이전(immediately previous) 클락 신호(CLK)의 에지와의 시간 간격이다.
따라서, 2-스텝 아날로그-디지털 변환 회로(200)는 램프 신호(RAMP)의 생성 시점(T3)부터 비교 신호(COMP)의 상태 천이 시점(T1)까지의 시간 간격(TI2)을 낮은 주파수를 갖는 클락 신호(CLK)를 이용하여 카운트할 수 있다.
도 5는 도 4에 도시된 전압 발생 회로의 개략적인 블록도이다.
도 3부터 도 5, 및 도 7을 참조하면, 전압 발생 회로(270)는 펄스 생성기 (272) 및 전압 생성기(274)를 포함한다.
펄스 생성기(272)는 비교 신호(COMP) 및 클락 신호(CLK)를 수신하고 비교 신호(COMP)의 상태 천이 시점(T1)부터 클락 신호(CLK)의 다음 에지(T2)까지의 시간 간격(TI1)에 대응되는 펄스(PRES)를 출력한다. 실시 예에 따라, 펄스 생성기(272)는 플립-플롭(flip-flop)으로 구현될 수 있다.
전압 생성기(274)는 펄스(PRES)의 폭에 비례하는 전압(VRES)을 출력한다.
실시 예에 따라, 전압(VRES)은 펄스(PRES)의 폭에 정비례 또는 반비례할 수 있다.
도 6은 도 5에 도시된 전압 생성기의 개략적인 회로도이다.
도 3 내지 도 6을 참조하면, 전압 생성기(274)는 기준 전류 원(275), 커패시터(276), 제1스위치(277), 버퍼(278), 및 제2스위치(279)를 포함하는 전류-전압 변환기로 구현될 수 있다.
제1스위치(277)는 펄스 생성기(272)로부터 출력된 펄스(PRES)에 응답하여 기준 전류 원(275)과 커패시터(276)의 접속을 제어할 수 있다.
예를 들어, 제1스위치(277)가 NMOS 트랜지스터로 구현될 때, 스위치(277)는 하이 레벨을 갖는 펄스(PRES)에 응답하여 기준 전류 원(275)과 커패시터(276)를 접속시키고 로우 레벨을 갖는 펄스(PRES)에 응답하여 기준 전류 원(275)과 커패시터 (276)를 분리한다.
제1스위치(277)는, 펄스(PRES)의 폭에 따라, 기준 전류 원(275)으로부터 출력된 전하를 커패시터(276)로의 전송을 제어할 수 있다.
버퍼(278)는 커패시터(276)에 충전된 전하에 따라 생성된 전압을 버퍼링하여 전압(VRES)을 출력한다. 초기화 시, 제2스위치(279)는 리셋 신호(RST)에 따라 커패시터(276)를 초기화, 예컨대 방전한다.
도 7은 도 3에 도시된 2-스텝 아날로그-디지털 변환 회로의 동작을 개념적으로 설명하기 위한 타이밍도이다.
도 3 내지 도 7을 참조하면, 비교기(220)는 램프 신호(RAMP)의 레벨과 입력 신호(INPUT)의 레벨을 서로 비교하고 비교 결과에 따라 비교 신호(COMP)를 출력한다.
펄스 발생기(272)는 시간 간격(TI1)에 대응되는 펄스 폭을 갖는 펄스(PRES)를 생성한다. 시간 간격(TI1) 동안, 전압 생성기(274)로부터 출력되는 전압(VRES)은 커패시터(276)에 충전되는 전하에 따라 증가한다.
실시 예에 따라, 전압(VRES)은 펄스(PRES)의 폭에 비례 또는 반비례할 수 있다.
상위 비트 카운터(240)는 램프 신호(RAMP)의 생성 시점(T3)부터 시점(T2')까지의 시간 간격(TI4)을 카운트하여 상위 비트 값들(UB)을 출력한다.
펄스 레지듀 변환부(260)는 전압(VRES)에 비례하는 디지털 비트들을 비트-단위 (bit-wise)로 반전하고 반전된 디지털 비트들을 하위 비트 값들(LB)로서 출력한다.
도 8은 도 3에 도시된 2-스텝 아날로그-디지털 변환 회로를 포함하는 이미지 센서의 일 실시 예를 나타내는 블록도이다.
도 8을 참조하면, 이미지 센서(300-1)는 2-스텝 아날로그-디지털 변환 회로 (200), 램프 신호 발생기(340-1), 및 픽셀(310-1)을 포함한다.
램프 신호 발생기(340)는 생성된 램프 신호(RAMP)를 2-스텝 아날로그-디지털 변환 회로(200)로 출력한다.
픽셀(310-1)은 광학적 신호를 전기적 신호로 변환하고 상기 전기적 신호를 입력 신호(INPUT)로서 2-스텝 아날로그-디지털 변환 회로(200)로 출력한다.
2-스텝 아날로그-디지털 변환 회로(200)는 램프 신호(RAMP)와 입력 신호 (INPUT)를 이용하여 상위 비트 값들(UB) 및 하위 비트 값들(LB)을 포함하는 출력 신호(OUTPUT)를 출력한다.
도 9는 도 3에 도시된 2-스텝 아날로그-디지털 변환 회로를 포함하는 이미지 센서의 다른 실시 예를 나타내는 블록도이다.
도 9를 참조하면, 이미지 센서(300-2)는 액티브 픽셀 어레이(active pixel array; 310), 로우 드라이버(row driver; 320), 상관 이중 샘플링(correlated double sampling(CDS)) 블록(330), 다수의 2-스텝 아날로그-디지털 변환 회로들 (200), 램프 신호 생성기(ramp signal generator; 340-2), 타이밍 생성기(timing generator; 350), 및 출력 버퍼(360)를 포함한다.
액티브 픽셀 어레이(310)는 매트릭스 형태의 다수의 픽셀들(311)을 포함하고, 각 픽셀(311)은 각 로우 라인과 각 컬럼 라인 사이에 접속된다.
픽셀 어레이(310)는 다수의 픽셀들(311) 각각을 이용하여 광학적 영상 신호를 전기적 픽셀 신호로 변환한다.
각 픽셀(311)은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 또는 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀로 구현될 수 있다.
실시 예에 따라, 각 픽셀(311)은 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode)일 수 있다.
로우 드라이버(320)는 액티브 픽셀 어레이(310)를 로우(row) 단위로 구동한다. 로우 드라이버(320)는 타이밍 생성기(350)로부터 출력된 로우 제어 신호들(예컨대, 로우 어드레스 신호들)를 디코딩하고, 디코딩 결과에 따라 액티브 픽셀 어레이(310)에 포함된 다수의 로우 라인들 중에서 적어도 어느 하나의 로우 라인을 구동한다.
CDS 블록(330)은 액티브 픽셀 어레이(310)에 포함된 다수의 컬럼 라인들 각각에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대해 CDS를 수행할 수 있다.
램프 신호 발생기(340-2)는 타이밍 생성기(350)로부터 출력된 제어 신호에 응답하여 램프 신호(RAMP)를 생성할 수 있다. 실시 예에 따라 램프 신호(RAMP)는 램핑-업(ramping-up) 또는 램핑-다운(ramping-down)될 수 있다.
타이밍 생성기(350)는 각 구성 요소(320, 200, 340-2)를 제어하기 위한 제어 신호를 출력할 수 있다.
출력 버퍼(360)는 2-스텝 아날로그-디지털 변환 회로(200)로부터 출력된 디지털 신호들을 출력한다. 출력 버퍼(360)는 컬럼 메모리 블록(361)과 감지 증폭기(362)를 포함하고, 컬럼 메모리 블록(361)은 다수의 메모리들(363)을 포함한다.
각 메모리(363)는 타이밍 생성기(350)로부터 출력된 제어 신호에 따라 각 2-스텝 아날로그-디지털 변환 회로(200)로부터 출력된 신호를 저장할 수 있다.
감지 증폭기(362)는 각 메모리(363)로부터 출력된 신호를 감지하여 증폭한다.
도 10은 도 8 또는 도 9에 도시된 이미지 센서를 포함하는 이미지 처리 장치의 일 실시 예를 나타내는 블록도이다.
이미지 처리 장치(400)는 이미지 센서(300-1 또는 300-2)와 이미지 센서 (300-1 또는 300-2)의 동작을 제어하기 위한 프로세서(420)를 포함할 수 있다.
이미지 처리 장치(400)는 이미지 센서(300-1 또는 300-2)에 의해서 처리된 신호를 저장할 수 있는 메모리 장치(440)를 포함할 수 있다. 메모리 장치(440)는 불휘발성 메모리 장치로 구현될 수 있다.
이미지 처리 장치(400)는 인터페이스(460)를 더 포함할 수 있다. 인터페이스 (460)는 디스플레이일 수 있다. 실시 예에 따라, 인터페이스(460)는 키보드, 마우스, 또는 터치 패드와 같은 입력 장치일 수 있다. 이미지 센서(300-1 또는 300-2)에 의하여 생성된 이미지 데이터는 프로세서(420)의 제어하에 메모리 장치(440)에 저장되거나 디스플레이를 통하여 디스플레이될 수 있다.
이미지 처리 장치(400)는 디지털 카메라, 디지털 카메라가 내장된 이동 장치 (portable device), 또는 디지털 카메라를 내장하는 전자 장치로 구현될 수 있다. 이미지 처리 장치(400)는 2차원 이미지 데이터 또는 3차원 이미지 데이터를 처리할 수 있다.
도 11은 도 8 또는 도 9에 도시된 이미지 센서를 포함하는 이미지 처리 장치의 다른 실시 예를 나타내는 블록도이다.
도 11을 참조하면, 이미지 처리 장치(1000)는 MIPI (mobile industry processor interface)를 사용 또는 지원할 수 있는 이동 장치, 예컨대 이동 전화기, 스마트폰, 테블릿 PC로 구현될 수 있다.
이미지 처리 장치(1000)는 애플리케이션 프로세서(1010), 이미지 센서(300-1 또는 300-2), 및 디스플레이(1050)를 포함한다.
애플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(300-1 또는 300-2)의 CSI 장치(1041)와 시리얼 통신할 수 있다.
애플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다.
이미지 처리 장치(1000)는 애플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 이미지 처리 장치(1000)는 PHY(1013)와 RF 칩 (1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
이미지 처리 장치(1000)는 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 이미지 처리 장치(1000)는 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.
도 12는 본 발명의 실시 예에 따른 2-스텝 아날로그-디지털 변환 방법을 나타내는 플로우 차트(flow chart)이다.
도 3부터 도 7, 및 도 12를 참조하면, 2-스텝 아날로그-디지털 변환 회로 (200)는 램프 신호(RAMP)와 입력 신호(INPUT)를 수신하고(S100), 램프 신호(RAMP)와 입력 신호(INPUT)을 서로 비교하고 비교 결과에 따라 비교 신호(COMP)를 생성한다(S120).
2-스텝 아날로그-디지털 변환 회로(200)는 램프 신호(RAMP)의 생성 시점(T3)부터 시점(T2')까지의 시간 간격(TI4)을 카운트하고 카운트 결과를 상위 비트 값들 (UB)로서 출력한다(S140).
2-스텝 아날로그-디지털 변환 회로(200)는 비교 신호(COMP)의 상태 천이 시점(T1)부터 클락 신호(CLK)의 다음 상태 천이 시점(T2)까지의 시간 간격(TI1)에 대응되는 펄스 폭을 갖는 펄스(PRES)를 생성한다(S160).
2-스텝 아날로그-디지털 변환 회로(200)는 펄스(PRES)의 폭에 따라 변하는 전압(VRES)을 생성한다(S180).
2-스텝 아날로그-디지털 변환 회로(200)는 전압(VRES)을 디지털 비트들로 변환하고, 변환된 디지털 비트들을 하위 비트 값들(LB)로서 출력한다(S200).
실시 예에 따라, 상위 비트 값들(UB) 및 하위 비트 값들(LB)는 순차적으로 출력 신호(OUTPUT)로서 출력될 수 있다(S220).
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
200; 2-스텝 아날로그-디지털 변환 회로
220; 비교기
240; 상위 비트 카운터
260; 펄스 레지듀 변환부
270; 전압 발생 회로
272; 펄스 생성기
274; 전압 생성기
280; 아날로그-디지털 컨버터

Claims (10)

  1. 램프 신호와 입력 신호를 비교하고 비교 신호를 출력하는 비교기;
    클락 신호에 응답하여, 상기 램프 신호의 생성 시점과, 상기 비교 신호의 상태 천이 시점의 바로 이전 상기 클락 신호의 제1 에지(edge)와의 제1 시간 간격에 대응하는 상위 비트 값들을 출력하는 상위 비트 카운터; 및
    상기 제1 에지와 상기 상태 천이 시점과의 제2 시간 간격에 대응하는 하위 비트 값들을 출력하는 펄스 레지듀(residue) 변환부를 포함하는 2-스텝 아날로그-디지털 변환 회로.
  2. 제1항에 있어서, 상기 펄스 레지듀 변환부는,
    상기 상태 천이 시점과 상기 상태 천이 시점의 바로 이후 상기 클락 신호의 제2 에지와의 제3 시간 간격에 비례하는 전압을 출력하는 전압 발생 회로; 및
    상기 전압을 디지털 비트들로 변환하고 상기 디지털 비트들을 상기 하위 비트 값들로서 출력하는 아날로그-디지털 컨버터(converter)를 포함하는 2-스텝 아날로그-디지털 변환 회로.
  3. 제2항에 있어서,
    상기 아날로그-디지털 컨버터는 플래시(flash) ADC(analog-digital converter), 축차 비교형(successive approximation) ADC, 알고리즘(algorithmic) ADC, 또는 파이프라인형(pipelined) ADC인 2-스텝 아날로그-디지털 변환 회로.
  4. 제2항에 있어서, 상기 전압 발생 회로는,
    상기 제3 시간 간격에 대응하는 펄스를 출력하는 펄스 생성기; 및
    상기 펄스의 폭에 비례하는 상기 전압을 출력하는 전압 생성기를 포함하는 2-스텝 아날로그-디지털 변환 회로.
  5. 제4항에 있어서,
    상기 펄스 생성기는 플립-플롭(flip-flop)인 2-스텝 아날로그-디지털 변환 회로.
  6. 제4항에 있어서, 상기 전압 생성기는,
    상기 펄스에 응답하여 기준 전류를 상기 전압으로 변환하는 전류-전압 변환기인 2-스텝 아날로그-디지털 변환 회로.
  7. 제4항에 있어서, 상기 전압 생성기는,
    기준 전류 원;
    커패시터;
    상기 펄스에 응답하여 상기 기준 전류 원과 상기 커패시터의 접속을 제어하는 스위치; 및
    상기 커패시터의 전압을 버퍼링하여 상기 전압을 출력하는 버퍼를 포함하는 2-스텝 아날로그-디지털 변환 회로.
  8. 램프 신호와 입력 신호를 비교하고 비교 신호를 출력하는 단계;
    상기 램프 신호의 생성 시점과, 상기 비교 신호의 상태 천이 시점의 바로 이전 클락 신호의 제1 에지와의 제1 시간 간격을 카운트한 값을 상위 비트 값들로서 출력하는 단계; 및
    상기 제1 에지와 상기 상태 천이 시점과의 제2 시간 간격에 대응하는 하위 비트 값들을 출력하는 단계를 포함하는 2-스텝 아날로그-디지털 변환 방법.
  9. 제8항에 있어서, 상기 하위 비트 값들을 출력하는 단계는,
    상기 상태 천이 시점과 상기 상태 천이 시점의 바로 이후 상기 클락 신호의 제2 에지와의 제3 시간 간격에 비례하는 전압을 생성하는 단계; 및
    상기 전압을 디지털 비트들로 변환하고 상기 디지털 비트들을 상기 하위 비트 값들로서 출력하는 단계를 포함하는 2-스텝 아날로그-디지털 변환 방법.
  10. 제9항에 있어서, 상기 전압을 생성하는 단계는,
    상기 제3 시간 간격에 대응되는 펄스 폭을 갖는 펄스를 생성하는 단계; 및
    상기 펄스 폭에 따라 변하는 전압을 생성하는 단계를 포함하는 2-스텝 아날로그-디지털 변환 방법.
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