JP3452004B2 - 差動増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳトランジ
スタを備え、且つＡＢ級で動作するプッシュプル出力増
幅回路に関する。本発明の装置は、例えば携帯電話機の
ように電池寿命を確保する必要のある省電力型機器に用
いて好適な差動増幅回路に関する。
スタを備え、且つＡＢ級で動作するプッシュプル出力増
幅回路に関する。本発明の装置は、例えば携帯電話機の
ように電池寿命を確保する必要のある省電力型機器に用
いて好適な差動増幅回路に関する。
【０００２】
【従来の技術】従来から、ＣＭＯＳトランジスタを備え
るプッシュプル出力増幅回路は広く用いられている。図
４は従来装置の回路図である。図において、入力回路１
は、カレントミラー回路を構成するトランジスタＴ２、
Ｔ５と、＋側入力信号ＩＮがゲート端子に入力されるト
ランジスタＴ６と、−側入力信号ＩＮがゲート端子に入
力されるトランジスタＴ３を有している。カレントミラ
ー回路は正電圧電源ＶDDと接続されている。バイアス回
路２は、動作バイアス点の設定用抵抗Ｒ１と、バイアス
電圧発生トランジスタＴ１を備えるもので、正電圧電源
ＶDDと基準電圧Ｖ ssとの間に挿入されている。トランジ
スタＴ４は、入力回路１にバイアス電流を供給する素子
である。レベルシフト回路３は、トランジスタＴ９、Ｔ
１０を備えている。出力回路４は、出力トランジスタＴ
７、Ｔ８を備えると共に、出力端子outを有している。
るプッシュプル出力増幅回路は広く用いられている。図
４は従来装置の回路図である。図において、入力回路１
は、カレントミラー回路を構成するトランジスタＴ２、
Ｔ５と、＋側入力信号ＩＮがゲート端子に入力されるト
ランジスタＴ６と、−側入力信号ＩＮがゲート端子に入
力されるトランジスタＴ３を有している。カレントミラ
ー回路は正電圧電源ＶDDと接続されている。バイアス回
路２は、動作バイアス点の設定用抵抗Ｒ１と、バイアス
電圧発生トランジスタＴ１を備えるもので、正電圧電源
ＶDDと基準電圧Ｖ ssとの間に挿入されている。トランジ
スタＴ４は、入力回路１にバイアス電流を供給する素子
である。レベルシフト回路３は、トランジスタＴ９、Ｔ
１０を備えている。出力回路４は、出力トランジスタＴ
７、Ｔ８を備えると共に、出力端子outを有している。
【０００３】このように構成された装置においては、バ
イアス回路２で正電圧電源ＶDDと基準電圧Ｖssとの差電
圧からトランジスタＴ１での電圧降下を差し引いた電圧
が抵抗Ｒ１に加わり、ＮＢ節点で抵抗Ｒ１とトランジス
タＴ１が接続された直流回路に電流が流れる。この電流
の大きさは、バイアス電圧の形でＮＢ節点を通して各素
子に供給され、各素子の動作点を決める。入力回路１で
は、トランジスタＴ３とＴ６、並びにトランジスタＴ２
とＴ５とは特性が相等しいものが用いられている。Ｎ３
節点は、トランジスタＴ５とトランジスタＴ６の共通接
続点で、Ｎ３節点電圧ＶN3は＋側入力信号電圧Ｖ+INと
−側入力信号電圧Ｖ-INとの差電圧（Ｖ+I N−Ｖ-IN）の
変化に応じて大きく変動する。即ち、トランジスタＴ
５、Ｔ６のドレイン電流ＩDとドレイン・ソース間電圧Ｖ
DSに起因する負荷抵抗を用いて、アクティブロードによ
り電圧利得を高めている。
イアス回路２で正電圧電源ＶDDと基準電圧Ｖssとの差電
圧からトランジスタＴ１での電圧降下を差し引いた電圧
が抵抗Ｒ１に加わり、ＮＢ節点で抵抗Ｒ１とトランジス
タＴ１が接続された直流回路に電流が流れる。この電流
の大きさは、バイアス電圧の形でＮＢ節点を通して各素
子に供給され、各素子の動作点を決める。入力回路１で
は、トランジスタＴ３とＴ６、並びにトランジスタＴ２
とＴ５とは特性が相等しいものが用いられている。Ｎ３
節点は、トランジスタＴ５とトランジスタＴ６の共通接
続点で、Ｎ３節点電圧ＶN3は＋側入力信号電圧Ｖ+INと
−側入力信号電圧Ｖ-INとの差電圧（Ｖ+I N−Ｖ-IN）の
変化に応じて大きく変動する。即ち、トランジスタＴ
５、Ｔ６のドレイン電流ＩDとドレイン・ソース間電圧Ｖ
DSに起因する負荷抵抗を用いて、アクティブロードによ
り電圧利得を高めている。
【０００４】出力回路４は、出力トランジスタＴ８が出
力トランジスタＴ７の負荷として動作するアクティブロ
ードとなっていると共に、出力トランジスタＴ８にはト
ランジスタＴ９を通して信号が加えられて動作する。出
力トランジスタＴ７はＮ３節点電圧ＶN3に応じて出力ト
ランジスタＴ７の電流が変化する。コンデンサＣｃは高
周波において利得を低下させて、発振を防止する。この
電流の変化はアクティブロードにより大振幅の信号に変
換されて出力端子outから出力される。レベルシフト回
路３は、入力回路１から供給される差電圧（Ｖ+IN−Ｖ
-IN）の電圧レベルを変換して、出力回路４に供給して
いる。
力トランジスタＴ７の負荷として動作するアクティブロ
ードとなっていると共に、出力トランジスタＴ８にはト
ランジスタＴ９を通して信号が加えられて動作する。出
力トランジスタＴ７はＮ３節点電圧ＶN3に応じて出力ト
ランジスタＴ７の電流が変化する。コンデンサＣｃは高
周波において利得を低下させて、発振を防止する。この
電流の変化はアクティブロードにより大振幅の信号に変
換されて出力端子outから出力される。レベルシフト回
路３は、入力回路１から供給される差電圧（Ｖ+IN−Ｖ
-IN）の電圧レベルを変換して、出力回路４に供給して
いる。
【０００５】そして、信号増幅をリニアに行うＡ級動作
をさせる場合には、入力信号の有無に拘わらず、常時バ
イアス電流を流す。他方、大電力増幅回路の場合にはＢ
級動作をさせるため、バイアス電圧をゼロ電圧として無
信号時にバイアス電流が流れるのを防止する。しかし、
Ｂ級動作ではゼロ電流付近における特性の非直線性に起
因するクロスオーバ歪が発生する。そこで、クロスオー
バ歪を防止する為、バイアス電流を僅かに流すＡＢ級動
作が用いられている。
をさせる場合には、入力信号の有無に拘わらず、常時バ
イアス電流を流す。他方、大電力増幅回路の場合にはＢ
級動作をさせるため、バイアス電圧をゼロ電圧として無
信号時にバイアス電流が流れるのを防止する。しかし、
Ｂ級動作ではゼロ電流付近における特性の非直線性に起
因するクロスオーバ歪が発生する。そこで、クロスオー
バ歪を防止する為、バイアス電流を僅かに流すＡＢ級動
作が用いられている。
【０００６】
【発明が解決しようとする課題】しかし、従来技術で
は、製造バラツキや電源変動などにより出力回路の動作
点が変動し、特性の変化を招きやすいという課題があっ
た。そこで、マージンを確保する為無信号時のバイアス
電流を僅かに流しているが、他方携帯電話では待受け時
間を一電池当りで100時間以上確保することが肝要にな
っていため、無信号時のバイアス電流を極力小さくする
必要がある。本発明は上述する課題を解決するもので、
製造バラツキや電源変動等があっても、出力回路の動作
点が安定であると共に、無信号時のバイアス電流が最大
出力電流と比較して極端に少なくて済む差動増幅回路を
提供することを目的とする。
は、製造バラツキや電源変動などにより出力回路の動作
点が変動し、特性の変化を招きやすいという課題があっ
た。そこで、マージンを確保する為無信号時のバイアス
電流を僅かに流しているが、他方携帯電話では待受け時
間を一電池当りで100時間以上確保することが肝要にな
っていため、無信号時のバイアス電流を極力小さくする
必要がある。本発明は上述する課題を解決するもので、
製造バラツキや電源変動等があっても、出力回路の動作
点が安定であると共に、無信号時のバイアス電流が最大
出力電流と比較して極端に少なくて済む差動増幅回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決する本発
明の差動増幅回路は、図１に示すように、＋側入力信号
と−側入力信号の差電圧信号を生成する入力回路１０
と、入力回路１０から供給される差電圧信号を入力し
て、該差電圧信号に応じたバイアス電圧を供給すると共
に、出力電流を帰還して該バイアス電圧をフィードバッ
ク制御するフィードバック・バイアス回路２０と、正電
圧源（Ｖ ＤＤ ）と基準電圧（ＧＮＤ、Ｖ ＳＳ ）との間に
接続された第１の出力トランジスタと第２の出力トラン
ジスタとを有し、該バイアス電圧に応じた出力電流を負
荷側に供給する出力回路３０と、前記第１の出力トラン
ジスタに流れる電流に対応する電流と前記第２の出力ト
ランジスタに流れる電流に対応する電流とを検出してフ
ィードバック・バイアス回路２０に供給する電流検出回
路４０とを具備し、前記フィードバック・バイアス回路
は、前記第１の出力トランジスタに流れる電流に対応す
る電流と、前記第２の出力トランジスタに流れる電流に
対応する電流とのうち、小さい方を出力して前記バイア
ス電圧を制御するものである。
明の差動増幅回路は、図１に示すように、＋側入力信号
と−側入力信号の差電圧信号を生成する入力回路１０
と、入力回路１０から供給される差電圧信号を入力し
て、該差電圧信号に応じたバイアス電圧を供給すると共
に、出力電流を帰還して該バイアス電圧をフィードバッ
ク制御するフィードバック・バイアス回路２０と、正電
圧源（Ｖ ＤＤ ）と基準電圧（ＧＮＤ、Ｖ ＳＳ ）との間に
接続された第１の出力トランジスタと第２の出力トラン
ジスタとを有し、該バイアス電圧に応じた出力電流を負
荷側に供給する出力回路３０と、前記第１の出力トラン
ジスタに流れる電流に対応する電流と前記第２の出力ト
ランジスタに流れる電流に対応する電流とを検出してフ
ィードバック・バイアス回路２０に供給する電流検出回
路４０とを具備し、前記フィードバック・バイアス回路
は、前記第１の出力トランジスタに流れる電流に対応す
る電流と、前記第２の出力トランジスタに流れる電流に
対応する電流とのうち、小さい方を出力して前記バイア
ス電圧を制御するものである。
【０００８】このように構成された装置において、フィ
ードバック・バイアス回路２０は入力回路１０に印加さ
れる信号が無信号であるときは最大出力電流と比較して
僅かな消費電力のバイアス電圧を出力回路に供給して、
ＡＢ級増幅を行う。電流検出回路４０が出力電流を検出
してフィードバック・バイアス回路２０に帰還し、フィ
ードバック・バイアス回路２０が出力電流を帰還してバ
イアス電圧を制御するフィードバック制御を行うので、
製造バラツキや電源変動等があっても、出力回路の動作
点が安定な差動増幅回路が得られる。
ードバック・バイアス回路２０は入力回路１０に印加さ
れる信号が無信号であるときは最大出力電流と比較して
僅かな消費電力のバイアス電圧を出力回路に供給して、
ＡＢ級増幅を行う。電流検出回路４０が出力電流を検出
してフィードバック・バイアス回路２０に帰還し、フィ
ードバック・バイアス回路２０が出力電流を帰還してバ
イアス電圧を制御するフィードバック制御を行うので、
製造バラツキや電源変動等があっても、出力回路の動作
点が安定な差動増幅回路が得られる。
【０００９】好ましくは、請求項２に記載のように、入
力回路１０は、＋側入力信号がゲート端子に入力される
第１のトランジスタＭＰ２と、−側入力信号がゲート端
子に入力される第２のトランジスタＭＰ１とを有し、該
第１及び第２のトランジスタのソース端子は定電流源ト
ランジスタＭＰ３を介して正電圧源ＶDDと接続され、ド
レイン端子が前記フィードバック・バイアス回路と接続
される構成とすると、第１及び第２のトランジスタの特
性を相等しくすることで、正確な差電圧信号が生成でき
る。
力回路１０は、＋側入力信号がゲート端子に入力される
第１のトランジスタＭＰ２と、−側入力信号がゲート端
子に入力される第２のトランジスタＭＰ１とを有し、該
第１及び第２のトランジスタのソース端子は定電流源ト
ランジスタＭＰ３を介して正電圧源ＶDDと接続され、ド
レイン端子が前記フィードバック・バイアス回路と接続
される構成とすると、第１及び第２のトランジスタの特
性を相等しくすることで、正確な差電圧信号が生成でき
る。
【００１０】好ましくは、請求項３に記載のように、出
力回路３０は、前記第１及び第２の出力トランジスタの
ゲート端子に対してフィードバック・バイアス回路２０
から供給されるバイアス電圧が印加されると共に、該第
１及び第２の出力トランジスタの共通に接続された端子
を出力端子とする構成とすると、第１及び第２の出力ト
ランジスタのアクティブロード作用により、バイアス電
圧の僅かな変動が大振幅の信号に変換されて出力端子か
ら出力される。
力回路３０は、前記第１及び第２の出力トランジスタの
ゲート端子に対してフィードバック・バイアス回路２０
から供給されるバイアス電圧が印加されると共に、該第
１及び第２の出力トランジスタの共通に接続された端子
を出力端子とする構成とすると、第１及び第２の出力ト
ランジスタのアクティブロード作用により、バイアス電
圧の僅かな変動が大振幅の信号に変換されて出力端子か
ら出力される。
【００１１】好ましくは、請求項４に記載のように、電
流検出回路４０は、第１の出力トランジスタＭＰ１７に
供給されるバイアス電圧がゲート端子に印加される第１
の電流検出用トランジスタＭＰ１６と、前記第２の出力
トランジスタＭＮ１１に供給されるバイアス電圧がゲー
ト端子に印加される第２の電流検出用トランジスタＭＮ
１０とを有し、前記第１及び第２の出力トランジスタは
カレントミラー回路を構成するトランジスタに接続され
た構成とすると、出力回路３０の出力電流をフィードバ
ック・バイアス回路２０に帰還するのに適したものとな
る。また請求項５に記載のように、電流検出回路４０
は、第１の出力トランジスタＭＰ１７に供給されるバイ
アス電圧がゲート端子に印加される電流制御トランジス
タＭＰ１２と、第２の出力トランジスタＭＮ１１に供給
されるバイアス電圧がゲート端子に印加される第３の電
流検出用トランジスタＭＮ２３とを有し、前記電流制御
トランジスタ及び第３の電流検出用トランジスタはカレ
ントミラー回路を構成するトランジスタに接続された構
成とすると、回路構成が請求項４に記載の構成に比較し
て簡単になる。
流検出回路４０は、第１の出力トランジスタＭＰ１７に
供給されるバイアス電圧がゲート端子に印加される第１
の電流検出用トランジスタＭＰ１６と、前記第２の出力
トランジスタＭＮ１１に供給されるバイアス電圧がゲー
ト端子に印加される第２の電流検出用トランジスタＭＮ
１０とを有し、前記第１及び第２の出力トランジスタは
カレントミラー回路を構成するトランジスタに接続され
た構成とすると、出力回路３０の出力電流をフィードバ
ック・バイアス回路２０に帰還するのに適したものとな
る。また請求項５に記載のように、電流検出回路４０
は、第１の出力トランジスタＭＰ１７に供給されるバイ
アス電圧がゲート端子に印加される電流制御トランジス
タＭＰ１２と、第２の出力トランジスタＭＮ１１に供給
されるバイアス電圧がゲート端子に印加される第３の電
流検出用トランジスタＭＮ２３とを有し、前記電流制御
トランジスタ及び第３の電流検出用トランジスタはカレ
ントミラー回路を構成するトランジスタに接続された構
成とすると、回路構成が請求項４に記載の構成に比較し
て簡単になる。
【００１２】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１は、本発明の一実施の形態を説
明する構成ブロック図である。図において、入力回路１
０は、−側入力信号ＩＮがゲート端子に入力されるＰチ
ャンネルトランジスタＭＰ１と、＋側入力信号ＩＮがゲ
ート端子に入力されるＰチャンネルトランジスタＭＰ２
とを有している。トランジスタＭＰ１、２はソース端子
が定電流源を介して正電圧電源ＶDDと接続され、ドレイ
ン端子がフィードバック・バイアス回路２０と接続され
ている。
の形態を説明する。図１は、本発明の一実施の形態を説
明する構成ブロック図である。図において、入力回路１
０は、−側入力信号ＩＮがゲート端子に入力されるＰチ
ャンネルトランジスタＭＰ１と、＋側入力信号ＩＮがゲ
ート端子に入力されるＰチャンネルトランジスタＭＰ２
とを有している。トランジスタＭＰ１、２はソース端子
が定電流源を介して正電圧電源ＶDDと接続され、ドレイ
ン端子がフィードバック・バイアス回路２０と接続され
ている。
【００１３】フィードバック・バイアス回路２０は、入
力回路１０に入力される＋側入力信号ＩＮと−側入力信
号ＩＮとの差動電圧に応じた制御信号を出力回路３０に
供給すると共に、電流検出回路４０から帰還される電流
検出信号を用いてフィードバック制御をしている。電流
検出回路４０は、電流検出用Ｐチャンネルトランジスタ
ＭＰ１６と電流検出用ＮチャンネルトランジスタＭＮ１
０を有している。電流検出用Ｐチャンネルトランジスタ
ＭＰ１６は、ゲート端子がフィードバック・バイアス回
路２０のＰチャンネル出力トランジスタＭＰ１７に供給
する制御出力電圧端と接続され、ソース端子が正電圧電
源ＶDDと接続され、ドレイン端子がフィードバック・バ
イアス回路２０の帰還端子と接続される。電流検出用Ｎ
チャンネルトランジスタＭＮ１０は、ゲート端子がフィ
ードバック・バイアス回路２０のＮチャンネル出力トラ
ンジスタＭＮ１１に供給する制御出力電圧端と接続さ
れ、ソース端子がフィードバック・バイアス回路２０と
接続され、ドレイン端子が接地されている。
力回路１０に入力される＋側入力信号ＩＮと−側入力信
号ＩＮとの差動電圧に応じた制御信号を出力回路３０に
供給すると共に、電流検出回路４０から帰還される電流
検出信号を用いてフィードバック制御をしている。電流
検出回路４０は、電流検出用Ｐチャンネルトランジスタ
ＭＰ１６と電流検出用ＮチャンネルトランジスタＭＮ１
０を有している。電流検出用Ｐチャンネルトランジスタ
ＭＰ１６は、ゲート端子がフィードバック・バイアス回
路２０のＰチャンネル出力トランジスタＭＰ１７に供給
する制御出力電圧端と接続され、ソース端子が正電圧電
源ＶDDと接続され、ドレイン端子がフィードバック・バ
イアス回路２０の帰還端子と接続される。電流検出用Ｎ
チャンネルトランジスタＭＮ１０は、ゲート端子がフィ
ードバック・バイアス回路２０のＮチャンネル出力トラ
ンジスタＭＮ１１に供給する制御出力電圧端と接続さ
れ、ソース端子がフィードバック・バイアス回路２０と
接続され、ドレイン端子が接地されている。
【００１４】出力回路３０は、Ｐチャンネル出力トラン
ジスタＭＰ１７とＮチャンネル出力トランジスタＭＮ１
１を有している。Ｐチャンネル出力トランジスタＭＰ１
７は、ゲート端子がフィードバック・バイアス回路２０
の制御出力電圧端と接続され、ソース端子が正電圧電源
ＶDDと接続され、ドレイン端子が負荷出力端子outと接
続されている。Ｎチャンネル出力トランジスタＭＮ１１
は、ゲート端子がフィードバック・バイアス回路２０の
制御出力電圧端と接続され、ソース端子が負荷出力端子
outと接続され、ドレイン端子が接地されている。
ジスタＭＰ１７とＮチャンネル出力トランジスタＭＮ１
１を有している。Ｐチャンネル出力トランジスタＭＰ１
７は、ゲート端子がフィードバック・バイアス回路２０
の制御出力電圧端と接続され、ソース端子が正電圧電源
ＶDDと接続され、ドレイン端子が負荷出力端子outと接
続されている。Ｎチャンネル出力トランジスタＭＮ１１
は、ゲート端子がフィードバック・バイアス回路２０の
制御出力電圧端と接続され、ソース端子が負荷出力端子
outと接続され、ドレイン端子が接地されている。
【００１５】このように構成された装置の動作を次に説
明する。入力回路１０からの差動入力がない場合、フィ
ードバック・バイアス回路２０の出力電流（電流検出回
路４０の検出電流）はｉとなり、出力回路３０には電流
Ｉが流れる。この出力回路３０の電流Ｉはいくらでも良
いのであるが、出力電流Ｉoutがない状態では無駄な電
流である為小さな電流としたい。
明する。入力回路１０からの差動入力がない場合、フィ
ードバック・バイアス回路２０の出力電流（電流検出回
路４０の検出電流）はｉとなり、出力回路３０には電流
Ｉが流れる。この出力回路３０の電流Ｉはいくらでも良
いのであるが、出力電流Ｉoutがない状態では無駄な電
流である為小さな電流としたい。
【００１６】そこで、電流検出回路４０でカレントミラ
ーによる電流検出をして、その検出電流が一定値となる
ように、フィードバック・バイアス回路２０にて制御す
る。入力回路１０からの差動入力電流が＋側又は−側か
に応じて、フィードバック・バイアス回路２０の制御出
力電圧、即ち出力トランジスタのゲート電圧は、差動入
力電流と同じ符号の電圧出力に変換され、出力回路３０
に接続される負荷を駆動する。
ーによる電流検出をして、その検出電流が一定値となる
ように、フィードバック・バイアス回路２０にて制御す
る。入力回路１０からの差動入力電流が＋側又は−側か
に応じて、フィードバック・バイアス回路２０の制御出
力電圧、即ち出力トランジスタのゲート電圧は、差動入
力電流と同じ符号の電圧出力に変換され、出力回路３０
に接続される負荷を駆動する。
【００１７】出力回路３０が負荷に電流を流し込んでい
るとき、Ｐチャンネル出力トランジスタＭＰ１７には電
流Ｉ＋Ｉoutが流れ、電流検出用Ｐチャンネルトランジ
スタＭＰ１６も大きな電流を検出する。このとき、Ｎチ
ャンネル出力トランジスタＭＮ１１には電流Ｉが流れて
おり、電流検出用ＮチャンネルトランジスタＭＮ１０も
この電流Ｉに対応する電流を検出する。フィードバック
・バイアス回路２０は、電流検出用Ｐチャンネルトラン
ジスタＭＰ１６と電流検出用Ｎチャンネルトランジスタ
ＭＮ１０の検出電流の小さい方を出力して、それを制御
するように動作し、出力電流Ｉoutを下げるようなこと
はない。
るとき、Ｐチャンネル出力トランジスタＭＰ１７には電
流Ｉ＋Ｉoutが流れ、電流検出用Ｐチャンネルトランジ
スタＭＰ１６も大きな電流を検出する。このとき、Ｎチ
ャンネル出力トランジスタＭＮ１１には電流Ｉが流れて
おり、電流検出用ＮチャンネルトランジスタＭＮ１０も
この電流Ｉに対応する電流を検出する。フィードバック
・バイアス回路２０は、電流検出用Ｐチャンネルトラン
ジスタＭＰ１６と電流検出用Ｎチャンネルトランジスタ
ＭＮ１０の検出電流の小さい方を出力して、それを制御
するように動作し、出力電流Ｉoutを下げるようなこと
はない。
【００１８】続いて、本発明を実施する具体的な回路に
ついて説明する。図２は本発明の第１の実施の形態を説
明する回路図である。入力回路１０は、−側入力信号Ｉ
Ｎがゲート端子に入力されるＰチャンネルトランジスタ
ＭＰ１と、＋側入力信号ＩＰがゲート端子に入力される
ＰチャンネルトランジスタＭＰ２とを有している。トラ
ンジスタＭＰ１、２はソース端子がトランジスタＭＰ３
を介して正電圧電源Ｖ DDと接続されている。トランジス
タＭＰ３は、パワー断信号ＰＤＮに応じてオンオフする
トランジスタＭＰ２０によりオンオフされて、差動増幅
回路のオンオフをパワー断信号ＰＤと連動させている。
なお、パワー断信号ＰＤは差動増幅回路の装着される電
源スイッチ等から供給されるもので、トランジスタの極
性に応じて正相のＰＤＰと逆相のＰＤＮが生成されてい
る。
ついて説明する。図２は本発明の第１の実施の形態を説
明する回路図である。入力回路１０は、−側入力信号Ｉ
Ｎがゲート端子に入力されるＰチャンネルトランジスタ
ＭＰ１と、＋側入力信号ＩＰがゲート端子に入力される
ＰチャンネルトランジスタＭＰ２とを有している。トラ
ンジスタＭＰ１、２はソース端子がトランジスタＭＰ３
を介して正電圧電源Ｖ DDと接続されている。トランジス
タＭＰ３は、パワー断信号ＰＤＮに応じてオンオフする
トランジスタＭＰ２０によりオンオフされて、差動増幅
回路のオンオフをパワー断信号ＰＤと連動させている。
なお、パワー断信号ＰＤは差動増幅回路の装着される電
源スイッチ等から供給されるもので、トランジスタの極
性に応じて正相のＰＤＰと逆相のＰＤＮが生成されてい
る。
【００１９】フィードバック・バイアス回路２０は、ト
ランジスタＭＰ３と連動してオンオフするトランジスタ
ＭＰ８、９、１０、１１、１８を有している。また、パ
ワー断信号ＰＤＮはトランジスタＭＰ２１のゲート端子
にも入力されており、トランジスタＭＰ４、５、６、７
がトランジスタＭＰ２１と連動してオンオフする。パワ
ー断信号ＰＤＰはトランジスタＭＮ１５のゲート端子に
入力されており、トランジスタＭＮ１２、１３、１４が
トランジスタＭＮ１５と連動してオンオフする。パワー
断信号ＰＤＰはトランジスタＭＮ１９のゲート端子にも
入力されており、電流基準信号ＩrefをトランジスタＭ
Ｎ１２のゲート端子に印加するかのオンオフをしてい
る。なお、トランジスタＭＮ１３、１４、１５はカレン
トミラー回路を構成している。
ランジスタＭＰ３と連動してオンオフするトランジスタ
ＭＰ８、９、１０、１１、１８を有している。また、パ
ワー断信号ＰＤＮはトランジスタＭＰ２１のゲート端子
にも入力されており、トランジスタＭＰ４、５、６、７
がトランジスタＭＰ２１と連動してオンオフする。パワ
ー断信号ＰＤＰはトランジスタＭＮ１５のゲート端子に
入力されており、トランジスタＭＮ１２、１３、１４が
トランジスタＭＮ１５と連動してオンオフする。パワー
断信号ＰＤＰはトランジスタＭＮ１９のゲート端子にも
入力されており、電流基準信号ＩrefをトランジスタＭ
Ｎ１２のゲート端子に印加するかのオンオフをしてい
る。なお、トランジスタＭＮ１３、１４、１５はカレン
トミラー回路を構成している。
【００２０】トランジスタＭＰ５とＭＰ８、トランジス
タＭＰ６とＭＰ９、並びにトランジスタＭＰ７とＭＰ１
０はカスケードを構成しており、低電圧で動作する。ト
ランジスタＭＰ６、７は折返しカスケード回路の出力イ
ンピーダンスを大きくする。トランジスタＭＰ１１のド
レイン端子は、トランジスタＭＮ３、ＭＮ４、ＭＮ６の
ゲート端子と接続されている。トランジスタＭＰ１１に
は基準電流ｉが流れるので、トランジスタＭＮ６により
電流／電圧変換して、トランジスタＭＮ３とＭＮ４をバ
イアスし、トランジスタＭＮ１とＭＮ２と折返しカスケ
ード回路を構成して、出力インピーダンスを大きくしゲ
インを高める。
タＭＰ６とＭＰ９、並びにトランジスタＭＰ７とＭＰ１
０はカスケードを構成しており、低電圧で動作する。ト
ランジスタＭＰ６、７は折返しカスケード回路の出力イ
ンピーダンスを大きくする。トランジスタＭＰ１１のド
レイン端子は、トランジスタＭＮ３、ＭＮ４、ＭＮ６の
ゲート端子と接続されている。トランジスタＭＰ１１に
は基準電流ｉが流れるので、トランジスタＭＮ６により
電流／電圧変換して、トランジスタＭＮ３とＭＮ４をバ
イアスし、トランジスタＭＮ１とＭＮ２と折返しカスケ
ード回路を構成して、出力インピーダンスを大きくしゲ
インを高める。
【００２１】トランジスタＭＮ１は、ドレイン端子がＰ
チャンネルトランジスタＭＰ１のドレイン端子とトラン
ジスタＭＮ３のソース端子と接続され、ソース端子が接
地されている。トランジスタＭＮ２は、ドレイン端子が
ＰチャンネルトランジスタＭＰ２のドレイン端子とトラ
ンジスタＭＮ４、ＭＮ５のソース端子と接続され、ソー
ス端子が接地されている。トランジスタＭＮ１、ＭＮ２
のゲート端子は、トランジスタＭＮ３のドレイン端子と
トランジスタＭＰ５のドレイン端子の共通接続点と接続
されている。トランジスタＭＮ４のドレイン端子は、ト
ランジスタＭＰ６のドレイン端子と接続されると共に、
Ｐチャンネル出力トランジスタＭＰ１７のゲート端子と
接続されている。トランジスタＭＮ５のドレイン端子
は、トランジスタＭＰ７のドレイン端子と接続されると
共に、Ｎチャンネル出力トランジスタＭＮ１１のゲート
端子と接続されている。
チャンネルトランジスタＭＰ１のドレイン端子とトラン
ジスタＭＮ３のソース端子と接続され、ソース端子が接
地されている。トランジスタＭＮ２は、ドレイン端子が
ＰチャンネルトランジスタＭＰ２のドレイン端子とトラ
ンジスタＭＮ４、ＭＮ５のソース端子と接続され、ソー
ス端子が接地されている。トランジスタＭＮ１、ＭＮ２
のゲート端子は、トランジスタＭＮ３のドレイン端子と
トランジスタＭＰ５のドレイン端子の共通接続点と接続
されている。トランジスタＭＮ４のドレイン端子は、ト
ランジスタＭＰ６のドレイン端子と接続されると共に、
Ｐチャンネル出力トランジスタＭＰ１７のゲート端子と
接続されている。トランジスタＭＮ５のドレイン端子
は、トランジスタＭＰ７のドレイン端子と接続されると
共に、Ｎチャンネル出力トランジスタＭＮ１１のゲート
端子と接続されている。
【００２２】出力回路３０には、Ｐチャンネル出力トラ
ンジスタＭＰ１７のドレイン−ゲート間に、位相補償用
の抵抗Ｒ２とコンデンサＣ２のＣＲ回路が設けられてい
る。また、Ｎチャンネル出力トランジスタＭＮ１１のド
レイン−ゲート間に、位相補償用の抵抗Ｒ３とコンデン
サＣ３のＣＲ回路が設けられている。電流検出回路４０
は、カレントミラー回路を構成するトランジスタＭＰ１
３、ＭＰ１４、ＭＰ１５を有している。電流検出用Ｐチ
ャンネルトランジスタＭＰ１６は、ゲート端子がＰチャ
ンネル出力トランジスタＭＰ１７のゲート端子と接続さ
れ、ソース端子がトランジスタＭＰ１５のドレイン端子
と接続され、ドレイン端子がトランジスタＭＮ９を介し
て接地されている。電流検出用Ｎチャンネルトランジス
タＭＮ１０は、ゲート端子がＮチャンネル出力トランジ
スタＭＮ１１のゲート端子と接続され、ソース端子がト
ランジスタＭＮ８のドレイン端子と接続され、ドレイン
端子がトランジスタＭＰ１４を介して正電圧電源ＶDDと
接続されている。トランジスタＭＮ７は、カレントミラ
ー回路を流れる電流をトランジスタＭＰ１３を用いて検
知し、さらにトランジスタＭＰ１２によりＰチャンネル
出力トランジスタＭＰ１７のゲート端子電圧を反映させ
て、電流／電圧変換してトランジスタＭＮ５のゲート端
子に帰還するものである。
ンジスタＭＰ１７のドレイン−ゲート間に、位相補償用
の抵抗Ｒ２とコンデンサＣ２のＣＲ回路が設けられてい
る。また、Ｎチャンネル出力トランジスタＭＮ１１のド
レイン−ゲート間に、位相補償用の抵抗Ｒ３とコンデン
サＣ３のＣＲ回路が設けられている。電流検出回路４０
は、カレントミラー回路を構成するトランジスタＭＰ１
３、ＭＰ１４、ＭＰ１５を有している。電流検出用Ｐチ
ャンネルトランジスタＭＰ１６は、ゲート端子がＰチャ
ンネル出力トランジスタＭＰ１７のゲート端子と接続さ
れ、ソース端子がトランジスタＭＰ１５のドレイン端子
と接続され、ドレイン端子がトランジスタＭＮ９を介し
て接地されている。電流検出用Ｎチャンネルトランジス
タＭＮ１０は、ゲート端子がＮチャンネル出力トランジ
スタＭＮ１１のゲート端子と接続され、ソース端子がト
ランジスタＭＮ８のドレイン端子と接続され、ドレイン
端子がトランジスタＭＰ１４を介して正電圧電源ＶDDと
接続されている。トランジスタＭＮ７は、カレントミラ
ー回路を流れる電流をトランジスタＭＰ１３を用いて検
知し、さらにトランジスタＭＰ１２によりＰチャンネル
出力トランジスタＭＰ１７のゲート端子電圧を反映させ
て、電流／電圧変換してトランジスタＭＮ５のゲート端
子に帰還するものである。
【００２３】このように構成された装置においては、ト
ランジスタＭＮ６とＭＮ７の電流は、そのサイズ比にな
る様に制御され、出力回路の電流Ｉを小さくすることで
消費電流を少なくすることができる。この出力回路の電
流Ｉを最大出力電流の数百分の１とすることで、無信号
時の消費電流は少なくて済む。
ランジスタＭＮ６とＭＮ７の電流は、そのサイズ比にな
る様に制御され、出力回路の電流Ｉを小さくすることで
消費電流を少なくすることができる。この出力回路の電
流Ｉを最大出力電流の数百分の１とすることで、無信号
時の消費電流は少なくて済む。
【００２４】図３は本発明の第２の実施の形態を説明す
る回路図である。第２の実施の形態は、第１の実施の形
態と比較すると、電流検出回路４０が簡素化されてい
る。電流検出回路４０は、カレントミラー回路を構成す
るトランジスタＭＰ１３、ＭＰ１４と、電流制限用の抵
抗Ｒ４、トランジスタＭＰ１２、並びにトランジスタＭ
Ｎ７、ＭＮ２３を有している。電流制御トランジスタＭ
Ｐ１２は、出力トランジスタＭＰ１７に供給されるバイ
アス電圧がゲート端子に印加され、正電圧源ＶDDの電圧
がトランジスタＭＰ１３を介してソース端子に印加され
る。電流検出用トランジスタＭＮ２３は、ゲート端子に
出力トランジスタＭＮ１１に供給されるバイアス電圧が
印加され、ソース端子が接地され、ドレイン端子は抵抗
Ｒ４とトランジスタＭＰ１４を介して正電圧源ＶDDと接
続されている。トランジスタＭＮ７は、第１の実施の形
態と同様である。
る回路図である。第２の実施の形態は、第１の実施の形
態と比較すると、電流検出回路４０が簡素化されてい
る。電流検出回路４０は、カレントミラー回路を構成す
るトランジスタＭＰ１３、ＭＰ１４と、電流制限用の抵
抗Ｒ４、トランジスタＭＰ１２、並びにトランジスタＭ
Ｎ７、ＭＮ２３を有している。電流制御トランジスタＭ
Ｐ１２は、出力トランジスタＭＰ１７に供給されるバイ
アス電圧がゲート端子に印加され、正電圧源ＶDDの電圧
がトランジスタＭＰ１３を介してソース端子に印加され
る。電流検出用トランジスタＭＮ２３は、ゲート端子に
出力トランジスタＭＮ１１に供給されるバイアス電圧が
印加され、ソース端子が接地され、ドレイン端子は抵抗
Ｒ４とトランジスタＭＰ１４を介して正電圧源ＶDDと接
続されている。トランジスタＭＮ７は、第１の実施の形
態と同様である。
【００２５】このように回路構成しても、無信号時のバ
イアス電流が極端に少なく、且つ大信号時には大電流が
得られる差動増幅回路が提供できる。尚、上記実施例に
おいてはフィードバック・バイアス回路と電流検出回路
としてＣＭＯＳトランジスタを用いる場合を示したが、
本発明はこれに限定されるものではなく、要するに省電
力動作が可能で増幅率の高い素子である他の形式の増幅
素子を用いてもよい。
イアス電流が極端に少なく、且つ大信号時には大電流が
得られる差動増幅回路が提供できる。尚、上記実施例に
おいてはフィードバック・バイアス回路と電流検出回路
としてＣＭＯＳトランジスタを用いる場合を示したが、
本発明はこれに限定されるものではなく、要するに省電
力動作が可能で増幅率の高い素子である他の形式の増幅
素子を用いてもよい。
【００２６】
【発明の効果】以上説明したように、本発明の差動増幅
回路によれば、フィードバック・バイアス回路は入力回
路に印加される信号が無信号であるときは、最大出力電
流と比較して僅かな消費電流のバイアス電圧を出力回路
に供給してＡＢ級増幅を行うため、無信号時の消費電流
が最大出力電流と比較して極端に少なくて済むから電池
寿命が長く確保でき、特に携帯電話機や携帯用ゲーム機
器に用いて好適である。また、電流検出回路が出力電流
を検出してフィードバック・バイアス回路に帰還し、フ
ィードバック・バイアス回路が出力電流を帰還してバイ
アス電圧を制御するフィードバック制御を行う構成とし
たので、製造バラツキや電源変動等があっても、出力回
路の動作点が安定な差動増幅回路が得られる。
回路によれば、フィードバック・バイアス回路は入力回
路に印加される信号が無信号であるときは、最大出力電
流と比較して僅かな消費電流のバイアス電圧を出力回路
に供給してＡＢ級増幅を行うため、無信号時の消費電流
が最大出力電流と比較して極端に少なくて済むから電池
寿命が長く確保でき、特に携帯電話機や携帯用ゲーム機
器に用いて好適である。また、電流検出回路が出力電流
を検出してフィードバック・バイアス回路に帰還し、フ
ィードバック・バイアス回路が出力電流を帰還してバイ
アス電圧を制御するフィードバック制御を行う構成とし
たので、製造バラツキや電源変動等があっても、出力回
路の動作点が安定な差動増幅回路が得られる。
【図１】 本発明の一実施の形態を説明する構成ブロッ
ク図である。
ク図である。
【図２】 本発明の第１の実施の形態を説明する回路図
である。
である。
【図３】 本発明の第２の実施の形態を説明する回路図
である。
である。
【図４】 従来装置の回路図である。
１０ 入力回路
２０ フィードバック・バイアス回路
３０ 出力回路
４０ 電流検出回路
ＭＮ１０ 電流検出用Ｎチャンネルトランジスタ
ＭＮ１１ Ｎチャンネル出力トランジスタ
ＭＰ１ ＋側入力信号用トランジスタ
ＭＰ２ −側入力信号用トランジスタ
ＭＰ１６ 電流検出用Ｐチャンネルトランジスタ
ＭＰ１７ Ｐチャンネル出力トランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
H03F 3/30
Claims (5)
- 【請求項１】 ＋側入力信号と−側入力信号の差電圧信
号を生成する入力回路と、 該入力回路から供給される差電圧信号を入力して、該差
電圧信号に応じたバイアス電圧を供給すると共に、出力
電流を帰還して該バイアス電圧をフィードバック制御す
るフィードバック・バイアス回路と、正電圧源（Ｖ ＤＤ ）と基準電圧（ＧＮＤ、Ｖ ＳＳ ）との
間に接続された第１の出力トランジスタと第２の出力ト
ランジスタとを有し、 該バイアス電圧に応じた出力電流
を負荷側に供給する出力回路と、前記第１の出力トランジスタに流れる電流に対応する電
流と前記第２の出力トランジスタに流れる電流に対応す
る電流と を検出して該フィードバック・バイアス回路に
供給する電流検出回路と、 を備え、前記フィードバック・バイアス回路は、前記第
１の出力トランジスタに流れる電流に対応する電流と、
前記第２の出力トランジスタに流れる電流に対応する電
流とのうち、小さい方を出力して前記バイアス電圧を制
御することを特徴とする差動増幅回路。 - 【請求項２】 前記入力回路は、＋側入力信号がゲート
端子に入力される第１のトランジスタ（ＭＰ２）と、−
側入力信号がゲート端子に入力される第２のトランジス
タ（ＭＰ１）とを有し、該第１及び第２のトランジスタ
のソース端子は定電流源トランジスタ（ＭＰ３）を介し
て正電圧源（ＶＤＤ）と接続され、ドレイン端子が前記
フィードバック・バイアス回路と接続されることを特徴
とする請求項１に記載の差動増幅回路。 - 【請求項３】 前記出力回路は、前記第１及び第２の出
力トランジスタのゲート端子に対して前記フィードバッ
ク・バイアス回路から供給されるバイアス電圧が印加さ
れると共に、該第１及び第２の出力トランジスタの共通
に接続された端子を出力端子とすることを特徴とする請
求項１又は請求項２に記載の差動増幅回路。 - 【請求項４】 前記電流検出回路は、前記第１の出力ト
ランジスタに供給されるバイアス電圧がゲート端子に印
加される第１の電流検出用トランジスタ（ＭＰ１６）
と、前記第２の出力トランジスタに供給されるバイアス
電圧がゲート端子に印加される第２の電流検出用トラン
ジスタ（ＭＮ１０）とを有し、前記第１及び第２の電流
検出用トランジスタはカレントミラー回路を構成するト
ランジスタに接続されたことを特徴とする請求項３に記
載の差動増幅回路。 - 【請求項５】 前記電流検出回路は、前記第１の出力ト
ランジスタに供給されるバイアス電圧がゲート端子に印
加される電流制御トランジスタ（ＭＰ１２）と、前記第
２の出力トランジスタに供給されるバイアス電圧がゲー
ト端子に印加される第３の電流検出用トランジスタ（Ｍ
Ｎ２３）とを有し、前記電流制御トランジスタ及び第３
の電流検出用トランジスタはカレントミラー回路を構成
するトランジスタに接続されたことを特徴とする請求項
３に記載の差動増幅回路。
Priority Applications (11)
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|---|---|---|---|
| JP34394799A JP3452004B2 (ja) | 1999-12-02 | 1999-12-02 | 差動増幅回路 |
| PCT/JP2000/008512 WO2001041301A1 (fr) | 1999-12-02 | 2000-12-01 | Amplificateur differentiel |
| EP07013797A EP1850476B1 (en) | 1999-12-02 | 2000-12-01 | Differential amplifier circuit |
| KR10-2002-7006782A KR100508641B1 (ko) | 1999-12-02 | 2000-12-01 | 차동 증폭 회로 |
| CNB008163588A CN1210865C (zh) | 1999-12-02 | 2000-12-01 | 差动放大电路 |
| EP00978050A EP1239585B1 (en) | 1999-12-02 | 2000-12-01 | Differential amplifier |
| AU15565/01A AU1556501A (en) | 1999-12-02 | 2000-12-01 | Differential amplifier |
| US10/148,537 US6542033B2 (en) | 1999-12-02 | 2000-12-01 | Differential amplifier circuit requiring small amount of bias current in a non-signal mode |
| DE60045802T DE60045802D1 (de) | 1999-12-02 | 2000-12-01 | Differenzverstärkerschaltung |
| DE60036727T DE60036727T2 (de) | 1999-12-02 | 2000-12-01 | Differentialverstärker |
| HK03103282A HK1051263A1 (en) | 1999-12-02 | 2003-05-10 | Differential amplifier circuit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34394799A JP3452004B2 (ja) | 1999-12-02 | 1999-12-02 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001160722A JP2001160722A (ja) | 2001-06-12 |
| JP3452004B2 true JP3452004B2 (ja) | 2003-09-29 |
Family
ID=18365477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34394799A Expired - Fee Related JP3452004B2 (ja) | 1999-12-02 | 1999-12-02 | 差動増幅回路 |
Country Status (9)
| Country | Link |
|---|---|
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| EP (2) | EP1850476B1 (ja) |
| JP (1) | JP3452004B2 (ja) |
| KR (1) | KR100508641B1 (ja) |
| CN (1) | CN1210865C (ja) |
| AU (1) | AU1556501A (ja) |
| DE (2) | DE60036727T2 (ja) |
| HK (1) | HK1051263A1 (ja) |
| WO (1) | WO2001041301A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100771858B1 (ko) | 2004-07-13 | 2007-11-01 | 삼성전자주식회사 | 정지 전류 및 출력 전류의 제어가 용이한 ａｂ급 증폭 회로 |
| KR101098442B1 (ko) * | 2004-09-09 | 2011-12-26 | 매그나칩 반도체 유한회사 | 슬루율 자동보정 ａｂ급 증폭기 |
| US7454086B2 (en) * | 2004-09-28 | 2008-11-18 | Ricoh Company, Ltd. | Techniques for positioning images in electronic documents |
| JP4559908B2 (ja) * | 2005-05-11 | 2010-10-13 | 旭化成エレクトロニクス株式会社 | 演算増幅器 |
| US7705671B1 (en) * | 2006-07-28 | 2010-04-27 | National Semiconductor Corporation | Audio amplifier having an input stage with a supply-independent reference voltage |
| KR20090015249A (ko) * | 2007-08-08 | 2009-02-12 | 삼성전자주식회사 | 차동 증폭기, 및 상기 차동 증폭기의 신호들 증폭 방법, 및상기 차동 증폭기를 포함하는 디스플레이 구동 장치 |
| US7800447B2 (en) * | 2007-10-18 | 2010-09-21 | Analog Devices, Inc. | Operational amplifier with improved current monitoring and scalable output |
| CN101577529B (zh) * | 2008-05-09 | 2016-01-27 | 立锜科技股份有限公司 | 具有可变偏压点控制的ab类输出级及其方法 |
| FR2974690B1 (fr) | 2011-04-27 | 2013-05-10 | Easii Ic | Amplificateur |
| CN102368680B (zh) * | 2011-09-30 | 2014-10-08 | 烽火通信科技股份有限公司 | 电流反馈运算放大器电路 |
| KR101363818B1 (ko) | 2012-12-20 | 2014-02-18 | 숭실대학교산학협력단 | 고조파 감쇄를 위한 전력 증폭기 |
| CN103529892A (zh) * | 2013-09-22 | 2014-01-22 | 江苏芯创意电子科技有限公司 | Ab类输出级偏置电路 |
| JP2018029300A (ja) * | 2016-08-19 | 2018-02-22 | 東芝メモリ株式会社 | 半導体装置 |
| WO2020129184A1 (ja) * | 2018-12-19 | 2020-06-25 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
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