JP2022155007A - 出力回路、表示ドライバ及び表示装置 - Google Patents

Abstract

【目的】正極性及び負極性の電圧信号を択一的に出力する出力回路として、信頼性の高い動作を実現すると共に省面積化を図ることが可能な出力回路、当該出力回路を含む表示ドライバ及び表示装置を提供することを目的とする。【構成】本発明は、オン状態時に正極電圧信号を出力端子から出力するＰＭＯＳトランジスタスイッチと、オン状態時に負極電圧信号をこの出力端子から出力するＮＭＯＳトランジスタスイッチと、上記ＰＭＯＳトランジスタスイッチのオン状態時のソース又はドレインの電圧を高電位側にレベルシフトした電圧をこのＰＭＯＳトランジスタスイッチのバックゲートに供給し、上記ＮＭＯＳトランジスタスイッチのオン状態時のソース又はドレインの電圧を低電位側にレベルシフトした電圧を当該ＮＭＯＳトランジスタスイッチのバックゲートに供給する電圧制御回路を含む。【選択図】図２

Description

本発明は、正極性及び負極性の電圧を出力する出力回路、表示パネルを駆動する表示ドライバ及び表示装置に関する。

現在、主要な表示装置として、表示デバイスにアクティブマトリクス駆動方式の液晶パネルを用いた液晶表示装置が一般的に知られている。

液晶パネルには、２次元画面の垂直方向に夫々伸張する複数のデータ線と、２次元画面の水平方向に夫々伸張する複数のゲート線と、が交叉して配置されている。更に、これら複数のデータ線と、複数のゲート線との各交叉部には、データ線及びゲート線に接続されている画素部が形成されている。液晶表示装置には、かかる液晶パネルと共に、各画素の輝度レベルに対応したアナログ電圧値を有する階調データ信号（階調電圧信号ともいう）を１水平走査期間単位のデータパルスでデータ線に供給するデータドライバが含まれている。データドライバは、液晶パネルの劣化を防ぐために、正極性の階調データ信号と負極性の階調データ信号と、を所定のフレーム期間毎に交互に液晶パネルに供給する極性反転駆動を行う。

このような極性反転駆動を行う出力回路として、階調データ信号に対応した正極性の駆動電圧及び負極性の駆動電圧を受け、両者のうちの一方を交互に選択して液晶パネルに出力するスイッチ群を設けたものが提案されている（例えば、特許文献１の図９～図１１のＳＷ１～ＳＷ１２を参照）。

当該特許文献１に記載の出力回路では、スイッチＳＷ１～ＳＷ１２を用いることで、正極性の駆動電圧（５Ｖ）を出力パッドＯＵＴ１から出力している状態（同文献の図９の状態）から負極性の駆動電圧（－５Ｖ）を出力パッドＯＵＴ１から出力する状態（同文献の図１１の状態）に切り替える。更に、このような極性切替を行うにあたり、特許文献１に記載の出力回路では、同文献の図１０のように一旦、各スイッチの一端を０Ｖの状態に設定してから、同文献の図１１に示す状態に切り換えている。これにより、各スイッチの耐圧を液晶駆動電圧範囲の１／２の低耐圧素子で構成できるようになる。

特開２００８－１０２２１１号公報

特許文献１（同文献の図９～図１１）では、ＯＵＴ１，２と接続される出力選択スイッチ（ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８）は、両端の耐圧を液晶駆動電圧範囲の１／２の低耐圧素子にできるが、該スイッチを液晶駆動電圧範囲の１／２の低耐圧トランジスタスイッチで構成する場合、Ｐチャネル型とＮチャネル型を抱き合わせた相補型スイッチは使用に適さず、単一導電型のトランジスタスイッチで構成しなければならない。この理由を以下に説明する。

例えば、正極性の駆動電圧（階調電圧信号）の電圧値の範囲をＶＧＮＤ（０Ｖ）～ＶＤＤＨ（５Ｖ）、負極性の駆動電圧（階調電圧信号）の電圧値の範囲をＶＤＤＬ（－５Ｖ）～ＶＧＮＤ（０Ｖ）とする。

ここで、先ず、特許文献１（同文献の図９～図１１）に示す正極性の駆動電圧を出力する出力選択スイッチＳＷ５をＮチャネル型トランジスタスイッチで構成した場合を考える。

Ｎチャネル型トランジスタスイッチＳＷ５は第１端子に供給される正極性の駆動電圧を出力するため、その制御端には最大で正極電源電圧ＶＤＤＨが供給される。ここでＮチャネル型トランジスタスイッチＳＷ５の第２端子に接続される出力端子ＯＵＴ１が、負極性から正極性への極性反転により基準電源電圧ＶＧＮＤに駆動されるとき、出力端子ＯＵＴ１が負極性の駆動電圧から基準電源電圧ＶＧＮＤに十分近づいていないと、Ｎチャネル型トランジスタスイッチＳＷ５の制御端と第２端子に接続される出力端子ＯＵＴ１との間の電圧差が耐圧を超過するリスクがある。そのリスクを避けるには、極性反転時に出力端子ＯＵＴ１への基準電源電圧ＶＧＮＤの駆動時間を十分確保する必要があり、出力期間の短い動作条件での高速駆動は難しい。また、正極性の駆動電圧の電圧値が正極電源電圧ＶＤＤＨに近い場合、Ｎチャネル型トランジスタスイッチＳＷ５は、その制御端に正極電源電圧ＶＤＤＨが供給されても、正極電源電圧ＶＤＤＨからＮチャネル型トランジスタの閾値電圧内の電圧範囲は出力することができない。

次に、出力選択スイッチＳＷ５をＰチャネル型トランジスタスイッチで構成した場合を考える。

Ｐチャネル型トランジスタスイッチＳＷ５は第１端子に供給される正極性の駆動電圧を出力するため、その制御端には、正極性の駆動電圧に対し低電圧側の耐圧内の電圧を供給するよう制御する。この場合、Ｐチャネル型トランジスタスイッチＳＷ５の制御端と第２端子に接続される出力端子ＯＵＴ１との間の電圧差が耐圧を超過するリスクはない。また、Ｐチャネル型トランジスタスイッチＳＷ５の制御端の供給電圧を正極性の駆動電圧に対し適切に制御すれば、任意の正極性の駆動電圧をＰチャネル型トランジスタスイッチＳＷ５により出力することができる。

したがって、正極性の駆動電圧を出力する出力選択スイッチは、Ｐチャネル型トランジスタスイッチ単独で構成するのが最適である。同様に、負極性の駆動電圧を出力する出力選択スイッチは、Ｎチャネル型トランジスタスイッチ単独で構成するのが最適である。

ところで、表示装置のデータドライバは一般的にはシリコンＬＳＩ上のＭＯＳトランジスタ回路で構成され、上記出力選択スイッチを含む出力回路もＭＯＳトランジスタ回路で構成される。ＭＯＳトランジスタの出力選択スイッチは、バックゲートを有するため、バックゲート端子と他の端子間との耐圧も液晶駆動電圧の１／２にしなければならない。バックゲート端子への供給電圧は一般的に、ＰＭＯＳトランジスタはソース端子の電圧範囲の上限値側電源電圧か又はソース端子と共通接続とされ、ＮＭＯＳトランジスタはソース端子の電圧範囲の下限値側電源電圧か又はソース端子と共通接続とされる。

ここで、正極性の駆動電圧を出力する出力選択スイッチをＰＭＯＳトランジスタスイッチ単独で構成する場合を考える。

ＰＭＯＳトランジスタスイッチのバックゲートに印加される電圧が、ソース端子の電圧範囲の上限値側の正極電源電圧ＶＤＤＨであり、ＰＭＯＳトランジスタスイッチのゲート端子が基準電源電圧ＶＧＮＤより低い電圧を取る場合には、バックゲート端子とゲート端子間の電圧差が耐圧を超過するリスクがある。

一方、ＰＭＯＳトランジスタスイッチのバックゲート端子をソース端子と共通接続する場合には、耐圧超過のリスクは生じない。同様に、負極性の駆動電圧を出力する出力選択スイッチをＮＭＯＳトランジスタスイッチ単独で構成する場合も、ＮＭＯＳトランジスタスイッチのバックゲート端子をソース端子と共通接続する場合には、耐圧超過のリスクは生じない。

しかしながら、ＰＭＯＳトランジスタスイッチを、ソース端子とバックゲート端子が共通接続された単一導電型のＭＯＳトランジスタスイッチとした場合には、寄生バイポーラトランジスタの作用によりトランジスタ外へ電流が流れるモードが存在する。

これについて説明する。尚、説明の便宜上、出力回路はＰ型の半導体基板上に形成されるものとする。

図１は、出力選択スイッチとしてのＰＭＯＳトランジスタＱｓ、及び当該ＰＭＯＳトランジスタＱｓに形成される寄生バイポーラトランジスタを表す断面図である。

ＰＭＯＳトランジスタＱｓは、例えばＰ型の半導体基板ＰＳの表面に形成されているＮ型ウェルＮＷに形成される。ＰＭＯＳトランジスタＱｓのゲートＧは、Ｐ型半導体基板ＰＳ上において積層されたゲート絶縁膜Ｇｏ及びゲート電極Ｇｐで構成される。ドレインＤ及びソースＳは、Ｎ型ウェルＮＷ内において互いにゲート長の間隔を空けて配置された高濃度のＰ型拡散領域Ｒｄ及びＲｓにて構成される。Ｎ型ウェルＮＷ内におけるソース近傍には、ＰＭＯＳトランジスタＱｓのバックゲートに電位を印加する為のバックゲート端としての高濃度のＮ型拡散領域ＢＧが形成されている。当該バックゲート端及びソースＳは配線を介して、正極性の駆動電圧を生成して出力する正極アンプＡＭＰの出力端に共通に接続されている。ドレインＤは配線を介して例えば液晶パネルの容量性負荷としてのデータ線負荷ＬＯＤに接続される。更に、Ｐ型半導体基板ＰＳの表面におけるＮ型ウェルＮＷの周囲には、当該Ｐ型半導体基板ＰＳに負極電源電圧ＶＤＤＬを印加するための高濃度のＰ型拡散領域Ｒｃが形成されている。

以下に、出力選択スイッチが、図１に示すように、ソースＳ（Ｒｓ）とバックゲート端（ＢＧ）とが共通接続された単一導電型ＭＯＳトランジスタで構成された場合での作用について説明する。尚、液晶パネルの駆動はカラム反転駆動を例にして説明する。カラム反転駆動では、１フレーム内のデータ期間は同一極性の駆動電圧が供給される。

例えば、正極電圧駆動時でのデータ線負荷ＬＯＤの放電動作により、低電圧側の駆動電圧が正極アンプＡＭＰから、ＰＭＯＳトランジスタＱｓを介してデータ線負荷ＬＯＤに供給されると、出力端子側のＰＭＯＳトランジスタＱｓのドレインＤに対して、ソースＳ及びバックゲート端が低い電圧となる。よって、ＰＭＯＳトランジスタＱｓがオン状態であれば、図１の太線矢印に示すように、データ線負荷ＬＯＤから、正極アンプＡＭＰ側へ電流が流れる。

ところが、この際、図１に示すようにＰＭＯＳトランジスタＱｓのドレインＤを担うＰ型拡散領域Ｒｄと、Ｐ型拡散領域Ｒｃとの間に形成される寄生バイポーラトランジスタＰａＢがオン状態となる。これにより、図１の太線矢印に示すように、データ線負荷ＬＯＤから、Ｐ型拡散領域Ｒｄ、Ｎ型ウェルＮＷ、Ｐ型半導体基板ＰＳ、及びＰ型拡散領域Ｒｃを介して電流が流れてしまう場合がある。

つまり、図１に示すように、データ線負荷ＬＯＤ側のＰＭＯＳトランジスタＱｓのＰ型拡散領域Ｒｄがエミッタ、負極電源電圧ＶＤＤＬが供給されているＰ型半導体基板ＰＳがコレクタ、ＰＭＯＳトランジスタＱｓのバックゲート端を担うＰ型拡散領域Ｒｃに接続されているＮ型ウェルＮＷをベースとしたＰＮＰ型の寄生バイポーラトランジスタＰａＢが形成される。

これにより、データ線負荷ＬＯＤの電圧に対して、正極アンプＡＭＰから出力される駆動電圧が寄生バイポーラトランジスタＰａＢの閾値電圧（絶対値）以上の電圧差となる場合、例えば駆動電圧の変化量が大きくその変化速度が速い場合には、ＰＭＯＳトランジスタＱｓに流れる電流とは別に、データ線負荷ＬＯＤから寄生バイポーラ電流ＩＲが一時的に流れる。特にデータドライバでは、この寄生バイポーラ電流ＩＲが多数の出力回路で同時に発生することにより、周囲の回路動作への悪影響や、回路設計からずれた放電動作等の動作不良が生じ、最悪の場合にはラッチアップを誘発するおそれがあった。尚、負極電圧駆動時における、出力選択スイッチとしてのＮＭＯＳトランジスタにおいても上記したＰＭＯＳトランジスタＱｓと同様な問題が生じる。

そこで、本発明は、正極性及び負極性の電圧信号を択一的に出力する出力回路として、信頼性の高い動作を実現すると共に省面積化を図ることが可能な出力回路、当該出力回路を含む表示ドライバ及び表示装置を提供することを目的とする。

本発明に係る出力回路は、基準電源電圧よりも高電圧の正極電圧信号を第１のノードに供給、又は前記正極電圧信号の前記第１のノードへの供給を遮断する正極電圧信号供給回路と、前記基準電源電圧よりも低電圧の負極電圧信号を第２のノードに供給、又は前記負極電圧信号の前記第２のノードへの供給を遮断する負極電圧信号供給回路と、第１の出力端子と、ソースが前記第１のノードに接続され、ドレインが前記第１の出力端子に接続された第１のＰＭＯＳトランジスタスイッチで構成されており、オン状態時に前記第１の出力端子と前記第１のノードとを接続し、オフ状態時には前記第１の出力端子と前記第１のノードとの接続を遮断する第１のスイッチと、ソースが前記第２のノードに接続され、ドレインが前記第１の出力端子に接続された第１のＮＭＯＳトランジスタスイッチで構成されており、オン状態時に前記第１の出力端子と前記第２のノードとを接続し、オフ状態時には前記第１の出力端子と前記第２のノードとの接続を遮断する第２のスイッチと、オン状態時に前記第１のノードに前記基準電源電圧を印加し、オフ状態時には前記第１のノードへの前記基準電源電圧の印加を停止する第３のスイッチと、オン状態時に前記第２のノードに前記基準電源電圧を印加し、オフ状態時には前記第２のノードへの前記基準電源電圧の印加を停止する第４のスイッチと、前記第１のスイッチのゲートに接続されており、前記第１のスイッチをオン状態に制御する第１の電圧制御回路と、前記第２のスイッチのゲートに接続されており、前記第２のスイッチをオン状態に制御する第２の電圧制御回路と、前記第１のスイッチのゲートに接続されており、前記第１のスイッチをオフ状態に制御する第１の制御手段と、前記第２のスイッチのゲートに接続されており、前記第２のスイッチをオフ状態に制御する第２の制御手段と、前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を第１の電圧とし当該第１の電圧を高電位側にレベルシフトした第２の電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給するか、又は、前記基準電源電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給するかを制御する第３の電圧制御回路と、前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を第３の電圧とし当該第３の電圧を低電位側にレベルシフトした第４の電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給するか、又は、前記基準電源電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給するかを制御する第４の電圧制御回路と、を有する。

本発明に係る表示ドライバは、上記した出力回路を複数含み、液晶表示パネルの複数のデータ線を駆動する為の正極性又は負極性の電圧値を有する複数の階調電圧信号を、上記複数の出力回路から出力する。

本発明に係る表示装置は、上記した出力回路を複数含み当該複数の出力回路から正極性又は負極性の電圧値を有する複数の階調電圧信号を出力する表示ドライバと、前記複数の階調電圧信号を受ける複数のデータ線を有する液晶表示パネルと、を有する。

本発明により、正極性及び負極性の電圧信号を択一的に容量性負荷に出力する出力選択スイッチとして単一導電型のＭＯＳトランジスタを用いても、当該ＭＯＳトランジスタに寄生する寄生バイポーラトランジスタの発生が抑制されると共に、かかるＭＯＳトランジスタを低耐圧化することが可能となる。

よって、本発明によれば、正極性及び負極性の電圧信号を択一的に出力するにあたり、省面積であり且つ信頼性の高い出力回路を実現することが可能となる。

ＰＭＯＳトランジスタと、当該ＰＭＯＳトランジスタに寄生する寄生バイポーラトランジスタを表す半導体基板の断面図である。 出力回路１００の構成の一例を示す回路図である。 正極電圧信号Ｖｐに追従させて電圧制御回路５５が生成するバックゲート電圧Ｖｂｇ１１の波形を示す波形図である。 負極電圧信号Ｖｎに追従させて電圧制御回路６５が生成するバックゲート電圧Ｖｂｇ２１の波形を示す波形図である。 制御部１０１が生成する制御信号Ｓ１２～Ｓ１４、Ｓ２２～Ｓ２４の一例を示すタイムチャートである。 電圧制御回路５５の第１の実施例としての電圧制御回路５５－１を示す回路図である。 電圧制御回路５５の第２の実施例としての電圧制御回路５５－２を示す回路図である。 電圧制御回路５５の第３の実施例としての電圧制御回路５５－３を示す回路図である。 電圧制御回路５５の第４の実施例としての電圧制御回路５５－４を示す回路図である。 電圧制御回路６５の第１の実施例としての電圧制御回路６５－１を示す回路図である。 電圧制御回路５０の第１の実施例としての電圧制御回路５０－１を示す回路図である。 電圧制御回路５０の第２の実施例としての電圧制御回路５０－２を示す回路図である。 電圧制御回路６０の第１の実施例としての電圧制御回路６０－１を示す回路図である。 電圧制御回路６０の第２の実施例としての電圧制御回路６０－２を示す回路図である。 本発明に係る出力回路の第２の実施例としての出力回路２００の構成を示す回路図である。 本発明に係る出力回路を含むデータドライバ７３を有する表示装置４００の構成を示すブロック図である。 データドライバ７３の内部構成を示すブロック図である。

図２は、本発明に係る出力回路の一例としての出力回路１００の構成を示す回路図である。

まず、かかる出力回路１００に供給する電源電圧の種類、及び当該電源電圧と素子耐圧との関係について説明する。

出力回路１００に供給される電源としては、以下の大小関係を有する基準電源電圧ＶＧＮＤ、正極電源電圧ＶＤＤＨ、及び負極電源電圧ＶＤＤＬの３電源を少なくとも備える。

ＶＤＤＬ＜ＶＧＮＤ＜ＶＤＤＨ
ここでは、基準電源電圧ＶＧＮＤよりも高い電圧を正極性の電圧とし、基準電源電圧ＶＧＮＤよりも低い電圧を負極性の電圧として記述する。

これに対して耐圧ＶＤＤＴは、電圧差ａ：（ＶＤＤＨ－ＶＧＮＤ）、及び電圧差ｂ：（｜ＶＤＤＬ－ＶＧＮＤ｜）より大、且つ、電圧差ｃ：（ＶＤＤＨ－ＶＤＤＬ）未満であるものの、低耐圧化に伴う回路面積の低減（コスト削減）を図る為にできるだけ低い値であるとする。

尚、出力回路１００に供給する電源電圧としては、基準電源電圧ＶＧＮＤ、正極電源電圧ＶＤＤＨ、及び負極電源電圧ＶＤＤＬの他に、以下の大小関係にて表される正極側低電源電圧ＶＣＣＨ及び負極側低電源電圧ＶＣＣＬを含めてもよい。

ＶＤＤＬ＜ＶＣＣＬ＜ＶＧＮＤ＜ＶＣＣＨ＜ＶＤＤＨ
出力回路１００は、上記した基準電源電圧ＶＧＮＤより高電位の信号を正極電圧信号Ｖｐｉ、基準電源電圧ＶＧＮＤ以下の電位を有する信号を負極電圧信号Ｖｎｉとして受ける。そして、出力回路１００は、これら正極電圧信号Ｖｐｉ及び負極電圧信号Ｖｎｉを夫々個別に増幅した正極電圧信号Ｖｐ及び負極電圧信号Ｖｎのうちの一方を所定のタイミング毎に交互に選択して、一つの容量性負荷（例えば液晶表示装置のデータ線）に出力する。これにより、出力回路１００は、当該容量性負荷を駆動（極性反転駆動）する。

図２に示すように出力回路１００は、一つの容量性負荷に接続される出力端子ＤＬ１、ノードＮｓ１１及びＮｓ２１、正極電圧信号供給回路１０Ａ、負極電圧信号供給回路２０Ａ、出力選択スイッチ１１及び２１、第１～第４の電圧制御回路（５０、６０、５５、６５）、スイッチ１２及び２２、第１及び第２の制御手段（１３、２３）、及び制御部１０１を含む。

正極電圧信号供給回路１０Ａは、基準電源電圧ＶＧＮＤに対して高電位側の電圧値を有する任意の正極電圧信号Ｖｐ（ＶＧＮＤ＜Ｖｐ＜ＶＤＤＨ）のノードＮｓ１１への供給、遮断を制御する。負極電圧信号供給回路２０Ａは、基準電源電圧ＶＧＮＤに対して低電位側の電圧値を有する任意の負極電圧信号Ｖｎ（ＶＧＮＤ＞Ｖｎ＞ＶＤＤＬ）のノードＮｓ２１への供給、遮断を制御する。

出力選択スイッチ１１は、オン時にノードＮｓ１１と出力端子ＤＬ１とを接続することで、ノードＮｓ１１の電圧Ｖ１１を出力端子ＤＬ１へ出力するＰＭＯＳ型のトランジスタスイッチで構成される。尚、以後、出力選択スイッチ１１をＰＭＯＳトランジスタスイッチ１１とも称する。ＰＭＯＳトランジスタスイッチ１１は、第１端子（以後、ソースと記す）がノードＮｓ１１に接続され、第２端子（以後、ドレインと記す）が出力端子ＤＬ１に接続されており、制御端（以後、ゲートと記す）が第１の電圧制御回路５０と第１の制御手段１３とに共通に接続されている。

出力選択スイッチ２１は、オン時にノードＮｓ２１と出力端子ＤＬ１とを接続することで、ノードＮｓ２１の電圧Ｖ２１を出力端子ＤＬ１へ出力するＮＭＯＳトランジスタスイッチで構成される。尚、以後、出力選択スイッチ２１をＮＭＯＳトランジスタスイッチ２１とも称する。ＮＭＯＳトランジスタスイッチ２１は、ソースがノードＮｓ２１に接続され、ドレインが出力端子ＤＬ１に接続されており、ゲートが第２の制御回路６０と第２の制御手段１４とに共通に接続されている。

スイッチ１２は、例えばノードＮｓ１１と基準電源電圧ＶＧＮＤを受ける基準電源端子との間に接続されたＮＭＯＳ型のトランジスタスイッチで構成される。スイッチ１２は、オン時にノードＮｓ１１に基準電源電圧ＶＧＮＤを印加し、オフ時には当該ノードＮｓ１１への基準電源電圧ＶＧＮＤの印加を停止する。

スイッチ２２は、例えばノードＮｓ２１と基準電源端子との間に接続されたＰＭＯＳ型のトランジスタスイッチで構成される。スイッチ２２は、オン時にノードＮｓ２１に基準電源電圧ＶＧＮＤを印加し、オフ時には当該ノードＮｓ２１への基準電源電圧ＶＧＮＤの印加を停止する。

第１の制御手段１３は、例えばＰＭＯＳトランジスタスイッチ１１のゲートと基準電源端子との間に接続されたＰＭＯＳトランジスタスイッチ１３（以後、単にスイッチ１３とも称する）で構成される。第１の制御手段１３は、スイッチ１２のオン状態の制御と連係して制御され、スイッチ１２と共にオン状態となるときに、基準電源電圧ＶＧＮＤをＰＭＯＳトランジスタスイッチ１１のゲートに供給することで当該ＰＭＯＳトランジスタスイッチ１１をオフ状態に制御する。なおスイッチ１３は、ＰＭＯＳトランジスタスイッチ１１のゲートとノードＮｓ１１との間に設けることも可能である。

第２の制御手段２３は、例えばＮＭＯＳトランジスタスイッチ２１のゲートと基準電源端子との間に接続されたＮＭＯＳトランジスタスイッチ２３（以後、単にスイッチ２３ともいう）で構成される。第２の制御手段２３は、スイッチ２２のオン状態の制御と連係して制御され、スイッチ２２と共にオン状態となるときに、基準電源電圧ＶＧＮＤをＮＭＯＳトランジスタスイッチ２１のゲートに供給することで当該ＭＯＳトランジスタスイッチ２１をオフ状態に制御する。なおスイッチ２３は、ＮＭＯＳトランジスタスイッチ２１のゲートとノードＮｓ２１との間に設けることも可能である。

尚、図２に示す一例では、第１及び第２の制御手段１３、２３を、夫々スイッチの形態で表している。ここで、一対のスイッチ１２及び１３と、一対のスイッチ２２及び２３とは、正極又は負極の電圧信号（Ｖｐ又はＶｎ）を出力端子ＤＬ１へ出力する際には、一方がオン、他方がオフに制御される。

第１の電圧制御回路５０は、ＰＭＯＳトランジスタスイッチ１１のゲートと接続されており、第１の制御手段１３が非活性状態（スイッチ１３がオフ）の時に活性状態となる。第１の電圧制御回路５０は、活性状態時に、ＰＭＯＳトランジスタスイッチ１１がオン状態を保持する電圧をゲート電圧Ｖｇ１１として生成し、これをＰＭＯＳトランジスタスイッチ１１のゲートに供給する。尚、第１の制御手段１３が活性状態（スイッチ１３がオン）の時には、第１の電圧制御回路５０は非活性状態とされる。

第２の電圧制御回路６０は、ＮＭＯＳトランジスタスイッチ２１のゲートと接続されており、第２の制御手段２３が非活性状態（スイッチ２３がオフ）の時に活性状態となる。第２の電圧制御回路６０は、当該活性状態時に、ＮＭＯＳトランジスタスイッチ２１がオン状態を保持する電圧をゲート電圧Ｖｇ２１として生成し、これをＮＭＯＳトランジスタスイッチ２１のゲートに供給する。尚、第２の制御手段２３が活性状態（スイッチ２３がオン）の時には、第２の電圧制御回路６０は非活性状態とされる。

第３の電圧制御回路５５は、第１の電圧制御回路５０と連動して動作し、ＰＭＯＳトランジスタスイッチ１１のバックゲートを制御する電圧Ｖｂｇ１１を供給する。具体的には、第３の電圧制御回路５５は、第１の電圧制御回路５０が非活性状態とされてＰＭＯＳトランジスタスイッチ１１がオフ状態に制御される時に、基準電源電圧ＶＧＮＤをバックゲート電圧Ｖｂｇ１１としてＰＭＯＳトランジスタスイッチ１１のバックゲートに供給する。

一方、第３の電圧制御回路５５は、第１の電圧制御回路５０が活性状態とされてＰＭＯＳトランジスタスイッチ１１がオン状態に制御された時に、ＰＭＯＳトランジスタスイッチ１１のソース（Ｎｓ１１）の電圧（Ｖ１１）又はドレイン（出力端子ＤＬ１）の電圧（ＶＤＬ１）を第１の参照電圧とし、これを高電位側にレベルシフトした電圧をバックゲート電圧Ｖｂｇ１１としてＰＭＯＳトランジスタスイッチ１１のバックゲートに供給する。

第４の電圧制御回路６５は、第２の電圧制御回路６０と連動して動作し、ＮＭＯＳトランジスタスイッチ２１のバックゲートを制御する電圧Ｖｂｇ２１を供給する。具体的には、第４の電圧制御回路６５は、第２の電圧制御回路６０が非活性状態とされてＮＭＯＳトランジスタスイッチ２１がオフ状態に制御される時に、基準電源電圧ＶＧＮＤをバックゲート電圧Ｖｂｇ２１としてＮＭＯＳトランジスタスイッチ２１のバックゲートに供給する。

一方、第４の電圧制御回路６５は、第２の電圧制御回路６０が活性状態とされてＮＭＯＳトランジスタスイッチ２１がオン状態に制御された時に、ＮＭＯＳトランジスタスイッチ２１のソース（Ｎｓ２１）の電圧（Ｖ２１）又はドレイン（出力端子ＤＬ１）の電圧（ＶＤＬ１）を第２の参照電圧とし、これを低電位側にレベルシフトした電圧をバックゲート電圧Ｖｂｇ２１としてＮＭＯＳトランジスタスイッチ２１のバックゲートに供給する。

ここで、ＰＭＯＳトランジスタスイッチ１１のオン状態における上記した第３の電圧制御回路５５の作用は、ＰＭＯＳトランジスタスイッチ１１が正極電圧信号Ｖｐを通すときに、ＰＭＯＳトランジスタスイッチ１１のバックゲート電圧Ｖｂｇ１１を、ＰＭＯＳトランジスタスイッチ１１のソース及びドレインに供給される正極電圧信号Ｖｐより高い電圧に制御することである。これにより、バックゲート効果でＰＭＯＳトランジスタスイッチ１１の閾値電圧（絶対値）が増加し、正極電圧信号Ｖｐによる容量性負荷の放電動作又は充電動作に伴う電圧変化時におけるＰＮＰ寄生バイポーラトランジスタ（例えば図１のＰａＢ）の発生が抑制される。

但しこの際、バックゲート電圧Ｖｂｇ１１と、ＰＭＯＳトランジスタスイッチ１１のソース又はドレインの電圧（Ｖｐ）との電圧差が大きすぎると、ＰＭＯＳトランジスタスイッチ１１の閾値電圧（絶対値）が大幅に増加し、それに伴いＰＭＯＳトランジスタスイッチ１１のオン抵抗が増加してしまう。そこで、電圧制御回路５５では、ＰＭＯＳトランジスタスイッチ１１のオン抵抗の増加を最小限とし、且つ上記したＰＮＰ寄生バイポーラトランジスタの発生を抑制できる程度の小さい電圧差となるように、そのレベルシフト量を制御する。

同様に、ＮＭＯＳトランジスタスイッチ２１のオン状態における第４の電圧制御回路６５の作用は、ＮＭＯＳトランジスタスイッチ２１が負極電圧信号Ｖｎを通すときに、ＮＭＯＳトランジスタスイッチ２１のバックゲート電圧Ｖｂｇ２１を、ＮＭＯＳトランジスタスイッチ２１のソース及びドレインに供給される負極電圧信号Ｖｎより低い電圧に制御することである。これにより、バックゲート効果でＮＭＯＳトランジスタスイッチ２１の閾値電圧が増加し、負極電圧信号Ｖｎによる容量性負荷の充電動作又は放電動作に伴う電圧変化時において、ＮＰＮ寄生バエンジンイポーラトランジスタの発生を抑制する。

但しこの際、バックゲート電圧Ｖｂｇ２１と、ＮＭＯＳトランジスタスイッチ２１のソース又はドレインの電圧（Ｖｎ）との電圧差が大きすぎると、ＮＭＯＳトランジスタスイッチ２１の閾値電圧が大幅に増加し、それに伴いＮＭＯＳトランジスタスイッチ２１のオン抵抗が増加してしまう。そこで、電圧制御回路６５では、ＮＭＯＳトランジスタスイッチ２１のオン抵抗増加を最小限とし、且つ、ＮＰＮ寄生バイポーラトランジスタの発生を抑制できる程度の小さい電圧差となるように、そのレベルシフト量を制御する。

正極電圧信号供給回路１０Ａは、正極電圧信号Ｖｐを出力する増幅回路１０と、ノードＮｓ１１への正極電圧信号Ｖｐの供給、遮断を制御するスイッチ１４と、で構成される。

スイッチ１４は広い電圧範囲の正極電圧信号Ｖｐを通すために、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳスイッチで構成される。スイッチ１４の両端は同じ正極電圧範囲の端子であり、単純にＣＭＯＳスイッチとしても構わない。尚、増幅回路１０はスイッチ１４の機能を内部に含む構成としてもよく、その場合は増幅回路１０の出力ノードはノードＮｓ１１となる。また図２において、増幅回路１０は、入力電圧信号Ｖｐｉと同じ正極電圧信号Ｖｐを増幅出力するボルテージフォロワに限定されず、入力電圧信号Ｖｐｉと出力電圧信号Ｖｐが異なる増幅回路でも構わない。尚、以降、正極電圧信号供給回路１０ＡからノードＮｓ１１へ供給する電圧信号をＶｐと記述する。

負極電圧信号供給回路２０Ａは、負極電圧信号Ｖｎを出力する増幅回路２０と、ノードＮｓ２１への負極電圧信号Ｖｎの供給、遮断を制御するスイッチ２４と、で構成される。スイッチ２４は広い電圧範囲の負極電圧信号を通すために、ＣＭＯＳスイッチで構成される。尚、増幅回路２０はスイッチ２４の機能を内部に含む構成としてもよく、その場合は増幅回路２０の出力ノードはノードＮｓ２１となる。

また図２において、増幅回路２０は、入力電圧信号Ｖｎｉと同じ負極電圧信号Ｖｎを増幅出力するボルテージフォロワに限定されず、入力電圧信号Ｖｎｉと出力電圧信号Ｖｎが異なる増幅回路でも構わない。尚、以降、負極電圧信号供給回路２０ＡからノードＮｓ２１へ供給する電圧信号をＶｎと記述する。

スイッチ１２－１４及び２２－２４は、制御部１０１から出力される制御信号Ｓ１２－Ｓ１４、Ｓ２２－Ｓ２４により夫々が個別にオン、オフ制御される。また第１～第４の電圧制御回路（５０，６０、５５、６５）が制御信号により制御される場合は制御部１０１から当該制御信号を供給する。

次に、図２に示す出力回路１００の素子耐圧について説明する。出力回路１００の各素子は、出力電圧範囲よりも低い耐圧ＶＤＤＴで構成され、最小耐圧は出力電圧範囲の約１／２程度とされる。

具体的には、正極電圧信号供給回路１０ＡからノードＮｓ１１までは、基準電源電圧ＶＧＮＤから正極電源電圧ＶＤＤＨの範囲内に保たれるため、増幅回路１０及びスイッチ１４を、第１の制御回路５０のトランジスタで構成することができる。同様に負極電圧信号供給回路２０ＡからノードＮｓ２１までは、基準電源電圧ＶＧＮＤから負極電源電圧ＶＤＤＬの範囲内に保たれるため、増幅回路２０及びスイッチ２４を、出力電圧範囲よりも低い耐圧ＶＤＤＴのトランジスタで構成することができる。

次に、出力選択スイッチとしてのＰＭＯＳトランジスタスイッチ１１の素子耐圧について説明する。

例えば、出力端子ＤＬ１へ正極電圧信号Ｖｐが出力されるとき、スイッチ１２、１３は共にオフとされ、ＰＭＯＳトランジスタスイッチ１１は第１の電圧制御回路５０によりオン状態に制御される。このときＰＭＯＳトランジスタスイッチ１１のソース、ドレインの各電圧はＶＧＮＤ～ＶＤＤＨの正極電圧範囲内とされる。これにより、ＰＭＯＳトランジスタスイッチ１１のゲート・ソース間電圧差は、出力電圧範囲よりも低い耐圧ＶＤＤＴ以内に制御される。また第１の電圧制御回路５０及び第３の電圧制御回路５５により、ＰＭＯＳトランジスタスイッチ１１のゲート及びバックゲート間電圧差も耐圧ＶＤＤＴ以内に制御される。

一方、出力端子ＤＬ１へ負極電圧信号Ｖｎが出力されるときは、スイッチ１２、１３によりゲート及びソースに基準電源電圧ＶＧＮＤが供給され、ＰＭＯＳトランジスタスイッチ１１はオフ状態に制御される。したがって、ＰＭＯＳトランジスタスイッチ１１のドレインが接続された出力端子ＤＬ１に負極電圧信号Ｖｎが出力されていても、ＰＭＯＳトランジスタスイッチ１１のソース、ドレイン、ゲート、バックゲートの各端子間電圧は、出力電圧範囲よりも低い耐圧ＶＤＤＴ以内に制御される。

尚、出力端子ＤＬ１が、正極電圧信号Ｖｐから負極電圧信号Ｖｎへの切り替わり時には、例えばスイッチ１２をオンのまま、スイッチ１３をオフに制御し、第１の電圧制御回路５０を動作させることで、出力端子ＤＬ１を正極電圧から一旦基準電源電圧ＶＧＮＤへ駆動する。その後、負極電圧信号Ｖｎの出力動作に切り替える。これにより、ＰＭＯＳトランジスタスイッチ１１の各端子間電圧差を低耐圧ＶＤＤＴ以内に保つことができる。

次に、出力選択スイッチとしてのＮＭＯＳトランジスタスイッチ２１の素子耐圧について説明する。

例えば、出力端子ＤＬ１へ負極電圧信号Ｖｎが出力されるとき、スイッチ２２、２３は共にオフとされ、ＮＭＯＳトランジスタスイッチ２１は第２の電圧制御回路６０によりオン状態に制御される。このとき、ＮＭＯＳトランジスタスイッチ２１のソース、ドレインの各電圧はＶＧＮＤ～ＶＤＤＬの負極電圧範囲内とされる。ＮＭＯＳトランジスタスイッチ２１のゲート・ソース間電圧差は耐圧ＶＤＤＴ以内に制御される。また第２の電圧制御回路６０及び第４の電圧制御回路６５により、ＮＭＯＳトランジスタスイッチ２１のゲート・バックゲート間電圧差も耐圧ＶＤＤＴ以内に制御される。

一方、出力端子ＤＬ１へ正極電圧信号Ｖｐが出力されるときは、スイッチ２２、２３によりゲート及びソースに基準電源電圧ＶＧＮＤが供給されて、ＮＭＯＳトランジスタスイッチ２１はオフ状態に制御される。したがってドレインが接続された出力端子ＤＬ１が正極電圧信号Ｖｐであっても、ＮＭＯＳトランジスタスイッチ２１のソース、ドレイン、ゲート、バックゲートの各端子間電圧は耐圧ＶＤＤＴ以内に制御される。尚、出力端子ＤＬ１が、負極電圧信号Ｖｎから正極電圧信号Ｖｐへ切り替わる時には、例えばスイッチ２２をオンのままスイッチ２３をオフに制御し、第２の電圧制御回路６０を動作させることで、出力端子ＤＬ１を負極電圧から一旦基準電源電圧ＶＧＮＤへ駆動する。その後、正極電圧信号Ｖｐの出力動作に切り替える。これにより、ＮＭＯＳトランジスタスイッチ２１の各端子間電圧差を出力電圧範囲よりも低い耐圧ＶＤＤＴ以内に保つことができる。

以上のように、図２に示す出力回路１００は、出力選択スイッチ１１、２１を含めて、出力電圧範囲よりも低い耐圧ＶＤＤＴのトランジスタで構成することができる。

次に、図３Ａ及び図３Ｂを参照して、第３及び第４の電圧制御回路５５、６５の動作について説明する。

図３Ａは、正極電圧信号Ｖｐが連続して出力されるときの、ＰＭＯＳトランジスタスイッチ１１のソース側又はドレイン側に供給される正極電圧信号Ｖｐと、第３の電圧制御回路５５により制御されるＰＭＯＳトランジスタスイッチ１１のバックゲート電圧Ｖｂｇ１１の信号波形を示している。尚、ＰＭＯＳトランジスタスイッチ１１のソース側に供給される正極電圧信号Ｖｐは、ノードＮｓ１１上の電圧信号Ｖ１１であり、ＰＭＯＳトランジスタスイッチ１１のドレイン側に供給される正極電圧信号Ｖｐは、出力端子ＤＬ１上の出力信号ＶＤＬ１である。

図３Ａに示す一例では、ＰＭＯＳトランジスタスイッチ１１のソース側又はドレイン側に供給される電圧信号Ｖｐ（Ｖ１１又はＶＤＬ１）は、時刻ｔ１で基準電源電圧ＶＧＮＤ寄りの正極電圧から正極電源電圧ＶＤＤＨ寄りの正極電圧に変化し、その後の時刻ｔ２で再び基準電源電圧ＶＧＮＤ寄りの正極電圧に変化する。この際、ＰＭＯＳトランジスタスイッチ１１のバックゲート電圧Ｖｂｇ１１は、図３Ａに示すように、電圧信号Ｖｐに対して正側へ所定の電圧差ＬＳｐだけレベルシフトした電圧を保ち、且つ、追従して動作する。上記所定の電圧差ＬＳｐは、ＰＭＯＳトランジスタスイッチ１１のオン抵抗増加を最小限とし、且つＰＮＰ寄生バイポーラトランジスタ（例えば図１のＰａＢ）の発生を抑制できる比較的小さい電圧差に制御される。

尚、図３Ａにおいて、正極電圧信号Ｖｐ（Ｖ１１又はＶＤＬ１）が正極電源電圧ＶＤＤＨ近傍のときには、バックゲート電圧Ｖｂｇ１１は正極電源電圧ＶＤＤＨ以下であり、電圧信号Ｖｐとの電圧差は縮小される。

図３Ｂは、負極電圧信号Ｖｎが連続して出力されるときの、ＮＭＯＳトランジスタスイッチ２１のソース側又はドレイン側に供給される負極電圧信号Ｖｎと、第４の電圧制御回路６５によって制御されるＮＭＯＳトランジスタスイッチ２１のバックゲート電圧Ｖｂｇ２１の信号波形を示している。尚、ＮＭＯＳトランジスタスイッチ２１のソース側に供給される負極電圧信号ＶｎはノードＮｓ２１上の電圧信号Ｖ２１であり、ＮＭＯＳトランジスタスイッチ２１のドレイン側に供給される正極電圧信号Ｖｐは出力端子ＤＬ１上の出力信号ＶＤＬ１である。

図３Ｂに示す一例では、ＮＭＯＳトランジスタスイッチ２１のソース側又はドレイン側に供給される電圧信号Ｖｎ（Ｖ２１又はＶＤＬ１）は、時刻ｔ１で基準電源電圧ＶＧＮＤ寄りの負極電圧から負極電源電圧ＶＤＤＬ寄りの負極電圧に変化し、その後の時刻ｔ２で再び基準電源電圧ＶＧＮＤ 寄りの負極電圧に変化する。この際、ＮＭＯＳトランジスタスイッチ２１のバックゲート電圧Ｖｂｇ２１は、電圧信号Ｖｎに対して負側へレベルシフトした所定の電圧差ＬＳｎを保ち、追従して動作する。上記所定の電圧差ＬＳｎは、ＮＭＯＳトランジスタスイッチ２１のオン抵抗増加を最小限とし、且つＮＰＮ寄生バイポーラトランジスタの発生を抑制できる比較的小さい電圧差に制御される。図３Ｂにおいて、負極電圧信号Ｖｎ（Ｖ２１又はＶＤＬ１）が負極電源電圧ＶＤＤＬ近傍のときには、バックゲート電圧Ｖｂｇ２１は負極電源電圧ＶＤＤＬ以上で、電圧信号Ｖｎとの電圧差は縮小される。

以上のように、第３の電圧制御回路５５によるＰＭＯＳトランジスタスイッチ１１のバックゲート電圧の制御により、当該ＰＭＯＳトランジスタスイッチ１１の寄生バイポーラトランジスタの発生を抑制することができる。同様に、第４の電圧制御回路６５によるＮＭＯＳトランジスタスイッチ２１のバックゲート電圧の制御により、当該ＮＭＯＳトランジスタスイッチ２１の寄生バイポーラトランジスタの発生を抑制することができる。

更に、図２に示す出力回路１００全体も、出力電圧範囲（ＶＤＤＬ～ＶＤＤＨ）よりも低い耐圧ＶＤＤＴ内の素子で構成することができるため、省面積化（低コスト化）を図ることが可能となる。

よって、本発明によれば、正極性及び負極性の電圧信号を択一的に出力する出力回路として、その動作の信頼性を高めると共に省面積化を図ることが可能となる。

次に、図２に示す出力回路１００の制御例を図４を参照して説明する。

図４は、図２に示す制御部１０１が生成する制御信号Ｓ１２－Ｓ１４、Ｓ２２－Ｓ２４各々の制御状態の一例を示すタイムチャートである。

尚、図４では、出力回路１００が正極電圧信号Ｖｐ及び負極電圧信号Ｖｎを周期的に交互に切り替えて出力する、いわゆる極性反転駆動を行う場合に制御部１０１が生成する制御信号の一例を表す。また、図４では、正極電圧信号Ｖｐを出力する正極駆動期間、及び負極電圧信号Ｖｎを出力する負極駆動期間の各々において、図２に示す各スイッチに対するオン・オフ制御と、ノードＮｓ１１上の正極電圧信号Ｖ１１、ノードＮｓ２１上の負極電圧信号Ｖ２１、出力端子ＤＬ１上の出力電圧ＶＤＬ１各々の電圧波形を表す。この際、正極電圧信号Ｖｐ及び負極電圧信号Ｖｎは、それぞれの極性に対応した電圧範囲内で、単一又は複数のステップ信号であってもよい。

また、図４に示す一例では、正極駆動期間Ｔ２と、負極駆動期間Ｔ４との間に、切替期間Ｔ１及びＴ３が夫々設けられており、当該切替期間において、素子の耐圧超過を防止するために出力端子ＤＬ１は一旦、基準電源電圧ＶＧＮＤに駆動される。尚、正極駆動期間Ｔ２及び負極駆動期間Ｔ４では、同極性の複数の電圧信号を順次出力する複数期間に分割してもよい。

ここで、図４に示す駆動を行うにあたり、例えばスイッチ１２、２３はＮＭＯＳトランジスタスイッチ、スイッチ１３、２２はＰＭＯＳトランジスタスイッチ、スイッチ１４、２４はＣＭＯＳトランジスタスイッチとする。各スイッチを制御する制御信号Ｓ１２－Ｓ１４、Ｓ２２－Ｓ２４は、それぞれが制御するスイッチの電圧極性に応じた電源電圧が供給されているものとする。

また、図４において、ＣＭＯＳトランジスタスイッチ１４、２４に関しては、ＣＭＯＳスイッチ構成の一方のＮＭＯＳトランジスタスイッチに供給する電圧によるオン・オフの制御状態を示している。

更に、図４において、切替期間Ｔ１の直前（初期状態）を、負極電圧信号供給回路２０Ａにて生成された負極電圧信号ＶｎがＮＭＯＳトランジスタスイッチ２１を介して出力端子ＤＬ１に供給された状態、つまり、負極駆動期間Ｔ４での動作状態にあるとする。

図４において、まず切替期間Ｔ１では、制御信号Ｓ１４及びＳ２４により、スイッチ１４及び２４は共にオフ状態とされ、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０Ａからの電圧信号の供給は遮断される。また、制御信号Ｓ１２及びＳ１３により、スイッチ１２及び１３は共にオン状態とされ、ＰＭＯＳトランジスタスイッチ１１のゲート及びソース（ノードＮｓ１１）に基準電源電圧ＶＧＮＤが供給される。これにより、電圧制御回路５０は非活性状態、ＰＭＯＳトランジスタスイッチ１１はオフ状態となり、ノードＮｓ１１の電圧Ｖ１１は基準電源電圧ＶＧＮＤとなる。このときＰＭＯＳトランジスタスイッチ１１のバックゲートには電圧制御回路５５から基準電源電圧ＶＧＮＤが供給される。また、制御信号Ｓ２２により、スイッチ２２はオン状態とされ、ＮＭＯＳトランジスタスイッチ２１のソース（ノードＮｓ２１）に基準電源電圧ＶＧＮＤが供給される。また、制御信号Ｓ２３により、スイッチ２３はオフ状態とされ、電圧制御回路６０が活性状態となり、ＮＭＯＳトランジスタスイッチ２１はオン状態とされる。このときＮＭＯＳトランジスタスイッチ２１のバックゲートには、電圧制御回路６５から、ＮＭＯＳトランジスタスイッチ２１のソース又はドレインの電圧（ＶＧＮＤ）に対して負側へ電圧差ＬＳｎだけレベルシフトした電圧が供給される。

したがって図４に示すように、切替期間Ｔ１において、ノードＮｓ２１の電圧Ｖ２１が基準電源電圧ＶＧＮＤに引き上げられ、出力端子ＤＬ１の出力電圧ＶＤＬ１もＮＭＯＳトランジスタスイッチ２１を介して基準電源電圧ＶＧＮＤに引き上げられる。

次に、正極駆動期間Ｔ２では、制御信号Ｓ２４により、スイッチ２４はオフ状態とされ、負極電圧信号供給回路２０Ａからの電圧信号の供給は引き続き遮断される。一方、制御信号Ｓ１４により、スイッチ１４はオン状態とされ、正極電圧信号供給回路１０ＡからノードＮｓ１１へ正極電圧信号Ｖｐが供給される。また、制御信号Ｓ２２及びＳ２３によりスイッチ２２及び２３は共にオン状態とされ、ＮＭＯＳトランジスタスイッチ２１のゲート及びソース（ノードＮｓ２１）に基準電源電圧ＶＧＮＤが供給される。これにより、電圧制御回路６０は非活性状態とされ、ＮＭＯＳトランジスタスイッチ２１はオフ状態となり、ノードＮｓ２１の電圧Ｖ２１は引き続き基準電源電圧ＶＧＮＤとなる。このときＮＭＯＳトランジスタスイッチ２１のバックゲートには、電圧制御回路６５から基準電源電圧ＶＧＮＤが供給される。更に、制御信号Ｓ１２及びＳ１３によりスイッチ１２及び１３は共にオフ状態とされ、電圧制御回路５０が活性化されて、ＰＭＯＳトランジスタスイッチ１１はオン状態となる。そして図４に示すように、オン状態のＰＭＯＳトランジスタスイッチ１１を介して出力端子ＤＬ１の出力電圧ＶＤＬ１が正極電圧信号Ｖｐに引き上げられる。このときＰＭＯＳトランジスタスイッチ１１のバックゲートには、電圧制御回路５５から、ＰＭＯＳトランジスタスイッチ１１のソース又はドレインの電圧（Ｖｐ）に対して正側へ電圧差ＬＳｐだけレベルシフトした電圧が供給される。尚、正極駆動期間Ｔ２において、正極電圧信号供給回路１０Ａから出力する正極電圧信号Ｖｐを変化させても、電圧制御回路５０によってＰＭＯＳトランジスタスイッチ１１のオン状態が保持されるため、出力電圧ＶＤＬ１も正極電圧信号Ｖｐに追随して変化する。また正極電圧信号Ｖｐを大きく負側に変化させる場合でも、電圧制御回路５５より、正極電圧信号Ｖｐに対し電圧差ＬＳｐだけ高い電圧がＰＭＯＳトランジスタスイッチ１１のバックゲートに供給されるため、寄生バイポーラトランジスタの発生が抑止される。

次に、切替期間Ｔ３では、制御信号Ｓ１４及びＳ２４により、スイッチ１４及び２４は共にオフ状態とされ、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０Ａからの電圧信号の供給は遮断される。また、制御信号Ｓ２２及びＳ２３により、スイッチ２２及び２３は引き続き共にオン状態とされ、ＮＭＯＳトランジスタスイッチ２１のゲート及びソース（ノードＮｓ２１）に基準電源電圧ＶＧＮＤが供給される。これにより、電圧制御回路６０は非活性状態、ＮＭＯＳトランジスタスイッチ２１はオフ状態が継続され、図４に示すようにノードＮｓ２１の電圧Ｖ２１も基準電源電圧ＶＧＮＤに維持される。このときＮＭＯＳトランジスタスイッチ２１のバックゲートには電圧制御回路６５から基準電源電圧ＶＧＮＤが供給される。また、制御信号Ｓ１２により、スイッチ１２はオン状態とされ、ＰＭＯＳトランジスタスイッチ１１のソース（ノードＮｓ１１）に基準電源電圧ＶＧＮＤが供給される。また、制御信号Ｓ１３によりスイッチ１３は引き続きオフ状態とされており、電圧制御回路５０は活性状態が維持され、ＰＭＯＳトランジスタスイッチ１１はオン状態に維持される。このときＰＭＯＳトランジスタスイッチ１１のバックゲートには、電圧制御回路５５から、ＰＭＯＳトランジスタスイッチ１１のソース又はドレインの電圧（ＶＧＮＤ）に対して正側へ電圧差ＬＳｐだけレベルシフトした電圧が引き続き供給される。したがって、切替期間Ｔ３において、ノードＮｓ１１の電圧Ｖ１１は基準電源電圧ＶＧＮＤに引き下げられ、出力端子ＤＬ１の出力電圧ＶＤＬ１もＰＭＯＳトランジスタスイッチ１１を介して基準電源電圧ＶＧＮＤに引き下げられる。

次に、負極駆動期間Ｔ４では、制御信号Ｓ１４により、スイッチ１４はオフ状態とされ、正極電圧信号供給回路１０Ａからの電圧信号の供給は引き続き遮断される。一方、制御信号Ｓ２４により、スイッチ２４はオン状態とされ、負極電圧信号供給回路２０ＡからノードＮｓ２１へ負極電圧信号Ｖｎが供給される。また、制御信号Ｓ１２及びＳ１３により、スイッチ１２及び１３は共にオン状態とされ、ＰＭＯＳトランジスタスイッチ１１のゲート及びソース（ノードＮｓ１１）に基準電源電圧ＶＧＮＤが供給される。これにより、電圧制御回路５０は非活性状態とされ、ＰＭＯＳトランジスタスイッチ１１はオフ状態となり、ノードＮｓ１１の電圧Ｖ１１は基準電源電圧ＶＧＮＤに維持される。このときＰＭＯＳトランジスタスイッチ１１のバックゲートには、電圧制御回路５５から基準電源電圧ＶＧＮＤが供給される。更に、制御信号Ｓ２２及びＳ２３により、スイッチ２２及び２３は共にオフ状態とされ、電圧制御回路６０が活性化され、ＮＭＯＳトランジスタスイッチ２１はオン状態とされる。そして図４に示すように、オン状態のＮＭＯＳトランジスタスイッチ２１を介して出力端子ＤＬ１の出力電圧ＶＤＬ１が負極電圧信号Ｖｎに引き下げられる。このときＮＭＯＳトランジスタスイッチ２１のバックゲートには、電圧制御回路６５から、ＮＭＯＳトランジスタスイッチ２１のソース又はドレインの電圧（Ｖｎ）に対して負側へ電圧差ＬＳｎだけレベルシフトした電圧が供給される。尚、負極駆動期間Ｔ４において、負極電圧信号供給回路２０Ａから出力する負極電圧信号Ｖｎの電圧値を変化させても、電圧制御回路６０により、ＮＭＯＳトランジスタスイッチ２１のオン状態が保持されるため、出力電圧ＶＤＬ１も負極電圧信号Ｖｎの電圧値に追随して変化する。また負極電圧信号Ｖｎを大きく正側に変化させる場合でも、電圧制御回路６５より、負極電圧信号Ｖｎに対し電圧差ＬＳｎだけ低い電圧がＮＭＯＳトランジスタスイッチ２１のバックゲートに供給されるため、寄生バイポーラトランジスタの発生が抑止される。

尚、図４に示す一例では、正極駆動期間と負極駆動期間を交互に切り替える駆動制御例を説明したが、電源投入時や電源オフ時では、電源電圧の立上げや立下げに応じた制御が行われる。例えば、電源電圧の立上げや立下げ時には、出力端子ＤＬ１に接続される容量性負荷を基準電源電圧ＶＧＮＤに駆動するため、例えば、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０Ａの電圧信号の供給は遮断し（スイッチ１４、２４をオフ）、スイッチ１２、２２が共にオン、スイッチ１３、２３が共にオフに制御する。このとき電圧制御回路５０、６０は共に活性状態となり、トランジスタスイッチ１１、２１が共にオンとなるように制御してもよい。また電圧制御回路５０の活性状態と連動して、電圧制御回路５５を、基準電源電圧ＶＧＮＤに対して正側にレベルシフトした電圧をＰＭＯＳトランジスタスイッチ１１のバックゲートに供給するように制御してもよい。同様に、電圧制御回路６０の活性状態と連動して、電圧制御回路６５を、基準電源電圧ＶＧＮＤに対して負側にレベルシフトした電圧をＮＭＯＳトランジスタスイッチ２１のバックゲートに供給するように制御してもよい。

以下に、図２に示す出力回路１００に含まれる第３の電圧制御回路５５の実施例について説明する。

図５は、電圧制御回路５５の第１の実施例としての電圧制御回路５５－１の構成を示す回路図である。

図５に示す電圧制御回路５５－１は、ＰＭＯＳトランジスタスイッチ１１のバックゲートに供給する電圧を制御する。電圧制御回路５５－１は、ＰＭＯＳトランジスタスイッチ１１がオン状態のときに、ＰＭＯＳトランジスタスイッチ１１のソース（Ｎｓ１１）又はドレイン（ＤＬ１）に供給される電圧（正極電圧信号Ｖｐ又は基準電源電圧ＶＧＮＤ）に対し、所定の電圧差ＬＳｐだけ高電圧側にレベルシフトした電圧をバックゲート電圧Ｖｂｇ１１としてＰＭＯＳトランジスタスイッチ１１のバックゲートに供給する。また電圧制御回路５５－１は、ＰＭＯＳトランジスタスイッチ１１がオフ状態のときに、基準電源電圧ＶＧＮＤをＰＭＯＳトランジスタスイッチ１１のバックゲートに供給する。なお図５では、ＰＭＯＳトランジスタスイッチ１１のソース（Ｎｓ１１）又はドレイン（ＤＬ１）に供給される電圧として正極電圧信号Ｖｐが供給される例で示す。図５以下の電圧制御回路５５の各実施例についても同様とする。

図５に示す電圧制御回路５５－１は、ＰＭＯＳトランジスタスイッチ１１のバックゲートに一端が接続されている負荷素子５６と、負荷素子５６に流れる電流値を設定する電流源５８とを備える。

負荷素子５６は、ＰＭＯＳトランジスタスイッチ１１がオン状態のときに、ＰＭＯＳトランジスタスイッチ１１のソース（Ｎｓ１１）又はドレイン（ＤＬ１）に供給される電圧（例えば正極電圧信号Ｖｐ）をその一端で受け、正極電圧信号Ｖｐに対し正側へ所定の電圧差ＬＳｐを有する電圧Ｖｂｇ１１を、その他端を介してＰＭＯＳトランジスタスイッチ１１のバックゲートに供給する。電圧Ｖｂｇ１１は、正極電圧信号Ｖｐより高電圧で正極電源電圧ＶＤＤＨ以下に制御される。正極電圧信号ＶｐとＰＭＯＳトランジスタスイッチ１１のバックゲートとの間の電圧差ＬＳｐは、正極電圧信号Ｖｐの電圧値と、電流源５８によって負荷素子５６に流す電流値により設定される。負荷素子５６は、抵抗素子やダイオード接続型ＭＯＳトランジスタ、ソースフォロワ型ＭＯＳトランジスタ等で構成することが可能である。

なお、図４の切替期間Ｔ３では、正極電圧信号Ｖｐの代わりに、基準電源電圧ＶＧＮＤがＰＭＯＳトランジスタスイッチ１１のソース（Ｎｓ１１）又はドレイン（ＤＬ１）に供給され、基準電源電圧ＶＧＮＤに対し正側へ所定の電圧差ＬＳｐを有する電圧Ｖｂｇ１１を、ＰＭＯＳトランジスタスイッチ１１のバックゲートに供給する。

更に、電圧制御回路５５－１は、オン時にＰＭＯＳトランジスタスイッチ１１のバックゲートに基準電源電圧ＶＧＮＤを供給するスイッチ５９を備える。

スイッチ５９は、ＰＭＯＳトランジスタスイッチ１１がオン状態のときにオフ、ＰＭＯＳトランジスタスイッチ１１がオフ状態のときにオンに制御される。したがって、出力端子ＤＬ１へ負極出力電圧信号Ｖｎが出力される図４の負極駆動期間Ｔ４では、負極出力電圧信号出力時のＰＭＯＳトランジスタスイッチ１１のドレイン（ＤＬ１）とバックゲート間電圧差が素子耐圧を超過しないように防止する素子耐圧超過防止機能として作用する。

図４に示すタイムチャートでは、スイッチ５９は、電圧制御回路５０が非活性状態でＰＭＯＳトランジスタスイッチがオフとなるＴ４及びＴ１の期間に亘りオンとされ、電圧制御回路５０が非活性状態でＰＭＯＳトランジスタスイッチがオフとなるＴ２及びＴ３の期間ではオフとされる。スイッチ５９は、例えばＮＭＯＳトランジスタスイッチで構成され、図２に示す制御部１０１の制御信号Ｓ２３の相補信号で制御することができる。

当該電圧制御回路５５－１により、ＰＭＯＳトランジスタスイッチ１１のバックゲート電圧Ｖｂｇ１１を、ソース（Ｎｓ１１）又はドレイン（ＤＬ１）に供給される電圧より高電位に保持する。これにより、ＰＭＯＳトランジスタスイッチ１１がオン時のデータ線負荷の充放電動作に対して、寄生バイポーラトランジスタの発生を抑止することができる。

尚、バックゲート電圧Ｖｂｇ１１は、正極電圧信号Ｖｐに追随して変化する。更に、バックゲート電圧Ｖｂｇ１１と正極電圧信号Ｖｐとの電圧差を比較的小さく制御することで、ＰＭＯＳトランジスタスイッチ１１のオン抵抗を低く保つことができる。

図６は、電圧制御回路５５の第２の実施例としての電圧制御回路５５－２の構成を示す回路図である。

電圧制御回路５５－２は、図５に示す負荷素子５６が、ダイオード接続構成のＰＭＯＳトランジスタ５６ａで構成されたものであり、他の構成は図５に示すものと同一である。

ＰＭＯＳトランジスタ５６ａは、自身のドレイン及びゲートがノードＮｓ１１又は出力端子ＤＬ１に接続され、自身のソース及びバックゲートが、ＰＭＯＳトランジスタスイッチ１１のバックゲートに接続される。電流源５８とスイッチ５９の接続構成は図５と同様である。

ＰＭＯＳトランジスタスイッチ１１のソース（Ｎｓ１１）又はドレイン（ＤＬ１）に供給される電圧（例えば正極電圧信号Ｖｐ）とバックゲート電圧Ｖｂｇ１１の電圧差ＬＳｐは、ＰＭＯＳトランジスタ５６ａのサイズ、及び電流源５８によってＰＭＯＳトランジスタ５６ａに流す電流値により設定される。当該電流源５８の電流値により、電圧差ＬＳｐを、寄生バイポーラトランジスタの発生を抑止可能な値に設定する。またＰＭＯＳトランジスタスイッチ１１とＰＭＯＳトランジスタ５６ａは同一導電型であり、互いのバックゲート同士を接続することで、トランジスタの製造ばらつきによる特性変動の影響を抑え、ＰＭＯＳトランジスタスイッチ１１のオン抵抗を一定にすることができる。

尚、負荷素子５６として、図６に示すようなダイオード接続構成のＰＭＯＳトランジスタ５６ａに代えて、ダイオード接続構成のＮＭＯＳトランジスタで構成することも可能である。この場合は、トランジスタの製造ばらつきによる特性変動の影響が多少生じる可能性がある。

図７は、電圧制御回路５５の第３の実施例としての電圧制御回路５５－３の構成を示す回路図である。

電圧制御回路５５－３は、図５に示す負荷素子５６が、ソースフォロワ構成のＰＭＯＳトランジスタ５６ｂで構成されたものであり、他の構成は図５に示すものと同一である。

ＰＭＯＳトランジスタ５６ｂは、ドレインが基準電源電圧ＶＧＮＤ端子に接続され、自身のゲートがノードＮｓ１１又は出力端子ＤＬ１に接続されている。更に、ＰＭＯＳトランジスタ５６ｂは、自身のソースとバックゲートが、ＰＭＯＳトランジスタスイッチ１１のバックゲートに接続されている。

ＰＭＯＳトランジスタ５６ｂは、ＰＭＯＳトランジスタスイッチ１１のソース（Ｎｓ１１）又はドレイン（ＤＬ１）に供給される電圧（例えば正極電圧信号Ｖｐ）に追従したソースフォロワ出力を、バックゲート電圧Ｖｂｇ１１としてＰＭＯＳトランジスタスイッチ１１のバックゲートに供給する。正極電圧信号Ｖｐとバックゲート電圧Ｖｂｇ１１との電圧差ＬＳｐは、ＰＭＯＳトランジスタ５６ｂのサイズ、及び電流源５８によってＰＭＯＳトランジスタ５６ｂに流す電流値により設定される。当該電流源５８の電流値により、電圧差ＬＳｐを、寄生バイポーラトランジスタの発生を抑止可能な値に設定する。

またＰＭＯＳトランジスタスイッチ１１とＰＭＯＳトランジスタ５６ｂは同一導電型であり、互いのバックゲート同士を共通接続することで、トランジスタの製造ばらつきによる特性変動の影響を抑え、ＰＭＯＳトランジスタスイッチ１１のオン抵抗を一定にすることができる。

図８は、電圧制御回路５５の第４の実施例としての電圧制御回路５５－４の構成を示す回路図である。

電圧制御回路５５－４は、図６に示す電圧制御回路５５－２におけるダイオード接続型ＰＭＯＳトランジスタ５６ａに代えて、ＰＭＯＳトランジスタ５６ｃ及び５６ｄを採用したものであり、その他の構成は図６に示すものと同一である。

ＰＭＯＳトランジスタ５６ｃは、ドレインが出力端子ＤＬ１に接続され、ゲートがノードＮｓ１１に接続され、ソース及びバックゲートがＰＭＯＳトランジスタスイッチ１１のバックゲートに接続される。

ＰＭＯＳトランジスタ５６ｄは、ドレインがノードＮｓ１１に接続され、ゲートが出力端子ＤＬ１に接続され、ソース及びバックゲートがＰＭＯＳトランジスタスイッチ１１のバックゲートに接続される。電流源５８とスイッチ５９の接続構成は図６と同様である。

ＰＭＯＳトランジスタスイッチ１１、ＰＭＯＳトランジスタ５６ｃ及び５６ｄは同一導電型であり、夫々のバックゲート同士を共通接続することで、トランジスタの製造ばらつきによる特性変動の影響を抑え、ＰＭＯＳトランジスタスイッチ１１のオン抵抗を一定にすることができる。

次に、図８に示す電圧制御回路５５－４の作用を説明する。

図８において、正極電圧信号Ｖｐにおける電圧変化時の過渡的なノードＮｓ１１及び出力端子ＤＬ１各々の電圧を夫々Ｖｐａ及びＶｐｂとする。この際、出力端子ＤＬ１の電圧が安定、つまりその電圧値が一定となっている時は、
Ｖｐａ＝Ｖｐｂ＝Ｖｐ
となる。

例えば、正極電圧信号Ｖｐの高速且つ大幅な電圧変化時において過渡的に電圧ＶｐａとＶｐｂが異なる際には、ＰＭＯＳトランジスタ５６ｃ又は５６ｄのうちの一方、つまり電圧Ｖｐａ及びＶｐｂのうちの低い方を自身のゲートで受けたＰＭＯＳトランジスタに電流が多く流れる。この際、ＰＭＯＳトランジスタ５６ｃ又は５６ｄのうちの他方のドレインの電圧は、電圧Ｖｐａ及びＶｐｂのうちの高い方となる。これにより、ＰＭＯＳトランジスタスイッチ１１のバックゲート電圧Ｖｂｇ１１は、ソース及びドレインの電圧Ｖｐａ及びＶｐｂの双方よりも更に高い電圧に制御される。したがって、正極電圧信号Ｖｐの急激な電圧変動に対しても、寄生バイポーラトランジスタの動作を確実に抑止することが可能となる。

次に、図２に示す出力回路１００の第４の電圧制御回路６５の実施例について説明する。

図９は、電圧制御回路６５の第１の実施例としての電圧制御回路６５－１の構成を示す回路図である。

図９に示す電圧制御回路６５－１は、ＮＭＯＳトランジスタスイッチ２１のバックゲートに供給する電圧を制御する。電圧制御回路６５－１は、ＮＭＯＳトランジスタスイッチ２１がオン状態のときに、ＮＭＯＳトランジスタスイッチ２１のソース（Ｎｓ２１）又はドレイン（ＤＬ１）に供給される電圧（負極電圧信号Ｖｎ又は基準電源電圧ＶＧＮＤ）に対して、所定の電圧差ＬＳｎだけ低電圧側にレベルシフトした電圧をバックゲート電圧Ｖｂｇ２１としてＮＭＯＳトランジスタスイッチ２１のバックゲートに供給する。

図９に示す電圧制御回路６５－１は、ＮＭＯＳトランジスタスイッチ２１のバックゲートに一端が接続される負荷素子６６と、負荷素子６６に流れる電流値を設定する電流源６８とを備える。

負荷素子６６は、ＮＭＯＳトランジスタスイッチ２１がオン状態のときに、ＮＭＯＳトランジスタスイッチ２１のソース（Ｎｓ２１）又はドレイン（ＤＬ１）に供給される電圧（例えば負極電圧信号Ｖｎ）をその一端で受け、図３Ｂに示すように当該負極電圧信号Ｖｎに対して負側へ所定の電圧差ＬＳｎだけレベルシフトしたバックゲート電圧Ｖｂｇ２１を、その他端を介してＮＭＯＳトランジスタスイッチ２１のバックゲートに供給する。

尚、バックゲート電圧Ｖｂｇ２１の電圧値は、負極電圧信号Ｖｎより低く且つ負極電源電圧ＶＤＤＬ以上となるに制御される。負極電圧信号ＶｎとＮＭＯＳトランジスタスイッチ２１のバックゲートとの間の電圧差ＬＳｎは、当該負極電圧信号Ｖｎ及び電流源６８によって負荷素子６６に流れる電流値により設定される。負荷素子６６は、抵抗素子やダイオード接続型ＭＯＳトランジスタ、ソースフォロワ型ＭＯＳトランジスタ等で構成することが可能である。

なお、図４の切替期間Ｔ１では、負極電圧信号Ｖｎの代わりに、基準電源電圧ＶＧＮＤがＮＭＯＳトランジスタスイッチ２１のソース（Ｎｓ２１）又はドレイン（ＤＬ１）に供給され、基準電源電圧ＶＧＮＤに対し負側へ所定の電圧差ＬＳｎを有する電圧Ｖｂｇ２１を、ＮＭＯＳトランジスタスイッチ２１のバックゲートに供給する。

更に、電圧制御回路６５－１は、オン時にＮＭＯＳトランジスタスイッチ２１のバックゲートに基準電源電圧ＶＧＮＤを供給するスイッチ６９を備える。

スイッチ６９は、ＮＭＯＳトランジスタスイッチ２１がオン状態のときにオフ、ＮＭＯＳトランジスタスイッチ２１がオフ状態のときにオンに制御される。したがって、出力端子ＤＬ１から正極電圧信号Ｖｐが出力される図４の正極駆動期間Ｔ２では、正極出力電圧信号出力時のＮＭＯＳトランジスタスイッチ２１のドレイン（ＤＬ１）とバックゲート間電圧差が素子耐圧を超過しないように防止する素子耐圧超過防止機能として作用する。

ここで、図４に示すタイムチャートにおいて、スイッチ６９は、電圧制御回路６０が活性状態でＮＭＯＳトランジスタスイッチ２１がオンとなるＴ４及びＴ１の期間に亘りオフとされ、電圧制御回路６０が非活性状態でＮＭＯＳトランジスタスイッチ２１がオフとなるＴ２及びＴ３の期間に亘りオンとされる。スイッチ６９は、例えばＰＭＯＳトランジスタスイッチで構成され、図２に示す制御部１０１の制御信号Ｓ１３の相補信号で制御することができる。

上記した電圧制御回路６５－１により、ＮＭＯＳトランジスタスイッチ２１のバックゲートに供給されるバックゲート電圧Ｖｂｇ２１を、ソース（Ｎｓ２１）又はドレイン（ＤＬ１）に供給される電圧より低電位に保持する。これにより、ＮＭＯＳトランジスタスイッチ２１がオン時のデータ線負荷の充放電動作に対して、寄生バイポーラトランジスタの発生を抑止することができる。

尚、バックゲート電圧Ｖｂｇ２１は負極電圧信号Ｖｎに追随して変化するが、バックゲート電圧Ｖｂｇ２１と負極電圧信号Ｖｎとの電圧差を比較的小さく制御することで、ＮＭＯＳトランジスタスイッチ２１のオン抵抗を低く保つことができる。また、電圧制御回路６５－１の負荷素子６６は、図５に示す電圧制御回路５５－１の負荷素子５６の具体例や応用例、例えば図６～図８に示す負荷素子５６ａ、５６ｂ、５６ｃ、５６ｄと同様に、抵抗素子やダイオード接続型ＭＯＳトランジスタ、或いはソースフォロワ型ＭＯＳトランジスタ等で構成することが可能である。

次に、図２に示す出力回路１００の第１の電圧制御回路５０の実施例について説明する。

図１０は、電圧制御回路５０の第１の実施例としての電圧制御回路５０－１の構成を示す回路図である。

電圧制御回路５０－１は、ノードＮｓ１１を介してＰＭＯＳトランジスタスイッチ１１のソースで受けた電圧Ｖ１１を低電圧側にレベルシフトした電圧を、ゲート電圧Ｖｇ１１としてＰＭＯＳトランジスタスイッチ１１のゲートに供給する。

図１０に示すように、電圧制御回路５０－１は、ＰＭＯＳトランジスタスイッチ１１のゲートに一端が接続される負荷素子（又は負荷回路）５１と、負荷素子５１に流れる電流値を設定する電流源５２とを備える。負荷素子５１は、ＰＭＯＳトランジスタスイッチ１１のソースに供給されるノードＮｓ１１の電圧Ｖ１１を受け、当該電圧Ｖ１１よりも所定の電圧差分だけ低い電圧をゲート電圧Ｖｇ１１として生成し、これをＰＭＯＳトランジスタスイッチ１１のゲートに供給する。負荷素子５１の両端の電位差、すなわちＰＭＯＳトランジスタスイッチ１１のソース（ノードＮｓ１１）とゲートとの電圧差は、負荷素子５１のオン抵抗と電流源５２の電流値により設定される。つまり、当該電圧差が、ＰＭＯＳトランジスタスイッチ１１の閾値電圧（絶対値）より大きい、すなわちＰＭＯＳトランジスタスイッチ１１がオン状態を保持する電圧差となるように設定される。

尚、負荷素子５１は、ノードＮｓ１１とＰＭＯＳトランジスタスイッチ１１のゲートとの間に接続される抵抗素子又はダイオード接続型ＭＯＳトランジスタで構成できる。また、負荷素子５１は、ゲートに電圧Ｖ１１を受け、ソースがＰＭＯＳトランジスタスイッチ１１のゲートに接続され、ドレインが所定の電源電圧端子に接続されたソースフォロワ型ＮＭＯＳトランジスタで構成することもできる。また電流源５２は、例えば負極電源電圧ＶＤＤＬとＰＭＯＳトランジスタスイッチ１１のゲートとの間に接続される。なお、負極電源電圧ＶＤＤＬの代わりに負極側低電源電圧ＶＣＣＬを使用してもよい。

電圧制御回路５０－１の各素子の端子間電圧は耐圧ＶＤＤＴ未満とされ、ゲート電圧Ｖｇ１１は、ノードＮｓ１１の電圧Ｖ１１より低電圧であり、電圧Ｖ１１との電圧差は耐圧ＶＤＤＴ未満に制御される。

図１１は、電圧制御回路５０の第２の実施例としての電圧制御回路５０－２の構成を示す回路図である。

電圧制御回路５０－２は、ＰＭＯＳトランジスタスイッチ１１のソースが受ける電圧Ｖ１１に応じて、所定の電源電圧をゲート電圧Ｖｇ１１としてＰＭＯＳトランジスタスイッチ１１のゲートに供給する。電圧制御回路５０－２は、ＰＭＯＳトランジスタスイッチ１１のゲートに基準電源電圧ＶＧＮＤ及び負極側低電源電圧ＶＣＣＬのうちの一方を選択的に供給するスイッチ５３及び５４を備える。スイッチ５３及び５４の各々は、例えば制御部１０１によって生成される制御信号Ｓ５０によってオン・オフ制御される。

制御信号Ｓ５０は、例えばＰＭＯＳトランジスタスイッチ１１のソースに供給される 正極電圧信号Ｖｐ（＝Ｖ１１）に対応したデジタルデータの所定のビットの論理値（０、１）に基づき制御してもよい。例えば制御信号Ｓ５０により、正極電圧信号Ｖｐの電圧値が正極電源電圧ＶＤＤＨ側の値となるときに、スイッチ５３及び５４をそれぞれオン及びオフとする。これにより、ＰＭＯＳトランジスタスイッチ１１のゲートに、基準電源電圧ＶＧＮＤを有するゲート電圧Ｖｇ１１を供給する。一方、正極電圧信号Ｖｐの電圧値が基準電源電圧ＶＧＮＤ側の値となるときには、制御信号Ｓ５０により、スイッチ５３及び５４をそれぞれオフ及びオンとする。これにより、ＰＭＯＳトランジスタスイッチ１１のゲートに、負極側低電源電圧ＶＣＣＬを有するゲート電圧Ｖｇ１１を供給する。

尚、図１０及び図１１において電圧制御回路５０の具体的な回路の一例（５０－１、５０－２）を示したが、このような回路構成に限定されない。要するに、電圧制御回路５０としては、低耐圧ＶＤＤＴ未満で構成することができ、且つ図２に示す第１の制御手段１３が非活性（スイッチ１３がオフ）時にＰＭＯＳトランジスタスイッチ１１をオン状態に保持することができるものであれば、その回路形態は限定されない。

次に、図２に示す出力回路１００の第２の電圧制御回路６０の実施例について説明する。

図１２は、電圧制御回路６０の第１の実施例としての電圧制御回路６０－１の構成を示す回路図である。

電圧制御回路６０－１は、ノードＮｓ２１を介してＮＭＯＳトランジスタスイッチ２１のソースで受けた電圧Ｖ２１を高電圧側にレベルシフトした電圧を、ゲート電圧Ｖｇ２１としてＮＭＯＳトランジスタスイッチ２１のゲートに供給する。

図１２に示すように、電圧制御回路６０－１は、ＮＭＯＳトランジスタスイッチ２１のゲートに一端が接続される負荷素子（又は負荷回路）６１と、負荷素子６１に流れる電流値を設定する電流源６２とを備える。負荷素子６１は、ＮＭＯＳトランジスタスイッチ２１のソースに供給されるノードＮｓ２１の電圧Ｖ２１を受け、当該電圧Ｖ２１よりも所定の電圧差分だけ高い電圧をゲート電圧Ｖｇ２１として生成し、これをＮＭＯＳトランジスタスイッチ２１のゲートに供給する。

負荷素子６１の両端の電位差、すなわちＮＭＯＳトランジスタスイッチ２１のソース（ノードＮｓ２１）とゲートとの電圧差は、負荷素子６１のオン抵抗と電流源６２の電流値により設定される。つまり、当該電圧差が、ＮＭＯＳトランジスタスイッチ２１の閾値電圧より大きい、すなわちＮＭＯＳトランジスタスイッチ２１がオン状態を保持する電圧差となるように設定される。

尚、負荷素子６１は、ノードＮｓ２１とＮＭＯＳトランジスタスイッチ２１のゲートとの間に接続される抵抗素子又はダイオード接続型ＭＯＳトランジスタで構成できる。また、負荷素子６１は、ゲートに電圧Ｖ２１を受け、ソースがＮＭＯＳトランジスタスイッチ２１のゲートに接続され、ドレインが所定の電源電圧端子に接続されたソースフォロワ型ＰＭＯＳトランジスタで構成することもできる。また電流源６２は、例えば正極電源電圧ＶＤＤＨとＮＭＯＳトランジスタスイッチ２１のゲートとの間に接続される。なお、正極電源電圧ＶＤＤＨの代わりに正極側低電源電圧ＶＣＣＨを使用してもよい。

電圧制御回路６０－１の各素子の端子間電圧は耐圧ＶＤＤＴ未満とされ、ゲート電圧Ｖｇ２１は、ノードＮｓ２１の電圧Ｖ２１より高電圧であり、電圧Ｖ２１との電圧差は耐圧ＶＤＤＴ未満に制御される。

図１３は、電圧制御回路６０の第２の実施例としての電圧制御回路６０－２の構成を示す回路図である。

電圧制御回路６０－２は、ＮＭＯＳトランジスタスイッチ２１のソースが受ける電圧Ｖ２１に応じて、所定の電源電圧をゲート電圧Ｖｇ２１としてＮＭＯＳトランジスタスイッチ２１のゲートに供給する。

電圧制御回路６０－２は、ＮＭＯＳトランジスタスイッチ２１のゲートに基準電源電圧ＶＧＮＤ及び正極側低電源電圧ＶＣＣＨのうちの一方を選択的に供給するスイッチ６３及び６４を備える。スイッチ６３及び６４の各々は、例えば制御部１０１によって生成される制御信号Ｓ６０によってオン・オフ制御される。

制御信号Ｓ６０は、例えばＮＭＯＳトランジスタスイッチ２１のソースに供給される 負極電圧信号Ｖｎ（＝Ｖ２１）に対応したデジタルデータの所定のビットの論理値（０、１）に基づき制御してもよい。例えば制御信号Ｓ６０により、負極電圧信号Ｖｎの電圧値が負極電源電圧ＶＤＤＬ側の値となるときに、スイッチ６３及び６４をそれぞれオン及びオフとする。これにより、ＮＭＯＳトランジスタスイッチ２１のゲートに、基準電源電圧ＶＧＮＤを有するゲート電圧Ｖｇ２１を供給する。一方、負極電圧信号Ｖｎの電圧値が基準電源電圧ＶＧＮＤ側の値となるときには、制御信号Ｓ６０により、スイッチ６３及び６４をそれぞれオフ及びオンとする。これにより、ＮＭＯＳトランジスタスイッチ２１のゲートに、正極側低電源電圧ＶＣＣＨを供給する。

尚、図１２及び図１３において電圧制御回路６０の具体的な回路の一例（６０－１、６０－２）を示したが、このような回路構成に限定されない。要するに、電圧制御回路６０としては、上記した耐圧ＶＤＤＴ未満で構成することができ、且つ図２に示す第２の制御手段２３が非活性（スイッチ２３がオフ）時にＮＭＯＳトランジスタスイッチ２１をオン状態に保持することができるものであれば、その回路形態は限定されない。

図１４は、本発明に係る出力回路の他の一例としての出力回路２００の構成を示す回路図である。

図１４に示す出力回路２００は、図２に示す出力回路１００が１系統のデータ線負荷に対して正極電圧信号又は負極電圧信号を交互に出力するのに対して、２系統のデータ線負荷の一方に正極電圧信号、他方に負極電圧信号を出力し、且つ両者の極性を交互に切り替える極性反転駆動を行うものである。

尚、図１４に示す出力回路２００では、図２に示す正極電圧信号供給回路１０Ａに代えて正極電圧信号供給回路１０Ｂを採用し、負極電圧信号供給回路２０Ａに代えて負極電圧信号供給回路２０Ｂを採用し、制御部１０１に代えて制御部２０１を採用している。更に、図１４に示す出力回路２００では、出力端子ＤＬ２、スイッチ３２、３４、４２及び４４、制御手段３３、４３、出力選択スイッチ３１及び４１、電圧制御回路５０Ａ、６０Ａ、５５Ａ及び６５Ａを新たに設けたものであり、それ以外の他の構成は図２に示すものと同一である。

図１４において、正極電圧信号供給回路１０Ｂは、正極電圧信号Ｖｐ（ＶＧＮＤ＜Ｖｐ＜ＶＤＤＨ）の２系統のノードＮｓ１１又はＮｓ３１への供給、遮断を制御する。負極電圧信号供給回路２０Ｂは、負極電圧信号Ｖｎ（ＶＧＮＤ＞Ｖｎ＞ＶＤＤＬ）の２系統のノードＮｓ２１又はＮｓ４１への供給、遮断を制御する。

出力選択スイッチ３１は、ソースがノードＮｓ３１に接続され、ドレインが出力端子ＤＬ２に接続されたＰＭＯＳトランジスタスイッチ（以後、ＰＭＯＳトランジスタスイッチ３１と記す）で構成される。

出力選択スイッチ４１は、ソースがノードＮｓ４１に接続され、ドレインが出力端子ＤＬ２に接続されたＮＭＯＳトランジスタスイッチ（以後、ＮＭＯＳトランジスタスイッチ４１と記す）で構成される。

スイッチ３２は、例えばノードＮｓ３１と基準電源電圧ＶＧＮＤを供給する基準電源端子に接続されたＮＭＯＳトランジスタスイッチで構成される。スイッチ４２は、例えばノードＮｓ４１と基準電源端子に接続されたＰＭＯＳトランジスタスイッチで構成される。

制御手段３３は、例えばＰＭＯＳトランジスタスイッチ３１のゲートと基準電源端子との間に接続されたＰＭＯＳトランジスタスイッチ３３（以後、単にスイッチ３３ともいう）で構成される。制御手段３３は、スイッチ３２のオン状態の制御と連係して制御され、スイッチ３２と共にオン状態となるときに、基準電源電圧ＶＧＮＤをＰＭＯＳトランジスタスイッチ３１のゲートに供給し、ＰＭＯＳトランジスタスイッチ３１をオフ状態に制御する。制御手段３４は、例えばＮＭＯＳトランジスタスイッチ４１のゲートと基準電源端子との間に接続されたＮＭＯＳトランジスタスイッチ４３（以後、単にスイッチ４３ともいう）で構成される。制御手段３４は、スイッチ４２のオン状態の制御と連係して制御され、スイッチ４２と共にオン状態となるときに、基準電源電圧ＶＧＮＤをＮＭＯＳトランジスタスイッチ４１のゲートに供給し、ＮＭＯＳトランジスタスイッチ４１をオフ状態に制御する。

尚、図１４では、制御手段３３及び３４をスイッチで構成した例を示す。

電圧制御回路５０Ａは、ＰＭＯＳトランジスタスイッチ３１のゲートに接続され、電圧制御回路５０と同様に、制御手段３３が非活性状態（スイッチ３３がオフ）のときに活性状態となり、ＰＭＯＳトランジスタスイッチ３１をオン状態に制御する。尚、制御手段３３が活性状態（スイッチ３３がオン）の時には、電圧制御回路５０Ａは非活性状態とされる。電圧制御回路６０Ａは、ＮＭＯＳトランジスタスイッチ４１のゲートに接続され、電圧制御回路６０と同様に、制御手段４３が非活性状態（スイッチ４３がオフ）のときに活性状態となり、ＮＭＯＳトランジスタスイッチ４１をオン状態に制御する。尚、制御手段４３が活性状態（スイッチ４３がオン）の時には、電圧制御回路６０Ａは非活性状態とされる。

電圧制御回路５５Ａは、ＰＭＯＳトランジスタスイッチ３１のバックゲートに接続され、電圧制御回路５５と同様に寄生バイポーラトランジスタの動作を抑止するように、ＰＭＯＳトランジスタスイッチ３１のバックゲート電圧を制御する。電圧制御回路６５Ａは、ＮＭＯＳトランジスタスイッチ４１のバックゲートに接続され、電圧制御回路６５と同様に寄生バイポーラトランジスタの動作を抑止するように、ＮＭＯＳトランジスタスイッチ４１のバックゲート電圧を制御する。

図１４において、ノードＮｓ１１及びＮｓ２１から出力端子ＤＬ１までの間に含まれる回路２０２と、ノードＮｓ３１及びＮｓ４１から出力端子ＤＬ２までの間に含まれる回路２０３は、互いに同じ機能を有し、一方が正極電圧信号の出力動作を行うときには、他方が負極電圧信号の出力動作を行う。

図１４に示す正極電圧信号供給回路１０Ｂは、図２に示す正極電圧信号供給回路１０Ａに、ノードＮｓ３１への正極電圧信号Ｖｐの供給、遮断を制御するスイッチ３４を追加したものである。スイッチ３４も広い電圧範囲の正極電圧信号Ｖｐを通すため、スイッチ１４と同様にＣＭＯＳスイッチで構成される。尚、正極電圧信号供給回路１０Ｂに含まれる増幅回路１０は、これらスイッチ１４、３４の機能を内部に含む構成としてもよい。

負極電圧信号供給回路２０Ｂは、図２に示す負極電圧信号供給回路２０Ａに、ノードＮｓ４１への負極電圧信号Ｖｎの供給、遮断を制御するスイッチ４４を追加したものである。スイッチ４４も広い電圧範囲の負極電圧信号Ｖｎを通すため、スイッチ２４と同様にＣＭＯＳスイッチで構成される。尚、負極電圧信号供給回路２０Ｂに含まれる増幅回路２０は、これらスイッチ２４、４４の機能を内部に含む構成としてもよい。

図１４に示す出力回路２００では、出力端子ＤＬ１に正極電圧信号Ｖｐを出力するときに、出力端子ＤＬ１への出力を制御するスイッチ１２－１４、２２－２４の各々は図４の正極駆動期間Ｔ２（前後の切替期間を含む）と同じオン、オフ制御が行われる。このとき出力端子ＤＬ２への出力を制御するスイッチ３２－３４、４２－４４の各々は、スイッチ１２－１４、２２－２４の負極駆動期間Ｔ４（前後の切替期間を含む）と同様の制御が行われ、出力端子ＤＬ２へ負極電圧信号Ｖｎを出力する。

また、出力端子ＤＬ１へ負極電圧信号Ｖｎを出力するとき、出力端子ＤＬ１への出力を制御するスイッチ１２－１４、２２－２４の各々は図４の負極駆動期間Ｔ４（前後の切替期間を含む）と同じオン、オフ制御が行われる。このとき出力端子ＤＬ２への出力を制御するスイッチ３２－３４、４２－４４の各々は、スイッチ１２－１４、２２－２４の正極駆動期間Ｔ２（前後の切替期間を含む）と同様の制御が行われ、出力端子ＤＬ２へ正極電圧信号Ｖｐを出力する。

制御部２０１は、図２に示す制御部１０１と同様に、図４に示すタイミングで、上記した制御信号Ｓ１１－Ｓ１３、Ｓ２２－Ｓ２４を生成する。更に、制御部２０１は、前述した信号形態の制御信号Ｓ３２－Ｓ３４、Ｓ４２－Ｓ４４を生成する。尚、スイッチ１４、２４、３４、４４がそれぞれ相補型スイッチで構成される場合は、Ｓ１４、Ｓ２４、Ｓ３４、Ｓ４４のそれぞれの相補信号も制御部２０１で生成される。また、図１４では記載を省略しているが、電圧制御回路５５及び６５に夫々含まれるスイッチ５９、６９、及び電圧制御回路５５Ａ、６５Ａに含まれる各スイッチ、並びに電圧制御回路５０、６０、５０Ａ、６０Ａ各々の制御に必要な制御信号も制御部２０１で生成される。

このように、図１４に示す出力回路２００においても、出力回路１００と同様に、図４に示す駆動制御が行われる。ただし、出力端子ＤＬ２に対する駆動制御については、図４に示す駆動制御において、正極電圧信号Ｖｐの供給期間と負極電圧信号Ｖｎの供給期間が入れ替わったものとなる。すなわち、出力端子ＤＬ１へ正極電圧信号Ｖｐが供給されているときは、出力端子ＤＬ２へ負極電圧信号Ｖｎが供給され、出力端子ＤＬ１へ正極電圧信号Ｖｐが供給されているときは、出力端子ＤＬ２へ負極電圧信号Ｖｎが供給される。

更に、図１４に示す出力回路２００においても、出力回路１００と同様に、各素子を低耐圧素子で構成することができるので、出力回路の省面積化及び低コスト化を図ることが可能となる。

図１５は、本発明に係る出力回路を有するデータドライバ７３を含む液晶表示装置４００の概略構成を示すブロック図である。

図１５において、画素単位毎の液晶表示デバイスを含むアクティブマトリクス型表示パネル７１には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ１～Ｓｍと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線Ｄ１～Ｄｎとが形成されている。水平走査ライン及びデータ線の各交叉部には、画素を担う表示セルが形成されている。表示セルは、少なくともスイッチ素子と画素電極とを含み、水平走査ラインの走査パルスに応じてスイッチ素子がオン状態となるときに、データ線の階調電圧信号がスイッチ素子を介して画素電極に印加され、画素電極に印加された階調電圧に応じて液晶表示デバイスの輝度が制御される。尚、図１５において、具体的な表示セルの構成は記載を省略している。

駆動制御部７４は、制御信号等も一体化された映像信号ＶＤを受け、当該映像信号ＶＤ中から水平同期信号に基づくタイミング信号を生成して走査ドライバ７２に供給する。また、駆動制御部７４は、映像信号ＶＤに基づき各種の制御信号群、並びに各画素の輝度レベルを例えば８ビットの輝度階調で指す画素データＰＤの系列を生成してデータドライバ７３に供給する。

走査ドライバ７２は、駆動制御部７４から供給されたタイミング信号に基づき、水平走査パルスを表示パネル７１の水平走査ラインＳ１～Ｓｍの各々に順次印加する。

データドライバ７３は、例えばＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体装置に形成されている。データドライバ７３は、駆動制御部７４から供給された画素データＰＤを１水平走査ライン分、つまりｎ個毎に、各画素データＰＤに対応した階調電圧を有する階調電圧信号Ｇ１～Ｇｎに変換する。そして、データドライバ７３は、当該階調電圧信号Ｇ１～Ｇｎを表示パネル７１のデータ線Ｄ１～Ｄｎに印加する。尚、走査ドライバ７２又はデータドライバ７３は、回路の一部又は全てが表示パネルと一体形成されてもよい。またデータドライバ７３は、複数個のＬＳＩで構成されてもよい。

図１６は、データドライバ７３の内部構成を示すブロック図である。

図１６に示すように、データドライバ７３は、シフトレジスタ６００、データレジスタラッチ回路７００、レベルシフト回路８００、レベル電圧発生回路５００、デコーダ回路９００、及び出力増幅回路２０００を含む。また図１５の駆動制御部７４から供給される制御信号や映像デジタル信号を受けて、ドライバ内部で必要なクロック信号や制御信号を生成し、映像デジタル信号とのタイミング調整を行った信号群を出力するインターフェイス回路（不図時）も含む。図１６では、説明の便宜上、インターフェイス回路の詳細は省略する。

尚、電源電圧は、シフトレジスタ６００、データレジスタラッチ回路７００には基準電源電圧ＶＧＮＤ及び正極側低電源電圧ＶＣＣＨが少なくとも供給され、負極側信号が生成されるブロックには、負極側低電源電圧ＶＣＣＬも供給される。レベルシフト回路８００、レベル電圧発生回路５００、デコーダ回路９００、及び出力増幅回路２０００には、少なくとも基準電源電圧ＶＧＮＤ、正極電源電圧ＶＤＤＨ及び負極電源電圧ＶＤＤＬが供給される。

シフトレジスタ６００は、スタートパルスに応じて、クロック信号ＣＬＫに同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチ回路７００に供給する。

データレジスタラッチ回路７００は、映像デジタル信号、極性反転信号（ＰＯＬ）、タイミング制御信号等を受けて、シフトレジスタ６００から供給されたラッチタイミング信号の各々に基づき、映像デジタル信号を所定個毎に取り込み、該所定個の映像デジタル信号をラッチタイミングでレベルシフト回路８００に供給する。

尚、データレジスタラッチ回路７００は、極性反転信号（ＰＯＬ）に基づき、正極又は負極に対応したレベルシフタ８０Ｐ又は８０Ｎへ映像デジタル信号を選択出力する。

レベルシフト回路８００は、正極用レベルシフタ８０Ｐと負極用レベルシフタ８０Ｎを備える。正極用レベルシフタ８０Ｐは、低振幅（ＶＧＮＤ／ＶＣＣＨ）の映像デジタル信号をアナログ電圧振幅（ＶＧＮＤ／ＶＤＤＨ）の正極映像デジタル信号に変換する。負極用レベルシフタ８０Ｎは、低振幅（ＶＧＮＤ／ＶＣＣＬ）の映像デジタル信号をアナログ電圧振幅（ＶＧＮＤ／ＶＤＤＬ）の負極映像デジタル信号に変換する。データレジスタラッチ回路７００から供給された所定個の映像デジタルデータ信号は、極性反転信号（ＰＯＬ）に応じて、正極用レベルシフタ８０Ｐ又は負極用レベルシフタ８０Ｎに送られ、極性毎に対応するアナログ電圧振幅に拡幅され、正極デコーダ９０Ｐ又は負極デコーダ９０Ｎへ送られる。

デコーダ回路９００は、２出力毎に正極デコーダ９０Ｐと負極デコーダ９０Ｎの組で構成される。尚、デコーダ回路９００内の極性毎のデコーダ９０Ｐ、９０Ｎの並び順は変更可能である。

レベル電圧発生回路５００は、互いに電圧値が異なる複数のレベル電圧を正極用と負極用を生成し、デコーダ９０Ｐ、９０Ｎへそれぞれ供給する。

デコーダ回路９００は、正極デコーダ９０Ｐと負極デコーダ９０Ｎの組の２出力を単位として、レベルシフト処理後の映像デジタル信号に対応したレベル電圧を、上記した複数のレベル電圧の中から選択し、極性毎に選択したレベル電圧を出力増幅回路２０００に供給する。

出力増幅回路２０００は、例えば図１４の出力回路２００で構成される。出力増幅回路２０００は、極性反転信号（ＰＯＬ）とスイッチ制御信号群を受け、デコーダ回路９００で選択された極性毎のレベル電圧をそれぞれ演算増幅して、極性反転信号（ＰＯＬ）に応じてデータドライバの２つの出力端子毎に、一方に正極電圧信号（Ｖｐ）、他方に負極電圧信号（Ｖｎ）を出力する。尚、出力増幅回路２０００では、極性反転信号（ＰＯＬ）に応じて、例えば図１４の出力回路２００の制御信号Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ４２、Ｓ４３、Ｓ４４が制御され、スイッチ１２、１３、１４、２２、２３、２４、３２、３３、３４、４２、４３、４４のオン、オフが制御される。尚、図１４の各制御信号を生成する制御部２０１は、出力増幅回路２０００の複数の出力回路２００に対して共通に設けてもよい。

図１６のデータドライバのブロック図において、アナログ電圧振幅の電圧範囲を有するブロックは、レベルシフト回路８００、デコーダ回路９００、出力増幅回路２０００とレベル電圧発生回路５００である。

またレベル電圧発生回路５００は、正極アナログ電圧範囲（ＶＧＮＤ～ＶＤＤＨ）と負極アナログ電圧範囲（ＶＧＮＤ～ＶＤＤＬ）とに分けて構成することができる。出力増幅回路２０００も正極アナログ電圧範囲（ＶＧＮＤ～ＶＤＤＨ）と負極アナログ電圧範囲（ＶＧＮＤ～ＶＤＤＬ）のそれぞれの耐圧の素子で構成することができる。

すなわち、図１６のデータドライバは、出力端子へは負極電圧信号と正極電圧信号のＶＤＤＬ～ＶＤＤＨの電圧範囲の液晶駆動電圧信号が出力されるが、データドライバを構成する素子は、液晶駆動電圧範囲の約２分の１の正極アナログ電圧範囲（ＶＧＮＤ～ＶＤＤＨ）又は負極アナログ電圧範囲（ＶＧＮＤ～ＶＤＤＬ）で動作可能な低耐圧ＶＤＤＴの素子で構成することができる。低耐圧ＶＤＤＴのトランジスタの場合、例えば、ゲート絶縁膜を薄くすることができ、そのトランジスタで構成する出力回路を省面積で実現できるようになる。また耐圧が下がることで、素子間隔も狭くできる。このように図１６のデータドライバは、省面積で構成できるため、低価格化が可能になる。

１０Ａ 正極電圧信号供給回路
１１、２１ 出力選択スイッチ
１２～１４、２２～２４ スイッチ
２０Ａ 負極電圧信号供給回路
５０、５５、６０、６５ 電圧制御回路
７３ データドライバ
１００、２００ 出力回路
４００ 表示装置

Claims (19)

1. 基準電源電圧よりも高電圧の正極電圧信号を第１のノードに供給、又は前記正極電圧信号の前記第１のノードへの供給を遮断する正極電圧信号供給回路と、
   前記基準電源電圧よりも低電圧の負極電圧信号を第２のノードに供給、又は前記負極電圧信号の前記第２のノードへの供給を遮断する負極電圧信号供給回路と、
   第１の出力端子と、
   ソースが前記第１のノードに接続され、ドレインが前記第１の出力端子に接続された第１のＰＭＯＳトランジスタスイッチで構成されており、オン状態時に前記第１の出力端子と前記第１のノードとを接続し、オフ状態時には前記第１の出力端子と前記第１のノードとの接続を遮断する第１のスイッチと、
   ソースが前記第２のノードに接続され、ドレインが前記第１の出力端子に接続された第１のＮＭＯＳトランジスタスイッチで構成されており、オン状態時に前記第１の出力端子と前記第２のノードとを接続し、オフ状態時には前記第１の出力端子と前記第２のノードとの接続を遮断する第２のスイッチと、
   オン状態時に前記第１のノードに前記基準電源電圧を印加し、オフ状態時には前記第１のノードへの前記基準電源電圧の印加を停止する第３のスイッチと、
   オン状態時に前記第２のノードに前記基準電源電圧を印加し、オフ状態時には前記第２のノードへの前記基準電源電圧の印加を停止する第４のスイッチと、
   前記第１のスイッチのゲートに接続されており、前記第１のスイッチをオン状態に制御する第１の電圧制御回路と、
   前記第２のスイッチのゲートに接続されており、前記第２のスイッチをオン状態に制御する第２の電圧制御回路と、
   前記第１のスイッチのゲートに接続されており、前記第１のスイッチをオフ状態に制御する第１の制御手段と、
   前記第２のスイッチのゲートに接続されており、前記第２のスイッチをオフ状態に制御する第２の制御手段と、
   前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を第１の電圧とし当該第１の電圧を高電位側にレベルシフトした第２の電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給するか、又は、前記基準電源電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給するかを制御する第３の電圧制御回路と、
   前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を第３の電圧とし当該第３の電圧を低電位側にレベルシフトした第４の電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給するか、又は、前記基準電源電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給するかを制御する第４の電圧制御回路と、を有することを特徴とする出力回路。
2. 前記第３の電圧制御回路は、
   前記第１のＰＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を第１の電圧とし当該第１の電圧を高電位側にレベルシフトした第２の電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給し、前記第１のＰＭＯＳトランジスタスイッチがオフ状態に制御されるときに、前記基準電源電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給し、
   前記第４の電圧制御回路は、
   前記第１のＮＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を第３の電圧とし当該第３の電圧を低電位側にレベルシフトした第４の電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給し、前記第１のＮＭＯＳトランジスタスイッチがオフ状態に制御されるときに、前記基準電源電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給する、ことを特徴とする請求項１に記載の出力回路。
3. 前記第３の電圧制御回路は、
   前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインと前記第１のＰＭＯＳトランジスタスイッチのバックゲートとの間に接続される第１の負荷素子と、
   前記第１の負荷素子に流れる電流値を設定する第１の電流源と、
   オン状態時に前記第１のＰＭＯＳトランジスタスイッチのバックゲートに前記基準電源電圧を印加し、オフ状態時には前記第１のＰＭＯＳトランジスタスイッチのバックゲートへの前記基準電源電圧の印加を停止する第１のバックゲート制御スイッチと、を含み、
   前記第１のＰＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第１の負荷素子は、前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を前記第１の電圧として受け、前記第１の電圧を、前記第１の負荷素子に流れる前記電流値に基づく電圧差だけレベルシフトした電圧を前記第２の電圧として出力して前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給し、
   前記第１のＰＭＯＳトランジスタスイッチがオフ状態に制御されるときに、前記第１のバックゲート制御スイッチは、オン状態とされ、前記第１のＰＭＯＳトランジスタスイッチのバックゲートに前記基準電源電圧を供給することを特徴とする請求項１又は２に記載の出力回路。
4. 前記第４の電圧制御回路は、
   前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインと前記第１のＮＭＯＳトランジスタスイッチのバックゲートとの間に接続される第２の負荷素子と、
   前記第２の負荷素子に流れる電流値を設定する第２の電流源と、
   オン状態時に前記第１のＮＭＯＳトランジスタスイッチのバックゲートに前記基準電源電圧を印加し、オフ状態時には前記第１のＮＭＯＳトランジスタスイッチのバックゲートへの前記基準電源電圧の印加を停止する第２のバックゲート制御スイッチと、を含み、
   前記第１のＮＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第２の負荷素子は、前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を前記第３の電圧として受け、前記第３の電圧を、前記第２の負荷素子に流れる前記電流値に基づく電圧差だけレベルシフトした電圧を前記第４の電圧として出力して前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給し、
   前記第１のＮＭＯＳトランジスタスイッチがオフ状態に制御されるときに、前記第２のバックゲート制御スイッチは、オン状態とされ、前記第１のＮＭＯＳトランジスタスイッチのバックゲートに前記基準電源電圧を供給することを特徴とする請求項１～３のいずれか１に記載の出力回路。
5. 前記第１の電流源は、前記第１のＰＭＯＳトランジスタスイッチのバックゲートと正極電源電圧を受ける正極電源電圧端子との間に接続されており、
   前記第１のバックゲート制御スイッチは、前記第１のＰＭＯＳトランジスタスイッチのバックゲートと前記基準電源電圧を受ける基準電源電圧端子との間に接続されており、
   前記第１の負荷素子は、
   前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインと前記第１のＰＭＯＳトランジスタスイッチのバックゲートとの間に接続されたダイオード接続構成のＭＯＳトランジスタ、又は
   前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を前記第１の電圧としてゲートで受け、ソースが前記第１のＰＭＯＳトランジスタスイッチのバックゲートに接続されているＰＭＯＳソースフォロワトランジスタで構成されていることを特徴とする請求項３に記載の出力回路。
6. 前記第２の電流源は、前記第１のＮＭＯＳトランジスタスイッチのバックゲートと負極電源電圧を受ける負極電源電圧端子との間に接続されており、
   前記第２のバックゲート制御スイッチが、前記第１のＮＭＯＳトランジスタスイッチのバックゲートと前記基準電源電圧を受ける基準電源電圧端子との間に接続されており、
   前記第２の負荷素子は、
   前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインと前記第１のＮＭＯＳトランジスタスイッチのバックゲートとの間に接続されたダイオード接続構成のＭＯＳトランジスタ、又は、
   前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を前記第３の電圧としてゲートで受け、ソースが前記第１のＮＭＯＳトランジスタスイッチのバックゲートに接続されているＮＭＯＳソースフォロワトランジスタで構成されていることを特徴とする請求項４に記載の出力回路。
7. 前記第１の電流源は、前記第１のＰＭＯＳトランジスタスイッチのバックゲートと正極電源電圧を受ける正極電源電圧端子との間に接続されており、
   前記第１のバックゲート制御スイッチが、前記第１のＰＭＯＳトランジスタスイッチのバックゲートと前記基準電源電圧を受ける基準電源電圧端子との間に接続されており、
   前記第１の負荷素子は、
   ドレインが前記第１のＰＭＯＳトランジスタスイッチのソース及びドレインのうちの一方に接続されており、ゲートが前記第１のＰＭＯＳトランジスタスイッチのソース及びドレインのうちの他方に接続されており、ソースが前記第１のＰＭＯＳトランジスタスイッチのバックゲートに接続されている第１のＰＭＯＳトランジスタと、
   ドレインが前記第１のＰＭＯＳトランジスタスイッチのソース及びドレインのうちの前記他方に接続されており、ゲートが前記第１のＰＭＯＳトランジスタスイッチのソース及びドレインのうちの前記一方に接続されており、ソースが前記第１のＰＭＯＳトランジスタスイッチのバックゲートに接続されている第２のＰＭＯＳトランジスタと、を含むことを特徴とする請求項３に記載の出力回路。
8. 前記第２の電流源は、前記第１のＮＭＯＳトランジスタスイッチのバックゲートと負極電源電圧を受ける負極電源電圧端子との間に接続されており、
   前記第２のバックゲート制御スイッチが、前記第１のＮＭＯＳトランジスタスイッチのバックゲートと前記基準電源電圧を受ける基準電源電圧端子との間に接続されており、
   前記第２の負荷素子は、
   ドレインが前記第１のＮＭＯＳトランジスタスイッチのソース及びドレインのうちの一方に接続されており、ゲートが前記第１のＮＭＯＳトランジスタスイッチのソース及びドレインのうちの他方に接続されておりており、ソースが前記第１のＮＭＯＳトランジスタスイッチのバックゲートに接続されている第１のＮＭＯＳトランジスタと、
   ドレインが前記第１のＮＭＯＳトランジスタスイッチのソース及びドレインのうちの前記他方に接続されており、ソースが前記第１のＮＭＯＳトランジスタスイッチのソース及びドレインのうちの前記一方に接続されており、ソースが前記第１のＰＭＯＳトランジスタスイッチのバックゲートに接続されている第２のＮＭＯＳトランジスタと、を含むことを特徴とする請求項４に記載の出力回路。
9. 前記正極電圧信号及び前記負極電圧信号を所定のタイミングで切替えて前記第１の出力端子から出力するように前記第１及び前記第２の制御手段各々の活性・非活性化制御、
   前記第３及び前記第４のスイッチ各々のオン・オフ制御、
   前記第１及び第２の電圧制御回路の各々の活性・非活性化制御、
   前記第３の電圧制御回路による前記第１のＰＭＯＳトランジスタスイッチのバックゲートへ供給する電圧の制御、
   前記第４の電圧制御回路による前記第１のＮＭＯＳトランジスタスイッチのバックゲートへ供給する電圧の制御、及び、
   前記正極電圧信号供給回路及び前記負極電圧信号供給回路各々の電圧供給・遮断制御を、連動して行う制御部を更に含むことを特徴とする請求項１～８のいずれか１に記載の出力回路。
10. 前記制御部は、
    前記第１の出力端子から出力させる信号を前記負極電圧信号から前記正極電圧信号に切替えるための第１の期間と、前記正極電圧信号を前記第１の出力端子から出力させる第２の期間と、前記第１の出力端子から出力させる信号を前記正極電圧信号から前記負極電圧信号に切替えるための第３の期間と、前記負極電圧信号を前記第１の出力端子から出力させる第４の期間と、を設け、
    前記第１の期間では、前記正極電圧信号供給回路からの前記正極電圧信号の供給を遮断し、前記負極電圧信号供給回路からの前記負極電圧信号の供給を遮断し、且つ、前記第３及び前記第４のスイッチを共にオン状態とし、前記第１及び第２の制御手段をそれぞれ活性状態及び非活性状態とし、前記第１及び前記第２の電圧制御回路をそれぞれ非活性状態及び活性状態とし、前記第３の電圧制御回路から前記基準電源電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートへ供給するように制御し、前記第４の電圧制御回路から、前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧をレベルシフトした電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートへ供給するように制御することで、前記第１のＰＭＯＳトランジスタスイッチをオフ状態、前記第１のＮＭＯＳトランジスタスイッチをオン状態とし、前記基準電源電圧を前記第１及び前記第２のノードと、前記第１の出力端子に供給し、
    前記第２の期間では、前記負極電圧信号供給回路からの前記負極電圧信号の供給を引き続き遮断する一方、前記正極電圧信号供給回路から前記正極電圧信号を前記第１のノードに供給し、且つ、前記第３及び前記第４のスイッチをそれぞれオフ状態及びオン状態とし、前記第１及び第２の制御手段をそれぞれ非活性状態及び活性状態とし、前記第１及び前記第２の電圧制御回路をそれぞれ活性状態及び非活性状態とし、前記第３の電圧制御回路から、前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧をレベルシフトした電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートへ供給するように制御し、前記第４の電圧制御回路から前記基準電源電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートへ供給するように制御することで、前記第１のＰＭＯＳトランジスタスイッチをオン状態、前記第１のＮＭＯＳトランジスタスイッチをオフ状態とし、前記正極電圧信号を前記第１のＰＭＯＳトランジスタスイッチを介して前記第１の出力端子に供給すると共に、前記基準電源電圧を前記第４のスイッチを介して前記第２のノードに供給し、
    前記第３の期間では、前記負極電圧信号供給回路からの前記負極電圧信号の供給を引き続き遮断すると共に、前記正極電圧信号供給回路からの前記正極電圧信号の供給を遮断し、且つ、前記第３及び前記第４のスイッチを共にオン状態とし、前記第１及び第２の制御手段を引き続きそれぞれ非活性状態及び活性状態とし、前記第１及び前記第２の電圧制御回路を引き続きそれぞれ活性状態及び非活性状態とし、前記第３の電圧制御回路から、前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧をレベルシフトした電圧を引き続き前記第１のＰＭＯＳトランジスタスイッチのバックゲートへ供給するように制御し、前記第４の電圧制御回路から前記基準電源電圧を引き続き前記第１のＮＭＯＳトランジスタスイッチのバックゲートへ供給するように制御することで、前記第１のＰＭＯＳトランジスタスイッチをオン状態、前記第１のＮＭＯＳトランジスタスイッチをオフ状態とし、前記基準電源電圧を前記第１及び前記第２のノードと、前記第１の出力端子に供給し、
    前記第４の期間では、前記正極電圧信号供給回路からの前記正極電圧信号の供給を引き続き遮断する一方、前記負極電圧信号供給回路から前記負極電圧信号を前記第２のノードに供給し、且つ、前記第３及び前記第４のスイッチをそれぞれオン状態、オフ状態とし、前記第１及び前記第２の制御手段をそれぞれ活性状態及び非活性状態とし、前記第１及び前記第２の電圧制御回路をそれぞれ非活性状態及び活性状態とし、前記第３の電圧制御回路から前記基準電源電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートへ供給するように制御し、前記第４の電圧制御回路から、前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧をレベルシフトした電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートへ供給するように制御することで、前記第１のＰＭＯＳトランジスタスイッチをオフ状態、前記第１のＮＭＯＳトランジスタスイッチをオン状態とし、前記負極電圧信号を前記第１のＮＭＯＳトランジスタスイッチを介して前記第１の出力端子に供給すると共に、前記基準電源電圧を前記第３のスイッチを介して前記第１のノードに供給することを特徴とする請求項９に記載の出力回路。
11. 第２の出力端子と、
    第３及び第４のノードと、
    ソースが前記第３のノードに接続され、ドレインが前記第２の出力端子に接続された第２のＰＭＯＳトランジスタスイッチで構成され、オン状態時に前記第２の出力端子と前記第３のノードとを接続し、オフ状態時には前記第２の出力端子と前記第３のノードとの接続を遮断する第５のスイッチと、
    ソースが前記第４のノードに接続され、ドレインが前記第２の出力端子に接続された第２のＮＭＯＳトランジスタスイッチで構成され、オン状態時に前記第２の出力端子と前記第４のノードとを接続し、オフ状態時には前記第２の出力端子と前記第４のノードとの接続を遮断する第６のスイッチと、
    オン状態時に前記第３のノードに前記基準電源電圧を印加し、オフ状態時には前記第３のノードへの前記基準電源電圧の印加を停止する第７のスイッチと、
    オン状態時に前記第４のノードに前記基準電源電圧を印加し、オフ状態時には前記第４のノードへの前記基準電源電圧の印加を停止する第８のスイッチと、
    前記第５のスイッチのゲートに接続されており、前記第５のスイッチをオン状態に制御する第５の電圧制御回路と、
    前記第６のスイッチのゲートに接続されており、前記第６のスイッチをオン状態に制御する第６の電圧制御回路と、
    前記第５のスイッチのゲートに接続されており、前記第５のスイッチをオフ状態に制御する第３の制御手段と、
    前記第６のスイッチのゲートに接続されており、前記第６のスイッチをオフ状態に制御する第４の制御手段と、
    前記第２のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を第５の電圧とし当該第５の電圧を高電位側にレベルシフトした第６の電圧を前記第２のＰＭＯＳトランジスタスイッチのバックゲートに供給するか、又は、前記基準電源電圧を前記第２のＰＭＯＳトランジスタスイッチのバックゲートに供給するかを制御する第７の電圧制御回路と、
    前記第２のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を第７の電圧とし当該第７の電圧を低電位側にレベルシフトした第８の電圧を前記第２のＮＭＯＳトランジスタスイッチのバックゲートに供給するか、又は、前記基準電源電圧を前記第２のＮＭＯＳトランジスタスイッチのバックゲートに供給するかを制御する第８の電圧制御回路と、を含み、
    前記正極電圧信号供給回路は、前記第１のノード又は前記第３のノードへの前記正極電圧信号の供給又は遮断を制御し、
    前記負極電圧信号供給回路は、前記第２のノード又は前記第４のノードへの前記負極電圧信号の供給又は遮断を制御することを特徴とする請求項１～８のいずれか１に記載の出力回路。
12. 前記制御部は、
    前記正極電圧信号及び前記負極電圧信号のうちの一方を前記第１の出力端子から出力させると共に、前記正極電圧信号及び前記負極電圧信号のうちの他方を前記第２の出力端子から出力させ、且つ前記第１の出力端子及び前記第２の出力端子から出力する電圧信号の極性を所定のタイミングで切替えるように、
    前記第１～前記第４の制御手段の活性・非活性化制御、
    前記第１、第２、第５及び第６の電圧制御回路各々の活性・非活性化制御、
    前記第３、前記第４、前記第７及び前記第８のスイッチ各々のオン・オフ制御、前記第３及び第７の電圧制御回路それぞれによる前記第１及び第２のＰＭＯＳトランジスタスイッチのバックゲートへ供給する電圧の制御、前記第４及び第８の電圧制御回路それぞれによる前記第１及び第２のＮＭＯＳトランジスタスイッチのバックゲートへ供給する電圧の制御、及び、前記正極電圧信号供給回路及び前記負極電圧信号供給回路各々の電圧供給・遮断制御を、連動して行うことを特徴とする請求項１１に記載の出力回路。
13. 前記第１の電圧制御回路は、
    前記第１のノードの電圧を受け、前記第１のノードの電圧を低電圧側にレベルシフトした電圧を前記第１のＰＭＯＳトランジスタスイッチのゲートに供給し、
    前記第２の電圧制御回路は、
    前記第２のノードの電圧を受け、前記第１のノードの電圧を高電圧側にレベルシフトした電圧を前記第１のＮＭＯＳトランジスタスイッチのゲートに供給する、ことを特徴とする請求項１～１２のいずれか１に記載の出力回路。
14. 前記第１の電圧制御回路は、
    前記第１のノードと前記第１のＰＭＯＳトランジスタスイッチのゲートとの間に接続される第３の負荷素子と、
    前記第３の負荷素子に流れる電流値を設定する第３の電流源と、を含み、
    前記第１のＰＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第３の負荷素子は、前記第１のノードの電圧に対して、前記第３の負荷素子に流れる前記電流値に基づく電圧差だけレベルシフトした電圧を前記第１のＰＭＯＳトランジスタスイッチのゲートに供給することを特徴とする請求項１３に記載の出力回路。
15. 前記第２の電圧制御回路は、
    前記第２のノードと前記第１のＮＭＯＳトランジスタスイッチのゲートとの間に接続される第４の負荷素子と、
    前記第４の負荷素子に流れる電流値を設定する第４の電流源と、を含み、
    前記第１のＮＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第４の負荷素子は、前記第２のノードの電圧に対して、前記第４の負荷素子に流れる前記電流値に基づく電圧差だけレベルシフトした電圧を前記第１のＮＭＯＳトランジスタスイッチのゲートに供給することを特徴とする請求項１３に記載の出力回路。
16. 前記正極電圧信号は前記基準電源電圧より高く且つ所定の正極電源電圧未満の電圧値を有し、前記負極電圧信号は前記基準電源電圧より低く且つ所定の負極電源電圧より高い電圧値を有し、
    前記第１の電圧制御回路は、
    前記基準電源電圧、及び前記基準電源電圧より低く且つ前記負極電源電圧より高い電圧値を有する負極側低電源電圧を受け、前記正極電圧信号の電圧値に基づき、前記基準電源電圧及び前記負極側低電源電圧のうちの一方を選択して前記第１のＰＭＯＳトランジスタスイッチのゲートに供給することを特徴とする請求項１～１２のいずれか１に記載の出力回路。
17. 前記正極電圧信号は前記基準電源電圧より高く且つ所定の正極電源電圧未満の電圧値を有し、前記負極電圧信号は前記基準電源電圧より低く且つ所定の負極電源電圧より高い電圧値を有し、
    前記第２の電圧制御回路は、
    前記基準電源電圧、及び前記基準電源電圧より高く且つ前記正極電源電圧より低い電圧値を有する正極側低電源電圧を受け、前記負極電圧信号の電圧値に基づき、前記基準電源電圧及び前記正極側低電源電圧のうちの一方を選択して前記第１のＮＭＯＳトランジスタスイッチのゲートに供給することを特徴とする請求項１～１２のいずれか１に記載の出力回路。
18. 請求項１～１７のいずれか１に記載の出力回路を複数含み、液晶表示パネルの複数のデータ線を駆動する為の正極性又は負極性の電圧値を有する複数の階調電圧信号を複数の前記出力回路から出力することを特徴とする表示ドライバ。
19. 請求項１～１７のいずれか１に記載の出力回路を複数含み、複数の前記出力回路から正極性又は負極性の電圧値を有する複数の階調電圧信号を出力する表示ドライバと、
    前記複数の階調電圧信号を受ける複数のデータ線を有する液晶表示パネルと、を有することを特徴とする表示装置。

Images